JP3638919B2 - Semiconductor package and manufacturing method thereof - Google Patents
Semiconductor package and manufacturing method thereof Download PDFInfo
- Publication number
- JP3638919B2 JP3638919B2 JP2002196719A JP2002196719A JP3638919B2 JP 3638919 B2 JP3638919 B2 JP 3638919B2 JP 2002196719 A JP2002196719 A JP 2002196719A JP 2002196719 A JP2002196719 A JP 2002196719A JP 3638919 B2 JP3638919 B2 JP 3638919B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- shield case
- chip
- cut
- semiconductor package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
【0001】
【発明の属する技術分野】
この発明は、高周波電源モジュールや赤外線受光モジュールなどの半導体パッケージに関するもので、特に半導体チップを保護するために設けられるチップコート樹脂やシールドケースの構造に特徴がある半導体パッケージ及びその製造方法に関するものである。
【0002】
【従来の技術】
従来技術による半導体パッケージの主要な2つの構造例を図6及び図7に示し、これらの半導体パッケージの製造プロセスを図8に示す。図6、7において、1は基板、2はこの基板に設けたスルーホール、3は半導体チップ、4は半導体チップ3を基板1に接着している接着剤層、5は基板表面に形成された導電パターン、6は半導体チップ3の電極と導電パターン5とを接続しているボンディングワイヤ、7は半導体チップ3を保護しているチップコート樹脂、8はその上に覆着されたシールドケース、9はシールドケースの接地端子である。
【0003】
図6の構造では、シールドケースの接地端子9を接地用のスルーホール2aに挿入してはんだ付け11することによってシールドケース8の固定と接地とを行っている。一方、図7のものは、シールドケース8がシールドケース固定接着剤10でチップコート樹脂の表面に接着されて固定されており、接地端子9はスルーホール2に挿入されて基板1の裏面側に延びている。これらの半導体パッケージは、スルーホール2、2aをペーストはんだなどでプリント配線板のランドにはんだ付けして当該配線板に実装されるが、このとき、接地用スルーホール2aや接地端子9が配線板の接地パターンにはんだ付けされることによってシールドケース8の接地が行われる。
【0004】
図8は、上記のような従来構造の半導体パッケージの代表的な製造プロセスを示したものである。まず、スルーホール2、2aを設けた多面付け基板(多数のチップを取付ける基板)1a上に例えばフォトツールを用いたプリントエッチ法などの公知の技術で導電パターン5がパターニングされた多面付け基板を得る(図8(a))。次に一般にダイボンド材と呼ばれる接着剤を例えばスタンプツール法などにより塗布し、その上に半導体チップ3を搭載して、加熱装置により接着剤層4を加熱硬化して、半導体チップ3を基板1aに固定する(図8(b))。
【0005】
搭載された半導体チップ3は、基板上に形成された導電パターン5とボンディングワイヤ6により接続される。ボンディングワイヤ6は、電気導電性に優れた物質、例えば金などにより被覆(めっき)されている(図8(c))。そして、半導体チップ3とボンディングワイヤ6とを使用環境から保護することを目的として、それらの表面全体を覆うようにチップコート樹脂7が充填され、加熱装置により加熱硬化される(図8(d))。
【0006】
このチップコート樹脂の充填方法としては、基板1上に窓の開いたスクリーンシートを載せて液状化樹脂を塗布し、スクリーンシートの上面にはみ出した樹脂を掻き取った後、液状化樹脂を硬化させる方法が一般的である。他の方法として、凹所を設けた金型を多面付け基板1aに押し当てて前記凹所内に樹脂を注入する射出成形法ないしトランスファーモールド法と呼ばれる方法があるが、装置及び金型が非常に大掛かりのため高価であること、金型からの剥離性を得るために樹脂に混入した臭素が残存して樹脂の耐水性が低下して配線か腐食するなどの問題を有している。
【0007】
次に、チップコート樹脂7が充填された多面付け基板1a上に電磁的、光学的、機械的シールドのため、シールドケース8を装着する。シールドケース8は、電気伝導性の物質、例えば洋白などで作られている。シールドケース8の固定は、図6に示した構造、即ちはんだ材などの電気伝導性物質で固定する構造や、図7に示したように、エポキシ樹脂などの熱硬化接着剤により接着固定する構造や、シールドケース8の辺縁に設けた爪状の突起物をかしめて基板1に固定する構造などがあり、またこれらの構造を複合して固定した構造も用いられている。図8(e)には、接地用スルーホール2aに接地端子9をはんだ付けして固定した構造が示されている。
【0008】
次に、多面付け基板1aをダイシングシートでダイサーのテーブルに接着し、スルーホール2上を通るようにダイシングソー12でダイシング(賽の目状に切断)する。これにより、多面付け基板1aが個々の基板1に切断され、モジュール個片となる(図8(f))。
【0009】
その後モジュール個片は、ダイシングシートから取外され、洗浄・乾燥工程などを経て、半導体パッケージが完成する。なお、ダイシングシートは、多面付け基板をダイサーのテーブルに固定するために用いられる接着シートであり、ダイシング後の剥離性を良好にするために発泡シートを添設したものが用いられている。
【0010】
【発明が解決しようとする課題】
上述したような従来の半導体パッケージ及びその製造には、以下のような問題点があった。即ち、
(1) シールドケース8がその辺縁を基板1の上面に当接して位置決めされた状態で固定されている。そのため、基板1上にシールドケース8を受けるエリアが必要で、このエリアにはチップコート樹脂7などが入り込むことは厳禁とされ、そのため小型化が困難であるばかりでなく、各工程での製造条件の厳密な制御(例えば治工具の高性能化、使用材料の制限、使用環境の制限など)を必要とし、この制御のために多大なコストが生じるという問題がある。
(2) 更にシールドケース8をはんだ付けして固定する場合には、シールドケース8の辺縁のみならず、はんだ付けするためのエリアを必要となるため、小型化が一層困難になる。
(3) 基板1の上面をシールドケース8の受部としているため、基板厚さのばらつきやシールドケース8の製造ロット毎の高さのばらつきがそのまま製品寸法の高さのばらつきとなる。そのため、製品高さを高精度に仕上ることができないばかりでなく、製品ロット間のばらつきも大きくなる。
(4) シールドケース8は、前述したように、実装時に接地端子9をプリント配線板の接地パターンに接続する必要があるが、基板1やシールドケース8の製造ロット毎の寸法のばらつきにより、接地端子9が配線板上の接地パターンに届かないで接地が行われなかったり、接地端子が基板底面から突出して基板1を配線板から浮き上らせ、他の接続端が配線板の配線パターンに接続されなかったり、シールドケース8が高くなって、当該配線板の実装時にこれに隣接する他の部材と干渉して組立ができなくなったりするなどの実装不良の原因となる。また、半導体チップが赤外線受光素子などである場合には、シールドケース8に受光用の窓が開いているが、この種のものでは、半導体パッケージが配線板から浮き上ったり傾いて実装されると、性能低下の原因となる。
【0011】
そこでこの発明は、より小型で寸法精度が高く、かつ製造コストを上昇させることのない半導体パッケージの構造及びその製造方法を得ることを課題としている。
【0012】
【課題を解決するための手段】
上記課題を解決したこの出願の半導体パッケージは、基板1に搭載した半導体チップ3を保護しているチップコート樹脂7の縁部に、切削ないし研削加工されたステップ面16を備えたステップカット15が形成され、シールドケース8がこのステップ面16にその辺縁を載せて高さ方向に位置決めされて固定されているというものである。
【0013】
請求項2の発明は、上記の半導体パッケージにおいて、ステップ面16が基板1の底面からの高さhを規定して加工された面であり、シールドケース8が接着剤10でチップコート樹脂7に接着して固定されていることを特徴とするものである。
【0014】
上記半導体パッケージを製造するためのこの出願の請求項3の半導体パッケージの製造方法は、基板1の上面に搭載した半導体チップ3及びこれに接続されたボンディングワイヤ6を保護するチップコート樹脂7を充填硬化した後、当該チップコート樹脂の辺縁部に所定幅の工具13で溝14を削成し、その後周辺の受縁8aをこの溝の底面に当接させて位置決めした状態でシールドケース8を固定し、その後基板を切断してモジュール個片とするというものである。
【0015】
また請求項4の半導体パッケージの製造方法は、基板1の上面に搭載した半導体チップ3及びこれに接続されたボンディングワイヤ6を保護するチップコート樹脂7を充填硬化した後、当該チップコート樹脂の辺縁部に所定幅の工具13で溝14を削成し、当該溝の幅方向中央で基板を切断してモジュール個片とし、その後シールドケースの受縁8aを切断によりステップ状になった前記溝の底面に当接させて固定したことを特徴とするものである。
【0016】
【発明の実施の形態】
図1は、この発明の半導体パッケージの一実施例を示す一部破壊斜視図である。図中、1は基板、2はスルーホール、3は半導体チップ、4は接着剤層、5は導電パターン、6はボンディングワイヤであり、これらは図6、7で示した従来構造と特に変る所はない。
【0017】
チップコート樹脂7は、その縁部にステップカット15が設けられている。このステップカットは、チップコート樹脂が硬化した後、その縁部を削成して形成したもので、多面付け基板1aの底面からそのステップ面16までの高さhを目標とする半導体パッケージの高さHからシールドケース8の高さsを引いた高さとなるように加工する。シールドケースの高さsに製造ロット毎のばらつきがあるときは、それぞれのロットの高さsを計測し、半導体パッケージの高さHが同一となるようにステップ面16の高さhを設定して加工する。ステップカット15の削成時には、多面付け基板1aの底面を工作機械のテーブルに固定して行われるので、ステップ面16の高さhを制御することは容易である。
【0018】
シールドケース8がエポキシ樹脂などのシールドケース固定接着剤10でチップコート樹脂7の上面に接着して固定されていることは、図6、7の従来構造と同様であるが、固定されたシールドケース8の辺縁の受縁8aがステップ面16に載って位置決めされている点が図6、7の従来構造と異なる。この構造により、後述するこの発明の効果が達成される。
【0019】
図に示した実施例では、シールドケース8の側面一箇所に基板1の側面に沿って基板底面にまで延びる接地端子9が形成されている。また、図の例では、ステップカット15は、平面視で略正方形のチップコート樹脂の一方の対向両辺(図上左前側と右奥側の辺)にのみ設けて、これと直交する辺には設けていないが、全周に設けることも勿論可能である。
【0020】
図2、3は、この発明の半導体パッケージの製造方法の一実施例を示した図である。図2の(a)〜(c)のワイヤボンド工程までの工程は、図8に示した従来工程と同じであるが、多面付け基板1a上の半導体チップ3の搭載間隔は、従来方法より小さくすることができる。
【0021】
図2(d)のチップコート工程も従来構造のそれと同様であるが、充填したチップコート樹脂7の辺縁部が所定の充填領域から多少はみ出していても問題にはならない。従って、チップコート樹脂を費用の安いスクリーンシートを用いる方法で、従来のような厳密さを必要とすることなく形成することができる。そして、このチップコート樹脂の辺縁部にシールドケース8を載せるためのエリアを必要としないので、隣接するチップコート樹脂相互の間隔を従来より狭くすることができ、従って同一面積の多面付け基板1a上に、より多くのチップを搭載できると共に、半導体パッケージの個片の寸法(面積)も小さくできる。
【0022】
図2(e)のステップカット工程を備えていることが、この発明の製造方法と従来方法との最も大きな相違点である。即ち、チップコート工程でチップコート樹脂を形成して硬化させた後、多面付け基板1aをダイサーのテーブルに固定し、ダイシング(賽の目状に切離す)前にダイサーの工具軸にダイシングソー12より肉厚の厚いステップカットソー(砥石やフライスなど)13を装着して、チップコート樹脂7の辺縁にステップカット15を削成する。ステップ面16の高さは、図1で説明した高さhとなるように、工具軸の高さを調整して加工を行う。次に図2(f)に示すように、ダイサーにダイシングソー12を取付けて、スルーホール2を通る位置で多面付け基板1aをダイシングし、それぞれの個片に分割する。ステップカット及びダイシングは、切削液として水を用いるので、ダイサーから取外してダイシングシートを剥離した半導体パッケージの個片を洗浄・乾燥し(図3(a))、その後、チップコート樹脂7の上面にエポキシ樹脂などのシールドケース固定接着剤10を滴下して(図3(b))、シールドケース8をその辺縁の受縁8aが前記ステップカット工程で形成したステップ面16に載って位置決めされるように装着して、シールドケース固定接着剤10を硬化させることにより、この発明の半導体パッケージを得る(図3(c))。
【0023】
上記方法において、シールドケース8を取付ける前にダイシングしているのは、図1に示すように、シールドケースの接地端子9を個片化された基板1の外側にはみ出させて設けることにより、基板1の切断寸法をシールドケース8の平面寸法とほぼ同じ寸法にまで小型化するためである。基板1のスルーホールを利用して接地する構造であれば、シールドケース8を取付けてからダイシングすることも可能であるが、シールドケース8から若干離してダイシングをする必要があるため、小型化するための限界寸法は、先にダイシングする方法に比べて若干大きくなる。
【0024】
図4、5は、この発明の製造方法の第2実施例を示す図で、図2、3の方法より更に半導体パッケージの小型化が可能な方法である。以下、図2、3の方法と異なる点についてのみ説明する。この第2実施例のものでは、スルーホール2に紫外線硬化樹脂などで形成した蓋材が取付けられている多面付け基板を用いるか、あるいは多面付け基板1a上に導電パターン5を形成する前にガラスエポキシ樹脂材などで形成した蓋材18をエポキシ樹脂などの熱硬化性樹脂19で貼り付けて加熱硬化させることにより、スルーホール2の上面を閉鎖し、その後、導電パターン5を形成する(図4(a))。図4(b)及び(c)のチップ搭載工程及びダイボンド工程は、従来工程と同じである。図4(d)のチップコート樹脂工程も、従来方法と同様に行われるが、スルーホール2に蓋材18が設けられているので、充填されたチップコート樹脂7の辺縁がはみ出してスルーホール2の上部を覆うようになっても問題が生じない。即ち、極端に言えば、チップコート樹脂7を多面付け基板1aの上面に一定の厚さで充填してもよい。
【0025】
チップコート樹脂7が硬化した後、多面付け基板1aをダイシングシートでダイサーのテーブルに固定し、図2の工程(e)で用いたと同様なステップカットソー13を用いて、スルーホール2の中心を通る切断線に沿って、それより幅広の溝14を切削ないし研削加工する(図4(e))。そして、ダイシングソー12で上記工程で形成した溝14の中心に沿って多面付け基板1aを切離して、個片化された半製品を得る。溝14は切断されてコート樹脂7の辺縁部のステップカット15となる(図4(f))。そして、図2の方法と同様に、チップコート樹脂7の上面にシールドケース固定接着剤10を垂らし、チップコート樹脂のステップ面16(溝14の底面)にシールドケース8の受縁8aを載せて、接着剤10を硬化させることにより、シールドケース8を固定して、この発明の半導体パッケージを得る(図5(c))。
【0026】
【発明の効果】
以上説明したこの発明により、以下に述べるような効果が得られる。
(1) シールドケースを取り付け位置を高精度にコントロールできることから、寸法精度の高い半導体パッケージを製造することができる。
(2) また、ダイサーを用いることにより、従来の技術よりも格段に高精度の加工ができるのみならず、微細な加工も比較的安価に行えることから、コストを抑えながら、高精密・高精度の製品を製造できる。
(3) 高精密加工ができることから、半導体パッケージの小型化が可能となる。
(4) シールドケースをはんだ付けするエリアが不要のため、そのエリアの分、小型化できる。
(5) シールドケース受部をチップコート樹脂上に作ることにより、これまで必要であった基板上のケース受部が不要となり、小型化できる。また、基板端部よりはみ出るケースの板厚分も小型化可能である。
(6) ケース取り付けのためのスルーホールを減少させることができ、多面付け基板の製造コストを下げることができる。
(7) シールドケースの寸法ばらつき及び基板厚さの寸法ばらつきを考慮し、製造ロットに合わせたケース受け部を容易に設定できることから、構成部品の製造ロットによる寸法ばらつきを相殺でき、高精度製品を製造できる。
(8) シールドケースに設けられた接地端子が高精度にコントロールされることから、マザーボード実装時に実装不良とならない。
(9) 通常、シールドケースとチップコート樹脂は、取り付けの際に製造ロットによる寸法ばらつきによって干渉しないように、幾分かの隙間を設けるが、製造ロットによる寸法ばらつきを相殺できることから、干渉防止の隙間を最小限にできるため、半導体パッケージの小型化・薄型化が可能となる。
【図面の簡単な説明】
【図1】この発明の半導体パッケージの一実施例を示す破壊斜視図
【図2】この発明の製造工程の第1実施例を示す工程図
【図3】図2に示す行程の続きの行程を示す工程図
【図4】この発明の製造工程の第2実施例を示す工程図
【図5】図4に示す行程の続きの行程を示す工程図
【図6】従来構造の半導体パッケージの一例を示す破壊斜視図
【図7】従来構造の半導体パッケージの第2例を示す破壊斜視図
【図8】従来の半導体パッケージの製造工程の一例を示す図
【符号の説明】
1 基板
3 半導体チップ
6 ボンディングワイヤ
7 チップコート樹脂
8 シールドケース
8a 受縁
10 接着剤
13 工具
14 溝
15 ステップカット
16 ステップ面
h 高さ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor package such as a high-frequency power supply module or an infrared light receiving module, and more particularly to a semiconductor package characterized by the structure of a chip coat resin or a shield case provided for protecting a semiconductor chip and a manufacturing method thereof. is there.
[0002]
[Prior art]
Two main structural examples of semiconductor packages according to the prior art are shown in FIGS. 6 and 7, and the manufacturing process of these semiconductor packages is shown in FIG. 6 and 7, 1 is a substrate, 2 is a through hole provided in the substrate, 3 is a semiconductor chip, 4 is an adhesive layer that bonds the
[0003]
In the structure of FIG. 6, the
[0004]
FIG. 8 shows a typical manufacturing process of the semiconductor package having the conventional structure as described above. First, a multi-sided substrate in which a
[0005]
The mounted
[0006]
As a method for filling the chip coat resin, a screen sheet having an open window is placed on the
[0007]
Next, a
[0008]
Next, the
[0009]
Thereafter, the module piece is removed from the dicing sheet, and a semiconductor package is completed through a cleaning / drying process and the like. The dicing sheet is an adhesive sheet used for fixing the multi-sided substrate to the table of the dicer, and a sheet with a foam sheet attached thereto is used to improve the peelability after dicing.
[0010]
[Problems to be solved by the invention]
The conventional semiconductor package as described above and its manufacture have the following problems. That is,
(1) The
(2) Further, when the
(3) Since the upper surface of the
(4) As described above, the
[0011]
Therefore, an object of the present invention is to obtain a semiconductor package structure and a manufacturing method thereof that are smaller, have higher dimensional accuracy, and do not increase the manufacturing cost.
[0012]
[Means for Solving the Problems]
In the semiconductor package of this application that solves the above problems, a step cut 15 having a
[0013]
According to a second aspect of the present invention, in the semiconductor package described above, the
[0014]
The semiconductor package manufacturing method according to
[0015]
According to a fourth aspect of the present invention, there is provided a semiconductor package manufacturing method comprising: filling and curing a
[0016]
DETAILED DESCRIPTION OF THE INVENTION
FIG. 1 is a partially broken perspective view showing an embodiment of a semiconductor package of the present invention. In the figure, 1 is a substrate, 2 is a through hole, 3 is a semiconductor chip, 4 is an adhesive layer, 5 is a conductive pattern, and 6 is a bonding wire, which are particularly different from the conventional structure shown in FIGS. There is no.
[0017]
The
[0018]
The
[0019]
In the illustrated embodiment, a
[0020]
2 and 3 are views showing an embodiment of a semiconductor package manufacturing method according to the present invention. 2A to 2C are the same as the conventional process shown in FIG. 8, but the mounting interval of the
[0021]
The chip coating process of FIG. 2D is the same as that of the conventional structure, but it does not matter if the edge of the filled
[0022]
The most significant difference between the manufacturing method of the present invention and the conventional method is that the step cutting process shown in FIG. That is, after the chip coating resin is formed and cured in the chip coating process, the
[0023]
In the above method, dicing before the
[0024]
FIGS. 4 and 5 are views showing a second embodiment of the manufacturing method of the present invention, which is a method capable of further reducing the size of the semiconductor package as compared with the methods of FIGS. Only differences from the method of FIGS. 2 and 3 will be described below. In the second embodiment, a multi-sided substrate in which a cover formed of an ultraviolet curable resin or the like is attached to the through
[0025]
After the
[0026]
【The invention's effect】
According to the present invention described above, the following effects can be obtained.
(1) Since the mounting position of the shield case can be controlled with high accuracy, a semiconductor package with high dimensional accuracy can be manufactured.
(2) In addition, by using a dicer, not only can processing with much higher precision than the conventional technology be performed, but also fine processing can be performed at a relatively low cost. Can be manufactured.
(3) Since high-precision processing is possible, the semiconductor package can be miniaturized.
(4) Since there is no need to solder the shield case, the area can be reduced in size.
(5) By making the shield case receiving part on the chip coat resin, the case receiving part on the substrate, which has been necessary until now, becomes unnecessary, and the size can be reduced. Further, the thickness of the case protruding from the edge of the substrate can be reduced.
(6) The number of through holes for attaching the case can be reduced, and the manufacturing cost of the multi-sided board can be reduced.
(7) Considering the dimensional variation of the shield case and the dimensional variation of the substrate thickness, the case receiving part can be easily set according to the production lot, so the dimensional variation due to the production lot of the component parts can be offset, and a high-precision product can be obtained. Can be manufactured.
(8) Since the ground terminal provided on the shield case is controlled with high accuracy, mounting failure does not occur when the motherboard is mounted.
(9) Normally, the shield case and the chip coat resin are provided with some gaps so that they do not interfere with each other due to dimensional variations due to manufacturing lots. Since the gap can be minimized, the semiconductor package can be reduced in size and thickness.
[Brief description of the drawings]
FIG. 1 is a broken perspective view showing an embodiment of a semiconductor package of the present invention. FIG. 2 is a process diagram showing a first embodiment of a manufacturing process according to the present invention. FIG. 4 is a process diagram showing a second embodiment of the manufacturing process of the present invention. FIG. 5 is a process diagram showing a process following the process shown in FIG. 4. FIG. 6 is an example of a conventional semiconductor package. FIG. 7 is a broken perspective view showing a second example of a conventional semiconductor package. FIG. 8 is a diagram showing an example of a conventional semiconductor package manufacturing process.
1
8a Margin
10 Adhesive
13 tools
14 groove
15 step cut
16 Step surface h Height
Claims (4)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002196719A JP3638919B2 (en) | 2002-07-05 | 2002-07-05 | Semiconductor package and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002196719A JP3638919B2 (en) | 2002-07-05 | 2002-07-05 | Semiconductor package and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004039944A JP2004039944A (en) | 2004-02-05 |
JP3638919B2 true JP3638919B2 (en) | 2005-04-13 |
Family
ID=31704678
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002196719A Expired - Fee Related JP3638919B2 (en) | 2002-07-05 | 2002-07-05 | Semiconductor package and manufacturing method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3638919B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4489575B2 (en) * | 2004-12-17 | 2010-06-23 | 新光電気工業株式会社 | Semiconductor device and manufacturing method thereof |
JP7193920B2 (en) * | 2018-03-09 | 2022-12-21 | 株式会社ディスコ | Package substrate processing method |
-
2002
- 2002-07-05 JP JP2002196719A patent/JP3638919B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004039944A (en) | 2004-02-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5962810A (en) | Integrated circuit package employing a transparent encapsulant | |
US6664615B1 (en) | Method and apparatus for lead-frame based grid array IC packaging | |
US9768124B2 (en) | Semiconductor package in package | |
CA1229933A (en) | Plastic pin grid array chip carrier | |
US20040046256A1 (en) | Semiconductor device and method of manufacturing semiconductor device including semiconductor elements mounted on base plate | |
JP3544895B2 (en) | Resin-sealed semiconductor device and method of manufacturing the same | |
US20040197959A1 (en) | Semiconductor device and method of manufacturing the same | |
EP1929520B1 (en) | Microelectronic devices and microelectronic support devices, and associated assemblies and methods | |
US20080195817A1 (en) | SD Flash Memory Card Manufacturing Using Rigid-Flex PCB | |
JPH088283A (en) | Substrate-utilized package sealed electronic device and its manufacture | |
JP5615936B2 (en) | Panel-based leadframe packaging method and apparatus | |
TW200418354A (en) | Method of encapsulating semiconductor devices on a printed circuit board, and a printed circuit board for use in the method | |
KR20020070107A (en) | Surface mountable chip type semiconductor device and manufacturing method | |
JP3673442B2 (en) | Manufacturing method of semiconductor device | |
JP3638919B2 (en) | Semiconductor package and manufacturing method thereof | |
US7443043B2 (en) | Circuit device and method of manufacture thereof | |
JPH0452623B2 (en) | ||
EP1003213B1 (en) | Method of fabricating resin-sealed semiconductor devices | |
US7679002B2 (en) | Semiconductive device having improved copper density for package-on-package applications | |
KR100388287B1 (en) | back grinding method of wafer and semiconductor package thereof and its manufacturing method | |
JP2003037125A (en) | Method for manufacturing circuit device | |
US6291260B1 (en) | Crack-preventive substrate and process for fabricating solder mask | |
CN218827107U (en) | Package substrate | |
KR100481424B1 (en) | Method for manufacturing chip scale package | |
TW466727B (en) | Substrate structure capable of preventing the solder mask layer on a device location area from generating cracks |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040701 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040720 |
|
A521 | Written amendment |
Effective date: 20040913 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041221 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050112 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20090121 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100121 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20100121 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110121 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20120121 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20130121 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140121 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |