JP3637510B2 - Fault monitoring method and circuit - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、各種通信装置の内部等で一過性障害が検出されたとしても、それを以て直ちに障害発生として見做すことなく、その障害の検出頻度が所定頻度に達した場合に、初めて障害発生として判定されるようにした障害監視方法とその回路に関するものである。
【0002】
【従来の技術】
各種通信システムや通信装置一般においては、通信装置外部からの信号より何等かの障害が検出された場合や、通信装置内部で何等かの障害が検出された場合であっても、システム全体や通信装置としての信頼性を確保すべく、信号伝送系や通信装置各々の構成には冗長構成が採用されており、障害が発生した場合、現用系構成は予備系構成に切替されると同時に、それまで待機状態におかれていた予備系構成は新たなる現用系構成に切替されるものとなっている。
【0003】
ここで、具体例に例を採って、系切替動作を具体的に説明すれば、例えば特開平3ー66240号公報における第4図には、同期端局装置等で使用されている、従来技術に係るクロック切替回路の構成が示されているが、クロック障害発生時でのその系切替動作を図3により説明すれば以下のようである。
即ち、装置外部からのN系(現用系)クロック入力は2方向に分岐された上、周知の位相同期ループ(Phase Locked Loop :PLL)回路、クロック断検出回路にそれぞれ入力されており、これと同様にして、E系(予備系)クロック入力も2方向に分岐された上、位相同期ループ回路、クロック断検出回路にそれぞれ入力されたものとなっている。さて、N系クロック入力は通常、正常状態にあり、N系対応クロック断検出回路でそのN系クロック入力が正常状態にあると判定されている限りにおいては、制御回路CONTによる制御下に、N系対応位相同期ループ回路で生成されている、そのN系入力クロックに同期したクロックf(N)が選択回路SELから選択出力されるようになっている。しかしながら、そのような状態で、N系クロック入力に何等かの障害、例えばクロック断障害が発生した場合を想定すれば、その旨はN系対応クロック断検出回路で検出された上、系切替信号として制御回路CONTに通知されることによって、選択回路SELからは、それまでのクロックf(N)に代って、E系対応位相同期ループ回路で生成されている、E系入力クロックに同期したクロックf(E)が選択回路SELから選択出力されているものである。
【0004】
以上からも判るように、N系クロック入力にクロック断障害が発生した場合には、E系クロック入力に系切替えされることによって、それ以降の後段通信装置各々への、そのクロック断障害による影響の波及が最小限に抑えられているものである。
【0005】
【発明が解決しようとする課題】
しかしながら、各種障害種別(クロック障害はその1種)にもよるが、例えばクロック障害に例を採れば、クロック障害の態様として、そのクロック断状態が半固定的に続行するような固定障害である場合には、後段通信装置各々に動作クロックを供給する必要がある関係上、系切替が行われることは必須であるとしても、これまでのところ、一過性障害が発生した場合での系切替については、必要十分に考慮されていないのが実情である。即ち、一時的な瞬断や信号規則違反等の一過性障害が発生される度に、逐一それに呼応して系切替が行われる場合には、却って、システム全体や通信装置各々での動作が不安定になることは否めなく、その半面、一過性障害が頻度大にして発生される場合にはまた、そのような発生態様は無視され得ないというものである。
【0006】
本発明の目的は、一過性障害が検出されたとしても、それを以て直ちに障害発生として見做すことなく、その障害の検出頻度が所定頻度に達した場合に、初めて障害発生として判定された上、系切替が行われるを可とした障害監視方法とその回路を供するにある。
【0007】
【課題を解決するための手段】
上記目的は、一過性障害が検出される度に、その一過性障害の検出時点から一定時間前までの時間内における一過性障害検出回数が所定回数に達している場合に、初めて障害発生として判定されることで達成される。また、障害監視回路は、一過性障害が検出される度に、障害検出信号を発生する障害検出手段と、その障害検出手段からの障害検出信号をn進でカウントした上、カウント値をデコードするタイマー選択手段と、何れか1つが上記タイマー選択手段により選択されている状態で、上記障害検出手段からの障害検出信号により起動された上、一定時間後にタイマアップ信号を発生する、n個並列に設けられたタイマー手段と、上記障害検出手段からの障害検出信号をカウントアップする一方、上記タイマー手段各々からのタイムアップ信号によりカウントダウンされることによって、一過性障害各々の検出時点から一定時間前までの時間内における一過性障害検出回数を障害検出頻度として検出する障害検出頻度検出手段と、該障害検出頻度検出手段からの障害検出頻度が所定回数nに達した時点で、初めて障害発生として判定する障害有無判定手段とから構成されることで達成される。
【0008】
【発明の実施の形態】
以下、本発明の実施形態を図1,図2により説明する。
先ず本発明による障害監視回路であるが、その一例での構成を図1に、また、図2にその回路の一例での回路動作を示す。図1に示すように、その障害監視回路は、大別して、一過性障害が検出される度に、障害検出信号を発生する障害検出部1と、その障害検出部1からの障害検出信号をn進フリーランカウンタ6でカウントした上、そのカウント値をデコーダ7でデコードするタイマー選択部と、何れか1つが上記タイマー選択部により選択されている状態で、上記障害検出部1からの障害検出信号により起動された上、一定時間後にタイマアップ信号を発生する、n個並列に設けられたタイマー回路3〜5と、上記障害検出部1からの障害検出信号をカウントアップする一方、上記タイマー回路3〜5各々からのタイムアップ信号によりカウントダウンされることによって、一過性障害各々の検出時点から一定時間前までの時間内における一過性障害検出回数を障害検出頻度として検出する障害検出頻度検出手段としてのアップダウンカウンタ2、その障害検出頻度検出手段からの障害検出頻度が所定回数nに達した時点で、初めて障害発生として判定する障害有無判定手段としての比較部15とから構成されたものとなっている。因みに、図1中、符号11〜13は2入力オアゲートを、符号8〜10はD型フリップフロップを、符号14は多入力オアゲートをそれぞれ示す。
【0009】
図1からも判るように、障害検出部1からの障害検出信号はn進フリーランカウンタ6でカウントされた上、そのカウント値がデコーダ7でデコードされることによって、n個並列に設けられているタイマー回路3〜5各々が順次、かつサイクリックに選択されているものである。ところで、それらタイマー回路3〜5各々はともに、それが障害検出信号により一旦起動された場合には、その後の再起動不可として、その起動時点からタイムアップまでの時間は同一として設定されたものとなっている。タイマー回路3に例を採れば、リセット状態にあるD型フリップフロップ8は、デコーダ7からのタイマー選択信号がオアゲート11を介しD入力として入力されている状態で、障害検出信号がセット信号として入力されることでセット状態に移行されるが、セット状態への移行時点でタイマー回路3が初めて起動されているものである。タイマー回路3が一旦起動されれば、D型フリップフロップ8のQ出力(後述のタイマー3イネーブルに相当)がオアゲート11に他入力として帰還されていることで、タイマー回路3からタイムアウト(タイムアップ)信号がD型フリップフロップ8へのリセット信号として得られるまでの間、障害検出信号やタイマー選択信号は無関係とされているものである。このような事情は他のタイマー回路4,5各々でも同様である。ところで、アップダウンカウンタ2では、障害検出信号がカウントアップされているが、そのカウントアップ値がタイマー回路3〜5各々からのタイムアウト信号によりオアゲート14を介しダウンカウントされることによって、一過性障害が検出される度に、その検出時点から一定時間前までの時間内における一過性障害検出回数が障害検出頻度として検出されているわけであり、その障害検出頻度が所定回数nに達した時点で、比較部15からは、その判定結果として初めて障害発生である旨の判定結果が得られているものである。
【0010】
さて、最後に、nの値が3であるとして、しかも図2に示す如くに、一過性障害が時系列に検出されたとして、この場合での回路動作を図2を参照しつつ、説明すれば以下のようである。
即ち、アップダウンカウンタ2を始めとして、フリーランカウンタ6やD型フリップフロップ8〜10等がリセットされている初期状態においては、タイマー回路3が選択されるべく、デコーダ7からのタイマー選択信号はオアゲート11を介しD型フリップフロップ8のD入力に“H”状態として入力されており、この状態で、やがて、障害検出部1から第1番目の障害検出信号が発生されれば、この障害検出信号によってD型フリップフロップ8がセット状態に移行された上、タイマー回路3が起動されるとと同時に、フリーランカウンタ6、アップダウンカウンタ2各々がともにその障害検出信号によりカウントアップされ、そのカウント値はともに“1”におかれるものとなっている。この状態では、タイマー回路4が選択されるべく、デコーダ7からのタイマー選択信号はオアゲート12を介しD型フリップフロップ9のD入力に“H”状態として入力されており、この状態で、やがて、障害検出部1から第2番目の障害検出信号が発生されれば、この障害検出信号によってD型フリップフロップ9がセット状態に移行された上、タイマー回路4が起動されるとと同時に、フリーランカウンタ6、アップダウンカウンタ2各々がその障害検出信号によりカウントアップされ、そのカウント値はともに“2”におかれるものとなっている。しかしながら、その後に、タイマー回路3がタイムアウトすれば、タイマー回路3およびD型フリップフロップ8がリセットされるとともに、オアゲート14を介しアップダウンカウンタ2がカウントダウンされることによって、そのカウント値は“1”におかれるものとなっている。この状態では、フリーランカウンタ6のカウント値は“2”であるから、タイマー回路5が選択されているが、やがて、第3番目の障害検出信号が発生すれば、タイマー回路5が起動されると同時に、フリーランカウンタ6、アップダウンカウンタ2のカウント値はそれぞれ“0”、“2”におかれるが、その後に、タイマー回路4がタイムアウトすれば、アップダウンカウンタ2のカウント値は“1”におかれるものであることが判る。
【0011】
更に、タイマー回路3が選択されている状態で、第4番目の障害検出信号が発生されれば、タイマー回路3が起動されると同時に、フリーランカウンタ6、アップダウンカウンタ2のカウント値はそれぞれ“1”、“2”におかれるものとなっている。その後、タイマー回路5がタイムアウトすれば、アップダウンカウンタ2のカウント値は“1”におかれるものである。その後、更に、タイマー回路3がタイムアウトする前に、第5番目の障害検出信号に引き続き、第6番目のものが連続的に発生されたとすれば、アップダウンカウンタ2は2回連続的にカウントアップされ、そのカウント値が“3”におかれることで、比較部15からは、その判定結果として初めて障害発生である旨の判定結果(異常信号)が得られるものである。
【0012】
【発明の効果】
以上、説明したように、請求項1,2によれば、一過性障害が検出されたとしても、それを以て直ちに障害発生として見做すことなく、その障害の検出頻度が所定頻度に達した場合に、初めて障害発生として判定された上、系切替が行われ得る障害監視方法とその回路が得られており、したがって、システム全体や通信装置各々では、一過性障害が発生される場合であっても、安定した運用状態が期待されるものとなっている。
【図面の簡単な説明】
【図1】図1は、本発明による障害監視回路の一例での構成を示す図
【図2】図2は、その回路の一例での回路動作を説明するための図
【図3】図3は、同期端局装置等で使用されている、従来技術に係るクロック切替回路の構成を示す図
【符号の説明】
1…障害検出部、2…アップダウンカウンタ、3〜5…タイマー回路、6…フリーランカウンタ、7…デコーダ、8〜10…D型フリップフロップ、11〜13…2入力オアゲート、14…多入力オアゲート、15…比較部[0001]
BACKGROUND OF THE INVENTION
Even if a transient failure is detected in various communication devices, etc., the present invention does not immediately consider it as a failure occurrence, but only when the failure detection frequency reaches a predetermined frequency. The present invention relates to a failure monitoring method and a circuit thereof which are determined as occurrences.
[0002]
[Prior art]
In various communication systems and communication devices in general, even if any failure is detected from a signal from the outside of the communication device, or if any failure is detected inside the communication device, the entire system or communication In order to ensure the reliability as a device, the redundant configuration is adopted for the configuration of each signal transmission system and communication device. When a failure occurs, the active system configuration is switched to the standby system configuration and The standby system configuration that has been in the standby state is switched to a new active system configuration.
[0003]
Here, taking a specific example as an example, the system switching operation will be described in detail. For example, in FIG. 4 of Japanese Patent Laid-Open No. 3-66240, the prior art used in a synchronous terminal device or the like is used. The configuration of the clock switching circuit according to FIG. 3 is shown. The system switching operation when a clock failure occurs will be described with reference to FIG.
That is, the N system (working system) clock input from the outside of the apparatus is branched in two directions, and is input to a well-known phase locked loop (PLL) circuit and a clock break detection circuit, respectively. Similarly, the E system (standby system) clock input is branched in two directions, and is input to the phase-locked loop circuit and the clock disconnection detection circuit, respectively. Now, as long as the N system clock input is normally in the normal state and the N system corresponding clock loss detection circuit determines that the N system clock input is in the normal state, the N system clock input is under the control of the control circuit CONT. A clock f (N) generated in the system-corresponding phase-locked loop circuit and synchronized with the N-system input clock is selectively output from the selection circuit SEL. However, assuming that there is some failure in the N-system clock input, for example, a clock loss failure in such a state, that fact is detected by the N-system compatible clock loss detection circuit, and the system switching signal Is notified to the control circuit CONT, and the selection circuit SEL synchronizes with the E-system input clock generated by the E-system compatible phase-locked loop circuit instead of the clock f (N). The clock f (E) is selected and output from the selection circuit SEL.
[0004]
As can be seen from the above, when a clock disconnection failure occurs in the N-system clock input, the system is switched to the E-system clock input, thereby affecting each subsequent communication device due to the clock disconnection failure. The ripples are minimized.
[0005]
[Problems to be solved by the invention]
However, depending on various types of failures (clock failure is one of them), for example, taking a clock failure as an example, the clock failure state is a fixed failure in which the clock-off state continues semi-fixedly. In some cases, it is essential that system switching be performed because of the need to supply an operating clock to each subsequent communication device, but so far system switching in the event of a transient failure has occurred. As for the situation, it is not considered necessary and sufficient. In other words, every time a transient failure such as a temporary interruption or a signal rule violation occurs, system switching is performed in response to the temporary failure. On the other hand, when the transient failure occurs frequently, such a mode of occurrence cannot be ignored.
[0006]
Even if a transient failure is detected, the object of the present invention is determined to be a failure for the first time when the failure detection frequency reaches a predetermined frequency without immediately considering it as a failure occurrence. In addition, a fault monitoring method and a circuit for enabling system switching are provided.
[0007]
[Means for Solving the Problems]
The above-mentioned purpose is the first time a transient failure is detected when the number of transient failures detected within a certain period of time from the time of detection of the transient failure reaches a predetermined number of times. This is achieved by determining the occurrence. Also, the fault monitoring circuit counts the fault detection signal that generates a fault detection signal every time a transient fault is detected, and the fault detection signal from the fault detection means in n-ary, and then decodes the count value N parallel selection units that are activated by a failure detection signal from the failure detection unit and generate a timer up signal after a predetermined time while any one is selected by the timer selection unit. The timer means provided in the counter and the fault detection signal from the fault detection means are counted up, while being counted down by the time-up signal from each of the timer means, a certain time from the detection time of each transient fault A fault detection frequency detecting means for detecting the number of transient fault detections within the previous period as a fault detection frequency, and the fault detection frequency detection; When the failure detection frequency from the means has reached a predetermined number n, it is accomplished by being composed of a determined failure existence judging means as the first failure.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to FIGS.
First, a fault monitoring circuit according to the present invention will be described with reference to FIG. 1 showing the configuration of an example thereof, and FIG. As shown in FIG. 1, the failure monitoring circuit is roughly divided into a failure detection unit 1 that generates a failure detection signal each time a transient failure is detected, and a failure detection signal from the failure detection unit 1. A fault selection from the fault detection unit 1 in a state where the timer selection unit which counts with the n-adic free-run counter 6 and decodes the count value with the decoder 7 and any one is selected by the timer selection unit N timer circuits 3 to 5 provided in parallel which generate a timer up signal after a predetermined time after being started by a signal, and count up the fault detection signal from the fault detection unit 1, while the timer circuit By detecting the time-up signal from each of 3 to 5 times, the transient failure detection times within a period of time from the time of detection of each transient failure to a certain time before Up / down
[0009]
As can be seen from FIG. 1, the failure detection signal from the failure detection unit 1 is counted by the n-ary free-run counter 6, and the count value is decoded by the decoder 7. Each of the timer circuits 3 to 5 is selected sequentially and cyclically. By the way, when each of these timer circuits 3 to 5 is once activated by a failure detection signal, the subsequent restart is impossible, and the time from the activation time to the time-up is set to be the same. It has become. Taking the example of the timer circuit 3, the D-type flip-flop 8 in the reset state receives the fault detection signal as the set signal in a state where the timer selection signal from the decoder 7 is input as the D input via the OR gate 11. The timer circuit 3 is started for the first time at the time of transition to the set state. Once the timer circuit 3 is activated, the Q output of the D-type flip-flop 8 (corresponding to timer 3 enable described later) is fed back to the OR gate 11 as another input, so that the timer circuit 3 times out (time up). Until the signal is obtained as a reset signal to the D-type flip-flop 8, the failure detection signal and the timer selection signal are irrelevant. Such a situation is the same in each of the
[0010]
Now, finally, assuming that the value of n is 3, and as shown in FIG. 2, a transient fault is detected in time series, the circuit operation in this case will be described with reference to FIG. It is as follows.
That is, in the initial state in which the free-run counter 6 and the D-type flip-flops 8 to 10 are reset, including the up / down
[0011]
Further, if the fourth fault detection signal is generated in a state where the timer circuit 3 is selected, the timer circuit 3 is started and at the same time the count values of the free-run counter 6 and the up / down
[0012]
【The invention's effect】
As described above, according to
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of an example of a fault monitoring circuit according to the present invention. FIG. 2 is a diagram for explaining circuit operation in the example of the circuit. Fig. 2 is a diagram showing a configuration of a clock switching circuit according to the prior art used in a synchronous terminal device or the like.
DESCRIPTION OF SYMBOLS 1 ... Fault detection part, 2 ... Up / down counter, 3-5 ... Timer circuit, 6 ... Free run counter, 7 ... Decoder, 8-10 ... D-type flip-flop, 11-13 ... 2 input OR gate, 14 ... Multiple inputs OR gate, 15 ... comparison part
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