JP3631472B2

JP3631472B2 - Semiconductor device evaluation method, semiconductor device manufacturing method, and semiconductor device evaluation apparatus and evaluation program

Info

Publication number: JP3631472B2
Application number: JP2002108272A
Authority: JP
Inventors: 健治岡田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2001-06-07
Filing date: 2002-04-10
Publication date: 2005-03-23
Anticipated expiration: 2022-04-10
Also published as: JP2003068097A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の評価方法、半導体装置の製造方法、ならびに、半導体装置の評価装置および評価プログラムに関する。特に、絶縁膜を精度良く短時間で評価できる方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の高機能化に伴い、フラッシュメモリの需要が増大している。フラッシュメモリでは、絶縁膜（トンネル酸化膜）を通して電子のやり取りを行うため、絶縁膜の特性がデバイス特性に大きな影響を及ぼす。
【０００３】
図１（ａ）にフラッシュメモリの代表的なセル構造の断面図を示す。シリコン基板１０上に、トンネル酸化膜１１を介してフローティングゲート１２が形成され、さらにその上には、容量絶縁膜１３を介してコントロールゲート１４が形成されている。このフローティングゲートに電子を蓄積することにより情報の記録を行っている。フラッシュメモリではフローティングゲートに電子を蓄積後、時間の経過とともにフローティングゲートから電子が抜けてしまうために閾値電圧の変動が見られ、これをリテンション特性と呼んでいる。
【０００４】
図１（ｂ）はこのようなリテンション特性の代表的な挙動を示しており、横軸は時間（ＬＯＧスケール）であり、縦軸はしきい値電圧である。この図のカーブａは典型的な挙動を示しており、時間の経過とともにフローティングゲートから電子が抜け、しきい値が徐々に低下していることがわかるが、ほとんどのビットにおいてはこのような挙動を示す。これに対してカーブｂでは、急激に電子がぬけてしまうことによるしきい値電圧の急激な低下が発生しており、リテンション特性の劣化が著しいことがわかる。このような現象は極少数のビットで観察されており、このような現象を特にリテンション不良と呼んでいる。このようなリテンション不良の発生原因としてはいろいろと考えられるが、そのひとつとして、トンネル酸化膜を通しての異常リーク電流（ＡｎｏｍａｌｏｕｓＬｅａｋａｇｅＣｕｒｒｅｎｔ、ＡＬＣ）も考えられている。ここでは、このような異常リーク電流をμＢ−ＳＩＬＣ（ｍｉｃｒｏＢ−ｍｏｄｅＳｔｒｅｓｓＩｎｄｕｃｅｄＬｅａｋａｇｅＣｕｒｒｅｎｔ）と呼ぶこととし、異常リーク電流に基づくリテンション不良の発生をリテンション劣化と呼ぶこととする。
【０００５】
従来ではこのリテンション劣化を測定するためには図２に示すような方法を用いていた。
【０００６】
図２はトンネル酸化膜におけるリテンション劣化（図１のカーブｂ）の発生の評価の方法を示している。
【０００７】
まず（ａ）においてメモリセル全数（たとえば１６Ｍｂｉｔ）に対して、所定の回数（ここでは１万回）プログラム／消去（Ｐ／Ｅ）を実施する。これにより絶縁膜にはストレスが印加される。Ｐ／Ｅ後、（ｂ）において、メモリセル全数にプログラム処理を行う。
【０００８】
次に（ｃ）においてメモリセル全数におけるプログラム後のしきい値電圧（Ｖｔｈ値）を記録する。その後（ｄ）において、所定の時間（ここでは１００時間）メモリセル全数を放置する。１００時間の放置終了後、（ｅ）においてメモリセル全数のＶｔｈ値を再度測定し、（ｆ）において、（ｃ）で記録したプログラム直後のＶｔｈ値と比較を行い、放置中におけるＶｔｈ値変動量を計算する。これを必要に応じ、種々の放置時間に対して実施し、試料におけるμＢ−ＳＩＬＣ電流の発生数やこの電流が発生するまでの時間などを確認する。
【０００９】
【発明が解決しようとする課題】
このような方法では、（ａ）におけるストレス印加に膨大な時間を要するということ、（ｃ）および（ｅ）において非常に多くのメモリセルの情報を記録し、比較しなければならないこと、またリテンション劣化の精度を高めるためには、（ｄ）における放置時間が数１００時間から数１０００時間になるという問題点があった。さらに、膜質を改善して高品質になるほど不良が発生しにくくなるため、評価に必要な試料数が多くなるとともに時間を長くすることが必要になってしまうと問題点もあった。
【００１０】
前記に鑑み、本発明は、フラッシュメモリ等の半導体装置のリテンション劣化を、少ない測定数で、短時間、かつ精度良く測定する方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体装置の評価方法は、絶縁破壊に至るまでの電荷量（Ｑ_ＢＤ）を測定し、前記電荷量（Ｑ_ＢＤ）とリテンション劣化に至るまでの電荷量（Ｑμ_Ｂ）との比を求め、前記比と前記電荷量（Ｑ_ＢＤ）とを用い、前記リテンション劣化に至るまでの電荷量（Ｑμ_Ｂ）を求めるというものである。
【００１２】
ある好適な実施形態では、絶縁膜がリテンション劣化に至るまでの総注入電子量（Ｑμ_Ｂ）のワイブルスロープβμ_Ｂとして、絶縁破壊に至るまでの総注入電子量（Ｑ_ＢＤ）のワイブルスロープβ_ＢＤとは異なる値を用い、リテンション劣化に至るまでの電子量（Ｑμ_Ｂ）の統計的分布を求める。
【００１３】
ある実施形態においては、絶縁膜がリテンション劣化に至るまでの総注入電子量（Ｑμ_Ｂ）のワイブルスロープβμ_Ｂとして、０．５から２までの値を用いる
ある好適な実施形態では、絶縁膜が絶縁破壊に至るまでの絶縁膜中総欠陥量（Ｎ_ＢＤ）を求める第１の工程と、リテンション劣化に至るまでの絶縁膜中総欠陥量（Ｎμ_Ｂ）を求める第２の工程とにより、絶縁膜が絶縁破壊に至るまでの総注入電子量（Ｑ_ＢＤ）とリテンション劣化に至るまでの総注入電子量（Ｑμ_Ｂ）との前記比を求める。
【００１４】
ある実施形態における半導体装置の評価方法は、上記半導体装置の評価方法により、絶縁膜がリテンション劣化に至るまでの総注入電子量（Ｑμ_Ｂ）を求める第１の工程と、前記総注入電子量（Ｑμ_Ｂ）とメモリーセルの１動作あたりの絶縁膜の通過電荷量Ｑｍとより、絶縁膜がリテンション劣化に至るまでの動作回数Ｎを求める第２の工程とよりなる。
【００１５】
ある実施形態では、絶縁膜がリテンション劣化に至るまでの動作回数Ｎとして、Ｑμ_Ｂ／Ｑｍを用いる。
【００１６】
本発明に係る他の半導体装置の評価方法は、絶縁破壊に至るまでの総注入電子量（Ｑ_ＢＤ）のワイブルプロットを求める第１の工程と、前記ワイブルプロットから特定の絶縁破壊の発生率（Ｗ_０）での総注入電子量（Ｑ_ＢＤ（Ｗ_０））を求める第２の工程と、パーコレートシミュレーションによりＷ_０での前記総注入電子量（Ｑ_ＢＤ（Ｗ_０））とリテンション劣化に至るまでの総注入電子量（Ｑμ_Ｂ（Ｗ_０））との比を求める第３の工程と、ワイブルスロープβμ_Ｂと、Ｗ_０、総注入電子量（Ｑμ_Ｂ（Ｗ_０））から、任意のＷでのリテンション劣化に至るまでの総注入電子量（Ｑμ_Ｂ（Ｗ））を求める。
【００１７】
ある好適な実施形態では、絶縁膜がリテンション劣化に至るまでの総注入電子量（Ｑμ_Ｂ）のワイブルスロープβμ_Ｂとして、絶縁破壊に至るまでの総注入電子量（Ｑ_ＢＤ）のワイブルスロープβ_ＢＤとは異なる値を用い、リテンション劣化に至るまでの電子量（Ｑμ_Ｂ）の統計的分布を求める。
【００１８】
ある実施形態においては、絶縁膜がリテンション劣化に至るまでの総注入電子量（Ｑμ_Ｂ）のワイブルスロープβμ_Ｂとして、０．５から２までの値を用いる。
【００１９】
ある好適な実施形態では、絶縁膜が絶縁破壊に至るまでの絶縁膜中総欠陥量（Ｎ_ＢＤ）を求める第１の工程と、リテンション劣化に至るまでの絶縁膜中総欠陥量（Ｎμ_Ｂ）を求める第２の工程とにより、絶縁膜が絶縁破壊に至るまでの総注入電子量（Ｑ_ＢＤ）とリテンション劣化に至るまでの総注入電子量（Ｑμ_Ｂ）との前記比を求める。
【００２０】
ある実施形態における半導体装置の評価方法は、上記半導体装置の評価方法により、任意のリテンション劣化の発生率（Ｗ）に至るまでの総注入電子量（Ｑμ_Ｂ）を求める第１の工程と、前記総注入電子量（Ｑμ_Ｂ）とメモリセルの１動作あたりの絶縁膜の通過電荷量Ｑｍとより、リテンション劣化の発生率（Ｗ）に至るまでの動作回数Ｎを求める第２の工程よりなる。
【００２１】
ある実施形態では、絶縁膜がリテンション劣化に至るまでの動作回数Ｎとして、Ｑμ_Ｂ／Ｑｍを用いる。
【００２２】
ある好適な実施形態では、パーコレートシミュレーションを用いる。
【００２３】
本発明に係る更に他の半導体装置の評価方法は、絶縁破壊に至るまでに印加するＰ／Ｅ回数（ｎ_ＢＤ）のワイブルプロットを求める第１の工程と、前記ワイブルプロットから特定の絶縁破壊の発生率（Ｗ_０）でのＰ／Ｅ回数（ｎ_ＢＤ（Ｗ_０））を求める第２の工程と、パーコレートシミュレーションによりＷ_０での前記Ｐ／Ｅ回数（ｎ_ＢＤ（Ｗ_０））とリテンション劣化に至るまでのＰ／Ｅ回数（ｎμ_Ｂ（Ｗ_０））との比を求める第３の工程と、リテンション劣化に至るまでのＰ／Ｅ回数（ｎμ_Ｂ）のワイブルスロープβμ_Ｂと、Ｗ_０、Ｐ／Ｅ回数（ｎμ_Ｂ（Ｗ_０））から、任意のＷでのリテンション劣化に至るまでのＰ／Ｅ回数（ｎμ_Ｂ（Ｗ））を求める。
【００２４】
ある好適な実施形態では、絶縁膜がリテンション劣化に至るまでのＰ／Ｅ回数（ｎμ_Ｂ）のワイブルスロープβμ_Ｂとして、絶縁破壊に至るまでのＰ／Ｅ回数（ｎ_ＢＤ）のワイブルスロープβ_ＢＤとは異なる値を用い、リテンション劣化に至るまでのＰ／Ｅ回数（ｎμ_Ｂ）の統計的分布を求める。
【００２５】
ある実施形態においては、絶縁膜がリテンション劣化に至るまでのＰ／Ｅ回数（ｎμ_Ｂ）のワイブルスロープβμ_Ｂとして、０．５から２までの値を用いる。
【００２６】
ある好適な実施形態では、絶縁膜が絶縁破壊に至るまでの絶縁膜中総欠陥量（Ｎ_ＢＤ）を求める第１の工程と、リテンション劣化に至るまでの絶縁膜中総欠陥量（Ｎμ_Ｂ）を求める第２の工程とにより、絶縁膜が絶縁破壊に至るまでのＰ／Ｅ回数（ｎ_ＢＤ）とリテンション劣化に至るまでのＰ／Ｅ回数（ｎμ_Ｂ）との前記比を求める。
【００２７】
本発明に係る半導体装置の製造方法は、絶縁膜を備えた半導体装置完成体を用意する工程と、上記半導体装置の評価方法を用いて、前記半導体装置完成体について良品・不良品の判定をする工程とを包含する。
【００２８】
本発明に係る半導体装置の評価装置は、上記半導体装置の評価方法を実施するための評価装置であって、評価対象の絶縁膜が形成された試料を保持するホルダと、ホルダ上に置かれた試料に電気的に接触するプローブと、プローブを介して試料に電気的ストレスを印加し、電流・電圧の測定を実行するための測定部と、前記測定部によって得られたデータを解析するための解析部とを備えている。
【００２９】
本発明に係る半導体装置の評価プログラムは、コンピュータが有する入力部の入力に応じて、評価対象の絶縁膜に所定値の電圧または電流を印加する指令を出力するステップ（ａ）と、前記絶縁膜における電流量または電圧をモニターし、コンピュータが有する表示部へ出力するステップ（ｂ）と、前記電流量または電圧が予め定められた値に達したときにおけるそれまでの累積時間（Ｔ）、または当該累積時間（Ｔ）と電流密度（Ｊ）との関係（∫Ｊ（ｔ）ｄｔにおいて０からＴまでの積分）から得られる総注入電子量（Ｑ）を、コンピュータが有する記憶部に格納するステップ（ｃ）と、前記ステップ（ａ）から（ｃ）を、用意した試料の個数分繰り返して、前記試料の個数分についての累積時間（Ｔ）または総注入電子量（Ｑ）を前記記憶部に格納するステップ（ｄ）と、前記記憶部に格納された前記試料の個数分についての前記累積時間（Ｔ）または総注入電子量（Ｑ）を、コンピュータが有する演算処理部を用いて統計処理し、所定の発生率（Ｆ）で前記絶縁膜が絶縁破壊に至るまでの時間（Ｔ_ＢＤ）または総注入電子量（Ｑ_ＢＤ）を算出するステップ（ｅ）と、前記演算処理部を用いて、前記時間（Ｔ_ＢＤ）または総注入電子量（Ｑ_ＢＤ）から、リテンション劣化に至るまでの時間（Ｔμ_Ｂ）または総注入電子量（Ｑμ_Ｂ）を算出するステップ（ｆ）とをコンピュータに実行させるための、半導体装置の評価プログラムである。
【００３０】
前記半導体装置の評価プログラムは、記録媒体に記録された形態であってもよい。また、前記半導体装置の評価プログラムは、伝送波で伝送される形態であってもよい。
【００３１】
【発明の実施の形態】
従来のメモリセルのリテンション劣化（μＢ−ＳＩＬＣ電流の発現）の評価に比べて、絶縁破壊の検出は非常に容易、かつ短時間で実施することができる。しかしながら絶縁破壊とμＢ−ＳＩＬＣ電流の発現（リテンション劣化）との相関が明らかになっていないため、絶縁破壊に関する情報をリテンション劣化の評価に結びつけて利用することができない。本発明では、絶縁破壊とリテンション劣化（μＢ−ＳＩＬＣ電流の発現）との相関を明らかにし、容易に短時間で評価が可能な絶縁破壊に関する結果から、リテンション劣化の時間、統計を推定する方法を提供する。
【００３２】
（μＢ−ＳＩＬＣ発現と絶縁破壊との相関）
本発明の発明者は、フラッシュメモリにおけるリテンション不良の原因となる異常リーク電流（μＢ−ＳＩＬＣ）の原因を、トンネル酸化膜の局所領域において２個以上の欠陥が膜厚方向に並んだ状態であると考え、μＢ−ＳＩＬＣの発生時間（もしくは総注入電子量）はトンネル酸化膜の局所領域において２個以上の欠陥が膜厚方向に並ぶまでの時間（もしくは総注入電子量）であると考えた。
【００３３】
そしてトンネル酸化膜の局所領域において２個以上の欠陥が膜厚方向に並ぶというμＢ−ＳＩＬＣ発生要件と、トンネル酸化膜の局所領域において酸化膜の両界面間をつなぐように多数の欠陥が膜厚方向に並ぶという絶縁破壊の発生要件（Ｒ．Ｄｅｇｒａｅｖｅら、ＩＥＥＥＴｒａｓ．ｏｎＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ４５（１９９８）ｐｐ．９０４−９１０．参照）とのアナロジーに着目した。そして、絶縁破壊を調べるために一般に使用されているパーコレートシミュレーション（Ｒ．Ｄｅｇｒａｅｖｅら、ＩＥＥＥＴｒａｓ．ｏｎＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ４５（１９９８）ｐｐ．９０４−９１０．参照）により、μＢ−ＳＩＬＣ発生までの時間（もしくは総注入電子量）を、さらにμＢ−ＳＩＬＣ発生までの時間（もしくは総注入電子量）と絶縁破壊発生までの時間（もしくは総注入電子量）との相関関係をもパーコレートシミュレーションにより求めることができるのではないかと考えた。
【００３４】
パーコレートシミュレーションとは絶縁膜の絶縁破壊発生時間、または絶縁膜の絶縁破壊発生までの総欠陥量や総電子注入量などの統計分布を調べる手法（Ｒ．Ｄｅｇｒａｅｖｅら、ＩＥＥＥＴｒａｓ．ｏｎＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ４５（１９９８）ｐｐ．９０４−９１０．参照）であり、絶縁膜中にどれくらいの欠陥を置いていくと絶縁破壊が起こるのかについてその統計分布を見るものである。
【００３５】
図３は絶縁破壊（Ｂｒｅａｋｄｏｗｎ）、μＢ−ＳＩＬＣ発現（μＢ−ＳＩＬＣ）までに要する欠陥（トラップ）の数をパーコレートシミュレーションを用いて計算したものであり、横軸に欠陥の数をとり、縦軸に絶縁破壊およびμＢ−ＳＩＬＣの累積発生率Ｆから計算した値（ｌｎ（−ｌｎ（１−Ｆ）））をとったワイブルプロットである。この図の右側には、シリコン酸化膜の膜厚がそれぞれ、５ｎｍ、７ｎｍ、９ｎｍ、１５ｎｍの絶縁破壊（Ｂｒｅａｋｄｏｗｎ）グラフを示しており、このグラフから、それぞれの膜厚における任意の累積発生率までの総欠陥数（横軸）を求めることができる。また図の左側にも右側と同様にそれぞれ、５ｎｍ、７ｎｍ、９ｎｍ、１５ｎｍの膜厚のグラフを示しているがグラフがからみあっていることから、膜厚への依存性は少なく、そして、各膜厚のシリコン酸化膜におけるμＢ−ＳＩＬＣ発現までの総欠陥量Ｎμ_Ｂが横軸から読みとれる。
【００３６】
ここでＮ_ＢＤ（絶縁破壊までの総欠陥数）は膜厚に依存して変化しているのに対し、Ｎμ_Ｂ（μＢ−ＳＩＬＣ発現までの総欠陥量）はほとんど依存していないことがわかる。これは、絶縁破壊は、トンネル酸化膜の局所領域において酸化膜の両界面間をつなぐように多数の欠陥が膜厚方向に並ぶことにより発生し得るので、Ｎ_ＢＤは膜厚に依存することを表し、一方、μＢ−ＳＩＬＣは、２個以上の欠陥が膜厚方向に並ぶことにより発現し得るので、膜厚にはほとんど依存しないということを表しているものと考えることができる。この依存性の差から、絶縁膜の薄膜化とともにμＢ−ＳＩＬＣ発現および絶縁破壊発生までに必要な「総欠陥量の差（比）」、言いかえれば「総電子注入量の差（比）」が小さくなることが示される。これを示しているのが図４である。
【００３７】
図４（ａ）では、横軸にシリコン酸化膜の膜厚を取り、左側縦軸には欠陥の数、右側縦軸には総欠陥量の比（Ｎμ_Ｂ／Ｎ_ＢＤ）を取っている。なお、同一膜においては、総欠陥量の比（Ｎμ_Ｂ／Ｎ_ＢＤ）は、総電子注入量の比（Ｑμ_Ｂ／Ｑ_ＢＤ）と電荷注入量の比と等価であると考えられる。すなわち、左側縦軸の数値から計算することができる。図４（ｂ）では、右側縦軸に総電子注入量の比（Ｑμ_Ｂ／Ｑ_ＢＤ）を取ったグラフを示している。
【００３８】
図５は同様に、図３のシミュレーションから得られたワイブルスロープの膜厚依存性を示している。絶縁破壊においては薄膜化とともにワイブルスロープが減少していくのに対し、μＢ−ＳＩＬＣ発現ではワイブルスロープはほぼ一定（約１．４）である。図中には、実測により得られたワイブルスロープもプロットしている。白丸は５ｎｍ、９ｎｍ厚トンネル酸化膜で実測した絶縁破壊までの総電子注入量のワイブルスロープを示しており、白四角はＦ．Ａｒａｉらの文献中のデータ（Ｆ．Ａｒａｉら、１９９８ＩＥＥＥＩｎｔ．ＲｅｌｉａｂｉｌｉｔｙＰｈｙｓｉｃｓＳｙｍｐｏｓｉｕｍ、ｐｐ．３７８−３８２、Ｆｉｇ．５）を示している。いずれのデータもシミュレーションデータとよく一致している。
【００３９】
以上のように、「絶縁破壊の発生までの総電子注入量（Ｑ_ＢＤ）」もしくは「絶縁破壊発生までの時間（Ｔ_ＢＤ）」と、「μＢ−ＳＩＬＣ発現までの総電子注入量（Ｑμ_Ｂ）」もしくは「μＢ−ＳＩＬＣ発現までの時間（Ｔμ_Ｂ）」とはパーコレートシミュレーションを用いることによって再現、もしくは予測することができる。したがって、μＢ−ＳＩＬＣの発現を観察することなく、絶縁破壊の発生をモニタしてその統計を得ることによって、μＢ−ＳＩＬＣの発現の時間およびその分布を知ることができる。
【００４０】
（第１の実施形態）
上述した通り、絶縁破壊発生までの総電子注入量（Ｑ_ＢＤ）、およびパーコレートシミュレーションを用いることで、リテンション劣化までの総電子注入量（総電子注入量（Ｑμ_Ｂ））を推定することができる。つまり、まず（１）Ｑ_ＢＤを実測し、（２）シミュレーションにより、Ｑ_ＢＤとＱμ_Ｂとの比を求め、最後に（３）Ｑμ_Ｂを求めるのである。具体的には以下のように行う。
【００４１】
図６は本発明の第１の実施形態のフローを示すものである。（ａ）において、トンネル酸化膜（膜厚：７ｎｍ、シリコン酸化膜）を有する試料にあらかじめ決定した電流密度Ｊ［Ａ／ｃｍ^２］の定電流ストレスを印加し、絶縁破壊発生時にその時間Ｔ［ｓ］を記録する。次に（ｂ）において、Ｊ、Ｔより前記試料における絶縁破壊までの総電子注入量Ｑ［Ｃ／ｃｍ^２］を計算（Ｊ × Ｔ）により得る。（ｃ）において、たとえば試料数、１００個が終わるまで（ａ）、（ｂ）を繰り返し行う。ここでたとえばＪは１０ｍＡ／ｃｍ^２であり、このとき、Ｔ＝１００ｓの場合にはＱ＝１Ｃ／ｃｍ^２となる。ここで試料は、評価したいトンネル酸化膜と同時に形成、もしくは同等の膜質を有する、通常構造を有するトランジスタ、キャパシタ、もしくはフローティングゲートの電位を制御可能な構造を有するセルトランジスタなどである。
【００４２】
（ｄ）において、このようにして得られた１００個分のＱをワイブルプロットし、図７に示すように、統計的に６３．２％（Ｗ＝０）の試料で絶縁破壊が発生することが予想される総電子注入量QBDおよびワイブルスロープβBDを得る。ここで、６３．２％の試料で絶縁破壊が発生するというのはワイブルプロットにおける縦軸Ｗ（Ｗ＝ln(-ln(1-F))、Ｆ：絶縁破壊発生率）が０になる時（不良率＝６３．２％)である。ここまでは実測であり、これにより「QBD」が得られた。
【００４３】
次にパーコレートシミュレーションを用いる。このシミュレーションにより、（ｅ）において、シミュレーションを用いて統計的に６３．２％の試料でμＢ−ＳＩＬＣが発生することが予想される総電子注入量Ｑμ_Ｂ、およびＱμ_Ｂのワイブルスロープβμ_Ｂを求める。ここでパーコレートシミュレーションとは、絶縁膜中に任意に欠陥を配置していき、欠陥をどの程度配置したときに絶縁破壊やリテンション劣化が起こるのかを計算する手法である。
【００４４】
その後、（ｆ）において、総電子注入量Ｑμ_Ｂ、ワイブルスロープβμ_Ｂにより、所望のリテンション劣化発生率Ｆに至るまでの総電子注入量Ｑμ_Ｂ（Ｆ）を求める。
【００４５】
図８（ａ）は横軸に絶縁破壊が起こるまでに置いた欠陥の数（Ｎ_ＢＤ）であり、縦軸は絶縁破壊発生率を示す、いわゆるワイブルプロットである。この図では欠陥が膜厚方向に１０個並んだときに絶縁破壊が起こると仮定している。この図から分布と、傾きβ_ＢＤがわかる。
【００４６】
同様に、図８（ｂ）には横軸にリテンション劣化（μＢ−ＳＩＬＣ発現）が起こるまでに置いた欠陥の数（Ｎμ_Ｂ）であり、縦軸はリテンション劣化発生率を示す、いわゆるワイブルプロットである。この図では欠陥が膜厚方向に２個並んだときにリテンション劣化が起こると仮定している。この図から分布と、傾きβμ_Ｂがわかる。
【００４７】
図８（ｃ）は、図８（ａ）と図８（ｂ）とを合体させたものである。すなわち、横軸に欠陥の数、縦軸に絶縁破壊発生率、リテンション劣化発生率を示したワイブルプロットである。この図８（ｃ）の縦軸のＷ_０（発生率：６３．２％）のところを見ると、それぞれのＮμ_Ｂ（Ｗ_０）、Ｎ_ＢＤ（Ｗ_０）がわかる。つまり、Ｎμ_Ｂ（Ｗ_０）とＮ_ＢＤ（Ｗ_０）との比がわかり、Ｎμ_Ｂ（Ｗ_０）／Ｎ_ＢＤ（Ｗ_０）＝ｍとなる。なお、図８（ｃ）からわかるように、傾きβμ_Ｂは、傾きβ_ＢＤとは異なる値となっている。これは、上述したように、膜厚方向に並ぶ必要のある欠陥の数のちがいに起因している。
【００４８】
また欠陥数Ｎと電荷注入量Ｑとの間には、「Ｎμ_Ｂ（Ｗ_０）／Ｎ_ＢＤ（Ｗ_０）＝（Ｑμ_Ｂ／Ｑ_ＢＤ）α＝ｍ」の関係がある（αは任意の数、例えば０．５６）。Ｑμ_Ｂはリテンション劣化までの注入電荷量であり、Ｑ_ＢＤは絶縁破壊が起こるまでの注入電荷量である。Ｎμ_Ｂ（Ｗ_０）／Ｎ_ＢＤ（Ｗ_０）はシミュレーションにより求まり、またＱ_ＢＤは実測により求まっているので、累積発生率がＷ_０であるときの、Ｑμ_Ｂが求まる。
【００４９】
図９を作成する。横軸に注入電荷量をとり、縦軸にリテンション劣化発生率としたワイブルプロットを取る。図８（ｂ）で求めた傾き（βμ_Ｂ）と、先ほど求めた累積発生率がＷ_０であるときの、Ｑμ_Ｂとからグラフを描くことができる。このグラフの縦軸にリテンション劣化の発生率１ｐｐｍとすることにより、リテンション発生率が１ｐｐｍであるときの注入電荷量Ｑμ_Ｂ（１ｐｐｍ）を求めることができる。
【００５０】
以上のように、この実施形態では、シミュレーションを用いることにより、絶縁破壊までの注入電荷量（Ｑ_ＢＤ）を実測するだけで、簡単にリテンション発生率に対する注入電荷量（Ｑμ_Ｂ）を求めることができる。
【００５１】
（第２の実施形態）
第２の実施形態はＱμ_Ｂの別の求め方について説明したものである。なお、説明の簡略化のため、上記第１の実施形態と同様の説明は省略する。
【００５２】
前述したように、パーコレートシミュレーションで求めた図３の計算結果からすでに図４が求まっている。図４では各シリコン酸化膜の膜厚毎に、Ｑμ_Ｂ／Ｑ_ＢＤ比（計算値）がわかっている。たとえば図４より、膜厚７ｎｍにおけるＱμ_Ｂ／Ｑ_ＢＤ比は約５Ｅ−４であることがわかっており、実測によりＱ_ＢＤが、Ｑ_ＢＤ＝１Ｃ／ｃｍ^２の場合には、このＱμ_Ｂ／Ｑ_ＢＤ比から、Ｑμ_Ｂ＝約５Ｅ−４Ｃ／ｃｍ^２となる。本明細書において「Ｅ−Ｘ」は、１０^−Ｘのことを表しており、例えば、「５Ｅ−４」は、５×１０^−４を表している。
【００５３】
なお、ここでは、図４よりＱμ_Ｂ／Ｑ_ＢＤ比をシリコン酸化膜の膜厚に基づいて求めたが、Ｑ_ＢＤの測定時に得られたβ値から、図５に基づいて実効的なシリコン酸化膜厚を求め、このようにして求めた実効的な膜厚に基づいて図４からＱμ_Ｂ／Ｑ_ＢＤ比を求めることも可能である。β値は膜厚以外にも酸化膜中における欠陥の分布にも依存しているため、物理的な膜厚のみからＱμ_Ｂ／Ｑ_ＢＤ比を求めるよりも、実測により得られたβ値に基づいてＱμ_Ｂ／Ｑ_ＢＤ比を求めた方が精度は高いことが期待される。
【００５４】
なお、ここではβμ_Ｂを図５のようにパーコレートシミュレーションに基づいて決めることができるが、他の方法により決定してもよい。また、一定値としてもよい。たとえば、より高精度なパーコレートシミュレーションもしくは他のシミュレーションを用いて決定したり、もしくは実デバイスにおける不良発生の統計より得られた値である。またβμ_Ｂは小さいほど分布のばらつきが大きくなって厳しくなることから、例えば０．５〜２の範囲、安全を見込んで１程度にしておくことも可能である。
【００５５】
以上のように統計的に６３．２％の試料でμＢ−ＳＩＬＣが発生することが予想される総電子注入量Ｑμ_Ｂ、およびＱμ_Ｂのワイブルスロープβμ_Ｂが求まると、所望の不良発生率Ｆ（たとえば１ｐｐｍ）になるまでの総電子注入量Ｑμ_Ｂ（Ｆ）を下記式に基づいて計算により求めることが可能である。ここで、
【００５６】
【数１】

【００５７】
である。たとえばＱμ_Ｂ＝１．３Ｅ−３Ｃ／ｃｍ^２、βμ_Ｂ＝１、Ｆ＝１ｐｐｍのとき、Ｑμ_Ｂ（１ｐｐｍ）＝１．３ｎＣ／ｃｍ^２が得られる。
【００５８】
以上のように本実施形態によれば、従来の評価に比べて簡便かつ非常に短時間にトンネル酸化膜を評価することが可能となり、かつ従来は推定することが非常に困難であったフラッシュメモリにおけるμＢ−ＳＩＬＣ電流に起因する不良発生に対する信頼性寿命を求めることが可能となる。
【００５９】
（第３の実施形態）
図１０は本発明の第３の実施形態のフローを示すものであり、フラッシュメモリのメモリセルを用いて測定する方法である。（ａ）において、評価したいメモリセル群の第１の試料（メモリセル）へ移動（セット）する。（ｂ）において、実デバイスで使用される条件、もしくは、評価用の条件を用いて、メモリセルのプログラムおよび消去動作（Ｐ／Ｅ）を印加する。
【００６０】
（ｃ）において、メモリセルのトンネル酸化膜が絶縁破壊したかどうかの判定を行う。絶縁破壊していなければ再度（ｂ）へ戻り、絶縁破壊するまでこれを繰り返す。（ｃ）において絶縁破壊した場合には（ｄ）において、絶縁破壊に至るまでに印加したＰ／Ｅ回数ｎを記録する。（ｅ）において規定の試料数を完了していない場合には（ｆ）において次の試料へ移動（セット）して（ｂ）〜（ｄ）を実施する。これを規定の試料（メモリセル）数実施し、完了した場合には（ｇ）において、全試料における絶縁破壊に至るまでに印加したＰ／Ｅ回数ｎをワイブルプロットし、所定の割合Ｆ（たとえば５０％もしくは６３．２％）の試料で絶縁破壊が発生するまでのＰ／Ｅ回数ｎ_ＢＤおよびワイブルスロープβを得る。
【００６１】
次に、（ｈ）において、パーコレートシミュレーションにより得られた結果に基づき、ｎ_ＢＤおよびβから、所定の割合Ｆの試料でリテンション劣化が発生するまでのＰ／Ｅ回数ｎ_ｍＢおよびそのワイブルスロープβ_ｍＢを得る。最後に（ｉ）において、上記ｎ_ｍＢおよびβ_ｍＢより、所望のリテンション劣化発生率Ｆ’に至るまでのＰ／Ｅ回数ｎ_ｍＢ（Ｆ’）を求めることができる。
【００６２】
以上のように、この実施形態では、シミュレーションを用いることにより、絶縁破壊に至るまでに印加するＰ／Ｅ回数（ｎ_ＢＤ）を実測するだけで、簡単にリテンション発生率に対するＰ／Ｅ回数（ｎμ_Ｂ）を求めることができる。
【００６３】
本実施形態は、得られたＱμ_ＢからＰ／Ｅ回数に換算する手間を要しないという点で第１の実施形態よりも優れている。また、絶縁破壊が発生するまでＰ／Ｅを繰り返すため、必要なＰ／Ｅ回数が従来の実施形態よりも増えてしまうものの、Ｐ／Ｅ実施後に長時間の放置試験を実施する必要がないため、総合的な時間を短縮することが可能であるという点で、従来の実施形態よりも優れている。
【００６４】
なお、本実施形態においては１つのメモリセルで絶縁破壊が発生後に次のメモリセルの測定を行っていたが、一群のメモリセルすべてにＰ／Ｅを実施した後、個々のメモリセルにおける絶縁破壊の発生を判定することも可能である。また、Ｐ／Ｅ回数を１回ずつ増やしているが、たとえば１００回ずつ、もしくは、１０倍ずつ（たとえば、１、１０、１００、１０００、１００００、．．．回）ふやしていくように実施することも可能である。もちろん、２^ｎ回ずつ（ｎは自然数）ふやしていくように実施することも可能である。
【００６５】
以上第１〜第３の実施形態では半導体装置としてフラッシュメモリを例にあげて説明したが、ＭＯＳ型電界効果トランジスタ等の半導体装置に用いる絶縁膜の評価にも応用できる。また、上記各実施形態によれば、公知の半導体製造プロセスを用いて半導体装置の完成体（例えば、フラッシュメモリやＭＯＳ型電界効果トランジスタの評価前のデバイス）を製造した後、その完成体が有する絶縁膜の評価を精度良く、短時間に行うことができるため、結果として、製造される半導体装置のコストを下げることが可能となる。そして、従来においては推定することが非常に困難であった半導体装置（フラッシュメモリ等）におけるμＢ−ＳＩＬＣ電流に起因する不良発生に対する信頼性寿命を求めることもできるため、十分に信頼性が確保された半導体装置を効率良く製造することが可能となる。なお、本発明の実施形態による評価方法により、半導体装置の良品・不良品を判定する際には、μＢ−ＳＩＬＣ電流の発生だけでなく、その発生するμＢ−ＳＩＬＣ電流の電流量まで考慮して、判定する方が現実の判定としてより好ましいものとなると思われる。
【００６６】
（評価装置および評価プログラム）
以下に、図１１を参照しながら、本発明の評価方法の実施のために用いる評価装置およびプログラムについて説明する。
【００６７】
図示されている評価装置は、試料１００を保持するサンプルホルダ２０と、サンプルホルダ２０上に置かれた試料１００に電気的に接触するプローブ（探針）２１と、プローブ２１を介して試料１０に電気的ストレスの印加と電流・電圧の測定を実行するための測定部２２と、得られたデータを解析するための解析部２６とを備えている。
【００６８】
試料１００は、例えば、公知の半導体製造プロセスにより製造された半導体装置（フラッシュメモリや、ＭＯＳ型電界効果トランジスタなど）である。図１１に示した試料１００は、シリコン基板１１０と、基板１１０上に形成されたゲート酸化膜１１１と、ゲート酸化膜１１１上に形成されたゲート電極１１２とを有するものを例示している。この試料１００を保持するホルダ２０は、ストレス印加工程中に試料１００を加熱することができるようにヒータを備えていることが好ましい。ホルダ２０は、試料１００のシリコン基板１１０に電気的に接触するとともに、接地されている。測定部２２は、電圧印加部２３と、電流測定部２４と、記録部２５とを備えており、記録部２５は、電気的に解析部２６と接続されている。なお、記録部２５と解析部２６とは、例えば赤外線によって光学的に接続されていてもよい。本構成において、プローブ２１は複数存在し得る。また、ホルダ２０も複数存在し得る。
【００６９】
定電圧ストレス印加の場合、試料１００の所定部位（例えば、一つまたは複数の電極、基板など）にプローブ２１を接触させた後、電圧印加部２３を動作させて、プローブ２１およびホルダ２０に電圧を印加して一定の電流を流し、その後、絶縁破壊時間発生時間Ｔ（ｓ）を測定して、記録部２５で記録する。ここで、定電流ストレスを印加する場合には、図１１の構成において、不図示の定電流供給部から定電流が試料１００に供給される。
【００７０】
記録部２５で記録されたデータは、解析部２６に出力されて、解析部２６において、例えば図６中の（ｄ）〜（ｆ）のステップが実行される。図６中の（ｂ）のステップは、記録部２５で実行してもよいし、解析部２６で実行してもよい。もちろん、第１の実施形態の手法だけでなく、第２および３の実施形態の手法にも、本構成の評価装置は、適用可能であり、各実施形態の手法に応じて記録部２５および解析部２６を構築してもよいし、いずれの実施形態にも対応できるように記録部２５および解析部２６を構築してもよい。
【００７１】
上記第１および２の実施形態では、絶縁破壊発生までの総電子注入量（Ｑ_ＢＤ）を実測し、上記第３の実施形態では、絶縁破壊に至るまでに印加するＰ／Ｅ回数（ｎ_ＢＤ）を実測したが、Ｑ_ＢＤおよびｎ_ＢＤの他に、絶縁破壊寿命（Ｔ_ＢＤ）、絶縁破壊発生までの総ホール注入量（Ｑｐ）、トランジスタのしきい値電圧（Ｖｔ）、所定の電気的ストレス印加時もしくは印加後の電流量（ＦＮトンネル電流、ストレス誘起リーク電流などの電流量）（Ｉ）をパラメータ項目として利用することも可能である。ここで、トランジスタのしきい値電圧（Ｖｔ）、所定電圧印加時の電流量（Ｉ）をパラメータ項目として利用する場合には、その変動量に規定値を設け、その規定値に達するまでの時間を観測して利用すればよい。また、総電子注入量（Ｑ_ＢＤ）、総ホール注入量（Ｑｐ）、Ｐ／Ｅ回数（ｎ_ＢＤ）などについては、電気ストレス印加前後における変動量を指標とするやり方で、それらをパラメータ項目として利用することも可能である。
【００７２】
電気的ストレスの印加の手法としては、一定電圧を印加する定電圧印加法、一定電流を供給する低電流印加方法の他、時間とともに階段状に印加電圧を上げていくステップ電圧印加方法を採用してもよい。絶縁破壊を起こすことができるこれらの手法はいずれも、明確な判定を行える点で優れている。これは、絶縁破壊ではドラスティックな変化が生じるので、それゆえ、その判定を明確に行うことができるからである。
【００７３】
上記第１から３の実施形態の評価方法は、プログラムを利用して、コンピュータにより実行させることも可能である。典型的なコンピュータの構成を図１２に模式的に示す。図１２に示したコンピュータは、演算処理部（ＣＰＵ）３０と、演算処理部３０に接続された記憶装置３５を備えており、演算処理部（ＣＰＵ）３０は、入力装置４０、表示装置５０、出力装置６０にそれぞれ接続されている。演算処理部３０および記憶装置３５は、例えば図１１中の解析部２６内に配置されている。もちろん、インターネットやイントラネットを用いれば、演算処理部３０および／または記憶装置３５を物理的に離れた場所に配置することも可能である。同様に、入力装置４０、表示装置５０、出力装置６０についても物理的に離れた場所に配置することも可能である。
【００７４】
記憶装置３５は、例えば、磁気記録媒体（ハードディスクなど）、ＲＡＭ（メモリ）、光記録媒体または光磁気記録媒体などを使用することができる。記憶装置３５内に、上記第１から３の実施形態の評価方法を実行するためのプログラムが格納されている。なお、当該プログラムは、記録媒体に記録された形態だけでなく、伝送媒体により伝送される形態としても存在し得る。入力装置４０は、例えば、キーボード、マウスなどであり、表示装置５０は、ＣＲＴ、液晶ディスプレー、有機ＥＬディスプレーなどであり、出力装置６０は、例えば、プリンターである。
【００７５】
本実施形態の評価方法のためのプログラムは、次の各ステップを実行する
まず、コンピュータが有する入力装置４０の入力に応じて、所定値の電圧または電流を印加する指令を出力するステップ（ａ）を実行する。このステップ（ａ）を実行する際には、図１１に示すように、評価対象の絶縁膜１１１が形成された試料１００をホルダ２０上にセットする。そして、ステップ（ａ）を実行することにより、ホルダ２０上の試料１００に電気的に接触するプローブ２１とホルダ２０との間に、所定値の電圧または電流が印加される。入力装置４０であるマウスやキーボードで開始（スタート）の入力だけをすればよいように、プログラムが構築されていてもよいし、電気ストレスの印加手法の選択、電流・電圧の値の設定、試料サンプル数などの各種設定を個別または一括して入力できるように、プログラムが構築されていてもよい。
【００７６】
次に、ホルダ２０およびプローブ２１における電流量または電圧をモニターし、そのモニター結果を、コンピュータが有する表示装置５０へ出力するステップ（ｂ）を実行する。このステップ（ｂ）において、評価中に異常が発生すれば、その異常を警告する表示を出力できるように、プログラムを構築してもよい。また、予想終了時間等を表示できるようにプログラムを構築してもよい。
【００７７】
次に、電流量または電圧が予め定められた値に達したときにおけるそれまでの累積時間（Ｔ）、または当該累積時間（Ｔ）と電流密度（Ｊ）との関係（∫Ｊ（ｔ）ｄｔにおいて０からＴまでの積分）から得られる総注入電子量（Ｑ）を、コンピュータが有する記憶装置３５に格納するステップ（ｃ）を実行する。累積時間（Ｔ）および総注入電子量（Ｑ）は、図１１に示した測定部２２中の記録部２５で一旦記録した後、記憶装置３５に格納させてもよいし、記録部２５の機能の一部および全部を記憶装置３５と統合してもよい。総注入電子量（Ｑ）は、演算処理部３０を動作させて算出させるようにすればよい。
【００７８】
次に、上記ステップ（ａ）から（ｃ）を、用意した試料１００の個数分（例えば、１００個分）繰り返して、試料１００の個数分についての累積時間（Ｔ）または総注入電子量（Ｑ）を、記憶装置３５に格納するステップ（ｄ）を実行する。
【００７９】
次に、記憶装置３５に格納された全試料についての累積時間（Ｔ）または総注入電子量（Ｑ）（例えば１００個分のデータ）から、所定の発生率（Ｆ）で絶縁膜１１１が絶縁破壊に至るまでの時間（Ｔ_ＢＤ）または総注入電子量（Ｑ_ＢＤ）を算出するステップ（ｅ）を実行する。このステップ（ｅ）は、演算処理部３０を用いて統計処理（例えば、ワイバルプロット）することにより行われる。所定の発生率とは、例えば５０％とか、６３．２％である。
【００８０】
次に、演算処理部３０を用いて、時間（Ｔ_ＢＤ）または総注入電子量（Ｑ_ＢＤ）から、リテンション劣化に至るまでの時間（Ｔμ_Ｂ）または総注入電子量（Ｑμ_Ｂ）を算出するステップ（ｆ）を実行する。この算出手法自体は、上記各実施形態で示したものをソフトウエア的に実行させればよい。なお、Ｑ_ＢＤとＱμ_ｂとの相関を求めるシュミュレーションは毎回測定ごとに実施する必要はないので、そのシュミュレーション処理は、他のものを援用して省略することもできる。プログラムを利用してソフトウエア的に評価方法を実行すれば、自動的に処理できる工程が増えるので、さらに、半導体装置の評価が容易になる。
【００８１】
なお、算出されたリテンション劣化に至るまでの時間（Ｔμ_Ｂ）または総注入電子量（Ｑμ_Ｂ）を、表示装置５０へ表示させるプログラムや、出力装置６０へ出力させるステップをこのプログラムに含めておけばさらに利便性が向上する。また、第３の実施形態の手法をソフトウエア的に実行することも可能である。さらに、上述したように、パラメータ項目としては、総電子注入量（Ｑ_ＢＤ）、Ｐ／Ｅ回数（ｎ_ＢＤ）、絶縁破壊寿命（Ｔ_ＢＤ）、絶縁破壊発生までの総ホール注入量（Ｑｐ）、トランジスタのしきい値電圧（Ｖｔ）、所定の電気的ストレス印加時もしくは印加後の電流量（ＦＮトンネル電流、ストレス誘起リーク電流などの電流量）（Ｉ）からなる群の物理量の少なくとも一つを利用することが可能である。
【００８２】
【発明の効果】
本発明に係る半導体装置の評価方法によると、絶縁膜の評価を精度良く、短時間に行うことができる。また推定することが非常に困難であったフラッシュメモリ等の半導体装置におけるμＢ−ＳＩＬＣ電流に起因する不良発生に対する信頼性寿命を求めることもできる。
【図面の簡単な説明】
【図１】（ａ）フラッシュメモリのセル構造を示す構造断面図
（ｂ）時間経過としきい値電圧の変化を示す特性図
【図２】従来のリテンション劣化の測定方法を示す図
【図３】種々膜厚におけるＱ_ＢＤ、Ｑμ_Ｂのワイブルプロットのシミュレーション結果を示す図
【図４】Ｎ_ＢＤ、Ｎμ_ＢおよびＮ_ＢＤ／Ｎμ_Ｂの膜厚依存性のシミュレーション結果を示す図
【図５】ワイブルスロープの膜厚依存性のシミュレーション結果を示す図
【図６】本実施形態におけるリテンション劣化の測定方法を示す図
【図７】本実施形態におけるリテンション劣化の測定方法を示す図
【図８】Ｎ_ＢＤ、Ｎμ_Ｂのワイブルプロットのシミュレーション結果を示す図
【図９】Ｑμ_Ｂのワイブルプロットの計算結果を示す図
【図１０】本発明の第３の実施形態に係るフラッシュメモリのメモリセルを用いて測定する方法を示す図
【図１１】本発明の実施形態に係る評価装置の構成を模式的に示す図
【図１２】本発明の実施形態に係る半導体装置の評価プログラムを実行するためのコンピュータ構成を模式的に示す図
【符号の説明】
１０シリコン基板
１１トンネル酸化膜
１２フローティングゲート
１３容量絶縁膜
１４コントロールゲート
２０試料ホルダ
２１プローブ
２２測定部
２３電圧印加部
２４電流測定
２５記録部
２６解析部
３０演算処理部（ＣＰＵ）
３５記憶装置
４０入力装置
５０表示装置
１出力装置
１００試料
１１０シリコン基板
１１１絶縁膜
１１２ゲート電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device evaluation method, a semiconductor device manufacturing method, a semiconductor device evaluation apparatus, and an evaluation program. In particular, the present invention relates to a method for accurately evaluating an insulating film in a short time.
[0002]
[Prior art]
In recent years, the demand for flash memories has increased with the higher functionality of semiconductor devices. In flash memory, electrons are exchanged through an insulating film (tunnel oxide film), so the characteristics of the insulating film have a great influence on the device characteristics.
[0003]
FIG. 1A shows a cross-sectional view of a typical cell structure of a flash memory. A floating gate 12 is formed on the silicon substrate 10 via a tunnel oxide film 11, and a control gate 14 is further formed thereon via a capacitive insulating film 13. Information is recorded by accumulating electrons in the floating gate. In the flash memory, after electrons are accumulated in the floating gate, the electrons are removed from the floating gate with the passage of time, so that the threshold voltage fluctuates, which is called retention characteristics.
[0004]
FIG. 1B shows a typical behavior of such a retention characteristic, where the horizontal axis is time (LOG scale) and the vertical axis is threshold voltage. Curve a in this figure shows a typical behavior, and it can be seen that electrons have escaped from the floating gate over time and the threshold has gradually decreased. Indicates. On the other hand, in curve b, it can be seen that the threshold voltage is drastically reduced due to the sudden removal of electrons, and the retention characteristics are significantly deteriorated. Such a phenomenon has been observed with a very small number of bits, and this phenomenon is particularly called retention failure. There are various causes for the occurrence of such a retention failure, and as one of them, an abnormal leakage current (ALC) through the tunnel oxide film is also considered. Here, such an abnormal leakage current is referred to as μB-SILC (micro B-mode Stress Induced Leakage Current), and occurrence of a retention failure based on the abnormal leakage current is referred to as retention degradation.
[0005]
Conventionally, a method as shown in FIG. 2 has been used to measure this retention deterioration.
[0006]
FIG. 2 shows a method for evaluating the occurrence of retention degradation (curve b in FIG. 1) in the tunnel oxide film.
[0007]
First, in (a), program / erase (P / E) is performed a predetermined number of times (here, 10,000 times) for the total number of memory cells (for example, 16 Mbit). As a result, stress is applied to the insulating film. After P / E, in (b), the program processing is performed on all the memory cells.
[0008]
Next, in (c), the programmed threshold voltage (Vth value) in the total number of memory cells is recorded. Thereafter, in (d), all the memory cells are left for a predetermined time (here, 100 hours). After 100 hours of standing, the Vth value of the total number of memory cells is measured again in (e), and in (f), the Vth value immediately after the program recorded in (c) is compared, and the fluctuation amount of the Vth value during standing Calculate This is performed for various standing times as necessary, and the number of μB-SILC currents generated in the sample and the time until this current is generated are confirmed.
[0009]
[Problems to be solved by the invention]
In such a method, it takes an enormous amount of time for applying stress in (a), information on a very large number of memory cells must be recorded and compared in (c) and (e), and retention In order to increase the accuracy of deterioration, there is a problem that the standing time in (d) is several hundred hours to several thousand hours. Further, since the quality is improved and the quality is improved, defects are less likely to occur. Therefore, there is a problem that it is necessary to increase the number of samples necessary for evaluation and to increase the time.
[0010]
In view of the above, an object of the present invention is to provide a method for measuring retention deterioration of a semiconductor device such as a flash memory with a small number of measurements in a short time with high accuracy.
[0011]
[Means for Solving the Problems]
In order to achieve the above-described object, the semiconductor device evaluation method according to the present invention uses a charge amount (Q _BD ) To measure the charge amount (Q _BD ) And the amount of charge (Qμ) until retention degradation _B ) And the ratio and the amount of charge (Q _BD ) And the amount of charge until the retention deterioration (Qμ _B ).
[0012]
In a preferred embodiment, the total amount of injected electrons (Qμ) until the insulating film reaches retention degradation. _B ) Weibull slope βμ _B The total amount of injected electrons (Q _BD ) Weibull slope β _BD The amount of electrons until the deterioration of retention (Qμ _B ) Statistical distribution.
[0013]
In one embodiment, the total amount of injected electrons (Qμ) until the insulating film reaches retention degradation. _B ) Weibull slope βμ _B Use values from 0.5 to 2
In a preferred embodiment, the total amount of defects in the insulating film (N _BD ) And the total amount of defects in the insulating film (Nμ until the retention deterioration) _B ) For the total amount of injected electrons (Q _BD ) And total injected electron quantity (Qμ) _B ) And the ratio.
[0014]
In one embodiment, the semiconductor device evaluation method is based on the total injection electron amount (Qμ) until the insulating film reaches retention degradation by the semiconductor device evaluation method. _B ) And the total amount of injected electrons (Qμ) _B ) And the passing charge amount Qm of the insulating film per operation of the memory cell, and the second step of obtaining the number of operations N until the insulating film reaches the retention deterioration.
[0015]
In an embodiment, the number of operations N until the insulating film reaches retention deterioration is defined as Qμ _B / Qm is used.
[0016]
In another method for evaluating a semiconductor device according to the present invention, the total amount of injected electrons (Q _BD ), And a specific breakdown rate (W) from the Weibull plot. ₀ ) Total injected electron quantity (Q _BD (W ₀ )) To obtain the second step and percolate simulation ₀ The total amount of injected electrons (Q _BD (W ₀ )) And the total amount of injected electrons (Qμ) _B (W ₀ )) And a third step for obtaining a ratio with Weibull slope βμ _B And W ₀ , Total injected electrons (Qμ _B (W ₀ )) To the total amount of injected electrons (Qμ _B (W)).
[0017]
In a preferred embodiment, the total amount of injected electrons (Qμ) until the insulating film reaches retention degradation. _B ) Weibull slope βμ _B The total amount of injected electrons (Q _BD ) Weibull slope β _BD The amount of electrons until the deterioration of retention (Qμ _B ) Statistical distribution.
[0018]
In one embodiment, the total amount of injected electrons (Qμ) until the insulating film reaches retention degradation. _B ) Weibull slope βμ _B A value from 0.5 to 2 is used.
[0019]
In a preferred embodiment, the total amount of defects in the insulating film (N _BD ) And the total amount of defects in the insulating film (Nμ until the retention deterioration) _B ) For the total amount of injected electrons (Q _BD ) And total injected electron quantity (Qμ) _B ) And the ratio.
[0020]
According to the semiconductor device evaluation method in an embodiment, the total injection electron amount (Qμ) up to an arbitrary retention deterioration occurrence rate (W) by the semiconductor device evaluation method. _B ) And the total amount of injected electrons (Qμ) _B ) And the passing charge amount Qm of the insulating film per operation of the memory cell, and the second step of obtaining the number of operations N until the retention rate (W) is reached.
[0021]
In an embodiment, the number of operations N until the insulating film reaches retention deterioration is defined as Qμ _B / Qm is used.
[0022]
In a preferred embodiment, the par Kore Simulation.
[0023]
Still another method for evaluating a semiconductor device according to the present invention is the number of P / E times (n _BD ), And a specific breakdown rate (W) from the Weibull plot. ₀ ) P / E count (n _BD (W ₀ )) To obtain the second step and percolate simulation ₀ The number of P / E times at (n _BD (W ₀ )) And the number of P / E times until retention degradation (nμ _B (W ₀ ))) And the third step for determining the ratio to the retention degradation, and the number of P / E times (nμ) _B ) Weibull slope βμ _B And W ₀ , P / E times (nμ _B (W ₀ )) To the number of P / E times (nμ) _B (W)).
[0024]
In a preferred embodiment, the number of P / E times (nμ) until the insulating film reaches retention degradation. _B ) Weibull slope βμ _B The number of P / E times (n _BD ) Weibull slope β _BD The number of P / E times until the retention deterioration is reached (nμ) _B ) Statistical distribution.
[0025]
In one embodiment, the number of P / E times (nμ) until the insulating film reaches retention degradation. _B ) Weibull slope βμ _B A value from 0.5 to 2 is used.
[0026]
In a preferred embodiment, the total amount of defects in the insulating film (N _BD ) And the total amount of defects in the insulating film (Nμ until the retention deterioration) _B ), The number of P / E times (n _BD ) And the number of P / E times until retention degradation (nμ _B ) And the ratio.
[0027]
The method for manufacturing a semiconductor device according to the present invention determines a non-defective product or a defective product for the completed semiconductor device using the step of preparing a completed semiconductor device having an insulating film and the evaluation method for the semiconductor device. Process.
[0028]
An evaluation apparatus for a semiconductor device according to the present invention is an evaluation apparatus for carrying out the above-described method for evaluating a semiconductor device, and a holder for holding a sample on which an insulating film to be evaluated is formed, and placed on the holder A probe that is in electrical contact with the sample, an electrical stress is applied to the sample via the probe, and a current / voltage measurement is performed, and data obtained by the measurement unit is analyzed. And an analysis unit.
[0029]
According to an evaluation program for a semiconductor device according to the present invention, a step (a) for outputting a command to apply a voltage or a current of a predetermined value to an insulating film to be evaluated according to an input of an input unit included in a computer; A step (b) of monitoring the current amount or voltage at the computer and outputting it to the display unit of the computer, and the accumulated time (T) until the current amount or voltage reaches a predetermined value, or A step of storing the total injection electron quantity (Q) obtained from the relationship between the accumulated time (T) and the current density (J) (integration from 0 to T in ∫J (t) dt) in a storage unit included in the computer. (C) and the steps (a) to (c) are repeated for the number of the prepared samples, and the accumulated time (T) or the total injected electron quantity (Q) for the number of the samples is calculated. The step (d) of storing in the storage unit, and the cumulative time (T) or the total injected electron quantity (Q) for the number of samples stored in the storage unit using a calculation processing unit included in the computer Statistical processing is performed, and the time until the insulating film breaks down at a predetermined occurrence rate (F) (T _BD ) Or total injected electron quantity (Q _BD ) Is calculated, and the time (T) is calculated using the arithmetic processing unit. _BD ) Or total injected electron quantity (Q _BD ) To retention degradation (Tμ) _B ) Or total injected electron quantity (Qμ) _B ) Is a program for evaluating a semiconductor device for causing a computer to execute step (f).
[0030]
The semiconductor device evaluation program may be recorded on a recording medium. The semiconductor device evaluation program may be transmitted in a transmission wave.
[0031]
DETAILED DESCRIPTION OF THE INVENTION
Compared with the conventional evaluation of retention degradation (expression of μB-SILC current) of a memory cell, the detection of dielectric breakdown is very easy and can be performed in a short time. However, since the correlation between dielectric breakdown and the occurrence of μB-SILC current (retention degradation) has not been clarified, information on dielectric breakdown cannot be used in connection with evaluation of retention degradation. In the present invention, a correlation between dielectric breakdown and retention degradation (expression of μB-SILC current) is clarified, and a method for estimating retention degradation time and statistics from the results of dielectric breakdown that can be easily evaluated in a short time. provide.
[0032]
(Correlation between μB-SILC expression and dielectric breakdown)
The inventor of the present invention is in a state in which two or more defects are arranged in the film thickness direction in the local region of the tunnel oxide film to cause the abnormal leakage current (μB-SILC) that causes the retention failure in the flash memory. The generation time (or total injection electron amount) of μB-SILC was considered to be the time (or total injection electron amount) until two or more defects are arranged in the film thickness direction in the local region of the tunnel oxide film. .
[0033]
Then, the μB-SILC generation requirement that two or more defects are arranged in the film thickness direction in the local region of the tunnel oxide film, and a large number of defects are formed so as to connect between both interfaces of the oxide film in the local region of the tunnel oxide film. The analogy with the generation | occurrence | production requirement of the dielectric breakdown to arrange in a direction (refer R.Degraeve et al., IEEE Tras. On Electron Devices 45 (1998) pp.904-910.) Was paid attention. The time until the occurrence of μB-SILC is obtained by a percolate simulation (see R. Degraeve et al., IEEE Tras. On Electron Devices 45 (1998) pp. 904-910.) Generally used for examining dielectric breakdown ( Alternatively, the correlation between the time until the occurrence of μB-SILC (or the total amount of injected electrons) and the time until the occurrence of dielectric breakdown (or the total amount of injected electrons) can also be obtained by percolate simulation. I thought I could do it.
[0034]
The percolate simulation is a method for examining a statistical distribution such as a dielectric breakdown occurrence time of an insulating film or a total defect amount and a total electron injection amount until the dielectric breakdown of the insulating film (R. Degraeve et al., IEEE Tras. On Electron Devices 45). (1998) pp. 904-910), and the statistical distribution of how many defects are placed in the insulating film to cause dielectric breakdown is observed.
[0035]
FIG. 3 shows the number of defects (traps) required for dielectric breakdown (Breakdown) and μB-SILC expression (μB-SILC) calculated using a percolate simulation. The horizontal axis represents the number of defects. It is the Weibull plot which took the value (ln (-ln (1-F))) calculated from the dielectric breakdown and the cumulative incidence F of μB-SILC on the axis. On the right side of the figure, dielectric breakdown (Breakdown) graphs of silicon oxide film thicknesses of 5 nm, 7 nm, 9 nm, and 15 nm, respectively, are shown. From this graph, an arbitrary cumulative incidence rate is obtained for each film thickness. The total number of defects (horizontal axis) can be obtained. Also, on the left side of the figure, similarly to the right side, graphs of film thicknesses of 5 nm, 7 nm, 9 nm, and 15 nm are shown respectively. However, since the graphs are entangled, the dependence on the film thickness is small, and each film Total defect amount Nμ up to μB-SILC manifestation in thick silicon oxide film _B Can be read from the horizontal axis.
[0036]
Where N _BD Whereas (total number of defects until dielectric breakdown) varies depending on the film thickness, Nμ _B It can be seen that (total amount of defects until μB-SILC expression) hardly depends. This is because dielectric breakdown can occur when a large number of defects are arranged in the film thickness direction so as to connect between both interfaces of the oxide film in the local region of the tunnel oxide film. _BD Represents that it depends on the film thickness. On the other hand, μB-SILC can be expressed by arranging two or more defects in the film thickness direction, and therefore represents that it hardly depends on the film thickness. Can think. From this difference in dependence, the difference in the total defect amount (ratio) required for the μB-SILC to appear and the occurrence of dielectric breakdown as the insulating film becomes thinner, in other words, the difference in the total electron injection amount (ratio). Is shown to be smaller. This is shown in FIG.
[0037]
In FIG. 4A, the horizontal axis represents the thickness of the silicon oxide film, the left vertical axis represents the number of defects, and the right vertical axis represents the ratio of total defects (Nμ _B / N _BD ). In the same film, the total defect amount ratio (Nμ _B / N _BD ) Is the ratio of total electron injection amount (Qμ _B / Q _BD ) And the ratio of the charge injection amount. That is, it can be calculated from the numerical value on the left vertical axis. In FIG. 4B, the ratio of the total electron injection amount (Qμ on the right vertical axis). _B / Q _BD ).
[0038]
FIG. 5 similarly shows the film thickness dependence of the Weibull slope obtained from the simulation of FIG. In dielectric breakdown, the Weibull slope decreases as the film becomes thinner, whereas in the expression of μB-SILC, the Weibull slope is almost constant (about 1.4). In the figure, the Weibull slope obtained by actual measurement is also plotted. The white circles indicate the Weibull slope of the total electron injection amount up to the dielectric breakdown measured with 5 nm and 9 nm thick tunnel oxide films. Data in Arai et al. (F. Arai et al., 1998 IEEE Int. Reliability Physics Symposium, pp. 378-382, FIG. 5) are shown. Both data are in good agreement with the simulation data.
[0039]
As described above, “total electron injection amount until the occurrence of dielectric breakdown (Q _BD ) "Or" Time to dielectric breakdown occurrence (T _BD ) ”And“ total electron injection amount until the expression of μB-SILC (Qμ _B ) ”Or“ Time to μB-SILC expression (Tμ _B ")" Can be reproduced or predicted by using a percolate simulation. Therefore, by monitoring the occurrence of dielectric breakdown and obtaining the statistics without observing the expression of μB-SILC, the time of expression of μB-SILC and its distribution can be known.
[0040]
(First embodiment)
As described above, the total electron injection amount (Q _BD ) And percolate simulation, the total electron injection amount until the retention degradation (total electron injection amount (Qμ _B )) Can be estimated. That is, first (1) Q _BD (2) By simulation, Q _BD And Qμ _B And finally (3) Qμ _B Is demanded. Specifically, it is performed as follows.
[0041]
FIG. 6 shows the flow of the first embodiment of the present invention. In (a), a current density determined in advance for a sample having a tunnel oxide film (film thickness: 7 nm, silicon oxide film) J [A / cm ² ] Is applied, and the time T [s] is recorded when dielectric breakdown occurs. Next, in (b), the total electron injection amount from J and T to the dielectric breakdown in the sample Q [C / cm ² ] Is obtained by calculation (J × T). In (c), for example, (a) and (b) are repeated until the number of samples is 100. Here, for example, J is 10 mA / cm ² In this case, when T = 100 s, Q = 1 C / cm ² It becomes. Here, the sample is a transistor having a normal structure, a capacitor, or a cell transistor having a structure capable of controlling the potential of the floating gate, which is formed simultaneously with the tunnel oxide film to be evaluated or has an equivalent film quality.
[0042]
In (d), 100 pieces of Q obtained in this way are Weibull plotted, and as shown in FIG. 7, dielectric breakdown occurs statistically in the sample of 63.2% (W = 0). Expected Be done The total electron injection amount QBD and Weibull slope βBD are obtained. Here, dielectric breakdown occurs in the sample of 63.2% when the vertical axis W (W = ln (-ln (1-F)), F: dielectric breakdown occurrence rate) in the Weibull plot becomes zero. (Defect rate = 63.2%). Up to this point, actual measurements have been made, and as a result, “QBD” has been obtained.
[0043]
Next, percolate simulation is used. By this simulation, the total electron injection amount Qμ in which μB-SILC is expected to be statistically generated in the sample of 63.2% using the simulation in (e). _B , And Qμ _B Weibull slope βμ _B Ask for. Here, the percolate simulation is a method of calculating defects by arbitrarily arranging defects in the insulating film and how much the defects are arranged to cause dielectric breakdown or retention deterioration.
[0044]
Thereafter, in (f), the total electron injection amount Qμ _B , Weibull slope βμ _B Thus, the total electron injection amount Qμ up to the desired retention deterioration occurrence rate F _B Find (F).
[0045]
FIG. 8A shows the number of defects (N _BD The vertical axis is a so-called Weibull plot showing the dielectric breakdown occurrence rate. In this figure, it is assumed that dielectric breakdown occurs when ten defects are arranged in the film thickness direction. From this figure, distribution and slope β _BD I understand.
[0046]
Similarly, in FIG. 8B, the number of defects (Nμ) placed before the retention deterioration (μB-SILC expression) occurs on the horizontal axis. _B The vertical axis is a so-called Weibull plot showing the retention deterioration occurrence rate. In this figure, it is assumed that retention degradation occurs when two defects are arranged in the film thickness direction. From this figure, distribution and slope βμ _B I understand.
[0047]
FIG. 8 (c) is a combination of FIG. 8 (a) and FIG. 8 (b). That is, a Weibull plot in which the horizontal axis indicates the number of defects and the vertical axis indicates the dielectric breakdown occurrence rate and the retention deterioration occurrence rate. W on the vertical axis of FIG. ₀ Looking at the place of occurrence (63.2%), each Nμ _B (W ₀ ), N _BD (W ₀ ) That is, Nμ _B (W ₀ ) And N _BD (W ₀ ) And Nμ _B (W ₀ ) / N _BD (W ₀ ) = M. As can be seen from FIG. 8C, the slope βμ _B Is the slope β _BD It is a different value. As described above, this is caused by the difference in the number of defects that need to be arranged in the film thickness direction.
[0048]
Between the number of defects N and the charge injection amount Q, “Nμ” _B (W ₀ ) / N _BD (W ₀ ) = (Qμ _B / Q _BD ) Α = m ”(α is an arbitrary number, for example, 0.56). Qμ _B Is the amount of injected charge until retention degradation, Q _BD Is the amount of charge injected until dielectric breakdown occurs. Nμ _B (W ₀ ) / N _BD (W ₀ ) Is obtained by simulation, and Q _BD Is obtained by actual measurement, so the cumulative incidence is W ₀ Qμ when _B Is obtained.
[0049]
FIG. 9 is created. A Weibull plot is shown with the injected charge amount on the horizontal axis and the retention rate of retention deterioration on the vertical axis. The slope (βμ obtained in FIG. _B ) And the cumulative incidence calculated earlier is W ₀ Qμ when _B You can draw a graph from By setting the rate of occurrence of retention degradation to 1 ppm on the vertical axis of this graph, the injected charge amount Qμ when the retention rate is 1 ppm. _B (1 ppm) can be obtained.
[0050]
As described above, in this embodiment, by using simulation, the amount of injected charges (Q _BD ), It is easy to measure the injection charge against the retention rate (Qμ _B ).
[0051]
(Second Embodiment)
The second embodiment is Qμ _B It explains the other way of obtaining For simplification of description, description similar to that of the first embodiment is omitted.
[0052]
As described above, FIG. 4 has already been obtained from the calculation result of FIG. 3 obtained by the percolate simulation. In FIG. 4, for each silicon oxide film thickness, Qμ _B / Q _BD The ratio (calculated value) is known. For example, from FIG. 4, Qμ at a film thickness of 7 nm. _B / Q _BD The ratio is known to be about 5E-4. _BD But Q _BD = 1C / cm ² In this case, this Qμ _B / Q _BD From the ratio, Qμ _B = About 5E-4C / cm ² It becomes. In the present specification, “EX” means 10 ^-X For example, “5E-4” is 5 × 10 ^-4 Represents.
[0053]
Here, from FIG. 4, Qμ _B / Q _BD The ratio was calculated based on the thickness of the silicon oxide film. _BD From the β value obtained at the time of measurement, an effective silicon oxide film thickness is obtained based on FIG. 5, and based on the effective film thickness thus obtained, Qμ is obtained from FIG. _B / Q _BD It is also possible to determine the ratio. The β value depends not only on the film thickness but also on the distribution of defects in the oxide film. _B / Q _BD Rather than finding the ratio, Qμ is based on the β value obtained by actual measurement. _B / Q _BD It is expected that the accuracy is higher when the ratio is obtained.
[0054]
Here, βμ _B Can be determined based on a percolate simulation as shown in FIG. 5, but may be determined by other methods. Moreover, it is good also as a fixed value. For example, the value is determined by using a more accurate percolate simulation or other simulations, or a value obtained from statistics of occurrence of defects in an actual device. Βμ _B The smaller the size, the larger the variation in the distribution, and the more severe it becomes. For example, in the range of 0.5 to 2, it can be set to about 1 for safety.
[0055]
As described above, the total electron injection amount Qμ at which μB-SILC is expected to occur statistically in the sample of 63.2%. _B , And Qμ _B Weibull slope βμ _B Is obtained, the total electron injection amount Qμ until the desired defect occurrence rate F (for example, 1 ppm) is reached. _B (F) can be obtained by calculation based on the following equation. here,
[0056]
[Expression 1]

[0057]
It is. For example, Qμ _B = 1.3E-3 C / cm ² , Βμ _B = 1, F = 1 ppm, Qμ _B (1 ppm) = 1.3 nC / cm ² Is obtained.
[0058]
As described above, according to the present embodiment, it is possible to evaluate the tunnel oxide film in a simpler manner and in a very short time compared with the conventional evaluation, and the flash memory that has been very difficult to estimate in the past. Thus, it is possible to obtain a reliability lifetime for the occurrence of a defect due to the μB-SILC current.
[0059]
(Third embodiment)
FIG. 10 shows a flow of the third embodiment of the present invention, which is a measurement method using a memory cell of a flash memory. In (a), it moves (sets) to the first sample (memory cell) of the memory cell group to be evaluated. In (b), the program and erase operation (P / E) of the memory cell is applied using the conditions used in the actual device or the conditions for evaluation.
[0060]
In (c), it is determined whether or not the tunnel oxide film of the memory cell has broken down. If there is no breakdown, the process returns to (b) again, and this is repeated until breakdown occurs. When dielectric breakdown occurs in (c), the number of P / E times n applied until dielectric breakdown is recorded in (d). If the specified number of samples is not completed in (e), the next sample is moved (set) in (f) and (b) to (d) are performed. This is carried out for the prescribed number of samples (memory cells), and when completed, in (g), the number of P / E applied n until the dielectric breakdown in all samples is Weibull plotted and a predetermined ratio F (for example, P / E count n until dielectric breakdown occurs in 50% or 63.2%) sample _BD And obtain Weibull slope β.
[0061]
Next, in (h), based on the result obtained by the percolate simulation, n _BD And β, the number of P / E times n until the retention deterioration occurs in the sample of the predetermined ratio F _mB And its Weibull slope β _mB Get. Finally, in (i), the above n _mB And β _mB Thus, the number of P / E times n until the desired retention deterioration occurrence rate F ′ is reached. _mB (F ′) can be obtained.
[0062]
As described above, in this embodiment, the number of P / E times (n _BD ) To measure the number of P / E (nμ _B ).
[0063]
In this embodiment, the obtained Qμ _B This is superior to the first embodiment in that it does not require time and effort to convert the number of times to P / E. In addition, since P / E is repeated until dielectric breakdown occurs, the number of necessary P / Es is increased as compared with the conventional embodiment, but it is not necessary to perform a long-term neglect test after P / E. This is superior to the conventional embodiment in that the overall time can be shortened.
[0064]
In this embodiment, the measurement of the next memory cell is performed after dielectric breakdown occurs in one memory cell. However, after performing P / E on all the groups of memory cells, the dielectric breakdown in each memory cell is performed. It is also possible to determine the occurrence of In addition, the number of P / E is increased by one time, but for example, the number of times is increased by 100 times or 10 times (for example, 1, 10, 100, 1000, 10000, ... times). It is also possible. Of course, 2 ⁿ It is also possible to increase the number of times (n is a natural number).
[0065]
The first to third embodiments have been described by taking the flash memory as an example of the semiconductor device. However, the present invention can also be applied to the evaluation of an insulating film used in a semiconductor device such as a MOS field effect transistor. In addition, according to each of the above embodiments, after a completed semiconductor device (for example, a device before evaluation of a flash memory or a MOS field effect transistor) is manufactured using a known semiconductor manufacturing process, the completed device has Since the insulating film can be accurately evaluated in a short time, as a result, the cost of the manufactured semiconductor device can be reduced. In addition, it is possible to obtain the reliability lifetime for the occurrence of defects caused by the μB-SILC current in a semiconductor device (such as a flash memory) that has been very difficult to estimate in the past, so that sufficient reliability is ensured. It is possible to efficiently manufacture a semiconductor device. When determining whether a semiconductor device is non-defective or defective by the evaluation method according to the embodiment of the present invention, not only the generation of the μB-SILC current but also the current amount of the generated μB-SILC current is taken into consideration. It seems that the determination is more preferable as the actual determination.
[0066]
(Evaluation equipment and evaluation program)
Hereinafter, an evaluation apparatus and a program used for carrying out the evaluation method of the present invention will be described with reference to FIG.
[0067]
The evaluation apparatus shown in the figure includes a sample holder 20 that holds a sample 100, a probe (probe) 21 that is in electrical contact with the sample 100 placed on the sample holder 20, and a sample 10 via the probe 21. A measurement unit 22 for executing electrical stress application and current / voltage measurement, and an analysis unit 26 for analyzing the obtained data are provided.
[0068]
The sample 100 is, for example, a semiconductor device (such as a flash memory or a MOS field effect transistor) manufactured by a known semiconductor manufacturing process. A sample 100 shown in FIG. 11 exemplifies a sample having a silicon substrate 110, a gate oxide film 111 formed on the substrate 110, and a gate electrode 112 formed on the gate oxide film 111. The holder 20 that holds the sample 100 preferably includes a heater so that the sample 100 can be heated during the stress application step. The holder 20 is in electrical contact with the silicon substrate 110 of the sample 100 and is grounded. The measurement unit 22 includes a voltage application unit 23, a current measurement unit 24, and a recording unit 25. The recording unit 25 is electrically connected to the analysis unit 26. Note that the recording unit 25 and the analysis unit 26 may be optically connected by, for example, infrared rays. In this configuration, a plurality of probes 21 may exist. There can also be a plurality of holders 20.
[0069]
In the case of applying a constant voltage stress, the probe 21 is brought into contact with a predetermined portion of the sample 100 (for example, one or a plurality of electrodes, a substrate, etc.), and then the voltage application unit 23 is operated to apply voltage to the probe 21 and the holder 20. Is applied, a constant current is passed, and then the dielectric breakdown time occurrence time T (s) is measured and recorded by the recording unit 25. Here, when applying a constant current stress, a constant current is supplied to the sample 100 from a constant current supply unit (not shown) in the configuration of FIG.
[0070]
The data recorded by the recording unit 25 is output to the analysis unit 26, and the analysis unit 26 executes, for example, steps (d) to (f) in FIG. The step (b) in FIG. 6 may be executed by the recording unit 25 or the analysis unit 26. Of course, the evaluation apparatus of this configuration is applicable not only to the method of the first embodiment but also to the methods of the second and third embodiments, and the recording unit 25 and the analysis are performed according to the method of each embodiment. The unit 26 may be constructed, or the recording unit 25 and the analysis unit 26 may be constructed so as to be compatible with any embodiment.
[0071]
In the first and second embodiments, the total electron injection amount (Q _BD ), And in the third embodiment, the number of P / E times (n _BD ) _BD And n _BD In addition, dielectric breakdown life (T _BD ), Total hole injection amount until the occurrence of dielectric breakdown (Qp), transistor threshold voltage (Vt), current amount during or after application of predetermined electrical stress (current such as FN tunnel current, stress-induced leakage current) It is also possible to use (quantity) (I) as a parameter item. Here, when the threshold voltage (Vt) of a transistor and the current amount (I) when a predetermined voltage is applied are used as parameter items, a prescribed value is provided for the amount of variation, and the time until the prescribed value is reached. Can be observed and used. The total electron injection amount (Q _BD ), Total hole injection amount (Qp), P / E count (n _BD ), Etc., can be used as parameter items in a manner that uses the amount of variation before and after application of electrical stress as an index.
[0072]
As a method of applying electrical stress, in addition to a constant voltage application method that applies a constant voltage, a low current application method that supplies a constant current, a step voltage application method that increases the applied voltage stepwise over time is adopted. May be. Any of these methods capable of causing dielectric breakdown is excellent in that a clear determination can be made. This is because a drastic change occurs in dielectric breakdown, and therefore the determination can be made clearly.
[0073]
The evaluation methods of the first to third embodiments can be executed by a computer using a program. A typical computer configuration is schematically shown in FIG. The computer shown in FIG. 12 includes an arithmetic processing unit (CPU) 30 and a storage device 35 connected to the arithmetic processing unit 30. The arithmetic processing unit (CPU) 30 includes an input device 40, a display device 50, Each is connected to an output device 60. The arithmetic processing unit 30 and the storage device 35 are arranged, for example, in the analysis unit 26 in FIG. Of course, if the Internet or an intranet is used, it is also possible to arrange the arithmetic processing unit 30 and / or the storage device 35 in a physically separated place. Similarly, the input device 40, the display device 50, and the output device 60 can also be disposed at physically separated locations.
[0074]
As the storage device 35, for example, a magnetic recording medium (such as a hard disk), a RAM (memory), an optical recording medium, a magneto-optical recording medium, or the like can be used. A program for executing the evaluation methods of the first to third embodiments is stored in the storage device 35. The program may exist not only in a form recorded on a recording medium but also in a form transmitted by a transmission medium. The input device 40 is, for example, a keyboard, a mouse, the display device 50 is a CRT, a liquid crystal display, an organic EL display, or the like, and the output device 60 is, for example, a printer.
[0075]
The program for the evaluation method of the present embodiment executes the following steps.
First, a step (a) of outputting a command for applying a predetermined voltage or current is executed in accordance with an input of the input device 40 of the computer. When executing this step (a), as shown in FIG. 11, the sample 100 on which the insulating film 111 to be evaluated is formed is set on the holder 20. Then, by executing step (a), a voltage or current of a predetermined value is applied between the probe 21 and the holder 20 that are in electrical contact with the sample 100 on the holder 20. The program may be constructed so that only the start (start) needs to be input with the mouse or keyboard that is the input device 40, the method of applying the electrical stress, the setting of the current / voltage value, the sample A program may be constructed so that various settings such as the number of samples can be input individually or collectively.
[0076]
Next, the step (b) of monitoring the current amount or voltage in the holder 20 and the probe 21 and outputting the monitoring result to the display device 50 of the computer is executed. In this step (b), if an abnormality occurs during the evaluation, a program may be constructed so that a display for warning the abnormality can be output. A program may be constructed so that the expected end time and the like can be displayed.
[0077]
Next, when the current amount or voltage reaches a predetermined value, the cumulative time (T) until that time, or the relationship between the cumulative time (T) and the current density (J) (∫J (t) dt Step (c) of storing the total injected electron quantity (Q) obtained from the integration from 0 to T in the storage device 35 of the computer is executed. The accumulated time (T) and total injected electron quantity (Q) may be temporarily recorded by the recording unit 25 in the measurement unit 22 shown in FIG. 11 and then stored in the storage device 35. A part and all of the above may be integrated with the storage device 35. The total injected electron quantity (Q) may be calculated by operating the arithmetic processing unit 30.
[0078]
Next, the above steps (a) to (c) are repeated for the number of prepared samples 100 (for example, 100), and the accumulated time (T) or the total injected electron amount (Q) for the number of samples 100 is repeated. ) Is stored in the storage device 35.
[0079]
Next, the insulating film 111 is insulated at a predetermined generation rate (F) from the accumulated time (T) or the total injected electron quantity (Q) (for example, 100 pieces of data) for all the samples stored in the storage device 35. Time to destruction (T _BD ) Or total injected electron quantity (Q _BD Step (e) is calculated. This step (e) is performed by performing statistical processing (for example, Weibull plot) using the arithmetic processing unit 30. The predetermined occurrence rate is, for example, 50% or 63.2%.
[0080]
Next, time (T _BD ) Or total injected electron quantity (Q _BD ) To retention degradation (Tμ) _B ) Or total injected electron quantity (Qμ) _B Step (f) is calculated. As this calculation method itself, what is shown in the above embodiments may be executed by software. Q _BD And Qμ _b Since it is not necessary to perform the simulation for obtaining the correlation with each measurement every time, the simulation process can be omitted with the aid of others. If the evaluation method is executed by software using a program, the number of processes that can be automatically processed increases, which further facilitates evaluation of the semiconductor device.
[0081]
The time until the calculated retention deterioration (Tμ _B ) Or total injected electron quantity (Qμ) _B ) Is included in this program, and the convenience of the program is further improved. It is also possible to execute the method of the third embodiment in software. Furthermore, as described above, the parameter items include the total electron injection amount (Q _BD ), P / E count (n _BD ), Dielectric breakdown life (T _BD ), Total hole injection amount until the occurrence of dielectric breakdown (Qp), transistor threshold voltage (Vt), current amount during or after application of predetermined electrical stress (current such as FN tunnel current, stress-induced leakage current) It is possible to use at least one of the physical quantities of the group consisting of (quantity) (I).
[0082]
【The invention's effect】
According to the semiconductor device evaluation method of the present invention, the insulating film can be evaluated accurately and in a short time. In addition, it is possible to obtain a reliability lifetime for occurrence of a defect due to the μB-SILC current in a semiconductor device such as a flash memory that is very difficult to estimate.
[Brief description of the drawings]
FIG. 1A is a structural cross-sectional view showing a cell structure of a flash memory.
(B) Characteristic diagram showing change of time and threshold voltage
FIG. 2 is a diagram showing a conventional method for measuring retention degradation.
FIG. 3 Q at various film thicknesses _BD , Qμ _B Of simulation results of Weibull plot
FIG. 4 N _BD , Nμ _B And N _BD / Nμ _B Of simulation results of film thickness dependence
FIG. 5 is a graph showing a simulation result of film thickness dependence of Weibull slope.
FIG. 6 is a diagram showing a method for measuring retention deterioration in the present embodiment.
FIG. 7 is a diagram showing a measurement method of retention deterioration in the present embodiment.
FIG. 8 N _BD , Nμ _B Of simulation results of Weibull plot
FIG. 9 Qμ _B Of calculation results of Weibull plot
FIG. 10 is a view showing a measurement method using a memory cell of a flash memory according to the third embodiment of the present invention.
FIG. 11 is a diagram schematically showing a configuration of an evaluation apparatus according to an embodiment of the present invention.
FIG. 12 is a diagram schematically showing a computer configuration for executing an evaluation program for a semiconductor device according to an embodiment of the present invention;
[Explanation of symbols]
10 Silicon substrate
11 Tunnel oxide film
12 Floating gate
13 Capacitive insulation film
14 Control gate
20 Sample holder
21 Probe
22 Measuring unit
23 Voltage application section
24 Current measurement
25 Recording section
26 Analysis Department
30 arithmetic processing unit (CPU)
35 storage devices
40 input devices
50 Display device
1 Output device
100 samples
110 Silicon substrate
111 Insulating film
112 Gate electrode

Claims

A first step of measuring the total injected electron quantity (Q _BD ) until the insulating film reaches dielectric breakdown, the total injected electron quantity (Q _BD ), and the total injected electron quantity (Qμ _B ) until the retention deterioration occurs And a method for evaluating a semiconductor device, which uses the ratio and the total injected electron amount (Q _BD ) to determine the total injected electron amount (Qμ _B ) until the retention deterioration. .

As the Weibull slope βμ _B of the total injection electron amount (Qμ _B ) until the insulating film reaches retention deterioration, a value different from the Weibull slope β _BD of the total injection electron amount (Q _BD ) until the dielectric breakdown occurs, The method for evaluating a semiconductor device according to claim 1, wherein a statistical distribution of an amount of electrons (Qμ _B ) until retention deterioration is obtained.

The semiconductor device evaluation method according to claim 2, wherein a value from 0.5 to 2 is used as the Weibull slope βμ _B of the total amount of injected electrons (Qμ _B ) until the insulating film reaches retention deterioration.

A first step for determining the total amount of defects in the insulating film (N _BD ) until the insulating film reaches dielectric breakdown, and a second step for determining the total amount of defects in the insulating film (Nμ _B ) until reaching the retention degradation 2. The semiconductor device according to claim 1, wherein the ratio of the total injected electron quantity (Q _BD ) until the insulating film reaches dielectric breakdown and the total injected electron quantity (Qμ _B ) until the insulation film deteriorates is obtained. Evaluation methods.

A first step of obtaining a total injected electron quantity (Qμ _B ) until the insulating film reaches retention degradation by the semiconductor device evaluation method according to claim 1, the total injected electron quantity (Qμ _B ) and the memory cell A method for evaluating a semiconductor device, comprising: a second step of determining the number of operations N until the insulating film reaches retention deterioration based on the amount of charge Qm passing through the insulating film per operation.

The semiconductor device evaluation method according to claim 5, wherein Qμ _B / Qm is used as the number of operations N until the insulating film reaches retention deterioration.

A first step of obtaining a Weibull plot of the total injection quantity of electrons up to the dielectric breakdown (Q _BD), the total injection amount of electrons in the incidence of a particular breakdown from Weibull plot (W ₀₎ (Q _BD ( W ₀₎₎ and a second step of calculating, the total injection amount of electrons at _{W 0} by Parko rate simulation _{_(Q} BD _{_(W} 0)) and the total injection amount of electrons up to the retention degradation (Qμ _B _{(W 0} )) And the third step to obtain the ratio of Weibull slope βμ _B , W ₀ , total injected electron amount (Qμ _B (W ₀ )) to the total deterioration of the retention electron at any W A method for evaluating a semiconductor device, wherein a quantity (Qμ _B (W)) is obtained.

As the Weibull slope βμ _B of the total injection electron amount (Qμ _B ) until the insulating film reaches retention deterioration, a value different from the Weibull slope β _BD of the total injection electron amount (Q _BD ) until the dielectric breakdown occurs, The semiconductor device evaluation method according to claim 7, wherein a statistical distribution of an amount of electrons (Qμ _B ) until retention deterioration is obtained.

The semiconductor device evaluation method according to claim 7, wherein a value from 0.5 to 2 is used as the Weibull slope βμ _B of the total injection electron quantity (Qμ _B ) until the insulating film reaches retention deterioration.

A first step for determining the total amount of defects in the insulating film (N _BD ) until the insulating film reaches dielectric breakdown, and a second step for determining the total amount of defects in the insulating film (Nμ _B ) until reaching the retention degradation The semiconductor device according to claim 7, wherein the ratio of the total injected electron amount (Q _BD ) until the insulating film reaches dielectric breakdown and the total injected electron amount (Qμ _B ) until the insulation film deteriorates is obtained. Evaluation methods.

A first step of obtaining a total injected electron quantity (Qμ _B ) up to an arbitrary retention deterioration occurrence rate (W) by the semiconductor device evaluation method according to claim 7, and the total injected electron quantity (Qμ _A method of evaluating a semiconductor device, comprising a second step of determining the number of operations N until the occurrence rate of retention deterioration (W) from _B ) and the amount of charge Qm passing through the insulating film per operation of the memory cell.

The semiconductor device evaluation method according to claim 11, wherein Qμ _B / Qm is used as the number of operations N until the insulating film reaches retention degradation.

Using Par Kore bets simulation, evaluation method of a semiconductor device according to any one of claims 1,2,4,8,10.

A first step of obtaining a Weibull plot of the number of P / E times (n _BD ) applied until dielectric breakdown, and the number of P / Es at a specific breakdown rate (W ₀ ) (n) from the Weibull plot (n _BD _(W 0)) and a second step of calculating, the P / E count _(n BD _(W 0) with _{W 0} by Parko rate simulation) and P / E count up to the retention degradation (nμ _B ( W ₀ )) and the third step of obtaining the ratio to the retention degradation, the Weibull slope βμ _B of the number of P / E times (nμ _B ) until the retention deterioration, and the W ₀ , P / E times (nμ _B (W ₀ )) ) To obtain the number of P / E times (nμ _B (W)) until the retention deterioration at an arbitrary W is achieved.

As the Weibull slope βμ _B for the number of P / E times (nμ _B ) until the insulation film reaches retention degradation, a value different from the Weibull slope β _BD for the number of P / E times (n _BD ) until the dielectric breakdown occurs, The semiconductor device evaluation method according to claim 14, wherein a statistical distribution of the number of P / E times (nμ _B ) until retention deterioration is obtained.

The semiconductor device evaluation method according to claim 15, wherein a value from 0.5 to 2 is used as the Weibull slope βμ _B of the number of times of P / E (nμ _B ) until the insulating film reaches retention deterioration.

A first step for determining the total amount of defects in the insulating film (N _BD ) until the insulating film reaches dielectric breakdown, and a second step for determining the total amount of defects in the insulating film (Nμ _B ) until reaching the retention degradation 15. The ratio of the number of P / E times (n _BD ) until the insulating film reaches dielectric breakdown and the number of P / E times (nμ _B ) until the insulation film deteriorates is calculated by Evaluation methods.

A step of preparing a completed semiconductor device having an insulating film;
A method for manufacturing a semiconductor device, comprising: using the semiconductor device evaluation method according to claim 1, determining a non-defective product or a defective product for the completed semiconductor device.

An evaluation apparatus for carrying out the semiconductor device evaluation method according to claim 1,
A holder for holding a sample on which an insulating film to be evaluated is formed;
A probe in electrical contact with the sample placed on the holder;
A measurement unit for applying an electrical stress to the sample via the probe and executing a current / voltage measurement;
An evaluation apparatus comprising: an analysis unit for analyzing data obtained by the measurement unit.

A step (a) of outputting a command to apply a predetermined voltage or current to the insulating film to be evaluated in response to an input of an input unit of the computer;
Monitoring the amount of current or voltage in the insulating film and outputting it to a display unit of the computer (b);
The accumulated time (T) until the current amount or voltage reaches a predetermined value, or the relationship between the accumulated time (T) and the current density (J) (0 in ∫J (t) dt) (C) storing the total injected electron quantity (Q) obtained from the integration from T to T in a storage unit of the computer;
Steps (a) to (c) are repeated for the number of prepared samples, and the accumulated time (T) or the total injected electron quantity (Q) for the number of samples is stored in the storage unit (d) )When,
The accumulated time (T) or the total injected electron quantity (Q) for the number of samples stored in the storage unit is statistically processed using an arithmetic processing unit included in a computer, and a predetermined occurrence rate (F) (E) calculating the time (T _BD ) or total injected electron quantity (Q _BD ) until the insulating film reaches dielectric breakdown in step (e),
Calculating the time (Tμ _B ) or the total injected electron amount (Qμ _B ) from the time (T _BD ) or the total injected electron amount (Q _BD ) to the retention degradation using the arithmetic processing unit ( A semiconductor device evaluation program for causing a computer to execute (f).