KR102442512B1 - Test method of semiconductor, and test apparatus of semiconductor comprising discrimination function for trap site information of the semiconductor - Google Patents
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Abstract
반도체 소자의 검사 방법이 제공된다. 상기 반도체 소자의 검사 방법은, 피시험 반도체 소자를 준비하는 단계, 상기 피시험 반도체 소자에서 출력되는 전류 신호를 측정하는 단계, 상기 전류 신호를 증폭하는 단계, 증폭된 상기 전류 신호로부터, 시간에 따른 전류 값의 변화량을 계산하는 단계, 상기 시간에 따른 전류 값의 변화량을 전류 값의 변화량에 대한 확률 밀도 함수로 변환하는 단계, 및 상기 확률 밀도 함수로부터, 상기 피시험 반도체 소자의 트랩 사이트에 대한 정보를 추출하는 단계를 포함할 수 있다.A method of inspecting a semiconductor device is provided. The semiconductor device inspection method includes the steps of preparing a semiconductor device under test, measuring a current signal output from the semiconductor device under test, amplifying the current signal, from the amplified current signal, calculating the amount of change in the current value, converting the amount of change in the current value with time into a probability density function with respect to the amount of change in the current value, and information on the trap site of the semiconductor device under test from the probability density function It may include the step of extracting.
Description
본 출원은 반도체 소자의 검사 방법 및 반도체 소자의 검사 장치에 관련된 것으로, 보다 상세하게는, 반도체 소자의 트랩 사이트 정보의 판별 기능을 갖는 반도체 소자의 검사 방법 및 반도체 소자의 검사 장치에 관련된 것이다. The present application relates to a semiconductor device inspection method and a semiconductor device inspection device, and more particularly, to a semiconductor device inspection method and semiconductor device inspection apparatus having a function of determining trap site information of a semiconductor device.
반도체 검사장비는 주검사 장비(Main Tester), Probe Station, 핸들러 (Handler), 번인(Burn-In)장비로 크게 구분할 수 있으며, 웨이퍼 상태에서 칩의 정상여부를 검사하는 Probe Station 등의 웨이퍼 검사장비, 반도체 전후 공정을 마친 후 최종단계에서 패키지의 정상적인 작동유무를 평가하는 핸들 러와 같은 콤포넌트 검사장비, 그리고 PCB에 반도체 소자가 여러 개 장착되어 있는 모듈 상태에서 제대로 작동하는지를 검사하는 모듈 검사장비로 분류할 수 있다.Semiconductor inspection equipment can be broadly divided into main tester, probe station, handler, and burn-in equipment. , It is classified into component inspection equipment such as handlers that evaluates the normal operation of the package at the final stage after completing the semiconductor pre- and post-processing, and module inspection equipment that inspects whether the module works properly in the state of a module with several semiconductor elements mounted on the PCB. can do.
반도체 산업의 발전과 함께, 반도체 검사 장비 및 반도체 검사 방법에 대한 기술적 수요가 점차적으로 증가하고 있다. With the development of the semiconductor industry, the technical demand for semiconductor inspection equipment and semiconductor inspection methods is gradually increasing.
예를 들어, 대한민국 특허 공개 공보 10-2018-0129057에는, 샘플 웨이퍼를 검사하여 상기 샘플 웨이퍼 상의 결함(defect)을 검출하고, 상기 샘플 웨이퍼 상의 상기 결함의 속성(attribute) 정보, 상기 샘플 웨이퍼 상에서 상기 결함이 발생한 위치 정보를 생성하고, 상기 위치 정보에 에 대응하는 샘플 레이아웃 디자인 상의 레이아웃 패턴을 선택하는 검사기; 상기 샘플 웨이퍼 상에서 상기 결함이 발생한 위치 정보에 기초하여 상기 샘플 웨이퍼의 확대 이미지를 촬영하는 전자 현미경; 및 기계 학습에 의해, 상기 샘플 웨이퍼 상의 결함의 속성 정보와, 미리 결정된 상기 레이아웃 패턴에 의해 예상되 는 프리-위험도를 입력 변수로 하고, 상기 샘플 웨이퍼의 확대 이미지로부터 결정되는 상기 결함의 위험도를 출 력 변수로 하는 결함 모델을 생성하는 모델링 모듈을 포함하는 반도체 소자 검사 시스템이 개시되어 있다. For example, in Korean Patent Laid-Open Publication No. 10-2018-0129057, a sample wafer is inspected to detect a defect on the sample wafer, attribute information of the defect on the sample wafer, and the an inspector for generating location information on which a defect occurs, and selecting a layout pattern on a sample layout design corresponding to the location information; an electron microscope for taking an enlarged image of the sample wafer on the basis of the location information where the defect occurs on the sample wafer; And, by machine learning, attribute information of the defect on the sample wafer and the pre-risk predicted by the predetermined layout pattern are input variables, and the risk of the defect determined from the enlarged image of the sample wafer is output. Disclosed is a semiconductor device inspection system including a modeling module for generating a defect model using force parameters.
본 출원이 해결하고자 하는 일 기술적 과제는, 고신뢰성의 반도체 소자의 검사 방법 및 반도체 소자의 검사 장치를 제공하는 데 있다. One technical problem to be solved by the present application is to provide a method for inspecting a semiconductor device and a device for inspecting a semiconductor device with high reliability.
본 출원이 해결하고자 하는 다른 기술적 과제는, 빠른 속도의 반도체 소자의 검사 방법 및 반도체 소자의 검사 장치를 제공하는 데 있다.Another technical problem to be solved by the present application is to provide a high-speed semiconductor device inspection method and semiconductor device inspection apparatus.
본 출원이 해결하고자 하는 또 다른 기술적 과제는, 비용이 저렴한 반도체 소자의 검사 방법 및 반도체 소자의 검사 장치를 제공하는 데 있다.Another technical problem to be solved by the present application is to provide an inexpensive semiconductor device inspection method and semiconductor device inspection apparatus.
본 출원이 해결하고자 하는 또 다른 기술적 과제는, 검사 속도가 빠른 반도체 소자의 검사 방법 및 반도체 소자의 검사 장치를 제공하는 데 있다.Another technical problem to be solved by the present application is to provide a semiconductor device inspection method and a semiconductor device inspection apparatus having a high inspection speed.
본 출원이 해결하고자 하는 또 다른 기술적 과제는, 트랩 사이트 정보를 판별할 수 있는 반도체 소자의 검사 방법 및 반도체 소자의 검사 장치를 제공하는 데 있다.Another technical problem to be solved by the present application is to provide a method for inspecting a semiconductor device capable of determining trap site information, and an apparatus for inspecting a semiconductor device.
본 출원이 해결하고자 하는 또 다른 기술적 과제는, 메모리용 또는 디스플레이용 반도체 소자의 검사 방법 및 반도체 소자의 검사 장치를 제공하는 데 있다.Another technical problem to be solved by the present application is to provide a method of inspecting a semiconductor device for a memory or a display, and an apparatus for inspecting a semiconductor device.
본 출원이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.The technical problem to be solved by the present application is not limited to the above.
상기 기술적 과제를 해결하기 위해, 본 출원은 반도체 소자의 검사 방법을 제공한다. In order to solve the above technical problem, the present application provides a method of inspecting a semiconductor device.
일 실시 예에 따르면, 상기 반도체 소자의 검사 방법은, 피시험 반도체 소자를 준비하는 단계, 상기 피시험 반도체 소자에서 출력되는 전류 신호를 측정하는 단계, 상기 전류 신호를 증폭하는 단계, 증폭된 상기 전류 신호로부터, 시간에 따른 전류 값의 변화량을 계산하는 단계, 상기 시간에 따른 전류 값의 변화량을 전류 값의 변화량에 대한 확률 밀도 함수로 변환하는 단계, 및 상기 확률 밀도 함수로부터, 상기 피시험 반도체 소자의 트랩 사이트에 대한 정보를 추출하는 단계를 포함할 수 있다. According to an embodiment, the method of inspecting the semiconductor device includes preparing a semiconductor device under test, measuring a current signal output from the semiconductor device under test, amplifying the current signal, and the amplified current calculating a change amount of the current value with time from a signal, converting the change amount of the current value with time into a probability density function with respect to the change amount of the current value, and from the probability density function, the semiconductor device under test It may include the step of extracting information about the trap site.
일 실시 예에 따르면, 상기 트랩 사이트에 대한 정보는, 상기 피시험 반도체 소자의 트랩 사이트의 종류, 트랩 사이트의 위치, 트랩 사이트의 밀도, 및 트랩 사이트의 분포를 포함할 수 있다. According to an embodiment, the information on the trap site may include a type of trap site of the semiconductor device under test, a position of the trap site, a density of the trap site, and a distribution of the trap site.
일 실시 예에 따르면, 상기 확률 밀도 함수로부터 상기 피시험 반도체 소자의 트랩 사이트에 대한 정보를 추출하는 단계는, 트랩 사이트의 종류, 트랩 사이트의 위치, 트랩 사이트의 밀도, 및 트랩 사이트의 분포에 따른 고유의 참조용 확률 밀도 함수들이 준비되고, 상기 참조용 확률 밀도 함수들을 이용하여, 상기 피시험 반도체 소자의 트랩 사이트에 대한 정보를 추출하는 것을 포함할 수 있다. According to an embodiment, the extracting of the information on the trap site of the semiconductor device under test from the probability density function may include: a type of trap site, a location of a trap site, a density of a trap site, and a distribution of trap sites The method may include preparing unique reference probability density functions and extracting information on a trap site of the semiconductor device under test by using the reference probability density functions.
일 실시 예에 따르면, 상기 확률 밀도 함수로부터 상기 피시험 반도체 소자의 트랩 사이트에 대한 정보를 추출하는 단계는, 상기 참조용 확률 밀도 함수들 중에서, 상기 확률 밀도 함수와 매칭되는, 제1 내지 제n(n은 2 이상의 자연수) 참조용 확률 밀도 함수를 선택하는 단계, 및 상기 제1 내지 제n 참조용 확률 밀도 함수에 대응되는 트랩 사이트의 종류, 트랩 사이트의 위치, 트랩 사이트의 밀도, 및 트랩 사이트의 분포를 추출하는 단계를 포함할 수 있다. According to an embodiment, the extracting of the information on the trap site of the semiconductor device under test from the probability density function may include first to n-th ones matching the probability density function among the reference probability density functions. (n is a natural number equal to or greater than 2) selecting a reference probability density function, and types of trap sites, positions of trap sites, densities of trap sites, and trap sites corresponding to the first to n-th reference probability density functions It may include extracting the distribution of.
일 실시 예에 따르면, 상기 피시험 반도체 소자는, 메모리 반도체 소자인 것을 포함할 수 있다. According to an embodiment, the semiconductor device under test may include a memory semiconductor device.
일 실시 예에 따르면, 상기 전류 신호는, 상기 메모리 반도체 소자의 드레인 전류 값인 것을 포함할 수 있다. According to an embodiment, the current signal may include a drain current value of the memory semiconductor device.
상기 기술적 과제를 해결하기 위해, 본 출원은 반도체 소자의 검사 장치를 제공한다. In order to solve the above technical problem, the present application provides an apparatus for inspecting a semiconductor device.
일 실시 예에 따르면, 상기 반도체 소자의 검사 장치는, 피시험 반도체 소자로부터 전류 신호를 측정하는 전류 신호 측정부, 상기 전류 신호를 증폭하는 증폭부, 증폭된 상기 전류 신호로부터 시간에 따른 전류 값의 변화량을 계산하는 전류 값 변화량 계산부, 상기 시간에 따른 전류 값의 변화량을 전류 값의 변화량에 대한 확률 밀도 함수로 변환하는 확률 밀도 함수 변환부, 및 상기 확률 밀도 함수로부터, 상기 피시험 반도체 소자의 트랩 사이트에 대한 정보를 추출하는 트랩 사이트 정보 확인부를 포함할 수 있다. According to an embodiment, the apparatus for inspecting the semiconductor device includes a current signal measuring unit measuring a current signal from the semiconductor device under test, an amplifying unit amplifying the current signal, and measuring the current value over time from the amplified current signal. A current value change amount calculation unit for calculating the change amount, a probability density function conversion unit for converting the change amount of the current value with time into a probability density function with respect to the change amount of the current value, and from the probability density function, It may include a trap site information check unit for extracting information on the trap site.
일 실시 예에 따르면, 상기 트랩 사이트 정보 확인부는, 트랩 사이트의 종류, 트랩 사이트의 위치, 트랩 사이트의 밀도, 및 트랩 사이트의 분포에 따른 고유의 참조용 확률 밀도 함수들을 저장하는 데이터저장부, 및 상기 참조용 확률 밀도 함수들을 이용하여, 상기 피시험 반도체 소자의 트랩 사이트에 대한 정보를 추출하는 매칭부를 포함할 수 있다. According to an embodiment, the trap site information check unit includes a data storage unit for storing unique reference probability density functions according to the type of trap site, the position of the trap site, the density of the trap site, and the distribution of the trap site; and a matching unit that extracts information on the trap site of the semiconductor device under test by using the reference probability density functions.
일 실시 예에 따르면, 상기 매칭부는, 상기 참조용 확률 밀도 함수들 중에서, 상기 확률 밀도 함수와 매칭되는, 제1 내지 제n(n은 2 이상의 자연수) 참조용 확률 밀도 함수를 선택하고, 상기 제1 내지 제n 참조용 확률 밀도 함수에 대응되는 트랩 사이트의 종류, 트랩 사이트의 위치, 트랩 사이트의 밀도, 및 트랩 사이트의 분포를 추출하는 것을 포함할 수 있다. According to an embodiment, the matching unit selects a first to nth (n is a natural number equal to or greater than 2) reference probability density function that matches the probability density function from among the reference probability density functions, It may include extracting the type of trap site, the position of the trap site, the density of the trap site, and the distribution of the trap site corresponding to the 1 to nth reference probability density function.
일 실시 예에 따르면, 상기 반도체 소자의 검사 장치는, 복수의 참조용 확률 밀도 함수, 및 복수의 상기 참조용 확률 밀도 함수에 대응하는 트랩 정보를 저장하는 저장부를 포함할 수 있다. According to an embodiment, the apparatus for inspecting the semiconductor device may include a plurality of reference probability density functions and a storage unit configured to store trap information corresponding to the plurality of reference probability density functions.
일 실시 예에 따르면, 상기 트랩 정보는, 트랩 사이트의 종류, 트랩 사이트의 위치, 트랩 사이트의 밀도, 및 트랩 사이트의 분포를 포함할 수 있다.According to an embodiment, the trap information may include a type of trap site, a position of the trap site, a density of the trap site, and a distribution of the trap site.
본 출원의 실시 예에 따르면, 피시험 반도체 소자에서 출력되는 전류 신호를 측정하고, 상기 전류 신호를 증폭한 후, 시간에 따른 전류 값의 변화량을 계산하고, 상기 시간에 따른 전류 값의 변화량으로부터 전류 값의 변화량에 대한 확률 밀도 함수를 변환하고, 상기 확률 밀도 함수로부터 상기 피시험 반도체 소자의 트랩 사이트에 대한 정보를 추출할 수 있다. 즉, 상기 피시험 반도체 소자에 테스트 전류를 인가하고 상기 피시험 반도체 소자에서 출력되는 상기 전류 신호를 분석하는 간소한 방법으로, 상기 피시험 반도체 소자의 트랩 사이트에 대한 정보를 추출할 수 있다. According to the embodiment of the present application, after measuring the current signal output from the semiconductor device under test, amplifying the current signal, calculating the amount of change in the current value with time, and using the amount of change in the current value with time, the current A probability density function with respect to a change amount of a value may be converted, and information on a trap site of the semiconductor device under test may be extracted from the probability density function. That is, information on the trap site of the semiconductor device under test can be extracted by a simple method of applying a test current to the semiconductor device under test and analyzing the current signal output from the semiconductor device under test.
이에 따라, 상기 피시험 반도체 소자에 대해서 charge pumping capacitance를 측정하지 않고도, 상기 피시험 반도체 소자의 트랩 사이트에 대한 정보를 용이하게 분석할 수 있고, 이로 인해, 간소하고, 저렴하고, 검사 속도가 빠른 고신뢰성의 반도체 소자의 검사 방법이 제공될 수 있다.Accordingly, information on the trap site of the semiconductor device under test can be easily analyzed without measuring the charge pumping capacitance of the semiconductor device under test. A method of inspecting a semiconductor device with high reliability may be provided.
도 1은 본 출원의 실시 예에 따른 피시험 반도체 소자의 트랩 사이트를 설명하기 위한 도면이다.
도 2는 본 출원의 실시 예에 따른 피시험 반도체 소자의 Vth 값의 변화량을 설명하기 위한 그래프이다.
도 3은 본 출원의 실시 예에 따른 피시험 반도체의 에너지 밴다이어그램을 표시한 것이다.
도 4는 본 출원의 실시 예에 따른 피시험 반도체의 트랩 밀도의 모델화를 설명하기 위한 도면이다.
도 5는 본 출원의 실시 예에 따른 피시험 반도체 소자의 검사 방법을 설명하기 위한 순서도이다.
도 6은 본 출원의 실시 예에 따른 피시험 반도체 소자의 검사 방법에서 피시험 반도체 소자의 확률 밀도 함수를 도시한 도면이다.
도 7은 본 출원의 실시 예에 따른 피시험 반도체 소자의 검사 방법에서 참조용 확률 밀도 함수들을 도시한 도면이다.
도 8은 본 출원의 실시 예에 따른 피시험 반도체 소자의 검사 방법에서 피시험 반도체 소자의 확률 밀도 함수에 참조용 확률 밀도 함수를 매칭시키는 것을 도시한 도면이다.
도 9는 본 출원의 실시 예에 따른 피시험 반도체 소자의 검사 장치를 설명하기 위한 블록도이다.
도 10은 본 출원의 실시 예에 따른 피시험 반도체 소자의 검사 장치에 포함된 트랩 사이트 정보 확인부를 설명하기 위한 블록도이다.
도 11은 본 출원의 실험 예에 따른 반도체 소자의 시간에 따른 전류 값의 변화량을 도시한 그래프이다.
도 12는 본 출원의 실험 예에 따른 반도체 소자의 게이트 전압에 따른 트랩 및 디트랩 시간을 측정한 그래프이다.
도 13은 본 출원의 실험 예에 따른 반도체 소자의 시간에 따른 정규화된 전류 값 변화량을 측정한 그래프이다.
도 14 및 도 15는 본 출원의 실험 예에 따른 반도체 소자의 확률 밀도 함수를 도시한 것이다.
도 16은 본 출원의 실험 예에 따른 반도체 소자의 확률 밀도 함수 분석에 사용된 가우시안 혼합 모델이다.
도 17은 본 출원의 실험 예에 따른 반도체 소자의 트랩 사이트 정보를 분석한 결과이다.1 is a view for explaining a trap site of a semiconductor device under test according to an embodiment of the present application.
2 is a graph for explaining an amount of change in a Vth value of a semiconductor device under test according to an embodiment of the present application.
3 is a diagram illustrating an energy van diagram of a semiconductor under test according to an embodiment of the present application.
4 is a diagram for explaining modeling of trap density of a semiconductor under test according to an embodiment of the present application.
5 is a flowchart illustrating a method of inspecting a semiconductor device under test according to an embodiment of the present application.
6 is a diagram illustrating a probability density function of a semiconductor device under test in a method for inspecting a semiconductor device under test according to an embodiment of the present application.
7 is a diagram illustrating probability density functions for reference in a method of inspecting a semiconductor device under test according to an embodiment of the present application.
8 is a diagram illustrating matching a probability density function for reference to a probability density function of a semiconductor device under test in a method for testing a semiconductor device under test according to an embodiment of the present application.
9 is a block diagram illustrating an apparatus for inspecting a semiconductor device under test according to an exemplary embodiment of the present application.
10 is a block diagram illustrating a trap site information check unit included in an apparatus for inspecting a semiconductor device under test according to an embodiment of the present application.
11 is a graph illustrating a change amount of a current value according to time of a semiconductor device according to an experimental example of the present application.
12 is a graph of measuring trap and de-trap times according to gate voltages of a semiconductor device according to an experimental example of the present application.
13 is a graph of measuring a normalized current value change with time of a semiconductor device according to an experimental example of the present application.
14 and 15 illustrate a probability density function of a semiconductor device according to an experimental example of the present application.
16 is a Gaussian mixture model used for analyzing a probability density function of a semiconductor device according to an experimental example of the present application.
17 is a result of analyzing trap site information of a semiconductor device according to an experimental example of the present application.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the technical spirit of the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosed content may be thorough and complete, and the spirit of the present invention may be sufficiently conveyed to those skilled in the art.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. In this specification, when a component is referred to as being on another component, it may be directly formed on the other component or a third component may be interposed therebetween. In addition, in the drawings, the thicknesses of the films and regions are exaggerated for effective description of technical contents.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.Also, in various embodiments of the present specification, terms such as first, second, third, etc. are used to describe various components, but these components should not be limited by these terms. These terms are only used to distinguish one component from another. Accordingly, what is referred to as a first component in one embodiment may be referred to as a second component in another embodiment. Each embodiment described and illustrated herein also includes a complementary embodiment thereof. In addition, in this specification, 'and/or' is used in the sense of including at least one of the elements listed before and after.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.In the specification, the singular expression includes the plural expression unless the context clearly dictates otherwise. In addition, terms such as "comprise" or "have" are intended to designate that a feature, number, step, element, or a combination thereof described in the specification exists, and one or more other features, numbers, steps, or configurations It should not be construed as excluding the possibility of the presence or addition of elements or combinations thereof. In addition, in the following description of the present invention, if it is determined that a detailed description of a related well-known function or configuration may unnecessarily obscure the gist of the present invention, the detailed description thereof will be omitted.
도 1은 본 출원의 실시 예에 따른 피시험 반도체 소자의 트랩 사이트를 설명하기 위한 도면이고, 도 2는 본 출원의 실시 예에 따른 피시험 반도체 소자의 Vth 값의 변화량을 설명하기 위한 그래프이고, 도 3은 본 출원의 실시 예에 따른 피시험 반도체의 에너지 밴다이어그램을 표시한 것이고, 도 4는 본 출원의 실시 예에 따른 피시험 반도체의 트랩 밀도의 모델화를 설명하기 위한 도면이다. 1 is a diagram for explaining a trap site of a semiconductor device under test according to an embodiment of the present application, and FIG. 2 is a graph for explaining an amount of change in Vth value of a semiconductor device under test according to an embodiment of the present application; 3 is a diagram illustrating an energy van diagram of a semiconductor under test according to an embodiment of the present application, and FIG. 4 is a view for explaining modeling of a trap density of a semiconductor under test according to an embodiment of the present application.
도 1 및 도 2를 참조하면, 동일한 구성 및 동일한 물질로 제조된 반도체 소자들(ref, 1, 2)의 경우도, 반도체 소자의 제조 공정 조건 및 구동 환경에 따라서 반도체 소자의 열화 정도가 달라, 도 1에 도시된 바와 같이, 트랩 및 결함이 형성되는 에너지 레벨 및 트랩 밀도가 다르게 형성될 수 있다. 1 and 2, even in the case of semiconductor devices (ref, 1, 2) manufactured with the same configuration and the same material, the degree of deterioration of the semiconductor device varies depending on the manufacturing process conditions and driving environment of the semiconductor device, As shown in FIG. 1 , the energy level and trap density at which traps and defects are formed may be formed differently.
이로 인해, 도 2에 도시된 바와 같이, NBTI, PBTI, Hot carrier injection 등의 열화 조건에서 Vth 값의 변화량이 다를 수 있다. For this reason, as shown in FIG. 2 , the amount of change in the Vth value may be different under deterioration conditions such as NBTI, PBTI, and hot carrier injection.
도 3 및 도 4를 참조하면, SiGe/Si/SiO2/HfO2/TiN 구조의 반도체 소자에 대해 에너지 밴다이어그램, 트랩 사이트 분포 및 모델링을 도시한 것으로, 도 3의 (a), 도 4의 (a) 및 (c)는 채널의 길이가 상대적으로 긴 반도체 소자에 대한 것이고, 도 3의 (b), 도 4의 (b) 및 (d)는 채널의 길이가 상대적으로 짧은 반도체 소자에 대한 것이다. 도 4의 (a) 및 (b)에서 trelax는 캐리어를 emission하는 시간으로, 트랩 사이트의 에너지 레벨 및 위치에 대한 정보를 포함할 수 잇고, 도 4의 (c) 및 (d)에서 τ1~τn은 캐리어가 트랩 또는 디트랩되는 시간을 의미하는 것으로 트랩 사이트의 에너지 레벨 및 위치에 대한 정보를 포함할 수 있다. 3 and 4, an energy van diagram, trap site distribution, and modeling are shown for a semiconductor device having a SiGe/Si/SiO2/HfO2/TiN structure. ) and (c) are for a semiconductor device having a relatively long channel, and FIGS. 3 (b), 4 (b), and (d) are for a semiconductor device having a relatively short channel. In FIGS. 4 (a) and (b), t relax is a time at which carriers are emitted, and may include information on the energy level and location of the trap site, and in FIGS. 4 (c) and (d),
도 3에서 알 수 있듯이, 트랩 사이트의 에너지 위치만이 아니라, 캐리어(홀 또는 전자)와 트랩 사이트의 물리적인 위치 따라서, 터널링 길이가 변화하기 때문에, 페르미 레벨에 위치한 캐리어와 절연막의 트랩 사이트가 상호작용하여, 캐리어가 트랩 및 디트랩하는 경향이 변화하게 되고, 이는 반도체 소자의 신뢰성과 열화에 큰 변화를 야기할 수 있다. 즉, 채널 영역에서 도펀트의 도핑 위치에 따른 페르미 레벨의 형성 위치, 또는 절연막 두께에 따라, 캐리어가 트랩 및 디트랩하는 경향이 변화될 수 있다. As can be seen from FIG. 3, not only the energy position of the trap site, but also the physical positions of the carrier (hole or electron) and the trap site. Accordingly, the tunneling length changes. Therefore, the carrier located at the Fermi level and the trap site of the insulating film are mutually As a result, the tendency of carriers to trap and detrap is changed, which can cause a large change in the reliability and deterioration of the semiconductor device. That is, the tendency of carriers to trap and detrap may be changed according to the formation position of the Fermi level according to the doping position of the dopant in the channel region, or the thickness of the insulating film.
도 4의 (b) 및 (d)와 같이, 상대적으로 짧은 채널 길이를 갖는 반도체 소자는 시간에 대한 스트레스(캐리어 capturing) 또는 완화(캐리어 emission)에 대해 트랩 사이트의 개수가 상대적으로 적어 개별적인 특성을 나타내며, 이로 인해 계단형 특성을 보일 수 있다. As shown in (b) and (d) of FIG. 4 , a semiconductor device having a relatively short channel length has a relatively small number of trap sites with respect to time stress (carrier capturing) or relaxation (carrier emission). , which may result in a step-like characteristic.
반면, 도 4의 (a) 및 (c)와 같이, 상대적으로 긴 채널 길이를 갖는 반도체 소자는 상대적으로 많은 개수의 트랩 사이트가 유효하게 작용하면서 혼재된 특성을 보여 트랩 사이트를 개별적으로 정의 및 확인하기 용이하지 않다. On the other hand, as shown in (a) and (c) of FIG. 4 , a semiconductor device having a relatively long channel length exhibits mixed characteristics while a relatively large number of trap sites effectively act, so that trap sites are individually defined and confirmed not easy to do
이에 따라, 반도체 소자의 트랩 사이트에 대한 정보를 판별할 수 있는 반도체 소자의 검사 방법 및 반도체 소자의 검사 장비에 대한 니즈가 필요하다. Accordingly, there is a need for a semiconductor device inspection method and semiconductor device inspection equipment capable of discriminating information on trap sites of the semiconductor device.
도 5는 본 출원의 실시 예에 따른 피시험 반도체 소자의 검사 방법을 설명하기 위한 순서도이고, 도 6은 본 출원의 실시 예에 따른 피시험 반도체 소자의 검사 방법에서 피시험 반도체 소자의 확률 밀도 함수를 도시한 도면이고, 도 7은 본 출원의 실시 예에 따른 피시험 반도체 소자의 검사 방법에서 참조용 확률 밀도 함수들을 도시한 도면이고, 도 8은 본 출원의 실시 예에 따른 피시험 반도체 소자의 검사 방법에서 피시험 반도체 소자의 확률 밀도 함수에 참조용 확률 밀도 함수를 매칭시키는 것을 도시한 도면이다. 5 is a flowchart illustrating a method for inspecting a semiconductor device under test according to an embodiment of the present application, and FIG. 6 is a probability density function of a semiconductor device under test in the method for inspecting a semiconductor device under test according to an embodiment of the present application FIG. 7 is a diagram illustrating probability density functions for reference in the inspection method of a semiconductor device under test according to an embodiment of the present application, and FIG. 8 is a diagram of a semiconductor device under test according to an embodiment of the present application. It is a diagram showing the matching of the probability density function for reference to the probability density function of the semiconductor device under test in the inspection method.
도 5 내지 도 8을 참조하면, 피시험 반도체 소자가 준비된다(S110). 5 to 8 , a semiconductor device under test is prepared ( S110 ).
일 실시 예에 따르면, 상기 피시험 반도체 소자는 메모리 소자일 수 있다. 예를 들어, 상기 피시험 반도체 소자는, 낸드 메모리(NAND memory), 디램(DRAM), 에스램(SRAM), 자기 메모리(MRAM), 상변화 메모리(PRAM) 등 다양한 메모리 소자를 포함할 수 있다. According to an embodiment, the semiconductor device under test may be a memory device. For example, the semiconductor device under test may include various memory devices such as a NAND memory, a DRAM, an SRAM, a magnetic memory (MRAM), and a phase change memory (PRAM). .
또는, 다른 실시 예에 따르면, 상기 피시험 반도체 소자는, 로직 IC, 이미지 센서, 디스플레이용 박막 트랜지스터 등을 포함할 수 있다. Alternatively, according to another embodiment, the semiconductor device under test may include a logic IC, an image sensor, a thin film transistor for a display, and the like.
상기 피시험 반도체 소자에 테스트 전류를 인가하고, 상기 피시험 반도체 소자에서 출력되는 전류 신호가 측정될 수 있다(S120). A test current may be applied to the semiconductor device under test, and a current signal output from the semiconductor device under test may be measured ( S120 ).
일 실시 예에 따르면, 상기 전류 신호는, 상기 메모리 반도체 소자의 드레인 전류 값일 수 있다. According to an embodiment, the current signal may be a drain current value of the memory semiconductor device.
상기 테스트 전류의 주파수 및 전류 값의 크기는, 상기 피시험 반도체 소자의 종류에 따라서 제어될 수 있다. The frequency of the test current and the magnitude of the current value may be controlled according to the type of the semiconductor device under test.
예를 들어, 상기 피시험 반도체 소자에 sub-threshold 영역의 전류가 인가된 경우, 상기 피시험 반도체 소자의 채널 영역에 캐리어 농도가 제한적 생성될 수 있고, 이에 따라 상기 피시험 반도체 소자 내에 존재하는 트랩 사이트에 의한 영향이 보다 명확하게 확인될 수 있다. For example, when a current in a sub-threshold region is applied to the semiconductor device under test, a limited carrier concentration may be generated in a channel region of the semiconductor device under test, and accordingly, traps existing in the semiconductor device under test The impact by the site can be identified more clearly.
상기 피시험 반도체 소자에서 출력된 상기 전류 신호가 증폭될 수 있다(S130).The current signal output from the semiconductor device under test may be amplified (S130).
상기 피시험 반도체 소자에서 출력된 상기 전류 신호는 상기 피시험 반도체 소자의 트랩 사이트의 종류, 트랩 사이트의 위치, 트랩 사이트의 밀도, 및 상기 트랩 사이트의 분포에 따라서 미세하게 변동될 수 있다. The current signal output from the semiconductor device under test may be slightly changed according to the type of trap site, the location of the trap site, the density of the trap site, and the distribution of the trap site of the semiconductor device under test.
상술된 바와 같이, 상기 전류 신호가 증폭되어, 상기 전류 신호의 미세한 변동이 증폭될 수 있다. As described above, the current signal is amplified, so that minute fluctuations in the current signal can be amplified.
증폭된 상기 전류 신호로부터, 시간에 따른 전류 값의 변화량이 계산될 수 있다(S140). From the amplified current signal, a change amount of the current value with time may be calculated (S140).
상기 시간에 따른 전류 값의 변화량은 정규화(normalized)된 값으로 계산될 수 있다. 예를 들어, 증폭된 상기 전류 신호로부터 상기 시간에 따른 전류 값의 변화량을 계산하는 단계는, 프로그래밍 언어(예를 들어 Python, 또는 PyTorch)로 구현된 프로그램을 이용하여 계산될 수 있다. The amount of change in the current value over time may be calculated as a normalized value. For example, calculating the amount of change in the current value with time from the amplified current signal may be calculated using a program implemented in a programming language (eg, Python, or PyTorch).
상기 시간에 따른 전류 값의 변화량이 전류 값의 변화량에 대한 확률 밀도 함수로 변환될 수 있다(S150). The amount of change in the current value with time may be converted into a probability density function with respect to the amount of change in the current value (S150).
구체적으로 예를 들어, 도 6에 도시된 바와 같이, 전류 값의 변화량에 대한 확률 밀도 함수로 변환될 수 있다. 즉, 상기 피시험 반도체에서 출력된 상기 전류 신호는 증폭된 후, 전류 값의 변화량에 대한 상기 확률 밀도 함수로 변환될 수 있다. Specifically, for example, as shown in FIG. 6 , it may be converted into a probability density function with respect to the amount of change in the current value. That is, after the current signal output from the semiconductor under test is amplified, it may be converted into the probability density function with respect to the amount of change in the current value.
상기 확률 밀도 함수로부터 상기 피시험 반도체 소자의 트랩 사이트에 대한 정보가 추출될 수 있다(S160). Information on the trap site of the semiconductor device under test may be extracted from the probability density function ( S160 ).
피시험 반도체 소자에 존재하는 트랩 사이트의 종류, 트랩 사이트의 위치, 트랩 사이트의 밀도, 및 트랩 사이트의 분포에 따라서, 피시험 반도체 소자에서 출력된 상기 전류 값의 변화량에 대한 고유의 확률 밀도 함수가 존재할 수 있다. Depending on the type of trap site present in the semiconductor device under test, the location of the trap site, the density of trap sites, and the distribution of trap sites, a unique probability density function for the amount of change in the current value output from the semiconductor device under test is may exist.
이에 따라, 상기 확률 밀도 함수로부터 상기 피시험 반도체 소자의 트랩 사이트에 대한 정보를 추출하는 단계는, 트랩 사이트의 종류, 트랩 사이트의 위치, 트랩 사이트의 밀도, 및 트랩 사이트의 분포에 따른 고유의 참조용 확률 밀도 함수들을 준비하는 단계, 상기 참조용 확률 밀도 함수들 중에서, 상기 확률 밀도 함수와 매칭되는, 제1 내지 제n(n은 2 이상의 자연수) 참조용 확률 밀도 함수를 선택하는 단계, 및 상기 제1 내지 제n 참조용 확률 밀도 함수에 대응되는 트랩 사이트의 종류, 트랩 사이트의 위치, 트랩 사이트의 밀도, 및 트랩 사이트의 분포를 추출하는 단계를 포함할 수 있다. Accordingly, the step of extracting the information on the trap site of the semiconductor device under test from the probability density function includes a unique reference according to the type of trap site, the position of the trap site, the density of the trap site, and the distribution of the trap site. preparing probability density functions for reference, selecting a first to nth (n is a natural number greater than or equal to 2) reference probability density function matching the probability density function from among the reference probability density functions, and the The method may include extracting the type of trap site, the position of the trap site, the density of the trap site, and the distribution of the trap site corresponding to the first to nth reference probability density functions.
즉, 상기 확률 밀도 함수와 매칭되는 상기 제1 내지 제n 참조용 확률 밀도 함수를 선택하여, 상기 제1 내지 제n 참조용 확률 밀도 함수에 대응되는 트랩 사이트의 종류, 트랩 사이트의 위치, 트랩 사이트의 밀도, 및 트랩 사이트의 분포가, 상기 피시험 반도체 소자의 트랩 사이트에 대한 정보로 정의될 수 있다. That is, by selecting the first to n-th reference probability density functions matching the probability density function, the type of trap site, the position of the trap site, and the trap site corresponding to the first to n-th reference probability density functions are selected. The density and distribution of trap sites may be defined as information on trap sites of the semiconductor device under test.
구체적으로 예를 들어, 상기 확률 밀도 함수가 도 6에 도시된 바와 같이 구성되고, 상기 참조용 확률 밀도 함수들이 도 7에 도시된 바와 같이, F1-1, F1-2, F1-3, F2-1, F2-2, 및 F2-3으로 구성될 수 있다. 도 7의 상기 참조용 확률 밀도 함수들(F1-1, F1-2, F1-3, F2-1, F2-2, 및 F2-3) 중에서, 전류 값의 변화량에 따른 확률 밀도 값이, 도 6의 상기 확률 밀도 함수와 비교하여, 실질적으로 일치 또는 가장 근접한 상기 제1 참조용 확률 밀도 함수(F1-1) 및 상기 제2 참조용 확률 밀도 함수(F2-2)가 도 8에 도시된 바와 같이, 선택될 수 있다. 이 경우, 상기 제1 참조용 확률 밀도 함수(F1-1) 및 상기 제2 참조용 확률 밀도 함수(F2-2)에 대응되는 트랩 사이트의 종류, 트랩 사이트의 위치, 트랩 사이트의 밀도, 및 트랩 사이트의 분포가, 상기 피시험 반도체의 트랩 사이트에 대한 정보로 정의될 수 있다. Specifically, for example, the probability density function is configured as shown in FIG. 6 , and the reference probability density functions are shown in FIG. 7 , F1-1, F1-2, F1-3, F2- 1, F2-2, and F2-3. Among the reference probability density functions F1-1, F1-2, F1-3, F2-1, F2-2, and F2-3 of FIG. 7, the probability density value according to the change amount of the current value is shown in FIG. Compared with the probability density function of 6, the first reference probability density function F1-1 and the second reference probability density function F2-2 that are substantially identical or closest are as shown in FIG. Likewise, it can be selected. In this case, the type of trap site, the position of the trap site, the density of the trap site, and the trap corresponding to the first reference probability density function F1-1 and the second reference probability density function F2-2 The distribution of sites may be defined as information on trap sites of the semiconductor under test.
또한, 일 실시 예에 따르면, 상기 참조용 확률 밀도 함수들 중에서, 상기 확률 밀도 함수와 매칭되는 상기 제1 내지 제n 참조용 확률 밀도 함수를 선택하는 단계는, 기계 학습 및 딥러닝을 통해 수행될 수 있다. In addition, according to an embodiment, the step of selecting the first to n-th reference probability density functions matching the probability density function from among the reference probability density functions may be performed through machine learning and deep learning. can
본 출원의 실시 예에 따르면, 상기 피시험 반도체 소자에서 출력되는 상기 전류 신호를 측정하고, 상기 전류 신호를 증폭한 후, 상기 시간에 따른 전류 값의 변화량을 계산하고, 상기 시간에 따른 전류 값의 변화량으로부터 전류 값의 변화량에 대한 확률 밀도 함수를 변환하고, 상기 참조용 확률 밀도 함수들을 이용하여 상기 확률 밀도 함수로부터 상기 피시험 반도체 소자의 트랩 사이트에 대한 정보를 추출할 수 있다. 즉, 상기 피시험 반도체 소자에 상기 테스트 전류를 인가하는 간소한 방법으로, 상기 피시험 반도체 소자의 트랩 사이트에 대한 정보를 추출할 수 있다. According to an embodiment of the present application, after measuring the current signal output from the semiconductor device under test, amplifying the current signal, calculating the change amount of the current value with time, and The probability density function for the change amount of the current value may be converted from the change amount, and information on the trap site of the semiconductor device under test may be extracted from the probability density function using the reference probability density functions. That is, information on the trap site of the semiconductor device under test can be extracted by a simple method of applying the test current to the semiconductor device under test.
이에 따라, 상기 피시험 반도체 소자에 대해서 charge pumping capacitance를 측정하지 않고도, 상기 피시험 반도체 소자의 트랩 사이트에 대한 정보를 용이하게 분석할 수 있고, 이로 인해, 간소하고 저렴하고 검사 속도가 빠른 반도체 소자의 검사 방법이 제공될 수 있다. Accordingly, information on the trap site of the semiconductor device under test can be easily analyzed without measuring the charge pumping capacitance of the semiconductor device under test. A test method may be provided.
이하, 상술된 본 출원의 실시 예에 따른 피시험 반도체 소자의 검사 방법을 구현하기 위한, 피시험 반도체 소자의 검사 장치의 일 예가 도 9 및 도 10을 참조하여 설명된다. Hereinafter, an example of an apparatus for testing a semiconductor device under test for implementing the method for testing a semiconductor device under test according to an embodiment of the present application described above will be described with reference to FIGS. 9 and 10 .
도 9는 본 출원의 실시 예에 따른 피시험 반도체 소자의 검사 장치를 설명하기 위한 블록도이고, 도 10은 본 출원의 실시 예에 따른 피시험 반도체 소자의 검사 장치에 포함된 트랩 사이트 정보 확인부를 설명하기 위한 블록도이다. 9 is a block diagram illustrating an apparatus for inspecting a semiconductor device under test according to an embodiment of the present application, and FIG. 10 is a trap site information confirmation unit included in the inspection apparatus for a semiconductor element under test according to an embodiment of the present application. It is a block diagram for explanation.
도 9 및 도 10을 참조하면, 본 발명의 실시 예에 따른 피시험 반도체 소자의 검사 장치는, 전류 신호 측정부(110), 증폭부(120), 전류 값 변화량 계산부(130), 확률 밀도 함수 변환부(140), 및 트랩 사이트 정보 확인부(150)를 포함할 수 있다.9 and 10 , an apparatus for inspecting a semiconductor device under test according to an embodiment of the present invention includes a current signal measuring unit 110 , an amplifying unit 120 , a current value
상기 전류 신호 측정부(110)는 테스트 전류가 인가된 피시험 반도체 소자로부터 전류 신호를 측정할 수 있고, 상기 증폭부(120)는 상기 전류 신호를 증폭할 수 있다. The current signal measuring unit 110 may measure a current signal from the semiconductor device under test to which the test current is applied, and the amplifying unit 120 may amplify the current signal.
상기 전류 값 변화량 계산부(130)는 증폭된 상기 전류로부터 시간에 따른 전류 값의 변화량을 계산할 수 있고, 상기 확률 밀도 함수 변환부(140)는 상기 시간에 따른 전류 값의 변화량을 전류 값의 변화량에 따른 확률 밀도 함수로 변환할 수 있다. The current value change
상기 트랩 사이트 정보 확인부(150)는, 데이터 저장부(152) 및 매칭부(154)를 포함할 수 있다. The trap site
상기 데이터 저장부(152)는 트랩 사이트의 종류, 트랩 사이트의 위치, 트랩 사이트의 밀도, 및 트랩 사이트의 분포에 따른 고유의 참조용 확률 밀도 함수들을 저장할 수 있다. The data storage unit 152 may store unique reference probability density functions according to the type of trap site, the position of the trap site, the density of the trap site, and the distribution of the trap site.
상기 매칭부(154)는 상기 참조용 확률 밀도 함수들을 이용하여, 상기 피시험 반도체 소자의 트랩 사이트에 대한 정보를 추출할 수 있다. 구체적으로, 상기 매칭부(154)는, 상기 참조용 확률 밀도 함수들 중에서, 상기 확률 밀도 함수와 매칭되는, 제1 내지 제n(n은 2 이상의 자연수) 참조용 확률 밀도 함수를 선택하고, 상기 제1 내지 제n 참조용 확률 밀도 함수에 대응되는 트랩 사이트의 종류, 트랩 사이트의 위치, 트랩 사이트의 밀도, 및 트랩 사이트의 분포를 추출할 수 있다. The matching unit 154 may extract information on the trap site of the semiconductor device under test by using the reference probability density functions. Specifically, the matching unit 154 selects first to nth (n is a natural number equal to or greater than 2) reference probability density function matching the probability density function from among the reference probability density functions, The type of trap site, the position of the trap site, the density of the trap site, and the distribution of the trap site corresponding to the first to nth reference probability density functions may be extracted.
상술된 본 발명의 실시 예들은 컴퓨터 프로그램 인스트럭션들에 의해 수행될 수 있음을 당업자들에게 이해될 수 있을 것이다. 이들 컴퓨터 프로그램 인스트럭션들은 범용 컴퓨터, 특수용 컴퓨터, 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서에 탑재될 수 있으므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비의 프로세서를 통해 수행되는 그 인스트럭션들이 흐름도 블록(들)에서 본 발명의 실시 예들의 기능들을 수행하는 수단을 생성하게 된다.It will be understood by those skilled in the art that the above-described embodiments of the present invention may be performed by computer program instructions. These computer program instructions may be embodied in a processor of a general purpose computer, special purpose computer, or other programmable data processing equipment, such that the instructions performed by the processor of the computer or other programmable data processing equipment are not shown in the flowchart block(s). It creates means for performing the functions of the embodiments of the invention.
이들 컴퓨터 프로그램 인스트럭션들은 특정 방식으로 기능을 구현하기 위해 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 지향할 수 있는 컴퓨터 이용 가능 또는 컴퓨터 판독 가능 메모리에 저장되는 것도 가능하므로, 그 컴퓨터 이용가능 또는 컴퓨터 판독 가능 메모리에 저장된 인스트럭션들은 본 발명의 실시 예에 따른 기능을 수행하는 인스트럭션 수단을 내포하는 제조 품목을 생산하는 것도 가능하다. These computer program instructions may also be stored in a computer-usable or computer-readable memory that may direct a computer or other programmable data processing equipment to implement a function in a particular manner, and thus the computer-usable or computer-readable memory. The instructions stored in the . It is also possible to produce a manufactured item including an instruction means for performing a function according to an embodiment of the present invention.
컴퓨터 프로그램 인스트럭션들은 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에 탑재되는 것도 가능하므로, 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비 상에서 일련의 동작 단계들이 수행되어 컴퓨터로 실행되는 프로세스를 생성해서 컴퓨터 또는 기타 프로그램 가능한 데이터 프로세싱 장비를 수행하는 인스트럭션들은 흐름도 블록(들)에서 설명된 기능들을 실행하기 위한 단계들을 제공하는 것도 가능하다.The computer program instructions may also be mounted on a computer or other programmable data processing equipment, such that a series of operational steps are performed on the computer or other programmable data processing equipment to create a computer-executed process to create a computer or other programmable data processing equipment. It is also possible that instructions for performing the processing equipment provide steps for performing the functions described in the flowchart block(s).
또한, 각 블록은 특정된 논리적 기능(들)을 실행하기 위한 하나 이상의 실행 가능한 인스트럭션들을 포함하는 모듈, 세그먼트 또는 코드의 일부를 나타낼 수 있다. 또, 몇 가지 대체 실행 예들에서는 블록들에서 언급된 기능들이 순서를 벗어나서 발생하는 것도 가능하다. 예컨대, 잇달아 도시되어 있는 두 개의 블록들은 사실 실질적으로 동시에 수행되는 것도 가능하고 또는 그 블록들이 때때로 해당하는 기능에 따라 역순으로 수행되는 것도 가능하다.Additionally, each block may represent a module, segment, or portion of code that includes one or more executable instructions for executing specified logical function(s). It is also possible for the functions mentioned in blocks to occur out of order in some alternative implementations. For example, it is possible that two blocks shown in succession are actually performed substantially simultaneously, or that the blocks are sometimes performed in the reverse order according to the corresponding function.
이하, 상술된 본 출원의 실시 예에 따른 구체적인 실험 예가 설명된다. Hereinafter, specific experimental examples according to the above-described embodiments of the present application will be described.
실험 예에 따른 반도체 소자 준비Preparation of semiconductor devices according to experimental examples
실리콘 게이트 올 어라운드(gate all around) 타입의 트랜지스터를 준비하였다. 구체적으로, 폴리 실리콘으로 형성된 게이트 올 어라운드 타입의 트랜지스터를 준비하였다. 이후, sub-threshold 영역의 DC 전압을 트랜지스터에 인가하고, 출력되는 전류의 미세 떨림을 증폭시키고, 증폭된 전류 신호로부터 시간에 따른 전류 값의 변화량을 정규화하고, 시간에 따른 전류 값의 변화량을 전류 값의 변화량에 따른 확률 밀도 함수로 변환하고, 트랜지스터의 트랩 사이트에 대한 정보를 확인하였다. A silicon gate all around type transistor was prepared. Specifically, a gate all-around type transistor formed of polysilicon was prepared. Thereafter, a DC voltage in the sub-threshold region is applied to the transistor, amplifies the fine tremor of the output current, normalizes the amount of change in the current value with time from the amplified current signal, and sets the amount of change in the current value with time to the current It was converted into a probability density function according to the amount of change in the value, and information about the trap site of the transistor was confirmed.
도 11은 본 출원의 실험 예에 따른 반도체 소자의 시간에 따른 전류 값의 변화량을 도시한 그래프이다. 11 is a graph illustrating a change amount of a current value according to time of a semiconductor device according to an experimental example of the present application.
도 11을 참조하면, 상술된 바와 같이, 실험 예에 따른 트랜지스터에 대해서 시간에 따른 전류 값의 변화량을 정규화하였다. Referring to FIG. 11 , as described above, the amount of change in the current value with time for the transistor according to the experimental example was normalized.
도 11에서 τl은 캐리어가 트랩되는 시간이고, τh는 캐리어가 디트랩되는 시간을 의미한다. 페르미 레벨에 존재하는 캐리어가 트랩 사이트에 트랩 또는 디트랩될 수 있으며, 캐리어의 트랩 또는 디트랩에 따라서 전류 값의 변화량이 증감하는 것을 확인할 수 있다. 11 , τ l denotes a time at which carriers are trapped, and τ h denotes a time at which carriers are detrapped. Carriers present at the Fermi level may be trapped or de-trapped at the trap site, and it can be seen that the amount of change in the current value increases or decreases according to the trap or de-trap of the carriers.
또한, 트랩 사이트의 종류, 트랩 사이트의 위치, 트랩 사이트의 밀도, 및 트랩 사이트의 분포에 따라서 전류 값의 변화량의 변동은 서로 다른 것을 알 수 있다. In addition, it can be seen that the variation in the amount of change in the current value varies according to the type of trap site, the position of the trap site, the density of the trap site, and the distribution of the trap site.
도 12는 본 출원의 실험 예에 따른 반도체 소자의 게이트 전압에 따른 트랩 및 디트랩 시간을 측정한 그래프이다. 12 is a graph of measuring trap and detrap times according to a gate voltage of a semiconductor device according to an experimental example of the present application.
도 12를 참조하면, 상술된 실험 예에 따른 트랜지스터를 준비하되, 채널의 길이가 900nm이고 채널의 폭이 85nm인 트랜지스터를 준비하고, 채널의 길이가 900nm이고 채널의 폭이 165nm인 트랜지스터를 준비하고, 게이트 전압에 따라 캐리어가 트랩 및 디트랩되는 시간을 측정하였다. 12, a transistor according to the above-described experimental example is prepared, a transistor having a channel length of 900 nm and a channel width of 85 nm is prepared, a transistor having a channel length of 900 nm and a channel width of 165 nm is prepared, , and measured the time during which carriers are trapped and detrapped according to the gate voltage.
도 12에서 알 수 있듯이, 채널 폭이 넓은 트랜지스터와 비교하여, 채널 폭이 좁은 트랜지스터의 경우, 캐리어가 트랩 및 디트랩되는 시간이 더 긴 것을 확인할 수 있다. 즉, 트랜지스터의 구조, 치수, 및 특성에 따라서 캐리어가 트랩 및 디트랩되는 시간이 변화되는 것을 알 수 있다. As can be seen from FIG. 12 , it can be seen that the time for carriers to be trapped and detrapped is longer in the case of a transistor having a narrow channel width compared to a transistor having a wide channel width. That is, it can be seen that the time during which carriers are trapped and detrapped varies according to the structure, dimensions, and characteristics of the transistor.
도 13은 본 출원의 실험 예에 따른 반도체 소자의 시간에 따른 정규화된 전류 값 변화량을 측정한 그래프이다. 13 is a graph of measuring a normalized current value change with time of a semiconductor device according to an experimental example of the present application.
도 13을 참조하면, 상술된 실험 예에 따른 트랜지스터에 대해서 시간에 따른 전류 값의 변화량을 정규화하였다. 도 13에서 알 수 있듯이, 시간에 따라서 전류 값이 변동(fluctuation)하는 것을 확인할 수 있다. Referring to FIG. 13 , the amount of change in the current value with time for the transistor according to the above-described experimental example was normalized. As can be seen from FIG. 13 , it can be confirmed that the current value fluctuates with time.
도 14 및 도 15는 본 출원의 실험 예에 따른 반도체 소자의 확률 밀도 함수를 도시한 것이다. 14 and 15 illustrate a probability density function of a semiconductor device according to an experimental example of the present application.
도 14 및 도 15를 참조하면, 도 14는 도 12를 참조하여 설명된 채널의 길이가 900nm이고 채널의 폭이 85nm인 트랜지스터의 확률 밀도 함수로, 도 14의 (a)는 Vth가 인가되기 전이고 도 14의 (b)는 Vth 인가된 후이다. 도 15는 도 12를 참조하여 설명된 채널의 길이가 900nm이고 채널의 폭이 165nm인 트랜지스터의 확률 밀도 함수로, 도 15의 (a)는 Vth가 인가되기 전이고 도 15의 (b)는 Vth 인가된 후이다.14 and 15 , FIG. 14 is a probability density function of a transistor having a channel length of 900 nm and a channel width of 85 nm described with reference to FIG. 12 , and FIG. 14 (a) is before Vth is applied. 14B shows after Vth is applied. 15 is a probability density function of a transistor having a channel length of 900 nm and a channel width of 165 nm, which has been described with reference to FIG. 12 . FIG. 15 (a) is before Vth is applied, and FIG. after it has been
도 14 및 도 15에서 알 수 있듯이, 트랜지스터의 구조, 치수, 및 특성에 따라서, 전류 값의 변화량에 대한 확률 밀도 함수가 변화되는 것을 확인할 수 있으며, Vth의 인가 여부에 따라서 확률 밀도 함수가 변화되는 것을 확인할 수 있다. 즉, 트랩 사이트의 종류, 트랩 사이트의 위치, 트랩 사이트의 밀도, 및 트랩 사이트의 분포에 따라서 확률 밀도 함수가 변화되는 것을 확인할 수 있다. As can be seen from FIGS. 14 and 15 , it can be confirmed that the probability density function with respect to the amount of change in the current value is changed according to the structure, dimensions, and characteristics of the transistor, and the probability density function is changed depending on whether Vth is applied. that can be checked That is, it can be seen that the probability density function changes according to the type of trap site, the position of the trap site, the density of the trap site, and the distribution of the trap site.
도 16은 본 출원의 실험 예에 따른 반도체 소자의 확률 밀도 함수 분석에 사용된 가우시안 혼합 모델이고, 도 17은 본 출원의 실험 예에 따른 반도체 소자의 트랩 사이트 정보를 분석한 결과이다. 16 is a Gaussian mixture model used for analyzing a probability density function of a semiconductor device according to an experimental example of the present application, and FIG. 17 is a result of analyzing trap site information of a semiconductor device according to an experimental example of the present application.
도 16 및 도 17을 참조하면, 도 14 및 도 15에 도시된 확률 밀도 함수는 복수의 참조용 확률 밀도 함수의 조합으로 매칭될 수 있다. 16 and 17 , the probability density functions shown in FIGS. 14 and 15 may be matched by a combination of a plurality of reference probability density functions.
도 16에 도시된 가우시안 혼합 모델(Gaussian Mixture Model)을 이용한 기계학습 및 딥러닝을 통해 수행될 수 있다. 구체적으로, 상술된 바와 같이, 트랩 사이트의 종류, 트랩 사이트의 위치, 트랩 사이트의 밀도, 및 트랩 사이트의 분포에 따라서 고유의 확률 밀도 함수가 존재할 수 있고, 고유의 확률 밀도 함수는 각각 고유의 평균 값(u) 및 공분산 값(σ)을 가질 수 있다. 가우시안 혼합 모델을 이용한 기계학습 및 딥러닝으로 고유의 확률 밀도 함수들을 선별 및 조합하여, 도 14 및 도 15에 도시된 확률 밀도 함수를 구현하고, 선별된 고유의 확률 밀도 함수들이 갖는 트랩 사이트의 종류, 트랩 사이트의 위치, 트랩 사이트의 밀도, 및 트랩 사이트의 분포를 실험 예에 따른 트랜지스터의 트랩 사이트 정보로 정의할 수 있다. It may be performed through machine learning and deep learning using a Gaussian mixture model shown in FIG. 16 . Specifically, as described above, a unique probability density function may exist according to the type of trap site, the position of the trap site, the density of the trap site, and the distribution of the trap site, and the intrinsic probability density function has a unique average It can have a value (u) and a value of covariance (σ). By selecting and combining unique probability density functions by machine learning and deep learning using a Gaussian mixture model, the probability density function shown in FIGS. 14 and 15 is implemented, and the type of trap site possessed by the selected unique probability density functions , the position of the trap site, the density of the trap site, and the distribution of the trap site may be defined as trap site information of the transistor according to the experimental example.
도 17을 참조하면, 도 17의 (a)는 가우시안 혼합 모델을 통해 실험 예에 따른 트랜지스터의 확률 밀도 함수의 분석 결과로 부피당 트랩 개수를 나타내는 그래프이고, 도 17의 (b)는 가우시안 혼합 모델을 통해 실험 예에 따른 트랜지스터의 확률 밀도 함수의 분석 결과로 스캐터링 파라미터(scattering parameter)를 나타내는 그래프이다. Referring to FIG. 17, (a) of FIG. 17 is a graph showing the number of traps per volume as an analysis result of a probability density function of a transistor according to an experimental example through a Gaussian mixture model, and (b) of FIG. 17 is a Gaussian mixture model It is a graph showing a scattering parameter as an analysis result of a probability density function of a transistor according to an experimental example.
구체적으로, 전류 변동량의 푸리에 변환을 통해 산출된 주파수 영역에서 전력 스펙트럼 밀도를 통해, 부피당 트랩 개수 및 스캐터링 파라미터를 계산하였다. Specifically, the number of traps per volume and scattering parameters were calculated through the power spectral density in the frequency domain calculated through the Fourier transform of the current variation.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.As mentioned above, although the present invention has been described in detail using preferred embodiments, the scope of the present invention is not limited to specific embodiments and should be construed according to the appended claims. In addition, those skilled in the art should understand that many modifications and variations are possible without departing from the scope of the present invention.
110: 전류 신호 측정부
120: 증폭부
130: 전류 값 변화량 계산부
140: 확률 밀도 함수 변환부
150: 트랩사이트 정보 확인부
152: 저장부
154: 매칭부110: current signal measuring unit
120: amplification unit
130: current value change amount calculation unit
140: probability density function conversion unit
150: trap site information confirmation unit
152: storage
154: matching unit
Claims (11)
상기 피시험 반도체 소자에서 출력되는 전류 신호를 측정하는 단계;
상기 전류 신호를 증폭하는 단계;
증폭된 상기 전류 신호로부터, 시간에 따른 전류 값의 변화량을 계산하는 단계;
하나의 상기 피시험 반도체 소자에서 출력되어 증폭되고 계산된 상기 시간에 따른 전류 값의 변화량을 전류 값의 변화량에 대한 확률 밀도 함수로 변환하는 단계; 및
상기 확률 밀도 함수로부터, 상기 피시험 반도체 소자의 트랩 사이트에 대한 정보를 추출하는 단계를 포함하는 반도체 소자의 검사 방법.
preparing a semiconductor device under test;
measuring a current signal output from the semiconductor device under test;
amplifying the current signal;
calculating an amount of change in the current value with time from the amplified current signal;
converting the time-dependent change amount of the current value output and amplified from one of the semiconductor devices under test into a probability density function with respect to the change amount of the current value; and
and extracting information on trap sites of the semiconductor device under test from the probability density function.
상기 트랩 사이트에 대한 정보는, 상기 피시험 반도체 소자의 트랩 사이트의 종류, 트랩 사이트의 위치, 트랩 사이트의 밀도, 및 트랩 사이트의 분포를 포함하는 반도체 소자의 검사 방법.
The method of claim 1,
The information on the trap site includes a type of trap site of the semiconductor device under test, a position of the trap site, a density of the trap site, and a distribution of the trap site.
상기 확률 밀도 함수로부터 상기 피시험 반도체 소자의 트랩 사이트에 대한 정보를 추출하는 단계는,
트랩 사이트의 종류, 트랩 사이트의 위치, 트랩 사이트의 밀도, 및 트랩 사이트의 분포에 따른 고유의 참조용 확률 밀도 함수들이 준비되고,
상기 참조용 확률 밀도 함수들을 이용하여, 상기 피시험 반도체 소자의 트랩 사이트에 대한 정보를 추출하는 것을 포함하는 반도체 소자의 검사 방법.
The method of claim 1,
The step of extracting information on the trap site of the semiconductor device under test from the probability density function,
Probability density functions for reference are prepared according to the type of trap site, the position of the trap site, the density of the trap site, and the distribution of the trap site,
and extracting information on trap sites of the semiconductor device under test by using the reference probability density functions.
상기 확률 밀도 함수로부터 상기 피시험 반도체 소자의 트랩 사이트에 대한 정보를 추출하는 단계는,
상기 참조용 확률 밀도 함수들 중에서, 상기 확률 밀도 함수와 매칭되는, 제1 내지 제n(n은 2 이상의 자연수) 참조용 확률 밀도 함수를 선택하는 단계; 및
상기 제1 내지 제n 참조용 확률 밀도 함수에 대응되는 트랩 사이트의 종류, 트랩 사이트의 위치, 트랩 사이트의 밀도, 및 트랩 사이트의 분포를 추출하는 단계를 포함하는 반도체 소자의 검사 방법.
4. The method of claim 3,
The step of extracting information on the trap site of the semiconductor device under test from the probability density function,
selecting a first to nth (n is a natural number equal to or greater than 2) reference probability density function matching the probability density function from among the reference probability density functions; and
and extracting the type of trap site, the position of the trap site, the density of the trap site, and the distribution of the trap site corresponding to the first to nth reference probability density functions.
상기 피시험 반도체 소자는, 메모리 반도체 소자인 것을 포함하는 반도체 소자의 검사 방법.
The method of claim 1,
and the semiconductor element under test is a memory semiconductor element.
상기 전류 신호는, 상기 메모리 반도체 소자의 드레인 전류 값인 것을 포함하는 반도체 소자의 검사 방법.
6. The method of claim 5,
and the current signal is a drain current value of the memory semiconductor device.
상기 전류 신호를 증폭하는 증폭부;
증폭된 상기 전류 신호로부터 시간에 따른 전류 값의 변화량을 계산하는 전류 값 변화량 계산부;
하나의 상기 피시험 반도체 소자에서 출력되어 증폭되고 계산된 상기 시간에 따른 전류 값의 변화량을 전류 값의 변화량에 대한 확률 밀도 함수로 변환하는 확률 밀도 함수 변환부; 및
상기 확률 밀도 함수로부터, 상기 피시험 반도체 소자의 트랩 사이트에 대한 정보를 추출하는 트랩 사이트 정보 확인부를 포함하는 반도체 소자의 검사 장치.
a current signal measuring unit measuring a current signal from the semiconductor device under test;
an amplifying unit amplifying the current signal;
a current value change amount calculation unit for calculating a change amount of the current value with time from the amplified current signal;
a probability density function converting unit that converts the amplified and calculated change amount of the current value with time output from the one of the semiconductor devices under test into a probability density function with respect to the change amount of the current value; and
and a trap site information checker configured to extract information on a trap site of the semiconductor device under test from the probability density function.
상기 트랩 사이트 정보 확인부는,
트랩 사이트의 종류, 트랩 사이트의 위치, 트랩 사이트의 밀도, 및 트랩 사이트의 분포에 따른 고유의 참조용 확률 밀도 함수들을 저장하는 데이터저장부; 및
상기 참조용 확률 밀도 함수들을 이용하여, 상기 피시험 반도체 소자의 트랩 사이트에 대한 정보를 추출하는 매칭부를 포함하는 반도체 소자의 검사 장치.
8. The method of claim 7,
The trap site information confirmation unit,
a data storage unit for storing unique reference probability density functions according to the type of trap site, the position of the trap site, the density of the trap site, and the distribution of the trap site; and
and a matching unit configured to extract information on a trap site of the semiconductor device under test by using the reference probability density functions.
상기 매칭부는, 상기 참조용 확률 밀도 함수들 중에서, 상기 확률 밀도 함수와 매칭되는, 제1 내지 제n(n은 2 이상의 자연수) 참조용 확률 밀도 함수를 선택하고, 상기 제1 내지 제n 참조용 확률 밀도 함수에 대응되는 트랩 사이트의 종류, 트랩 사이트의 위치, 트랩 사이트의 밀도, 및 트랩 사이트의 분포를 추출하는 것을 포함하는 반도체 소자의 검사 장치.
9. The method of claim 8,
The matching unit, from among the reference probability density functions, selects first to n-th (n is a natural number greater than or equal to 2) reference probability density function matching the probability density function, and the first to n-th reference An apparatus for inspecting a semiconductor device, comprising extracting a type of trap site, a position of the trap site, a density of the trap site, and a distribution of the trap site corresponding to a probability density function.
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