JP3630334B2

JP3630334B2 - Manufacturing method of semiconductor device

Info

Publication number: JP3630334B2
Application number: JP19512895A
Authority: JP
Inventors: 紀孝日比; 尚矢野
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1995-07-31
Filing date: 1995-07-31
Publication date: 2005-03-16
Anticipated expiration: 2015-07-31
Also published as: JPH0945697A

Description

【０００１】
【発明の属する技術分野】
この発明は半導体装置及びその製造方法に関し、特に配線および電極の形成技術の改良に関するものである
【０００２】
【従来の技術】
近年、半導体装置に関しては、製造コストを削減するために、製造方法の簡素化が試みられている。
【０００３】
以下図面を参照しながら、上記した従来の半導体装置の製造方法の一例について説明する。
図３（ａ）〜図３（ｉ）は従来の半導体装置の製造工程を示す工程別断面図である。図において、８０は単結晶シリコン基板、８１はシリコン酸化膜、８２はシリコン基板８０と後述するビット線とのコンタクトホール、８３はＮ型不純物を含む多結晶シリコンとタングステンシリサイドの積層膜（ポリサイド膜）、８４はフォトレジスト、８５はビット線、８６はボロンとリンを含むＣＶＤシリコン酸化膜、８７は熱処理により平坦化したボロンとリンを含むＣＶＤシリコン酸化膜、８８はフォトレジスト、８９はシリコン基板と後述する電荷蓄積電極のコンタクトホール、９０はＮ型不純物を含む多結晶シリコン膜、９１はフォトレジスト、９２は電荷蓄積電極、９３はシリコン窒化膜とシリコン酸化膜の積層膜からなる容量絶縁膜、９４はＮ型不純物を含む多結晶シリコン膜からなるプレート電極、９５はビット線８５端とプレート電極９４端の接近する領域である。
【０００４】
以下図に基づいて製造方法を説明する。
まず図３（ａ）に示すように、単結晶シリコン基板８０上にシリコン酸化膜８１を形成し、続いて、このシリコン酸化膜８１にコンタクトホール８２を写真食刻法により開口する。次に、図３（ｂ）（ｃ）に示すように、Ｎ型不純物を含む多結晶シリコンとタングステンシリサイドの積層膜８３を堆積し、フォトレジスト８４をマスクにして、多結晶シリコンとタングステンシリサイドの積層膜８３をパターニングしてビット線８５を形成した後、ＣＶＤ法により、ボロンとリンを含むシリコン酸化膜８６を堆積する。次に、図３（ｄ）に示すように、熱処理により、ボロンとリンを含むシリコン酸化膜８７を平坦化する。次に図３（ｅ）に示すように、フォトレジスト８８を用いて、写真食刻法により、コンタクトホール８９を形成する。次に図３（ｆ）（ｇ）に示すように、Ｎ型不純物を含む多結晶シリコン膜９０を堆積し、フォトレジスト９１をマスクにして、写真食刻法により多結晶シリコン膜９０をパターニングして、電荷蓄積電極９２を形成する。次に図３（ｈ）に示すように、シリコン窒化膜とシリコン酸化膜の積層膜からなる容量絶縁膜９３を形成し、続いて、Ｎ型不純物を含む多結晶シリコン膜９４を堆積し、写真食刻法により、プレート電極９４を形成する。図３（ｉ）は図３（ｈ）に示す構造を、シリコン基板８０とビット線８５のコンタクトホール８２を通る、ビット線８５に平行な断面で示したものである。なお、シリコン基板８０と電荷蓄積電極９２を接続するコンタクトホール８９は紙面よりも奥に位置するため、破線で示している。なお、本半導体装置の製造工程については例えば、１９８３年ＩＥＥＥＩＳＳＣＣ、Digest of Technical Papers第２２８ページ及び２２９ページに詳しく説明されている。
【０００５】
【発明が解決しようとする課題】
従来の半導体装置は以上のようにして製造されており、かかる製造方法においては、熱軟化性を有する，ボロンとリンを含むシリコン酸化膜８６を平坦化するための熱処理を行うためにビット線８５に熱応力が加わることとなるが、ビット線８５はボロンとリンを含むシリコン酸化膜８６（８７）で覆われており、また、ビット線８５は各々異なる熱膨張係数を有する膜を積層して構成されているために反りが生じ、後工程でプレート電極９４を形成した際にビット線８５端とプレート電極９４とがショートし易くなってしまうという課題があった。このビット線８５端とプレート電極９４とのショートを避けるためには、ボロンとリンを含むシリコン酸化膜８６（８７）の膜厚を厚くすることが必要となるが、シリコン基板８０と電荷蓄積電極９２とのコンタクトホール８９のアスペクト比が増大し、前記コンタクトホール８９の開口が難しくなり、また、シリコン基板８０−電荷蓄積電極９２間コンタクトホール８９を、電荷蓄積電極用膜９０で被覆性良く埋め込むことが困難になってしまうという問題点を有していた。
【０００６】
本発明は上記課題に鑑みてなされたものであり、ビット線に反りが生ずることなく，ビット線とプレート電極が確実に絶縁され、しかも、半導体基板と電荷蓄積電極とがをコンタクトホールを介して安定に接続された半導体装置を簡単な工程で製造することができる半導体装置の製造方法を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】
本発明にかかる半導体装置の製造方法は、半導体基板と、基板表面に互いに異なるコンタクトホールを介して接続されるビット線及び電荷蓄積電極と、これらビット線及び電荷蓄積電極の周辺の絶縁膜上に当該電荷蓄積電極の上部電極表面を被覆するよう配設された容量絶縁膜と、前記絶縁膜上にこの容量絶縁膜を被覆するよう配設されたプレート電極とを有してなる半導体装置を製造する方法であって、半導体基板表面を覆う第１の絶縁膜に第１及び第２の開口を同時形成する工程（ａ）と、前記工程（ａ）の後に、前記第１及び第２の開口が埋め込まれるように前記第１の絶縁膜表面にビット線及び電荷蓄積電極の下部電極形成用の第１の電極金属膜を形成する工程（ｂ）と、前記工程（ｂ）の後に、前記第１の電極金属膜をパターニングして前記ビット線及び前記電荷蓄積電極の下部電極を同時形成する工程（ｃ）と、前記工程（ｃ）の後に、前記ビット線、前記電荷蓄積電極の下部電極、及び表面露出している前記第１の絶縁膜を被覆するように、熱軟化性を有さない第２の絶縁膜及び熱軟化性を有する第３の絶縁膜をこの順に形成する工程（ｄ）と、前記工程（ｄ）の後に、熱処理により前記第３の絶縁膜を平坦化する工程（ｅ）と、前記工程（ｅ）の後に、前記第２及び第３の絶縁膜にこれらを貫通し，前記電荷蓄積電極の下部電極まで達する第３の開口を形成する工程（ｆ）と、前記工程（ｆ）の後に、前記第３の開口が埋め込まれるように前記第３の絶縁膜表面に前記電荷蓄積電極の上部電極形成用の第２の電極金属膜を形成する工程（ｇ）と、前記工程（ｇ）の後に、前記第２の電極金属膜をパターニングして前記電荷蓄積電極の上部電極を形成する工程（ｈ）と、前記工程（ｈ）の後に、前記第３の絶縁膜表面に、前記電荷蓄積電極の上部電極表面を被覆する容量絶縁膜及びこの容量絶縁膜を被覆するプレート電極を順次形成する工程（ｉ）とを備え、前記工程（ｃ）において、前記電荷蓄積電極の下部電極と前記ビット線とが同一高さとなるよう前記第１の電極金属膜をパターニングすることを特徴とする。
【０００８】
【発明の実施の形態】
本発明の半導体装置の製造方法においては、半導体基板と、基板表面に互いに異なるコンタクトホールを介して接続されるビット線及び電荷蓄積電極と、これらビット線及び電荷蓄積電極の周辺の絶縁膜上に当該電荷蓄積電極の上部電極表面を被覆するよう配設された容量絶縁膜と、前記絶縁膜上にこの容量絶縁膜を被覆するよう配設されたプレート電極とを有してなる半導体装置を製造する方法であって、半導体基板表面を覆う第１の絶縁膜に第１及び第２の開口を同時形成し、次に、これら第１及び第２の開口が埋め込まれるように前記第１の絶縁膜表面にビット線及び電荷蓄積電極の下部電極形成用の第１の電極金属膜を形成した後、当該第１の電極金属膜をパターニングして前記ビット線及び前記電荷蓄積電極の下部電極を同時形成し、次に、前記ビット線，前記電荷蓄積電極の下部電極，及び表面露出している前記第１の絶縁膜を被覆するように、熱軟化性を有さない第２の絶縁膜及び熱軟化性を有する第３の絶縁膜をこの順に形成した後、熱処理により前記第３の絶縁膜を平坦化し、次に、前記第２及び第３の絶縁膜にこれらを貫通し，前記電荷蓄積電極の下部電極まで達する第３の開口を形成し、続いてこの第３の開口が埋め込まれるように前記第３の絶縁膜表面に前記電荷蓄積電極の上部電極形成用の第２の電極金属膜を形成した後、当該第２の電極金属膜をパターニングして前記電荷蓄積電極の上部電極を形成し、しかる後、前記第３の絶縁膜表面に、前記電荷蓄積電極の上部電極表面を被覆する容量絶縁膜及びこの容量絶縁膜を被覆するプレート電極を順次形成するようにしたから、熱軟化性を有する絶縁膜を厚膜化することなく、ビット線とプレート電極とを十分に離隔して形成することができ、しかも、熱軟化性を有する絶縁膜が厚膜でないことから、当該熱軟化性を有する絶縁膜の熱処置時にビット線に加わる応力が少なくなって，ビット線の曲がりを抑制することができ、その結果、ビット線とプレート電極とのショートが確実に回避される。また、電荷蓄積電極を下部電極と上部電極とに分け、それぞれを個別のコンタクトホール（絶縁膜開口）を用いて個別に形成するので、各コンタクトホールを低アスペクト比を有するものにでき、その結果、電荷蓄積電極がコンタクトホールを介して半導体基板表面に電気的及び機械的に安定に接続したものとなる。
【０００９】
また本発明においては、前記構成の好ましい例として、前記第２及び第３の絶縁膜に前記第３の開口を形成する工程を、前記第２及び第３の絶縁膜に前記電荷蓄積電極の下部電極まで達する第１開口幅を有する開口を形成する第１工程と、前記開口のうちの前記第３の絶縁膜に形成されている部分の側壁をサイドエッチングして，当該部分の開口幅を第２開口幅にする第２工程とからなるものとすることにより、前記電荷蓄積電極の上部電極形成用のコンタクトホール（絶縁膜開口）を、一層の低アスペクト比を有するものにすることができ、その結果、前記上部電極形成用の第２の電極金属膜の前記上部電極形成用のコンタクトホール（絶縁膜開口）内における被覆性が向上し、電荷蓄積電極をより安定に形成することができる。
【００１０】
また本発明においては、前記構成の好ましい例として、前記第１の電極金属膜をパターニングする工程を、前記電荷蓄積電極の下部電極と前記ビット線とが同一高さとなるよう前記第１の電極金属膜をパターニングすることにより、電荷蓄積電極周辺の絶縁膜を小さい厚みに形成でき、前記電荷蓄積電極の上部電極形成用のコンタクトホール（絶縁膜開口）を浅い深さに形成することができる。従って、当該コンタクトホール（絶縁膜開口）を更に一層の低アスペクト比を有するものに形成でき、電荷蓄積電極をより安定に形成することができる。
【００１１】
【実施例】
以下本発明の実施例を図面を参照しながら説明する。
（実施例１）
図１（ａ）〜図１（ｌ）は、本発明の実施例１による半導体装置の製造工程を示す工程別断面図であり、図において、図１において、１は単結晶シリコン基板、２はシリコン酸化膜、３はシリコン基板１と後述するビット線のコンタクトホール、４はシリコン基板１と後述する電荷蓄積電極の下部電極を接続するためのコンタクトホール、５はＮ型不純物を含む多結晶シリコンとタングステンシリサイドの積層膜（ポリサイド膜）、６はフォトレジスト、７はビット線、８は電荷蓄積電極の下部電極、９は不純物を含まないＣＶＤシリコン酸化膜、１０はボロンとリンを含むＣＶＤシリコン酸化膜、１１は熱処理により平坦化したボロンとリンを含むＣＶＤシリコン酸化膜、１２はフォトレジスト、１３は後述する電荷蓄積電極の上部電極と電荷蓄積電極の下部電極８を接続するためのコンタクトホール、１４は電荷蓄積電極の下部電極表面、１７はＮ型不純物を含む多結晶シリコン膜、１８はフォトレジスト、１９は電荷蓄積電極の上部電極、２０はシリコン窒化膜とシリコン酸化膜の積層膜からなる容量絶縁膜、２１はＮ型不純物を含む多結晶シリコンからなるプレート電極、２２はビット線７端とプレート電極２１が接近する領域である。
【００１２】
以下図に基づいて製造方法を説明する。
まず図１（ａ）に示すように、単結晶シリコン基板１上にシリコン酸化膜２を形成し、続いて、コンタクトホール３及び４を形成する。
【００１３】
次に、図１（ｂ）（ｃ）に示すように、Ｎ型多結晶シリコンとタングステンシリサイドの積層膜５を堆積し、フォトレジスト６をマスクにして、Ｎ型多結晶シリコンとタングステンシリサイドの積層膜５をパターニングしてビット線７，電荷蓄積電極の下部電極８を形成する。
【００１４】
次に、図１（ｄ）に示すように、ＣＶＤ法により、ビット線７及び電荷蓄積電極の下部電極８の表面を被覆するように、シリコン酸化膜２上に不純物を含まないシリコン酸化膜９を堆積する。
【００１５】
次に、図１（ｅ）に示すように、ＣＶＤ法により、不純物を含まないシリコン酸化膜９上にボロンとリンを含むシリコン酸化膜１０を堆積する。
次に、図１（ｆ）に示すように、熱処理により、ボロンとリンを含むシリコン酸化膜１１を平坦化する。
【００１６】
次に、図１（ｇ）に示すように、フォトレジスト１２をマスクにして不純物を含まないシリコン酸化膜９とボロンとリンを含むシリコン酸化膜１１にエッチングを施し、電荷蓄積電極の下部電極８と電荷蓄積電極の上部電極（１９）を接続するためのコンタクトホール１３を開口し、電荷蓄積電極の下部電極表面１４を露出させる。
【００１７】
次に、図１（ｈ）に示すように、弗酸を含む水溶液をエッチャントとして用いて、ボロンとリンを含むシリコン酸化膜１１を、不純物を含まないシリコン酸化膜９に対して選択的にエッチングする。ここで、ボロンとリンを含むシリコン酸化膜１１はサイドエッチングされ、コンタクトホール１３の当該シリコン酸化膜１１が側壁を成している部分の横幅（開口幅）が広げられる。
【００１８】
次に、図１（ｉ）（ｊ）に示すように、Ｎ型不純物を含む多結晶シリコン膜１７を基板の全面に対して堆積し、フォトレジスト１８をマスクにしてこの多結晶シリコン膜１７をパターニングし、電荷蓄積電極の上部電極１９を形成する。
【００１９】
そして最後に、図１（ｋ）に示すように、シリコン窒化膜とシリコン酸化膜の積層膜からなる容量絶縁膜２０及びＮ型不純物を含む多結晶シリコン膜２１を順次堆積し、多結晶シリコン膜２１を所望のパターンにパターニングしてプレート電極２１を形成する。図１（ｌ）は図１（ｋ）の構造を、シリコン基板１とビット線７のコンタクトホール３を通る、ビット線７に平行な断面で示したものである。なお、シリコン基板１と電荷蓄積電極８，１９とを接続するコンタクトホール４，１３は紙面よりも奥に位置するため、破線で示している。
【００２０】
このような本実施例方法では、ビット線７が熱軟化性を有さない絶縁膜である不純物を含まないシリコン酸化膜９で覆われているため、熱軟化性を有する絶縁膜であるボロンとリンを含むシリコン酸化膜１１を熱処理して，これを平坦化する際に、ビット線７にはシリコン酸化膜１１の変形による応力が殆ど作用せず、ビット線７には殆ど反りが生じない。従って、ビット線７は熱軟化性を有する絶縁膜であるボロンとリンを含むシリコン酸化膜１１を厚膜化することなく、プレート電極２１から確実に離隔されることとなり、ビット線７とプレート電極２１とは確実に絶縁される。また、シリコン基板１−電荷蓄積電極の下部電極８間のコンタクトホール４を開口し、かかる後に、電荷蓄積電極の下部電極８−電荷蓄積電極の上部電極１９間のコンタクトホール１３を開口することにより、シリコン基板（１）−電荷蓄積電極（８，１９）間を接続するので、それぞれのコンタクトホール４、１３を低アスペクト比を有するものに形成でき、その形成も容易に行える。また、電荷蓄積電極の下部電極８−電荷蓄積電極の上部電極１９間のコンタクトホール１３の形成において、熱軟化性を有する絶縁膜であるボロンとリンを含むシリコン酸化膜１１がその側壁となる部分の当該側壁をサイドエッチングするので、コンタクトホール１３の上部のホール径が、下部のホール径よりも大きくなって、コンタクトホール１３の上部がより低アスペクト比となり、電荷蓄積電極用膜である多結晶シリコン膜１７を堆積する際、これがコンタクトホール１３内を被覆性良く埋め込むこととなる。従って、電荷蓄積電極がコンタクトホールを介して半導体基板表面に電気的及び機械的に安定に接続したものとなる。
【００２１】
（実施例２）
図２（ａ）〜図２（ｌ）は本発明の実施例２による半導体装置の製造工程を示す工程別断面図であり、図において、図１（ａ）〜図１（ｌ）と同一符号は同一または相当する部分を示し、８ａは電荷蓄積電極の下部電極、１９ａは電荷蓄積電極の上部電極、１３ａは電荷蓄積電極の下部電極８ａと電荷蓄積電極の上部電極１９ａを接続するためのコンタクトホールである。本実施例の製造工程は基本的には前記実施例１の製造工程と同じであり、各工程についての説明は省略する。
【００２２】
即ち、本実施例では、電荷蓄積電極の下部電極８ａの形成工程（図２（Ｃ））において、当該下部電極８ａがシリコン酸化膜２と同一高さとなるようＮ型多結晶シリコンとタングステンシリサイドの積層膜５をパターニングする点が前記実施例１と異なり、かかる点に関連して、電荷蓄積電極の下部電極８ａと電荷蓄積電極の上部電極１９ａを接続するためのコンタクトホール１３ａの形成工程（図２（ｇ），（ｈ））において、当該コンタクトホール１３ａが前記実施例１のコンタクトホール１３に比してその深さが深くなるよう形成され、電荷蓄積電極の上部電極１９ａの形成工程（図２（ｉ），（ｊ））において、当該電荷蓄積電極の上部電極１９ａが前記実施例１の上部電極１９に比してその底部が深い位置となるよう形成されるものである。
【００２３】
このような本実施例による半導体装置の製造工程においても、前記実施例と同様の効果を得ることができる。ただし、本実施例では、電荷蓄積電極の上部電極１９ａと電荷蓄積電極の下部電極８ａとを接続するためのコンタクトホール１３ａが、前記実施例１のコンタクトホール１３よりも深くなるよう形成され、前記実施例１のコンタクトホール１３よりも高アスペクト比を有するものとなるので、若干ではあるが、前記実施例１に比して、電荷蓄積電極の上部電極（１９ａ）によるコンタクトホール（１３ａ）の内面の被覆性が劣る。
【００２４】
以上の実施例１，２では、ビット線７及び電荷蓄積電極の下部電極８，８ａを、Ｎ型不純物を含む多結晶シリコンとタングステンシリサイドの積層膜からなるポリサイド膜５を用いて形成したが、本発明では、これらビット線７及び電荷蓄積電極の下部電極８，８ａを、Ｎ型不純物を含む多結晶シリコンと，モリブデンシリサイド，またはチタンシリサイド，または白金シリサイドとの積層膜からなるポリサイド膜を用いて形成しても同様の効果を得ることができる。また、電荷蓄積電極の上部電極１９，１９ａを、Ｎ型不純物を含む多結晶シリコンからなる膜を用いて形成したが、本発明ではこの電荷蓄積電極の上部電極１９，１９ａを、タングステンシリサイド，またはチタンシリサイド，またはモリブデンシリサイド，またはタングステンまたはＮ型不純物を含む多結晶シリコンと、白金と、タンタルの積層膜からなる膜を用いて形成しても同様の効果を得ることができる。また、容量絶縁膜２０を、シリコン窒化膜とシリコン酸化膜の積層膜を用いて形成したが、本発明では、この容量絶縁膜２０を、タンタル酸化膜，またはタンタル酸化膜とシリコン酸化膜の積層膜、またはチタン酸ストロンチウム、またはバリウムを添加したチタン酸ストロンチウム、または鉛とジルコニウムとチタンを含む酸化物（ＰＺＴ）、または鉛とランタンとジルコニウムとチタンを含む酸化物（ＰＬＺＴ）からなる膜を用いて形成しても同様の効果を得ることができる。また、プレート電極２１はＮ型不純物を含む多結晶シリコンを用いて形成したが、本発明では、窒化チタン、またはタングステン、またはタングステンシリサイド、またはモリブデン、またはモリブデンシリサイドを用いて形成しても同様の効果を得ることができる。
【００２５】
【発明の効果】
以上のように本発明は、ビット線を、熱軟化性を有さない絶縁膜で覆うことにより、ビット線の反りを抑え、熱軟化性を有する絶縁膜を厚膜化することなく、プレート電極との確実な絶縁が可能となる。また、予め、半導体基板−電荷蓄積電極の下部電極間のコンタクトホールを開口し、かかる後に、電荷蓄積電極の下部電極−電荷蓄積電極の上部電極間のコンタクトホールを開口することにより、また、熱軟化性を有する絶縁膜を厚膜化させる必要がないことにより、低アスペクト比の半導体基板−電荷蓄積電極間コンタクトホールの形成が可能となる。さらに、第１の電極金属膜をパターニングする工程を、電荷蓄積電極の下部電極とビット線とが同一高さとなるよう第１の電極金属膜をパターニングすることにより、電荷蓄積電極周辺の絶縁膜を小さい厚みに形成でき、電荷蓄積電極の上部電極形成用のコンタクトホール（絶縁膜開口）を浅い深さに形成することができる。従って、当該コンタクトホール（絶縁膜開口）を更に一層の低アスペクト比を有するものに形成でき、電荷蓄積電極をより安定に形成することができる。
【図面の簡単な説明】
【図１】図１（ａ）〜図１（ｌ）は本発明の実施例１による半導体装置の製造工程を示す工程別断面図である。
【図２】図２（ａ）〜図２（ｌ）は本発明の実施例２による半導体装置の製造工程を示す工程別断面図である。
【図３】図３（ａ）〜図３（ｉ）は従来の半導体装置の製造工程を示す工程別断面図である。
【符号の説明】
１単結晶シリコン基板
２シリコン酸化膜
３シリコン基板とビット線のコンタクトホール
４シリコン基板と電荷蓄積電極の下部電極を接続するコンタクトホール５Ｎ型不純物を含む多結晶シリコンとタングステンシリサイドの積層膜（ポリサイド膜）
６フォトレジスト
７ビット線
８電荷蓄積電極の下部電極
９不純物を含まないＣＶＤシリコン酸化膜
１０ボロンとリンを含むＣＶＤシリコン酸化膜
１１ボロンとリンを含む平坦化したＣＶＤシリコン酸化膜
１２フォトレジスト
１３電荷蓄積電極の下部電極と電荷蓄積電極の上部電極を接続するコンタクトホール
１４電荷蓄積電極の下部電極表面
１７Ｎ型不純物を含む多結晶シリコン膜
１８フォトレジスト
１９電荷蓄積電極の上部電極
２０シリコン窒化膜とシリコン酸化膜の積層膜からなる容量絶縁膜
２１Ｎ型不純物を含む多結晶シリコン膜からなるプレート電極
２２ビット線端とプレート電極が接近する領域
８０単結晶シリコン基板
８１シリコン酸化膜
８２シリコン基板とビット線のコンタクトホール
８３Ｎ型不純物を含む多結晶シリコンとタングステンシリサイドの積層膜（ポリサイド膜）
８４フォトレジスト
８５ビット線
８６ボロンとリンを含むＣＶＤシリコン酸化膜
８７ボロンとリンを含む平坦化したＣＶＤシリコン酸化膜
８８フォトレジスト
８９シリコン基板と電荷蓄積電極のコンタクトホール
９０Ｎ型不純物を含む多結晶シリコン膜
９１フォトレジスト
９２電荷蓄積電極
９３シリコン窒化膜シリコン酸化膜の積層膜からなる容量絶縁膜
９４Ｎ型不純物を含む多結晶シリコン膜からなるプレート電極
９５ビット線端とプレート電極が接近する領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to improvement of wiring and electrode formation techniques.
[Prior art]
In recent years, with respect to semiconductor devices, attempts have been made to simplify manufacturing methods in order to reduce manufacturing costs.
[0003]
Hereinafter, an example of a conventional method for manufacturing a semiconductor device will be described with reference to the drawings.
FIG. 3A to FIG. 3I are cross-sectional views showing the steps of manufacturing a conventional semiconductor device. In the figure, 80 is a single crystal silicon substrate, 81 is a silicon oxide film, 82 is a contact hole between the silicon substrate 80 and a bit line described later, and 83 is a laminated film of polycrystal silicon containing N-type impurities and tungsten silicide (polycide film). , 84 is a photoresist, 85 is a bit line, 86 is a CVD silicon oxide film containing boron and phosphorus, 87 is a CVD silicon oxide film containing boron and phosphorus planarized by heat treatment, 88 is a photoresist, and 89 is a silicon substrate. And a contact hole of a charge storage electrode, which will be described later, 90 is a polycrystalline silicon film containing an N-type impurity, 91 is a photoresist, 92 is a charge storage electrode, 93 is a capacitive insulating film made up of a laminated film of a silicon nitride film and a silicon oxide film 94 are plate electrodes made of a polycrystalline silicon film containing N-type impurities, and 95 is a bit line 85. And an area for approaching the plate electrode 94 end.
[0004]
The manufacturing method will be described below with reference to the drawings.
First, as shown in FIG. 3A, a silicon oxide film 81 is formed on a single crystal silicon substrate 80, and then a contact hole 82 is opened in the silicon oxide film 81 by photolithography. Next, as shown in FIGS. 3B and 3C, a laminated film 83 of polycrystalline silicon and tungsten silicide containing an N-type impurity is deposited, and the polycrystalline silicon and tungsten silicide are formed using the photoresist 84 as a mask. After the laminated film 83 is patterned to form the bit line 85, a silicon oxide film 86 containing boron and phosphorus is deposited by CVD. Next, as shown in FIG. 3D, the silicon oxide film 87 containing boron and phosphorus is planarized by heat treatment. Next, as shown in FIG. 3E, a contact hole 89 is formed by photolithography using a photoresist 88. Next, as shown in FIG . Next, as shown in FIGS. 3F and 3G, a polycrystalline silicon film 90 containing an N-type impurity is deposited, and the polycrystalline silicon film 90 is patterned by photolithography using the photoresist 91 as a mask. Thus, the charge storage electrode 92 is formed. Next, as shown in FIG. 3H, a capacitive insulating film 93 made of a laminated film of a silicon nitride film and a silicon oxide film is formed, and then a polycrystalline silicon film 94 containing an N-type impurity is deposited, and a photograph A plate electrode 94 is formed by etching. FIG. 3 (i) shows the structure shown in FIG. 3 (h) in a section parallel to the bit line 85 passing through the contact hole 82 of the silicon substrate 80 and the bit line 85. Note that the contact hole 89 connecting the silicon substrate 80 and the charge storage electrode 92 is located behind the plane of the drawing, and is therefore indicated by a broken line. The manufacturing process of the semiconductor device is described in detail in, for example, pages 228 and 229 of 1983 IEEE ISSCC, Digest of Technical Papers.
[0005]
[Problems to be solved by the invention]
The conventional semiconductor device is manufactured as described above. In such a manufacturing method, the bit line 85 is used to perform heat treatment for flattening the silicon oxide film 86 containing boron and phosphorus, which has thermal softening properties. However, the bit line 85 is covered with a silicon oxide film 86 (87) containing boron and phosphorus, and the bit line 85 is formed by laminating films having different thermal expansion coefficients. Due to the configuration, there is a problem that warpage occurs, and when the plate electrode 94 is formed in a later process, the end of the bit line 85 and the plate electrode 94 are easily short-circuited. In order to avoid a short circuit between the end of the bit line 85 and the plate electrode 94, it is necessary to increase the thickness of the silicon oxide film 86 (87) containing boron and phosphorus. The aspect ratio of the contact hole 89 with respect to 92 increases, making it difficult to open the contact hole 89, and the contact hole 89 between the silicon substrate 80 and the charge storage electrode 92 is buried with the charge storage electrode film 90 with good coverage. It has a problem that it becomes difficult.
[0006]
The present invention has been made in view of the above problems, and the bit line and the plate electrode are reliably insulated without warping of the bit line, and the semiconductor substrate and the charge storage electrode are connected via the contact hole. An object of the present invention is to provide a semiconductor device manufacturing method capable of manufacturing a stably connected semiconductor device by a simple process.
[0007]
[Means for Solving the Problems]
A method of manufacturing a semiconductor device according to the present invention includes a semiconductor substrate, a bit line and a charge storage electrode connected to the substrate surface via different contact holes, and an insulating film around the bit line and the charge storage electrode. Manufacturing a semiconductor device having a capacitive insulating film disposed to cover the upper electrode surface of the charge storage electrode and a plate electrode disposed to cover the capacitive insulating film on the insulating film. A step (a) of simultaneously forming the first and second openings in the first insulating film covering the surface of the semiconductor substrate, and the first and second openings after the step (a). Forming the first electrode metal film for forming the lower electrode of the bit line and the charge storage electrode on the surface of the first insulating film so as to be embedded, and after the step (b), Pattern 1 electrode metal film And step (c) to co-form a lower electrode of the bit line and the charge storage electrode, after the step (c), the bit lines, the lower electrode of the charge storage electrode, and said that the surface exposed A step (d) of forming a second insulating film having no heat softening property and a third insulating film having a heat softening property in this order so as to cover the first insulating film; and the step (d). After the step (e) of flattening the third insulating film by heat treatment , and after the step (e), the second and third insulating films are penetrated therethrough, and the lower part of the charge storage electrode Forming a third opening reaching the electrode; and forming an upper electrode of the charge storage electrode on the surface of the third insulating film so that the third opening is embedded after the step (f). and step (g) forming a second electrode metal film of use, the step of (g) To, and forming an upper electrode of the charge storage electrode by patterning the second electrode metal film (h), after step (h), the third insulating film surface, the charge storage electrode A step (i) of sequentially forming a capacitor insulating film covering the surface of the upper electrode and a plate electrode covering the capacitor insulating film , wherein the lower electrode of the charge storage electrode and the bit line are formed in the step (c). The first electrode metal film is patterned so as to have the same height .
[0008]
DETAILED DESCRIPTION OF THE INVENTION
In the method for manufacturing a semiconductor device of the present invention, a semiconductor substrate, bit lines and charge storage electrodes connected to the substrate surface through different contact holes, and an insulating film around these bit lines and charge storage electrodes Manufacturing a semiconductor device having a capacitive insulating film disposed to cover the upper electrode surface of the charge storage electrode and a plate electrode disposed to cover the capacitive insulating film on the insulating film. In the method, first and second openings are simultaneously formed in a first insulating film covering a surface of a semiconductor substrate, and then the first insulating film is embedded in the first and second openings. A first electrode metal film for forming a bit line and a lower electrode of the charge storage electrode is formed on the film surface, and then the first electrode metal film is patterned to simultaneously connect the bit line and the lower electrode of the charge storage electrode. Formation Next, the second insulating film having no heat softening property and the heat softening property so as to cover the bit line, the lower electrode of the charge storage electrode, and the first insulating film exposed on the surface. Are formed in this order, the third insulating film is flattened by heat treatment, and then penetrates through the second and third insulating films to form a lower portion of the charge storage electrode. A third opening reaching the electrode is formed, and then a second electrode metal film for forming the upper electrode of the charge storage electrode is formed on the surface of the third insulating film so as to fill the third opening. Thereafter, the second electrode metal film is patterned to form the upper electrode of the charge storage electrode, and then the capacitor insulating film covering the surface of the third insulating film on the surface of the upper electrode of the charge storage electrode And plate electrodes covering this capacitive insulating film Therefore, the bit line and the plate electrode can be formed sufficiently apart from each other without increasing the thickness of the insulating film having heat softening properties, and the insulating film having heat softening properties can be formed thick. Since it is not a film, the stress applied to the bit line during heat treatment of the insulating film having the heat softening property can be reduced, and the bending of the bit line can be suppressed. As a result, the short circuit between the bit line and the plate electrode can be prevented. It is definitely avoided. In addition, the charge storage electrode is divided into a lower electrode and an upper electrode, and each is formed individually using individual contact holes (insulating film openings), so that each contact hole can have a low aspect ratio, and as a result The charge storage electrode is electrically and mechanically stably connected to the surface of the semiconductor substrate through the contact hole.
[0009]
According to the present invention, as a preferred example of the configuration, the step of forming the third opening in the second and third insulating films includes the step of forming the third opening in the second and third insulating films below the charge storage electrode. A first step of forming an opening having a first opening width reaching the electrode, and side etching of a side wall portion of the opening formed in the third insulating film to reduce the opening width of the portion. By comprising the second step of making the two opening widths, the contact hole (insulating film opening) for forming the upper electrode of the charge storage electrode can be made to have a further low aspect ratio, As a result, the coverage of the second electrode metal film for forming the upper electrode in the contact hole (insulating film opening) for forming the upper electrode is improved, and the charge storage electrode can be formed more stably.
[0010]
Further, in the present invention, as a preferred example of the configuration, the step of patterning the first electrode metal film includes the step of patterning the first electrode metal so that the lower electrode of the charge storage electrode and the bit line are at the same height. By patterning the film, the insulating film around the charge storage electrode can be formed with a small thickness, and the contact hole (insulating film opening) for forming the upper electrode of the charge storage electrode can be formed at a shallow depth. Therefore, the contact hole (insulating film opening) can be formed to have an even lower aspect ratio, and the charge storage electrode can be formed more stably.
[0011]
【Example】
Embodiments of the present invention will be described below with reference to the drawings.
(Example 1)
FIG. 1A to FIG. 1L are cross-sectional views showing a manufacturing process of a semiconductor device according to a first embodiment of the present invention. In FIG. 1, 1 is a single crystal silicon substrate, Silicon oxide film, 3 is a contact hole for a silicon substrate 1 and a bit line to be described later, 4 is a contact hole for connecting the silicon substrate 1 and a lower electrode of a charge storage electrode to be described later, and 5 is polycrystalline silicon containing an N-type impurity And tungsten silicide laminated film (polycide film), 6 is a photoresist, 7 is a bit line, 8 is a lower electrode of a charge storage electrode, 9 is a CVD silicon oxide film containing no impurities, and 10 is CVD silicon containing boron and phosphorus An oxide film, 11 is a CVD silicon oxide film containing boron and phosphorus flattened by heat treatment, 12 is a photoresist, and 13 is an upper electrode of a charge storage electrode described later. A contact hole for connecting the lower electrode 8 of the charge storage electrode, 14 is a surface of the lower electrode of the charge storage electrode, 17 is a polycrystalline silicon film containing N-type impurities, 18 is a photoresist, 19 is an upper electrode of the charge storage electrode , 20 is a capacitive insulating film made of a laminated film of a silicon nitride film and a silicon oxide film, 21 is a plate electrode made of polycrystalline silicon containing N-type impurities, and 22 is a region where the end of the bit line 7 and the plate electrode 21 are close to each other. .
[0012]
The manufacturing method will be described below with reference to the drawings.
First, as shown in FIG. 1A, a silicon oxide film 2 is formed on a single crystal silicon substrate 1, and subsequently contact holes 3 and 4 are formed.
[0013]
Next, as shown in FIGS. 1B and 1C, a laminated film 5 of N-type polycrystalline silicon and tungsten silicide is deposited, and a laminated film of N-type polycrystalline silicon and tungsten silicide is formed using the photoresist 6 as a mask. The film 5 is patterned to form the bit line 7 and the lower electrode 8 of the charge storage electrode.
[0014]
Next, as shown in FIG. 1D, a silicon oxide film 9 containing no impurities is formed on the silicon oxide film 2 so as to cover the surfaces of the bit line 7 and the lower electrode 8 of the charge storage electrode by CVD. To deposit.
[0015]
Next, as shown in FIG. 1E, a silicon oxide film 10 containing boron and phosphorus is deposited on the silicon oxide film 9 not containing impurities by a CVD method.
Next, as shown in FIG. 1F, the silicon oxide film 11 containing boron and phosphorus is planarized by heat treatment.
[0016]
Next, as shown in FIG. 1G, etching is performed on the silicon oxide film 9 containing no impurities and the silicon oxide film 11 containing boron and phosphorus using the photoresist 12 as a mask to form the lower electrode 8 of the charge storage electrode. A contact hole 13 is connected to connect the upper electrode (19) of the charge storage electrode to the lower electrode surface 14 of the charge storage electrode.
[0017]
Next, as shown in FIG. 1H, the silicon oxide film 11 containing boron and phosphorus is selectively etched with respect to the silicon oxide film 9 containing no impurities by using an aqueous solution containing hydrofluoric acid as an etchant. To do. Here, the silicon oxide film 11 containing boron and phosphorus is side-etched, and the lateral width (opening width) of the portion of the contact hole 13 where the silicon oxide film 11 forms a side wall is widened.
[0018]
Next, as shown in FIGS. 1I and 1J, a polycrystalline silicon film 17 containing an N-type impurity is deposited on the entire surface of the substrate, and the polycrystalline silicon film 17 is formed using the photoresist 18 as a mask. The upper electrode 19 of the charge storage electrode is formed by patterning.
[0019]
Finally, as shown in FIG. 1 (k), a capacitive insulating film 20 composed of a laminated film of a silicon nitride film and a silicon oxide film and a polycrystalline silicon film 21 containing an N-type impurity are sequentially deposited to obtain a polycrystalline silicon film. The plate electrode 21 is formed by patterning 21 into a desired pattern. FIG. 1 (l) shows the structure of FIG. 1 (k) in a cross section parallel to the bit line 7 passing through the contact hole 3 of the silicon substrate 1 and the bit line 7. FIG. Note that the contact holes 4 and 13 connecting the silicon substrate 1 and the charge storage electrodes 8 and 19 are located behind the plane of the drawing and are therefore indicated by broken lines.
[0020]
In the method of this embodiment, since the bit line 7 is covered with the silicon oxide film 9 that does not contain impurities, which is an insulating film that does not have thermal softening properties, boron that is an insulating film having thermal softening properties and When the silicon oxide film 11 containing phosphorus is heat-treated and flattened, the bit line 7 hardly receives stress due to the deformation of the silicon oxide film 11, and the bit line 7 hardly warps. Therefore, the bit line 7 is reliably separated from the plate electrode 21 without increasing the thickness of the silicon oxide film 11 containing boron and phosphorus, which is an insulating film having thermal softening properties. 21 is surely insulated. Also, a contact hole 4 between the silicon substrate 1 and the lower electrode 8 of the charge storage electrode is opened, and thereafter, a contact hole 13 between the lower electrode 8 of the charge storage electrode and the upper electrode 19 of the charge storage electrode is opened. Since the silicon substrate (1) and the charge storage electrodes (8, 19) are connected, the contact holes 4 and 13 can be formed to have a low aspect ratio and can be easily formed. Further, in the formation of the contact hole 13 between the lower electrode 8 of the charge storage electrode and the upper electrode 19 of the charge storage electrode, the silicon oxide film 11 containing boron and phosphorus, which is a thermal softening insulating film, serves as the side wall. Since the side wall is side-etched, the hole diameter at the upper part of the contact hole 13 is larger than the hole diameter at the lower part, and the upper part of the contact hole 13 has a lower aspect ratio. When the silicon film 17 is deposited, this fills the contact hole 13 with good coverage. Therefore, the charge storage electrode is stably and electrically connected to the surface of the semiconductor substrate through the contact hole.
[0021]
(Example 2)
2 (a) to 2 (l) are cross-sectional views showing the manufacturing steps of the semiconductor device according to the second embodiment of the present invention, in which the same reference numerals as those in FIGS. 1 (a) to 1 (l) are used. Indicates the same or corresponding part, 8a is the lower electrode of the charge storage electrode, 19a is the upper electrode of the charge storage electrode, 13a is a contact for connecting the lower electrode 8a of the charge storage electrode and the upper electrode 19a of the charge storage electrode It is a hall. The manufacturing process of the present embodiment is basically the same as the manufacturing process of the first embodiment, and description of each process is omitted.
[0022]
That is, in the present embodiment, in the step of forming the lower electrode 8a of the charge storage electrode (FIG. 2C), the N-type polycrystalline silicon and tungsten silicide are formed so that the lower electrode 8a is flush with the silicon oxide film 2. Unlike the first embodiment, the laminated film 5 is patterned, and in connection with this point, a process of forming a contact hole 13a for connecting the lower electrode 8a of the charge storage electrode and the upper electrode 19a of the charge storage electrode (FIG. 2 (g), (h)), the contact hole 13a is formed to be deeper than the contact hole 13 of the first embodiment, and the step of forming the upper electrode 19a of the charge storage electrode (FIG. 2 (i), (j)), the upper electrode 19a of the charge storage electrode is formed so that its bottom is deeper than the upper electrode 19 of the first embodiment. Than it is.
[0023]
Also in the manufacturing process of the semiconductor device according to this embodiment, the same effect as that of the above embodiment can be obtained. However, in the present embodiment, a contact hole 13a for connecting the upper electrode 19a of the charge storage electrode and the lower electrode 8a of the charge storage electrode is formed to be deeper than the contact hole 13 of the first embodiment. Since it has a higher aspect ratio than the contact hole 13 of the first embodiment, the inner surface of the contact hole (13a) by the upper electrode (19a) of the charge storage electrode is slightly compared with the first embodiment. The coverage of is poor.
[0024]
In the above-described Examples 1 and 2, the bit line 7 and the lower electrodes 8 and 8a of the charge storage electrode are formed using the polycide film 5 made of a stacked film of polycrystalline silicon containing N-type impurities and tungsten silicide. In the present invention, the bit line 7 and the lower electrodes 8 and 8a of the charge storage electrode are made of a polycide film made of a laminated film of polycrystalline silicon containing N-type impurities and molybdenum silicide, titanium silicide, or platinum silicide. Even if formed, the same effect can be obtained. The upper electrodes 19 and 19a of the charge storage electrode are formed using a film made of polycrystalline silicon containing an N-type impurity. In the present invention, the upper electrodes 19 and 19a of the charge storage electrode are made of tungsten silicide or The same effect can be obtained even when a film made of a laminated film of titanium silicide, molybdenum silicide, polycrystalline silicon containing tungsten or N-type impurities, platinum, and tantalum is used. Further, the capacitive insulating film 20 is formed using a laminated film of a silicon nitride film and a silicon oxide film. In the present invention, the capacitive insulating film 20 is a tantalum oxide film or a laminated film of a tantalum oxide film and a silicon oxide film. A film, or strontium titanate or strontium titanate to which barium is added, an oxide containing lead, zirconium and titanium (PZT), or an oxide containing lead, lanthanum, zirconium and titanium (PLZT) is used. Even if formed, the same effect can be obtained. Further, although the plate electrode 21 is formed using polycrystalline silicon containing an N-type impurity, in the present invention, the same may be formed using titanium nitride, tungsten, tungsten silicide, molybdenum, or molybdenum silicide. An effect can be obtained.
[0025]
【The invention's effect】
As described above, according to the present invention, the bit line is covered with the insulating film having no thermal softening property, thereby suppressing the warpage of the bit line and without increasing the thickness of the insulating film having the thermal softening property. Can be reliably insulated. Also, a contact hole between the semiconductor substrate and the lower electrode of the charge storage electrode is opened in advance, and after that, a contact hole between the lower electrode of the charge storage electrode and the upper electrode of the charge storage electrode is opened. Since it is not necessary to increase the thickness of the soft insulating film, it is possible to form a contact hole between the semiconductor substrate and the charge storage electrode having a low aspect ratio. Further, in the patterning process of the first electrode metal film, the insulating film around the charge storage electrode is formed by patterning the first electrode metal film so that the lower electrode of the charge storage electrode and the bit line have the same height. The contact hole (insulating film opening) for forming the upper electrode of the charge storage electrode can be formed to a shallow depth. Therefore, the contact hole (insulating film opening) can be formed to have an even lower aspect ratio, and the charge storage electrode can be formed more stably.
[Brief description of the drawings]
FIG. 1A to FIG. 1L are cross-sectional views showing a manufacturing process of a semiconductor device according to Embodiment 1 of the present invention.
FIG. 2A to FIG. 2L are cross-sectional views showing a manufacturing process of a semiconductor device according to a second embodiment of the present invention.
FIGS. 3A to 3I are cross-sectional views showing the steps of manufacturing a conventional semiconductor device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Single crystal silicon substrate 2 Silicon oxide film 3 Contact hole of silicon substrate and bit line 4 Contact hole connecting silicon substrate and lower electrode of charge storage electrode Multilayer film of polycrystal silicon containing N-type impurity and tungsten silicide (polycide) film)
6 Photoresist 7 Bit line 8 Lower electrode 9 of charge storage electrode CVD silicon oxide film 10 not containing impurities CVD silicon oxide film 11 containing boron and phosphorus Flattened CVD silicon oxide film 12 containing boron and phosphorus Photoresist 13 Charge Contact hole 14 connecting lower electrode of storage electrode and upper electrode of charge storage electrode Lower electrode surface 17 of charge storage electrode Polycrystalline silicon film 18 containing N-type impurity Photoresist 19 Upper electrode 20 of charge storage electrode Silicon nitride film Capacitor insulating film 21 made of a laminated film of silicon oxide films Plate electrode 22 made of a polycrystalline silicon film containing N-type impurities Region where bit line end and plate electrode approach 80 Single crystal silicon substrate 81 Silicon oxide film 82 Silicon substrate and bit Line contact hole 83 Polycrystal containing N-type impurity Stacked film of silicon and tungsten silicide (polycide film)
84 Photoresist 85 Bit line 86 CVD silicon oxide film containing boron and phosphorus 87 Flattened CVD silicon oxide film containing boron and phosphorus 88 Photoresist 89 Contact hole 90 between silicon substrate and charge storage electrode Polycrystal containing N-type impurity Silicon film 91 Photo resist 92 Charge storage electrode 93 Capacitor insulating film 94 made of laminated film of silicon nitride film silicon oxide film Plate electrode 95 made of polycrystalline silicon film containing N-type impurity Region where bit line end approaches plate electrode

Claims

A semiconductor substrate, a bit line and a charge storage electrode connected to the substrate surface through different contact holes, and an upper electrode surface of the charge storage electrode are coated on an insulating film around the bit line and the charge storage electrode A method of manufacturing a semiconductor device comprising: a capacitive insulating film disposed so as to have a plate electrode disposed on the insulating film so as to cover the capacitive insulating film;
A step (a) of simultaneously forming the first and second openings in the first insulating film covering the surface of the semiconductor substrate ;
After the step (a), a first electrode metal film for forming a lower electrode of a bit line and a charge storage electrode is formed on the surface of the first insulating film so as to fill the first and second openings. Step (b);
After the step (b), the step (c) of simultaneously forming the bit line and the lower electrode of the charge storage electrode by patterning the first electrode metal film ;
After the step (c), a second insulating film having no thermal softening property so as to cover the bit line, the lower electrode of the charge storage electrode, and the first insulating film exposed on the surface. And a step (d) of forming a third insulating film having thermal softening properties in this order ;
After the step (d) , a step (e) of planarizing the third insulating film by heat treatment ;
After the step (e), a step (f) of forming a third opening penetrating through the second and third insulating films and reaching the lower electrode of the charge storage electrode ;
After the step (f), a step (g) of forming a second electrode metal film for forming an upper electrode of the charge storage electrode on the surface of the third insulating film so as to fill the third opening. ,
After the step (g), a step (h) of patterning the second electrode metal film to form an upper electrode of the charge storage electrode ;
After the step (h), a step (i) of sequentially forming a capacitor insulating film covering the upper electrode surface of the charge storage electrode and a plate electrode covering the capacitor insulating film on the surface of the third insulating film. With
In the step (c), the first electrode metal film is patterned so that the lower electrode of the charge storage electrode and the bit line have the same height .

The step (f) includes a first step of forming an opening having a first opening width reaching the lower electrode of the charge storage electrode in the second and third insulating films, and the third of the openings. 2. The method of manufacturing a semiconductor device according to claim 1, further comprising a second step of side-etching a side wall of a portion formed in the insulating film to make the opening width of the portion the second opening width.