JP3625340B2

JP3625340B2 - Security system

Info

Publication number: JP3625340B2
Application number: JP24740096A
Authority: JP
Inventors: 雅史杉本; 寿人高橋; 真一佐藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-09-19
Filing date: 1996-09-19
Publication date: 2005-03-02
Anticipated expiration: 2016-09-19
Also published as: JPH1091531A

Description

【０００１】
【発明の属する技術分野】
本発明は、セキュリティシステムのうち、特に、アドレスにしたがったデータを記憶装置から読み出しあるいは書き込みする際のセキュリティシステムに関するものである。
【０００２】
【従来の技術】
従来、記憶装置と、この記憶装置内のデータを読み書きする演算処理装置、例えばＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）を含む装置とを有するセキュリティシステムにおいては、記憶装置にコードを入力すると、記憶装置とＣＰＵを含む装置との間の信号線が導通状態となり、記憶装置内のデータの読み出し及び書き込みが可能になる。
【０００３】
【発明が解決しようとする課題】
従来のセキュリティシステムでは、記憶装置にコードを一度入力すると、記憶装置とＣＰＵを含む装置との間の信号線が導通状態となる。この時、一度導通状態となるとその状態が維持され、コードを一度解読すれば、何度でも記憶装置内のデータの読み出し及び書き込みを行うことが可能となり、十分にデータの保護ができないという問題があった。
【０００４】
本発明は上記のような事情を考慮し、一つのコード入力によって全データの読み出し及び書き込みが行われるのを防止し、また、コード及びデータが解読されにくいセキュリティシステムを提供することを目的としている。
【０００５】
【課題を解決するための手段】
上記目的を達成するために本発明のセキュリティシステムは、記憶装置と、この記憶装置のデータを読み出しあるいは書き込みを行うためのアドレス信号を出力するアドレス信号発生手段と、前記アドレス信号をもとに演算を行い第１のコードを出力する第１の制御回路と、前記アドレス信号をもとに演算を行い第２のコードを出力し、且つ前記記憶装置のデータを読み出しあるいは書き込み可能状態、または不可能状態のいずれかに設定する処理命令信号を出力する第２の制御回路と、この第１及び第２のコードが同一か否かを識別する識別信号を前記第２の制御回路へ出力するコード認識回路と、前記処理命令信号が前記記憶装置のデータを読みだしあるいは書き込み不可能状態に設定しているときにダミーデータを出力し、前記ダミーデータを読み出しあるいは書き込み可能状態にするダミーデータ演算回路とを具備し、前記処理命令信号は、前記識別信号をもとに形成されていることを特徴とするものである。
【０００６】
また、前記第１の制御回路からの処理命令信号によりダミーアドレスを演算及び出力するダミーアドレス演算回路を具備したことを特徴とするものである。
更に、前記ダミーアドレス演算回路は、前記アドレス信号発生手段から次のアドレス信号が出力されるまでの間、通常アドレス信号が順次出力されるのと同じタイミングで前記ダミーアドレスを出力することが望ましい。
【０００７】
また、前記第１の制御回路は、前記第１の制御回路に等価な制御回路と、前記識別信号と前記記憶装置のデータを読み出しあるいは書き込み可能状態に設定する前記処理命令信号との論理和をとり前記記憶装置の動作制御命令信号を出力する論理回路とからなることを特徴とするものである。
【０００８】
更に、前記第２の制御回路は、前記アドレス信号発生手段から出力された前記アドレス信号をもとにコードを演算するか否かを判断することが望ましい。
また、前記記憶装置、前記第２の制御回路、前記コード認識回路及び前記ダミーデータ演算回路が同一半導体集積回路中に形成され、前記第１の制御回路及び前記アドレス信号発生手段が別の半導体集積回路中に形成されることが望ましい。
更に、前記アドレス信号発生手段は、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）であることが望ましい。
【０００９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態に係るセキュリティシステムについて説明する。
図１は、本発明の実施の形態にかかるセキュリティシステムの構成図、図２は、本発明の実施の形態にかかるセキュリティシステムの状態遷移図、図３乃至図６は、本発明の実施の形態にかかるセキュリティシステムのタイミングチャートである。
【００１０】
図１に示されているように、第１の装置１は、読みだし専用記憶装置ＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）５と、このＲＯＭ５から出力された信号を制御する制御回路６と、第２の装置２のＣＰＵ１０から出力されたアドレス信号をもとにコードを演算し、出力するコード演算回路７と、第１の装置１のコード演算回路７から出力されたコードと第２の装置２のコード演算回路１２から出力されたコードとを比較するコード認識回路８と、コード認識回路８から出力された識別信号と制御回路６から出力された処理命令信号との論理和をとりＲＯＭ５のＣＳ（ＣｈｉｐＳｅｌｅｃｔ）へ出力する論理回路１４と、制御回路６から出力された処理命令信号をもとにダミーデータを演算し、出力するダミーデータ演算回路９とから構成されている。
【００１１】
また、第２の装置２は、ＣＰＵ１０と、このＣＰＵ１０から出力された信号を制御する制御回路１１と、ＣＰＵ１０から出力されたアドレス信号をもとにコードを演算し、出力するコード演算回路１２と、ＣＰＵ１０から出力されたアドレス信号をもとにダミーアドレスを演算し、出力するダミーアドレス演算回路１３とから構成されている。
【００１２】
尚、本発明の実施の形態にかかるセキュリティシステムの動作は、第１の装置１及び第２の装置２の制御回路６，１１のプログラミングによって、次の４通りに分類することができる。
（１）第２の装置２のＣＰＵ１０が第１装置１のＲＯＭ５のデータを読み出す際に、コードを使用せず、ダミーデータ及びダミーアドレスが出力されない場合。すなわち、ＣＰＵ１０がＲＯＭ５のデータを読み出す場合と同様の場合。
（２）第２の装置２のＣＰＵ１０が第１の装置１のＲＯＭ５のデータを読み出す際に、コードを１つ必要とし、ダミーデータが出力されない場合。
（３）第２の装置２のＣＰＵ１０が第１の装置１のＲＯＭ５のデータを読み出す際に、コードを１つ必要とし、ダミーデータを１つ出力する場合。
（４）第２の装置２のＣＰＵ１０が第１の装置１のＲＯＭ５のデータを読み出す際に、コードを２つ必要とし、ダミーデータが出力されない場合。
【００１３】
以下、この４つの分類にしたがって、本発明の実施の形態にかかるセキュリティシステムの動作について説明する。
まず、（１）の場合、最初にセキュリティシステムの状態は図２の第１の演算状態２１、すなわち初期状態にある。まず、ＣＰＵ１０がＲＯＭ５のデータを引き出すためのアドレス信号を出力する。このアドレス信号は、第１の装置１のコード演算装置７、制御回路６、ダミーデータ演算回路９、ＲＯＭ５、第２の装置２のコード演算回路１２、制御回路１１、ダミーアドレス演算回路１３へ入力される。次に、第１の装置１の制御回路６及び第２の装置２の制御回路１１は、入力されたアドレス信号をもとにＣＰＵ１０がＲＯＭ５のデータを読み出すことに対してコードを必要としないと判断し、ＲＯＭ５は入力されたアドレス信号に基づくデータを第２の装置２へ出力する。すなわち図２の出力状態２６へ遷移する。
【００１４】
（１）の動作のタイミングチャートは、図３に示されている通りである。すなわち、ＣＰＵ１０から出力されたあるアドレス信号に対応して、ＲＯＭ５からデータが出力されており、従来のＣＰＵ１０がＲＯＭ５のデータを読み出す場合と同様である。
【００１５】
次に、（２）の場合、最初にセキュリティシステムの状態は図２の第１の演算状態２１にある。まず、ＣＰＵ１０がＲＯＭ５のデータを引き出すためのアドレス信号を出力する。このアドレス信号は、第１の装置１のコード演算回路７、制御回路６、ダミーデータ演算回路９、ＲＯＭ５、第２の装置２のコード演算回路１２、制御回路１１、ダミーアドレス演算回路１３へ入力される。次に、第１の装置１の制御回路６及び第２の装置２の制御回路１１が、入力されたアドレス信号をもとにＣＰＵ１０がＲＯＭ５のデータを読み出すことに対してコードを必要とすると判断する。すなわち、図２の第２の演算状態２２へ遷移する。
【００１６】
その後、第１の装置１の制御回路６は、この第１の装置１のコード演算回路７に対してアドレス信号をもとにコードａを演算させる。また、第２の装置２の制御回路１１は、この第２の装置２のコード演算回路１２に対してアドレス信号をもとにコードｂを演算させる。次に、第１の装置１のコード演算回路７は、第１の装置１のコード認識回路８へコードａを出力し、第２の装置２のコード演算回路１２は、第１の装置１のコード認識回路８へデータバス信号線４を用いてコードｂを出力する。ここで、第１の装置１のコード認識回路８はコードａとコードｂとを比較し、比較した結果である識別信号を論理回路１４に出力する。両者が異なる場合は初期状態である第１の演算状態２１へ遷移する。両者が同一の場合、図２の第３の演算状態２３へ遷移し、第２の装置２のダミーアドレス演算回路１３は、入力されたアドレス信号をもとにダミーアドレスを演算し、アドレスバス信号線３を用いて第１の装置１へ出力する。第１の装置１の制御回路６及び第２の装置２の制御回路１１は、入力されたアドレス信号をもとに、ＣＰＵ１０がＲＯＭ５のデータを読み出すことに対して第１の装置１からダミーデータを出力せず、更に異なるコードを演算し、比較する必要がないと判断し、この処理命令信号を論理回路１４を経由してＲＯＭ５のＣＳへ出力する。その後、ＲＯＭ５は入力されたアドレス信号に基づくデータを第２の装置２へ出力する。すなわち図２の出力状態２６へ遷移する。
【００１７】
（２）の動作のタイミングチャートは、図４に示されている通りである。まず、ＣＰＵ１０からあるアドレス信号Ａ１がアドレスバス信号線３に出力された後に、データバス信号線４にはコード演算回路１２で演算されたコードＣ１が出力される。次に、アドレスバス信号線３には、通常第２のアドレス信号が出力されるのと同じタイミングで、ダミーアドレスＤＡ１が出力される。その後、データバス信号線４に正のデータＤ１が出力される。従って、コードＣ１及びダミーアドレスＤＡ１を出力させることによって、図４に示されているように、あるアドレス信号Ａ１が出力されてから正のデータＤ１が出力されるまでの時間遅れは、アドレスバス信号線３及びデータバス信号線４をモニターしても判断しにくく、第３者からは、通常の動作と変わらないように見える。
【００１８】
次に、（３）の場合、最初に、セキュリティシステムの状態は図２の第１の演算状態２１にある。まず、ＣＰＵ１０がＲＯＭ５のデータを引き出すためのアドレス信号を出力する。このアドレス信号は、第１の装置１のコード演算回路７、制御回路６、ダミーデータ演算回路９、ＲＯＭ５、第２の装置２のコード演算回路１２、制御回路１１、ダミーアドレス演算回路１３へ入力される。次に、第１の装置１の制御回路６及び第２の装置２の制御回路１１が、入力されたアドレス信号をもとにＣＰＵ１０がＲＯＭ５のデータを読み出すことに対してコードを必要とすると判断する。すなわち、図２の第２の演算状態２２へ遷移する。
【００１９】
その後、第１の装置１の制御回路６は、この第１の装置１内のコード演算回路７に対してアドレス信号をもとにコードａを演算させる。また、第２の装置２の制御回路１１は、第２の装置２内のコード演算回路１２に対してアドレス信号をもとにコードｂを演算させる。次に、第１の装置１のコード演算回路７は、第１の装置１のコード認識回路８へコードａを出力し、第２の装置２のコード演算回路１２は、第１の装置１のコード認識回路８へデータバス信号線４を用いてコードｂを出力する。ここで、第１の装置１のコード認識回路８はコードａとコードｂとを比較し、比較した結果である識別信号を論理回路１４に出力する。両者が異なる場合は図２の初期状態の第１の演算状態２１に遷移する。両者が同一の場合、図２の第３の演算状態２３へ遷移し、第２の装置２のダミーアドレス演算回路１３は、入力されたアドレス信号をもとにダミーアドレスを演算し、アドレスバス信号線３を用いて第１の装置１へ出力する。ここで、図２の第４の演算状態２４へ遷移する。
【００２０】
次に、第１の装置１の制御回路６及び第２の装置２の制御回路１１が、入力されたアドレス信号をもとに、ＣＰＵ１０がＲＯＭ５のデータを読み出すことに対して第１の装置１からダミーデータを１つ出力する必要があり、また、更なるコードを演算し比較する必要はないと判断し、この処理命令信号を論理回路１４へ出力する。次に、第１の装置１のダミーデータ演算回路９に対して、入力されたアドレス値をもとにダミーデータを演算させ、データバス信号線４を用いて第２の装置２へ出力させる。次に、第２の装置２のダミーアドレス演算回路１３は、入力されたアドレス信号をもとに第２のダミーアドレスを演算し、アドレスバス信号線３を用いて第１の装置１へ出力する。次に、ＲＯＭ５は、入力されたアドレス信号に基づく正のデータを第２の装置２へ出力する。すなわち、図２の出力状態２６へ遷移する。
【００２１】
（３）の動作のタイミングチャートは、図５に示されている通りである。まず、ＣＰＵ１０からあるアドレス信号Ａ１がアドレスバス信号線３に出力された後に、データバス信号線４には、本来のデータと同等レベルの出力を示すコードＣ１がコード演算回路１２より出力される。次に、アドレスバス信号線３には、通常第２のアドレス信号が出力されるのと同じタイミングで、ダミーアドレス演算回路１３で演算されたダミーアドレスＤＡ１が出力される。次に、データバス信号線４には、通常データが出力されるのと同じタイミングで、ダミーデータ演算回路９で演算されたダミーデータＤＤ１が出力される。その後、アドレスバス信号線３には、通常第３のアドレス信号が出力されるのと同じタイミングで、ダミーアドレス演算回路１３で演算された第２のダミーアドレスＤＡ２が出力される。この第２のダミーアドレスＤＡ２が出力された後、データバス信号線４には、ＲＯＭ５から正のデータＤ１が出力される。従って、（２）の場合と同様に、図５に示されているように、第３者がアドレスバス信号線３及びデータバス信号線４をモニターした場合、通常と変わらない動作をしているように見える。
【００２２】
次に、（４）の場合について説明する。最初にセキュリティシステムの状態は、第１の演算状態２１にある。まず、ＣＰＵ１０がＲＯＭ５のデータを読み出すためのアドレス信号を入力する。このアドレス信号は、第１の装置１のコード演算回路７、制御回路６、ダミーデータ演算回路９、ＲＯＭ５、第２の装置２のコード演算回路１２、制御回路１１、ダミーアドレス演算回路１３へ入力される。次に、第１の装置１の制御回路６及び第２の装置２の制御回路１１は、入力されたアドレス値をもとにＣＰＵ１０がＲＯＭ５のデータを読み出すことに対してコードを必要とすると判断する。すなわち、図２の第２の演算状態２２へ遷移する。
【００２３】
その後、第１の装置１の制御回路６は、この第１の装置１内のコード演算回路７に対してアドレス信号をもとにコードａを演算させる。また、第２の装置２の制御回路１１は、第２の装置２内のコード演算回路１２に対してアドレス信号をもとにコードｂを演算させる。次に、第１の装置１内のコード演算回路７はコード認識回路８へコードａを出力し、第２装置２内のコード演算回路１２は、第１の装置１のコード認識回路８へデータバス信号線４を用いてコードｂを出力する。ここで、第１の装置１で演算されたコードａと第２の装置２で演算されたコードｂとを比較し、この結果である識別信号を論理回路１４へ出力する。両者が異なる場合は初期状態である図２の第１の演算状態２１に遷移する。両者が同一の場合、図２の第３の演算状態２３へ遷移し、第２の装置２のダミーアドレス演算回路１３は、入力されたアドレス信号をもとにダミーアドレスを演算し、アドレスバス信号線３を用いて第１の装置１へ出力する。すなわち、図２の第５の演算状態２５に遷移する。
【００２４】
次に、第１の装置１の制御回路６及び第２の装置２の制御回路１１は、入力されたアドレス値をもとに、ＣＰＵ１０がＲＯＭ５のデータを読み出すことに対して第１の装置１からダミーデータを出力する必要が無く、また、更なるコードを演算し比較する必要があると判断し、入力されたアドレス信号をもとに、第１の装置１のコード演算回路７にコードｃを演算させ、第２の装置２のコード演算回路１２にコードｄを演算させる。次に、第１の装置１内のコード演算回路７は、第１の装置１内のコード認識回路８へコードｃを出力し、第２の装置２内のコード演算回路１２は、第１の装置１のコード認識回路８へデータバス信号線４を用いてコードｄを出力する。ここで、第１の装置１で演算されたコードｃと第２の装置２で演算されたコードｄとを比較し、識別信号を論理回路１４へ出力する。両者が異なる場合は、初期状態である図２の第１の演算状態２１に戻る。両者が同一の場合、第２の装置２のダミーアドレス演算回路１３は、入力されたアドレス信号をもとに第２のダミーアドレスを演算し、アドレスバス信号線３を用いて第１の装置１へ出力する。次に、論理回路１４を通してＲＯＭ５のＣＳに処理命令信号が入力され、ＲＯＭ５は、入力されたアドレス信号に基づく正のデータを第２の装置２へ出力する。すなわち、出力状態２６へ遷移する。
【００２５】
（４）の動作のタイミングチャートは、図６に示されている通りである。まず、ＣＰＵ１０からあるアドレス信号Ａ１がアドレスバス信号線３に出力された後に、データバス信号線４には、通常のデータと同等レベルの出力を示す第１のコードＣ１がコード演算回路１２で演算され、出力される。次に、アドレスバス信号線３には、通常第２のアドレス信号が出力されるのと同じタイミングで、ダミーアドレス演算回路１３で演算されたダミーアドレスＤＡ１が出力される。次に、データバス信号線４には、通常データが出力されるのと同じタイミングで、通常のデータと同等レベルの出力を示す第２のコードＣ２がコード演算回路１２で演算され、出力される。その後、アドレスバス信号線３には、通常第３のアドレス信号が出力されるのと同じタイミングで、ダミーアドレス演算回路１３で演算された第２のダミーアドレスＤＡ２が出力される。この第２のダミーアドレスＤＡ２が出力された後、データバス信号線４には、ＲＯＭ５より正のデータＤ１が出力される。従って、（２）及び（３）の場合と同様に、図６（ｂ）に示されているように、アドレス信号Ａ１が入力されてから正のデータＤ１が出力されるまでにある程度の時間を要したとしても、第３者がアドレスバス信号線３及びデータバス信号線４をモニターした場合には、通常の動作と変わらないように見える。
【００２６】
データバス信号線３やアドレスバス信号線４を介して、入力されたアドレス新お愚に基づいて演算されたダミーデータまたはダミーアドレスや、データと同等レベルの出力を示すコードを通信することによって、第３者が第１の装置１と第２の装置２との間のデータバス信号線４またはアドレスバス信号線３をモニターしても、通常のアドレス信号またはデータの出力と変わらないようにみえるため、あるアドレス信号に対応したデータの真偽を見分けることが非常に困難である。
【００２７】
尚、本発明は上記実施の形態に限定されず、セキュリティシステムの動作は上記４つの場合以外、または、各々の組合わせ等の分類を設定することが可能なので、第３者が容易に動作パターンを解析し、データの読み取りを行うことは非常に困難である。
【００２８】
また、第１の装置１と第２の装置２とは同じ半導体集積回路上ではなく、別個に存在し、ＲＯＭ５のデータを有線又は無線で通信するような場合でも可能である。
【００２９】
また、記憶装置は、ＲＯＭ５に限定されず、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓｒｅａｄｗｒｉｔｅＭｅｍｏｒｙ）や、ＥＰＲＯＭ（ＥｒａｓａｂｌｅａｎｄＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）等を用いることも可能である。
【００３０】
【発明の効果】
本発明によれば、アドレスバス信号線またはデータバス信号線にダミーアドレスまたはダミーデータを混在させることによって、第３者がアドレスバス信号線またはデータバス信号線をモニターした場合に、真のデータを解読し、データの読み出しあるいは書き込みを行うことを困難にすることが可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかるセキュリティシステムの構成図。
【図２】本発明の実施の形態にかかるセキュリティシステムの状態遷移図。
【図３】本発明の実施の形態にかかるセキュリティシステムのタイミングチャート。
【図４】本発明の実施の形態にかかるセキュリティシステムのタイミングチャート。
【図５】本発明の実施の形態にかかるセキュリティシステムのタイミングチャート。
【図６】本発明の実施の形態にかかるセキュリティシステムのタイミングチャート。
【符号の説明】
１…第１の装置、
２…第２の装置、
３…アドレスバス信号線、
４…データバス信号線、
５…ＲＯＭ、
６，１１…制御回路、
７，１２…コード演算回路、
８…コード認識回路、
９…ダミーデータ演算回路、
１０…ＣＰＵ、
１３…ダミーアドレス演算回路、
１４…論理回路、
２１…第１の演算状態、
２２…第２の演算状態、
２３…第３の演算状態、
２４…第４の演算状態、
２５…第５の演算状態、
２６…出力状態[0001]
BACKGROUND OF THE INVENTION
In particular, the present invention relates to a security system for reading or writing data according to an address from a storage device.
[0002]
[Prior art]
Conventionally, in a security system having a storage device and an arithmetic processing device that reads and writes data in the storage device, for example, a device including a CPU (Central Processing Unit), when a code is input to the storage device, the storage device and the CPU are connected. A signal line between the device and the device including the device becomes conductive, and data can be read from and written to the memory device.
[0003]
[Problems to be solved by the invention]
In a conventional security system, once a code is input to a storage device, a signal line between the storage device and a device including a CPU is in a conductive state. At this time, once the conduction state is established, the state is maintained. Once the code is decoded, the data in the storage device can be read and written any number of times, and the data cannot be sufficiently protected. there were.
[0004]
In consideration of the above-described circumstances, an object of the present invention is to provide a security system that prevents reading and writing of all data by one code input and that makes it difficult for codes and data to be decoded. .
[0005]
[Means for Solving the Problems]
To achieve the above object, the security system of the present invention comprises a storage device, an address signal generating means for outputting an address signal for reading or writing data in the storage device, and an operation based on the address signal. And a first control circuit that outputs a first code and performs an operation based on the address signal to output a second code and read or write data in the storage device, or impossible Code recognition for outputting to the second control circuit an identification signal for identifying whether the first and second codes are the same as the second control circuit that outputs a processing command signal to be set to one of the states A dummy data is output when the circuit and the processing command signal are set to read or write impossible data of the storage device, ; And a dummy data calculating circuit for an over data to read or write enabled state, the processing instruction signal is characterized in that it is formed on the basis of the identification signal.
[0006]
In addition, a dummy address calculation circuit is provided that calculates and outputs a dummy address in accordance with a processing command signal from the first control circuit.
Further, it is desirable that the dummy address arithmetic circuit outputs the dummy address at the same timing as the normal address signals are sequentially output until the next address signal is output from the address signal generating means.
[0007]
In addition, the first control circuit performs a logical sum of a control circuit equivalent to the first control circuit and the processing command signal for setting the identification signal and the data in the storage device to be in a readable or writable state. And a logic circuit that outputs an operation control command signal of the storage device.
[0008]
Further, it is preferable that the second control circuit determines whether or not to calculate a code based on the address signal output from the address signal generating means.
The storage device, the second control circuit, the code recognition circuit, and the dummy data operation circuit are formed in the same semiconductor integrated circuit, and the first control circuit and the address signal generating means are separate semiconductor integrated circuits. It is desirable that it be formed in the circuit.
Furthermore, the address signal generating means is preferably a CPU (Central Processing Unit).
[0009]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a security system according to an embodiment of the present invention will be described with reference to the drawings.
1 is a configuration diagram of a security system according to an embodiment of the present invention, FIG. 2 is a state transition diagram of the security system according to the embodiment of the present invention, and FIGS. 3 to 6 are embodiments of the present invention. It is a timing chart of the security system concerning.
[0010]
As shown in FIG. 1, the first device 1 includes a read-only storage device ROM (Read Only Memory) 5, a control circuit 6 that controls a signal output from the ROM 5, and a second device. 2 calculates a code based on the address signal output from the CPU 10 and outputs the code; the code output from the code calculation circuit 7 of the first device 1 and the code calculation of the second device 2 The code recognition circuit 8 that compares the code output from the circuit 12, the logical sum of the identification signal output from the code recognition circuit 8 and the processing command signal output from the control circuit 6, and the CS (Chip Select) of the ROM 5 ) And a dummy data operation circuit 9 for calculating and outputting dummy data based on the processing command signal output from the control circuit 6. ing.
[0011]
The second device 2 includes a CPU 10, a control circuit 11 that controls a signal output from the CPU 10, a code calculation circuit 12 that calculates and outputs a code based on an address signal output from the CPU 10, and The dummy address calculation circuit 13 calculates a dummy address based on an address signal output from the CPU 10 and outputs the dummy address.
[0012]
The operation of the security system according to the embodiment of the present invention can be classified into the following four types by programming the control circuits 6 and 11 of the first device 1 and the second device 2.
(1) When the CPU 10 of the second device 2 reads the data in the ROM 5 of the first device 1, no code is used and dummy data and dummy addresses are not output. That is, the same case as the case where the CPU 10 reads the data of the ROM 5.
(2) When the CPU 10 of the second device 2 reads out data from the ROM 5 of the first device 1, one code is required and dummy data is not output.
(3) When the CPU 10 of the second device 2 reads out data from the ROM 5 of the first device 1, one code is required and one dummy data is output.
(4) When the CPU 10 of the second device 2 reads data from the ROM 5 of the first device 1 and requires two codes, dummy data is not output.
[0013]
The operation of the security system according to the embodiment of the present invention will be described below according to these four classifications.
First, in the case of (1), the state of the security system is first in the first calculation state 21 of FIG. 2, that is, in the initial state. First, the CPU 10 outputs an address signal for extracting data from the ROM 5. This address signal is input to the code arithmetic unit 7 of the first device 1, the control circuit 6, the dummy data arithmetic circuit 9, the ROM 5, the code arithmetic circuit 12 of the second device 2, the control circuit 11, and the dummy address arithmetic circuit 13. Is done. Next, the control circuit 6 of the first device 1 and the control circuit 11 of the second device 2 do not need a code for the CPU 10 to read out the data in the ROM 5 based on the input address signal. The ROM 5 determines and outputs data based on the input address signal to the second device 2. That is, the state transits to the output state 26 in FIG.
[0014]
The timing chart of the operation (1) is as shown in FIG. That is, data is output from the ROM 5 in response to a certain address signal output from the CPU 10, which is the same as when the conventional CPU 10 reads out data from the ROM 5.
[0015]
Next, in the case of (2), the state of the security system is first in the first calculation state 21 of FIG. First, the CPU 10 outputs an address signal for extracting data from the ROM 5. This address signal is input to the code operation circuit 7, the control circuit 6, the dummy data operation circuit 9, the ROM 5, the code operation circuit 12, the control circuit 11, and the dummy address operation circuit 13 of the first device 1. Is done. Next, the control circuit 6 of the first device 1 and the control circuit 11 of the second device 2 determine that a code is required for the CPU 10 to read data in the ROM 5 based on the input address signal. To do. That is, the state transits to the second calculation state 22 in FIG.
[0016]
Thereafter, the control circuit 6 of the first device 1 causes the code operation circuit 7 of the first device 1 to calculate the code a based on the address signal. Further, the control circuit 11 of the second device 2 causes the code operation circuit 12 of the second device 2 to calculate the code b based on the address signal. Next, the code operation circuit 7 of the first device 1 outputs the code a to the code recognition circuit 8 of the first device 1, and the code operation circuit 12 of the second device 2 receives the code operation circuit 12 of the first device 1. The code b is output to the code recognition circuit 8 using the data bus signal line 4. Here, the code recognition circuit 8 of the first device 1 compares the code a and the code b, and outputs an identification signal as a result of the comparison to the logic circuit 14. When the two are different, the state transits to the first calculation state 21 which is an initial state. When both are the same, the state transits to the third operation state 23 in FIG. 2, and the dummy address operation circuit 13 of the second device 2 calculates a dummy address based on the input address signal, and the address bus signal Output to the first device 1 using line 3. The control circuit 6 of the first device 1 and the control circuit 11 of the second device 2 receive dummy data from the first device 1 in response to the CPU 10 reading data in the ROM 5 based on the input address signal. Is output, and it is determined that it is not necessary to compare and calculate different codes. This processing instruction signal is output to the CS of the ROM 5 via the logic circuit 14. Thereafter, the ROM 5 outputs data based on the input address signal to the second device 2. That is, the state transits to the output state 26 in FIG.
[0017]
The timing chart of the operation (2) is as shown in FIG. First, after an address signal A1 is output from the CPU 10 to the address bus signal line 3, the code C1 calculated by the code calculation circuit 12 is output to the data bus signal line 4. Next, the dummy address DA1 is output to the address bus signal line 3 at the same timing as the second address signal is normally output. Thereafter, positive data D1 is output to the data bus signal line 4. Therefore, by outputting the code C1 and the dummy address DA1, as shown in FIG. 4, the time delay from the output of a certain address signal A1 to the output of the positive data D1 is the address bus signal. Even if the line 3 and the data bus signal line 4 are monitored, it is difficult to judge, and it appears to the third party that it is not different from the normal operation.
[0018]
Next, in the case of (3), first, the state of the security system is in the first calculation state 21 of FIG. First, the CPU 10 outputs an address signal for extracting data from the ROM 5. This address signal is input to the code operation circuit 7, the control circuit 6, the dummy data operation circuit 9, the ROM 5, the code operation circuit 12, the control circuit 11, and the dummy address operation circuit 13 of the first device 1. Is done. Next, the control circuit 6 of the first device 1 and the control circuit 11 of the second device 2 determine that a code is required for the CPU 10 to read data in the ROM 5 based on the input address signal. To do. That is, the state transits to the second calculation state 22 in FIG.
[0019]
Thereafter, the control circuit 6 of the first device 1 causes the code operation circuit 7 in the first device 1 to calculate the code a based on the address signal. In addition, the control circuit 11 of the second device 2 causes the code operation circuit 12 in the second device 2 to calculate the code b based on the address signal. Next, the code arithmetic circuit 7 of the first device 1 outputs the code a to the code recognition circuit 8 of the first device 1, and the code arithmetic circuit 12 of the second device 2 The code b is output to the code recognition circuit 8 using the data bus signal line 4. Here, the code recognition circuit 8 of the first device 1 compares the code a and the code b, and outputs an identification signal as a result of the comparison to the logic circuit 14. If the two are different, the process shifts to the first calculation state 21 in the initial state of FIG. When both are the same, the state transits to the third operation state 23 in FIG. 2, and the dummy address operation circuit 13 of the second device 2 calculates a dummy address based on the input address signal, and the address bus signal Output to the first device 1 using line 3. Here, the state transits to the fourth calculation state 24 of FIG.
[0020]
Next, the control circuit 6 of the first device 1 and the control circuit 11 of the second device 2 read the data in the ROM 5 based on the input address signal, and the first device 1. It is determined that it is necessary to output one dummy data from, and that it is not necessary to calculate and compare further codes, and this processing instruction signal is output to the logic circuit 14. Next, the dummy data calculation circuit 9 of the first device 1 is caused to calculate dummy data based on the input address value and output to the second device 2 using the data bus signal line 4. Next, the dummy address calculation circuit 13 of the second device 2 calculates a second dummy address based on the input address signal and outputs it to the first device 1 using the address bus signal line 3. . Next, the ROM 5 outputs positive data based on the input address signal to the second device 2. That is, the state transits to the output state 26 in FIG.
[0021]
The timing chart of the operation (3) is as shown in FIG. First, after an address signal A1 is output from the CPU 10 to the address bus signal line 3, a code C1 indicating an output of the same level as the original data is output from the code arithmetic circuit 12 to the data bus signal line 4. Next, the dummy address DA1 calculated by the dummy address calculation circuit 13 is output to the address bus signal line 3 at the same timing as when the second address signal is normally output. Next, dummy data DD1 calculated by the dummy data calculation circuit 9 is output to the data bus signal line 4 at the same timing as normal data is output. Thereafter, the second dummy address DA2 calculated by the dummy address calculation circuit 13 is output to the address bus signal line 3 at the same timing as the third address signal is normally output. After the second dummy address DA2 is output, positive data D1 is output from the ROM 5 to the data bus signal line 4. Therefore, as in the case of (2), when the third party monitors the address bus signal line 3 and the data bus signal line 4 as shown in FIG. looks like.
[0022]
Next, the case of (4) will be described. Initially, the state of the security system is in the first computation state 21. First, the CPU 10 inputs an address signal for reading data in the ROM 5. This address signal is input to the code operation circuit 7, the control circuit 6, the dummy data operation circuit 9, the ROM 5, the code operation circuit 12, the control circuit 11, and the dummy address operation circuit 13 of the first device 1. Is done. Next, the control circuit 6 of the first device 1 and the control circuit 11 of the second device 2 determine that a code is required for the CPU 10 to read the data in the ROM 5 based on the input address value. To do. That is, the state transits to the second calculation state 22 in FIG.
[0023]
Thereafter, the control circuit 6 of the first device 1 causes the code operation circuit 7 in the first device 1 to calculate the code a based on the address signal. In addition, the control circuit 11 of the second device 2 causes the code operation circuit 12 in the second device 2 to calculate the code b based on the address signal. Next, the code operation circuit 7 in the first device 1 outputs the code a to the code recognition circuit 8, and the code operation circuit 12 in the second device 2 sends data to the code recognition circuit 8 in the first device 1. The code b is output using the bus signal line 4. Here, the code “a” calculated by the first device 1 is compared with the code “b” calculated by the second device 2, and an identification signal as a result is output to the logic circuit 14. If the two are different, the process shifts to the first calculation state 21 in FIG. When both are the same, the state transits to the third operation state 23 in FIG. 2, and the dummy address operation circuit 13 of the second device 2 calculates a dummy address based on the input address signal, and the address bus signal Output to the first device 1 using line 3. That is, the state transits to the fifth calculation state 25 in FIG.
[0024]
Next, the control circuit 6 of the first device 1 and the control circuit 11 of the second device 2 are configured so that the CPU 10 reads the data in the ROM 5 based on the input address value. It is determined that there is no need to output dummy data from and that further codes need to be calculated and compared, and the code c is sent to the code calculation circuit 7 of the first device 1 based on the input address signal. And the code calculation circuit 12 of the second device 2 calculates the code d. Next, the code arithmetic circuit 7 in the first device 1 outputs the code c to the code recognition circuit 8 in the first device 1, and the code arithmetic circuit 12 in the second device 2 The code d is output to the code recognition circuit 8 of the device 1 using the data bus signal line 4. Here, the code c calculated by the first device 1 and the code d calculated by the second device 2 are compared, and an identification signal is output to the logic circuit 14. If they are different, the process returns to the first calculation state 21 of FIG. 2 which is the initial state. When both are the same, the dummy address calculation circuit 13 of the second device 2 calculates the second dummy address based on the input address signal, and uses the address bus signal line 3 for the first device 1. Output to. Next, a processing command signal is input to the CS of the ROM 5 through the logic circuit 14, and the ROM 5 outputs positive data based on the input address signal to the second device 2. That is, the state transits to the output state 26.
[0025]
The timing chart of the operation (4) is as shown in FIG. First, after a certain address signal A1 is output from the CPU 10 to the address bus signal line 3, a first code C1 indicating an output of the same level as normal data is calculated by the code arithmetic circuit 12 on the data bus signal line 4. And output. Next, the dummy address DA1 calculated by the dummy address calculation circuit 13 is output to the address bus signal line 3 at the same timing as when the second address signal is normally output. Next, the second code C2 indicating the output at the same level as the normal data is calculated and output to the data bus signal line 4 at the same timing as the normal data is output. . Thereafter, the second dummy address DA2 calculated by the dummy address calculation circuit 13 is output to the address bus signal line 3 at the same timing as the third address signal is normally output. After the second dummy address DA2 is output, positive data D1 is output from the ROM 5 to the data bus signal line 4. Accordingly, as in the cases (2) and (3), as shown in FIG. 6B, a certain amount of time is required from the input of the address signal A1 to the output of the positive data D1. Even if it is necessary, when the third party monitors the address bus signal line 3 and the data bus signal line 4, it seems to be the same as the normal operation.
[0026]
By communicating via the data bus signal line 3 or the address bus signal line 4 dummy data or dummy address calculated based on the input address new stupid, or a code indicating an output of the same level as the data, Even if a third party monitors the data bus signal line 4 or the address bus signal line 3 between the first device 1 and the second device 2, it does not seem to be different from the output of a normal address signal or data. For this reason, it is very difficult to determine whether the data corresponding to a certain address signal is true or false.
[0027]
Note that the present invention is not limited to the above-described embodiment, and the operation of the security system is not limited to the above four cases, or a combination such as a combination of each can be set. It is very difficult to analyze and read data.
[0028]
In addition, the first device 1 and the second device 2 are not on the same semiconductor integrated circuit but exist separately, and the data in the ROM 5 can be communicated by wire or wirelessly.
[0029]
Further, the storage device is not limited to the ROM 5, and a RAM (Random Access read write Memory), an EPROM (Erasable and Programmable Read Only Memory), or the like can also be used.
[0030]
【The invention's effect】
According to the present invention, when the third party monitors the address bus signal line or the data bus signal line by mixing the dummy address or the dummy data in the address bus signal line or the data bus signal line, the true data is displayed. Decoding and making it difficult to read or write data.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of a security system according to an embodiment of the present invention.
FIG. 2 is a state transition diagram of the security system according to the embodiment of the present invention.
FIG. 3 is a timing chart of the security system according to the embodiment of the present invention.
FIG. 4 is a timing chart of the security system according to the embodiment of the present invention.
FIG. 5 is a timing chart of the security system according to the embodiment of the present invention.
FIG. 6 is a timing chart of the security system according to the embodiment of the present invention.
[Explanation of symbols]
1 ... first device,
2 ... second device,
3 ... Address bus signal line,
4 Data bus signal line,
5 ... ROM,
6, 11 ... control circuit,
7, 12 ... code operation circuit,
8: Code recognition circuit,
9: dummy data operation circuit,
10 ... CPU,
13: Dummy address arithmetic circuit,
14 ... logic circuit,
21 ... first calculation state,
22 ... 2nd calculation state,
23: Third calculation state,
24: Fourth calculation state,
25 ... Fifth calculation state,
26 ... Output state

Claims

A storage device;
Address signal generating means for outputting an address signal for reading or writing data in the storage device;
A first control circuit that performs an operation based on the address signal and outputs a first code;
A second operation for performing a calculation based on the address signal and outputting a second code, and outputting a processing command signal for setting the data in the storage device to either a readable or writable state or an impossible state; A control circuit;
A code recognition circuit for outputting an identification signal for identifying whether or not the first and second codes are the same to the second control circuit;
A dummy data operation circuit that outputs dummy data when the processing instruction signal sets the data in the storage device to a state in which reading or writing cannot be performed, and makes the dummy data read or writable;
The security system, wherein the processing command signal is formed based on the identification signal.

2. The security system according to claim 1, further comprising a dummy address calculation circuit that calculates and outputs a dummy address in accordance with a processing command signal from the first control circuit.

The dummy address arithmetic circuit outputs the dummy address at the same timing as normal address signals are sequentially output until a next address signal is output from the address signal generating means. Item 3. The security system according to item 2.

The second control circuit takes a logical sum of a control circuit equivalent to the first control circuit and the processing command signal for setting the identification signal and data in the storage device to be in a readable or writable state. 2. The security system according to claim 1, further comprising a logic circuit that outputs an operation control command signal of the storage device.

2. The security system according to claim 1, wherein the second control circuit determines whether or not to calculate a code based on the address signal output from the address signal generating means.

The storage device, the second control circuit, the code recognition circuit, and the dummy data operation circuit are formed in the same semiconductor integrated circuit, and the first control circuit and the address signal generating means are in another semiconductor integrated circuit. The security system according to claim 1, wherein the security system is formed as follows.

2. The security system according to claim 1, wherein the address signal generating means is a CPU (Central Processing Unit).