JP3613265B2

JP3613265B2 - board

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Publication number: JP3613265B2
Application number: JP2002183807A
Authority: JP
Inventors: 健二柏木; 明山際; 良一栗原; 雅雄井上; 俊次武隈
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2002-06-25
Filing date: 2002-06-25
Publication date: 2005-01-26
Anticipated expiration: 2020-01-26
Also published as: JP2003133945A

Description

【０００１】
【産業上の利用分野】
本発明はＣＰＵやメモリ等の素子間（例えばＣＭＯＳ等により構成されたデジタル回路間又はその機能ブロック間）での信号伝送のための技術に関し、特に、複数の素子が同一の伝送線に接続されるバス伝送を高速に行うための技術に関する。
【０００２】
【従来の技術】
半導体集積回路装置により構成されたデジタル回路間の信号伝送を高速に行うための技術として、信号振幅を１Ｖのような小振幅で伝達する低振幅インタフェースに関する技術があげられる。
【０００３】
低振幅インタフェースの代表的なものとして、ＧＴＬ（ＧｕｎｎｉｎｇＴｒａｎｓｃｅｉｖｅｒＬｏｇｉｃ）インタフェースやＣＴＴ（ＣｅｎｔｅｒＴａｐｐｅｄＴｅｒｍｉｎａｔｉｏｎ）インタフェースがある。
【０００４】
これらの低振幅インタフェースについては、例えば日経エレクトロニクス９月２７日号Ｐ２６９〜２９０（日経ＢＰ社、平成５年発行）に詳しく記載されている。
【０００５】
一方、デジタル回路間の信号の高速伝送を実現するには信号振幅を小さくするとともに、インピーダンス整合をとったバス設計を行うことが必要である。
【０００６】
特に近年半導体集積回路の益々の高速化によって、信号波形の立ち上り速度や立ち下り速度が早まることにより、インピーダンスの不整合による波形歪が無視できなくなっている。このため、インピーダンスの整合設計はますます重要な課題となる。
【０００７】
このインピーダンスの整合設計の重要性を従来の技術の１例である図１に示す例で説明する。
【０００８】
図１は伝送線路に分岐配線がある場合の例を示す。終端電源６０、６１及び終端抵抗５０、５１により終端された伝送線路１００には、送信回路ブロック１と受信回路ブロック２、３、４が接続される。
【０００９】
この例において、伝送線路１００のインピーダンスは５０Ω、分岐配線１１〜１４のインピーダンスは５０Ω、終端抵抗５０、５１はそれぞれ５０Ω、終端電源６０、６１は０．５Ｖ、そして送信回路２１のオン抵抗は１０Ωとする。
【００１０】
また、送信回路２１はＨｉｇｈ出力時には伝送線路１１を１Ｖ電源と接続し、Ｌｏｗ出力時にはグランド、すなわち０Ｖと接続する回路であり、また図中の３２〜３４は受信回路とする。
【００１１】
このバスにおいて、送信回路２１がＬｏｗ出力からＨｉｇｈ出力に切り替わるとき、図中の各点に信号がどのように伝わるかを説明する。
【００１２】
まず、送信回路２１からＬｏｗ出力を出している時の伝送線路１００の電位を求めると、このときの伝送線路の電圧は終端電源０．５Ｖを終端抵抗５０、５１と送信回路２１のオン抵抗によって分圧された電圧となるから、
０．５×１０／（１０＋２５）＝０．１４（Ｖ）
である。
【００１３】
次に送信回路の出力をＬｏｗからＨｉｇｈへと切り替え、信号が図１のＡ点に伝わるときの電位を求める。
【００１４】
送信回路を切り替えた直後は、送信回路２１の電源１Ｖが送信回路のオン抵抗と伝送線路１１のインピーダンス５０Ωとによって分圧されるため、Ａ点での電位上昇分は
１×５０／（５０＋１０）＝０．８３（Ｖ）
となる。さきに求めた初期電圧０．１４Ｖをこの上昇分に加えた０．９７Ｖ（Ｖ）が求めるＡ点における電位である。
【００１５】
さらに、この振幅０．８３Ｖの波形が分岐点Ｂ点に到達したときを考える。
【００１６】
伝送線路１１から伝送線路１００を見ると、左右２方に分かれているため、伝送線路１１から見た伝送線路１００の見かけ上のインピーダンスは、伝送線路１００のインピーダンス５０Ωの半分、すなわち２５Ωに見える。一方、伝送線路１１のインピーダンスは５０Ωであるので、Ｂ点においてインピーダンスの不整合による反射が起こる。
【００１７】
このインピーダンス不整合による反射係数を求めると
（５０ー２５）／（５０＋２５）＝０．３３
となり、Ａ点に伝わった０．８３Ｖの信号振幅のうち、１／３に相当する振幅０．２８Ｖの信号が反射し、送信回路側に戻る。残りの振幅０．５５Ｖの信号が一回目の透過波となって伝送線路１００に伝わる。よって、透過信号の電位はこの０．５５Ｖに初期電位を加えた電位、すなわち０．６９Ｖとなる。
【００１８】
送信回路に戻った０．２８Ｖ振幅の信号は送信回路に到達すると全反射をし、再びＢ点に到達する。このうち２／３が伝送線路１００に出て、１／３が再び伝送線路１１に戻る。このように信号は伝送線路１１を幾度も往復し、その都度、Ｂ点に到達した波形は、その２／３を伝送線路１００に出力する。こうして、Ａ点に伝わった０．８３Ｖの振幅を少しずつ伝送線路１００に伝えていくのである。
【００１９】
話を元に戻し、先ほどのＢ点で通過した信号に注目する。この伝送線路１００に伝わった０．６９Ｖの信号がＣ点に伝わると、前方に５０Ωの伝送線路が２本見え、前方の合成インピーダンス２５Ωと、いままで伝わってきた伝送線路のインピーダンス５０Ωとのインピーダンスの不整合による反射が起こる。
【００２０】
反射係数を求めると、
（５０ー２５）／（５０＋２５）＝０．３３
となり、Ｃ点を通り抜ける波形の電位は、Ｂ点の信号振幅０．５５Ｖに透過率２／３（＝１−１／３）を掛け、初期電位を加えた電位となる。すなわち、
０．５５×２／３＋０．１４＝０．５０（Ｖ）となる。
【００２１】
同様の反射が点Ｅ、点Ｇでも起こり、それぞれの電位は０．３８（Ｖ）、０．３０（Ｖ）となる。
【００２２】
【発明が解決しようとする課題】
これらの結果を示したのが図２である。図２において、（ａ）は図１に示す点Ｃに着目し、点Ｃに入ってくる信号であるＢ点と点Ｃから出て行く信号である点Ｄと点Ｅの信号を示したものであり、説明のため点Ａの信号も示している。同様に（ｂ）は点Ｅに着目した信号波形を示した図、（ｃ）は点Ｇに着目した信号波形を示した図である。図２中、２０１は図１におけるＡ点の信号波形、２０２はＢ点、２０３はＣ点、２０４はＤ点、２０５はＥ点、２０６はＦ点、２０７はＧ点、２０８はＨ点の信号波形を示している。信号の立ち下り時においても、同様のことがおこり、そのときの信号波形は図３のようになる。図３においても、２０１から２０８はそれぞれ図１におけるＡ点からＨ点までの信号波形を示す。
【００２３】
このように従来の信号伝送回路を用いると、送信回路２１からの最初の波形は受信回路において、みな、信号のＨｉｇｈ、Ｌｏｗを確定する基準電圧Ｖｒｅｆ（上記条件では０．５Ｖ）を越えられないことがわかる。
【００２４】
また、分岐点Ｃ、Ｅ、Ｇにおいて分岐配線内に入った信号は、伝送線路１１と同様、分岐配線内で反射を繰り返し、反射波形が分岐点に戻ってきたとき、信号の２／３が伝送線路１００に出る。これが、伝送線路１００における波形の歪の原因になる。
【００２５】
このように、分岐配線では各分岐点において反射が起こり、それぞれの反射による電位降下が重なることで、送信回路の遠方での信号電位の上昇が遅れ、その結果、遅延時間が増える。
【００２６】
さらに、前記の文献にて開示された回路では送信回路のオン抵抗を特殊な値である１００Ωにすることで、送信回路に供給される電源電圧に３．３Ｖを与えても伝送線上で１Ｖ振幅を実施しているが、オン抵抗を特殊な値とすることは、現在広く使われている１０Ω前後のオン抵抗を持つトランジスタを無意味なものとしてしまう。
【００２７】
また、このように送信回路のオン抵抗を高い値とすることは、送信回路で消費する電力を大きくすることとなり、消費電力が増大するという問題もある。
【００２８】
更に、受信回路ブロックに入り込む信号が受信回路ブロック内で反射を繰返すことによって生じる信号波形の歪みの問題が残る。
【００２９】
【課題を解決するための手段】
この問題を解決するために、送信回路のオン抵抗を現在広く使われている１０Ωのままとし、伝送線路１１、１２、１３、１４と伝送線路１００との間に伝送線路１１、１２、１３、１４のインピーダンスから伝送線路１００のインピーダンスの半分の値を引いた値またはその近傍の値の抵抗値を持つ素子を挿入する発明を創作するに至り、この発明により前述の問題はほぼ解決するに至った。
【００３０】
しかし、送信回路２１及び受信回路３２〜３４が伝送線路１１〜１４と直接接続されているのは、あくまでも理想状態である。現実には送信回路２１及び受信回路３２〜３４はＩＣ／ＬＳＩパッケ−ジに封入されているため、回路チップと入出力端子間にはパッケ−ジのリ−ドフレ−ム、またはパッケ−ジ内配線パタ−ンが存在する。このリ−ドフレ−ムまたはパッケ−ジ内配線パタ−ンは、伝送線路１１〜１４との特性インピ−ダンスマッチングをしていないため、集中インダクタンスと集中容量に見え、伝送波形を振動させるため、高速伝送を不可能とするわけである。
【００３１】
この状態を第９図を用いて説明する。
【００３２】
図９は、伝送線路１１〜１４とリ−ドフレ−ムまたはパッケ−ジ内配線パタ−ンが特性インピ−ダンスマッチングされていない場合の例で、図中図１と同番号同記号は、図１と同様の部位である。但し、送信回路、受信回路は１０Ω前後のオン抵抗値を持つものである。現状では、ＬＳＩやモジュ−ル等のリ−ドフレ−ム、またはパッケ−ジ内配線パタ−ンは、異種のパッケ−ジ、更には１つのパッケ−ジ内でも各ピンによって特性インピ−ダンスが異なっている。したがって、伝送線路１１〜１４とは特性インピ−ダンスマッチングがとれていないため、そのアンマッチング分が見かけ上インダクタンス９０〜９３や容量１１０〜１１３に見えてくる。
【００３３】
このアンマッチングの状態のままの信号伝搬の結果を示したのが図１０である。（ａ）〜（ｃ）は、図９におけるＢ点（７０２）の波形は、インダクタンス９０の影響で、波形がオ−バ−シュ−トをおこすがＣ、Ｅ、Ｇ点では受信回路から反射して分岐点に戻る波形Ｄ、Ｆ、Ｈ点が、容量１１１〜１１３の影響で立ち上りがなまってしまい、電位がなかなか上がらないのが判る。また、全体的に波形が振動をおこし、送信端から遠くの受信端では基準電圧Ｖｒｅｆを何回もクロスする。従って、反射による電位降下が顕著に見えること、及び波形振動により信号確定時間が延びるため、高速信号伝送回路の効果を半減させてしまう結果となる。
【００３４】
現在、ロジックＬＳＩやモジュ−ル等では、プロセスの微細化でゲ−ト規模増加に伴うピン数の増加によりパッケ−ジが大きくなり、リ−ドフレ−ムやパッケ−ジ内配線パタ−ンが長くなるのは避けられなくなっている。その増加分に比例してパッケ−ジの容量、またはリ−ドフレ−ムやパッケ−ジ内配線パタ−ンのインダクタンスが増加しているのが現状である。一般的に、基板の特性インピ−ダンスは６０Ω〜１００Ωを使用するが、ＬＳＩやモジュ−ルはパッケ−ジの形状によってもその値は変わるが、例えばＰＧＡ（ＰｉｎＧｒｉｄＡｒｒａｙ）パッケ−ジのパッケ−ジ内配線パタ−ンの特性インピ−ダンスは、４０Ω〜５０Ωぐらいと基板の特性インピ−ダンスよりも低くなっている。
【００３５】
本発明の目的は、分岐配線を持った伝送線路において、伝送線路での信号電位の落ち込みの抑え込みと分岐配線内での反射の繰り返しの防止し、送／受信回路と伝送線路間のリ−ドフレ−ムまたはパッケ−ジ内配線パタ−ンも伝送線路とマッチングさせることで、実機へ適用しても波形を振動させずに伝送できること、及びバス上の低振幅を実現し、高速に信号の伝送を行なうことが可能な信号伝送回路を提供することにある。
【００３６】
本発明は、１つ以上の送信回路を有する内部ユニットと、前記内部ユニットを１つ以上有するユニットが１つ以上有り、１つ以上の受信回路を有する内部ユニットと、前記内部ユニットを１つ以上有するユニットが１つ以上有り、送／受信回路とユニット間をつなぐための内部ユニット内に構成される第１の伝送線路と、内部ユニットとユニットの入出力端子をつなぐためのユニット内に構成される第２の伝送線路と、ユニットの入出力端子間をつなぐ第３の伝送線路とからなる信号伝送回路において、第３の伝送線路の特性インピ−ダンス値またはその近傍の抵抗値を持つ素子によって前記第３の伝送線路の終端を行い、さらに第２の伝送線路のインピ−ダンスから前記第３の伝送線路のインピ−ダンスの半分の値を引いた値またはその近傍の抵抗値を持つ素子を第２の伝送線路と、第３の伝送線路の間に設けること、及び第１の伝送線路と、第２の伝送線路のインピ−ダンスを同じ値またはその近傍のインピ−ダンスにする。
【００３７】
また、１つ以上の送信回路または受信回路を有する内部ユニットと前記内部ユニットを１つ以上有するユニットが２つ以上有り、送／受信回路とユニット間をつなぐための内部ユニット内に構成される第１の伝送線路と、内部ユニットとユニットの入出力端子をつなぐためのユニット内に構成される第２の伝送線路と、ユニットの入出力端子間をつなぐ第３の伝送線路とからなる信号伝送回路において、第３の伝送線路の特性インピ−ダンス値またはその近傍の抵抗値を持つ素子によって前記第３の伝送線路の終端を行い、さらに第２の伝送線路のインピ−ダンスから前記第３の伝送線路のインピ−ダンスの半分の値を引いた値またはその近傍の抵抗値を持つ素子を第２の伝送線路と、第３の伝送線路の間に設けること、及び第１の伝送線路と、第２の伝送線路のインピ−ダンスを同じ値またはその近傍のインピ−ダンスにする。
【００３８】
第３の伝送線路の特性インピ−ダンス値またはその近傍の抵抗値を持つ素子によって前記第３の伝送線路の終端を行い、さらに第２の伝送線路のインピ−ダンスから前記第３の伝送線路のインピ−ダンスの半分の値を引いた値またはその近傍の抵抗値を持つ素子を第２の伝送線路と、第３の伝送線路の間に設けることにより、従来技術よりもはるかに高速な伝送が可能となるが、加えて第１の伝送線路と、第２の伝送線路のインピ−ダンスを同じ値またはその近傍のインピ−ダンスにすることにより、更なる高速伝送が可能になる。
【００３９】
以下、本発明の一実施例を図面を用いて詳細に説明する。
【００４０】
図４に、単一方向用伝送線路に本発明を適用した一実施例の基本ブロック図を示す。
【００４１】
図４において、５は送信回路２１を持つ内部回路ブロック（例えば集積回路）で、１の回路ブロック（例えば集積回路を搭載した基板）内に搭載されている。６〜８は受信回路３２〜３４をもつ内部回路ブロックで、２〜４の回路ブロック内に搭載されている。各々の回路ブロックにはそれぞれ抵抗８０〜８３と伝送線路１１〜１４または伝送線路４１〜４４を有し、伝送線路１１〜１４と伝送線路４１〜４４は、同じ特性インピ−ダンスまたはその近傍の値に合わせて（特性インピ−ダンスマッチングをとって）設計する。また伝送線路１００は各回路ブロック１〜４を接続し、さらに伝送線路１００の特性インピーダンス値、またはその近傍の抵抗値をもつ抵抗５０、５１によって終端されている。
【００４２】
なお、この例では両端終端した例を示したが、抵抗１つで終端した片端終端でもよい。また、受信回路を持つ受信回路ブロックの数が３の場合を示しているが、受信回路を持つブロックの数は１以上であれば、本発明は適用できる。
【００４３】
本発明の実モデル例との対応図を図１３〜１５に示す。
【００４４】
図１３にＱＦＰ（ＱｕａｄＦｌａｔＰａｃｋａｇｅ）パッケ−ジの断面を、図１４にＰＧＡパッケ−ジの断面を示す。図１３において、送信時にはチップ１３０からボンディングワイヤ−１４０、１４１、リ−ドフレ−ム１２０、１２１という経路で信号を出力する。受信時にはリ−ドフレ−ム１２０、１２１、ボンディングワイヤ−１４０、１４１、チップ１３０という経路で信号が入力される。図１４において、送信時にはチップ１３１からボンディングワイヤ−１４２、１４３、パッケ−ジ内配線パタ−ン１７０、１７１、入出力ピン１６０、１６１という経路で信号を出力する。受信時には入出力ピン１６０、１６１、パッケ−ジ内配線パタ−ン１７０、１７１、ボンディングワイヤ−１４２、１４３、チップ１３１という経路で信号が入力される。図１３、図１４で、本発明でいう特性インピ−ダンスマッチングの必要な個所は、リ−ドフレ−ム１２０、１２１とパッケ−ジ内配線パタ−ン１７０、１７１及び入出力ピン１６０、１６１である。前述したように基板の特性インピーダンスは一般的に６０〜１００Ωを使用することが多い。従って、リードフレーム１２０、１２１やパッケージ内配線パターン１７０、１７１等をこの範囲の特性インピーダンス値に設計することが最も望ましい。
【００４５】
また、図４と対応する部位は送信回路２１及び受信回路３２〜３４がチップ１３０、１３１に、伝送線路４１〜４４がリ−ドフレ−ム１２０、１２１とパッケ−ジ内配線パタ−ン１７０、１７１及び入出力ピン１６０、１６１に、内部ユニット５〜８がＱＦＰパッケ−ジ及びＰＧＡパッケ−ジ自体に相当する。尚、図１３、図１４以外のパッケ−ジ形状でも、ほぼ同様の部位が存在する集積回路であればよい。
【００４６】
図１５に、図１３のＱＦＰパッケ−ジの一搭載モデルを示す。図１５は、マザ−ボ−ド１８０にコネクタ２００〜２０３を介して基板１９０〜１９３の４枚が搭載されている例である。図４と対応する部位は、伝送線路１１〜１４は伝送線路２３０〜２３３に、マッチング抵抗８０〜８３はマッチング抵抗２１０〜２１３に、回路ブロック間伝達用伝送線路１００はデ−タバス２４０に、終端抵抗５０、５１は終端抵抗２２０、２２１にそれぞれ相当する。尚、図１５では、伝送線路２３０〜２３３が基板の外層を走っているが、当然内層でも可能である。更に、図１５では、基板の搭載枚数にこだわるものではなく、またマザ−ボ−ドを介さずに、１枚の基板上でも同様の回路を構成することができる。
【００４７】
図５には図４で用いる送信回路の一例を示す。この送信回路はプルアップ・トランジスタ７０とプルダウン・トランジスタ７１とで構成されるプッシュプル型送信回路である。なお、図５ではプルアップ・トランジスタ７０にＮＭＯＳを用いた場合の図を示したが、ＮＭＯＳに限定されるものではなくＰＭＯＳでもよい。
【００４８】
プッシュプル型送信回路を用いた低振幅用送信回路は、従来技術で提げた文献に詳細に示されている。そこで使われている送信回路ではオン抵抗と終端抵抗との分圧によって小振幅を実現するために１００Ω前後の高いオン抵抗をもったトランジスタを使っている。これに対し、本発明では現在広く使われている１０Ω前後のオン抵抗を持つトランジスタを使用する。従来の送信回路が使用できるのは、本発明によって追加した抵抗８０〜８３とこの１０Ω前後のオン抵抗との和が、先のオン抵抗１００Ωと近いために、伝送線路上の振幅は同等の大きさとなるからである。
【００４９】
例えば、伝送線路のインピーダンスと終端抵抗を５０Ω、分岐配線のインピーダンスを１００Ω、終端電源を１．５Ｖ、送信回路に供給されている電源を３Ｖとすると、オン抵抗１００Ωのトランジスタを使用した前記文献の伝送路では信号振幅は０．６Ｖとなり、図４で示した伝送線路での振幅０．６８Ｖとほぼ等しい値になる。
【００５０】
なお、ここで抵抗８０〜８３の抵抗値を７５Ωとした。この抵抗値の決め方は後で明らかにする。
【００５１】
また、このように送信回路のオン抵抗を１００Ωから１０Ωへと下げたことにより、送信回路で消費する電力を削減することが出来る。例えば、先の条件では、１００Ωのオン抵抗を使用した従来の場合、消費電力は１４．４ｍＷであるが、本発明によれば１．９ｍＷと大幅に削減することが出来る。
【００５２】
次に受信回路の一例を図６に示す。この受信回路は、基準電圧に対し入力電圧が高いか、低いかによって入力信号のＨｉｇｈ、Ｌｏｗを判定する差動型受信回路である。ここで用いる基準電圧は受信回路を構成する集積回路内で作ることもできるが、集積回路内部で発生した電源ノイズや外部より入った電源ノイズなどにより電源が変動すると、これにともない基準電圧も変動するため、基準電圧は外部より供給するのがより良い。この受信回路についても先に提示した文献に開示されている。
【００５３】
なお、図４では各回路ブロック内の受信回路は１つしか記載されていないが、本発明は受信回路の数に制限されるものではない。
【００５４】
このように構成された信号伝送回路において、抵抗８０〜８３の抵抗値を伝送線路１１のインピーダンスからバス１００のインピーダンスの半分を引いた値にする。バス１００のインピーダンスの半分とするのは、送信回路ブロックからの信号はバス１００との接点Ｂにおいて２方向に分岐するからである。
【００５５】
つまり伝送線路１１および４１のインピーダンスをＺｓ、バス１００のインピーダンスをＺ０、抵抗８０の抵抗値をＲｍとすれば、
Ｒｍ＝Ｚｓ−Ｚ０／２（１）
とする。
【００５６】
これにより、伝送線路１１から見た抵抗８０とバス１００との合成インピーダンスは伝送線路１１自身のインピーダンスと等しくなり、分岐配線内での反射の繰り返しを防止することができる。
【００５７】
抵抗８１〜８３についても同様の方法で設定する。これにより、他のブロックにおいても、前記したブロック１と同等の効果をもたらすことが出来る。
【００５８】
なお、前記した本発明の効果は式（１）で求めた抵抗値の抵抗によってのみ有効なものではなく、式（１）で求めた抵抗値の近傍であれば、十分有効なものである。
【００５９】
そこで（１）で求めた抵抗の効果を説明するために、図４の回路図を用いて送信回路２１がＬｏｗ出力からＨｉｇｈ出力へと切り替わった時に図中の各点にどのような波形が伝わるのかを以下に説明する。
【００６０】
図４において伝送線路１００のインピーダンスを５０Ω、分岐配線１１〜１４、４１〜４４のインピーダンスを１００Ω、終端抵抗５０、５１をそれぞれ５０Ω、終端電源６０、６１を１．５Ｖ、そして送信回路２１のオン抵抗を１０Ωとする。
【００６１】
また、送信回路２１はＨｉｇｈ出力時には伝送線路を３Ｖ電源と接続し、Ｌｏｗ出力時にはグランド、すなわち０Ｖと接続する回路である。また図中の３２〜３４を受信回路とする。
【００６２】
このとき、抵抗８０〜８３の抵抗値は式（１）より７５Ωである。
【００６３】
まず、送信回路２１からＬｏｗ出力をしたときの伝送線路１００の電位を求める。
【００６４】
伝送線路の電圧は終端電源１．５Ｖを終端抵抗５０、５１と抵抗８０、そして送信回路２１のオン抵抗によって分圧された電圧となるから
１．５×（７５＋１０）／（１０＋７５＋２５）＝１．１６（Ｖ）
となる。
【００６５】
図４の回路では、送信回路２１から出た信号はＡ及びＢ点で反射せずに、すべて伝送線路１００に伝わる。このため、送信回路の出力をＬｏｗからＨｉｇｈへと切り替えたときのＢ点に伝わる信号の電位は、終端電源１．５Ｖと送信回路２１の電源３Ｖを終端抵抗５０、５１、抵抗８０、送信回路２１のオン抵抗によって分圧された電圧となるから、Ｂ点での信号電位は
１．５＋（３ー１．５）×２５／（１０＋７５＋２５）＝１．８４Ｖ
となる。すなわち、Ｂ点に伝わる信号の振幅は、
１．８４−１．１１６＝０．６８Ｖ
である。
【００６６】
この伝送線路１００に伝わった振幅０．６８Ｖの信号はＣ点に伝わると、前方に５０Ωの伝送線路と７５Ωの抵抗と１００Ωの伝送線路が見えるが、この２本の配線の合成インピーダンス３８．９Ωと、いままで伝わってきた伝送線路のインピーダンス５０Ωとが異なるため、インピーダンスの不整合による反射が起こる。
【００６７】
透過係数を求めると、
１ー（５０ー３８．９）／（５０＋３８．９）＝０．８７５
となり、Ｅ点を通過する信号の電位は、Ｂ点の信号振幅０．６８Ｖに透過率０．８７５を掛け、初期電位を加えた電位となる。すなわち、
０．６８×０．８７５＋１．１６＝１．７６（Ｖ）となる。
【００６８】
同様の反射が点Ｅ、点Ｇでも起こり、それぞれの電位は１．６８（Ｖ）、１．６１（Ｖ）となる。
【００６９】
これらの結果を示したのが図７である。図７において、（ａ）は図４に示す点Ｃに着目し、点Ｃに入ってくる信号である点Ｂと、点Ｃから出て行く信号である点Ｄと点Ｅの信号波形を示したものである。同様に（ｂ）は点Ｅに着目した信号波形を示した図、（ｃ）は点Ｇに着目した信号波形を示した図である。図７中、７０２は図４における点Ｂの信号波形、７０３はＣ点、７０４はＤ点、７０５はＥ点、７０６はＦ点、７０７はＧ点、７０８はＨ点の信号波形を示している。信号の立ち下り時においても、同様のことがおこり、そのときの信号波形は図８のようになる。図８においても、７０２から７０８はそれぞれ図４におけるＢ点からＨ点までの信号波形を示す。
【００７０】
このように、本実施例で明らかにした信号伝送回路を用いると、各分岐点における送信回路２１からの最初の信号は、すべて基準電圧（上記条件では１．５Ｖ）を越えていることがわかる。
【００７１】
また、点Ｃ、Ｅ、Ｇで伝送線路１２〜１４に入った信号は、それぞれ受信回路のところで全反射し、分岐点に戻るのだが、今回の回路ではインピーダンス整合がとれているため、分岐点で反射することなく１回で全電位を伝送線路１００に伝えることが出来る。
【００７２】
図より明らかのように、本発明によって挿入した抵抗によって、反射による電位降下が大幅に削減でき、送信回路から遠い受信回路での信号電位落ち込みもわずかなものになっている。
【００７３】
また、低振幅の割合は伝送線路１００のインピーダンスと各ブロック内の伝送線路のインピーダンスを変えることにより、自由に設計することが出来る。例えば、送信回路のオン抵抗が１０Ωの場合、ブロック内伝送線路のインピーダンスを１００Ω、そして伝送線路１００のインピーダンスを２５Ωとすると、伝送線路上の信号振幅は、抵抗８０〜８３が８７．５Ωとなるので、
１．５×２０／（２０＋１００＋１０）×２＝０．３４（Ｖ）
となる。このときの波形を図１１、図１２に示す。図中の７０２から７０８は図４におけるＢ点からＨ点の信号波形を示す。
【００７４】
この図より、振幅がさらに小さくなり、しかも落ち込みの小さな波形が得られていることがわかる。
【００７５】
また、抵抗８０〜８３は回路ブロック内の負荷容量による伝送線路１００のインピーダンス低下を低減する効果もある。すなわち、伝送線路１００と回路ブロック１〜５との間に抵抗を挿入すると、回路ブロック内の容量は抵抗を通して見えるため、この結果、伝送線路のインピーダンスの低下は抑えられる。
【００７６】
以上のようにマッチング抵抗８０〜８３を式（１）の値、またはその近傍にし、集積回路のリードフレーム等の伝送線路のインピーダンスと基板上の伝送線路とのマッチングをとることにより高速伝送を実現できる。
【００７７】
本発明は例えばロジックＬＳＩのように、パッケ−ジ容量、インダクタンスの大きい物ほど特性インピ−ダンスマッチングを取ることによる効果が大きいといえる。
【００７８】
また、本発明によれば、ＩＣやＬＳＩとうの集積回路やメモリ等のモジュールの設計、製造方法においても、新たな思想を示すものである。現在は、これらの設計、製造工程において、将来実装される基板上の伝送線路のインピーダンスは、何等考慮されることなく設計、製造されている。本発明においては、これらの設計、製造方法において、
（１）まず、将来実装される基板の伝素線路のインピーダンスを決める。
（２）設計する集積回路などのリードフレーム等の伝送線路が接続されるべき基板上の伝送線路のインピーダンスを求める。（リードフレームごとにインピーダンスを決定する。基板上の伝送線路が一定の場合はそれに従う。）
（３）設計された伝送線路のインピーダンス等に従って、当該伝送線路を製造し、更に、集積回路チップとワイヤーボンディング等の技術を用いて接続する。（４）基板上の所定の位置に実装する。
という新たな設計、製造手順を採用する。
この製造方法を用いることにより、高速伝送に適した集積回路、信号伝送回路を製造することができる。
【００７９】
【発明の効果】
本発明によれば分岐配線のインピーダンスからバスのインピーダンスの半分を引いた値の近傍の抵抗値を持った抵抗を分岐配線とバスとの間に挿入することにより、分岐配線内での反射の繰り返しを防止することができ、挿入抵抗、終端抵抗の分圧によって伝送線路上の振幅を低振幅にすることができるので、高速に信号伝送が可能となる。また、伝送線路上に多数の分岐点がある場合、分岐配線内の容量が抵抗を通して見えるためバスのインピーダンスの低下を抑える効果もある。更に、分岐配線と送／受信回路までのリ−ドフレ−ムやパッケ−ジ内配線パタ−ンを特性インピ−ダンスマッチングすることで、更なる高速伝送が実現できる。
【図面の簡単な説明】
【図１】従来技術を適用した単一方向用伝送線路を説明する図である。
【図２】図１の伝送線路を用いたときの信号波形（立ち上り波形）を説明する図である。
【図３】図１の伝送線路を用いたときの信号波形（立ち下り波形）を説明する図である。
【図４】本発明の実施例を示すブロック図である。
【図５】送信回路の一例を説明する図である。
【図６】差動型受信回路の一例を説明する図である。
【図７】図４における信号波形（立ち上り波形）を表す図である。
【図８】図４における信号波形（立ち下り波形）を表す図である。
【図９】伝送線路の特性インピ−ダンスマッチングを施さない例を説明する図である。
【図１０】図９における信号波形を表す図である。
【図１１】図４に示す実施例の回路において、伝送線路の特性インピ−ダンスを変えた場合の信号波形（立ち上り波形）を示す図である。
【図１２】図４に示す実施例の回路において、伝送線路の特性インピ−ダンスを変えた場合の信号波形（立ち下り波形）を示す図である。
【図１３】ＱＦＰパッケ−ジの断面を示す図である。
【図１４】ＰＧＡパッケ−ジの断面を示す図である。
【図１５】ＱＦＰパッケ−ジを搭載した装置例を示す図である。
【符号の説明】
１〜４…回路ブロック、５〜８…内部回路ブロック、１１〜１４…伝送線路、２１…送信回路、３２〜３４…受信回路、４１〜４４…伝送線路、５０，５１…終端抵抗、６０，６１…終端電源、６２…ドライバ供給電源、６３…グランド、７０〜７６…ＭＯＳＦＥＴ、８０〜８３…マッチング抵抗、９０〜９３…インダクタンス、１００…回路ブロック間伝達用伝送線路、１１０〜１１３…容量、Ｖｒｅｆ基準電圧、１２０〜１２９…リ−ドフレ−ム、１３０，１３１…チップ、１４０〜１４３…ボンディングワイヤ−、１５０〜１５５…封止されたパッケ−ジ、１６０，１６１…入出力ピン、１７０，１７１…パッケ−ジ内配線パタ−ン、１８０…マザ−ボ−ド、１９０〜１９３…基板、２００〜２０３…コネクタ、２１０〜２１３…マッチング抵抗、２２０，２２１…終端抵抗、２３０〜２３３…伝送線路、２４０…デ−タバス[0001]
[Industrial application fields]
The present invention relates to a technique for signal transmission between elements such as a CPU and a memory (for example, between digital circuits constituted by CMOSs or functional blocks thereof), and in particular, a plurality of elements are connected to the same transmission line. The present invention relates to technology for performing high-speed bus transmission.
[0002]
[Prior art]
As a technique for performing high-speed signal transmission between digital circuits configured by a semiconductor integrated circuit device, there is a technique related to a low-amplitude interface that transmits a signal amplitude with a small amplitude such as 1V.
[0003]
Typical examples of the low amplitude interface include a GTL (Gunning Transceiver Logic) interface and a CTT (Center Tapped Termination) interface.
[0004]
These low-amplitude interfaces are described in detail in, for example, Nikkei Electronics September 27th issue P269-290 (Nikkei BP, published in 1993).
[0005]
On the other hand, in order to realize high-speed signal transmission between digital circuits, it is necessary to reduce the signal amplitude and to design a bus with impedance matching.
[0006]
In particular, due to the increasing speed of semiconductor integrated circuits in recent years, the rising and falling speeds of signal waveforms have increased, and waveform distortion due to impedance mismatching cannot be ignored. For this reason, impedance matching design becomes an increasingly important issue.
[0007]
The importance of impedance matching design will be described with reference to an example shown in FIG. 1, which is an example of the prior art.
[0008]
FIG. 1 shows an example where a transmission line has a branch wiring. The transmission circuit block 1 and the reception circuit blocks 2, 3, 4 are connected to the transmission line 100 terminated by the termination power sources 60, 61 and the termination resistors 50, 51.
[0009]
In this example, the impedance of the transmission line 100 is 50Ω, the impedance of the branch wires 11 to 14 is 50Ω, the termination resistors 50 and 51 are 50Ω, the termination power sources 60 and 61 are 0.5V, and the ON resistance of the transmission circuit 21 is 10Ω. And
[0010]
The transmission circuit 21 is a circuit that connects the transmission line 11 to a 1V power supply during High output, and is connected to the ground, that is, 0V during Low output, and 32 to 34 in the figure are reception circuits.
[0011]
In this bus, how the signal is transmitted to each point in the figure when the transmission circuit 21 switches from Low output to High output will be described.
[0012]
First, when the potential of the transmission line 100 when the Low output is output from the transmission circuit 21 is obtained, the voltage of the transmission line at this time is determined by the termination power supply 0.5V by the termination resistors 50 and 51 and the ON resistance of the transmission circuit 21. Because it becomes a divided voltage,
0.5 × 10 / (10 + 25) = 0.14 (V)
It is.
[0013]
Next, the output of the transmission circuit is switched from Low to High, and the potential when the signal is transmitted to the point A in FIG. 1 is obtained.
[0014]
Immediately after switching the transmission circuit, the power supply 1V of the transmission circuit 21 is divided by the ON resistance of the transmission circuit and the impedance 50Ω of the transmission line 11, so that the potential increase at point A is
1 × 50 / (50 + 10) = 0.83 (V)
It becomes. 0.97 V (V) obtained by adding the initial voltage of 0.14 V obtained earlier to this increase is the potential at the point A to be obtained.
[0015]
Further, let us consider a case where the waveform having the amplitude of 0.83 V reaches the branch point B.
[0016]
When the transmission line 100 is viewed from the transmission line 11, the transmission line 100 is divided into left and right sides. Therefore, the apparent impedance of the transmission line 100 viewed from the transmission line 11 appears to be half of the impedance 50Ω of the transmission line 100, that is, 25Ω. On the other hand, since the impedance of the transmission line 11 is 50Ω, reflection due to impedance mismatch occurs at point B.
[0017]
Obtaining the reflection coefficient due to this impedance mismatch
(50-25) / (50 + 25) = 0.33
Thus, of the 0.83V signal amplitude transmitted to the point A, a signal having an amplitude of 0.28V corresponding to 1/3 is reflected and returned to the transmitting circuit side. The remaining signal having an amplitude of 0.55 V is transmitted to the transmission line 100 as the first transmitted wave. Therefore, the potential of the transmission signal is a potential obtained by adding the initial potential to 0.55V, that is, 0.69V.
[0018]
When the 0.28V amplitude signal returned to the transmission circuit reaches the transmission circuit, it is totally reflected and reaches point B again. Among these, 2/3 goes out to the transmission line 100 and 1/3 returns to the transmission line 11 again. In this way, the signal travels back and forth on the transmission line 11 several times, and each time, the waveform reaching the point B outputs 2/3 to the transmission line 100. Thus, the amplitude of 0.83 V transmitted to the point A is transmitted to the transmission line 100 little by little.
[0019]
Return the story and focus on the signal that passed at point B. When the 0.69V signal transmitted to the transmission line 100 is transmitted to the point C, two 50Ω transmission lines appear in front, and the impedance of the combined impedance of 25Ω in front and the impedance of the transmission line transmitted up to 50Ω so far. Reflection occurs due to mismatch.
[0020]
When the reflection coefficient is obtained,
(50-25) / (50 + 25) = 0.33
Thus, the waveform potential passing through the point C is a potential obtained by multiplying the signal amplitude 0.55 V at the point B by the transmittance 2/3 (= 1−1 / 3) and adding the initial potential. That is,
0.55 × 2/3 + 0.14 = 0.50 (V).
[0021]
Similar reflection occurs at points E and G, and the respective potentials are 0.38 (V) and 0.30 (V).
[0022]
[Problems to be solved by the invention]
These results are shown in FIG. In FIG. 2, (a) pays attention to the point C shown in FIG. 1, and shows the signals at the points B and E that are signals that enter the point C and the signals that exit from the point C. The signal at point A is also shown for explanation. Similarly, (b) is a diagram showing a signal waveform focused on point E, and (c) is a diagram showing a signal waveform focused on point G. In FIG. 2, 201 is the signal waveform at point A in FIG. 1, 202 is point B, 203 is point C, 204 is point D, 205 is point E, 206 is point F, 207 is point G, and 208 is point H. The signal waveform is shown. The same thing happens when the signal falls, and the signal waveform at that time is as shown in FIG. Also in FIG. 3, reference numerals 201 to 208 indicate signal waveforms from point A to point H in FIG.
[0023]
As described above, when the conventional signal transmission circuit is used, the initial waveform from the transmission circuit 21 cannot exceed the reference voltage Vref (0.5 V under the above condition) for determining the high and low levels of the signal in the reception circuit. I understand that.
[0024]
In addition, the signal that enters the branch line at the branch points C, E, and G is repeatedly reflected in the branch line as in the case of the transmission line 11, and when the reflected waveform returns to the branch point, 2/3 of the signal is It goes out to the transmission line 100. This causes a waveform distortion in the transmission line 100.
[0025]
In this way, reflection occurs at each branch point in the branch wiring, and the potential drop due to each reflection overlaps, so that the increase of the signal potential far from the transmission circuit is delayed, and as a result, the delay time increases.
[0026]
Further, in the circuit disclosed in the above document, the on-resistance of the transmission circuit is set to a special value of 100Ω, so that even if 3.3V is applied to the power supply voltage supplied to the transmission circuit, the amplitude of 1V on the transmission line. However, setting the on-resistance to a special value makes a transistor having an on-resistance of about 10Ω, which is widely used now, meaningless.
[0027]
In addition, when the on-resistance of the transmission circuit is set to a high value in this way, the power consumed by the transmission circuit is increased, and there is a problem that the power consumption increases.
[0028]
Furthermore, there remains a problem of signal waveform distortion caused by a signal entering the receiving circuit block being repeatedly reflected in the receiving circuit block.
[0029]
[Means for Solving the Problems]
In order to solve this problem, the on-resistance of the transmission circuit is kept at 10Ω which is widely used at present, and the transmission lines 11, 12, 13, 14 and the transmission line 100 are interposed between the transmission lines 11, 12, 13, 14 and 100. The present invention has been made to insert an element having a resistance value that is a value obtained by subtracting half the impedance of the transmission line 100 from the impedance of 14 or a value in the vicinity thereof, and this invention has almost solved the above problem. It was.
[0030]
However, the transmission circuit 21 and the reception circuits 32 to 34 are directly connected to the transmission lines 11 to 14 in an ideal state. Actually, since the transmission circuit 21 and the reception circuits 32 to 34 are enclosed in an IC / LSI package, the lead frame of the package or the package is provided between the circuit chip and the input / output terminals. There is a wiring pattern. Since the lead frame or the wiring pattern in the package does not perform characteristic impedance matching with the transmission lines 11 to 14, it looks like a concentrated inductance and a concentrated capacitance, and vibrates the transmission waveform. High-speed transmission is impossible.
[0031]
This state will be described with reference to FIG.
[0032]
FIG. 9 shows an example in which the transmission lines 11 to 14 and the lead frame or the wiring pattern in the package are not subjected to characteristic impedance matching. 1 is the same site. However, the transmission circuit and the reception circuit have an on-resistance value of about 10Ω. At present, the lead frame such as LSI and module, or the wiring pattern in the package has different characteristics, and each pin has a characteristic impedance even in one package. Is different. Therefore, since the characteristic impedance matching is not taken with the transmission lines 11 to 14, the unmatched portion appears to appear as inductances 90 to 93 and capacitors 110 to 113.
[0033]
FIG. 10 shows the result of signal propagation in this unmatched state. 9A to 9C, the waveform at point B (702) in FIG. 9 is overshoot due to the influence of the inductance 90, but reflected from the receiving circuit at points C, E, and G. Thus, it can be seen that the waveforms D, F, and H that return to the branching point rise due to the influence of the capacitors 111 to 113, and the potential does not rise easily. Further, the waveform vibrates as a whole, and the reference voltage Vref is crossed many times at the receiving end far from the transmitting end. Therefore, the potential drop due to the reflection looks remarkable, and the signal determination time is extended due to the waveform vibration, so that the effect of the high-speed signal transmission circuit is halved.
[0034]
At present, in logic LSIs, modules, etc., the package becomes larger due to the increase in the number of pins accompanying the increase in the gate scale due to the miniaturization of the process, and the lead frame and the wiring pattern in the package are increased. It is inevitable that it will be long. In the present situation, the capacity of the package or the inductance of the lead frame and the wiring pattern in the package increases in proportion to the increase. Generally, the characteristic impedance of the substrate is 60Ω to 100Ω, but the value of the LSI or the module varies depending on the shape of the package. For example, the package of the PGA (Pin Grid Array) package is used. The characteristic impedance of the wiring pattern in the die is about 40Ω to 50Ω, which is lower than the characteristic impedance of the substrate.
[0035]
It is an object of the present invention to suppress a drop in signal potential in a transmission line and to prevent repeated reflection in a branch line in a transmission line having a branch line, and to realize a read frame between a transmission / reception circuit and a transmission line. -By matching the wiring pattern in the package or package with the transmission line, it can be transmitted without oscillating the waveform even when applied to the actual machine, and the low amplitude on the bus is realized, and the signal is transmitted at high speed. It is an object of the present invention to provide a signal transmission circuit capable of performing the above.
[0036]
The present invention includes one or more internal units having one or more transmission circuits, one or more units having one or more internal units, an internal unit having one or more reception circuits, and one or more internal units. There is one or more units, and it is configured in the first transmission line configured in the internal unit for connecting the transmission / reception circuit and the unit, and in the unit for connecting the internal unit and the input / output terminal of the unit. In the signal transmission circuit comprising the second transmission line and the third transmission line connecting the input / output terminals of the unit, an element having a characteristic impedance value of the third transmission line or a resistance value in the vicinity thereof is used. Terminating the third transmission line, and further subtracting half of the impedance of the third transmission line from the impedance of the second transmission line or a value close thereto. An element having a resistance value of 2 is provided between the second transmission line and the third transmission line, and the impedances of the first transmission line and the second transmission line have the same value or an impedance in the vicinity thereof. -To dance.
[0037]
In addition, there are two or more internal units having one or more transmission circuits or reception circuits and two or more units having one or more internal units, and the second unit configured in the internal unit for connecting between the transmission / reception circuits and the units. 1 transmission line, a second transmission line configured in the unit for connecting the input / output terminals of the internal unit and the unit, and a third transmission line for connecting the input / output terminals of the unit. The third transmission line is terminated by an element having a characteristic impedance value of the third transmission line or a resistance value in the vicinity thereof, and further, the third transmission is performed from the impedance of the second transmission line. An element having a value obtained by subtracting half of the impedance of the line or a resistance value in the vicinity thereof is provided between the second transmission line and the third transmission line; and the first transmission line , Inpi of the second transmission line - the same value or near the dance Inpi - to dance.
[0038]
The third transmission line is terminated by an element having a characteristic impedance value of the third transmission line or a resistance value in the vicinity thereof, and further, the impedance of the third transmission line is determined from the impedance of the second transmission line. By providing an element having a resistance value obtained by subtracting half of the impedance or a resistance value in the vicinity thereof between the second transmission line and the third transmission line, transmission at a much higher speed than in the prior art can be achieved. In addition, the impedance of the first transmission line and that of the second transmission line are set to the same value or an impedance in the vicinity thereof, so that further high-speed transmission is possible.
[0039]
Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings.
[0040]
FIG. 4 shows a basic block diagram of an embodiment in which the present invention is applied to a unidirectional transmission line.
[0041]
In FIG. 4, reference numeral 5 denotes an internal circuit block (for example, an integrated circuit) having a transmission circuit 21 and is mounted in one circuit block (for example, a substrate on which an integrated circuit is mounted). Reference numerals 6 to 8 denote internal circuit blocks having receiving circuits 32 to 34, which are mounted in the 2 to 4 circuit blocks. Each circuit block has resistors 80 to 83 and transmission lines 11 to 14 or transmission lines 41 to 44, and the transmission lines 11 to 14 and the transmission lines 41 to 44 have the same characteristic impedance or values in the vicinity thereof. Designed according to the characteristics (taking characteristic impedance matching). The transmission line 100 connects the circuit blocks 1 to 4 and is further terminated by resistors 50 and 51 having a characteristic impedance value of the transmission line 100 or a resistance value in the vicinity thereof.
[0042]
In this example, an example in which both ends are terminated is shown, but a single end terminated with one resistor may be used. Further, although the case where the number of receiving circuit blocks having receiving circuits is three is shown, the present invention can be applied if the number of blocks having receiving circuits is one or more.
[0043]
Corresponding diagrams with the actual model examples of the present invention are shown in FIGS.
[0044]
FIG. 13 shows a cross section of a QFP (Quad Flat Package) package, and FIG. 14 shows a cross section of a PGA package. In FIG. 13, a signal is output from the chip 130 through bonding wires 140 and 141 and lead frames 120 and 121 during transmission. At the time of reception, a signal is input through a route of the lead frames 120 and 121, the bonding wires 140 and 141, and the chip 130. In FIG. 14, during transmission, signals are output from the chip 131 through bonding wires 142 and 143, in-package wiring patterns 170 and 171, and input / output pins 160 and 161. At the time of reception, signals are input through paths such as input / output pins 160 and 161, in-package wiring patterns 170 and 171, bonding wires 142 and 143, and a chip 131. In FIG. 13 and FIG. 14, the necessary portions of the characteristic impedance matching according to the present invention are the lead frames 120 and 121, the in-package wiring patterns 170 and 171, and the input / output pins 160 and 161. is there. As described above, the characteristic impedance of the substrate is generally 60 to 100Ω in many cases. Therefore, it is most desirable to design the lead frames 120 and 121, the in-package wiring patterns 170 and 171 and the like to have characteristic impedance values within this range.
[0045]
4, the transmitting circuit 21 and the receiving circuits 32-34 are on the chips 130, 131, the transmission lines 41-44 are the lead frames 120, 121, and the in-package wiring pattern 170, 171 and the input / output pins 160 and 161, the internal units 5 to 8 correspond to the QFP package and the PGA package itself. It should be noted that the package shape other than that shown in FIGS. 13 and 14 may be an integrated circuit in which substantially similar parts exist.
[0046]
FIG. 15 shows one mounting model of the QFP package of FIG. FIG. 15 shows an example in which four boards 190 to 193 are mounted on the motherboard 180 via connectors 200 to 203. 4 correspond to the transmission lines 230 to 233, the matching resistors 80 to 83 to the matching resistors 210 to 213, and the inter-circuit block transmission transmission line 100 to the data bus 240, respectively. The resistors 50 and 51 correspond to the terminal resistors 220 and 221, respectively. In FIG. 15, the transmission lines 230 to 233 run on the outer layer of the substrate. Further, in FIG. 15, the number of substrates mounted is not particular, and a similar circuit can be configured on a single substrate without using a motherboard.
[0047]
FIG. 5 shows an example of the transmission circuit used in FIG. This transmission circuit is a push-pull type transmission circuit composed of a pull-up transistor 70 and a pull-down transistor 71. Although FIG. 5 shows a case where NMOS is used for the pull-up transistor 70, it is not limited to NMOS and may be PMOS.
[0048]
A low-amplitude transmission circuit using a push-pull transmission circuit is described in detail in the literature proposed in the prior art. The transmitter circuit used there uses a transistor having a high on-resistance of about 100Ω in order to realize a small amplitude by dividing the on-resistance and the terminating resistance. On the other hand, in the present invention, a transistor having an on-resistance of about 10Ω, which is widely used at present, is used. The conventional transmission circuit can be used because the sum of the resistances 80 to 83 added according to the present invention and the on-resistance of about 10Ω is close to the previous on-resistance of 100Ω, so that the amplitude on the transmission line is equal. Because it becomes.
[0049]
For example, when the impedance of the transmission line and the termination resistance are 50Ω, the impedance of the branch wiring is 100Ω, the termination power supply is 1.5V, and the power supply supplied to the transmission circuit is 3V, In the transmission line, the signal amplitude is 0.6 V, which is substantially equal to the amplitude 0.68 V in the transmission line shown in FIG.
[0050]
Here, the resistance values of the resistors 80 to 83 were set to 75Ω. How to determine this resistance value will be clarified later.
[0051]
Further, by reducing the on-resistance of the transmission circuit from 100Ω to 10Ω in this way, the power consumed by the transmission circuit can be reduced. For example, under the above conditions, the power consumption is 14.4 mW in the conventional case using an on-resistance of 100Ω, but according to the present invention, it can be significantly reduced to 1.9 mW.
[0052]
Next, an example of the receiving circuit is shown in FIG. This receiving circuit is a differential receiving circuit that determines whether the input signal is High or Low depending on whether the input voltage is higher or lower than the reference voltage. The reference voltage used here can be created in the integrated circuit that constitutes the receiving circuit. However, if the power supply fluctuates due to power supply noise generated inside the integrated circuit or power supply noise that enters from the outside, the reference voltage also fluctuates accordingly. Therefore, it is better to supply the reference voltage from the outside. This receiving circuit is also disclosed in the literature presented earlier.
[0053]
Although FIG. 4 shows only one receiving circuit in each circuit block, the present invention is not limited to the number of receiving circuits.
[0054]
In the signal transmission circuit configured as described above, the resistance values of the resistors 80 to 83 are set to values obtained by subtracting half of the impedance of the bus 100 from the impedance of the transmission line 11. The reason why the impedance of the bus 100 is half is that the signal from the transmission circuit block branches in two directions at the contact point B with the bus 100.
[0055]
That is, if the impedance of the transmission lines 11 and 41 is Zs, the impedance of the bus 100 is Z0, and the resistance value of the resistor 80 is Rm,
Rm = Zs-Z0 / 2 (1)
And
[0056]
As a result, the combined impedance of the resistor 80 and the bus 100 viewed from the transmission line 11 becomes equal to the impedance of the transmission line 11 itself, and it is possible to prevent repeated reflection in the branch wiring.
[0057]
The resistors 81 to 83 are set in the same manner. Thereby, also in another block, the effect equivalent to the above-mentioned block 1 can be brought about.
[0058]
The effect of the present invention described above is not effective only by the resistance having the resistance value obtained by the equation (1), but is sufficiently effective if it is in the vicinity of the resistance value obtained by the equation (1).
[0059]
Therefore, in order to explain the effect of the resistance obtained in (1), what waveform is transmitted to each point in the figure when the transmission circuit 21 is switched from Low output to High output using the circuit diagram of FIG. This will be described below.
[0060]
In FIG. 4, the impedance of the transmission line 100 is 50Ω, the impedance of the branch lines 11-14 and 41-44 is 100Ω, the termination resistors 50 and 51 are 50Ω, the termination power supplies 60 and 61 are 1.5V, and the transmission circuit 21 is turned on. The resistance is 10Ω.
[0061]
The transmission circuit 21 is a circuit that connects the transmission line to a 3V power supply during High output, and connects to the ground, that is, 0V during Low output. Also, 32 to 34 in the figure are reception circuits.
[0062]
At this time, the resistance values of the resistors 80 to 83 are 75Ω from the equation (1).
[0063]
First, the potential of the transmission line 100 when a Low output is output from the transmission circuit 21 is obtained.
[0064]
The voltage of the transmission line is a voltage obtained by dividing the termination power supply 1.5V by the termination resistors 50 and 51 and the resistor 80 and the ON resistance of the transmission circuit 21.
1.5 × (75 + 10) / (10 + 75 + 25) = 1.16 (V)
It becomes.
[0065]
In the circuit of FIG. 4, all signals output from the transmission circuit 21 are transmitted to the transmission line 100 without being reflected at points A and B. For this reason, when the output of the transmission circuit is switched from Low to High, the potential of the signal transmitted to the point B is that the termination power supply 1.5V and the transmission circuit 21 power supply 3V are terminated resistors 50 and 51, the resistor 80, the transmission circuit Since the voltage is divided by the on-resistance of 21, the signal potential at point B is
1.5+ (3-1.5) × 25 / (10 + 75 + 25) = 1.84V
It becomes. That is, the amplitude of the signal transmitted to point B is
1.84-1.116 = 0.68V
It is.
[0066]
When the 0.68V amplitude signal transmitted to the transmission line 100 is transmitted to the point C, a 50Ω transmission line, a 75Ω resistance, and a 100Ω transmission line can be seen in front, but the combined impedance of these two wires is 38.9Ω. Since the impedance of the transmission line transmitted so far is different from 50Ω, reflection due to impedance mismatch occurs.
[0067]
When the transmission coefficient is calculated,
1- (50-38.9) / (50 + 38.9) = 0.875
Thus, the potential of the signal passing through the point E is a potential obtained by multiplying the signal amplitude 0.68 V at the point B by the transmittance 0.875 and adding the initial potential. That is,
0.68 × 0.875 + 1.16 = 1.76 (V).
[0068]
Similar reflection occurs at points E and G, and the respective potentials are 1.68 (V) and 1.61 (V).
[0069]
These results are shown in FIG. In FIG. 7, (a) pays attention to point C shown in FIG. 4, and shows signal waveforms at point B which is a signal entering point C and points D and E which are signals exiting from point C. It is a thing. Similarly, (b) is a diagram showing a signal waveform focused on point E, and (c) is a diagram showing a signal waveform focused on point G. In FIG. 7, 702 is a signal waveform at point B in FIG. 4, 703 is C point, 704 is D point, 705 is E point, 706 is F point, 707 is G point, and 708 is H point signal waveform. Yes. The same thing happens when the signal falls, and the signal waveform at that time is as shown in FIG. Also in FIG. 8, reference numerals 702 to 708 respectively indicate signal waveforms from point B to point H in FIG.
[0070]
Thus, when the signal transmission circuit clarified in the present embodiment is used, it can be seen that the first signals from the transmission circuit 21 at each branch point all exceed the reference voltage (1.5 V under the above conditions). .
[0071]
In addition, the signals that enter the transmission lines 12 to 14 at points C, E, and G are totally reflected at the receiving circuit and return to the branch point. It is possible to transmit the entire potential to the transmission line 100 at one time without being reflected at.
[0072]
As is clear from the figure, the resistance inserted by the present invention can significantly reduce the potential drop due to reflection, and the signal potential drop at the receiving circuit far from the transmitting circuit is also small.
[0073]
Further, the ratio of the low amplitude can be freely designed by changing the impedance of the transmission line 100 and the impedance of the transmission line in each block. For example, when the on-resistance of the transmission circuit is 10Ω, if the impedance of the transmission line in the block is 100Ω and the impedance of the transmission line 100 is 25Ω, the signal amplitude on the transmission line is 87.5Ω for the resistors 80 to 83. So
1.5 × 20 / (20 + 100 + 10) × 2 = 0.34 (V)
It becomes. The waveforms at this time are shown in FIGS. 702 to 708 in the figure indicate signal waveforms from point B to point H in FIG.
[0074]
From this figure, it can be seen that the amplitude is further reduced and a waveform with a small drop is obtained.
[0075]
Further, the resistors 80 to 83 also have an effect of reducing a decrease in impedance of the transmission line 100 due to a load capacity in the circuit block. That is, when a resistor is inserted between the transmission line 100 and the circuit blocks 1 to 5, the capacitance in the circuit block can be seen through the resistor, and as a result, a decrease in the impedance of the transmission line can be suppressed.
[0076]
As described above, the matching resistors 80 to 83 are set to the value of the expression (1) or in the vicinity thereof, and the impedance of the transmission line such as the lead frame of the integrated circuit is matched with the transmission line on the substrate to realize high-speed transmission. it can.
[0077]
In the present invention, it can be said that, for example, a product having a large package capacity and inductance, such as a logic LSI, has a larger effect due to the characteristic impedance matching.
[0078]
In addition, according to the present invention, a new concept is shown in the design and manufacturing method of modules such as integrated circuits such as ICs and LSIs and memories. Currently, in these design and manufacturing processes, the impedance of a transmission line on a substrate to be mounted in the future is designed and manufactured without any consideration. In the present invention, in these design and manufacturing methods,
(1) First, the impedance of the transmission line of the board to be mounted in the future is determined.
(2) The impedance of a transmission line on a substrate to which a transmission line such as a lead frame such as an integrated circuit to be designed is connected is obtained. (Impedance is determined for each lead frame. If the transmission line on the substrate is constant, follow it.)
(3) The transmission line is manufactured according to the impedance of the designed transmission line, and further connected to the integrated circuit chip using a technique such as wire bonding. (4) Mount in a predetermined position on the substrate.
Adopt new design and manufacturing procedures.
By using this manufacturing method, an integrated circuit and a signal transmission circuit suitable for high-speed transmission can be manufactured.
[0079]
【The invention's effect】
According to the present invention, by inserting a resistance having a resistance value in the vicinity of a value obtained by subtracting half of the impedance of the bus from the impedance of the branch wiring between the branch wiring and the bus, repeated reflection in the branch wiring. Since the amplitude on the transmission line can be reduced by the divided voltage of the insertion resistor and the terminating resistor, signal transmission can be performed at high speed. In addition, when there are a large number of branch points on the transmission line, the capacitance in the branch wiring can be seen through the resistor, so that there is also an effect of suppressing a reduction in bus impedance. Furthermore, further high-speed transmission can be realized by characteristic impedance matching of the lead frame to the branch wiring and the transmission / reception circuit and the wiring pattern in the package.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating a unidirectional transmission line to which a conventional technique is applied.
FIG. 2 is a diagram illustrating a signal waveform (rising waveform) when the transmission line of FIG. 1 is used.
FIG. 3 is a diagram illustrating a signal waveform (falling waveform) when the transmission line of FIG. 1 is used.
FIG. 4 is a block diagram showing an embodiment of the present invention.
FIG. 5 is a diagram illustrating an example of a transmission circuit.
FIG. 6 is a diagram illustrating an example of a differential receiving circuit.
7 is a diagram illustrating a signal waveform (rising waveform) in FIG. 4. FIG.
8 is a diagram illustrating a signal waveform (falling waveform) in FIG. 4. FIG.
FIG. 9 is a diagram illustrating an example in which the characteristic impedance matching of the transmission line is not performed.
10 is a diagram illustrating a signal waveform in FIG. 9. FIG.
11 is a diagram showing a signal waveform (rising waveform) when the characteristic impedance of the transmission line is changed in the circuit of the embodiment shown in FIG. 4;
12 is a diagram showing a signal waveform (falling waveform) when the characteristic impedance of the transmission line is changed in the circuit of the embodiment shown in FIG. 4;
FIG. 13 is a view showing a cross section of a QFP package.
FIG. 14 is a cross-sectional view of a PGA package.
FIG. 15 is a diagram illustrating an example of an apparatus on which a QFP package is mounted.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1-4 ... Circuit block, 5-8 ... Internal circuit block, 11-14 ... Transmission line, 21 ... Transmission circuit, 32-34 ... Reception circuit, 41-44 ... Transmission line, 50, 51 ... Termination resistor, 60, 61 ... Terminal power supply, 62 ... Driver power supply, 63 ... Ground, 70-76 ... MOSFET, 80-83 ... Matching resistor, 90-93 ... Inductance, 100 ... Transmission line for transmission between circuit blocks, 110-113 ... Capacitance, Vref reference voltage, 120 to 129, lead frame, 130, 131, chip, 140 to 143, bonding wire, 150 to 155, sealed package, 160, 161, input / output pins, 170, 171: In-package wiring pattern, 180: Motherboard, 190-193 ... Board, 200-203 ... Connector, 210-213 ... Ching resistor, 220, 221 ... Terminal resistor, 230-233 ... Transmission line, 240 ... Data bus

Claims

On a board that is connected to the main transmission line with one end or both ends terminated on the motherboard,
An output circuit for outputting a signal;
In- board wiring that transmits the signal from the output circuit to the main transmission line when connected to the main transmission line;
A board having a resistance disposed between the main transmission line and the in-board wiring and having a value for suppressing reflection between the main transmission line and the in-board wiring .

The board according to claim 1,
The board has a value for matching impedance between the main transmission line and the wiring in the board.

The board of claim 1,
The board having a value derived by subtracting a half of the impedance of the main transmission line from a value of a predetermined impedance of the wiring in the board or an equivalent value thereof.

The board of claim 1,
A board that is connected to a main transmission line that is terminated at the same potential at both ends.

The board according to claim 1,
The board characterized in that the impedance of the wiring in the board is larger than the impedance of the main transmission line.

The board of claim 1,
The board characterized in that the output circuit is a push-pull type output circuit.

The board according to claim 1,
The output circuit includes an element having a switching circuit, and the element is connected to a power source and a ground.
The board has a resistance value of 50Ω or less.

In the board connected to the main transmission line terminated at one or both ends formed on the motherboard,
And sending and receiving circuit for receiving transmission signals,
And the board wiring for transmitting the signal between the sending and receiving circuit and said main transmission line when it is connected to the main transmission line,
A board having a resistance disposed between the main transmission line and the in-board wiring and having a value for suppressing reflection between the main transmission line and the in-board wiring .

The board according to claim 8,
The board has a value for matching impedance between the main transmission line and the wiring in the board.

The board according to claim 8,
The board having a value derived by subtracting a half of the impedance of the main transmission line from a value of a predetermined impedance of the wiring in the board or an equivalent value thereof.

The board according to claim 8,
A board that is connected to a main transmission line that is terminated at the same potential at both ends.

The board according to claim 8,
The board characterized in that the impedance of the wiring in the board is larger than the impedance of the main transmission line.

The board according to claim 8,
Board the sending and receiving circuit, characterized in that it comprises a differential input circuit for receiving the signal.

The board according to claim 8,
Board reference voltage used in the sending and receiving circuit, characterized in that supplied from the outside of the sending and receiving circuit.

A board connected to a plurality of first transmission lines terminated on one or both ends formed on a motherboard ,
An output circuit for outputting a signal;
A second transmission line for transmitting the signal from the output circuit to the first transmission line when connected to the first transmission line; and between the first transmission line and the second transmission line. A board having a resistance arranged to prevent reflection between the first transmission line and the second transmission line .

The board according to claim 15,
The board having a value for matching impedance between the first transmission line and the second transmission line.

The board according to claim 15,
The board has a value derived by subtracting a half value of the impedance of the first transmission line from a value of a predetermined impedance of the second transmission line or a value equivalent thereto. .

The board according to claim 15,
A board that is connected to a main transmission line that is terminated at the same potential at both ends.

The board according to claim 15,
The board characterized in that the impedance of the second transmission line is larger than the impedance of the first transmission line.

The board according to claim 15,
The board characterized in that the output circuit is a push-pull type output circuit.

The board according to claim 15,
The output circuit includes an element having a switching circuit, and the element is connected to a power source and a ground.
The board has a resistance value of 50Ω or less.

The board according to claim 15,
A board further comprising a receiving circuit for receiving a signal.

The board according to claim 22,
The board having a differential input circuit for receiving the signal.

The board of claim 23,
The reference voltage used in the receiving circuit is supplied from the outside of the receiving circuit.

The board according to claim 22,
The board characterized in that the receiving circuit and the transmitting circuit are mounted in one integrated circuit.

The board of claim 1,
The board, wherein the output circuit is a memory.

A board according to claim 8,
The board, wherein the transmission / reception circuit is a memory.

26. The board of claim 25, wherein
The integrated circuit is a memory.