JP3610320B2 - ディープ・トレンチ・カラーを含む半導体構造の形成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ディープ・トレンチ記憶コンデンサを対象とし、より詳細には、半導体デバイスにおけるダイナミック・ランダム・アクセス・メモリ・セルを対象とする。
【０００２】
【従来の技術】
半導体デバイスおよび特にメモリ・デバイスは一般に、電荷記憶のためにコンデンサを使用する。ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルなど多くのメモリ・デバイスは、１ビットのデータがコンデンサ構造中に記憶される電荷によって表されるコンデンサを利用する。一般にＤＲＡＭセルは、コンデンサに結合されたトランジスタを含む。図２３を参照すると、トランジスタはチャネルによって分離された２つの拡散領域を含み、その上にゲート導体（ＧＣ）が配置される。ＤＲＡＭセルで一般に使用されるコンデンサの一種がディープ・トレンチ（ＤＴ）コンデンサである。ＤＴコンデンサはシリコン基板に形成される三次元構造である。一般にディープ・トレンチは、反応性イオン・エッチング（ＲＩＥ）など従来の技術を用いて、シリコン基板に形成される。トレンチは一般にｎ形ドープ・ポリシリコンを充填され、これは通常「記憶ノード」と呼ばれる、コンデンサの１つの極板として役立つ。通常「埋込み極板」と呼ばれるコンデンサの第２極板は一般に、トレンチの下部の周囲のｎ形ドープ領域の外方拡散によって形成される。埋込み極板と記憶ノードとを分離するためにノード誘電層が設けられ、それによりコンデンサが形成される。ノード接合とも呼ばれるノード拡散領域が、コンデンサをトランジスタに結合する。ノード接合は、ドープ・ポリシリコンの上に設けられかつドープ・ポリシリコンをシリコン基板に接続する埋込みストラップを通しての、ドープ・ポリシリコンからシリコン基板へのドーパントの外方拡散から形成される。ＧＣに適切な電圧を印加すると、拡散領域間のチャネルに電流が流れて、コンデンサとビット線との間の接続を形成することができる。セルの保持時間を低下するノード拡散領域から埋込み極板への漏れを防止するために、一般に誘電体カラーがトレンチの上部に形成される。ＤＲＡＭセルをデバイスの他のセルから分離するために、浅いトレンチ分離（ＳＴＩ）がトレンチの最上部に設けられる。
【０００３】
最小フィーチャ・サイズおよびセルのアーキテクチャが縮小されるにつれて、プレーナ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）およびＤＴコンデンサを利用するＤＲＡＭセルのロバスト設計点を達成することはますます困難になっている。この環境でプレーナＭＯＳＦＥＴのスケーラビリティは、ゲート導体とディープ・トレンチ（ＧＣ−ＤＴ）のオーバレイ許容差および埋込みストラップの外方拡散によって厳しく限定される。プレーナＤＲＡＭ ＭＯＳＦＥＴのスケーラビリティの問題の１つの発現として、短チャネル効果を抑制するために必要な非常に高いチャネル・ドーピング濃度から生じるノード接合漏れの増加による保持時間の低下がある。これは特に０．１５μｍ世代に現在考慮されている設計について当てはまる。プレーナＭＯＳＦＥＴを有するそのようなＤＴセルの設計の実行可能性は、アレイＭＯＳＦＥＴに対するストラップ拡散の侵害を低減することによって増強される。１０ｎｍの低減でさえも有意義であろう。
【０００４】
現在実施されているＤＴカラー・プロセスでは、シリコンの局所酸化（ＬＯＣＯＳ）カラーが使用される。堆積カラーではなく酸化カラーの使用はトレンチの充填を容易にし、記憶容量の増加をもたらす。しかし、酸化プロセスのため、ＤＴ側壁シリコンの一部がＳｉＯ２に変化する。ストラップ開口が形成されるときに、カラーの一部が除去されて、ＤＴポリシリコンからシリコン基板へのドーパントの外方拡散の経路ができる。したがって、ストラップ拡散の初期界面が、カラーの酸化によって消費されるＤＴ側壁のシリコンの量に等しい量だけ、アレイＭＯＳＦＥＴに近づく。言い換えると、ＧＣとＤＴとの間の距離が縮小して、その設計公称値より低くなる。厚さ３０ｎｍのカラーの場合、この追加ＤＴエッジ・バイアスは約１２ｎｍ／エッジにのぼる。ＤＴバイアス／エッジの１２ｎｍの追加は、操作可能なプロセス・ウィンドウを著しく制限し、ＧＣ−ＤＴオーバレイおよびＤＴの限界寸法（ＣＤ）の許容差、ならびにＧＣ ＣＤ許容差およびバイアスなど他の工程管理の締付けに追加の圧力を加える。
【０００５】
ノード接合から埋込み極板への漏れを防止するために誘電体カラーを使用するディープ・トレンチ・コンデンサを形成するために、他者によって提案された多数の方法がある。
【０００６】
米国特許第５９４５７０４号明細書は、トレンチ側壁の表面の粗さを低減し、改善されたトレンチ・コンデンサを開示しており、その開示内容を参照によって本明細書に組み込む。トレンチの下部をエピタキシャル・シリコン層で裏打ちすることによって、ノード誘電体が形成される表面の粗さが低減される。この発明は、誘電体カラーを提供するための新しいまたは新規な方法を開示するものではない。
【０００７】
米国特許第５３９５７８６号明細書は、単一ステップでトレンチ・カラーを形成することによってコストを削減しかつ工程の自由度を高める、トレンチ・コンデンサを形成するための簡素化されたプロセスを開示しており、その開示内容を参照によって本明細書に組み込む。この方法では、等方性エッチングによってトレンチ側壁を水平方向に拡大し、次いで酸化物層を成長させてトレンチ・カラーを形成することが要求される。この方法は、トレンチ側壁を消費し、つまり酸化し、それによりＧＣ−ＤＴギャップを低減するが、その欠点は本発明によって回避される。
【０００８】
米国特許第５７７０８７６号明細書は、第１レベルが埋込みストラップと整列している半導体トレンチ・コンデンサを形成するためのプロセスを開示しており、その開示内容を参照によって本明細書に組み込む。この発明は、誘電体カラーを提供するための新しいまたは新規の方法を開示するものではない。
【０００９】
米国特許第５７２３８８９号明細書は、トランジスタがトレンチ・コンデンサの上に垂直に積み重ねられ、それによりデバイスが占める全表面積を縮小するトレンチ・コンデンサを開示しており、その開示内容を参照によって本明細書に組み込む。この発明は、誘電体カラーを提供するための新しいまたは新規の方法を開示するものではない。
【００１０】
米国特許第５５７６５６６号明細書は、埋込みストラップおよび絶縁構造がトレンチ・コンデンサと整列した半導体デバイスを開示しており、その開示内容を参照によって本明細書に組み込む。この発明は、誘電体カラーを提供するための新しいまたは新規の方法を開示するものではない。
【００１１】
米国特許第５４９８８８９号明細書は、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）デバイスに記憶コンデンサを組み込んで総記憶ノード容量を増加することを開示しており、その開示内容を参照によって本明細書に組み込む。好ましい実施形態では、垂直スタック構成でトランジスタの上にＳＲＡＭを形成する。この発明は、誘電体カラーを提供するための新しいまたは新規の方法を開示するものではない。
【００１２】
従来技術にもかかわらず、アレイＭＯＳＦＥＴに対するストラップ拡散の侵害を低減する必要性は残っている。本発明は、有効ＤＴエッジ・バイアスを低減する新しいＤＴカラー・プロセスを提供した。本発明はまた、記憶容量を損ねることなく、負性ＤＴエッジ・バイアスすなわちより小さいＤＴ幅をＤＴの頂部に達成することを可能にする。
【００１３】
【発明が解決しようとする課題】
したがって、本発明の目的は、有効ＤＴエッジ・バイアスを低減するＤＴカラー・プロセスを提供する方法を持つことである。本発明の別の目的は、負のＤＴエッジ・バイアスを可能にするＤＴカラー・プロセスを提供する方法を持つことである。
【００１４】
【課題を解決するための手段】
本発明は、有効ＤＴエッジ・バイアスを低減する、すなわちＧＣ−ＤＴギャップを最大にする、新しいＤＴカラー・プロセスを開示する。第１実施形態は、記憶容量を損ねることなく、負のＤＴエッジ・バイアスすなわちより小さいＤＴ幅をＤＴの頂部に達成することを可能にするのに適した、最小限の結晶欠陥を持つ薄いエピタキシャル・シリコン（エピ）層を利用する。エピ層は、シリコン・トレンチ側壁上に直接付着させる。誘電体カラーを形成するためにエピ層を全部酸化させる必要はないので、エピ層の非消費（非酸化）部分は、ＧＣ−ＤＴギャップを増加するために利用可能である。半導体基板内にトレンチ側壁を有するディープ・トレンチを形成する。酸化障壁層をトレンチ側壁上に共形的に形成する。トレンチにフォトレジストを充填し、このフォトレジストをトレンチの所定の深さまで除去する。酸化障壁層をトレンチの所定の深さまで除去して、トレンチ側壁を露出させ、残りのフォトレジストをトレンチから除去する。シリコン材料の層を、露出したトレンチ側壁上に所定の深さまで形成する。誘電体層をシリコン材料層の上に所定の深さまで形成して、カラーを形成する。次いで残りの酸化障壁層をトレンチから除去する。
【００１５】
第２実施形態は、選択的エピタキシャル・シリコン層を使用する必要性を無くす。このプロセスは負のＤＴエッジ・バイアスを提供しないが、シリコン・トレンチ側壁を消費（酸化）することなく誘電体カラーを形成し、それにより公称設計ＧＣ−ＤＴギャップを維持するという点で、依然として従来技術に勝る改善である。トレンチ側壁を有するディープ・トレンチを半導体基板に形成する。シリコン材料の層をトレンチ側壁上に共形的に形成する。酸化障壁層をシリコン材料の層上に共形的に形成する。トレンチにフォトレジストを充填し、このフォトレジストを所定の深さまで除去する。次いで酸化障壁層をトレンチの所定の深さまで除去する。残りのフォトレジストをトレンチから除去する。シリコン材料の層上に誘電体の層を所定の深さまで形成して、カラーを形成する。次いで残りの酸化障壁層をトレンチから除去する。
【００１６】
【発明の実施の形態】
本発明の目的は、本発明に従って、ディープ・トレンチの有効エッジ・バイアスを低減するディープ・トレンチのカラーを形成する方法を提供することによって達成された。
【００１７】
本発明の第１実施形態を、図１ないし図１１に関連して説明する。
【００１８】
図をより詳細に参照し、特に図１を参照すると、反応性イオン・エッチング（ＲＩＥ）など通例の方法で半導体基板１４に形成された、トレンチ側壁１５を有するトレンチ１０と、トレンチ１０を形成する領域を画定するために従来の技術を用いてパターン形成された表面パッド１２が示されている。表面パッド１２は一般に多層構造である（図示せず）。表面パッド１２の１つの典型的な実施形態では、半導体基板１２は表面１１に、一般に厚さ５ないし１５ｎｍの薄い酸化シリコン層を有する。酸化シリコン層の上に一般に厚さ１００ないし２００ｎｍの窒化シリコン層を堆積し、続いてテトラエチルオルソシリケート（ＴＥＯＳ）またはホウ素ドープ・リンケイ酸ガラス（ＢＰＳＧ）など様々な材料からなるハード・マスク層を堆積する。
【００１９】
図２を参照すると、酸化障壁層１６がトレンチ側壁１５上に共形的に形成されている。一実施形態では、酸化障壁層１６は窒化物障壁層である。他の代替物としてオキシ窒化シリコンがある。酸化障壁層１６は、酸化物の窒化または化学気相成長など技術上よく知られた方法で形成することができる。
【００２０】
図３を参照すると、トレンチ１０にフォトレジスト１８が充填され、次いでフォトレジスト１８が、酸素を含む等方性ドライ・エッチング（すなわち下流エッチング）によってトレンチ１０の所定の深さ１７まで除去される。この所定の深さ１７は、形成しようとする誘電体カラーの底面にしたい場所に対応する。
【００２１】
図４を参照すると、フォトレジスト１８に被覆されないトレンチ１０の上部すなわち所定の深さ１７の酸化障壁層１６が除去される。これは、フッ化水素エチレングリコールまたはフッ化水素グリセロール中のウェット・エッチングなど、技術上よく知られた等方性エッチング技術によって達成される。エッチングの時間および温度は、酸素障壁を除去するように選択する。一例として、５０Åのオキシ窒化物の障壁層を除去する場合、温度は室温で、エッチング時間は約２．５分とすることができる（かなりの過剰エッチングを含む）。
【００２２】
図４および図５を参照すると、残りのフォトレジスト１８が酸素プラズマによってトレンチ１０から除去され、露出したシリコン・トレンチ壁１５上にシリコン材料層２０が選択的に形成される。一実施形態では、シリコン材料層２０はエピタキシャル・シリコンの層である。別の実施形態は、非晶質シリコン（すなわちαシリコン）層の選択的付着を利用することができる。エピタキシャル層は非常に薄いので、結晶欠陥の基板への伝搬が最小限であることが期待される。
【００２３】
図５および図６を参照すると、シリコン材料層２０上に誘電体の層が形成されて、誘電体カラー２２が形成される。一実施形態では、エピタキシャル・シリコン層を酸化して、誘電体カラーを形成する。これは、ウェットまたはドライ酸化を含めて様々な可能なプロセスによって達成することができる。
【００２４】
図６および図７を参照すると、トレンチ１０内の残りの酸化障壁層１６がフッ化水素グリセロールなど等方性エッチングによって除去されて、トレンチ側壁１５が露出する。
【００２５】
図８を参照すると、ドーパント源層２４が、多数の代替的プロセスの１つによって、好ましくは化学気相成長（ＣＶＤ）によって、露出したトレンチ側壁１５、誘電体カラー２２、および表面パッド１２上に共形的に形成される。一実施形態では、ドーパント源層２４はＣＶＤによって堆積されたヒ素ドープ・ガラス（ＡＳＧ）である。固体ドーパント源（すなわちＡＳＧ）を使用する代わりに、露出したトレンチ側壁をアルシン（ＡｓＨ３）などの気体ドーパント源に高温で暴露させることができる。
【００２６】
図８および図９を参照すると、ドーパント層２４の半導体基板への外方拡散により、埋込み板電極２６が形成される。ドーパント層２４の外方拡散は、露出したトレンチ側壁１５でのみ発生する。こうして形成された埋込み板電極２６は、誘電体カラー２２に自己整列する。残りの非拡散ドーパント層２４はその後除去される。これは、技術上よく知られたウェットまたはドライいずれかの等方性エッチング・プロセスによって達成することができる。
【００２７】
図１０を参照すると、コンデンサ・トレンチ誘電体とも呼ばれるノード誘電体２８が、トレンチ側壁１５、誘電体カラー２２、および表面パッド１２の表面２３上に形成される。これは、アンモニアなど窒素を含むガスを用いて達成され、薄い窒化膜層を形成する。次いで、窒化膜層の表面は、昇温酸化焼成によって酸化される。酸化は、ドライＯ２またはウェットＯ２雰囲気で８００〜１１００℃の温度範囲で高速熱酸化（ＲＴＯ）または炉アニールによることができる。ノード誘電体２８の厚さは一般に２０ないし５０Åである。
【００２８】
図１０および図１１を参照すると、トレンチ１０に、記憶ノードとも呼ばれる内部電極を形成するドープ・ポリシリコン３０が充填され、それによりＤＴコンデンサが完成する。これは、高アスペクト比適用分野で技術上よく知られた化学気相成長プロセス（ＣＶＤ）によって行われる。
【００２９】
本発明の第２実施形態を今、図１２ないし図２２に関連して説明する。
【００３０】
図１２を参照すると、反応性イオン・エッチング（ＲＩＥ）など通例の方法で半導体基板１４に形成された、トレンチ側壁１５を有するトレンチ１０と、トレンチ１０を形成しようとする領域を画定するために従来の技術を用いてパターン形成され結果的に得られた表面パッド１２が示されている。表面パッド１２は、前述したように多層構造とすることができる。
【００３１】
図１３を参照すると、シリコン材料層３２がトレンチ側壁１５上に共形的に形成される。シリコンは非晶質（α）、ポリシリコン、またはエピタキシャルとすることができる。この層は、ノード拡散と埋込み層／埋込み極板との間を分離して漏れを防止しなければならないディープ・トレンチの側壁表面１５の汚染を防止するために、ドーピングしないか、または軽くｐ形ドーピングすべきである。
【００３２】
図１４を参照すると、シリコンの窒化または化学気相成長など技術上よく知られた手段によって、トレンチ１０内のシリコン材料層３２上に酸化障壁層３４が形成される。一実施形態では、酸化障壁層３４は、窒化物の層である。他の代替例として酸窒化シリコンがある。
【００３３】
図１５を参照すると、トレンチ１０にフォトレジスト１８が充填され、次いでこのフォトレジスト１８は酸素プラズマによってトレンチ１０の所定の深さ３６まで除去される。この所定の深さは、形成すべき誘電体カラーの底部があることが望まれる場所に対応する。
【００３４】
図１６および図１７を参照すると、酸化障壁層３４の露出部分は、フッ化水素エチレングリコールまたはフッ化水素グリセロールなど等方性エッチングによって除去される。残りのフォトレジスト１８が、酸素プラズマなど従来のエッチング技術を用いてトレンチ１０から除去される。
【００３５】
図１７および図１８を参照すると、シリコン材料層３２の露出部分が酸化されて３７、誘電体カラー３８が形成される。これは、ウェットまたはドライ酸化によって達成することができる。酸化障壁層３４によって保護されたシリコン材料層３２の部分は、酸化されずに残る。
【００３６】
図１９を参照すると、トレンチ１０内の残りの酸化障壁層３４およびシリコン材料層３２が、酸化誘電体カラー３８まで選択的に除去される。これは従来の等方性エッチングによって達成される。多数の代替的プロセスの１つ、好ましくはＣＶＤ ＡＳＧの層によって、ドーパント源層２４がトレンチ側壁１５および誘電体カラー３８の上に共形的に形成される。
【００３７】
図１９および図２０を参照すると、ドーパント層２４の半導体基板１４内への外方拡散により、埋込み板電極２６が形成される。ドーパント層２４の外方拡散は、露出したシリコン・トレンチ側壁１５でのみ発生する。その後ドーパント源層２４が除去される。これは、技術上よく知られたウェットまたはドライいずれかの等方性エッチング・プロセスによって達成することができる。
【００３８】
図２１を参照すると、コンデンサ・トレンチ誘電体とも呼ばれるノード誘電体２８が、トレンチ側壁１５上に形成される。これはアンモニアなど窒素を含むガスを用いて達成され、薄い窒化膜層が形成される。次いで窒化膜層の表面が、ウェットまたはドライＯ２雰囲気でのＲＴＯまたは炉アニールによる８００〜１１００℃の昇温酸化焼成によって酸化される。ノード誘電体２８の厚さは一般に２０ないし５０Åである。
【００３９】
図２１および図２２を参照すると、トレンチ１０に、記憶ノードとも呼ばれる内部電極を形成するドープ・ポリシリコン３０が充填され、それによりＤＴコンデンサが完成する。これは、高アスペクト比適用分野で技術上よく知られた化学気相成長プロセス（ＣＶＤ）によって達成される。
【００４０】
本発明の第１および第２実施形態の各々で、ラインのバックエンドを通してさらなる従来の処理が行われる。
【００４１】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００４２】
（１）半導体基板中にディープ・トレンチ・カラーを含む半導体構造を形成する方法であって、
前記半導体基板にトレンチ側壁を有するトレンチを形成するステップと、
前記トレンチ側壁上に共形的に酸化障壁層を形成するステップと、
前記トレンチにフォトレジストを充填するステップと、
前記フォトレジストを前記トレンチの所定の深さまで除去するステップと、
前記酸化障壁層を前記トレンチの前記所定の深さまで除去して前記トレンチ側壁を露出させるステップと、
前記トレンチ内の残りのフォトレジストを除去するステップと、
前記露出したトレンチ側壁上に前記所定の深さまでシリコン材料層を形成するステップと、
前記シリコン材料層上に前記所定の深さまで誘電体層を形成してカラーを形成するステップと、
前記トレンチ内の残りの酸化障壁層を除去するステップと
を含む方法。
（２）前記トレンチ内部に埋込み板電極を形成するステップと、
前記トレンチ内に誘電体ノードを形成するステップと、
前記トレンチにポリシリコンを充填するステップと
をさらに含む、上記（１）に記載の方法。
（３）前記トレンチをエッチングによって形成する、上記（１）に記載の方法。
（４）前記酸化障壁層が窒化物障壁層である、上記（１）に記載の方法。
（５）前記シリコン材料層がエピタキシャル・シリコン層である、上記（１）に記載の方法。
（６）前記誘電体カラーを前記シリコン材料層の酸化によって形成する、上記（１）に記載の方法。
（７）半導体基板中にディープ・トレンチ・カラーを含む半導体構造を形成する方法であって、
前記半導体基板にトレンチ側壁を有するトレンチを形成するステップと、
前記トレンチ側壁上に共形的にシリコン材料の層を形成するステップと、
前記シリコン材料の層上に共形的に酸化障壁層を形成するステップと、
前記トレンチにフォトレジストを充填するステップと、
前記フォトレジストを所定の深さまで除去するステップと、
前記酸化障壁層を前記トレンチの前記所定の深さまで除去するステップと、
前記トレンチ内の残りのフォトレジストを除去するステップと、
前記シリコン材料の層上に前記所定の深さまで誘電体の層を形成してカラーを形成するステップと、
残りの酸化障壁層を除去するステップと
を含む方法。
（８）前記トレンチ内部に埋込み板電極を形成するステップと、
前記トレンチ内に誘電体ノードを形成するステップと、
前記トレンチにポリシリコンを充填するステップと
をさらに含む、上記（７）に記載の方法。
（９）前記トレンチをエッチングによって形成する、上記（７）に記載の方法。
（１０）前記シリコン材料の層が非晶質である、上記（７）に記載の方法。
（１１）前記シリコン材料の層がポリシリコンである、上記（７）に記載の方法。
（１２）前記シリコン材料の層がエピタキシャル・シリコンである、上記（７）に記載の方法。
（１３）前記シリコン材料の層がドーピングされない、上記（７）に記載の方法。
（１４）前記シリコン材料の層が軽くｐ形ドーピングされる、上記（７）に記載の方法。
（１５）前記酸化障壁層が窒化シリコンの層である、上記（７）に記載の方法。
（１６）前記誘電体カラーを前記シリコン材料の層の酸化によって形成する、上記（７）に記載の方法。
【図面の簡単な説明】
【図１】本発明の第１実施形態によるプロセスの断面図である。
【図２】本発明の第１実施形態によるプロセスの断面図である。
【図３】本発明の第１実施形態によるプロセスの断面図である。
【図４】本発明の第１実施形態によるプロセスの断面図である。
【図５】本発明の第１実施形態によるプロセスの断面図である。
【図６】本発明の第１実施形態によるプロセスの断面図である。
【図７】本発明の第１実施形態によるプロセスの断面図である。
【図８】本発明の第１実施形態によるプロセスの断面図である。
【図９】本発明の第１実施形態によるプロセスの断面図である。
【図１０】本発明の第１実施形態によるプロセスの断面図である。
【図１１】本発明の第１実施形態によるプロセスの断面図である。
【図１２】本発明の第２実施形態によるプロセスの断面図である。
【図１３】本発明の第２実施形態によるプロセスの断面図である。
【図１４】本発明の第２実施形態によるプロセスの断面図である。
【図１５】本発明の第２実施形態によるプロセスの断面図である。
【図１６】本発明の第２実施形態によるプロセスの断面図である。
【図１７】本発明の第２実施形態によるプロセスの断面図である。
【図１８】本発明の第２実施形態によるプロセスの断面図である。
【図１９】本発明の第２実施形態によるプロセスの断面図である。
【図２０】本発明の第２実施形態によるプロセスの断面図である。
【図２１】本発明の第２実施形態によるプロセスの断面図である。
【図２２】本発明の第２実施形態によるプロセスの断面図である。
【図２３】従来のＤＲＡＭセルの詳細な断面図である。
【符号の説明】
１０ トレンチ
１２ 表面パッド
１４ 半導体基板
１５ トレンチ側壁
１６ 酸化障壁層
１７ トレンチにおける所定の深さ
１８ フォトレジスト
２０ シリコン材料層
２２ 誘電体カラー
【発明の属する技術分野】
本発明は、ディープ・トレンチ記憶コンデンサを対象とし、より詳細には、半導体デバイスにおけるダイナミック・ランダム・アクセス・メモリ・セルを対象とする。
【０００２】
【従来の技術】
半導体デバイスおよび特にメモリ・デバイスは一般に、電荷記憶のためにコンデンサを使用する。ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルなど多くのメモリ・デバイスは、１ビットのデータがコンデンサ構造中に記憶される電荷によって表されるコンデンサを利用する。一般にＤＲＡＭセルは、コンデンサに結合されたトランジスタを含む。図２３を参照すると、トランジスタはチャネルによって分離された２つの拡散領域を含み、その上にゲート導体（ＧＣ）が配置される。ＤＲＡＭセルで一般に使用されるコンデンサの一種がディープ・トレンチ（ＤＴ）コンデンサである。ＤＴコンデンサはシリコン基板に形成される三次元構造である。一般にディープ・トレンチは、反応性イオン・エッチング（ＲＩＥ）など従来の技術を用いて、シリコン基板に形成される。トレンチは一般にｎ形ドープ・ポリシリコンを充填され、これは通常「記憶ノード」と呼ばれる、コンデンサの１つの極板として役立つ。通常「埋込み極板」と呼ばれるコンデンサの第２極板は一般に、トレンチの下部の周囲のｎ形ドープ領域の外方拡散によって形成される。埋込み極板と記憶ノードとを分離するためにノード誘電層が設けられ、それによりコンデンサが形成される。ノード接合とも呼ばれるノード拡散領域が、コンデンサをトランジスタに結合する。ノード接合は、ドープ・ポリシリコンの上に設けられかつドープ・ポリシリコンをシリコン基板に接続する埋込みストラップを通しての、ドープ・ポリシリコンからシリコン基板へのドーパントの外方拡散から形成される。ＧＣに適切な電圧を印加すると、拡散領域間のチャネルに電流が流れて、コンデンサとビット線との間の接続を形成することができる。セルの保持時間を低下するノード拡散領域から埋込み極板への漏れを防止するために、一般に誘電体カラーがトレンチの上部に形成される。ＤＲＡＭセルをデバイスの他のセルから分離するために、浅いトレンチ分離（ＳＴＩ）がトレンチの最上部に設けられる。
【０００３】
最小フィーチャ・サイズおよびセルのアーキテクチャが縮小されるにつれて、プレーナ金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）およびＤＴコンデンサを利用するＤＲＡＭセルのロバスト設計点を達成することはますます困難になっている。この環境でプレーナＭＯＳＦＥＴのスケーラビリティは、ゲート導体とディープ・トレンチ（ＧＣ−ＤＴ）のオーバレイ許容差および埋込みストラップの外方拡散によって厳しく限定される。プレーナＤＲＡＭ ＭＯＳＦＥＴのスケーラビリティの問題の１つの発現として、短チャネル効果を抑制するために必要な非常に高いチャネル・ドーピング濃度から生じるノード接合漏れの増加による保持時間の低下がある。これは特に０．１５μｍ世代に現在考慮されている設計について当てはまる。プレーナＭＯＳＦＥＴを有するそのようなＤＴセルの設計の実行可能性は、アレイＭＯＳＦＥＴに対するストラップ拡散の侵害を低減することによって増強される。１０ｎｍの低減でさえも有意義であろう。
【０００４】
現在実施されているＤＴカラー・プロセスでは、シリコンの局所酸化（ＬＯＣＯＳ）カラーが使用される。堆積カラーではなく酸化カラーの使用はトレンチの充填を容易にし、記憶容量の増加をもたらす。しかし、酸化プロセスのため、ＤＴ側壁シリコンの一部がＳｉＯ２に変化する。ストラップ開口が形成されるときに、カラーの一部が除去されて、ＤＴポリシリコンからシリコン基板へのドーパントの外方拡散の経路ができる。したがって、ストラップ拡散の初期界面が、カラーの酸化によって消費されるＤＴ側壁のシリコンの量に等しい量だけ、アレイＭＯＳＦＥＴに近づく。言い換えると、ＧＣとＤＴとの間の距離が縮小して、その設計公称値より低くなる。厚さ３０ｎｍのカラーの場合、この追加ＤＴエッジ・バイアスは約１２ｎｍ／エッジにのぼる。ＤＴバイアス／エッジの１２ｎｍの追加は、操作可能なプロセス・ウィンドウを著しく制限し、ＧＣ−ＤＴオーバレイおよびＤＴの限界寸法（ＣＤ）の許容差、ならびにＧＣ ＣＤ許容差およびバイアスなど他の工程管理の締付けに追加の圧力を加える。
【０００５】
ノード接合から埋込み極板への漏れを防止するために誘電体カラーを使用するディープ・トレンチ・コンデンサを形成するために、他者によって提案された多数の方法がある。
【０００６】
米国特許第５９４５７０４号明細書は、トレンチ側壁の表面の粗さを低減し、改善されたトレンチ・コンデンサを開示しており、その開示内容を参照によって本明細書に組み込む。トレンチの下部をエピタキシャル・シリコン層で裏打ちすることによって、ノード誘電体が形成される表面の粗さが低減される。この発明は、誘電体カラーを提供するための新しいまたは新規な方法を開示するものではない。
【０００７】
米国特許第５３９５７８６号明細書は、単一ステップでトレンチ・カラーを形成することによってコストを削減しかつ工程の自由度を高める、トレンチ・コンデンサを形成するための簡素化されたプロセスを開示しており、その開示内容を参照によって本明細書に組み込む。この方法では、等方性エッチングによってトレンチ側壁を水平方向に拡大し、次いで酸化物層を成長させてトレンチ・カラーを形成することが要求される。この方法は、トレンチ側壁を消費し、つまり酸化し、それによりＧＣ−ＤＴギャップを低減するが、その欠点は本発明によって回避される。
【０００８】
米国特許第５７７０８７６号明細書は、第１レベルが埋込みストラップと整列している半導体トレンチ・コンデンサを形成するためのプロセスを開示しており、その開示内容を参照によって本明細書に組み込む。この発明は、誘電体カラーを提供するための新しいまたは新規の方法を開示するものではない。
【０００９】
米国特許第５７２３８８９号明細書は、トランジスタがトレンチ・コンデンサの上に垂直に積み重ねられ、それによりデバイスが占める全表面積を縮小するトレンチ・コンデンサを開示しており、その開示内容を参照によって本明細書に組み込む。この発明は、誘電体カラーを提供するための新しいまたは新規の方法を開示するものではない。
【００１０】
米国特許第５５７６５６６号明細書は、埋込みストラップおよび絶縁構造がトレンチ・コンデンサと整列した半導体デバイスを開示しており、その開示内容を参照によって本明細書に組み込む。この発明は、誘電体カラーを提供するための新しいまたは新規の方法を開示するものではない。
【００１１】
米国特許第５４９８８８９号明細書は、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）デバイスに記憶コンデンサを組み込んで総記憶ノード容量を増加することを開示しており、その開示内容を参照によって本明細書に組み込む。好ましい実施形態では、垂直スタック構成でトランジスタの上にＳＲＡＭを形成する。この発明は、誘電体カラーを提供するための新しいまたは新規の方法を開示するものではない。
【００１２】
従来技術にもかかわらず、アレイＭＯＳＦＥＴに対するストラップ拡散の侵害を低減する必要性は残っている。本発明は、有効ＤＴエッジ・バイアスを低減する新しいＤＴカラー・プロセスを提供した。本発明はまた、記憶容量を損ねることなく、負性ＤＴエッジ・バイアスすなわちより小さいＤＴ幅をＤＴの頂部に達成することを可能にする。
【００１３】
【発明が解決しようとする課題】
したがって、本発明の目的は、有効ＤＴエッジ・バイアスを低減するＤＴカラー・プロセスを提供する方法を持つことである。本発明の別の目的は、負のＤＴエッジ・バイアスを可能にするＤＴカラー・プロセスを提供する方法を持つことである。
【００１４】
【課題を解決するための手段】
本発明は、有効ＤＴエッジ・バイアスを低減する、すなわちＧＣ−ＤＴギャップを最大にする、新しいＤＴカラー・プロセスを開示する。第１実施形態は、記憶容量を損ねることなく、負のＤＴエッジ・バイアスすなわちより小さいＤＴ幅をＤＴの頂部に達成することを可能にするのに適した、最小限の結晶欠陥を持つ薄いエピタキシャル・シリコン（エピ）層を利用する。エピ層は、シリコン・トレンチ側壁上に直接付着させる。誘電体カラーを形成するためにエピ層を全部酸化させる必要はないので、エピ層の非消費（非酸化）部分は、ＧＣ−ＤＴギャップを増加するために利用可能である。半導体基板内にトレンチ側壁を有するディープ・トレンチを形成する。酸化障壁層をトレンチ側壁上に共形的に形成する。トレンチにフォトレジストを充填し、このフォトレジストをトレンチの所定の深さまで除去する。酸化障壁層をトレンチの所定の深さまで除去して、トレンチ側壁を露出させ、残りのフォトレジストをトレンチから除去する。シリコン材料の層を、露出したトレンチ側壁上に所定の深さまで形成する。誘電体層をシリコン材料層の上に所定の深さまで形成して、カラーを形成する。次いで残りの酸化障壁層をトレンチから除去する。
【００１５】
第２実施形態は、選択的エピタキシャル・シリコン層を使用する必要性を無くす。このプロセスは負のＤＴエッジ・バイアスを提供しないが、シリコン・トレンチ側壁を消費（酸化）することなく誘電体カラーを形成し、それにより公称設計ＧＣ−ＤＴギャップを維持するという点で、依然として従来技術に勝る改善である。トレンチ側壁を有するディープ・トレンチを半導体基板に形成する。シリコン材料の層をトレンチ側壁上に共形的に形成する。酸化障壁層をシリコン材料の層上に共形的に形成する。トレンチにフォトレジストを充填し、このフォトレジストを所定の深さまで除去する。次いで酸化障壁層をトレンチの所定の深さまで除去する。残りのフォトレジストをトレンチから除去する。シリコン材料の層上に誘電体の層を所定の深さまで形成して、カラーを形成する。次いで残りの酸化障壁層をトレンチから除去する。
【００１６】
【発明の実施の形態】
本発明の目的は、本発明に従って、ディープ・トレンチの有効エッジ・バイアスを低減するディープ・トレンチのカラーを形成する方法を提供することによって達成された。
【００１７】
本発明の第１実施形態を、図１ないし図１１に関連して説明する。
【００１８】
図をより詳細に参照し、特に図１を参照すると、反応性イオン・エッチング（ＲＩＥ）など通例の方法で半導体基板１４に形成された、トレンチ側壁１５を有するトレンチ１０と、トレンチ１０を形成する領域を画定するために従来の技術を用いてパターン形成された表面パッド１２が示されている。表面パッド１２は一般に多層構造である（図示せず）。表面パッド１２の１つの典型的な実施形態では、半導体基板１２は表面１１に、一般に厚さ５ないし１５ｎｍの薄い酸化シリコン層を有する。酸化シリコン層の上に一般に厚さ１００ないし２００ｎｍの窒化シリコン層を堆積し、続いてテトラエチルオルソシリケート（ＴＥＯＳ）またはホウ素ドープ・リンケイ酸ガラス（ＢＰＳＧ）など様々な材料からなるハード・マスク層を堆積する。
【００１９】
図２を参照すると、酸化障壁層１６がトレンチ側壁１５上に共形的に形成されている。一実施形態では、酸化障壁層１６は窒化物障壁層である。他の代替物としてオキシ窒化シリコンがある。酸化障壁層１６は、酸化物の窒化または化学気相成長など技術上よく知られた方法で形成することができる。
【００２０】
図３を参照すると、トレンチ１０にフォトレジスト１８が充填され、次いでフォトレジスト１８が、酸素を含む等方性ドライ・エッチング（すなわち下流エッチング）によってトレンチ１０の所定の深さ１７まで除去される。この所定の深さ１７は、形成しようとする誘電体カラーの底面にしたい場所に対応する。
【００２１】
図４を参照すると、フォトレジスト１８に被覆されないトレンチ１０の上部すなわち所定の深さ１７の酸化障壁層１６が除去される。これは、フッ化水素エチレングリコールまたはフッ化水素グリセロール中のウェット・エッチングなど、技術上よく知られた等方性エッチング技術によって達成される。エッチングの時間および温度は、酸素障壁を除去するように選択する。一例として、５０Åのオキシ窒化物の障壁層を除去する場合、温度は室温で、エッチング時間は約２．５分とすることができる（かなりの過剰エッチングを含む）。
【００２２】
図４および図５を参照すると、残りのフォトレジスト１８が酸素プラズマによってトレンチ１０から除去され、露出したシリコン・トレンチ壁１５上にシリコン材料層２０が選択的に形成される。一実施形態では、シリコン材料層２０はエピタキシャル・シリコンの層である。別の実施形態は、非晶質シリコン（すなわちαシリコン）層の選択的付着を利用することができる。エピタキシャル層は非常に薄いので、結晶欠陥の基板への伝搬が最小限であることが期待される。
【００２３】
図５および図６を参照すると、シリコン材料層２０上に誘電体の層が形成されて、誘電体カラー２２が形成される。一実施形態では、エピタキシャル・シリコン層を酸化して、誘電体カラーを形成する。これは、ウェットまたはドライ酸化を含めて様々な可能なプロセスによって達成することができる。
【００２４】
図６および図７を参照すると、トレンチ１０内の残りの酸化障壁層１６がフッ化水素グリセロールなど等方性エッチングによって除去されて、トレンチ側壁１５が露出する。
【００２５】
図８を参照すると、ドーパント源層２４が、多数の代替的プロセスの１つによって、好ましくは化学気相成長（ＣＶＤ）によって、露出したトレンチ側壁１５、誘電体カラー２２、および表面パッド１２上に共形的に形成される。一実施形態では、ドーパント源層２４はＣＶＤによって堆積されたヒ素ドープ・ガラス（ＡＳＧ）である。固体ドーパント源（すなわちＡＳＧ）を使用する代わりに、露出したトレンチ側壁をアルシン（ＡｓＨ３）などの気体ドーパント源に高温で暴露させることができる。
【００２６】
図８および図９を参照すると、ドーパント層２４の半導体基板への外方拡散により、埋込み板電極２６が形成される。ドーパント層２４の外方拡散は、露出したトレンチ側壁１５でのみ発生する。こうして形成された埋込み板電極２６は、誘電体カラー２２に自己整列する。残りの非拡散ドーパント層２４はその後除去される。これは、技術上よく知られたウェットまたはドライいずれかの等方性エッチング・プロセスによって達成することができる。
【００２７】
図１０を参照すると、コンデンサ・トレンチ誘電体とも呼ばれるノード誘電体２８が、トレンチ側壁１５、誘電体カラー２２、および表面パッド１２の表面２３上に形成される。これは、アンモニアなど窒素を含むガスを用いて達成され、薄い窒化膜層を形成する。次いで、窒化膜層の表面は、昇温酸化焼成によって酸化される。酸化は、ドライＯ２またはウェットＯ２雰囲気で８００〜１１００℃の温度範囲で高速熱酸化（ＲＴＯ）または炉アニールによることができる。ノード誘電体２８の厚さは一般に２０ないし５０Åである。
【００２８】
図１０および図１１を参照すると、トレンチ１０に、記憶ノードとも呼ばれる内部電極を形成するドープ・ポリシリコン３０が充填され、それによりＤＴコンデンサが完成する。これは、高アスペクト比適用分野で技術上よく知られた化学気相成長プロセス（ＣＶＤ）によって行われる。
【００２９】
本発明の第２実施形態を今、図１２ないし図２２に関連して説明する。
【００３０】
図１２を参照すると、反応性イオン・エッチング（ＲＩＥ）など通例の方法で半導体基板１４に形成された、トレンチ側壁１５を有するトレンチ１０と、トレンチ１０を形成しようとする領域を画定するために従来の技術を用いてパターン形成され結果的に得られた表面パッド１２が示されている。表面パッド１２は、前述したように多層構造とすることができる。
【００３１】
図１３を参照すると、シリコン材料層３２がトレンチ側壁１５上に共形的に形成される。シリコンは非晶質（α）、ポリシリコン、またはエピタキシャルとすることができる。この層は、ノード拡散と埋込み層／埋込み極板との間を分離して漏れを防止しなければならないディープ・トレンチの側壁表面１５の汚染を防止するために、ドーピングしないか、または軽くｐ形ドーピングすべきである。
【００３２】
図１４を参照すると、シリコンの窒化または化学気相成長など技術上よく知られた手段によって、トレンチ１０内のシリコン材料層３２上に酸化障壁層３４が形成される。一実施形態では、酸化障壁層３４は、窒化物の層である。他の代替例として酸窒化シリコンがある。
【００３３】
図１５を参照すると、トレンチ１０にフォトレジスト１８が充填され、次いでこのフォトレジスト１８は酸素プラズマによってトレンチ１０の所定の深さ３６まで除去される。この所定の深さは、形成すべき誘電体カラーの底部があることが望まれる場所に対応する。
【００３４】
図１６および図１７を参照すると、酸化障壁層３４の露出部分は、フッ化水素エチレングリコールまたはフッ化水素グリセロールなど等方性エッチングによって除去される。残りのフォトレジスト１８が、酸素プラズマなど従来のエッチング技術を用いてトレンチ１０から除去される。
【００３５】
図１７および図１８を参照すると、シリコン材料層３２の露出部分が酸化されて３７、誘電体カラー３８が形成される。これは、ウェットまたはドライ酸化によって達成することができる。酸化障壁層３４によって保護されたシリコン材料層３２の部分は、酸化されずに残る。
【００３６】
図１９を参照すると、トレンチ１０内の残りの酸化障壁層３４およびシリコン材料層３２が、酸化誘電体カラー３８まで選択的に除去される。これは従来の等方性エッチングによって達成される。多数の代替的プロセスの１つ、好ましくはＣＶＤ ＡＳＧの層によって、ドーパント源層２４がトレンチ側壁１５および誘電体カラー３８の上に共形的に形成される。
【００３７】
図１９および図２０を参照すると、ドーパント層２４の半導体基板１４内への外方拡散により、埋込み板電極２６が形成される。ドーパント層２４の外方拡散は、露出したシリコン・トレンチ側壁１５でのみ発生する。その後ドーパント源層２４が除去される。これは、技術上よく知られたウェットまたはドライいずれかの等方性エッチング・プロセスによって達成することができる。
【００３８】
図２１を参照すると、コンデンサ・トレンチ誘電体とも呼ばれるノード誘電体２８が、トレンチ側壁１５上に形成される。これはアンモニアなど窒素を含むガスを用いて達成され、薄い窒化膜層が形成される。次いで窒化膜層の表面が、ウェットまたはドライＯ２雰囲気でのＲＴＯまたは炉アニールによる８００〜１１００℃の昇温酸化焼成によって酸化される。ノード誘電体２８の厚さは一般に２０ないし５０Åである。
【００３９】
図２１および図２２を参照すると、トレンチ１０に、記憶ノードとも呼ばれる内部電極を形成するドープ・ポリシリコン３０が充填され、それによりＤＴコンデンサが完成する。これは、高アスペクト比適用分野で技術上よく知られた化学気相成長プロセス（ＣＶＤ）によって達成される。
【００４０】
本発明の第１および第２実施形態の各々で、ラインのバックエンドを通してさらなる従来の処理が行われる。
【００４１】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００４２】
（１）半導体基板中にディープ・トレンチ・カラーを含む半導体構造を形成する方法であって、
前記半導体基板にトレンチ側壁を有するトレンチを形成するステップと、
前記トレンチ側壁上に共形的に酸化障壁層を形成するステップと、
前記トレンチにフォトレジストを充填するステップと、
前記フォトレジストを前記トレンチの所定の深さまで除去するステップと、
前記酸化障壁層を前記トレンチの前記所定の深さまで除去して前記トレンチ側壁を露出させるステップと、
前記トレンチ内の残りのフォトレジストを除去するステップと、
前記露出したトレンチ側壁上に前記所定の深さまでシリコン材料層を形成するステップと、
前記シリコン材料層上に前記所定の深さまで誘電体層を形成してカラーを形成するステップと、
前記トレンチ内の残りの酸化障壁層を除去するステップと
を含む方法。
（２）前記トレンチ内部に埋込み板電極を形成するステップと、
前記トレンチ内に誘電体ノードを形成するステップと、
前記トレンチにポリシリコンを充填するステップと
をさらに含む、上記（１）に記載の方法。
（３）前記トレンチをエッチングによって形成する、上記（１）に記載の方法。
（４）前記酸化障壁層が窒化物障壁層である、上記（１）に記載の方法。
（５）前記シリコン材料層がエピタキシャル・シリコン層である、上記（１）に記載の方法。
（６）前記誘電体カラーを前記シリコン材料層の酸化によって形成する、上記（１）に記載の方法。
（７）半導体基板中にディープ・トレンチ・カラーを含む半導体構造を形成する方法であって、
前記半導体基板にトレンチ側壁を有するトレンチを形成するステップと、
前記トレンチ側壁上に共形的にシリコン材料の層を形成するステップと、
前記シリコン材料の層上に共形的に酸化障壁層を形成するステップと、
前記トレンチにフォトレジストを充填するステップと、
前記フォトレジストを所定の深さまで除去するステップと、
前記酸化障壁層を前記トレンチの前記所定の深さまで除去するステップと、
前記トレンチ内の残りのフォトレジストを除去するステップと、
前記シリコン材料の層上に前記所定の深さまで誘電体の層を形成してカラーを形成するステップと、
残りの酸化障壁層を除去するステップと
を含む方法。
（８）前記トレンチ内部に埋込み板電極を形成するステップと、
前記トレンチ内に誘電体ノードを形成するステップと、
前記トレンチにポリシリコンを充填するステップと
をさらに含む、上記（７）に記載の方法。
（９）前記トレンチをエッチングによって形成する、上記（７）に記載の方法。
（１０）前記シリコン材料の層が非晶質である、上記（７）に記載の方法。
（１１）前記シリコン材料の層がポリシリコンである、上記（７）に記載の方法。
（１２）前記シリコン材料の層がエピタキシャル・シリコンである、上記（７）に記載の方法。
（１３）前記シリコン材料の層がドーピングされない、上記（７）に記載の方法。
（１４）前記シリコン材料の層が軽くｐ形ドーピングされる、上記（７）に記載の方法。
（１５）前記酸化障壁層が窒化シリコンの層である、上記（７）に記載の方法。
（１６）前記誘電体カラーを前記シリコン材料の層の酸化によって形成する、上記（７）に記載の方法。
【図面の簡単な説明】
【図１】本発明の第１実施形態によるプロセスの断面図である。
【図２】本発明の第１実施形態によるプロセスの断面図である。
【図３】本発明の第１実施形態によるプロセスの断面図である。
【図４】本発明の第１実施形態によるプロセスの断面図である。
【図５】本発明の第１実施形態によるプロセスの断面図である。
【図６】本発明の第１実施形態によるプロセスの断面図である。
【図７】本発明の第１実施形態によるプロセスの断面図である。
【図８】本発明の第１実施形態によるプロセスの断面図である。
【図９】本発明の第１実施形態によるプロセスの断面図である。
【図１０】本発明の第１実施形態によるプロセスの断面図である。
【図１１】本発明の第１実施形態によるプロセスの断面図である。
【図１２】本発明の第２実施形態によるプロセスの断面図である。
【図１３】本発明の第２実施形態によるプロセスの断面図である。
【図１４】本発明の第２実施形態によるプロセスの断面図である。
【図１５】本発明の第２実施形態によるプロセスの断面図である。
【図１６】本発明の第２実施形態によるプロセスの断面図である。
【図１７】本発明の第２実施形態によるプロセスの断面図である。
【図１８】本発明の第２実施形態によるプロセスの断面図である。
【図１９】本発明の第２実施形態によるプロセスの断面図である。
【図２０】本発明の第２実施形態によるプロセスの断面図である。
【図２１】本発明の第２実施形態によるプロセスの断面図である。
【図２２】本発明の第２実施形態によるプロセスの断面図である。
【図２３】従来のＤＲＡＭセルの詳細な断面図である。
【符号の説明】
１０ トレンチ
１２ 表面パッド
１４ 半導体基板
１５ トレンチ側壁
１６ 酸化障壁層
１７ トレンチにおける所定の深さ
１８ フォトレジスト
２０ シリコン材料層
２２ 誘電体カラー
Claims (14)
- 半導体基板中にディープ・トレンチ・カラーを含む半導体構造を形成する方法であって、
前記半導体基板にトレンチ側壁を有するトレンチを形成するステップと、
前記トレンチ側壁上に共形的に酸化障壁層を形成するステップと、
前記トレンチにフォトレジストを充填するステップと、
前記フォトレジストを前記トレンチの所定の深さまで除去するステップと、
前記酸化障壁層を前記トレンチの前記所定の深さまで除去して前記トレンチ側壁を露出させるステップと、
前記トレンチ内の残りのフォトレジストを除去するステップと、
前記露出したトレンチ側壁上に前記所定の深さまでシリコン材料層を形成するステップと、
前記シリコン材料層上に前記所定の深さまで誘電体層を形成してカラーを形成するステップと、
前記トレンチ内の残りの酸化障壁層を除去するステップと
を含む方法。 - 前記トレンチ内部に埋込み板電極を形成するステップと、
前記トレンチ内に誘電体ノードを形成するステップと、
前記トレンチにポリシリコンを充填するステップと
をさらに含む、請求項１に記載の方法。 - 前記トレンチをエッチングによって形成する、請求項１に記載の方法。
- 前記酸化障壁層が窒化物障壁層である、請求項１に記載の方法。
- 前記シリコン材料層がエピタキシャル・シリコン層である、請求項１に記載の方法。
- 前記誘電体カラーを前記シリコン材料層の酸化によって形成する、請求項１に記載の方法。
- 半導体基板中にディープ・トレンチ・カラーを含む半導体構造を形成する方法であって、
前記半導体基板にトレンチ側壁を有するトレンチを形成するステップと、
前記トレンチ側壁上に共形的にシリコン材料の層を形成するステップと、
前記シリコン材料の層上に共形的に酸化障壁層を形成するステップと、
前記トレンチにフォトレジストを充填するステップと、
前記フォトレジストを所定の深さまで除去するステップと、
前記酸化障壁層を前記トレンチの前記所定の深さまで除去するステップと、
前記トレンチ内の残りのフォトレジストを除去するステップと、
前記シリコン材料の層上に前記所定の深さまで誘電体の層を形成してカラーを形成するステップと、
残りの酸化障壁層を除去するステップと
を含む方法。 - 前記トレンチ内部に埋込み板電極を形成するステップと、
前記トレンチ内に誘電体ノードを形成するステップと、
前記トレンチにポリシリコンを充填するステップと
をさらに含む、請求項７に記載の方法。 - 前記トレンチをエッチングによって形成する、請求項７に記載の方法。
- 前記シリコン材料の層が非晶質シリコン、ポリシリコンまたはエピタキシャルシリコンである、請求項７に記載の方法。
- 前記シリコン材料の層がドーピングされない、請求項７に記載の方法。
- 前記シリコン材料の層が軽くｐ形ドーピングされる、請求項７に記載の方法。
- 前記酸化障壁層が窒化シリコンの層である、請求項７に記載の方法。
- 前記誘電体カラーを前記シリコン材料の層の酸化によって形成する、請求項７に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/602,969 US6376324B1 (en) | 2000-06-23 | 2000-06-23 | Collar process for reduced deep trench edge bias |
| US09/602969 | 2000-06-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002026148A JP2002026148A (ja) | 2002-01-25 |
| JP3610320B2 true JP3610320B2 (ja) | 2005-01-12 |
Family
ID=24413515
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001189096A Expired - Fee Related JP3610320B2 (ja) | 2000-06-23 | 2001-06-22 | ディープ・トレンチ・カラーを含む半導体構造の形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6376324B1 (ja) |
| JP (1) | JP3610320B2 (ja) |
| KR (1) | KR100424996B1 (ja) |
| TW (1) | TW512521B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6573137B1 (en) * | 2000-06-23 | 2003-06-03 | International Business Machines Corporation | Single sided buried strap |
| US6642156B2 (en) * | 2001-08-01 | 2003-11-04 | International Business Machines Corporation | Method for forming heavy nitrogen-doped ultra thin oxynitride gate dielectrics |
| US6534376B2 (en) * | 2001-08-15 | 2003-03-18 | Infineon Technologies Ag | Process flow for sacrificial collar scheme with vertical nitride mask |
| US6458647B1 (en) * | 2001-08-27 | 2002-10-01 | Infineon Technologies Ag | Process flow for sacrificial collar with poly mask |
| US6586300B1 (en) * | 2002-04-18 | 2003-07-01 | Infineon Technologies Ag | Spacer assisted trench top isolation for vertical DRAM's |
| US6979851B2 (en) * | 2002-10-04 | 2005-12-27 | International Business Machines Corporation | Structure and method of vertical transistor DRAM cell having a low leakage buried strap |
| US6884676B2 (en) * | 2003-05-28 | 2005-04-26 | Infineon Technologies Ag | Vertical 8F2 cell dram with active area self-aligned to bit line |
| US7244980B2 (en) * | 2004-02-09 | 2007-07-17 | Infineon Technologies Ag | Line mask defined active areas for 8F2 DRAM cells with folded bit lines and deep trench patterns |
| US20060228864A1 (en) * | 2005-04-12 | 2006-10-12 | Promos Technologies Inc. | Semiconductor devices having a bottle-shaped deep trench capacitor and methods for making the same using Epi-Si growth process |
| US7898014B2 (en) * | 2006-03-30 | 2011-03-01 | International Business Machines Corporation | Semiconductor device structures with self-aligned doped regions and methods for forming such semiconductor device structures |
| US20080048186A1 (en) * | 2006-03-30 | 2008-02-28 | International Business Machines Corporation | Design Structures Incorporating Semiconductor Device Structures with Self-Aligned Doped Regions |
| CN102779723A (zh) * | 2011-05-13 | 2012-11-14 | 吴江华诚复合材料科技有限公司 | 一种用于制造沟渠电容器的方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3480745B2 (ja) * | 1993-09-16 | 2003-12-22 | 株式会社東芝 | 半導体装置の製造方法 |
| US5498889A (en) | 1993-11-29 | 1996-03-12 | Motorola, Inc. | Semiconductor device having increased capacitance and method for making the same |
| US5395786A (en) | 1994-06-30 | 1995-03-07 | International Business Machines Corporation | Method of making a DRAM cell with trench capacitor |
| KR0151385B1 (ko) | 1994-11-21 | 1999-03-30 | 문정환 | 반도체 메모리 장치 및 그 제조방법 |
| US5545583A (en) | 1995-04-13 | 1996-08-13 | International Business Machines Corporation | Method of making semiconductor trench capacitor cell having a buried strap |
| US5576566A (en) | 1995-04-13 | 1996-11-19 | International Business Machines Corporation | Semiconductor trench capacitor cell having a buried strap |
| US6008103A (en) * | 1998-02-27 | 1999-12-28 | Siemens Aktiengesellschaft | Method for forming trench capacitors in an integrated circuit |
| US5945704A (en) | 1998-04-06 | 1999-08-31 | Siemens Aktiengesellschaft | Trench capacitor with epi buried layer |
-
2000
- 2000-06-23 US US09/602,969 patent/US6376324B1/en not_active Expired - Fee Related
-
2001
- 2001-06-07 TW TW090113847A patent/TW512521B/zh not_active IP Right Cessation
- 2001-06-22 KR KR10-2001-0035829A patent/KR100424996B1/ko not_active IP Right Cessation
- 2001-06-22 JP JP2001189096A patent/JP3610320B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6376324B1 (en) | 2002-04-23 |
| KR100424996B1 (ko) | 2004-03-27 |
| TW512521B (en) | 2002-12-01 |
| KR20020000523A (ko) | 2002-01-05 |
| JP2002026148A (ja) | 2002-01-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040922 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041012 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041018 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |