JP3610232B2 - Manufacturing method of semiconductor device - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は半導体素子の製造方法に関し、特にウェハ上に半導体層を形成してパターニングする工程を有する発光ダイオードアレイなどの半導体素子の製造方法に関する。
【0002】
【従来の技術】
従来、発光ダイオードアレイなどの半導体素子を形成する場合、SiやGaAsなどのウェハ上にGaAsやAlGaAsなどの複数の化合物半導体層をMOCVD法などで形成し、この化合物半導体層を発光素子の形状にパターニングした後に絶縁膜で被覆して電極の接続部分となるコンタクトホールを形成し、次いで電極材料を被着して電極形状にパターニングした後、個々の発光ダイオードアレイにダイシングすることにより形成していた。
【0003】
この場合、半導体層は、図5(a)および図6(a)に示す発光ドット部11上のみにレジスト12を被着してパターニングすることによって、メサエッチングを行っていた。このようなメサエッチングを行うと、図5(a)のA−A′方向では、図5(b)に示すように、メサ部13の断面形状は順テーパ化し、電極(不図示)の取り出し部となる。また、図5(a)のB−B′方向では断面がほぼ切り立ち、図6(b)に示すようにレジスト12の端から2〜6μm程度サイドエッチングされることから、時間制御でサイドエッチング量をコントロールして発光ドット部11のB−B′方向のサイズを制御していた。
【0004】
【発明が解決しようとする課題】
ところが、この従来の半導体素子の形成方法では、発光ドット部11のみをレジスト12で被覆して、他の部分をエッチング除去しているが、図7に示すように、ウェハ14の周辺部では、半導体膜のエッチング残15が発生し、発光ドット部11だけが正確に残るようにパターニングできないという問題があった。半導体膜のエッチング残15が発生する原因としては、膜厚の分布およびウェハ14の周辺部の半導体膜の膜質が中央部と若干変動し、深さ方向のエッチングレートが遅くなるためと思われる。
【0005】
半導体膜のエッチング残を減少させるために、メサエッチングの時間を長くした場合、図5(a)のB−B′方向のサイドエッチング量が増加し、発光ドット11のサイズ(B−B′方向)が小さくなり、規格外になるという問題があった。
【0006】
特に、発光ドット11のピッチは従来の600dpiの42.3μmから近時は1200dpiの21.15μmに小さくなり、オーバーエッチングによる影響が大きいことから、このようなオーバーエッチングは回避しなければならず、エッチング残15が発生する可能性が高くなっていた。
【0007】
本発明はこのような従来方法の問題点に鑑みてなされたものであり、ウェハ上に形成した半導体層のエッチング残が発生するという従来方法の問題点を解消した半導体素子の製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
上記目的を達成するために、請求項1に係る半導体素子の製造方法では、ウェハ上に半導体層を形成して所定形状にパターニングした後に、電極を形成して個々の半導体素子に切断する半導体素子の製造方法において、前記半導体層の残存すべき部分にレジスト膜を被着すると共に、前記半導体層の除去すべき部分にも幅狭のレジスト膜を被着し、この幅狭のレジスト膜の下の半導体層をサイドエッチングして除去することによって、前記半導体層を所定形状にパターニングする。
【0009】
【発明の実施の形態】
以下、本発明に係る半導体層の製造方法を詳細に説明する。
図1に示すウェハ1は、1枚のn型Si基板に複数の半導体発光素子2を作り込むことで製造されたものである。各半導体発光素子2は、図2、図3に示すように、そのn型Si基板4と、そのウェハ1の表面側に形成される複数のLED(半導体素子本体)5と、各LED5に接続される個別電極6と、その基板4の裏面4bに接続される共通電極7と、各LED5と基板4の表面4aとを覆うパシベーション膜9とを有し、例えばページプリンタの感光ドラムの露光用光源として用いられる。
【0010】
各LED5は、その基板4の表面4aに半導体結晶を有機金属気相エピタキシー(MOCVD)や分子線エピタキシー(MBE)などにより成長させ、その成長層をLED5となる部分を残してエッチングすることで形成できる。例えばガリウム砒素(GaAs)、ガリウム砒素リン(GaAsP)、ガリウムリン(GaP)などの成長層であるバッファー層5aと、アルミニウムガリウム砒素(AlGaAs)の成長層であるn型半導体層5b、p型半導体層5cおよびp+ 型半導体層5dとで構成できる。
【0011】
この半導体層5を所定形状にパターニングする場合、図4(a)(b)に示すように、発光ドット部のレジストパターン3以外にもサイドエッチング量以下の寸法のレジストパターン10を形成する。このようにサイドエッチング量以下の寸法のレジストパターン10を形成すると、半導体膜のエッチング残が発生する場所においても、図4(c)に示すように、レジスト10下のサイドエッチングは基板4の中央部分と変わらずにできる。このことから、レジストパターン10をサイドエッチング量以下の寸法にすれば、レジストパターン10の下の半導体膜5が完全に除去される。つまり、レジストパターン10を形成すると、レジストパターン10周辺のエッチング液のまわりがよくなり、エッチングが早くなるからだと考えれる。
【0012】
この場合、レジストパターン10の寸法はサイドエッチング量以下とする。例えば片側のサイドエッチング量が6μmの場合、両側のサイドエッチング量は12μmとなり、レジストパターン10の寸法は12μm以下とする。
【0013】
なお、半導体膜5のエッチング残防止用のパターン10は、ウェハ1の全面に形成しなくてもよく、少なくとも半導体膜5のエッチング残の発生しやすいウェハ1の周辺部に設ければよい。
【0014】
このように、半導体膜5の除去部分に幅狭のレジスト膜10を被着し、このレジスト膜10の下の半導体膜5をサイドエッチングして除去することによってパターニングすると、エッチング時間を長くすることなく所定のエッチング時間で半導体膜5のエッチング残を防止できる。また、レジストパターン10のマスクの変更のみでよく、特にフォト回数やエッチング回数を増やす必要はない。
【0015】
次に、図3に示すように、窒化珪素(SiNx )や酸化珪素(SiO2 )などから成るパシベーション膜9をプラズマCVD法などにより形成する。各個別電極6は、そのパシベーション膜9の一部をエッチングで除去して開口9aを形成することで前記p+ 型半導体層5dを露出させた後に、そのp+ 型半導体層5dに接続される金属層を蒸着によって成長させてパターニングすることで形成される。その個別電極6の材料としては、p+ 型半導体層5dにオーミック接触する金(Au)などが用いられる。各共通電極7は蒸着によって成長させた金属層によって基板4の裏面4bを覆うことで形成される。その共通電極7の材料としては、基板4にオーミック接触する例えばクロム・アンチモン・金(Cr・Sb・Au)の3層金属材料が用いられる。
【0016】
そのウェハ1は、高速回転するダイヤモンドブレードにより各半導体発光素子2の間においてダイシングされ、そのダイシングにより複数の半導体発光素子2に切断される。
【0017】
【発明の効果】
以上のように、本発明に係る半導体素子の形成方法によれば、前記半導体層の残存すべき部分にレジスト膜を被着すると共に、前記半導体層の除去すべき部分にも幅狭のレジスト膜を被着し、この幅狭のレジスト膜の下の半導体層をサイドエッチングして除去することによって、前記半導体層を所定形状にパターニングすることから、エッチング時間を長くすることなく、所定のエッチング時間で半導体膜のエッチング残が防止できる。また、レジスト膜のパターン変更のみでよく、特にフォト回数やエッチング回数を増やす必要はない。
【図面の簡単な説明】
【図1】本発明に係る半導体素子の形成方法を説明するためのウェハの平面図である。
【図2】本発明に係る半導体素子の形成方法を説明するためのウェハの部分拡大平面図である。
【図3】本発明に係る半導体素子の形成方法を説明するための半導体素子の断面図である。
【図4】本発明に係る半導体素子の形成方法を説明するためのレジストパターンを示す図であり、(a)は平面図、(b)は(a)中のC−C′線断面図、(c)はエッチング後の断面図である。
【図5】従来の半導体素子の形成方法におけるレジストパターンを示す図であり、(a)は平面図、(b)は(a)中のA−A′線断面図、(c)は(a)中のB−B′線断面図である。
【図6】従来の半導体素子の形成方法におけるレジストパターン部分の拡大断面図であり、(a)はエッチング前の拡大断面図、(b)はエッチング後の拡大断面図である。
【図7】従来の半導体素子の形成方法における半導体膜のエッチング残を示す図であり、(a)は全体図、(b)は(a)のd部分の拡大図である。
【符号の説明】
1‥‥‥ウェハ、2‥‥‥半導体発光素子、3‥‥‥発光ドット部のレジストパターン、4‥‥‥n型Si基板、5‥‥‥LED、6‥‥‥個別電極、7‥‥‥共通電極、8‥‥‥、9‥‥‥パシベーション膜、10‥‥‥エッチング残防止用のレジストパターン[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device such as a light-emitting diode array having a step of forming a semiconductor layer on a wafer and patterning it.
[0002]
[Prior art]
Conventionally, when a semiconductor element such as a light emitting diode array is formed, a plurality of compound semiconductor layers such as GaAs and AlGaAs are formed on a wafer such as Si or GaAs by MOCVD, and the compound semiconductor layer is formed into the shape of the light emitting element. After patterning, it was formed by covering with an insulating film to form a contact hole to be an electrode connection part, then depositing an electrode material and patterning it into an electrode shape, and then dicing into individual light emitting diode arrays .
[0003]
In this case, the semiconductor layer was mesa-etched by depositing and patterning a
[0004]
[Problems to be solved by the invention]
However, in this conventional method of forming a semiconductor element, only the light
[0005]
When the mesa etching time is increased in order to reduce the etching residue of the semiconductor film, the side etching amount in the BB ′ direction in FIG. 5A increases, and the size of the light emitting dots 11 (in the BB ′ direction). ) Became smaller and out of standard.
[0006]
In particular, the pitch of the
[0007]
The present invention has been made in view of the above problems of the conventional method, and provides a method for manufacturing a semiconductor element that solves the problem of the conventional method that etching residue of a semiconductor layer formed on a wafer is generated. For the purpose.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, in the method of manufacturing a semiconductor device according to claim 1, a semiconductor layer is formed on a wafer and patterned into a predetermined shape, and then an electrode is formed and cut into individual semiconductor devices. In this manufacturing method, a resist film is deposited on a portion of the semiconductor layer that is to remain, and a narrow resist film is also deposited on a portion of the semiconductor layer that is to be removed. By removing the semiconductor layer by side etching, the semiconductor layer is patterned into a predetermined shape.
[0009]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a method for producing a semiconductor layer according to the present invention will be described in detail.
A wafer 1 shown in FIG. 1 is manufactured by forming a plurality of semiconductor
[0010]
Each
[0011]
When this
[0012]
In this case, the dimension of the
[0013]
The
[0014]
In this manner, when the patterning is performed by depositing the narrow
[0015]
Next, as shown in FIG. 3, a
[0016]
The wafer 1 is diced between the semiconductor
[0017]
【The invention's effect】
As described above, according to the method for forming a semiconductor element of the present invention, a resist film is applied to a portion to be left of the semiconductor layer, and a resist film having a narrow width is also applied to a portion to be removed of the semiconductor layer. Since the semiconductor layer is patterned into a predetermined shape by removing the semiconductor layer under the narrow resist film by side etching, the etching time is increased without increasing the etching time. Thus, the remaining etching of the semiconductor film can be prevented. Further, it is only necessary to change the pattern of the resist film, and it is not necessary to increase the number of times of photo or etching.
[Brief description of the drawings]
FIG. 1 is a plan view of a wafer for explaining a method of forming a semiconductor element according to the present invention.
FIG. 2 is a partially enlarged plan view of a wafer for explaining a method for forming a semiconductor element according to the present invention.
FIG. 3 is a cross-sectional view of a semiconductor device for explaining a method for forming a semiconductor device according to the present invention.
4A and 4B are views showing a resist pattern for explaining a method for forming a semiconductor element according to the present invention, wherein FIG. 4A is a plan view, and FIG. 4B is a cross-sectional view taken along the line CC ′ in FIG. (C) is sectional drawing after an etching.
5A and 5B are views showing a resist pattern in a conventional method for forming a semiconductor element, where FIG. 5A is a plan view, FIG. 5B is a cross-sectional view taken along the line AA ′ in FIG. It is a BB 'sectional view taken on the line in FIG.
6A and 6B are enlarged cross-sectional views of a resist pattern portion in a conventional method for forming a semiconductor element, wherein FIG. 6A is an enlarged cross-sectional view before etching, and FIG. 6B is an enlarged cross-sectional view after etching.
7A and 7B are views showing the remaining etching of a semiconductor film in a conventional method for forming a semiconductor element, where FIG. 7A is an overall view, and FIG. 7B is an enlarged view of a portion d in FIG.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Wafer, 2 ... Semiconductor light emitting element, 3 ... Resist pattern of light emitting dot part, 4 ... n-type Si substrate, 5 ... LED, 6 ... Individual electrode, 7 ... ··· Common electrode, 8 ···, 9 ··· Passivation film, 10 ······ Resist pattern to prevent etching residue
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