JP3609772B2

JP3609772B2 - Input circuit

Info

Publication number: JP3609772B2
Application number: JP2001317933A
Authority: JP
Inventors: 正喜友名
Original assignee: 株式会社日立インフォメーションテクノロジー
Priority date: 2001-10-16
Filing date: 2001-10-16
Publication date: 2005-01-12
Anticipated expiration: 2021-10-16
Also published as: JP2003124797A

Description

【０００１】
【発明の属する技術分野】
本発明は、相補型トランジスタ回路の入力のプルアップ、プルダウンを行うための入力回路に係り、特に、その消費電力の削減に関する。
【０００２】
【従来の技術】
ＬＳＩにおける一般的な入力回路を図８に示す。ＬＳＩ３の入力端子５０１に接続された相補型トランジスタ回路５０３の入力は、抵抗素子５０２により電源電位ＶＤＤにプルアップされ、入力端子５０１とグランド電位ＧＮＤに接続されたスイッチ５００がオープン状態の時には、相補型トランジスタ回路５０３の入力はハイレベルとなり、その出力である入力ポート５０４にハイレベルが出力される。スイッチ５００がクローズされた時には抵抗素子５０２を通じて電源電位ＶＤＤからグランド電位ＧＮＤにリーク電流が流れ、この時に相補型トランジスタ回路５０３の入力電位は、前記リーク電流の発生により抵抗素子５０２の両端に電位差が生じほぼグランド電位ＧＮＤと同一レベルとなり、入力ポート５０４にロウレベルが出力される。
【０００３】
このように、入力端子５０１がクローズ状態の時に抵抗素子５０２の抵抗値に依存したリーク電流が流れ電力が消費されることになる。通常、スイッチ入力はオープンからクローズに変化したことを検出して内部回路が動作するのであるから、前記リーク電流による電力消費は、実際の動作に関係の無い無駄な電力消費である。
【０００４】
これに対する簡便な対策は、抵抗素子５０２の抵抗値を増加させてリーク電流値を減らすことである。しかし、このような方法では、入力のロウレベルからハイレベルへの復帰時間が増加したり、入力端子５０１への外来雑音による誤動作が起きやすくなるなどの不都合がある。
【０００５】
また、図９に示すように、入力端子に接続されるスイッチのグランド（ＧＮＤ）側を出力バッファ５で制御する方法が提案されている（特開平５−３５３７５）。しかし、この方法においては、スイッチ４を読み取るために出力バッファ５の出力をハイレベルからロウレベルへ遷移させ、読み取り後にハイレベルへ復帰させるため、線路６０１とクローズされているスイッチ４の信号線６０２の充放電により電力を消費する欠点がある。また、回路動作を停止した場合にスイッチ４のクローズ状態への遷移を検出できないため、回路動作を起動するための入力回路として使用できないなどの欠点がある。
【０００６】
なお、インバータ又はＮＯＲゲートを構成する２つのＮ型ＭＯＳトランジスタのスレッショルドレベルを異ならせ、かつ貫通電流制限用抵抗を挿入することにより、貫通電流を減らす方法も知られている（特開平１０−３２２１９３）。しかし、これは相補型トランジスタ回路のスイッチ入力のための回路にそのまま応用できるものではなく、また、貫通電流を断つこともできない。ＭＯＳトランジスタの閥値を複数種用意するため、ＬＳＩのプロセスも複雑化する。
【０００７】
【発明が解決しようとする課題】
本発明は、以上の問題点に鑑み、貫通電流及びプルアップのためのリーク電流による消費電力が大幅に低減され、かつ、プルアップ動作中における入力スイッチのクローズ状態への遷移の検出のための入力端子の読み取り動作を行なう必要のない、相補型トランジスタ回路のための新規な入力回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の入力回路の特徴は、請求項１に記載のように、入力端子に接続された相補型トランジスタ回路の入力のプルアップのための、前記相補型トランジスタ回路の入力と第１の電源電位の間に直列に接続された抵抗素子及びＰ型ＭＯＳ型トランジスタと、前記相補型トランジスタ回路の入力のプルダウンのための、前記相補型トランジスタ回路の入力と第２の電源電位の間に接続されたＮ型ＭＯＳ型トランジスタと、前記入力端子がオープン状態である時に前記Ｐ型ＭＯＳ型トランジスタをオンし、かつ、前記Ｎ型ＭＯＳ型トランジスタをオフしてプルアップ動作を行わせ、前記入力端子がクローズ状態である時に前記Ｐ型ＭＯＳ型トランジスタをオフし、かつ、前記Ｎ型ＭＯＳ型トランジスタをオンしてプルダウン動作を行わせるための、前記Ｐ型ＭＯＳ型トランジスタのゲート及び前記Ｎ型ＭＯＳ型トランジスタのゲートに接続された制御回路とを備える構成にある。前記制御回路は、より具体的には請求項２に記載のように、前記相補型トランジスタ回路の出力信号が一方の入力に与えられＲＳラッチと、このＲＳラッチの出力信号及びプルアップ動作への復帰のための信号とが入力されるフィードバック用ゲートとを有し、このフィードバック用ゲートの出力信号が前記ＲＳラッチの他方の入力、前記Ｐ型ＭＯＳ型トランジスタのゲート及び前記Ｎ型ＭＯＳ型トランジスタのゲートに与えられる構成である。
【０００９】
また、本発明のもう１つの特徴は、請求項３に記載のように、入力端子に接続された相補型トランジスタ回路の入力のプルアップ及びプルダウンのための、前記相補型トランジスタ回路の入力に抵抗素子を介して出力が接続されたインバータ回路と、前記入力端子がオープン状態である時に前記インバータ回路にプルアップ動作を行わせ、前記入力端子がクローズ状態である時に前記インバータ回路にプルダウン動作を行わせるための、前記インバータ回路の入力に接続された制御回路とを備える構成にある。前記制御回路は、より具体的には請求項４に記載のように、前記相補型トランジスタ回路の出力信号が一方の入力に与えられるＲＳラッチと、このＲＳラッチの出力信号及びプルアップ動作への復帰のための信号とが入力されるフィードバック用ゲートとを有し、このフィードバック用ゲートの出力信号が前記インバータ回路の入力及び前記ＲＳラッチの他方の入力に与えられる構成である。
【００１０】
以上の本発明の特徴及び他の特徴について、以下において実施の形態に沿って具体的に説明する。
【００１１】
【発明の実施の形態】
＜実施の形態１＞
図１は、実施の形態１の入力回路の構成図である。ＬＳＩ３の内部の相補型トランジスタ回路１０５の入力はＬＳＩ３の入力端子１００と接続され、その出力は入力ポート１１３及びＲＳラッチ１１１の一方の入力に接続される。また、入力端子１００とグランド電位ＧＮＤの間にスイッチ１１４が接続され、このスイッチ１１４によって入力端子１００はオープン状態又はクローズ状態（グランド電位ＧＮＤに接続された状態）とされ、この状態が入力ポート１１３に反映される。ＲＳラッチ１１１は入力回路の動作状態を保持するためのもので、その他方の入力はフイードバック用ゲート１１０の出力１０９と接続される。ＲＳラッチ１１１の出力１１１’はフイードバック用ゲート１１０によって復帰信号入力１１２と論理和をとられる。
【００１２】
相補型トランジスタ回路１０５の入力のプルアップのために、同入力と電源電位ＶＤＤの間に抵抗素子１０２及びＰ型ＭＯＳトランジスタ１０１が直列に接続されている。相補型トランジスタ回路１０５の出力のプルダウンのために、同入力とグランド電位ＧＮＤの間にＮ型ＭＯＳトランジスタ１０４が接続されている。
【００１３】
フィードバック用ゲート１１０の出力１０９は、Ｐ型ＭＯＳトランジスタ１０１のゲート及びＮ型ＭＯＳトランジスタ１０４のゲートに接続されている。このゲート１１０（この例では反転入力ＮＯＲゲート）は、ＲＳラッチ１１１とともにＰ型ＭＯＳトランジスタ１０１及びＮ型ＭＯＳトランジスタ１０４によるプルアップ動作及びプルダウン動作を制御するための制御回路を構成している。復帰信号入力１１２には、プルダウン動作状態からプルアップ動作状態へ復帰させるための復帰信号（所定幅のハイレベル・パルス）が、不図示の内部回路より定期的又は内部動作の終了時に与えられる。
【００１４】
次に、この入力回路の動作を図６を参照して説明する。
【００１５】
スイッチ１１４がオープン状態である初期状態においては、ＲＳラッチ回路１１１の出力１１１’がロウレベルであり、フイードバック用ゲート１１０の出力１０９もロウレベルであるため、Ｐ型ＭＯＳトランジスタ１０１はＯＮになり相補型トランジスタ回路１０５の入力はプルアップ状態にある。Ｎ型ＭＯＳトランジスタ１０４はＯＦＦになるため、同トランジスタ及びＰ型ＭＯＳトランジスタ１０１を通じた貫通電流は流れない。この時、入力ポート１１３はハイレベルであり、また、復帰信号入力１１２はロウレベルに保持されている。
【００１６】
スイッチ１１４がクローズされると（時点７００）、入力端子１００はロウレベルへと遷移し抵抗素子１０２を通じてリーク電流がグランド電位ＧＮＤに向かって流れる。入力端子１００のロウレベルへの遷移により相補型トランジスタ回路１０５は入力ポート１１３にロウレベルを出力し、これが不図示の内部回路の動作の契機となる。また、この時に、ＲＳラッチ１１１の出力１１１’はハイレベルへと変化し、フイードバック用ゲート１１０の出力１０９をハイレベルへ変化させるため（時点７０１）、Ｐ型ＭＯＳトランジスタ１０１はＯＦＦになってプルアップの非動作状態となり、一方、Ｎ型ＭＯＳトランジスタ１０４はＯＮになってプルダウン動作状態となり、相補型トランジスタ回路１０５の入力をグランド電位ＧＮＤに固定する。
【００１７】
スイッチ１１４がクローズした状態で、復帰信号入力１１２に定期的な、あるいは内部回路の動作終了時に出るハイレベルの復帰信号が到来すると（時刻７０２）、フイードバック用ゲート１１０の出力１０９は一時的にロウレベルになり、Ｐ型ＭＯＳトランジスタ１０１はＯＮ、Ｎ型ＭＯＳトランジスタ１０４はＯＦＦになり、プルアップ動作状態となる。この時点でスイッチ１１４を通じてリーク電流が一時的に流れる。この時はスイッチ１１４がクローズ状態であり入力端子１００はロウレベルのまま変化しないため、入力ポート１１３もロウレベルのままであり、したがってＲＳラッチ１１１の出力１１１’はハイレベルのままである。よって、復帰信号入力１１２がロウレベルに戻った後は、フィードバック用ゲート１１０の出力１０９はロウレベルに戻り、Ｐ型ＭＯＳトランジスタ１０１はＯＦＦになってリーク電流は流れなくなり、また、Ｎ型ＭＯＳトランジスタ１０４はＯＮになり入力端子１００をグランド電位ＧＮＤに固定する。
【００１８】
スイッチ１１４がオープン状態となった時刻７０６以降において、復帰信号入力１１２に復帰信号が到来し（時刻７０３）、フィードバック用ゲート１１０の出力１０９がロウレベルに変化すると、Ｐ型ＭＯＳトランジスタ１０１がＯＮに、Ｎ型ＭＯＳトランジスタ１０４がＯＦＦになり、プルアップ動作状態に復帰し（時刻７０５）、入力端子１００はハイレベルへと変化し（時刻７０４）、入力ポート１１３のハイレベルへの復帰によりＲＳラッチ１１）の出力１１１′はロウレベルに遷移させられる。したがって、その後に復帰信号入力１１２がロウレベルに戻っても、フイードバックゲート１１０の出力１０９はロウレベルに保持されるため、プルアップ動作状態が続き、入力ポート１１３はハイレベルに保持される。
【００１９】
このように、プルアップ動作状態においてスイッチ１１４を通じてリーク電流が流れるのは、スイッチ１１４がクローズしていて復帰信号が到来した時点のみであり、また、貫通電流は流れない。したがって、この入力回路は電力消費が極めて小さい。
【００２０】
＜実施の形態２＞
図２は、実施の形態２の入力回路の構成図である。この入力回路は、前記実施の形態１におけるＰ型ＭＯＳトランジスタ１０１、Ｎ型ＭＰＯＳトランジスタ１０４をインバータ回路２０１に置き換え、同インバータ回路２０１の出力を抵抗素子２０２を通じて入力端子１００に接続し、制御回路を構成するフィードバック用ゲート１１０の出力１０９をインバータ回路２０１の入力と接続した構成である。これ以外の構成は前記実施の形態１と同一である。
【００２１】
ゲート出力１０９がロウレベルの時に抵抗素子２０２を通じて入力端子１００はハイレベル側へプルアップされ、ゲート出力１０９がハイレベルの時に入力端子１００は抵抗素子２０２を通じてロウレベルにプルダウンされる。これ以外の回路動作は前記実施の形態１と同じである。
【００２２】
＜実施の形態３＞
図３は、実施の形態３の入力回路の構成図である。この入力回路は回路構成的には前記実施の形態２と等価であるが、抵抗素子２０１をＬＳＩの端子３０３より外部に引き出し、外部配線により入力端子１００と接続するように変更されている。動作は前記実施の形態２と同一である。
【００２３】
＜実施の形態４＞
図４は、実施の形態４の入力回路の構成図である。この入力回路は回路構成的には前記実施の形態２と等価であるが、プルアップ／プルダウンのためのインバータ回路２０１の出力をＬＳＩの端子４０２に接続し、抵抗素子２０１を外付けするように変更されている。動作は前記実施の形態２と同一である。本実施の形態は、一般的なＡＳＩＣチップで容易に実施が可能である。なお、前記実施の形態１における抵抗素子１０２を同様にＬＳＩ外部に引き出し、外付けするように変更することも可能である。
【００２４】
以上の各実施の形態において、スイッチ１１４は、人により直接操作される機械的スイッチに限らず、例えば図５（ａ）に示すようなパイポーラトランジスタ８００によるスイッチ、図５（ｂ）に示すようなＭＯＳトランジスタ８０１によるスイッチ、図５（ｃ）に示す電磁リレー８０２の接点等を用いることも可能であることは当然である。また、実施の形態１，２，３の抵抗素子１０２，２０２は、拡散抵抗、ポリシリコン抵抗などに限らず、ゲート幅とゲート長の比が小さく高いオン抵抗を持つＭＯＳトランジスタを用いることもできる。
【００２５】
前記実施の形態１の入力回路に診断機能を付加した例を図７により説明する。図示のようにハイ側制御回路９０６及びロウ側制御回路９０７をゲート出力１０９とＰ型ＭＯＳトランジスタ１０１及びＮ型ＭＯＳトランジスタ１０４のゲートの間に挿入することによって、プルアップ用抵抗素子１０２の抵抗測定、Ｐ型ＭＯＳトランジスタ１０４の抵抗測定および入力リーク電流の測定が可能である。診断制御信号線９０３にロウレベルを入力すると実動作状態となり、ハイ側制御回路９０６はゲート出力１０９の信号をハイ側制御信号線９０１とロウ側制御信号線９０２にそのまま通過させる。診断制御信号線９０３にハイレベルを入力すると診断状態となり、ハイ側診断制御信号線９０４の信号をハイ側制御信号線９０１に、ロウ側診断制御信号線９０５の信号をロウ側制御信号線９０２に通過させる。ＬＳＩ診断時には、ハイ側診断制御信号線９０４およびロウ側診断制御信号線９０５を制御することにより前記測定を実施することができる。
【００２６】
【発明の効果】
以上のように本発明の入力回路は、リーク電流による電力消費を大幅に減らすことでき、また、貫通電流の発生を防止することができるため、ＬＳＩの低消費電力化に大きな効果を発揮するものであり、特に、電池動作の携帯機器などに用いられるＣＭＯＳＬＳＩの入力回路などに最適であり、また、プルアップ動作中における入力スイッチのクローズ状態への遷移の検出のための入力端子の読み取り動作を行なうことなく相補型トランジスタ回路の入力のプルアップ、プルダウンを適切に行うことができる等の効果を有する。
【図面の簡単な説明】
【図１】実施の形態１の入力回路を示す回路図である。
【図２】実施の形態２の入力回路を示す回路図である。
【図３】実施の形態３の入力回路を示す回路図である。
【図４】実施の形態４の入力回路を示す回路図である。
【図５】ＬＳＩ入力端子に接続されるスイッチの説明図である。
【図６】本発明の入力回路の動作説明のためのタイミングチャートである。
【図７】ＬＳＩ診断機能に関連した構成を説明するための部分回路図である。
【図８】従来の一般的なプルアップ方法を示す回路図である。
【図９】従来技術を示す回路図である。
【符号の説明】
３ＬＳＩ
１００入力端子
１０１Ｐ型ＭＯＳトランジスタ
１０２、２０２抵抗素子
１０４Ｎ型ＭＯＳトランジスタ
１０５相補型トランジスタ回路
１１０フィードバック用ゲート
１１１ＲＳラッチ
１１２復帰信号入力、
１１３入力ポート
１１４スイッチ
２０１インバータ回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an input circuit for performing pull-up and pull-down of an input of a complementary transistor circuit, and more particularly to reduction of power consumption thereof.
[0002]
[Prior art]
A general input circuit in an LSI is shown in FIG. The input of the complementary transistor circuit 503 connected to the input terminal 501 of the LSI 3 is pulled up to the power supply potential VDD by the resistance element 502. When the switch 500 connected to the input terminal 501 and the ground potential GND is open, the complementary transistor circuit 503 is complementary. The input of the type transistor circuit 503 becomes a high level, and a high level is output to the input port 504 that is the output. When the switch 500 is closed, a leakage current flows from the power supply potential VDD to the ground potential GND through the resistance element 502. At this time, the input potential of the complementary transistor circuit 503 has a potential difference between both ends of the resistance element 502 due to the generation of the leakage current. As a result, the level is almost the same as the ground potential GND, and a low level is output to the input port 504.
[0003]
As described above, when the input terminal 501 is in the closed state, a leakage current depending on the resistance value of the resistance element 502 flows and power is consumed. Normally, since the internal circuit operates by detecting that the switch input has changed from open to closed, the power consumption due to the leak current is a wasteful power consumption not related to the actual operation.
[0004]
A simple countermeasure against this is to increase the resistance value of the resistance element 502 and reduce the leakage current value. However, such a method has disadvantages such as an increase in the return time of the input from the low level to the high level and a malfunction due to external noise at the input terminal 501.
[0005]
Further, as shown in FIG. 9, a method of controlling the ground (GND) side of a switch connected to an input terminal with an output buffer 5 has been proposed (Japanese Patent Laid-Open No. 5-35375). However, in this method, in order to read the switch 4, the output of the output buffer 5 is changed from the high level to the low level, and after the reading, the line 601 and the signal line 602 of the switch 4 that is closed are used. There is a disadvantage that power is consumed by charging and discharging. Further, since the transition to the closed state of the switch 4 cannot be detected when the circuit operation is stopped, it cannot be used as an input circuit for starting the circuit operation.
[0006]
A method of reducing the through current by making the threshold levels of the two N-type MOS transistors constituting the inverter or the NOR gate different and inserting a through current limiting resistor is also known (Japanese Patent Laid-Open No. 10-322193). ). However, this cannot be applied as it is to a circuit for switch input of a complementary transistor circuit, and the through current cannot be cut off. Since a plurality of threshold values of MOS transistors are prepared, the LSI process is also complicated.
[0007]
[Problems to be solved by the invention]
In view of the above problems, the present invention is capable of greatly reducing power consumption due to a through current and a leakage current for pull-up, and for detecting a transition to a closed state of an input switch during a pull-up operation. It is an object of the present invention to provide a novel input circuit for a complementary transistor circuit that does not require an input terminal reading operation.
[0008]
[Means for Solving the Problems]
The input circuit of the present invention is characterized in that, as described in claim 1, the input of the complementary transistor circuit and the first power supply potential for pulling up the input of the complementary transistor circuit connected to the input terminal. Connected between the input of the complementary transistor circuit and the second power supply potential for pull-down of the input of the complementary transistor circuit and the resistance element and the P-type MOS transistor connected in series between N-type MOS transistor, and when the input terminal is open, the P-type MOS transistor is turned on, and the N-type MOS transistor is turned off to perform a pull-up operation, and the input terminal is closed. For turning off the P-type MOS transistor and turning on the N-type MOS transistor when performing the pull-down operation. And a control circuit connected to the gate of the P-type MOS transistor and the gate of the N-type MOS transistor. More specifically, as described in claim 2, the control circuit outputs an RS latch to which the output signal of the complementary transistor circuit is applied to one input, and outputs the RS latch to the pull-up operation. A feedback gate to which a signal for recovery is input, and an output signal of the feedback gate is supplied to the other input of the RS latch, the gate of the P-type MOS transistor, and the N-type MOS transistor. This is a configuration given to the gate.
[0009]
According to another aspect of the present invention, as set forth in claim 3, a resistor is connected to the input of the complementary transistor circuit for pull-up and pull-down of the input of the complementary transistor circuit connected to the input terminal. An inverter circuit to which an output is connected via an element, and when the input terminal is in an open state, the inverter circuit performs a pull-up operation, and when the input terminal is in a closed state, the inverter circuit performs a pull-down operation And a control circuit connected to the input of the inverter circuit. More specifically, as described in claim 4, the control circuit includes an RS latch to which an output signal of the complementary transistor circuit is applied to one input, an output signal of the RS latch, and a pull-up operation. A feedback gate to which a signal for recovery is input, and an output signal of the feedback gate is provided to the input of the inverter circuit and the other input of the RS latch.
[0010]
The above features and other features of the present invention will be specifically described below in accordance with embodiments.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
<Embodiment 1>
FIG. 1 is a configuration diagram of an input circuit according to the first embodiment. The input of the complementary transistor circuit 105 inside the LSI 3 is connected to the input terminal 100 of the LSI 3, and its output is connected to one input of the input port 113 and the RS latch 111. In addition, a switch 114 is connected between the input terminal 100 and the ground potential GND, and the input terminal 100 is set in an open state or a closed state (a state in which the input terminal 100 is connected to the ground potential GND) by the switch 114. It is reflected in. The RS latch 111 is for holding the operating state of the input circuit, and the other input is connected to the output 109 of the feedback gate 110. The output 111 ′ of the RS latch 111 is logically ORed with the return signal input 112 by the feedback gate 110.
[0012]
In order to pull up the input of the complementary transistor circuit 105, a resistance element 102 and a P-type MOS transistor 101 are connected in series between the input and the power supply potential VDD. In order to pull down the output of the complementary transistor circuit 105, an N-type MOS transistor 104 is connected between the input and the ground potential GND.
[0013]
The output 109 of the feedback gate 110 is connected to the gate of the P-type MOS transistor 101 and the gate of the N-type MOS transistor 104. The gate 110 (inverted input NOR gate in this example) constitutes a control circuit for controlling the pull-up operation and the pull-down operation by the P-type MOS transistor 101 and the N-type MOS transistor 104 together with the RS latch 111. The return signal input 112 is supplied with a return signal (high level pulse with a predetermined width) for returning from the pull-down operation state to the pull-up operation state periodically or at the end of the internal operation.
[0014]
Next, the operation of this input circuit will be described with reference to FIG.
[0015]
In the initial state in which the switch 114 is open, the output 111 ′ of the RS latch circuit 111 is at a low level and the output 109 of the feedback gate 110 is also at a low level, so that the P-type MOS transistor 101 is turned on and the complementary transistor The input of circuit 105 is in a pull-up state. Since the N- type MOS transistor 104 is turned off , no through current flows through the transistor and the P-type MOS transistor 101. At this time, the input port 113 is at a high level, and the return signal input 112 is held at a low level.
[0016]
When the switch 114 is closed (time 700), the input terminal 100 transitions to a low level, and a leak current flows toward the ground potential GND through the resistance element 102. The complementary transistor circuit 105 outputs a low level to the input port 113 by the transition of the input terminal 100 to the low level, which triggers the operation of an internal circuit (not shown). At this time, the output 111 ′ of the RS latch 111 changes to high level, and the output 109 of the feedback gate 110 changes to high level (time 701). Therefore, the P-type MOS transistor 101 is turned off and pulled. On the other hand, the N-type MOS transistor 104 is turned ON to be in a pull-down operation state, and the input of the complementary transistor circuit 105 is fixed to the ground potential GND.
[0017]
When the switch 114 is closed and the return signal input 112 receives a high level return signal periodically or at the end of the operation of the internal circuit (time 702), the output 109 of the feedback gate 110 is temporarily at the low level. Thus, the P-type MOS transistor 101 is turned on, the N-type MOS transistor 104 is turned off, and a pull-up operation state is established. At this time, a leak current temporarily flows through the switch 114. At this time, since the switch 114 is in the closed state and the input terminal 100 remains unchanged at the low level, the input port 113 also remains at the low level, and thus the output 111 ′ of the RS latch 111 remains at the high level. Therefore, after the return signal input 112 returns to the low level, the output 109 of the feedback gate 110 returns to the low level, the P-type MOS transistor 101 is turned off, and no leak current flows, and the N-type MOS transistor 104 It is turned ON and the input terminal 100 is fixed to the ground potential GND.
[0018]
After time 706 when the switch 114 is opened, when a return signal arrives at the return signal input 112 (time 703) and the output 109 of the feedback gate 110 changes to a low level, the P-type MOS transistor 101 is turned ON. The N-type MOS transistor 104 is turned off to return to the pull-up operation state (time 705), the input terminal 100 changes to the high level (time 704), and the RS latch 11 is returned by the return of the input port 113 to the high level. ) Is shifted to a low level. Therefore, even if the return signal input 112 subsequently returns to the low level, the output 109 of the feedback gate 110 is held at the low level, so that the pull-up operation state continues and the input port 113 is held at the high level.
[0019]
Thus, the leakage current flows through the switch 114 in the pull-up operation state only when the switch 114 is closed and a return signal arrives, and no through current flows. Therefore, this input circuit consumes very little power.
[0020]
<Embodiment 2>
FIG. 2 is a configuration diagram of an input circuit according to the second embodiment. In this input circuit, the P-type MOS transistor 101 and the N-type MPOS transistor 104 in the first embodiment are replaced with an inverter circuit 201, and the output of the inverter circuit 201 is connected to the input terminal 100 through a resistance element 202. The output 109 of the feedback gate 110 to be configured is connected to the input of the inverter circuit 201. Other configurations are the same as those in the first embodiment.
[0021]
When the gate output 109 is at the low level, the input terminal 100 is pulled up to the high level through the resistance element 202, and when the gate output 109 is at the high level, the input terminal 100 is pulled down to the low level through the resistance element 202. Other circuit operations are the same as those in the first embodiment.
[0022]
<Embodiment 3>
FIG. 3 is a configuration diagram of the input circuit according to the third embodiment. This input circuit is equivalent to the second embodiment in terms of the circuit configuration, but is changed so that the resistance element 201 is drawn out from the terminal 303 of the LSI and connected to the input terminal 100 by external wiring. The operation is the same as in the second embodiment.
[0023]
<Embodiment 4>
FIG. 4 is a configuration diagram of an input circuit according to the fourth embodiment. This input circuit is equivalent to the second embodiment in terms of circuit configuration, but the output of the inverter circuit 201 for pull-up / pull-down is connected to the terminal 402 of the LSI, and the resistance element 201 is externally attached. has been changed. The operation is the same as in the second embodiment. This embodiment can be easily implemented with a general ASIC chip. It is also possible to change the resistive element 102 in the first embodiment so that it is similarly pulled out of the LSI and externally attached.
[0024]
In each of the embodiments described above, the switch 114 is not limited to a mechanical switch that is directly operated by a person. For example, a switch using a bipolar transistor 800 as shown in FIG. 5A, as shown in FIG. 5B. Of course, it is possible to use a switch by a simple MOS transistor 801, a contact point of the electromagnetic relay 802 shown in FIG. In addition, the resistance elements 102 and 202 of the first, second, and third embodiments are not limited to diffusion resistance, polysilicon resistance, and the like, and MOS transistors having a small on-resistance with a small gate width to gate length ratio can also be used. .
[0025]
An example in which a diagnostic function is added to the input circuit of the first embodiment will be described with reference to FIG. The resistance measurement of the pull-up resistance element 102 is performed by inserting a high-side control circuit 906 and a low-side control circuit 907 between the gate output 109 and the gates of the P-type MOS transistor 101 and the N-type MOS transistor 104 as shown in the figure. The resistance of the P-type MOS transistor 104 and the input leakage current can be measured. When a low level is input to the diagnostic control signal line 903, an actual operation state is entered, and the high-side control circuit 906 passes the signal of the gate output 109 through the high-side control signal line 901 and the low-side control signal line 902 as they are. When a high level is input to the diagnosis control signal line 903, a diagnosis state is entered. The signal of the high-side diagnosis control signal line 904 is set to the high-side control signal line 901, and the signal of the low-side diagnosis control signal line 905 is set to the low-side control signal line 902. Let it pass. At the time of LSI diagnosis, the measurement can be performed by controlling the high-side diagnosis control signal line 904 and the low-side diagnosis control signal line 905.
[0026]
【The invention's effect】
As described above, the input circuit according to the present invention can greatly reduce the power consumption due to the leakage current, and can prevent the generation of the through current, so that it has a great effect on reducing the power consumption of the LSI. It is particularly suitable for CMOS LSI input circuits used for battery-operated portable devices, etc. Also, it can perform input terminal read operations for detecting transitions to the closed state of input switches during pull-up operations. There is an effect that it is possible to appropriately perform pull-up and pull-down of the input of the complementary transistor circuit without performing it.
[Brief description of the drawings]
FIG. 1 is a circuit diagram illustrating an input circuit according to a first embodiment;
FIG. 2 is a circuit diagram illustrating an input circuit according to a second embodiment.
FIG. 3 is a circuit diagram illustrating an input circuit according to a third embodiment.
FIG. 4 is a circuit diagram showing an input circuit according to a fourth embodiment.
FIG. 5 is an explanatory diagram of a switch connected to an LSI input terminal.
FIG. 6 is a timing chart for explaining the operation of the input circuit of the present invention.
FIG. 7 is a partial circuit diagram for explaining a configuration related to an LSI diagnosis function.
FIG. 8 is a circuit diagram showing a conventional general pull-up method.
FIG. 9 is a circuit diagram showing a conventional technique.
[Explanation of symbols]
3 LSI
100 Input terminal 101 P-type MOS transistors 102 and 202 Resistance element 104 N-type MOS transistor 105 Complementary transistor circuit 110 Feedback gate 111 RS latch 112 Return signal input,
113 Input port 114 Switch 201 Inverter circuit

Claims

A resistance element and a P-type MOS transistor connected in series between the input of the complementary transistor circuit and the first power supply potential for pull-up of the input of the complementary transistor circuit connected to the input terminal; An N-type MOS transistor connected between the input of the complementary transistor circuit and a second power supply potential for pulling down the input of the complementary transistor circuit, and the P when the input terminal is open Turning on the n-type MOS transistor and turning off the n-type MOS transistor to perform a pull-up operation, turning off the p-type MOS transistor when the input terminal is in a closed state, and A gate of the P-type MOS transistor and the N-type for turning on the MOS transistor and performing a pull-down operation Input circuit, comprising a control circuit connected to the gate of the OS transistor.

2. The input circuit according to claim 1, wherein the control circuit includes an RS latch to which an output signal of the complementary transistor circuit is applied to one input, an output signal of the RS latch, and a signal for returning to a pull-up operation. And an output signal of the feedback gate is applied to the other input of the RS latch, the gate of the P-type MOS transistor, and the gate of the N-type MOS transistor. An input circuit characterized by.

An inverter circuit in which an output is connected to the input of the complementary transistor circuit via a resistance element for pull-up and pull-down of the input of the complementary transistor circuit connected to the input terminal, and the input terminal is in an open state A control circuit connected to the input of the inverter circuit for causing the inverter circuit to perform a pull-up operation at a certain time and causing the inverter circuit to perform a pull-down operation when the input terminal is in a closed state. Characteristic input circuit.

4. The input circuit according to claim 3, wherein the control circuit includes an RS latch to which an output signal of the complementary transistor circuit is applied to one input, an output signal of the RS latch, and a signal for returning to a pull-up operation. And an input circuit in which an output signal of the feedback gate is supplied to an input of the inverter circuit and the other input of the RS latch.