JP3609243B2 - スイッチ回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、外部から与えられた電圧レベルを変更して出力する電圧レベル変更回路及びこの回路を使用したスイッチ回路に関するものである。
【０００２】
【従来の技術】
一般に単体のＭＯＳトランジスタをスイッチとして用いる場合は、図２の上図の様な構成になる。このスイッチの動作は、図２の下図のとおりである。すなわち、ＭＯＳトランジスタＴＲ１（ＰＭＯＳ）のゲート電圧に与えられる電圧レベルは、ＶＳＳ（例えば０Ｖ）とＶＤＤ（電源電圧レベルであり、例えば１.５Ｖ）との間で変化する。
【０００３】
【発明が解決しようとする課題】
しかしながら、図２に示された回路では、入力端子（ソース）に与えられる電圧レベルによっては、ＭＯＳトランジスタＴＲ１が完全にＯＮしない場合がある。
【０００４】
また、ＯＮしたとしても入力端子（ソース）に与えられる電圧レベルによってはＭＯＳトランジスタＴＲ１のＯＮ抵抗が大きくなり理想的なスイッチとは掛け離れたものになってしまう場合があるので改善が望まれていた。
【０００５】
【課題を解決するための手段】
本発明は、上述した点を改善するためになされたものであり、その代表的なものは、入力端子、出力端子及び制御端子を有し、該制御端子に与えられた電圧レベルに応答して入力端子に与えられる信号を出力端子に転送するＭＯＳトランジスタと、電源電圧レベル及び接地電圧レベルを受信して、前記制御端子に制御信号を供給する電圧レベル変更回路とを有するスイッチ回路において、以下のような構成を採用したものである。すなわち、前記電源電圧レベルを所定の電圧レベルだけシフトさせた前記制御信号を生成する電圧シフト部を、前記電圧レベル変更回路に設けたものである。
【０００６】
【発明の実施の形態】
（第１の実施の形態）
本発明は主に２つの発明で構成されている。１つ目はスイッチ回路を構成するＭＯＳトランジスタのゲートに、負の電圧レベルを供給するための電圧レベル変更回路である。２つ目はこの電圧レベル変更回路を使用したスイッチ回路である。
【０００７】
以下に本発明の電圧レベル変更回路とスイッチ回路の詳細を説明する。
【０００８】
図１は、電圧レベル変更回路を使用したスイッチ回路を示している。このスイッチ回路は、電圧レベル変更回路と、電圧レベル変更回路の出力に制御されるＰＭＯＳであるＭＯＳトランジスタＴＲ２とで構成されている。
【０００９】
電圧レベル変更回路は、入力端子 ＶＩＮ、出力端子 ＶＯＵＴ ， ＶＤＤ２及び外部より供給される電源電圧及び接地電圧が与えられるＶＤＤ端子、 ＶＳＳ端子を持つ。出力端子 ＶＯＵＴはＭＯＳトランジスタＴＲ２のゲートに接続され、出力端子 ＶＤＤ２はＭＯＳトランジスタＴＲ２の基板端子Ｖｓｕｂ（バックゲート）に接続されている。後に説明するが、この出力端子 ＶＯＵＴには負の電圧（ＶＤＤ−ＶＦ）が与えられる。
【００１０】
ＭＯＳトランジスタＴＲ２は、ゲートに与えられる電圧レベルに応答して、ＭＯＳトランジスタＴＲ２の一方の端子ＩＮに与えられる入力信号を、他方の端子ＯＵＴに転送する機能を持つ。
【００１１】
図３はこの電圧レベル変更回路の詳細回路図である。各ＭＯＳトランジスタは図示のように接続されている。この電圧レベル変更回路の特徴の１つは、電源電圧レベルＶＤＤよりも低い電圧レベルであるＶＤＤ２を生成する構成である。この電圧レベル変更回路では、この電圧レベルを得るために、ＰＭＯＳ１とＮＭＯＳ１を設けている。特に、ＰＭＯＳ１の基板端子はＰＭＯＳ１のドレインに接続されている。またドレイン側には常時ＯＮし、抵抗として作用するＮＭＯＳ１（ただし、レイアウトデザインによりＯＮ抵抗を大きくしておく）が接続されている。この様な構成にすると、電源端子ＶＤＤと出力端子ＶＤＤ２との間にＰＮダイオードが形成されるので、ＯＮ電圧（ＶＦ）分の電圧降下レベル（ＶＤＤ−ＶＦ）が発生する。
【００１２】
さらに、この電圧レベル変更回路は、コンデンサ Ｃ１ をコントロールするためのインバータ Ｉｎｖ１ とＭＯＳトランジスタ ＰＭＯＳ２、ＰＭＯＳ３、ＰＭＯＳ４、ＮＭＯＳ２、ＮＭＯＳ３ を持っている。
【００１３】
次にこの電圧レベル変更回路の動作を図４に示すタイムチャートを用いて説明する。
【００１４】
出力端子ＶＤＤ２には、ＰＭＯＳ１ と ＮＭＯＳ１ により、常時 （ＶＤＤ−ＶＦ） レベルが与えられる。通常 ＶＦ はＰＮ接合のダイオードがＯＮする際に必要な電位差であるから、約 ０．６ ［Ｖ］ 程度である。従って、出力端子ＶＤＤ２の出力電圧レベルは、 ＶＤＤ−約０．６ ［Ｖ］ となる。
【００１５】
図４に於いてＡの区間ではそれぞれ、ＰＭＯＳ２、ＰＭＯＳ３、ＰＭＯＳ４がＯＮし、ＮＭＯＳ２、ＮＭＯＳ３がＯＦＦしている。これにより Ｖｘ電圧レベル＝ＶＤＤとなり、ＶＯＵＴ電圧レベル＝（ＶＤＤ−ＶＦ）となるので、コンデンサ Ｃ１ にはＶｘ−ＶＯＵＴ＝ＶＤＤ−（ＶＤＤ−ＶＦ）＝ＶＦの電位差分がチャージされる。この時、スイッチングを行う ＭＯＳトランジスタＴｒ２ は ＯＦＦとなる。
【００１６】
次に、図４のＢの区間ではＡの区間とは逆に、それぞれＰＭＯＳ２、ＰＭＯＳ３、ＰＭＯＳ４がＯＦＦしＮＭＯＳ２、ＮＭＯＳ３がＯＮする。これにより、Ｖｘ電圧レベル＝ＶＳＳとなり、コンデンサ Ｃ１ にはＡの区間で ＶＦ 電位差分がチャージされていた為ＶＯＵＴ電圧レベル＝（ＶＳＳ−ＶＦ）となる。出力端子ＶＯＵＴはスイッチング用ＭＯＳトランジスタである ＭＯＳトランジスタＴｒ２ のゲートに接続されており、コンデンサ Ｃ１ の電荷が漏れることが無い為、ＶＯＵＴ電圧レベル＝（ＶＳＳ−ＶＦ） がキープされる。
【００１７】
図４のＭＯＳスイッチング動作に於いて、ＭＯＳトランジスタＴｒ１の入力端子ＩＮ（ソース）に与えられる信号の電圧レベルＩＮが低くなった場合は、ＭＯＳトランジスタ Ｔｒ１の ＶＧＳ電圧が小さくなる。ＭＯＳトランジスタＴｒ１には、しきい値電圧（Ｖｔｐ）がありＶＧＳ≦Ｖｔｐとならなければ通常はＯＮ状態にならない。
【００１８】
例えば、図２の上図の回路において、ＭＯＳトランジスタＴｒ１の Ｖｔｐ ＝ −０．５５ ［Ｖ］、ＶＤＤ ＝ １．５ ［Ｖ］、ＶＳＳ ＝ ０ ［Ｖ］とする。通常ゲートに与えられる電圧レベルＶＧは、ＶＤＤ〜ＶＳＳ間の １．５ ［Ｖ］ 〜 ０ ［Ｖ］ が与えられる。ＭＯＳトランジスタＴｒ１をＯＮさせる場合には、ゲートにはＶＤＤ〜ＶＳＳ間の最も低い０ ［Ｖ］ レベルを印加するが、この時にＭＯＳトランジスタＴｒ１の入力端子ＩＮ（ソース）に与えられる信号の電圧レベルが、０．５５ ［Ｖ］ 未満の場合は、ＶＧＳ＞Ｖｔｐ となるので、ＭＯＳトランジスタＴｒ１ がＯＮしなくなる（ＯＮ抵抗が大）。
【００１９】
しかしながら、本発明では、ＭＯＳトランジスタＴｒ２ のゲート電圧ＶＧ（＝ＶＯＵＴ） レベルが、コンデンサＣ１ にチャージしている電位差分だけ負の方向にシフトする。（ＶＳＳ−ＶＦ ＝ ０ ［Ｖ］−０．６ ［Ｖ］＝ −０．６ ［Ｖ］ ）従って、ＭＯＳトランジスタＴｒ２の入力端子ＩＮ（ソース）に与えられる信号の電圧レベルがたとえ最低レベルの０ ［Ｖ］ レベルであっても、ＶＧＳ ＝ −０．６ ［Ｖ］ となる為、ＶＧＳ ＜ Ｖｔｐが成立する。よって、ＭＯＳトランジスタＴｒ２の入力端子ＩＮ（ソース）に与えられる信号の電圧レベルが、ＶＤＤ〜ＶＳＳ間の範囲内のどんなレベルであってもＭＯＳトランジスタＴｒ２は必ずＯＮする。
【００２０】
ＭＯＳトランジスタＴｒ２のＶｔｐが−０．６ ［Ｖ］ 以下の場合は、ＰＭＯＳ１でＶＦ電位降下（０．６ ［Ｖ］）を発生させている図３の回路構成において、さらにもう一段のダイオードをシリアル接続することにより、出力端子ＶＯＵＴに供給される電圧レベルを（ＶＳＳ−２×ＶＦ）とすることができる。従って、このような構成を採用すればＭＯＳトランジスタＴｒ２のＶｔｐが−０．６ ［Ｖ］ 以下の場合であっても対応可能である。
【００２１】
以上のように、本発明によれば、ＭＯＳ構造を用いることにより特別な回路を作り込む必要がなく簡単に定電圧発生回路を作ることができる。さらに、ＰＭＯＳで形成するＰＮダイオードをシリアルに接続することにより容易に電圧をコントロールすることが可能である。このＰＭＯＳで形成するダイオードとしては、ゲート端子とドレイン端子とを共通接続したものであっても良い。
【００２２】
（第２の実施の形態）
次に、本発明の第２の実施形態として、本発明をＡＤコンバータのチョッパ型コンパレータに適用した例を説明する。図５はチョッパ型コンパレータを用いたＡＤコンバータを示す図である。図５中のＴＲ３が前述したＴＲ２に相当する。図６は図５におけるＴＲ３とインバータＩｎｖ２とを示す図である。
【００２３】
本発明は、図６において、インバータＩｎｖ２ をショートするＭＯＳトランジスタの入力端子ＩＮ（ソース）に与えられる電圧レベルが低い場合（インバータのＶＤＤ電源電圧が低い場合）に有効である。以下にその理由を述べる。
【００２４】
図６において、インバータＩｎｖ３ をショートした時に出力端子ＯＵＴ に現れる電位は、インバータＩｎｖ３ のＶｔ なのでＶｔ ≒ １／２×ＶＤＤとなる。しかし、ＶＤＤ（電源電圧）が低くなった場合はＭＯＳトランジスタＴｒ３のＶＧＳレベルがＴｒ３のしきい値電圧 Ｖｔｐよりも大きくなりＶＧＳ＞Ｖｔｐとなるため、ＭＯＳトランジスタＴｒ３がＯＮできず、結果的にチョッパ型コンパレータとしての動作が不可能になってしまう場合がある。
【００２５】
本発明を用いると、ＭＯＳトランジスタＴｒ３のゲートに与えられる電圧レベルは負側にシフトするため、必ずＭＯＳトランジスタＴｒ３ をＯＮさせることが可能になる。従って、電源電圧レベルが低いときのチョッパ型コンパレータを動作させることが可能になる。
その結果、ＡＤコンバータの低電圧動作が実現できる。
【００２６】
また、ＭＯＳトランジスタスイッチは、ＯＮ抵抗を下げるためＰＭＯＳ、ＮＭＯＳを各１つ抱き合わせて構成するアナログスイッチがよく使用されるが、この場合必ずトランジスタがペアで必要なため数多くのアナログスイッチを使う場合にはチップレイアウト（パターン）での面積が大きくなってしまう。しかしながら、本発明によれば、ＭＯＳトランジスタを一つ設けるだけで済むため、チップレイアウト（パターン）の縮小に有効である。
【００２７】
さらに、トランジスタ１つでのスイッチングを行わなければならない回路である場合には、本発明は特に有効である。（トランジスタの入力（ソース）電圧を気にせずに済む）
以上本発明について、適用例を含めて詳述したが、本発明は上記した回路に限定されるものでない。例えば、図３において、ＰＭＯＳ１、ＮＭＯＳ１で構成している定電圧回路は他のレギュレータ回路構成を用いても可能である。
【００２８】
図１のＴｒ２ のＶｓｕｂ 電位がＶＤＤ２（＝ ＶＤＤ−ＶＦ）となっている為に、Ｔｒ２ の入力端子ＩＮ（ソース）に与えられる電圧レベルがＶＤＤとなる時に、Ｔｒ２ の入力端子ＩＮから Ｖｓｕｂ への電流漏れが気になる場合がある。その際には、適宜ＰＭＯＳ１のゲート電圧をコントロールする回路構成をとることにより、ＶＤＤ２電圧をＶＤＤ” ｏｒ （ＶＤＤ−ＶＦ）” にコントロールするようにすれば良い。
【００２９】
さらに、これまでＰＭＯＳトランジスタのスイッチングに対してのみ説明を行ったが、当然ながら、図１における電源電圧の構成を逆にすることで、ＮＭＯＳトランジスタにも応用可能である。
【００３０】
【発明の効果】
以上詳細に説明したように、本発明によれば、スイッチ回路を構成するＭＯＳトランジスタのゲートに与えられる電圧レベルを負側（もしくは正側）にシフトさせたので、ＭＯＳトランジスタに与えられる入力電圧レベルが電源電圧間内の電圧レベルであれば確実にＭＯＳトランジスタをオンさせることができる。
【図面の簡単な説明】
【図１】本発明の電圧レベル変更回路を使用したスイッチ回路を示す図である。
【図２】従来のスイッチ回路を示す図である。
【図３】本発明の電圧レベル変更回路を示す図である。
【図４】本発明のスイッチ回路の動作を示すタイムチャートである。
【図５】本発明のスイッチ回路をチョッパ型コンパレータに適用した例である。
【図６】本発明のスイッチ回路をチョッパ型コンパレータに適用した例である。
【符号の説明】
ＩＮ・・・入力端子
ＯＵＴ・・・出力端子
Ｖｓｕｂ・・・基板端子

Claims (7)

1. 入力端子、出力端子及び制御端子を有し、該制御端子に与えられた電圧レベルに応答して入力端子に与えられる信号を出力端子に転送するＭＯＳトランジスタと、電源電圧レベル及び接地電圧レベルを受信して、前記制御端子に制御信号を供給する電圧レベル変更回路とを有するスイッチ回路において、
   前記電圧レベル変更回路は、一端が前記制御端子に接続され、他端には、該電圧レベル変更回路に入力される入力信号の電圧レベルに応じて、電源電圧レベルあるいは接地電圧レベルの信号が与えられるコンデンサを有し、該電源電圧レベルあるいは該接地電圧レベルを、該コンデンサにチャージされる電荷量に応じた電圧レベルだけシフトさせた前記制御信号を生成する電圧シフト部を有することを特徴とするスイッチ回路。
2. 前記電圧レベル変更回路は、前記接地電圧レベルを該接地電圧レベルより低い電圧レベルへシフトすることを特徴とする請求項１記載のスイッチ回路。
3. 前記電圧レベル変更回路は、前記電源電圧レベルより低い電圧レベルの所定電圧を生成する機能を有することを特徴とする請求項１または請求項２記載のスイッチ回路。
4. 前記ＭＯＳトランジスタは基板端子を有し、該基板端子には前記所定電圧が供給されることを特徴とする請求項３記載のスイッチ回路。
5. 前記電圧シフト部は、前記入力信号の電圧レベルに応じて、前記所定電圧の電圧レベルを有する前記制御信号を生成することができることを特徴とする請求項３または請求項４記載のスイッチ回路。
6. 前記所定電圧は、電源電圧の供給部と接地電圧の供給部との間で直列に接続された２つのＭＯＳトランジスタを含む構成により生成され、該電源電圧の供給部側のＭＯＳトランジスタはダイオード接続されていることを特徴とする請求項３〜５のいずれか１つに記載のスイッチ回路。
7. 前記電圧シフト部は、それぞれの制御電極に前記入力信号に基づく信号が入力される２つのＭＯＳトランジスタを含み、該２つのＭＯＳトランジスタのうちの一方のＭＯＳトランジスタは、前記所定電圧が供給される一方の電極と、前記制御信号を出力する端子と電気的に接続され得る共通端子に接続された他方の電極とを有し、該２つのＭＯＳトランジスタのうちの他方のＭＯＳトランジスタは、接地された一方の電極と、前記共通端子に接続された他方の電極とを有するものであり、前記一方のＭＯＳトランジスタの基板端子は該一方のＭＯＳトランジスタの前記一方の電極に接続されていることを特徴とする請求項３〜６のいずれか１つに記載のスイッチ回路。

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