JP3600097B2 - Driving IC and optical print head - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、プリンタ等の記録ヘッドに用いられる光プリントヘッドに係わり、特に、素子内で時分割駆動を行うことができるように構成された発光素子を駆動するための新規な駆動用ＩＣとそれを用いた光プリントヘッドに関する。
【０００２】
【従来の技術】
従来の光プリントヘッドにおいて用いられる発光素子（アレイ）は、実公平６−４８８８７号公報に示すように、複数の発光部に１対１で対応させて個別電極を素子表面側に設け、各発光部に共通の電極を素子裏側に設けて構成しているので、１つの素子内で時分割駆動することができなかった。時分割駆動することができないので、個別電極を発光部と同数設ける必要があり、発光部の高密度化が進むと、それに対応して個別電極も高密度配置になる結果、駆動用ＩＣとの接続が困難になるという問題があった。
【０００３】
このような問題を解決するため、特開平６−１６３９８０号公報において、素子内での時分割駆動が可能な発光素子が提案されている。すなわち、発光素子上の複数の発光部をｍ個の群に分け、群毎の発光部に接続するようにｍ本の共通電極を設け、異なる群に属するｍ個の発光部に接続した個別電極をｎ個設けることによってｍ×ｎ個の発光部を備える発光素子が提案されている。この発光素子によれば、ｍ本の共通電極を時分割的に選択することによって個別電極の数を従来の１／ｍに削減することができるので、駆動用ＩＣとの接続を容易にすることができる。
【０００４】
このような発光素子を従来と同様の駆動用ＩＣを用いて時分割駆動することも可能であるが、この場合、共通電極を時分割的に選択するための駆動回路を別途必要とするので、時分割駆動に適した汎用性のある駆動用ＩＣの開発が望まれている。
【０００５】
そこで本願出願人は、上記の点を考慮した駆動用ＩＣについて、特開平１０−２２６１０２号公報にて提案しているが、この公報に示された構成では、時分割駆動のためにデータの入力順序を変更する処理を必要とするので、データ処理が複雑化するという問題が有った。
【０００６】
【発明が解決しようとする課題】
そこで本発明は、上記のような時分割駆動に対応した発光素子を駆動するに適した汎用性のある駆動用ＩＣを提供することを課題の１つとする。また、時分割駆動に対応した発光素子の出力変動を低減することができ、また、駆動時間の調整が容易な駆動用ＩＣを提供することを課題の１つとする。そして、このような発光素子と駆動用ＩＣを用いることによって高解像度の光プリントヘッドを提供することを課題の１つとする。そしてまた、光プリントヘッドの小型化（細幅化）を図ることを課題の１つとする。そしてまた、時分割駆動でありながら、スタティック駆動のような高速印字が可能な光プリントヘッドを提供することを課題の１つとする。そしてまた、ワイヤボンド線などの接続手段を削減して組立作業性を高めるとともに、信頼性を高めることを課題の１つとする。
【０００７】
【課題を解決するための手段】
本発明の駆動用ＩＣは、請求項１に記載のように、順次送られてくる複数個のデータ信号を記憶するデータ信号記憶回路と、このデータ信号記憶回路に記憶しているデータ信号を複数回に分割して取り出すデータ選択回路と、このデータ選択回路によって取り出されたデータ信号に基づいて所定数の出力端子に駆動信号を出力するドライブ回路を備え、前記データ選択回路は、前記ドライブ回路の動作時間制御用の信号を供給する信号線とは別の、かつ前記分割数よりも少ない数の信号線を介して外部より供給されるタイミング信号に基づいて前記データ信号の分割を行う構成としたことを特徴とする。
【０００８】
本発明の駆動用ＩＣは、請求項２に記載のように、順次送られてくる複数個のデータ信号を記憶するデータ信号記憶回路と、このデータ信号記憶回路に記憶しているデータ信号を複数回に分割して取り出すデータ選択回路と、このデータ選択回路によって取り出されたデータ信号に基づいて所定数の出力端子に駆動信号を出力するドライブ回路を備え、前記データ選択回路は、前記データ信号記憶回路の記憶タイミングを示すタイミング信号に重畳して外部より供給されるタイミング信号に基づいて前記データ信号の分割を行う構成としたことを特徴とする。
【０００９】
本発明の駆動用ＩＣは、請求項３に記載のように、素子駆動用のｎ個の出力端子と、該各出力端子と接続した第１駆動部と、ｍ個の群選択用端子と、該各群選択用端子と接続した第２駆動部を備え、前記第１駆動部は、順次送られてくる少なくともｎ×ｍ個のデータ信号を記憶するデータ信号記憶回路と、該データ信号記憶回路に記憶しているデータ信号を複数回に分割して取り出すデータ選択回路と、この取り出されたデータ信号に基づき前記各駆動用出力端子に駆動信号を出力するドライブ回路を備え、前記データ選択回路は、前記データ信号記憶回路の記憶タイミングを示すタイミング信号に重畳して外部より供給される分割タイミング信号に基づいて前記データ信号の分割を行う構成とし、前記第２駆動部は、前記ｍ個の群選択用端子を前記分割タイミング信号に基づいて切り替える構成としたことを特徴とする。
【００１０】
本発明の駆動用ＩＣは、請求項４に記載のように、請求項２あるいは請求項３記載の駆動用ＩＣにおいて、前記タイミング信号に重畳して外部より供給される分割タイミング信号と記憶タイミングを示す信号とを分離する回路を備えることを特徴とする。
【００１１】
本発明の駆動用ＩＣは、請求項５に記載のように、請求項１〜３記載の駆動用ＩＣにおいて、前記複数のデータ信号に個々に対応して補正を行なうための補正データを記憶する補正データ記憶回路を備えることを特徴とする。
【００１２】
本発明の駆動用ＩＣは、請求項６に記載のように、請求項１〜３記載の駆動用ＩＣにおいて、前記駆動用ＩＣは、複数の発光部で構成される群を複数備える発光素子を群単位で時分割駆動するための駆動用ＩＣであることを特徴とする。
【００１３】
本発明の駆動用ＩＣは、請求項７に記載のように、請求項１、２，４記載の駆動用ＩＣにおいて、前記駆動用ＩＣは、自己走査型の発光素子を駆動するための駆動用ＩＣであるとともに、前記複数のデータ信号に個々に対応して補正を行なうための補正データを記憶する補正データ記憶回路を備えることを特徴とする。
【００１４】
本発明の光プリントヘッドは、請求項８に記載のように、請求項１ないし請求項７のいずれかに記載された駆動用ＩＣを備えることを特徴とする。
【００１５】
本発明の光プリントヘッドは、請求項９に記載のように、基板上に一列に配列した自己走査型の発光素子と、前記基板上に一列に配列した前記発光素子駆動用のＩＣと、前記発光素子と前記駆動用ＩＣ間の配線手段を備え、前記配線手段は、前記発光素子と前記駆動用ＩＣ間を直接接続する接続手段を備えた光プリントヘッドにおいて、前記駆動用のＩＣとして、請求項１あるいは請求項２に記載された駆動用ＩＣを備えることを特徴とする。
【００１６】
本発明の光プリントヘッドは、請求項１０に記載のように、請求項９記載の光プリントヘッドにおいて、前記自己走査型の発光素子は、複数の発光サイリスタからなるグループを複数備えた構成であるとともに、前記駆動用ＩＣと１対１の対応関係をもって配列されていることを特徴とする。
【００１７】
本発明の光プリントヘッドは、請求項１１に記載のように、請求項９記載の光プリントヘッドにおいて、前記駆動用ＩＣは複数の前記発光素子を駆動するとともに、この駆動用ＩＣによって駆動される複数の発光素子を前記駆動用ＩＣの長さ範囲内に配列したことを特徴とする。
【００１８】
本発明の光プリントヘッドは、請求項１２に記載のように、請求項９記載の光プリントヘッドにおいて、前記自己走査型の発光素子へ供給する全ての信号を、前記駆動用ＩＣに形成した端子とこの端子に接続したワイヤボンド線等の接続手段を介して供給することを特徴とする。
【００１９】
本発明の光プリントヘッドは、請求項１３に記載のように、請求項９記載の光プリントヘッドにおいて、前記自己走査型の発光素子へ供給する信号の一部を、前記基板上の前記駆動用ＩＣと前記発光素子の間に位置する配線パターンとこのパターンに接続したワイヤボンド線を介して供給することを特徴とする。
【００２０】
本発明光プリントヘッドは、請求項１４に記載のように、時分割駆動される複数の発光部を上面に配列した複数の発光素子と、この発光素子を駆動するための複数の駆動用ＩＣと、基板とを備え、前記発光素子の列と駆動用ＩＣの列とを前記基板の長手方向に配列した光プリントヘッドにおいて、駆動用ＩＣとして請求項１あるいは請求項２に記載された駆動用ＩＣを用いるとともに、前記発光素子は上面に配置する全ての端子を前記発光部列を境として駆動用ＩＣ側に配置し、前記基板は前記発光素子の列と前記駆動用ＩＣの列の間に接続端子用のパターンを配置し、前記発光素子と前記駆動用ＩＣの上面に設けた端子間の接続をワイヤボンド線などの接続手段で直接行なうとともに、前記発光素子と前記基板の上面に設けた端子間の接続をワイヤボンド線などの接続手段で直接行なったことを特徴とする。
【００２１】
【発明の実施の形態】
以下本発明の実施例を図面を参照して説明する。図１は、駆動用ＩＣの回路ブロック図を示し、図２は、図１に示す回路ブロック図のうち、複数ある出力端子ＤＯ１〜ＤＯ９６の１つの出力端子ＤＯ１に関係する部分を中心に抽出した要部回路ブロック図である。まず、これらの図を中心に説明する。
【００２２】
駆動用ＩＣ１は、図１に示すように、素子駆動用（後述する個別電極２８用）の複数（ｎ）個の出力端子ＤＯで構成された個別端子部と、各出力端子ＤＯと接続され、これらに対して駆動信号としての所定の電流出力を与える第１駆動部２と、群選択用（後述する共通電極２７用）の複数（ｍ）個の出力端子ＣＤで構成された共通端子部と、各出力端子ＣＤと接続され、これらを選択的に一方の電源電位、例えば接地電位ＶＳＳに切り替える第２駆動部３を備えている。以下、ｎ＝９６，ｍ＝４の場合を例にとって説明するが、本発明はこれに限定されるものではない。
【００２３】
第１駆動部２は、データ入力端子ＳＩから順次送られてくるシリアル入力データ信号を一時的に記憶するデータ信号記憶回路４と、このデータ信号記憶回路４から複数回に分割して出力されるデータ信号に基づき上記各出力端子ＤＯ１〜ＤＯ９６に駆動信号を出力する駆動回路５と、この駆動回路５に定電流を供給する電流供給回路６と、この第１駆動部２並びに第２駆動部３の各部に所定のタイミング信号を供給するタイミング制御回路７とを備えている。
【００２４】
データ信号記憶回路４は、データ入力端子ＳＩからシリアルに入力されるデータ信号をクロック信号ＣＬＫ１に同期して取り込み、データ出力端子ＳＯからシリアル出力するｎ×ｍ（３８４）ビット構成のシフトレジスタ８と、このシフトレジスタ８に取り込まれたデータ信号を、記憶タイミングを示す制御信号としてのロード信号ＬＯＡＤｔに基づいて並列に取り込むｎ×ｍ（３８４）ビット構成のラッチ回路９とを備えている。シフトレジスタ８から並列に出力されるｎ×ｍ（３８４）個のデータ信号はラッチ回路９を介さないで記憶回路１０に供給することもできるようにしている。
【００２５】
尚、データ信号を複数ビットで構成する場合などにおいては、それに応じてシフトレジスタ８やラッチ回路９等の構成を変更することもでき、例えば、シフトレジスタ８をアドレス指定方式のメモリで構成することもできる。
【００２６】
駆動回路５は、ラッチ回路９が出力するｎ×ｍ（３８４）個のデータ信号を、複数回に分割してｎ個単位に順次選択的に取り出して出力する第１の選択回路１１Ａと、この第１の選択回路１１Ａの出力に基づいて前記出力端子ＤＯ１〜ＤＯ９６を介して一定の電流を出力するｎ（９６）ビット構成の第１のドライブ回路１２Ａを基本的な構成として備えている。駆動回路５は、この基本構成に加えて、必要に応じて、データ補正に対応するための補正データをｎ×ｍ（３８４）個記憶するための補正データ記憶回路１０と、この補正データ記憶回路１０から出力されるｎ×ｍ（３８４）個の補正データ信号から、 ｎ個単位に補正データ信号を順次選択して出力する補正データ用の第２の選択回路１１Ｂと、この補正データ用の選択回路１１Ｂの出力に基づいて増加減した電流値の出力を前記出力端子ＤＯ１〜ＤＯ９６を介して駆動信号として出力するｎ（９６）ビット構成の補正用の第２のドライブ回路１２Ｂを備えることができる。
【００２７】
記憶回路１０は、 Ｓビット（例えば３ビット構成）で構成される補正データをｎ×ｍ（３８４）個記憶することができるように、例えばＳ×ｎ×ｍビット構成のラッチ回路で構成することができる。そして、各補正データ記憶回路１０に対する補正データの書き込みは、シフトレジスタ８から並列に供給されるｎ×ｍ個単位の信号に基づいて行われるようになっている。
【００２８】
補正データ記憶回路１０の書き込みは、前もって行うことができる。すなわち、記憶回路１０のみを書き込み状態としてシフトレジスタ８を介して補正データの各ビットを記憶する作業を３回繰り返すことによって行うことができる。
【００２９】
ドライブ回路１２は、図２に示すように、１つの出力端子ＤＯに対してそれぞれ電流出力が異なる４つの電流増幅器１２ａ〜１２ｄを１組として、それを出力端子ＤＯと同数備えて構成されている。電流供給回路６から電流が供給される４つ電流増幅器１２ａ〜１２ｄは、個々にその作動状態を制御することによって、合計出力電流を４ｍＡをベースとして３〜５ｍＡ程度の範囲で変更できるようにしている。
【００３０】
選択回路１１は、時分割駆動を行うために前記ラッチ回路９や補正データ記憶回路１０に記憶されたｎ×ｍ個分のデータや補正データを、ｎ個単位に選択して複数（ｍ）回に分割して取り出すための回路で、複数の論理ゲート回路によって構成されている。この選択回路１１は、タイミング制御回路７の一部を構成する選択制御信号発生回路１４によってゲートの開閉が制御される。
【００３１】
この選択制御信号発生回路１４は、図３に波形を示すように、記憶タイミングを示すロード信号ＬＯＡＤｔによって規定される期間を複数の期間に分割するための分割タイミング信号（ＤＩＶ１〜ＤＩＶ４）を生成するための回路で、例えば図４に示すように、２つのフリップフロップＦＦ１，ＦＦ２と、複数（４つの）論理ゲート回路Ｇ１〜Ｇ４を組み合わせたカウンタと、１つの論理ゲート回路Ｇ５によって構成することができる。論理ゲート回路Ｇ５は、ロード信号ＬＯＡＤｔの分離に用いられる。ここで、制御信号ＬＯＡＤ１は、データ信号記憶回路４の記憶タイミング（ラッチ回路９のラッチタイミング）を規定するためのロード信号ＬＯＡＤｔに、分割タイミング信号（ＤＩＶ１〜ＤＩＶ４）が重畳された信号で、点灯時間を規定するための制御信号（ストローブ信号）を供給する信号線とは別の信号線を介して外部より供給される。このように、選択制御信号発生回路１４は１つの制御信号（ＬＯＡＤ１）に基づいて４つの分割タイミング信号（ＤＩＶ１〜４）を生成するので、点灯時間を規定するための制御信号（ストローブ信号ＳＴＢ）を利用して分割タイミング信号を生成する場合に比べて、ストローブ信号ＳＴＢによる制御（発光時間調整）の自由度を高めることができる。また、分割タイミング信号の数よりも少数の信号線を用いて制御信号（ＬＯＡＤ１）を供給することができるので、外部と接続する制御信号の端子の数を削減してＩＣの小型化を図ることができるとともに、ワイヤボンド配線などの外部配線数を削減することができる。
【００３２】
尚、選択制御信号発生回路１４は、１ライン分のデータ信号の入力に同期してリセットすることができ、たとえば、前記ロード信号ＬＯＡＤｔに同期した信号によって前記フリップフロップＦＦ１，ＦＦ２をリセットする構成としても良い。
【００３３】
次に、図２を参照して１つの出力端子ＤＯ１を中心にデータの流れについて説明する。ラッチ回路９に記憶された１つのＩＣ１分のデータ（３８４個のオン／オフデータ）は、分割タイミング信号ＤＩＶ１〜４が順次Ｈレベルに切り替わることによって、その分割タイミング信号ＤＩＶ１〜４と接続されたアンドゲート回路のみが選択状態となるとともに、そのゲート回路が内部ストローブ信号ＳＴＢによって開くことにより、内部ストローブ信号ＳＴＢがＨレベルの間に選択的に出力される。図２に示す例では、分割タイミング信号ＤＩＶ１〜４が順次Ｈレベルに切り替わることによって、１つのＩＣ内部の１から４番目のデータが順次ドライブ回路１２の駆動に用いられる。また、補正データ記憶回路１０に記憶された３ビット構成の補正データも同様に、分割タイミング信号ＤＩＶ１〜４が順次Ｈレベルに切り替わることによって３個一組のアンドゲート回路が開く結果、その間に選択状態となり、内部ストローブ信号ＳＴＢがＨレベルの間に選択的に出力される。補正データ記憶回路１０の出力は、ドライブ回路１２に供給され、３つの電流増幅器１２ｂ〜１２ｄを選択的に動作させる。
【００３４】
次に、第２駆動部３について説明する。第２駆動部３は、出力端子ＣＤ１〜ＣＤ４の１つを選択的に接地電位ＶＳＳに切り替えるための回路で、前記分割タイミング信号ＤＩＶ１〜４に同期したタイミングによって切り替える構成としているが、前記選択回路１１の選択タイミングに同期した他の信号を用いて切り変える構成とすることもできる。尚、この第２の駆動部３は、後述するように、自己走査型の発光素子の駆動の際などには必要とされない場合が有るので、そのような場合には、駆動用ＩＣ１の構成から削除することもできる。
【００３５】
図６は、上記の駆動用ＩＣ１を備えて構成した光プリントヘッド２０の一例を示す要部平面図である。この光プリントヘッド２０は、絶縁性基板２１の上に複数、例えばＬ＝１９個の発光素子２２を一列に配列し、この発光素子２２の片側に隣接させて駆動用ＩＣ１を発光素子２２と１対１で対応させて一列に配列している。この例では、駆動用ＩＣ１を発光素子２２の片側に配列しているが、駆動用ＩＣ１を発光素子２２の両側に配列する場合は、発光素子２２と駆動用ＩＣ１を１対２の対応関係で配列すれば良い。発光素子２２と駆動用ＩＣ１間には、両者を接続するための接続手段２３が施される。接続手段２３としては、金線等のワイヤボンド線による直接接続構造、中継用のパターンを介在したワイヤボンド線による間接的接続構造を用いることができるが、高密度のフレキシブル配線を異方性導電接着剤を用いて接続する構造を用いることもできる。
【００３６】
基板２１の上には、信号用、電力供給用の複数本の配線パターン２４を発光素子２２の配列方向に沿って延びるように形成している。駆動用ＩＣ１と配線パターン２４の間には、前記接続手段２３と同様の接続手段２５を設けている。
【００３７】
発光素子２２は、その上面に複数（ｍ×ｎ＝３８４）個の発光部２６をその長手方向に沿って配列している。そして、この複数の発光部２６は、時分割駆動できるようにそれぞれが独立して形成されており、群単位に時分割駆動できるように、複数ｍの群に区分けしている。この例では、発光部２６の１，５，９番目を第１の群、２，６，１０番目を第２の群というように、発光部２６の配置順序を示す番号を４で割った場合の余りの数に基づいて４つの群に区分けした場合を例示している。
【００３８】
そして、発光素子２２は、第１の群に属する発光部２６に共通に接続した共通電極２７−１と、第２の群に属する発光部２６に共通に接続した共通電極２７−２、共通電極２７−３、並びに共通電極２７−４の４本の共通電極２７を設けるとともに、隣接する４つの発光部２６に接続したｎ（９６）個の個別電極２８を設けている。発光素子２２の上面に配置する全ての端子（これらの共通電極２７、個別電極２８）は前記発光部２６の列を境として駆動用ＩＣ１側に配置している。この様な端子配列とすることにより、発光素子２２の細幅化を図ることができる。前記個別電極２８は、それぞれ駆動用ＩＣ１の出力端子ＤＯ１〜ＤＯ９６に接続され、共通電極２７は、出力端子ＣＤ１、ＣＤ２、ＣＤ３、ＣＤ４に接続される。そして、共通電極２７を選択し、任意の個別電極ＤＯに通電させれば、発光部の４分の１ずつが時分割で発光する。
【００３９】
図６に示す例では、駆動用ＩＣの一方の側に出力端子ＤＯ１〜ＤＯ９６と、出力端子ＣＤ１〜ＣＤ４を配列し、駆動用ＩＣ１と発光素子２２間を直接ワイヤボンド線を用いて接続する例を示したが、本発明は、図７に示すように、駆動用ＩＣ１と発光素子２２間を中継用パターンＣＤ−ＤＯとワイヤボンド線を介して間接的に接続する場合にも適用することができる。
【００４０】
すなわち、本発明は、図７に示すように、駆動用ＩＣとして、その出力端子ＣＤ１〜ＣＤ４を出力端子ＤＯ１〜ＤＯ９６が配列された側と反対の側に配置して構成したものを用いる場合にも適用することができる。中継用のパターンＣＤ−ＤＯは、駆動用ＩＣ１の下を横断するように、基板２１の裏面や基板２１の中間層部分に配置したパターンとスルーホールを組み合わせて形成することができる。そして、この中継用パターンＣＤ−ＤＯの一端と駆動用ＩＣ１の出力端子ＣＤ１〜ＣＤ４にワイヤボンドが施され、この中継用パターンＣＤ−ＤＯの他端と発光素子２２の共通電極２７−１〜２７−４にワイヤボンドが施される。このようにすることによって、出力端子ＣＤ１〜ＣＤ４に接続した第２駆動部３と出力端子ＤＯ１〜ＤＯ９６に接続したドライブ回路１２を駆動用ＩＣ１の一方の側と他方の側に区分けして配置することができ、発熱量が大きな第２の駆動部３がドライブ回路１２に与える熱的な影響を最小限に抑制することができる。尚、中継用パターンＣＤ−ＤＯを経由した配線は、出力端子ＤＯ１〜ＤＯ９６と個別端子２８の間にも適用することができる。
【００４１】
尚、発光素子２２はＬ個（１９個）であるので、ヘッド２０全体の発光部２６の数は、Ｌ×ｍ×ｎ＝１９×４×９６＝７２９６個となる。図８の＃を付した番号がヘッド２０全体の発光部２６の通し番号である。
【００４２】
次に、上記駆動用ＩＣ１の動作を含めた上記光プリントヘッド２０の動作について、図１、図２に加えて、図８に示す光プリントヘッドの回路構成例、図５に示すタイミングチャートを参照して説明する。
【００４３】
尚、記憶回路１０に記憶すべき補正データは、発光素子２２の各発光部２６の光量を均一にするために、予め求めた光量補正データが用いられ、これらのデータは、既に記憶回路１０に記憶されているものとする。
【００４４】
まず初めにリセット信号ＲＥＳＥＴが供給され、これによって各部が初期状態に設定される。続いて、設定信号ＳＥＴがＬレベルからＨレベルに切り替えられる。その結果、記憶回路１０への書き込みが禁止された状態となる。
【００４５】
１９番目の駆動用ＩＣ１のデータ入力端子Ｓ１にデータ信号（７２９６個）が順次与えられ、これがクロック信号ＣＬＫ１に同期して順次各駆動用ＩＣ１のシフトレジスタ８に取り込まれる。
【００４６】
次に、制御信号ＬＯＡＤ１に基づき生成されたロード信号ＬＯＡＤｔが、所定時間Ｈレベルに保持され、各ＩＣ１のシフトレジスタ８に保持されたｎ×ｍ個のデータ信号の入力が行われる。この時、ロード信号ＬＯＡＤｔの立ち下がり時点でラッチ回路９が選択（ラッチ）されるので、シフトレジスタ８に取り込まれたｎ×ｍ個のデータ信号がラッチ回路９に入力されて記憶される。
【００４７】
一方、制御信号ＬＯＡＤ１がＬレベルからＨレベルに切り替わった直後に、分割タイミング信号ＤＩＶ１がＬレベルからＨレベルに切り替わり制御信号ＬＯＡＤ１が次にＬレベルからＨレベルに立ち上がるまで保持される。制御信号ＬＯＡＤ１が次にＨレベルに立ち上がると、分割タイミング信号ＤＩＶ２のみがＨレベルに切り替わり、同様に順次分割タイミング信号ＤＩＶ３、ＤＩＶ４のみがＨレベルに切り替わる。
【００４８】
この分割タイミング信号ＤＩＶ１〜４の切り替わりによって、選択回路１１がラッチ回路９や記憶回路１０から選択して出力するデータ信号の位置が順次切り替わる。例えば分割タイミング信号ＤＩＶ１によって、１番目、５番目、…７２９３番目のデータが選択され、分割タイミング信号ＤＩＶ２によって、２番目、６番目、…７２９４番目のデータが選択される。
【００４９】
分割タイミング信号ＤＩＶ１〜４が各々Ｈレベルに保持されている間に、発光の期間を示す内部ストローブ信号ＳＴＢがＨレベルに所定期間保持される。内部ストローブ信号ＳＴＢがＨレベルに保持されている間に前記データ（必要に応じて３ビットの補正データが付加される）がドライブ回路１２に与えられる。ドライブ回路１２は、データ信号やそれに付加された補正データに基づいて、４つの電流増幅器１２ａ〜１２ｄを選択的に作動させてその出力電流を出力端子ＤＯを介して発光素子２２の各個別電極２８に供給する。ここで、外部ストローブ信号（反転ＳＴＢ）としては、図５に示すように有効期間に一方のレベル（この例ではＬレベル）を保持するもののほかに、レベルがＬとＨに交互に短い期間に変化する１つ以上の交番制のパルス信号によって有効期間を示すものを用いることもできる。
【００５０】
全ての発光素子２２の個別電極２８にデータ信号や補正データに応じた電流が供給可能な状態となるが、４分の１の発光部２６のみが共通電極２７を介して接地されているので、この例では４個置きの発光部２６のみが選択的に発光する。
【００５１】
上記のような、４分の１ずつの切り替えによる時分割駆動によって１ライン分の選択的な発光を行い、これを順次繰り返すことによって、１画面分の露光を行うことができる。
【００５２】
上記のように、素子内時分割駆動に対応した発光素子２２を駆動するための各駆動用ＩＣ１が、群を単位とするタイミングに同期して動作する第２駆動部３を内蔵し、この駆動用ＩＣ１によって対応した発光素子２２の時分割駆動を行う構成としているので、負荷の分散を図ることができる。よって、時分割駆動を行うための第２駆動部３に加わる最大負荷は、対応する発光素子２２の１つの群に属する発光部２６の数に基づき決定できる。その結果、従来のダイナミック駆動方式のように時分割駆動用（共通電極選択用）の専用ＩＣを用いて時分割駆動を行う場合に比べて、時分割駆動用の回路に加わる負荷を大幅に低減することができる。そして、駆動用ＩＣ１の第２駆動部３は、小電流を制御することができる小型回路で構成することができ、駆動用ＩＣ１を従来のスタテック方式用のＩＣと同等の形状で構成して全体的な回路構成の小型化を達成することができる。
【００５３】
また、時分割駆動を行う構成でありながら、スタテック方式と同じようにデータを順次入力することができるので、従来のダイナミック駆動に必要とされたデータの並び替えのための回路が不要となる。また、時分割数を増加させても、その分割数よりも少数の制御信号用の信号線を利用して時分割用のタイミング信号（分割タイミング信号）を供給するようにしているので、ＩＣの端子数や組立て作業数の削減を図ることができる。
【００５４】
このように、データ記憶のタイミングを制御するための信号ＬＯＡＤｔに重畳して分割タイミング用の信号ＤＩＶ１〜４を供給することにより、ドライブ回路１２の動作時間制御用のストローブ信号（反転ＳＴＢ）を供給する信号線とは別の信号線を利用して時分割用のタイミング信号を供給することができ、ストローブ信号を利用した制御の簡素化を図ることができる。すなわち、ストローブ信号供給用の信号線をそれ専用に使用することによって、ストローブ信号の期間を調整して印字画面の濃度調整を行う場合のデータ処理を簡素化することができる。また、印字時間による階調制御を行うために、ストローブ信号の期間を変更したり、ストローブ信号として時間が異なる複数種類のパルスの組み合わせを用いる場合などにおいて、ストローブ信号の独自性を確保しておくことは有用である。
【００５５】
上記実施例は、ロード信号ＬＯＡＤｔに重畳して分割タイミング信号ＤＩＶ１〜４を供給することにより、外部ストローブ（反転ＳＴＢ）供給用信号線とは別の信号線を介して外部より分割タイミング信号ＤＩＶ１〜４を供給するようにしているが、他の実施例として、外部ストローブ（反転ＳＴＢ）供給用信号線及びロード信号ＬＯＡＤｔ供給用信号線とは別の信号線を介して分割タイミング信号ＤＩＶ１〜４を供給する構成とすることができる。
【００５６】
図９〜図１２は、他の実施例を示すための図面で、先の図２〜図５に対応した図面である。先の実施例と基本的に相違する点は、選択制御信号発生回路１４の出力切り替え用信号として専用の信号（制御信号ＤＩＶＳＥＬ： 前記制御信号ＬＯＡＤ１とほぼ同タイミング）を用いる構成とした点である。
【００５７】
この実施例に記載のように、分割タイミング信号ＤＩＶ１〜４を発生させるために専用の信号を用いることにより、この信号入力用の専用の端子や信号線数は増加するが、従前の制御信号（ストローブ信号：ドライブ回路１２の駆動時間調節用、ロード信号：記憶回路４の記憶タイミング用）を利用して分割タイミング信号ＤＩＶ１〜４を送る場合に比べて、これらの制御信号の受ける制約を低減若しくは撤廃することができるので、本来の基本的な制御をより確実に実行することができる。
【００５８】
尚、上記の各実施例において、駆動用ＩＣ１は、全ての補正用データを記憶し、それを選択して出力することができるので、補正用データを用いた時分割駆動を行う場合に、記憶した補正データに基づくデータ信号の補正を容易に行うことができる。
【００５９】
また、発光素子２２として、発光部を１列に配列したもののほかに、千鳥配置したものや、２列以上の複数列配置したものを用いることもできる。そして、発光素子２２の片側に駆動用ＩＣ１を配列する場合のほかに、発光素子３の両側に駆動用ＩＣ１を配置することもできる。
【００６０】
また、本発明は、上記のように１つの発光素子とその駆動用の１つ以上のＩＣの組合わせ構造を１つの単位とし、この構造単位を発光部の配列方向と同方向に複数配置した光プリントヘッドに好適であるが、これ以外にも適用可能であり、例えば、前記１つの構造単位を基本構造とする光プリントヘッドやそれに類する印字装置に適用することもできる。
【００６１】
また、上記駆動用ＩＣ１は、自己走査型の発光素子の駆動に利用することもできるので、以下、その実施形態について説明する。
【００６２】
駆動対象となる自己走査型の発光素子（以下、ＳＬＥＤという）は、特開平５−８４９７１号公報や、特開平１１−１９２７４４号公報等に開示されているように、発光サイリスタを多段接続し、これに多相クロック信号を与えることによって、発光サイリスタの点灯位置を順次転送することができる構成の素子であり、例えば図１３（Ａ）（Ｂ）に等価回路図を示すような構造のものを用いることができる。
【００６３】
ＳＬＥＤは、転送用クロック端子（Ｖφ１、Ｖφ２）の他に、スタートクロック端子ＶφＳ、データ（発光部クロック）端子ＶφＤ、バイアス電圧端子ＶＧを備えてこれらを上面に配置し、裏面にコモン電極を配置している。ＳＬＥＤは、通常１００個前後の発光サイリスタを一列に配置して構成されるが、発光サイリスタ数が多い場合は、図２０（Ｂ）に示すように、感光ドラム上の露光位置が最初と最後とでずれて隣接ＳＬＥＤ間で、段差状のズレが生じる。そこで、このような露光位置の段差状ズレを少なくするために、１つのスタートクロックＶφＳによって走査される発光サイリスタ数を削減することが望ましい。例えば、図１４に示すように、複数、例えば４つの発光サイリスタで構成したグループＧｒを１つのＳＬＥＤ内に複数、例えば９６グループ備えてＳＬＥＤを構成することにより、各グループＧｒに個別にデータＶφＤを与え、各グループに共通にその他の信号を与えての駆動を行なうことができる。この場合は、１つのＳＬＥＤに複数のデータ（発光部クロック）端子ＶφＤ（通常はグループ数と同数）を配置する必要が有る。尚、少数の発光サイリスタで１つのＳＬＥＤを構成し、図１４に括弧書きして示すように、上記各グループＧｒに相当する発光サイリスタを個別のＳＬＥＤ１〜９６で構成するとともに、これら複数のＳＬＥＤを回路パターン上に配列すること（ＳＬＥＤ集合体とすること）もできる。
【００６４】
上記のように１つのスタートクロックによって走査される複数（ｍ個）の発光サイリスタを１つにグループ化し、このグループを複数（ｎ個）備える複数グループ内蔵型のＳＬＥＤの駆動や、１つのスタートクロックによって走査される複数（ｍ個）の発光サイリスタで１つのＳＬＥＤを構成し、このＳＬＥＤを複数（ｎ個）配列したＳＬＥＤ集合体型の駆動のために、上記駆動用ＩＣ１を用いることができる。すなわち、駆動用ＩＣ１の第１駆動部２をＳＬＥＤへのデータＶφＤ供給に利用することができる。ここで、第２の駆動部３は不要であるので、駆動用ＩＣ１に設けないことが望ましいが、既存の駆動用ＩＣ１を利用する場合は、第２の駆動部３の出力は無効化して利用はしない。
【００６５】
図１５は、ＳＬＥＤの駆動用に用いる信号のタイミングチャートの一例を示している。また、図１６は発光素子２２として上記のような複数グループ内臓型のＳＬＥＤを用いたＬＥＤプリントヘッド２０の一例を示す要部平面図、図１７はその断面図である。
【００６６】
図１６，１７に示すように、ＳＬＥＤ２２を発光素子として用いたプリントヘッド２０は、基板２１上に駆動用ＩＣ１とそれによって駆動されるＳＬＥＤ２２を１対１の対応関係を保って基板２１の長手方向にそって各々一列に配列した構成としている。基板２１上には、駆動用ＩＣ１への配線パターン２４とＳＬＥＤ２２への配線パターン２９を基板２１の長手方向に沿って形成している。ＳＬＥＤ２２への配線パターン２９は、駆動用ＩＣ１の列とＳＬＥＤ２２の列の間に配置しており、このパターン２９によってＳＬＥＤに転送用クロック（Ｖφ１、Ｖφ２）、スタートクロックＶφＳ、バイアス電圧ＶＧ等の制御系信号の供給を行なう。また、駆動用ＩＣ１とそれによって駆動されるＳＬＥＤ２２との間の接続は、金線等のワイヤボンド線からなる接続手段による直接接続で行なっている。この直接接続は、駆動用ＩＣ１の出力端子ＤＯ１〜９６とＳＬＥＤ２２のデータ端子ＶφＤ１〜９６間に行われている。通常、駆動用ＩＣ１とＳＬＥＤ２２は１対複数の対応関係を保ち、その間にワイヤボンド線による直接接続が困難な距離を持つて配置されるが、上記のようにＳＬＥＤ２２内部に複数のグループを配置した上で両者を１対１の対応関係を保って配置しているので、両者間にワイヤーボンド線等による直接接続を施すことができる。このようにすることによって、駆動用ＩＣ１とＳＬＥＤ２２間の不要な配線パターンを排除することができ、プリントヘッド２０の細幅化に寄与することができる。特に、駆動用ＩＣ１とＳＬＥＤ２２を共通の基板２１に配置する場合に、基板２１の細幅化を図ることができる。
【００６７】
図１６，１７に示す実施例は、ＳＬＥＤ２２への信号の一部を駆動用ＩＣ１とＳＬＥＤ２２間に配置した配線パターン２９を介して供給する場合であったが、図１８，１９に示す実施例のように、ＳＬＥＤ２２への全ての信号を駆動用ＩＣ１を介して供給するようにすることもできる。
【００６８】
この実施例においては、駆動用ＩＣ１の各々の上面に、ＳＬＥＤ２２の転送用クロック端子（Ｖφ１、Ｖφ２）、スタートクロック端子ＶφＳ、データ（発光部クロック）端子ＶφＤ、バイアス電圧端子ＶＧ等の制御系端子に対応した出力端子を設けておく必要が有る。そして、これらの端子間を含めて駆動用ＩＣとＳＬＥＤ間の全ての端子間にワイヤボンド線等による直接接続を施す。このように駆動用ＩＣ１とそれに対応したＳＬＥＤ２２を共通の基板２１上に隣接して配置し、両者の間の配線をワイヤボンド線等で直接接続して行なうので、両者の間の不要な配線パターンを排除することができ、基板２１やヘッド２０の細幅化を図ることができる。
【００６９】
尚、駆動用ＩＣ１とＳＬＥＤ２２間の直接ワイヤボンド接続は、図１６〜１９に示すように駆動用ＩＣ１とＳＬＥＤ２２が１対１の関係を保って配列されている場合以外にも適用することができ、例えば図１４に括弧書して示すように、駆動用ＩＣの長さ範囲内にこのＩＣによって駆動される複数のＳＬＥＤを配置したＳＬＥＤ集合体構造においても適用することができる。
【００７０】
また、図１、図２、図４、図８、図９、図１１などに示す回路を用いて説明した実施例において、駆動用ＩＣをＳＬＥＤの駆動に用いる場合は、第１駆動部２に接続したｎ個の出力端子ＤＯ１〜ＤＯ９６の出力切替をＳＬＥＤの転送タイミングに同期して切り替える必要が有る。そこで、図２や図９に示す選択制御信号発生回路１４に与える信号に変更を加えることが必要である。ここで、選択制御信号発生回路１４に与える信号としては、本来なら、発光サイリスタの点灯時間を制御するために用いられる信号であるストローブ信号ＳＴＢ（データＶφＤ）に同期した信号を用いるのが好ましいが、発光サイリスタの点灯時間を制御する際の制約条件が増加するので、これ以外の信号を用いるのが好ましい。そこで、選択制御信号発生回路１４に与える信号としては、ＳＬＥＤの転送用多相クロックＶφ１、Ｖφ２の１つに基づいて作成した信号、好ましくは両者の合成波形に基づいて作成した信号Ｖφ１２に同期した信号（図３のＬＯＡＤ１，図１０のＤＩＶＳＥＬに相当する信号）を用いるのが好ましく、特に多相クロックＶφ１、Ｖφ２の合成波形Ｖφ１２に同期して作成するのが、発光サイリスタのシフトタイミングとのマッチングを容易に図ることができる点で好ましい。
【００７１】
発光素子２２として自己走査型のＬＥＤを用いるこの光プリントヘッド２０を駆動して１ラインの全点灯を行なった場合の感光ドラム上の光プロファイルは、図２０（Ａ）に示すとおりであり、図２０（Ｂ）に示す従来例と比べて、光学的な最大の段差を小さくすることができる。
【００７２】
また、上記実施例は、自己走査型発光素子の走査数を少なくすることができるので、従来の自己走査型発光素子のように、１００以上の発光サイリスタを備えてこれを順次走査する場合に比べて、１ライン当たりの走査時間を大幅に短縮することができ、スタティック駆動と同様な高速印字に対応することもできる。
【００７３】
また、図１〜１２に示す実施例と同様に、駆動用ＩＣがｍ×ｎ個のデータ信号に個々に対応して補正データを記憶し、ＳＬＥＤの発光部２６単位に個々に光量補正を行なうことができるので、製造時に発生する特性バラツキを補正によって抑制し、発光特性の均一化を図ることができる。
【００７４】
また、スタティック駆動に比べてワイヤボンド線等の接続手段の数を削減することができ、組立て作業性を高めることができるとともに、接続部分の信頼性を高めることもできる。
【００７５】
【発明の効果】
以上のように本発明によれば、時分割駆動に対応した発光素子を駆動するに適した汎用性のある駆動用ＩＣを提供することができる。また、時分割駆動を行うに際して、データ信号の入力順序に変更を加える必要がないので、駆動時の信号処理を簡素化することができる。また、分割タイミング用信号の供給を、供給データ記憶のタイミングを制御するための信号に重畳して行うことにより、あるいは、ドライブ回路の動作時間（点灯期間）制御用の信号（ストローブ信号）を供給する信号線とは別の信号線を利用して行うことにより、点灯期間の調節を行うための制御を他の影響を受けることなく行ってその動作の簡素化を図ることができる。そしてまた、発光素子とこのような駆動用ＩＣを用いることによって高解像度の光プリントヘッドを提供することができる。そしてまた、光プリントヘッドの小型化、細幅化を図ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る駆動用ＩＣの回路ブロック図である。
【図２】図１の要部を示す回路ブロック図である。
【図３】同実施例の要部の波形図である。
【図４】図２の要部を示す回路図である。
【図５】本発明の一実施例に係る光プリントヘッドの動作を示すタイミングチャートである。
【図６】本発明の一実施例に係る光プリントヘッドの要部平面図である。
【図７】本発明の別の実施例に係る光プリントヘッドの要部平面図である。
【図８】同実施例の光プリントヘッドの回路ブロック図である。
【図９】本発明の他の実施例に係る駆動用ＩＣの要部を示す回路ブロック図である。
【図１０】同実施例の要部の波形図である。
【図１１】図９の要部を示す回路図である。
【図１２】本発明の他の実施例に係る光プリントヘッドの動作を示すタイミングチャートである。
【図１３】（Ａ）（Ｂ）は自己走査型発光素子（ＳＬＥＤ）の等価回路図である。
【図１４】本発明の他の実施例に係る光プリントヘッドの要部ブロック図である
【図１５】自己走査型発光素子（ＳＬＥＤ）の駆動波形例を示す波形図である。
【図１６】本発明の別の実施例に係る光プリントヘッドの要部平面図である。
【図１７】図１６に示す光プリントヘッドの断面図である。
【図１８】本発明の別の実施例に係る光プリントヘッドの要部平面図である。
【図１９】図１８に示す光プリントヘッドの断面図である。
【図２０】光プリントヘッドの感光ドラムにおける光プロファイルを示す図で、（Ａ）は本発明実施例、（Ｂ）は従来例の光プロファイルを示す図である。
【符号の説明】
１ 駆動用ＩＣ
２ 第１駆動部
３ 第２駆動部
４ データ信号記憶回路
５ 駆動回路
１１ 選択回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an optical print head used for a recording head of a printer or the like, and in particular, to a novel driving IC for driving a light emitting element configured to be capable of performing time-division driving in the element, and a novel driving IC. The present invention relates to an optical print head using the same.
[0002]
[Prior art]
As shown in Japanese Utility Model Publication No. 6-48887, a light emitting element (array) used in a conventional optical print head is provided with individual electrodes on the element surface side in one-to-one correspondence with a plurality of light emitting units, and each light emitting element is provided with a light emitting element. Since the common electrode is provided on the back side of the element, the element cannot be driven in a time-division manner within one element. Since it is not possible to perform time-division driving, it is necessary to provide the same number of individual electrodes as the number of light-emitting portions. There was a problem that connection became difficult.
[0003]
In order to solve such a problem, Japanese Patent Application Laid-Open No. Hei 6-163980 proposes a light emitting device capable of time-division driving within the device. That is, a plurality of light emitting units on a light emitting element are divided into m groups, m common electrodes are provided so as to be connected to the light emitting units of each group, and individual electrodes connected to m light emitting units belonging to different groups. By providing n light emitting elements, a light emitting element having m × n light emitting units has been proposed. According to this light emitting device, the number of individual electrodes can be reduced to 1 / m of the conventional one by selecting the m common electrodes in a time-division manner, so that the connection with the driving IC is facilitated. Can be.
[0004]
Such a light-emitting element can be driven in a time-division manner using a driving IC similar to the conventional one. However, in this case, a driving circuit for selecting the common electrode in a time-division manner is separately required. It is desired to develop a versatile driving IC suitable for time-division driving.
[0005]
In view of the above, the applicant of the present application has proposed a driving IC in consideration of the above points in Japanese Patent Application Laid-Open No. H10-226102. However, in the configuration disclosed in this publication, data input is performed for time-division driving. Since processing for changing the order is required, there is a problem that data processing becomes complicated.
[0006]
[Problems to be solved by the invention]
Therefore, an object of the present invention is to provide a versatile driving IC suitable for driving a light-emitting element corresponding to the above-described time-division driving. Another object is to provide a driving IC which can reduce output fluctuation of a light-emitting element corresponding to time-division driving and can easily adjust a driving time. Another object is to provide a high-resolution optical print head by using such a light emitting element and a driving IC. Another object is to reduce the size (width) of the optical print head. Another object of the present invention is to provide an optical print head capable of performing high-speed printing such as static driving while being time-division driven. Another object is to reduce the number of connection means such as wire bond wires to improve assembling workability and to increase reliability.
[0007]
[Means for Solving the Problems]
According to a first aspect of the present invention, there is provided a drive IC for storing a plurality of data signals sequentially transmitted and a plurality of data signals stored in the data signal storage circuit. A data selection circuit to divide the data into multiple times, and a drive circuit to output a drive signal to a predetermined number of output terminals based on the data signal extracted by the data selection circuit; Separate from the signal line that supplies the signal for operating time control And a number smaller than the number of divisions The data signal is divided based on a timing signal supplied from outside via a signal line.
[0008]
According to a second aspect of the present invention, there is provided a drive IC for storing a plurality of data signals sequentially transmitted and a plurality of data signals stored in the data signal storage circuit. A data selection circuit to divide the data signal, and a drive circuit to output a drive signal to a predetermined number of output terminals based on the data signal fetched by the data selection circuit. The data signal is divided based on a timing signal supplied from the outside while being superimposed on a timing signal indicating a storage timing of the circuit.
[0009]
The driving IC according to the present invention includes n output terminals for driving the element, a first driving unit connected to each of the output terminals, and m group selection terminals. A second drive unit connected to each of the group selection terminals, the first drive unit comprising: a data signal storage circuit for storing at least nxm data signals sequentially transmitted; and a data signal storage circuit A data selection circuit that divides a data signal stored in a plurality of times and extracts the data signal, and a drive circuit that outputs a drive signal to each of the drive output terminals based on the extracted data signal. A configuration in which the data signal is divided based on a divided timing signal supplied from the outside while being superimposed on a timing signal indicating a storage timing of the data signal storage circuit, wherein the second driving unit includes the m groups. Selection edge The is characterized in that the arrangement for switching on the basis of the division timing signals.
[0010]
According to a fourth aspect of the present invention, there is provided a driving IC according to the second or third aspect of the present invention, wherein the divided timing signal and the storage timing are superimposed on the timing signal and externally supplied. And a circuit for separating the signal shown.
[0011]
According to a fifth aspect of the present invention, in the driving IC according to the fifth aspect, correction data for performing correction corresponding to each of the plurality of data signals is stored. A correction data storage circuit is provided.
[0012]
According to a sixth aspect of the present invention, in the driving IC according to the first to third aspects, the driving IC includes a light emitting element including a plurality of groups each including a plurality of light emitting units. It is a driving IC for time-division driving in group units.
[0013]
According to a seventh aspect of the present invention, there is provided a driving IC according to any one of the first to fourth aspects, wherein the driving IC is a driving IC for driving a self-scanning light emitting element. And a correction data storage circuit for storing correction data for performing correction corresponding to each of the plurality of data signals.
[0014]
According to an eighth aspect of the present invention, there is provided an optical print head including the driving IC according to any one of the first to seventh aspects.
[0015]
The optical print head of the present invention, as described in claim 9, the self-scanning light emitting elements arranged in a line on the substrate, the light emitting element driving ICs arranged in a line on the substrate, Wiring means between the light emitting element and the driving IC, wherein the wiring means comprises connecting means for directly connecting the light emitting element and the driving IC. An optical print head provided with the driving IC according to claim 1 or 2 as the driving IC. It is characterized by the following.
[0016]
According to a tenth aspect of the present invention, there is provided the optical print head according to the ninth aspect, wherein the self-scanning light emitting element includes a plurality of groups each including a plurality of light emitting thyristors. And are arranged in a one-to-one correspondence with the driving ICs.
[0017]
According to an optical print head of the present invention, as in claim 11, in the optical print head according to claim 9, the driving IC drives a plurality of the light emitting elements and is driven by the driving IC. A plurality of light emitting elements are arranged within the length range of the driving IC.
[0018]
According to a twelfth aspect of the present invention, there is provided the optical print head according to the ninth aspect, wherein all signals to be supplied to the self-scanning light emitting element are formed on the drive IC. And supplied via connection means such as a wire bond wire connected to this terminal.
[0019]
The optical print head according to the present invention is configured such that, in the optical print head according to claim 9, a part of a signal supplied to the self-scanning type light emitting element is transmitted to the self-scanning type light emitting element by the drive on the substrate. The power is supplied via a wiring pattern located between an IC and the light emitting element and a wire bond line connected to the pattern.
[0020]
An optical print head according to the present invention includes a plurality of light emitting elements in which a plurality of light emitting units driven in a time-division manner are arranged on an upper surface, and a plurality of driving ICs for driving the light emitting elements. An optical print head comprising: a substrate; and a row of the light emitting elements and a row of driving ICs arranged in a longitudinal direction of the substrate. The driving IC according to claim 1 or 2 is used as the driving IC, In the light emitting element, all the terminals arranged on the upper surface are arranged on the driving IC side with the light emitting unit row as a boundary, and the substrate is a pattern for connection terminals between the light emitting element row and the driving IC row. And the connection between the light emitting element and the terminal provided on the upper surface of the driving IC is directly performed by a connection means such as a wire bond line, and the connection between the light emitting element and the terminal provided on the upper surface of the substrate is formed. It is characterized in that the connection is made directly by connecting means such as a wire bond wire.
[0021]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 shows a circuit block diagram of a driving IC, and FIG. 2 mainly shows a portion related to one output terminal DO1 of a plurality of output terminals DO1 to DO96 in the circuit block diagram shown in FIG. It is a principal part circuit block diagram. First, the description will be made with reference to these drawings.
[0022]
As shown in FIG. 1, the driving IC 1 is connected to an individual terminal section composed of a plurality of (n) output terminals DO for element driving (for individual electrodes 28 described later), and each output terminal DO. A first drive unit 2 that supplies a predetermined current output as a drive signal thereto, a common terminal unit including a plurality of (m) output terminals CD for group selection (for a common electrode 27 described later), and And a second drive unit 3 connected to each output terminal CD and selectively switching these to one power supply potential, for example, the ground potential VSS. Hereinafter, a case where n = 96 and m = 4 will be described as an example, but the present invention is not limited to this.
[0023]
The first drive unit 2 temporarily stores a serial input data signal sequentially transmitted from the data input terminal SI, and outputs the data signal divided from the data signal storage circuit 4 a plurality of times. A drive circuit 5 for outputting a drive signal to each of the output terminals DO1 to DO96 based on a data signal, a current supply circuit 6 for supplying a constant current to the drive circuit 5, a first drive unit 2 and a second drive unit 3 And a timing control circuit 7 for supplying a predetermined timing signal to each of the components.
[0024]
The data signal storage circuit 4 captures a data signal serially input from the data input terminal SI in synchronization with the clock signal CLK1 and serially outputs the data from the data output terminal SO. And a latch circuit 9 having an nxm (384) bit configuration for taking in the data signals taken into the shift register 8 in parallel based on a load signal LOADt as a control signal indicating a storage timing. The n × m (384) data signals output in parallel from the shift register 8 can be supplied to the storage circuit 10 without passing through the latch circuit 9.
[0025]
When the data signal is composed of a plurality of bits, the configurations of the shift register 8 and the latch circuit 9 can be changed accordingly. For example, the shift register 8 can be configured by an addressing type memory. You can also.
[0026]
The drive circuit 5 includes a first selection circuit 11A that divides a plurality of (n × m) (384) data signals output from the latch circuit 9 into a plurality of times, sequentially extracts and outputs the data in units of n, and outputs the first selection circuit 11A. A first drive circuit 12A having an n (96) bit configuration for outputting a constant current via the output terminals DO1 to DO96 based on the output of the first selection circuit 11A is provided as a basic configuration. The drive circuit 5 includes, in addition to the basic configuration, a correction data storage circuit 10 for storing n × m (384) pieces of correction data corresponding to data correction, if necessary, and a correction data storage circuit. A second selection circuit 11B for correction data for sequentially selecting and outputting correction data signals in units of n from the n × m (384) correction data signals output from 10; A second drive circuit 12B for correcting an n (96) bit configuration that outputs an output of a current value increased or decreased based on the output of the circuit 11B as a drive signal via the output terminals DO1 to DO96 can be provided. .
[0027]
The storage circuit 10 is constituted by, for example, a latch circuit having an S × n × m bit configuration so that n × m (384) correction data composed of S bits (for example, a 3 bit configuration) can be stored. Can be. Writing of correction data to each correction data storage circuit 10 is performed based on n × m unit signals supplied in parallel from the shift register 8.
[0028]
Writing to the correction data storage circuit 10 can be performed in advance. That is, the operation of storing each bit of the correction data via the shift register 8 with only the storage circuit 10 in the write state can be repeated three times.
[0029]
As shown in FIG. 2, the drive circuit 12 includes four current amplifiers 12 a to 12 d having different current outputs with respect to one output terminal DO, and includes the same number of output amplifiers as the number of output terminals DO. . The four current amplifiers 12a to 12d to which the current is supplied from the current supply circuit 6 individually control their operating states so that the total output current can be changed within a range of about 3 to 5 mA based on 4 mA. I have.
[0030]
The selection circuit 11 selects n × m pieces of data and correction data stored in the latch circuit 9 and the correction data storage circuit 10 in order to perform time-division driving in units of n and performs a plurality of (m) times. This is a circuit for dividing and taking out, and is constituted by a plurality of logic gate circuits. The opening and closing of the gate of the selection circuit 11 is controlled by a selection control signal generation circuit 14 constituting a part of the timing control circuit 7.
[0031]
The selection control signal generation circuit 14 generates division timing signals (DIV1 to DIV4) for dividing a period defined by a load signal LOADt indicating a storage timing into a plurality of periods, as shown in a waveform in FIG. For example, as shown in FIG. 4, the circuit may be configured by two flip-flops FF1 and FF2, a counter combining a plurality of (four) logic gate circuits G1 to G4, and one logic gate circuit G5. it can. The logic gate circuit G5 is used for separating the load signal LOADt. Here, the control signal LOAD1 is a signal in which the division timing signals (DIV1 to DIV4) are superimposed on the load signal LOADt for defining the storage timing of the data signal storage circuit 4 (latch timing of the latch circuit 9). The signal is supplied from outside via a signal line different from a signal line for supplying a control signal (strobe signal) for defining time. As described above, since the selection control signal generation circuit 14 generates four divided timing signals (DIV1 to DIV4) based on one control signal (LOAD1), the control signal (strobe signal STB) for defining the lighting time is provided. , The degree of freedom of control (light emission time adjustment) by the strobe signal STB can be increased as compared with the case where the division timing signal is generated using Further, since the control signal (LOAD1) can be supplied using a smaller number of signal lines than the number of divided timing signals, the number of control signal terminals connected to the outside can be reduced to reduce the size of the IC. And the number of external wires such as wire bond wires can be reduced.
[0032]
The selection control signal generation circuit 14 can be reset in synchronization with the input of a data signal for one line. For example, the selection control signal generation circuit 14 has a configuration in which the flip-flops FF1 and FF2 are reset by a signal synchronized with the load signal LOADt. Is also good.
[0033]
Next, a data flow will be described with reference to FIG. 2 centering on one output terminal DO1. The data for one IC1 (384 ON / OFF data) stored in the latch circuit 9 is connected to the division timing signals DIV1 to DIV4 by sequentially switching the division timing signals DIV1 to DIV4 to the H level. Only the AND gate circuit is selected, and the gate circuit is opened by the internal strobe signal STB, so that the internal strobe signal STB is selectively output during the H level. In the example shown in FIG. 2, the division timing signals DIV1 to DIV4 are sequentially switched to the H level, so that the first to fourth data inside one IC is sequentially used for driving the drive circuit 12. Similarly, the correction data having a 3-bit configuration stored in the correction data storage circuit 10 is similarly selected as a result of the set of three AND gate circuits being opened by sequentially switching the division timing signals DIV1 to DIV4 to the H level. State and the internal strobe signal STB is selectively output during the H level. The output of the correction data storage circuit 10 is supplied to the drive circuit 12, and selectively operates the three current amplifiers 12b to 12d.
[0034]
Next, the second driving unit 3 will be described. The second drive unit 3 is a circuit for selectively switching one of the output terminals CD1 to CD4 to the ground potential VSS, and is configured to switch at a timing synchronized with the division timing signals DIV1 to DIV4. It is also possible to adopt a configuration in which switching is performed using another signal synchronized with the selection timing of No. 11. The second drive unit 3 may not be required when driving a self-scanning light-emitting element, as described later, so in such a case, the configuration of the drive IC 1 It can also be deleted.
[0035]
FIG. 6 is a plan view of a main part showing an example of the optical print head 20 including the driving IC 1 described above. In the optical print head 20, a plurality of, for example, L = 19 light emitting elements 22 are arranged in a line on an insulating substrate 21, and the driving IC 1 is connected to the light emitting elements 22 and They are arranged in a line in a one-to-one correspondence. In this example, the driving IC 1 is arranged on one side of the light emitting element 22. However, when the driving IC 1 is arranged on both sides of the light emitting element 22, the light emitting element 22 and the driving IC 1 are in a one-to-two correspondence. Just arrange them. Connection means 23 is provided between the light emitting element 22 and the driving IC 1 to connect them. As the connection means 23, a direct connection structure using a wire bond wire such as a gold wire or an indirect connection structure using a wire bond wire with a relay pattern interposed can be used. A structure in which connection is performed using an adhesive can also be used.
[0036]
A plurality of signal and power supply wiring patterns 24 are formed on the substrate 21 so as to extend along the arrangement direction of the light emitting elements 22. A connecting means 25 similar to the connecting means 23 is provided between the driving IC 1 and the wiring pattern 24.
[0037]
The light emitting element 22 has a plurality of (m × n = 384) light emitting units 26 arranged on the upper surface thereof along the longitudinal direction. Each of the plurality of light emitting units 26 is independently formed so as to be able to be driven in a time-division manner, and is divided into a plurality of m groups so as to be able to be driven in a time-division manner in groups. In this example, the number indicating the arrangement order of the light emitting units 26 is divided by 4, such that the first, fifth, and ninth light emitting units 26 are the first group, and the second, sixth, and tenth light units are the second group. Exemplifies a case where the image data is divided into four groups based on the number of remainders.
[0038]
The light emitting element 22 includes a common electrode 27-1 commonly connected to the light emitting units 26 belonging to the first group, a common electrode 27-2 commonly connected to the light emitting units 26 belonging to the second group, and a common electrode 27-2. In addition to providing four common electrodes 27-3 and a common electrode 27-4, n (96) individual electrodes 28 connected to four adjacent light emitting units 26 are provided. All the terminals (the common electrodes 27 and the individual electrodes 28) arranged on the upper surface of the light emitting element 22 are arranged on the driving IC 1 side with the row of the light emitting sections 26 as a boundary. With such a terminal arrangement, the width of the light emitting element 22 can be reduced. The individual electrodes 28 are connected to output terminals DO1 to DO96 of the driving IC 1, respectively, and the common electrode 27 is connected to output terminals CD1, CD2, CD3, and CD4. Then, if the common electrode 27 is selected and an electric current is applied to an arbitrary individual electrode DO, each quarter of the light emitting units emit light in a time division manner.
[0039]
In the example shown in FIG. 6, the output terminals DO1 to DO96 and the output terminals CD1 to CD4 are arranged on one side of the driving IC, and the driving IC1 and the light emitting element 22 are directly connected using a wire bond line. However, as shown in FIG. 7, the present invention can also be applied to a case where the driving IC 1 and the light emitting element 22 are indirectly connected via the relay pattern CD-DO and the wire bond wire as shown in FIG. it can.
[0040]
That is, the present invention relates to a case where, as shown in FIG. 7, a drive IC is used in which output terminals CD1 to CD4 are arranged on the side opposite to the side on which output terminals DO1 to DO96 are arranged. Can also be applied. The relay pattern CD-DO can be formed by combining a pattern disposed on the back surface of the substrate 21 or an intermediate layer portion of the substrate 21 with a through hole so as to cross under the driving IC 1. Then, one end of the relay pattern CD-DO and the output terminals CD1 to CD4 of the driving IC 1 are wire-bonded, and the other end of the relay pattern CD-DO and the common electrodes 27-1 to 27 of the light emitting element 22. -4 is wire-bonded. In this way, the second drive unit 3 connected to the output terminals CD1 to CD4 and the drive circuit 12 connected to the output terminals DO1 to DO96 are arranged separately on one side and the other side of the drive IC 1. Therefore, it is possible to minimize the thermal effect on the drive circuit 12 of the second drive unit 3 having a large heat generation. The wiring via the relay pattern CD-DO can be applied between the output terminals DO1 to DO96 and the individual terminals 28.
[0041]
Since the number of the light emitting elements 22 is L (19), the number of the light emitting portions 26 of the entire head 20 is L × m × n = 19 × 4 × 96 = 7296. 8 are serial numbers of the light emitting units 26 of the entire head 20.
[0042]
Next, regarding the operation of the optical print head 20 including the operation of the drive IC 1, refer to the circuit configuration example of the optical print head shown in FIG. 8 and the timing chart shown in FIG. 5 in addition to FIGS. Will be explained.
[0043]
Note that the correction data to be stored in the storage circuit 10 uses light amount correction data obtained in advance in order to make the light amounts of the respective light emitting units 26 of the light emitting elements 22 uniform, and these data are already stored in the storage circuit 10. It shall be stored.
[0044]
First, a reset signal RESET is supplied, whereby each unit is set to an initial state. Subsequently, the setting signal SET is switched from the L level to the H level. As a result, writing to the storage circuit 10 is prohibited.
[0045]
The data signals (7296) are sequentially supplied to the data input terminal S1 of the nineteenth driving IC 1 and are sequentially taken into the shift register 8 of each driving IC 1 in synchronization with the clock signal CLK1.
[0046]
Next, the load signal LOADt generated based on the control signal LOAD1 is held at the H level for a predetermined time, and n × m data signals held in the shift register 8 of each IC 1 are input. At this time, the latch circuit 9 is selected (latched) at the time of falling of the load signal LOADt, so that n × m data signals taken into the shift register 8 are input to the latch circuit 9 and stored.
[0047]
On the other hand, immediately after the control signal LOAD1 switches from the L level to the H level, the division timing signal DIV1 switches from the L level to the H level, and is held until the control signal LOAD1 next rises from the L level to the H level. When the control signal LOAD1 subsequently rises to the H level, only the division timing signal DIV2 switches to the H level, and similarly, only the division timing signals DIV3 and DIV4 sequentially switch to the H level.
[0048]
By the switching of the division timing signals DIV1 to DIV4, the position of the data signal which the selection circuit 11 selects and outputs from the latch circuit 9 or the storage circuit 10 is sequentially switched. For example, the first, fifth,..., 7293-th data is selected by the division timing signal DIV1, and the second, sixth,.
[0049]
While each of the division timing signals DIV1 to DIV4 is held at the H level, the internal strobe signal STB indicating the light emission period is held at the H level for a predetermined period. While the internal strobe signal STB is held at the H level, the data (with 3-bit correction data added as necessary) is supplied to the drive circuit 12. The drive circuit 12 selectively activates the four current amplifiers 12a to 12d based on the data signal and the correction data added thereto, and outputs the output currents of the individual amplifiers 28 of the light emitting element 22 via the output terminal DO. To supply. Here, as the external strobe signal (inverted STB), in addition to the one that holds one level (L level in this example) during the valid period as shown in FIG. It is also possible to use one that indicates the valid period by one or more alternating pulse signals that change.
[0050]
A current corresponding to the data signal or the correction data can be supplied to the individual electrodes 28 of all the light emitting elements 22. However, since only a quarter of the light emitting portions 26 are grounded via the common electrode 27, In this example, only every fourth light emitting unit 26 emits light selectively.
[0051]
One line of selective light emission is performed by time-division driving by switching of quarters as described above, and by repeating this sequentially, exposure for one screen can be performed.
[0052]
As described above, each driving IC 1 for driving the light emitting element 22 corresponding to the in-element time-division driving incorporates the second driving unit 3 that operates in synchronization with the timing of each group. Since the light-emitting element 22 is driven in a time-sharing manner by the use IC 1, the load can be distributed. Therefore, the maximum load applied to the second driving unit 3 for performing the time division driving can be determined based on the number of the light emitting units 26 belonging to one group of the corresponding light emitting elements 22. As a result, the load applied to the time-division driving circuit is greatly reduced as compared with the case where the time-division driving is performed using a dedicated IC for time-division driving (for selecting a common electrode) as in the conventional dynamic driving method. can do. The second driving section 3 of the driving IC 1 can be formed of a small circuit capable of controlling a small current, and the driving IC 1 is formed in the same shape as a conventional static IC, and the whole is formed. Circuit structure can be reduced in size.
[0053]
In addition, although a configuration in which time-division driving is performed, data can be sequentially input in the same manner as in the static method, so that a circuit for rearranging data required for conventional dynamic driving becomes unnecessary. Further, even if the number of time divisions is increased, a timing signal for time division (divided timing signal) is supplied using a signal line for a control signal that is smaller than the number of divisions. The number of terminals and the number of assembly operations can be reduced.
[0054]
As described above, by supplying the signals DIV1 to DIV4 for the division timing to be superimposed on the signal LOADt for controlling the data storage timing, the strobe signal (inverted STB) for controlling the operation time of the drive circuit 12 is supplied. Thus, a time-division timing signal can be supplied using a signal line different from the signal line to be used, and control using a strobe signal can be simplified. That is, by exclusively using the signal line for supplying the strobe signal, it is possible to simplify data processing when adjusting the period of the strobe signal and adjusting the density of the print screen. Also, in order to perform gradation control based on the printing time, when the period of the strobe signal is changed, or when a combination of a plurality of types of pulses having different times is used as the strobe signal, the uniqueness of the strobe signal is secured. That is useful.
[0055]
In the above embodiment, the division timing signals DIV1 to DIV4 are supplied while being superimposed on the load signal LOADt. However, as another embodiment, the divided timing signals DIV1 to DIV4 are supplied via signal lines different from the external strobe (inverted STB) supply signal line and the load signal LOADt supply signal line. It can be configured to supply.
[0056]
9 to 12 show another embodiment, and correspond to FIGS. 2 to 5 described above. The fundamental difference from the previous embodiment is that a dedicated signal (control signal DIVSEL: substantially the same timing as the control signal LOAD1) is used as an output switching signal of the selection control signal generation circuit 14. .
[0057]
As described in this embodiment, by using dedicated signals to generate the divided timing signals DIV1 to DIV4, the number of dedicated terminals and signal lines for inputting the signals is increased, but the control signals (the conventional ones) are not used. (Strobe signal: for adjusting the drive time of the drive circuit 12, and load signal: for the storage timing of the storage circuit 4). Since it can be eliminated, the original basic control can be executed more reliably.
[0058]
In each of the above embodiments, the driving IC 1 stores all correction data and can select and output the correction data. Therefore, when performing the time-division driving using the correction data, the driving IC 1 stores the data. The data signal can be easily corrected based on the corrected data.
[0059]
In addition to the light emitting elements 22 arranged in one row, the light emitting elements 22 may be arranged in a staggered manner, or may be arranged in two or more rows. In addition to the case where the driving ICs 1 are arranged on one side of the light emitting element 22, the driving ICs 1 can be arranged on both sides of the light emitting element 3.
[0060]
Further, according to the present invention, as described above, a combination structure of one light emitting element and one or more ICs for driving the light emitting element is defined as one unit, and a plurality of such structural units are arranged in the same direction as the arrangement direction of the light emitting units. Although it is suitable for an optical print head, it is also applicable to other applications such as an optical print head having the above-mentioned one structural unit as a basic structure and a printing apparatus similar thereto.
[0061]
Further, since the driving IC 1 can be used for driving a self-scanning light emitting element, an embodiment thereof will be described below.
[0062]
A self-scanning light-emitting element (hereinafter, referred to as an SLED) to be driven includes a multi-stage connection of light-emitting thyristors as disclosed in Japanese Patent Application Laid-Open Nos. 5-84771 and 11-192744. By applying a multi-phase clock signal to this element, the light emitting thyristor can sequentially transfer the lighting position. For example, an element having a structure as shown in an equivalent circuit diagram in FIGS. Can be used.
[0063]
The SLED has a start clock terminal VφS, a data (light emitting unit clock) terminal VφD, and a bias voltage terminal VG in addition to the transfer clock terminals (Vφ1, Vφ2), and these are disposed on the upper surface, and a common electrode is disposed on the rear surface. are doing. An SLED is usually configured by arranging about 100 light-emitting thyristors in a row. When the number of light-emitting thyristors is large, as shown in FIG. 20B, the exposure positions on the photosensitive drum are first and last. And a step-like displacement occurs between adjacent SLEDs. Therefore, in order to reduce such a step-like deviation of the exposure position, it is desirable to reduce the number of light emitting thyristors scanned by one start clock VφS. For example, as shown in FIG. 14, by providing a plurality of, for example, 96 groups of Gr in a plurality of, for example, four light-emitting thyristors in one SLED to constitute an SLED, data VφD is individually assigned to each group Gr. , And can be driven by applying other signals to each group in common. In this case, it is necessary to arrange a plurality of data (light emitting unit clock) terminals VφD (usually the same number as the number of groups) in one SLED. It should be noted that one SLED is composed of a small number of light-emitting thyristors, and as shown in parentheses in FIG. 14, the light-emitting thyristors corresponding to the respective groups Gr are composed of individual SLEDs 1 to 96, and these plural SLEDs are formed. They can be arranged on a circuit pattern (made into an SLED aggregate).
[0064]
As described above, a plurality of (m) light-emitting thyristors scanned by one start clock are grouped into one, and a plurality of (n) groups of built-in-type SLEDs including a plurality of groups are driven, and one start clock is provided. A plurality of (m) light-emitting thyristors scanned by the SLED constitute one SLED, and the driving IC 1 can be used for driving an SLED assembly type in which a plurality of (n) SLEDs are arranged. That is, the first driving unit 2 of the driving IC 1 can be used for supplying the data VφD to the SLED. Here, since the second driving unit 3 is unnecessary, it is desirable not to provide the second driving unit 3 in the driving IC 1. However, when using the existing driving IC 1, the output of the second driving unit 3 is invalidated and used. Do not.
[0065]
FIG. 15 shows an example of a timing chart of signals used for driving the SLED. FIG. 16 is a plan view of an essential part showing an example of the LED print head 20 using the above-mentioned SLED of a plurality of groups as the light emitting element 22, and FIG. 17 is a sectional view thereof.
[0066]
As shown in FIGS. 16 and 17, the print head 20 using the SLED 22 as a light emitting element is configured such that the driving IC 1 and the SLED 22 driven by the driving IC 1 are kept in a one-to-one correspondence on the substrate 21 in the longitudinal direction of the substrate 21. And arranged in a line. On the substrate 21, a wiring pattern 24 to the driving IC 1 and a wiring pattern 29 to the SLED 22 are formed along the longitudinal direction of the substrate 21. A wiring pattern 29 for the SLED 22 is arranged between the row of the driving ICs 1 and the row of the SLEDs 22, and the pattern 29 controls the SLED to control the transfer clocks (Vφ1, Vφ2), the start clock VφS, the bias voltage VG, etc. System signals are supplied. The connection between the driving IC 1 and the SLED 22 driven by the driving IC 1 is made by a direct connection by a connecting means including a wire bond wire such as a gold wire. This direct connection is made between the output terminals DO 1 to 96 of the driving IC 1 and the data terminals VφD 1 to 96 of the SLED 22. Normally, the driving IC 1 and the SLED 22 maintain a one-to-many correspondence, and are arranged with a distance between them that makes direct connection with a wire bond wire difficult. However, a plurality of groups are arranged inside the SLED 22 as described above. Since the two are arranged in a one-to-one correspondence above, a direct connection can be made between them by a wire bond wire or the like. By doing so, an unnecessary wiring pattern between the driving IC 1 and the SLED 22 can be eliminated, which can contribute to the narrowing of the print head 20. In particular, when the driving IC 1 and the SLED 22 are disposed on the common substrate 21, the width of the substrate 21 can be reduced.
[0067]
The embodiment shown in FIGS. 16 and 17 is a case where a part of the signal to the SLED 22 is supplied via the wiring pattern 29 arranged between the driving IC 1 and the SLED 22. However, the embodiment shown in FIGS. As described above, all signals to the SLED 22 may be supplied through the driving IC 1.
[0068]
In this embodiment, control system terminals such as a transfer clock terminal (Vφ1, Vφ2), a start clock terminal VφS, a data (light emitting unit clock) terminal VφD, and a bias voltage terminal VG of the SLED 22 are provided on the upper surface of each of the driving ICs 1. It is necessary to provide an output terminal corresponding to. Then, a direct connection is made between all the terminals between the driving IC and the SLED including these terminals by a wire bond wire or the like. As described above, since the driving IC 1 and the corresponding SLED 22 are arranged adjacent to each other on the common substrate 21 and the wiring between them is directly connected by a wire bond line or the like, an unnecessary wiring pattern between the two is performed. Can be eliminated, and the width of the substrate 21 and the head 20 can be reduced.
[0069]
The direct wire bond connection between the driving IC 1 and the SLED 22 can be applied to cases other than the case where the driving IC 1 and the SLED 22 are arranged in a one-to-one relationship as shown in FIGS. For example, as shown in parentheses in FIG. 14, the present invention can be applied to an SLED aggregate structure in which a plurality of SLEDs driven by the driving IC are arranged within the length range of the driving IC.
[0070]
In the embodiments described using the circuits shown in FIG. 1, FIG. 2, FIG. 4, FIG. 8, FIG. 9, FIG. 11, etc., when the driving IC is used for driving the SLED, the first driving unit 2 It is necessary to switch the output switching of the connected n output terminals DO1 to DO96 in synchronization with the transfer timing of the SLED. Therefore, it is necessary to change the signals supplied to the selection control signal generation circuit 14 shown in FIGS. Here, it is preferable to use a signal synchronized with the strobe signal STB (data VφD), which is a signal used for controlling the lighting time of the light emitting thyristor, as a signal to be supplied to the selection control signal generating circuit 14. Since restrictions on controlling the lighting time of the light emitting thyristor increase, it is preferable to use other signals. Therefore, the signal applied to the selection control signal generating circuit 14 is synchronized with a signal created based on one of the transfer multiphase clocks Vφ1 and Vφ2 of the SLED, preferably a signal Vφ12 created based on a combined waveform of both. It is preferable to use signals (signals corresponding to LOAD1 in FIG. 3 and DIVSEL in FIG. 10). In particular, the signal generated by synchronizing with the composite waveform Vφ12 of the multiphase clocks Vφ1 and Vφ2 matches the shift timing of the light emitting thyristor. It is preferable in that it can be easily achieved.
[0071]
FIG. 20A shows an optical profile on the photosensitive drum when the optical print head 20 using a self-scanning LED as the light emitting element 22 is driven to perform full lighting of one line. The optical maximum step can be reduced as compared with the conventional example shown in FIG.
[0072]
Further, in the above embodiment, since the number of scans of the self-scanning light emitting element can be reduced, it is compared with a conventional self-scanning light emitting element having 100 or more light emitting thyristors and sequentially scanning them. Thus, the scanning time per line can be greatly reduced, and high-speed printing similar to static driving can be supported.
[0073]
Further, similarly to the embodiment shown in FIGS. 1 to 12, the driving IC stores the correction data corresponding to each of the m × n data signals, and performs the light amount correction individually for each light emitting unit 26 of the SLED. Therefore, it is possible to suppress the variation in characteristics occurring at the time of manufacturing by correction, and to achieve uniform light emission characteristics.
[0074]
Further, the number of connection means such as wire bond wires can be reduced as compared with the static drive, and assembling workability can be improved, and the reliability of the connection portion can be improved.
[0075]
【The invention's effect】
As described above, according to the present invention, it is possible to provide a versatile driving IC suitable for driving a light emitting element corresponding to time division driving. In addition, when performing time-division driving, it is not necessary to change the input order of the data signals, so that signal processing during driving can be simplified. In addition, the supply of the division timing signal is superimposed on the signal for controlling the supply data storage timing, or the supply of the drive circuit operation time (lighting period) control signal (strobe signal) is performed. By using a signal line different from the signal line to be used, control for adjusting the lighting period can be performed without being affected by other factors, and the operation can be simplified. Further, a high-resolution optical print head can be provided by using the light emitting element and such a driving IC. Further, the size and width of the optical print head can be reduced.
[Brief description of the drawings]
FIG. 1 is a circuit block diagram of a driving IC according to an embodiment of the present invention.
FIG. 2 is a circuit block diagram showing a main part of FIG.
FIG. 3 is a waveform diagram of a main part of the embodiment.
FIG. 4 is a circuit diagram showing a main part of FIG. 2;
FIG. 5 is a timing chart showing an operation of the optical print head according to one embodiment of the present invention.
FIG. 6 is a plan view of a main part of an optical print head according to an embodiment of the present invention.
FIG. 7 is a plan view of a main part of an optical print head according to another embodiment of the present invention.
FIG. 8 is a circuit block diagram of the optical print head of the embodiment.
FIG. 9 is a circuit block diagram showing a main part of a driving IC according to another embodiment of the present invention.
FIG. 10 is a waveform chart of a main part of the embodiment.
FIG. 11 is a circuit diagram showing a main part of FIG. 9;
FIG. 12 is a timing chart showing an operation of an optical print head according to another embodiment of the present invention.
FIGS. 13A and 13B are equivalent circuit diagrams of a self-scanning light emitting device (SLED).
FIG. 14 is a main part block diagram of an optical print head according to another embodiment of the present invention.
FIG. 15 is a waveform chart showing an example of a driving waveform of a self-scanning light emitting element (SLED).
FIG. 16 is a plan view of a main part of an optical print head according to another embodiment of the present invention.
17 is a sectional view of the optical print head shown in FIG.
FIG. 18 is a plan view of a main part of an optical print head according to another embodiment of the present invention.
19 is a sectional view of the optical print head shown in FIG.
20A and 20B are diagrams illustrating an optical profile of a photosensitive drum of an optical print head, wherein FIG. 20A is a diagram illustrating an optical profile according to an embodiment of the present invention, and FIG.
[Explanation of symbols]
1 Drive IC
2 First drive unit
3 Second drive unit
4 Data signal storage circuit
5 Drive circuit
11 Selection circuit

Claims (14)

順次送られてくる複数個のデータ信号を記憶するデータ信号記憶回路と、このデータ信号記憶回路に記憶しているデータ信号を複数回に分割して取り出すデータ選択回路と、このデータ選択回路によって取り出されたデータ信号に基づいて所定数の出力端子に駆動信号を出力するドライブ回路を備え、前記データ選択回路は、前記ドライブ回路の動作時間制御用の信号を供給する信号線とは別の、かつ前記分割数よりも少ない数の信号線を介して外部より供給されるタイミング信号に基づいて前記データ信号の分割を行う構成としたことを特徴とする駆動用ＩＣ。A data signal storage circuit for storing a plurality of data signals sequentially transmitted; a data selection circuit for dividing the data signal stored in the data signal storage circuit into a plurality of times; and a data selection circuit for extracting the data signal. A drive circuit that outputs a drive signal to a predetermined number of output terminals based on the obtained data signal, wherein the data selection circuit is different from a signal line that supplies a signal for operating time control of the drive circuit , and A driving IC, wherein the data signal is divided based on a timing signal supplied from outside via a smaller number of signal lines than the number of divisions. 順次送られてくる複数個のデータ信号を記憶するデータ信号記憶回路と、このデータ信号記憶回路に記憶しているデータ信号を複数回に分割して取り出すデータ選択回路と、このデータ選択回路によって取り出されたデータ信号に基づいて所定数の出力端子に駆動信号を出力するドライブ回路を備え、前記データ選択回路は、前記データ信号記憶回路の記憶タイミングを示すタイミング信号に重畳して外部より供給されるタイミング信号に基づいて前記データ信号の分割を行う構成としたことを特徴とする駆動用ＩＣ。A data signal storage circuit for storing a plurality of data signals sequentially transmitted; a data selection circuit for dividing the data signal stored in the data signal storage circuit into a plurality of times; and a data selection circuit for extracting the data signal. A drive circuit that outputs a drive signal to a predetermined number of output terminals based on the obtained data signal, wherein the data selection circuit is externally supplied while being superimposed on a timing signal indicating a storage timing of the data signal storage circuit. A driving IC, wherein the data signal is divided based on a timing signal. 素子駆動用のｎ個の出力端子と、該各出力端子と接続した第１駆動部と、ｍ個の群選択用端子と、該各群選択用端子と接続した第２駆動部を備え、前記第１駆動部は、順次送られてくる少なくともｎ×ｍ個のデータ信号を記憶するデータ信号記憶回路と、該データ信号記憶回路に記憶しているデータ信号を複数回に分割して取り出すデータ選択回路と、この取り出されたデータ信号に基づき前記各駆動用出力端子に駆動信号を出力するドライブ回路を備え、前記データ選択回路は、前記データ信号記憶回路の記憶タイミングを示すタイミング信号に重畳して外部より供給される分割タイミング信号に基づいて前記データ信号の分割を行う構成とし、前記第２駆動部は、前記ｍ個の群選択用端子を前記分割タイミング信号に基づいて切り替える構成としたことを特徴とする駆動用ＩＣ。An output terminal for driving the element, a first drive unit connected to each output terminal, m group selection terminals, and a second drive unit connected to each group selection terminal, The first driving unit includes a data signal storage circuit that stores at least nxm data signals sequentially transmitted, and a data selection circuit that divides the data signal stored in the data signal storage circuit into a plurality of times and extracts the data signal. Circuit, and a drive circuit that outputs a drive signal to each of the drive output terminals based on the extracted data signal, wherein the data selection circuit is superimposed on a timing signal indicating a storage timing of the data signal storage circuit. The data signal is divided based on a division timing signal supplied from the outside, and the second driver switches the m group selection terminals based on the division timing signal. Drive IC is characterized in that a formed. 前記タイミング信号に重畳して外部より供給される分割タイミング信号と記憶タイミングを示す信号とを分離する回路を備えることを特徴とする請求項２あるいは請求項３記載の駆動用ＩＣ。4. The driving IC according to claim 2, further comprising a circuit configured to separate a divided timing signal supplied from outside by being superimposed on the timing signal and a signal indicating a storage timing. 前記複数のデータ信号に個々に対応して補正を行なうための補正データを記憶する補正データ記憶回路を備えることを特徴とする請求項１ないし請求項３のいずれかに記載の駆動用ＩＣ。4. The driving IC according to claim 1, further comprising a correction data storage circuit for storing correction data for performing correction in response to each of the plurality of data signals. 前記駆動用ＩＣは、複数の発光部で構成される群を複数備える発光素子を群単位で時分割駆動するための駆動用ＩＣであることを特徴とする請求項１ないし請求項３のいずれかに記載された駆動用ＩＣ。4. The driving IC according to claim 1, wherein the driving IC is a driving IC for time-divisionally driving a light emitting element having a plurality of groups including a plurality of light emitting units in a group unit. 5. The driving IC described in 1. 前記駆動用ＩＣは、自己走査型の発光素子を駆動するための駆動用ＩＣであるとともに、前記複数のデータ信号に個々に対応して補正を行なうための補正データを記憶する補正データ記憶回路を備えることを特徴とする請求項１、請求項２、請求項４のいずれかに記載された駆動用ＩＣ。The driving IC is a driving IC for driving a self-scanning light-emitting element, and includes a correction data storage circuit for storing correction data for performing correction corresponding to each of the plurality of data signals. The driving IC according to claim 1, wherein the driving IC is provided. 請求項１ないし請求項７のいずれかに記載された駆動用ＩＣを備えることを特徴とする光プリントヘッド。An optical print head comprising the driving IC according to claim 1. 基板上に一列に配列した自己走査型の発光素子と、前記基板上に一列に配列した前記発光素子駆動用のＩＣと、前記発光素子と前記駆動用ＩＣ間の配線手段を備え、前記配線手段は、前記発光素子と前記駆動用ＩＣ間を直接接続する接続手段を備えた光プリントヘッドにおいて、前記駆動用のＩＣとして、請求項１あるいは請求項２に記載された駆動用ＩＣを備えることを特徴とする光プリントヘッド。A self-scanning light-emitting element arranged in a line on the substrate, the light-emitting element driving ICs arranged in a line on the substrate, and wiring means between the light-emitting element and the driving IC; In an optical print head provided with a connection means for directly connecting the light emitting element and the driving IC , the driving IC according to claim 1 or 2 is provided as the driving IC. Optical print head featuring. 前記自己走査型の発光素子は、複数の発光サイリスタからなるグループを複数備えた構成であるとともに、前記駆動用ＩＣと１対１の対応関係をもって配列されていることを特徴とする請求項９に記載された光プリントヘッド。10. The self-scanning light-emitting device according to claim 9, wherein the self-scanning light-emitting device has a plurality of groups each including a plurality of light-emitting thyristors, and is arranged in a one-to-one correspondence with the driving IC. The described optical printhead. 前記駆動用ＩＣは複数の前記発光素子を駆動するとともに、この駆動用ＩＣによって駆動される複数の発光素子を前記駆動用ＩＣの長さ範囲内に配列したことを特徴とする請求項９に記載された光プリントヘッド。10. The driving IC according to claim 9, wherein the driving IC drives a plurality of the light emitting elements, and the plurality of light emitting elements driven by the driving IC are arranged within a length range of the driving IC. Optical print head. 前記自己走査型の発光素子へ供給する全ての信号を、前記駆動用ＩＣに形成した端子とこの端子に接続したワイヤボンド線等の接続手段を介して供給することを特徴とする請求項９に記載された光プリントヘッド。10. The method according to claim 9, wherein all signals to be supplied to the self-scanning light emitting element are supplied via a terminal formed on the driving IC and a connection means such as a wire bond line connected to the terminal. The described optical printhead. 前記自己走査型の発光素子へ供給する信号の一部を、前記基板上の前記駆動用ＩＣと前記発光素子の間に位置する配線パターンとこのパターンに接続したワイヤボンド線を介して供給することを特徴とする請求項９に記載された光プリントヘッド。A part of a signal to be supplied to the self-scanning light emitting element is supplied through a wiring pattern located between the driving IC and the light emitting element on the substrate and a wire bond line connected to the pattern. The optical print head according to claim 9, wherein: 時分割駆動される複数の発光部を上面に配列した複数の発光素子と、この発光素子を駆動するための複数の駆動用ＩＣと、基板とを備え、前記発光素子の列と駆動用ＩＣの列とを前記基板の長手方向に配列した光プリントヘッドにおいて、駆動用ＩＣとして請求項１あるいは請求項２に記載された駆動用ＩＣを用いるとともに、前記発光素子は上面に配置する全ての端子を前記発光部列を境として駆動用ＩＣ側に配置し、前記基板は前記発光素子の列と前記駆動用ＩＣの列の間に接続端子用のパターンを配置し、前記発光素子と前記駆動用ＩＣの上面に設けた端子間の接続をワイヤボンド線などの接続手段で直接行なうとともに、前記発光素子と前記基板の上面に設けた端子間の接続をワイヤボンド線などの接続手段で直接行なったことを特徴とする光プリントヘッド。A plurality of light-emitting elements in which a plurality of light-emitting units driven in a time-division manner are arranged on an upper surface; a plurality of driving ICs for driving the light-emitting elements; and a substrate. In an optical print head in which rows are arranged in the longitudinal direction of the substrate, the driving IC according to claim 1 or 2 is used as a driving IC, and all the terminals arranged on the upper surface of the light emitting element are used. The light emitting unit is disposed on the driving IC side with the light emitting unit row as a boundary, and the substrate has a pattern for connection terminals disposed between the light emitting element row and the driving IC row, and the light emitting element and the driving IC are arranged. The connection between the terminals provided on the upper surface of the substrate is directly performed by a connection means such as a wire bond line, and the connection between the light emitting element and the terminal provided on the upper surface of the substrate is directly performed by a connection means such as a wire bond line. Especially Optical print head to.
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