JP3599031B2 - Semiconductor device - Google Patents
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Description
【0001】
【産業上の利用分野】
本発明は、半導体装置の構造に関するもので、特にパッケージ内部に封入されるICチップが複数ある場合に、ICチップ間の電気的な接続構造を考慮した半導体装置に関するものである。
【0002】
【従来の技術】
従来この種の半導体装置は、例えばパッケージにICチップを2チップ搭載する場合、図25に従来の半導体装置の第一の例に関する断面図を示すが、本例によると、ICチップa・1、ICチップb・2は、ダイパッド3上に銀ペースト等の接着剤7によって接合され、金線4によって各々電極c・10、電極d・11からダイパッド3の周辺に設けられたリード5に対して電気的に接続され、またICチップa・1、ICチップb・2間も金線4によってICチップa・1上の電極a・8を1stボンディング側(ワイヤに形成された金ボールを電極に加熱圧着する側)とし、電極a・8からICチップb・2上の電極b・9へ金線4を引き、電極b・9を2ndボンディング側(金線を加熱圧着するとともにボンディング用の治具によって金線を分離する側)とするようになっていた。なお、ワイヤボンディング後は、封止材6で封止し、必要に応じてリードを整形加工することもある。
【0003】
また、図26には、従来の半導体装置の第二の例に関する断面図を示すが、本例によると、ICチップa・1、ICチップb・2は、基板12上に接着剤7によって接続され、各々の電極から基板12上の配線パターン13に対して金線4によって電気的に接続され、さらに基板12上の配線パターン13とリード5を金線4を用いて電気的に接続することによって、ICチップa・1、ICチップb・2とリード5は配線パターン13を介して間接的に電気的な接続をされるようになっていた。なお、図26中に点線で示すように、IC上の電極d・11から直接金線4等で電気的コンタクトをとることもある。
【0004】
【発明が解決しようとする課題】
前述の半導体装置においては、例えば第一の例の場合は、図27に従来の半導体装置の第一の例に関する2ndボンディング側での金線切断状態を示す断面図を示すが、ICチップb・2の2ndボンディング側である電極b・9においては、金線4をカットするためにワイヤボンディング治具14によって加えられる荷重によって電極b・9にクラック15等のダメージが発生する可能性があるとともに、金線4が電極b・9の周辺でICチップb・2の上面に点線で示すように下降して接触し、電極の開口部が周辺にあった場合は接触した金線4によってショートすることがあるという課題を有していた。また所望の電極間が離れている場合は、金線が長くなったり、交差したりして金線間や金線とICチップとの間でショートが発生する可能性が生じるという課題もあった。またICチップ間を直接ワイヤボンディングすることは、もし直接ワイヤボンディングされた電極からさらに他の電極との接続や外部との入出力を行いたいときは実施できないという課題もあった。
【0005】
また第二の例の場合、一般的にはパッケージ内部に用いる基板12の厚さが約0.4mm以上になるため、パッケージの厚さ方向の寸法、すなわち図26における上下方向の寸法に関して、基板の厚さ、ICチップの厚さ、金線の高さの合計が厚くなり(すなわち厚さ方向において、封止材で覆う分の厚さは逆に薄くなり)、例えば厚さ1mm程度のパッケージを製造する場合は、封止後に金線やICチップ、または基板が封止材から露出する可能性が生じ、品質上の問題となることがあった。また、ICチップを基板上に搭載するため基板サイズが大きくなり、樹脂封止時のパッケージ内部の抵抗が大きくなり、基板自体が封止樹脂によって圧力を受け、パッケージから露出したりする可能性もある。さらに、サイズの大きい基板を使用することは、材料費が高くなりパッケージのコストがアップしてしまうという課題があった。
【0006】
本発明の目的は、以上のような半導体装置に関し、ICチップ間の電気的接合によって発生する可能性のある、ICチップ上の電極におけるダメージやショートが発生するという問題がなく、また同時にパッケージの薄型化を実現できる半導体装置を供給しようとするもので、特に次のような目的を有する。
【0007】
1.IC間の電気的コンタクトをとるのに、中間に中継部を設けてICチップに直接ダメージが加わらないようにする半導体装置の供給。
【0008】
2.中継部をICチップ間の電気的コンタクトのみならず、外部とのコンタクトもとれるようにする半導体装置の供給。
【0009】
3.パッケージ内部に中継部を設けたことによりパッケージ内部体積が大きくなり、封止材封入時におけるパッケージ内部の抵抗によって中継部やICチップがパッケージ外部に露出しないようにするもので、凸部を持った中継部を有する半導体装置の供給。
【0010】
4.パッケージ内部に中継部を設けたことによりパッケージ内部体積が大きくなり、封止材封入時におけるパッケージ内部の抵抗によって中継部やICチップがパッケージ外部に露出しないようにするもので、凸部を持った中継部が中継部を固定するダイパッド裏面に広い面で固定され傾きにくくした半導体装置の供給。
【0011】
【課題を解決するための手段】
(1)本発明の半導体装置は、電極を有する複数のICチップと、
前記複数のICチップを搭載したダイパッドと、
前記ダイパッドに搭載され、金属プレートと前記金属プレートの上に設けられた絶縁層と前記絶縁層の上に設けられた導電性のパターンとを有するプレートと、
前記複数のICチップの前記電極と前記導電性のパターンとを電気的に接続することにより、前記複数のICチップの相互間を電気的に接続する導電性接続手段と、
を有することを特徴とする。
(2)本発明の半導体装置は、第1の凸部分を有するプレートと、
穴を有するダイパッドであって、前記第1の凸部分が前記穴から突出するように前記プレート上に設けられたダイパッドと、
電極を有するICチップであって、前記ダイパッド上に設けられた複数の前記ICチップと、
前記複数のICチップの前記電極と前記導電性のパターンとを電気的に接続することにより、前記ICチップの相互間を電気的に接続する導電性接続手段と、を有することを特徴とする。
【0012】
【作用】
予め所望の導電性のパターンを絶縁層の上に形成されたプレートをダイパッド上に搭載し、ICチップ間で接続する必要のある電極を、導電性接合手段を用いて該プレート上の導電性パターンに相互に接続し、特にICチップ側を1stボンディング側として、導電性パターンを介してICチップ間の電気的コンタクトをとることによって、2ndボンディング側がICチップ上に来ることがないので、ICチップ間を直接ワイヤボンディングする場合に2ndボンディング側となるICチップ上の電極において発生する可能性のあるクラック等のダメージや、金線がICチップ上の開口部に接触することに起因するショートが発生しない。また導電性パターンを形成され、かつダイパッド上に搭載され、ICチップと導電性接合手段によって電気的に接合されたプレートからダイパッド周辺に設けられたリードにも必要に応じて導電性接合手段を中継して電気的に接続することによって、金線が長くなったり交差したりせずにプレート上の導電性パターンを介してICチップ間の電気的コンタクトのみならず、外部とのコンタクトもとれる。さらに該プレート片面または両面に凸部を設け、該プレート上の平坦部分にパターンを形成し、平坦部をダイパッドに搭載するか、ダイパッドに穴を設け、ダイパッド裏面より穴を通して凸部を突出させることによって、凸部が支えとなってダイパッドの浮きを押さえることができ、パッケージの厚さを薄くしてもダイパッド浮きによる金線やICチップ、ダイパッドの封止部分からの露出といった不具合がなくなる。また、いずれの場合もプレートの大きさに関しては、ICチップ上の電極のうち、電気的中継が必要な電極の分だけ配線パターンを形成すれば良いので、基板サイズ(面積)を小さくすることができ、基板上にICチップを搭載する方式に比べ資材費を低く押さえることが出来る。
【0013】
【実施例】
本発明の実施例を以下に説明する。
【0014】
図1は、本発明の半導体装置に関する第一の実施例のパッケージ内部の平面図である。図1によれば、本発明の半導体装置は、ダイパッド3上にICチップa・1、ICチップb・2が搭載され、さらにダイパッド3上に導電性の配線パターン13が形成されたプレート17が搭載される。ICチップa・1上の電極a・8、及びICチップb・2上の電極b・9は各々1stボンディング側とし、プレート17上の配線パターン13を2ndボンディング側として金線4によってワイヤボンディングされている。そのほかリードに直接ワイヤボンディングする電極のうちICチップa・1のプレート17と反対側の電極c・10、ICチップb・2のプレート17と反対側の電極d・11、ICチップa・1の側面側の電極e・18、ICチップb・2の側面側の電極d・24に関しては、金線4を用いて直接電極からリード5へワイヤボンディングされている。ワイヤボンディングの順序はどの電極から始めても良い。すなわち、本発明のポイントは常に1stボンディング側がICチップの電極になることであって、ワイヤボンディングの順序は問題にならない。次にさらに詳しく説明するために、図2に本発明の半導体装置に関する第一の実施例のパッケージ内部の断面図を示すが、図2によれば本発明の第一の実施例の場合に用いられるプレート17は接着剤7によってダイパッド3に接合されているが、接着剤7は必要に応じて導電性でも非道電性でも構わない。図2中で、導電性の配線パターン13は、プレート17上の絶縁層16の上に形成されている。接着剤7の材質は、ポリイミドやアルミ箔、ポリエチレンの両面テープのようなテープ材でも銀ペーストやエポキシ樹脂のような液状の接着剤でも良いがプレート17の高さの安定性を考えると厚さの安定しているテープ材の方がよい。なおプレートの厚さは、金線4がパッケージから飛び出さない程度であれば良いのであって、特に限定する必要はないがダイパッドへの張り付け前の取扱易さを考えると、樹脂基板で0.2mm以上、金属板で0.1mm程度以上はあった方がよい。もちろん、基板の厚さとICチップ(a・1またはb・2)の厚さと金線の厚さを足した合計がパッケージの厚さ以内にしなければならないのは言うまでもない。またプレート17の材質も導電性か非導電性かは必要に応じて決定する。材質としては、ポリイミド樹脂基板、ガラスエポキシ基板、BTレジン等の樹脂基板やセラミック基板、アルミや銅等の金属の板に酸化膜形成やポリイミドフィルム貼付け等の絶縁処理をしその上に金や銅の薄膜導電パターンを形成したものでもよい。コスト面からすれば樹脂基板が有利であるがプレートの反りや耐湿性等の信頼性を考慮すれば金属のプレートの方がよい。図3には本発明の半導体装置の第一に関するプレートの形成方法を示した斜視図を示す。図3(a)はプレート17の斜視図で、基になる板であるが、材質については前述のとおりである。次に、図3(b)はプレートの上に絶縁層を形成した時の斜視図であるが、絶縁層は酸化膜やエポキシ樹脂、ポリエステルシート等プレートと電極を絶縁していれば特に材質は特定しなくてもよい。またプレートが絶縁性の材質の場合は、絶縁層16を形成しなくてもよい。(すなわち、プレート上に直接配線パターン13を形成してもよい。)次に図3(c)は配線パターンの層を形成した時の斜視図で、配線パターンは、初めは絶縁層16上一帯に形成される。次に図3(d)は表面に感光性のレジスト27を塗布したときの斜視図で、絶縁層16上に形成された配線パターン13上に感光性のレジスト27が塗布される。さらに図3(e)はレジストに必要なパターン28を焼き付けた場合の斜視図である。レジスト27上にはICチップ間を中継するためのパターン28が、必要なパターンの形状に、必要な形状をトレースしたマスク(例えば鉄や銅、アルミ等の金属やガラスにアルミや銅、金等のパターンを塗布したもの)によって紫外光を必要な部分にだけ限って当てることによって焼き付けられる。図3(f)は、不必要なレジストが除去された時の斜視図で、不必要なレジスト(すなわち焼き付けられなかった部分)を取り除く。除去方法は、酸系の溶液、例えば硫酸や過酸化水素水を用いて剥離させる。図3(g)は個別に配線パターン13を形成したときの斜視図で、図3(f)で残されたレジストの形状にエッチングして必要なパターン以外を除去したものである。エッチングの方法は、ウェット、電解、ドライ、無電解何れの方法でもよい。最後に、図3(h)にプレートの配線パターンの出来上りの斜視図を示したが、配線パターン13の上のレジストは、紫外光による表面の変質層をプラズマや或は研磨等の機械的方法でもよいが除去した後に、硫酸や過酸化水素水等の酸系の溶液で除去し、配線パターン13のみを、絶縁層16の上に形成する。何れにしても、基板の上に絶縁層を設けて(基板自身が非道電性であれば絶縁層は形成する必要はない)、その上に導電性の配線パターンさえ形成されていればよい。
【0015】
図4は、本発明の半導体装置に関する第二の実施例に関するパッケージ内部の平面図を示すが、本実施例はプレート17に対するICチップ電極が複数共用できる場合に関するもので、プレート17上の共通の配線パターン25は各電極のペア(例えば図1における電極a・8、電極b・9各々の組合せ)個別に設けず、共通の配線パターン25とし、これに各電極a・8、電極b・9から配線する。プレート周辺の詳細については、図5に本発明の半導体装置の第二の実施例に関するプレート周辺の斜視図を示すので参照されたい。
【0016】
また、図6には本発明の半導体装置の第三の実施例に関するパッケージ内部の平面図を示すが、本実施例は本発明の請求項1に関する半導体装置の第2の実施例のごとく共通の配線パターンを設ける代わりにプレート17の材質を銅や鉄等の金属のままとし、前述のごとく絶縁処理や配線パターンを設けず導電性のままとして各電極a・8、b・9からプレート17に直接接続したもので、わかりやすくするために図7に本発明の半導体装置の第三の実施例に関するプレート付近の斜視図を示す。本実施例の場合には、請求項1による第2の実施例のようにパターンの形成が要らない。
【0017】
また図8には、本発明の半導体装置の第四の実施例に関するパッケージ内部の平面図を示すが、本実施例はプレート17に対しICチップa・1、b・2の電極が一部共通で一部独立した場合で、独立した電極は銅や鉄などの金属のプレート17の一部に前述のごとく絶縁層16を設け、その上に導電性の共通の配線パターン25を形成し、この共通の配線パターン25にICチップa・1、ICチップb・2を1stボンディング側とし、プレート17上の共通の配線パターン25を2ndボンディング側としてワイヤボンディングし、共通電極部分はプレート17の地を2ndボンディング側として直接ボンディングしたものである。わかりやすくするために、図9に本発明の半導体装置の第四の実施例に関するプレート付近の斜視図を示すので図8と併せて参照されたい。
【0018】
次に図10に、本発明の半導体装置に関する第五の実施例のパッケージ内部の平面図を示す。図10によれば本発明の第五の実施例の場合、第一〜第四の実施例の構造に加え、さらに金線4によってプレート17の配線パターン13とリード5との間で電気的コンタクトがとられている。図11は本発明の半導体装置に関する第五の実施例のプレート付近の斜視図である。配線パターン13は図10のように凸型に変形させても、図1のように長方形でも、△でも◇でもワイヤボンディングできればどの様な形でも良い。本実施例の場合は、ICチップ間で電気的接続が可能なことに加え、さらにICチップ間で接続された電極と外部との信号のやり取りが可能になる。またICチップa・1の近辺にあるリードに対してもプレート17上の配線パターン13を介してICチップb・2から導通を得ることができ、ICチップ上の電極とリードが離れていても電気的に接続できる点での実施例とは相違性を有する。
【0019】
次に図12に、本発明の半導体装置に関する第六の実施例のパッケージ内部の平面図を示す。図12によれば、本発明の第一〜第四の実施例の構造に加え、プレート17に金線4より高い凸部a・20を設けている。さらに詳しく説明するために図13に、本発明の半導体装置に関する第六の実施例のパッケージ内部の断面図を示す。図13によれば、金線4より高い凸部a・20はパッケージの外周部に達していて、基板がそれ以上浮かないようにストッパになっている。但し図13の凸部a・20の点線の部分に示すように、パッケージの外周にまで達していなくてもよい。これは、基板が浮いたときのストッパになれば良いので、通常はパッケージの内部に隠れる程度の寸法で金線の高さより高ければよい。図14には、本発明の半導体装置に関する第六の実施例の凸部の形成方法を示す斜視図を示す。先ず図14(a)は、凸部とその取付前の状態を示す斜視図であるが、図14(a)によれば凸部a・20は、予め旋盤による研削加工、或は金型による射出成形等によって形成しておく。形は図14(a)のごとく円筒型でも角柱でも、何でもよいがプレート17との接合面は特に平坦にしておく。プレート17と凸部の接合は接着剤7によっておこなう。接着剤7の材質は前述のとおり。次に図14(b)は凸部とその取付後の状態を示す斜視図であるが、凸部a・(20)は接着剤7によってプレート17に接合されている。本実施例の場合、樹脂封止の際にダイパッド3が図13の上方向に浮いても凸部a・20がストッパになって金線4が封止材の外に露出しないという点で第一〜第五の実施例と相違性を有する。
【0020】
また図15に、本発明の半導体装置に関する第七の実施例のパッケージ内部の裏面側の平面図を示す。図15によれば、本発明の第一〜第四の実施例の構造に加え、プレート17にパッケージの下方向に向けた凸部b・21を設け、さらにダイパッド3に穴22を開けておき、この穴22にプレート17の凸部b・21を通している。さらに詳しく説明するために図16に、本発明の半導体装置に関する第七の実施例のパッケージ内部の断面図を示す。図16によれば、プレート17に設けられたパッケージの下方向に向けた凸部b・21は、穴22を通ってパッケージの下側に貫通している。ICチップa・1、ICチップb・2とプレート17との電気的コンタクトは、プレート17上の凸部と反対側に設けられた配線パターン13と各ICチップ上の電極a・8、電極b・9とを金線4で結ぶことでとられている。凸部b・21とプレート17の接合は接着剤7で行う。本実施例の場合は、樹脂封止の際にダイパッド3が図の下方向に下げられるようなことがあっても、凸部b・21がストッパになってダイパッド3が封止材6の外に露出しないという点で前述の各実施例と相違性を有する。
【0021】
次に図17に、本発明の半導体装置に関する第八の実施例のパッケージ内部の平面図を示す。ここで、図17(a)はICチップの搭載された表面の平面図、図17(b)は裏面の平面図を示す。図17(a)によれば、本発明の第一の実施例の構造に加え、プレート17に本発明の半導体装置に関する第六の実施例のように凸部a・20を設け、また図11(b)によればプレート17の下面には本発明の半導体装置に関する第七の実施例のようにパッケージの下方向に向けた凸部b・21を設けてダイパッド3の穴22を通って凸部b・21が突出している。
【0022】
さらに詳しく説明するために図18に、本発明の半導体装置に関する第八の実施例のパッケージ内部の断面図を示す。図18によれば、プレート17上面には凸部a・20が、また下面にはパッケージの下方向に向けた凸部b・21がそれぞれ設けられ、凸部b・21はダイパッド3の穴22を通ってパッケージの下側に貫通している。ICチップa・1、ICチップb・2とプレート17との電気的コンタクトは、プレート17に設けられた配線パターン13と各ICチップ上の電極a・8、電極b・9とを金線4で結ぶことでとられている。本実施例の場合は、樹脂封止の際にダイパッド3が図の上方向または下方向のどちらの方向に動かされても、凸部a・20及び凸部b・21がストッパになって金線4やダイパッド3が封止材6の外に露出しないという点で前述の各実施例と相違性を有する。なお、凸部a・20、凸部b・21の形成方法は、図14で説明した方法に準ずるものとする。
【0023】
次に図19に、本発明の半導体装置に関する第九の実施例のパッケージ内部の平面図を示す。図19によれば、本発明の第一の実施例の構造に加え、プレート17に金線4との電気的接続用配線パターン13を形成した凸部c・23を設け、ダイパッド3の穴24を通してダイパッド3の上側すなわちICチップの搭載側で突出させている。さらに詳しく説明するために、図20に、本発明の半導体装置に関する第九の実施例のパッケージ内部の断面図を示す。図20によれば、プレート17に設けられた金線4との電気的接続用配線パターン13を形成した凸部c・23は、ダイパッド3の穴24を通してダイパッド3の上側すなわちICチップ側へ突出している。プレート17は接着剤7でダイパッド3へ接合されている。図21に本発明の半導体装置に関する第九の実施例の凸部c・23の形成方法を示す斜視図を示す。図21(a)は基になるプレート17の斜視図である。次に図21(b)はプレート17上に酸化膜やエポキシ樹脂等の絶縁層16を形成し、さらにその上に導電性の配線パターン13を形成した時の斜視図(絶縁層の材質及び配線パターンの形成方法については図3の説明を参照願いたい。)、図21(c)はさらに配線パターン13上に感光性のレジスト27を塗布したときの斜視図。図21(d)は、配線パターン13の上に必要な形状をレジスト上に焼き付けたときの斜視図で、最終的に残したいパターンの部分(つまり配線パターン13の部分・図の斜線部分)を露光させる。図中では斜線の部分が露光して硬膜化したレジスト28である。露光の方法については図3の方法に従う。図21(e)は、凸部を形成したときの斜視図である。ダイパッドに接合する部分をカットしたもので図の点線の部分である。カットする深さは、導電性のパターンを形成されたプレートが最終的な製品から飛び出さない程度であればよいが、概ね、カットした部分の残りの厚さが0.2mm以上あれば強度上問題はない。点線部分の加工はフライスでも旋盤でも、研磨でもカットさえできれば何を用いてもよいが、フライスまたは旋盤程度の加工でよい。図21(f)は凸部21の出来上り状態を示す斜視図で、配線パターン部以外の未硬化のレジスト29(図21(e)参照)を除去し、さらにエッチングして本図では中央部の不要なパターン(点線で示す)を除去し、両端の硬膜化したレジスト28を落したものである。硬膜化したレジストの除去については図3(h)の説明を参照のこと。図22は本発明の半導体装置に関する第九に実施例のプレートの実装方法を示す斜視図を示す。図22によれば、プレート17は、図ではダイパッド3の下方より凸部を上にして接着剤7を介してダイパッド3に接着される。接着剤7は先にプレート17またはダイパッド3の接合面に塗布しても良いし、テープならばその都度貼ってもよい。接着剤7の材質は前述のとおり。本実施例の場合、ダイパッド3とプレート17との接合面を広く取れるので、ダイパッド3とプレート17の接合強度が高くなる上に、プレート17のダイパッド3より下側の部分の面積が必要に応じて広く取れる(場合によってはダイパッド3より広くできる)ので、樹脂封止時にダイパッド3が図20における下側に押し下げられても、プレート17が広い面でストッパとして作用するため、より確実にダイパッド3が封止材6の外に露出することを防ぐという点で前述の各実施例と相違性を有する。
【0024】
次に図23に、本発明の半導体装置に関する第十の実施例のパッケージ内部の平面図を示す。図23によれば、本発明の第一の実施例の構造に加え、プレート17に設けた金線4との電気的接続用配線パターン13を形成した凸部c・23の上方にさらに凸部d・19を設け(凸部d・19の形成方法は凸部a・20の形成方法と同様にする。図14の説明を参照のこと。)、ダイパッド3に穴24を開けておき、上向きの凸部c・23、凸部d・19を穴22から突出させる。さらに詳しく説明するために、図24に、本発明の半導体装置に関する第十の実施例のパッケージ内部の断面図を示す。図24によれば、プレート17に設けた凸部c・23とその上方に設けられた凸部d・19は、ダイパッド3の穴24を貫通してダイパッド3の上面に突出している。金線4はICチップa・1、b・2の各々の電極から凸部c・20に設けられた配線パターン13に配線パターン側を2ndボンディング側としてワイヤボンディングされる。本実施例の場合、ダイパッド3とプレート17との接合面を広く取れる上に樹脂封止時にダイパッド3が図の上側または下側のどちらにに押されても、プレート17のダイパッド3より下側の部分や凸部d19がストッパとなるので、ダイパッド3や金線4が封止材6の外に露出しないという点で前述の各実施例と相違性を有する。
【0025】
【発明の効果】
以上述べたように、本発明によれば、予め所望の導電性のパターンを形成されたプレートをダイパッド上に搭載し、プレート上の導電性配線パターンに、該ICチップの電極のうちICチップ間で接続する必要のあるものを1stボンディング側として導電性接合手段を用いて接続し、導電性配線パターンを介してICチップ間の電気的コンタクトをとることによって、2ndボンディング側がICチップ上に来ることがないので、ICチップ間を直接ワイヤボンディングする場合に発生する可能性がある2ndボンディング側ICチップ上の電極におけるクラック等のダメージの発生や金線がICチップ上の開口部に接触することに起因するショートが発生しない。また導電性配線パターンを形成されダイパッド上に搭載され、ICチップと導電性接合手段によって電気的に接合されたプレートからダイパッド周辺に設けられたリードにも必要に応じて導電性接合手段を介して電気的に接合することによって、ICチップ間の電気的接続をとりつつ、それらのICチップ間接続電極と外部との信号のやり取りが可能になる。さらに該プレート片面または両面に凸部を設けることによって、凸部がストッパとなってダイパッドの浮きを押さえることができ、パッケージの厚さをを薄くしてもダイパッド浮きによる金線やICチップ、ダイパッドの封止部分からの露出といった不具合がなくなるという効果を有する。また、ダイパッドに穴を設け、ダイパッドに穴を設け、プレートをダイパッドに接着すると共に、プレートに設けた凸部をダイパッドの穴から突出させることによって、より広い面でダイパッドにプレートを固定することが出来、プレートが取れにくく、かつ高さが安定する。
【図面の簡単な説明】
【図1】本発明の半導体装置に関する第一の実施例のパッケージ内部の平面図。
【図2】本発明の半導体装置に関する第一の実施例のパッケージ内部の断面図。
【図3】本発明のプレートの形成方法を示した斜視図。
【図4】本発明の半導体装置の第二の実施例に関する平面図。
【図5】本発明の半導体装置の第二の実施例に関するプレート周辺の斜視図。
【図6】本発明の半導体装置に関する第三の実施例に関するパッケージ内部の平面図。
【図7】本発明の半導体装置に関する第三の実施例に関するプレート付近の斜視図。
【図8】本発明の半導体装置に関する第四の実施例に関するパッケージ内部の平面図。
【図9】本発明の半導体装置に関する第四の実施例に関するプレート付近の斜視図。
【図10】本発明の半導体装置に関する第五の実施例のパッケージ内部の平面図。
【図11】本発明の半導体装置に関する第五の実施例のプレート付近の斜視図。
【図12】本発明の半導体装置に関する第六の実施例のパッケージ内部の平面図。
【図13】本発明の半導体装置に関する第六の実施例のパッケージ内部の断面図。
【図14】本発明の半導体装置に関する第六の実施例の凸部の形成方法を示す斜視図。
【図15】本発明の半導体装置に関する第七の実施例のパッケージ内部の裏面側の平面図。
【図16】本発明の半導体装置に関する第七の実施例のパッケージ内部の断面図。
【図17】本発明の半導体装置に関する第八の実施例のパッケージ内部の平面図。
【図18】本発明の半導体装置に関する第八の実施例のパッケージ内部の断面図。
【図19】本発明の半導体装置に関する第九の実施例のパッケージ内部の平面図。
【図20】本発明の半導体装置に関する第九の実施例のパッケージ内部の断面図。
【図21】本発明の半導体装置に関する第九の実施例の凸部cの形成方法を示す斜視図。
【図22】本発明の半導体装置に関する第九の実施例のプレートの実装方法を示す斜視図。
【図23】本発明の半導体装置に関する第十の実施例のパッケージ内部の平面図。
【図24】本発明の半導体装置に関する第十の実施例のパッケージ内部の断面図。
【図25】従来の半導体装置の第一の例に関する断面図。
【図26】従来の半導体装置の第二の例に関する断面図。
【図27】従来の半導体装置の第一の例に関する2ndボンディング側での金線切断状態を示す断面図。
【符号の説明】
1.ICチップa
2.ICチップb
3.ダイパッド
4.金線
5.リード
6.封止材
7.接着剤
8.電極a
9.電極b
10.電極c
11.電極d
12.基板
13.配線パターン
14.ワイヤボンディング治具
15.クラック
16.絶縁層
17.プレート
18.電極e
19.凸部d
20.凸部a
21.凸部b
22.穴
23.凸部c
24.穴
25.共通のパターン
26.ICチップaの近くにあるリード
27.レジスト
28.硬膜化したレジスト
29.未硬化のレジスト[0001]
[Industrial applications]
The present invention relates to a structure of a semiconductor device, and more particularly to a semiconductor device that takes into account an electrical connection structure between IC chips when there are a plurality of IC chips sealed in a package.
[0002]
[Prior art]
Conventionally, this type of semiconductor device has, for example, a cross-sectional view of a first example of a conventional semiconductor device when two IC chips are mounted on a package. FIG. The IC chip b · 2 is bonded to the
[0003]
FIG. 26 is a cross-sectional view of a second example of the conventional semiconductor device. According to this example, the IC chips a and b are connected to the
[0004]
[Problems to be solved by the invention]
In the above-described semiconductor device, for example, in the case of the first example, FIG. 27 is a cross-sectional view showing a gold wire cut state on the 2nd bonding side according to the first example of the conventional semiconductor device. In the electrode b · 9 on the 2nd bonding side of No. 2, the load applied by the
[0005]
In the case of the second example, since the thickness of the
[0006]
An object of the present invention is to provide a semiconductor device as described above, which has no problem of causing damage or short-circuit in electrodes on the IC chip, which may be caused by electrical bonding between the IC chips, and at the same time, has An object of the present invention is to provide a semiconductor device which can be made thinner, and particularly has the following object.
[0007]
1. Supply of a semiconductor device for preventing electrical damage between IC chips by providing an intermediate portion for making electrical contact between ICs.
[0008]
2. Supply of a semiconductor device that enables a relay unit to make not only electrical contact between IC chips but also external contact.
[0009]
3. The provision of the relay section inside the package increases the internal volume of the package, and prevents the relay section and the IC chip from being exposed to the outside of the package due to the resistance inside the package when the sealing material is sealed. Supply of a semiconductor device having a relay unit.
[0010]
4. The provision of the relay section inside the package increases the internal volume of the package, and prevents the relay section and the IC chip from being exposed to the outside of the package due to the resistance inside the package when the sealing material is sealed. Supply of a semiconductor device in which a relay portion is fixed to a wide surface on a rear surface of a die pad for fixing the relay portion and is hardly inclined.
[0011]
[Means for Solving the Problems]
(1) A semiconductor device according to the present invention includes a plurality of IC chips having electrodes,
A die pad on which the plurality of IC chips are mounted;
Plate mounted on the die pad, having a metal plate and an insulating layer provided on the metal plate and a conductive pattern provided on the insulating layer,
A conductive connection means for electrically connecting the electrodes of the plurality of IC chips and the conductive pattern, thereby electrically connecting the plurality of IC chips to each other;
It is characterized by having.
(2) A semiconductor device according to the present invention includes a plate having a first convex portion;
A die pad having a hole, the die pad being provided on the plate so that the first convex portion protrudes from the hole,
An IC chip having electrodes, wherein the plurality of IC chips are provided on the die pad;
And electrically connecting the electrodes of the plurality of IC chips and the conductive pattern, thereby electrically connecting the IC chips to each other.
[0012]
[Action]
A plate in which a desired conductive pattern is formed on an insulating layer in advance is mounted on a die pad, and electrodes that need to be connected between IC chips are connected to the conductive pattern on the plate using conductive bonding means. In particular, by making the IC chip side the first bonding side and making electrical contact between the IC chips via the conductive pattern, the second bonding side does not come on the IC chip, so that the IC chip side Does not cause damage such as cracks that may occur in electrodes on the IC chip on the 2nd bonding side when direct wire bonding is performed, and short-circuiting caused by the gold wire contacting the opening on the IC chip does not occur. . In addition, a conductive pattern is formed and mounted on the die pad, and the conductive bonding means is relayed as necessary to a lead provided around the die pad from a plate electrically bonded to the IC chip by the conductive bonding means. As a result, the gold wires do not become long or intersect, so that not only the electrical contacts between the IC chips but also the external contacts can be obtained via the conductive patterns on the plate. Further, providing a convex portion on one or both surfaces of the plate, forming a pattern on a flat portion on the plate, mounting the flat portion on a die pad, or providing a hole in the die pad, and projecting the convex portion through the hole from the back surface of the die pad. Accordingly, the protrusion serves as a support and can suppress the floating of the die pad, and even if the thickness of the package is reduced, a problem such as exposure of the gold wire, the IC chip, and the die pad from the sealing portion due to the floating of the die pad is eliminated. In any case, regarding the size of the plate, the wiring pattern may be formed only for the electrodes on the IC chip that need to be electrically relayed, so that the substrate size (area) can be reduced. Thus, material costs can be reduced compared to the method of mounting an IC chip on a substrate.
[0013]
【Example】
Embodiments of the present invention will be described below.
[0014]
FIG. 1 is a plan view showing the inside of a package according to a first embodiment of the semiconductor device of the present invention. According to FIG. 1, in the semiconductor device of the present invention, a
[0015]
FIG. 4 is a plan view showing the inside of a package according to a second embodiment of the semiconductor device of the present invention. This embodiment relates to a case where a plurality of IC chip electrodes for the
[0016]
FIG. 6 is a plan view showing the inside of a package according to a third embodiment of the semiconductor device of the present invention. This embodiment is common to the second embodiment of the semiconductor device according to
[0017]
FIG. 8 is a plan view showing the inside of the package according to the fourth embodiment of the semiconductor device of the present invention. In this embodiment, the electrodes of the IC chips a1, b2 are partially common to the
[0018]
Next, FIG. 10 is a plan view showing the inside of a package according to a fifth embodiment of the semiconductor device of the present invention. According to FIG. 10, in the case of the fifth embodiment of the present invention, in addition to the structure of the first to fourth embodiments, an electric contact is made between the
[0019]
Next, FIG. 12 is a plan view showing the inside of a package according to a sixth embodiment of the semiconductor device of the present invention. According to FIG. 12, in addition to the structure of the first to fourth embodiments of the present invention, the
[0020]
FIG. 15 is a plan view showing the inside of the package according to the seventh embodiment of the semiconductor device of the present invention on the back surface side. According to FIG. 15, in addition to the structure of the first to fourth embodiments of the present invention, a
[0021]
FIG. 17 is a plan view showing the inside of a package according to an eighth embodiment of the semiconductor device of the present invention. Here, FIG. 17A is a plan view of a front surface on which an IC chip is mounted, and FIG. 17B is a plan view of a back surface. According to FIG. 17 (a), in addition to the structure of the first embodiment of the present invention, the
[0022]
FIG. 18 is a cross-sectional view showing the inside of a package according to an eighth embodiment of the semiconductor device of the present invention for explaining in more detail. According to FIG. 18, the convex portions a and 20 are provided on the upper surface of the
[0023]
Next, FIG. 19 is a plan view showing the inside of a package according to a ninth embodiment of the semiconductor device of the present invention. According to FIG. 19, in addition to the structure of the first embodiment of the present invention, the
[0024]
Next, FIG. 23 is a plan view showing the inside of a package according to a tenth embodiment of the semiconductor device of the present invention. According to FIG. 23, in addition to the structure of the first embodiment of the present invention, a protrusion is further formed above the protrusion c · 23 on which the
[0025]
【The invention's effect】
As described above, according to the present invention, a plate on which a desired conductive pattern is formed in advance is mounted on a die pad, and a conductive wiring pattern on the plate is provided between the IC chips among the electrodes of the IC chip. By using the conductive bonding means as the first bonding side and connecting the IC chips via the conductive wiring pattern, the second bonding side comes on the IC chip. Because there is no damage, there is a possibility that damage such as cracks on electrodes on the 2nd bonding side IC chip, which may occur when direct wire bonding is performed between IC chips, and that a gold wire comes into contact with an opening on the IC chip. No resulting short circuit occurs. Also, a conductive wiring pattern is formed and mounted on the die pad, and a lead provided around the die pad from a plate electrically connected to the IC chip by the conductive bonding means via the conductive bonding means as necessary. By electrically connecting, it is possible to exchange signals between the IC chip connection electrodes and the outside while making electrical connection between the IC chips. Further, by providing a convex portion on one or both surfaces of the plate, the convex portion serves as a stopper to suppress the floating of the die pad. Even if the thickness of the package is reduced, gold wires, IC chips, and die pads due to the floating of the die pad are provided. This has the effect of eliminating problems such as exposure from the sealing portion. Also, it is possible to fix the plate to the die pad on a wider surface by providing a hole in the die pad, providing a hole in the die pad, bonding the plate to the die pad, and projecting a protrusion provided on the plate from the hole of the die pad. It is difficult to remove the plate and the height is stable.
[Brief description of the drawings]
FIG. 1 is a plan view of the inside of a package according to a first embodiment of the semiconductor device of the present invention.
FIG. 2 is a sectional view of the inside of a package according to a first embodiment of the semiconductor device of the present invention.
FIG. 3 is a perspective view illustrating a method of forming a plate according to the present invention.
FIG. 4 is a plan view relating to a second embodiment of the semiconductor device of the present invention.
FIG. 5 is a perspective view around a plate according to a second embodiment of the semiconductor device of the present invention.
FIG. 6 is a plan view showing the inside of a package according to a third embodiment of the semiconductor device of the present invention;
FIG. 7 is a perspective view of the vicinity of a plate according to a third embodiment of the semiconductor device of the present invention.
FIG. 8 is a plan view showing the inside of a package according to a fourth embodiment of the semiconductor device of the present invention;
FIG. 9 is a perspective view of the vicinity of a plate according to a fourth embodiment of the semiconductor device of the present invention.
FIG. 10 is a plan view showing the inside of a package according to a fifth embodiment of the semiconductor device of the present invention;
FIG. 11 is a perspective view showing the vicinity of a plate according to a fifth embodiment of the semiconductor device of the present invention.
FIG. 12 is a plan view showing the inside of a package according to a sixth embodiment of the semiconductor device of the present invention;
FIG. 13 is a sectional view showing the inside of a package according to a sixth embodiment of the semiconductor device of the present invention;
FIG. 14 is a perspective view illustrating a method of forming a convex portion according to a sixth embodiment of the semiconductor device of the present invention.
FIG. 15 is a plan view of a back surface inside a package according to a seventh embodiment of the semiconductor device of the present invention.
FIG. 16 is a sectional view showing the inside of a package according to a seventh embodiment of the semiconductor device of the present invention;
FIG. 17 is a plan view showing the inside of a package according to an eighth embodiment of the semiconductor device of the present invention;
FIG. 18 is a sectional view showing the inside of a package according to an eighth embodiment of the semiconductor device of the present invention;
FIG. 19 is a plan view showing the inside of a package according to a ninth embodiment of the semiconductor device of the present invention;
FIG. 20 is a sectional view of the inside of a package according to a ninth embodiment of the semiconductor device of the present invention;
FIG. 21 is a perspective view showing a method of forming a projection c according to a ninth embodiment of the semiconductor device of the present invention.
FIG. 22 is a perspective view illustrating a method of mounting a plate according to a ninth embodiment of the semiconductor device of the present invention.
FIG. 23 is a plan view showing the inside of a package according to a tenth embodiment of the semiconductor device of the present invention;
FIG. 24 is a sectional view showing the inside of a package according to a tenth embodiment of the semiconductor device of the present invention;
FIG. 25 is a sectional view of a first example of a conventional semiconductor device.
FIG. 26 is a sectional view of a second example of a conventional semiconductor device.
FIG. 27 is a cross-sectional view showing a gold wire cut state on the second bonding side according to a first example of a conventional semiconductor device.
[Explanation of symbols]
1. IC chip a
2. IC chip b
3. Die pad
4. Gold wire
5. Lead
6. Sealing material
7. adhesive
8. Electrode a
9. Electrode b
10. Electrode c
11. Electrode d
12. substrate
13. Wiring pattern
14. Wire bonding jig
15. crack
16. Insulating layer
17. plate
18. Electrode e
19. Convex part d
20. Convex part a
21. Convex part b
22. hole
23. Convex part c
24. hole
25. Common patterns
26. Lead near IC chip a
27. Resist
28. Hardened resist
29. Uncured resist
Claims (6)
前記複数のICチップを搭載したダイパッドと、
前記ダイパッドに搭載され、金属プレートと前記金属プレートの上に設けられた絶縁層と前記絶縁層の上に設けられた導電性のパターンとを有するプレートと、
前記複数のICチップの前記電極と前記導電性のパターンとを電気的に接続することにより、前記複数のICチップの相互間を電気的に接続する導電性接続手段と、
を有することを特徴とする半導体装置。A plurality of IC chips having electrodes;
A die pad on which the plurality of IC chips are mounted;
Plate mounted on the die pad, having a metal plate and an insulating layer provided on the metal plate and a conductive pattern provided on the insulating layer,
A conductive connection means for electrically connecting the electrodes of the plurality of IC chips and the conductive pattern, thereby electrically connecting the plurality of IC chips to each other;
A semiconductor device comprising:
前記プレートの上面のみ、下面のみまたは上・下両面には、前記導電性パターンと前記導電性接続手段とのコンタクト部分以外に凸部分が設けられていることを特徴とする半導体装置。The semiconductor device according to claim 1,
A semiconductor device, wherein a convex portion is provided on only the upper surface, only the lower surface, or both upper and lower surfaces of the plate, in addition to the contact portion between the conductive pattern and the conductive connecting means.
前記ダイパッドは、穴を有しており、
前記プレートの下面のみ、または、上・下両面には、前記導電性パターンと前記導電性接続手段とのコンタクト部分以外に凸部分が設けられ、
前記凸部分のうち前記プレートの下面に設けられたものは、前記穴から突出していることを特徴とする半導体装置。The semiconductor device according to claim 1,
The die pad has a hole,
Only the lower surface of the plate, or the upper and lower surfaces, provided with a convex portion other than a contact portion between the conductive pattern and the conductive connection means,
The semiconductor device according to claim 1, wherein one of the convex portions provided on the lower surface of the plate protrudes from the hole.
前記凸部分は、前記導電性接続手段が前記モールド部分から露出しない高さに設けられたものであることを特徴とする半導体装置。The semiconductor device according to claim 2, wherein
The semiconductor device according to claim 1, wherein the convex portion is provided at a height at which the conductive connection means is not exposed from the mold portion.
前記凸部分の少なくとも一部は、前記モールド部分から露出していることを特徴とする半導体装置。The semiconductor device according to claim 1, wherein
A semiconductor device, wherein at least a part of the convex portion is exposed from the mold portion.
穴を有するダイパッドであって、前記第1の凸部分が前記穴から突出するように前記プレート上に設けられたダイパッドと、
電極を有するICチップであって、前記ダイパッド上に設けられた複数の前記ICチップと、
前記複数のICチップの前記電極と前記導電性のパターンとを電気的に接続することにより、前記ICチップの相互間を電気的に接続する導電性接続手段と、を有することを特徴とする半導体装置。A plate having a first convex portion;
A die pad having a hole, the die pad being provided on the plate so that the first convex portion protrudes from the hole,
An IC chip having electrodes, wherein the plurality of IC chips are provided on the die pad;
A conductive connection means for electrically connecting the electrodes of the plurality of IC chips and the conductive pattern, thereby electrically connecting the IC chips to each other. apparatus.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002034524A JP3599031B2 (en) | 2002-02-12 | 2002-02-12 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002034524A JP3599031B2 (en) | 2002-02-12 | 2002-02-12 | Semiconductor device |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06968895A Division JP3304672B2 (en) | 1995-03-28 | 1995-03-28 | Semiconductor device and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002280408A JP2002280408A (en) | 2002-09-27 |
JP3599031B2 true JP3599031B2 (en) | 2004-12-08 |
Family
ID=19192570
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002034524A Expired - Lifetime JP3599031B2 (en) | 2002-02-12 | 2002-02-12 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3599031B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102157500A (en) * | 2011-03-04 | 2011-08-17 | 南通富士通微电子股份有限公司 | Semiconductor package |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4703300B2 (en) * | 2005-07-20 | 2011-06-15 | 富士通セミコンダクター株式会社 | Relay board and semiconductor device including the relay board |
DE112011105178B4 (en) * | 2011-04-22 | 2017-11-09 | Mitsubishi Electric Corporation | Semiconductor device |
JP6228412B2 (en) * | 2013-09-18 | 2017-11-08 | エスアイアイ・セミコンダクタ株式会社 | Semiconductor device |
JP7357302B2 (en) * | 2019-02-22 | 2023-10-06 | パナソニックIpマネジメント株式会社 | Semiconductor modules, power semiconductor modules, and power electronics equipment using any of them |
-
2002
- 2002-02-12 JP JP2002034524A patent/JP3599031B2/en not_active Expired - Lifetime
Cited By (1)
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---|---|---|---|---|
CN102157500A (en) * | 2011-03-04 | 2011-08-17 | 南通富士通微电子股份有限公司 | Semiconductor package |
Also Published As
Publication number | Publication date |
---|---|
JP2002280408A (en) | 2002-09-27 |
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