JP3597161B2

JP3597161B2 - ATM cell transmission control method and apparatus

Info

Publication number: JP3597161B2
Application number: JP2001311476A
Authority: JP
Inventors: 博文山際
Original assignee: 埼玉日本電気株式会社
Priority date: 2001-10-09
Filing date: 2001-10-09
Publication date: 2004-12-02
Anticipated expiration: 2021-10-09
Also published as: JP2003115875A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＡＴＭ（ＡｓｙｎｃｈｏｒｏｎｏｕｓＴｒａｎｓｆｅｒＭｏｄｅ）セル送信制御方法および装置に関し、特にＡＴＭレイヤ機能部と複数のＰＨＹ（ＰｈｙｓｉｃａｌＬａｙｅｒＰｒｏｔｏｃｏｌ）レイヤ機能部とのインタフェースとして、ＡＴＭフォーラムで規定されたＵＴＯＰＩＡレベル２方式に基づきＡＴＭセルの送信制御を行うＡＴＭセル送信制御方法および装置に関するものである。
【０００２】
【従来の技術】
ＡＴＭフォーラムでは、ＵＮＩ（Ｕｓｅｒ−ＮｅｔｗｏｒｋＩｎｔｅｒｆａｃｅ）やＮＮＩ（Ｎｅｔｗｏｒｋ−ＮｅｔｗｏｒｋＩｎｔｅｒｆａｃｅ）のプロトコル構成において、ＯＳＩ参照モデルのデータリンク層（第２層）としてＡＬＬ（ＡＴＭＡｐｌｉｃａｔｉｏｎＬａｙｅｒ）やＡＴＭレイヤを規定し、物理層（第１層）としてＰＨＹレイヤを規定している。
ＡＴＭレイヤを実現するＡＴＭ機能部では、ＡＴＭセルの組み立て／分解が行われ、ＰＨＹレイヤを実現するＰＨＹ機能部では、ＡＴＭセルの符号化／復号化が行われる。
【０００３】
これらＡＴＭレイヤ機能部と複数のＰＨＹレイヤ機能部とのインタフェースとして、ＡＴＭフォーラムにおいてＵＴＯＰＩＡレベル２方式が規定されている。この規定では、複数のＰＨＹレイヤ機能部にＰＨＹ番号を割り当てておき、ＡＴＭレイヤ機能部から送信アドレスを使ってＰＨＹ番号をポーリングすることにより、ＡＴＭセル送信先のＰＨＹレイヤ機能部の受信可否を認識し、受信可能なＰＨＹレイヤ機能部とハンドシェイクした後、ＡＴＭセルを受け渡しすることになっている。
【０００４】
ＰＨＹレイヤ機能部に対するＰＨＹ番号のポーリング順序については詳細な規定がなく、現在実現されているＡＴＭレイヤ機能部では回路構成の単純化等を考え、ＰＨＹ番号を通知する順序が昇順といった順序的な割り振りが行われている。
また、ＡＴＭレイヤ機能部で扱える最大ＰＨＹ数に対して使用／未使用に関わらず無条件にＰＨＹ番号を通知する方法を採用している。
【０００５】
図４にＡＴＭレイヤ機能部とＰＨＹレイヤ機能部の送信接続構成を示す。
ＡＴＭレイヤ機能部２と各ＰＨＹレイヤ機能部１は、ＵＴＯＰＩＡレベル２に基づきバス形式で接続されている。
ＡＴＭレイヤ機能部２は、ＵＴＯＰＩＡレベル２マスタとしてＡＴＭセルを各ＰＨＹレイヤ機能部１へ送信する。ＰＨＹレイヤ機能部は最大３１個の接続が可能となっている。
【０００６】
このインターフェースで用いられる信号としては、ＡＴＭレイヤ機能部２からＰＨＹレイヤ機能部１にＡＴＭセルを転送する送信データ、ＰＨＹレイヤ機能部１をポーリングするための送信アドレス、ＰＨＹレイヤ機能部１がＡＴＭレイヤ機能部２にＡＴＭセルの送信可否を報告する送信ＣＬＡＶ、ＡＴＭレイヤ機能部２がＡＴＭセル送信時にＰＨＹレイヤ機能部１にデータの有効を通知する送信イネーブル、および送信ＡＴＭセルの先頭位置をＰＨＹレイヤ機能部１に通知する送信ＳＯＣがある。また、ＵＴＯＰＩＡレベル２の全ての制御信号は送信クロックに同期している。
送信アドレスは５ビットで構成され、ＰＨＹレイヤ機能部１のＰＨＹ番号（００ｈｈ）を示す。送信データは８ビット（または１６ビット）で構成されている。
【０００７】
図５に従来のＡＴＭレイヤ機能部２の構成を示す。
ＡＴＭレイヤ機能部２には、ＡＴＭセルスイッチング制御部２１、ＦＩＦＯ（＃００〜＃１Ｅ）２２、ＦＩＦＯ管理部２３、ＡＴＭセル送信部２４、送信クロック生成部２５、送信アドレス生成部２６、および送信ＣＬＡＶ監視部２７が設けられている。
ＦＩＦＯ（Ｆｉｒｓｔ−ＩｎＦｉｒｓｔ−Ｏｕｔｂｕｆｆｅｒ）２２は、各ＰＨＹレイヤ機能部１毎に設けられており、ＰＨＹレイヤ機能部１宛のＡＴＭセルを格納する。
ＡＴＭセルスイッチング制御部２１は、上位プロトコルからの通知などに応じて発生したＡＴＭセルを、その宛先となるＰＨＹレイヤ機能部１に対応するＦＩＦＯ２２へ格納する。
【０００８】
ＡＴＭセル送信部２４は、ＰＨＹレイヤ機能部１とのハンドシェイク処理後に指定されたＦＩＦＯ２２からＡＴＭセルを読み出して送信データとして出力し、同時に送信ＳＯＣおよび送信イネーブルの制御を行う。
ＦＩＦＯ管理部２３は、ＡＴＭセルスイッチング制御部２１のＦＩＦＯ書き込みアドレスと、ＡＴＭセル送信部２４のＦＩＦＯ読み出しアドレスを管理する。送信ＣＬＡＶ監視部２７は、各ＰＨＹレイヤ機能部１からの送信ＣＬＶＡを監視してセル受信可否をＡＴＭセル送信部２４へ通知する。
送信クロック生成部２５は、ＡＴＭセル送信部２４、送信アドレス生成部２６および各ＰＨＹレイヤ機能部１へ送信クロックを供給する。
【０００９】
図６に従来のタイミングチャートを示す。
ここでは、ＡＴＭセルスイッチング制御部２１により、ＰＨＹ番号「１Ｃｈ」のＰＨＹレイヤ機能部１へのＡＴＭセルがＦＩＦＯ２２に格納された場合を示している。
ＦＩＦＯ格納処理は、ＵＴＯＰＩＡレベル２とは非同期で行われているため、ＦＩＦＯ格納完了が送信クロックフェーズ「５」の位置となっている。この時の送信アドレスは「０２ｈ」を示す。
【００１０】
図６におけるＦＩＦＯ格納完了時に、ＦＩＦＯ管理部は各ＦＩＦＯにおけるＡＴＭセル格納状態を管理し、送信アドレス生成部からの送信アドレスに従ってＡＴＭセル送信部がＦＩＦＯの確認を行う。
よって、送信クロックフェーズ「５」でＦＩＦＯに格納されたＰＨＹ番号「１Ｃｈ」宛のＡＴＭセルは、送信アドレスが「１Ｃｈ」となるクロックフェーズ「５６」以降まで無条件でＦＩＦＯに格納される、送信待ち状態となる。
送信アドレスで「１Ｃｈ」が生成された後は、ＡＴＭレイヤ機能部２とＰＨＹレイヤ機能部１との間でハンドシェイク処理が行われ、ＰＨＹレイヤ機能部１のセル受信可能に応じて、対応するＦＩＦＯ２２からＡＴＭセルが読み出されて送信される。
【００１１】
【発明が解決しようとする課題】
しかしながら、このような従来のＡＴＭセル送信制御方法では、ＡＴＭレイヤ機能部で発生するＡＴＭセルと送信アドレスのポーリングとが非同期であるため、新たなＡＴＭセルが発生した場合は、ＡＴＭレイヤ機能部に送信すべき他のＡＴＭセルがない場合でも、相手先ＰＨＹレイヤ機能部のアドレスがポーリングされるのを待つ必要があり、ＡＴＭセルがＡＴＭレイヤ機能部内で滞留している時間が最大送信クロックで６１クロックとなり、セルの伝送遅延が発生するという問題点があった。
【００１２】
また、このような問題点を解決するために、ソフトウェアアルゴリズムを用いて各クロックフェーズごとに所定条件が成立するＰＨＹレイヤ機能部を選択してＡＴＭセルを送信するものが提案されているが（例えば、特開平１１−１７７５６６号公報など参照）、ソフトウェアアルゴリズムを１送信クロック内で処理するためには高速処理を実現するための構成が必要となり、装置の複雑化や高価格化の要因となる。
本発明はこのような課題を解決するためのものであり、ＵＴＯＰＩＡレベル２に従ったアドレスポーリング動作を行いながら、比較的簡素な構成でセル伝送遅延の発生を抑制できるＡＴＭセル送信制御方法および装置を提供することを目的としている。
【００１３】
【課題を解決するための手段】
このような目的を達成するために、本発明にかかるＡＴＭセル送信制御方法は、ＡＴＭレイヤ機能部と複数のＰＨＹレイヤ機能部とのインタフェースとしてＡＴＭフォーラムで規定されたＵＴＯＰＩＡレベル２に基づき、各ＰＨＹレイヤ機能部に予め割り当てられているＰＨＹ番号を送信アドレスとして順に出力してアドレスポーリング動作を行うことにより各ＰＨＹレイヤ機能部でのＡＴＭセルの受信可否を確認し、当該ＰＨＹレイヤ機能部が受信可能な場合はそのＰＨＹレイヤ機能部へＡＴＭセルを送信することにより、ＡＴＭレイヤ機能部としてＡＴＭセルの送信制御を行うＡＴＭセル送信制御方法であって、各ＰＨＹレイヤ機能部ごとに設けられた複数のＦＩＦＯを用いて、各ＡＴＭセルをその送信先のＰＨＹレイヤ機能部に対応するＦＩＦＯへそれぞれ格納するとともに、アドレスポーリング動作で当該ＰＨＹレイヤ機能部の受信可能が確認された場合はそのＰＨＹレイヤ機能部に対応するＦＩＦＯからＡＴＭセルを読み出して送信し、各ＦＩＦＯについて、いずれのＦＩＦＯにもＡＴＭセルが格納されていない「格納セル無し」状態を管理し、「格納セル無し」状態で新たなＡＴＭセルがＦＩＦＯへ書き込まれた際には、新たなＡＴＭセルの送信先であるＰＨＹレイヤ機能部のＰＨＹ番号を送信アドレスとして出力して、アドレスポーリング動作を当該ＰＨＹレイヤ機能部から開始することにより、新たなＡＴＭセルの優先送信を行うようにしたものである。
【００１４】
「格納セル無し」状態の管理については、各ＦＩＦＯに対するＡＴＭセルの書き込み回数および読み出し回数をそれぞれ計数し、これら回数に基づき「格納セル無し」状態を管理するようにしてもよい。
【００１５】
各ＦＩＦＯは、当該ＦＩＦＯに対応するＰＨＹレイヤ機能部のＰＨＹ番号と等しい書き込みアドレスをそれぞれ付与しておき、優先送信の際、新たなＡＴＭが書き込まれたＦＩＦＯの書き込みアドレスを送信アドレスとして出力することにより、アドレスポーリング動作を当該ＰＨＹレイヤ機能部から開始するようにしてもよい。
【００１６】
また、本発明にかかるＡＴＭセル送信制御装置は、ＡＴＭレイヤ機能部と複数のＰＨＹレイヤ機能部とのインタフェースとしてＡＴＭフォーラムで規定されたＵＴＯＰＩＡレベル２に基づき、各ＰＨＹレイヤ機能部に予め割り当てられているＰＨＹ番号を送信アドレスとして順に出力してアドレスポーリング動作を行うことにより各ＰＨＹレイヤ機能部でのＡＴＭセルの受信可否を確認し、当該ＰＨＹレイヤ機能部が受信可能な場合はそのＰＨＹレイヤ機能部へＡＴＭセルを送信することにより、ＡＴＭレイヤ機能部としてＡＴＭセルの送信制御を行うＡＴＭセル送信制御装置であって、各ＰＨＹレイヤ機能部ごとに設けられ、当該ＰＨＹレイヤ機能部宛のＡＴＭセルが格納されるとともに、アドレスポーリング動作で当該ＰＨＹレイヤ機能部の受信可能が確認された場合に格納されているＡＴＭセルが読み出される複数のＦＩＦＯと、アドレスポーリング動作のための送信アドレスを順に生成する送信アドレス生成部と、いずれのＦＩＦＯにもＡＴＭセルが格納されていない「格納セル無し」状態を管理するＦＩＦＯ管理部と、「格納セル無し」状態で新たなＡＴＭセルがＦＩＦＯへ書き込まれた際に、新たなＡＴＭセルの優先送信指示を行う送信アドレス設定部とを設け、送信アドレス生成部で、優先送信指示に応じて、新たなＡＴＭセルの送信先であるＰＨＹレイヤ機能部のＰＨＹ番号を送信アドレスとして出力することにより、アドレスポーリング動作を当該ＰＨＹレイヤ機能部から開始することにより、新たなＡＴＭセルの優先送信を行うようにしたものである。
【００１７】
「格納セル無し」状態の管理については、ＦＩＦＯ管理部で、各ＦＩＦＯに対するＡＴＭセルの書き込み回数および読み出し回数をそれぞれ計数し、これら回数に基づき「格納セル無し」状態を管理するようにしてもよい。
【００１８】
各ＦＩＦＯに、当該ＦＩＦＯに対応するＰＨＹレイヤ機能部のＰＨＹ番号と等しい書き込みアドレスを付与しておき、送信アドレス設定部で、優先送信指示の際、新たなＡＴＭが書き込まれたＦＩＦＯの書き込みアドレスを変更アドレスとして通知し、送信アドレス生成部で、優先送信指示として通知された変更アドレスを送信アドレスとして出力することにより、アドレスポーリング動作を当該ＰＨＹレイヤ機能部から開始するようにしてもよい。
【００１９】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
図１は本発明の一実施の形態にかかるＡＴＭレイヤ機能の構成を示すブロック図である。
ＡＴＭフォーラムのＵＴＯＰＩＡレベル２では、ＡＴＭレイヤ機能部２が複数のＰＨＹレイヤ機能部１に対してＡＴＭセルを送受信する場合の制御について定義されている。
本発明は、ＵＴＯＰＩＡレベル２のうち、ＡＴＭレイヤ機能部２がＵＴＯＰＩＡレベル２マスタとなって、ＡＴＭレイヤ機能部２からＰＨＹレイヤ機能部１へＡＴＭセルを送信する場合のＡＴＭセル送信制御に関するものである。
【００２０】
前述の図４に示したように、ＡＴＭレイヤ機能部（ＡＴＭセル送信制御装置）２は、ＵＴＯＰＩＡレベル２方式のインターフェースに基づき、複数のＰＨＹレイヤ機能部１とバス形式で接続される。
この場合、各ＰＨＹレイヤ機能部１０との接続を可能にするため、各ＰＨＹレイヤ機能部１に対してそれぞれ固有のＰＨＹ番号（００ｈ〜１Ｅｈ：ｈは１６進数）が予め設定されており、最大３１個のＰＨＹレイヤ機能部１と接続できる。
【００２１】
ＵＴＯＰＩＡレベル２の規定では、このようにして各ＰＨＹレイヤ機能部１にＰＨＹ番号を割り当てておき、ＡＴＭレイヤ機能部２から送信アドレスを使ってＰＨＹ番号をポーリングすることにより、ＡＴＭセル送信先となるＰＨＹレイヤ機能部１のセル受信可否を認識し、受信可能な場合にのみＡＴＭセルを送信することになっている。以下、これら一連の動作をアドレスポーリング動作という。
【００２２】
ＡＴＭレイヤ機能部２と各ＰＨＹレイヤ機能部１とは、図４に示したように、ＡＴＭレイヤ機能部２からＰＨＹレイヤ機能部１にＡＴＭセルを転送する送信データと、ＰＨＹレイヤ機能部１をポーリングするための送信アドレス、ＰＨＹレイヤ機能部１がＡＴＭレイヤ機能部２にＡＴＭセルの送信可否を報告する送信ＣＬＡＶ、ＡＴＭレイヤ機能部２がＡＴＭセル送信時にＰＨＹレイヤ機能部１にデータの有効を通知する送信イネーブル、送信ＡＴＭセルの先頭位置をＰＨＹレイヤ機能部１に通知する送信ＳＯＣの各信号で結ばれている。また、ＵＴＯＰＩＡレベル２の全ての制御信号は送信クロックに同期している。
送信アドレスは５ビットで構成され、ＰＨＹレイヤ機能部１のＰＨＹ番号（００ｈ〜１Ｅｈ）を示す。送信データは８ビット（または１６ビット）で構成されている。
【００２３】
次に、図１を参照して、ＡＴＭレイヤ機能部（ＡＴＭセル送信制御装置）２について詳細に説明する。
ＡＴＭレイヤ機能部２には、ＡＴＭセルスイッチング制御部２１、ＦＩＦＯ（＃００〜＃１Ｅ）２２、ＦＩＦＯ管理部２３、ＡＴＭセル送信部２４、送信クロック生成部２５、送信アドレス生成部２６および送信ＣＬＡＶ監視部２７が設けられている。
また、これに加えて、ＡＴＭレイヤ機能部２には、送信アドレス設定部２８が設けられている。
【００２４】
ＦＩＦＯ２２は、各ＰＨＹレイヤ機能部１ごとに設けられたバッファであり、各ＰＨＹレイヤ機能部１宛のＡＴＭセルを格納する。
ＡＴＭセルスイッチング制御部２１は、発生したＡＴＭセルをＰＨＹレイヤ機能部１に対応するＦＩＦＯ２２へ格納する。
ＡＴＭセル送信部２４は、ＰＨＹレイヤ機能部１との間でハンドシェイク処理を行って、送信ＣＬＡＶ監視部２７からセル受信可能を示す送信ＣＬＶＡが報告された場合に、指定されたＦＩＦＯ２２からＡＴＭセルを読み出し送信データとして出力し、同時に送信ＳＯＣや送信イネーブルの制御を行う。
【００２５】
送信ＣＬＡＶ監視部２７は、各ＰＨＹレイヤ機能部１からの送信ＣＬＶＡを監視してセル受信可否をＡＴＭセル送信部２４へ通知する。
送信クロック生成部２５は、ＡＴＭセル送信部２４、送信アドレス生成部２６および各ＰＨＹレイヤ機能部１へ送信クロックを供給する。
【００２６】
ＦＩＦＯ管理部２３は、ＡＴＭセルスイッチング制御部２１のＦＩＦＯ書き込みアドレスと、ＡＴＭセル送信部２４のＦＩＦＯ読み出しアドレスを管理するとともに、いずれのＦＩＦＯ２２にもＡＴＭセルが格納されていない「格納セル無し」の状態であるかどうかを監視する。
また、送信アドレス設定部２８は、ＦＩＦＯ管理部２３からの格納セル有無信号により「格納セル無し」と判断された状態で、ＦＩＦＯ２２に書き込まれた新たなＡＴＭセルの書き込みアドレス、ここでは送信先ＰＨＹ番号を取り込み、そのＰＨＹ番号を変更アドレスとして送信アドレス生成部２６へ通知することにより、その新たなＡＴＭセルの優先送信指示を行う。
【００２７】
次に、図２を参照して、本実施の形態にかかるＡＴＭレイヤ機能部２の動作について説明する。図２は、ＵＴＯＰＩＡレベル２のＡＴＭセル送信動作（通常動作）を示すタイミングチャートである。
ＡＴＭレイヤ機能部２は、送信クロック生成部２５で生成された送信クロックに基づき、送信アドレス生成部２６で送信アドレスを順次変化させてアドレスポーリング動作を実施することにより、各ＰＨＹレイヤ機能部１のセル受信可否を検出している。
また、ＵＴＯＰＩＡレベル２では、数十ＭＨｚと高速転送が可能な送信クロックが規定されているため、送信アドレス生成部２６で、ＰＨＹ番号「１Ｆｈ」を未使用番号として有効ＰＨＹ番号の間に送信しウエイト時間を設けることにより、ＰＨＹレイヤ機能部１とのハンドシェイクを実現している。
【００２８】
例えば、図２のクロックフェーズ「９」では、送信アドレス「０４ｈ」が出力され、これに対応するＰＨＹ番号「０４ｈ」のＰＨＹレイヤ機能部１が選択される。
ＰＨＹレイヤ機能部１は、自分に割り当てられているＰＨＹ番号と一致した送信アドレスを認識した際、ＡＴＭレイヤ機能部２からの送信データ（セル）の受信が可能である場合には、次の送信クロックタイミングで送信ＣＬＡＶを通知する。
送信アドレス生成部２６からは、その送信アドレス「０４ｈ」の次のクロック（クロックフェーズ「１０」）で送信アドレス「１Ｆｈ」が出力される。この時、ＰＨＹレイヤ機能部１からの送信ＣＬＡＶを送信ＣＬＡＶ監視部２７で監視することにより、指定したＰＨＹレイヤ機能部１に対するＡＴＭセルの送信が可能であることを認識する。
【００２９】
ＡＴＭセルの送信が可能な場合、その送信アドレスに対応するＦＩＦＯ２２に送信待ちのＡＴＭセルが存在していれば、送信アドレス生成部２６から、次のクロックフェーズ「１１」において、送信アドレスとして再度「０４ｈ」を送信し、ＰＨＹレイヤ機能部１がアドレスを認識する次のクロックフェーズ「１２」のタイミングで、ＡＴＭセル送信部２４からＡＴＭセルを送信する。また同時に、送信データが有効であることを示す送信イネーブルを出力し、ＡＴＭセルの先頭（Ｈ１）位置を指示する送信ＳＯＣを出力する。
ＰＨＹ番号「０４ｈ」のＰＨＹレイヤ機能部１は、送信アドレス、送信イネーブルおよび送信ＳＯＣに基づき、自分宛のＡＴＭセルを受信する。
【００３０】
次に、図３を参照して、本実施の形態にかかるＡＴＭレイヤ機能部２の動作について説明する。図３は、ＵＴＯＰＩＡレベル２の送信動作（優先送信動作）を示すタイミングチャートである。
ＡＴＭセルスイッチング制御部２１は、ＡＴＭセルの送信先ＰＨＹレイヤ機能部１を、当該ＡＴＭセルのＡＴＭヘッダより認識し、各々に対応したＦＩＦＯ（＃００〜＃１Ｅ）２２に格納する。このＦＩＦＯ２２の格納処理は、ＵＴＯＰＩＡレベル２のＡＴＭセル送信処理とは非同期で行われている。
【００３１】
ＦＩＦＯ管理部２３は、ＡＴＭセルスイッチング制御部２１により格納したＡＴＭセルの格納アドレスに基づき、当該ＦＩＦＯ２２に対して設けられているライトポインタをインクリメントすることによりＡＴＭセルの書き込み回数を計数する。また、ＡＴＭセル送信部２４により各ＦＩＦＯからＡＴＭセルが読み出されて送信された場合、当該ＦＩＦＯ２２に対して設けられているリードポインタをインクリメントすることによりＡＴＭセルの読み出し回数を計数する。
そして、ＦＩＦＯ管理部２３では、これらライトポインタとリードポインタの差を検出することにより、各ＦＩＦＯ２２にＡＴＭセルが残っているか否かを判断する。したがって、すべてのＦＩＦＯ２２のポインタ値を参照することによりＡＴＭレイヤ機能部２における送信待ちセルの有無を確認できる。
【００３２】
ＦＩＦＯ管理部２３では、このようにして、いずれのＦＩＦＯ２２にもＡＴＭセルが格納されていない「格納セル無し」の状態であるかどうかを常時監視しており、ＦＩＦＯ２２のいずれにもＡＴＭセルが格納されていない場合、ＦＩＦＯ管理部２３は「格納セル無し」状態であると判断する。
そして、ＡＴＭセルスイッチング制御部２１により新たなＡＴＭセルがＦＩＦＯ２２に書き込まれた際、「格納セル無し」状態の場合は、その新たなＡＴＭセルに対する優先送信処理が行われる。
【００３３】
例えば図３に示すように、クロックフェーズ「５」の位置で、送信アドレス「０２ｈ」に基づきＰＨＹレイヤ機能部１のＡＴＭセル受信可否が確認されている際に、新たなＡＴＭセルがＦＩＦＯ２２の「＃１Ｃ」に格納されＦＩＦＯ格納完了となった場合を考える。
送信アドレス設定部２８では、ＦＩＦＯ管理部２３により「格納セル無し」状態が確認されている際に、ＦＩＦＯ２２に対して新たなＡＴＭセルの書き込みが発生した場合、その書き込みアドレスを取得する。そして、その書き込みアドレスを変更アドレスとして送信アドレス生成部２６へ通知することにより、新たなＡＴＭセルに対する優先送信指示を行う。
【００３４】
これにより優先送信処理が開始され、送信アドレス生成部２６では、送信アドレス設定部２８からの変更アドレスを、続くクロックフェーズ「６」での無効アドレス「１Ｆｈ」時の送信クロック立ち下がりでラッチし、次のクロックフェーズ「７」の有効アドレス値として、新たなＡＴＭセルの送信アドレスである「１Ｃｈ」を送信する。アドレス「１Ｃｈ」変更後は、上記と同様にしてＡＴＭレイヤ機能部２と当該ＰＨＹレイヤ機能部１との間でハンドシェイク処理が行われ、ＡＴＭセル送信部２４によりＦＩＦＯ２２の「＃１Ｃ」から新たなＡＴＭセルが読み出されて当該ＰＨＹレイヤ機能部１へ送信される。
【００３５】
このように、ＦＩＦＯ管理部２３ですべてのＦＩＦＯが空であることを管理することにより、発生したＡＴＭセルを優先的に送信して良いか判断するようにしたので、ＵＴＯＰＩＡレベル２に従ったアドレスポーリング動作を行いながら、ＡＴＭレイヤ機能部２に送信セルが存在しない状態で発生したＡＴＭセルについて、比較的簡素な構成でアドレスの変更を行い最短の時間で送信でき、ＡＴＭレイヤ機能部における各ＡＴＭセルの滞在時間を最適化することができる。
【００３６】
また、ＦＩＦＯ２２へのＡＴＭセルの書き込み／読み出し回数に基づき、「格納セル無し」状態を管理するようにしたので、極めて簡素な構成で常時「格納セル無し」状態を管理できる。
また、ＦＩＦＯ２２の書き込みアドレスとＰＨＹレイヤ機能部１の送信アドレスとを一致させてアドレス付与するようにしたので、優先送信指示の際にアドレス変換を行う必要がなくなり、迅速かつ簡素な構成で優先送信を実行できる。
また、優先送信処理が終了した後は、その新たなＡＴＭセルを送信したＰＨＹレイヤ機能部１の次の送信アドレス「１Ｄｈ」からアドレスポーリング動作を再開するようにしたので、優先送信処理後に送信アドレスを元に戻す必要がなくなり、特別な構成を必要とすることなく、優先送信処理後にアドレスポーリング動作を再開できる。
【００３７】
また、ＡＴＭセルスイッチング制御部２１とＡＴＭセル送信部２４との間でＦＩＦＯ２２を用いてＡＴＭセルを受け渡ししているため、ＰＨＹレイヤ機能部１の数が３１個以下の場合、未使用のＦＩＦＯは「常時セルが書き込まれないＦＩＦＯ」となるが、ＦＩＦＯ管理部２３としては認識する必要がなく対応できる。したがって、ＰＨＹレイヤ機能部１の数（最大３１個）に関係なく、いずれのＰＨＹレイヤ機能部１についてもＡＴＭセルの滞留時間を同等とすることができる。
【００３８】
また、ＡＴＭセル送信部２４他のＵＴＯＰＩＡインタフェース部を変更することなく、ＦＩＦＯが空の場合、送信アドレス設定部２８により送信アドレスを変更することができるため、本処理を行ってもＵＴＯＰＩＡレベル２のハンドシェイク処理が可能となる。
【００３９】
以上では、ＰＨＹレイヤ機能部１を最大数（３１個）使用しＡＴＭレイヤ機能部２に送信ＡＴＭセルが存在しない場合に発生したＡＴＭセルについての滞留時間の最適化について説明したが、接続するＦＩＦＯ数を減らすことにより通常ポーリングによる処理でも滞留時間を減らすこともできる。
また、トラヒックが多いときのＡＴＭセルの送信確立を平均化する必要がない場合、ＦＩＦＯに格納した順にＡＴＭセルを送信するようにしてもよい。
【００４０】
【発明の効果】
以上説明したように、本発明は、各ＰＨＹレイヤ機能部ごとに設けられた複数のＦＩＦＯを用いて、各ＡＴＭセルをその送信先のＰＨＹレイヤ機能部に対応するＦＩＦＯへそれぞれ格納するとともに、当該ＰＨＹレイヤ機能部が受信可能な場合はそのＰＨＹレイヤ機能部に対応するＦＩＦＯからＡＴＭセルを読み出して送信し、各ＦＩＦＯについて、いずれのＦＩＦＯにもＡＴＭセルが格納されていない「格納セル無し」状態を管理し、「格納セル無し」状態で新たなＡＴＭセルがＦＩＦＯへ書き込まれた際には、新たなＡＴＭセルの送信先であるＰＨＹレイヤ機能部のＰＨＹ番号を送信アドレスとして出力して、アドレスポーリング動作を当該ＰＨＹレイヤ機能部から開始することにより、新たなＡＴＭセルの優先送信を行うようにしたので、従来のように、ＡＴＭレイヤ機能部に送信する他のＡＴＭセルがない場合でも、相手先ＰＨＹレイヤ機能部のアドレスがポーリングされるのを待つ必要がなくなり、ＵＴＯＰＩＡレベル２に従ったアドレスポーリング動作を行いながら、比較的簡素な構成でセル伝送遅延の発生を抑制でき、ＡＴＭレイヤ機能部における各ＡＴＭセルの滞在時間を最適化することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態にかかるＡＴＭセル送信制御装置（ＡＴＭレイヤ機能部）を示すブロック図である。
【図２】ＡＴＭセル送信装置の動作（通常動作）を示すタイミングチャートである。
【図３】ＡＴＭセル送信装置の動作（優先送信動作）を示すタイミングチャートである。
【図４】ＡＴＭレイヤ機能部とＰＨＹレイヤ機能部の接続構成を示すブロック図である。
【図５】従来のＡＴＭセル送信制御装置（ＡＴＭレイヤ機能部）を示すブロック図である。
【図６】従来のＡＴＭセル送信装置の動作を示すタイミングチャートである。
【符号の説明】
１…ＰＨＹレイヤ機能部、２…ＡＴＭレイヤ機能部（ＡＴＭセル送信制御装置）、２１…ＡＴＭセルスイッチング制御部、２２…ＦＩＦＯ、２３…ＦＩＦＯ管理部、２４…ＡＴＭセル送信部、２５…送信クロック生成部、２６…送信アドレス生成部、２７…送信ＣＬＡＶ監視部、２８…送信アドレス設定部。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an ATM (Asynchronous Transfer Mode) cell transmission control method and apparatus, and more particularly to a UTOPIA level 2 system defined by the ATM Forum as an interface between an ATM layer function unit and a plurality of PHY (Physical Layer Protocol) layer function units. The present invention relates to an ATM cell transmission control method and apparatus for controlling the transmission of ATM cells based on the above.
[0002]
[Prior art]
The ATM Forum defines ALL (ATM Application Layer) and ATM layers as the data link layer (second layer) of the OSI reference model in the protocol configuration of UNI (User-Network Interface) and NNI (Network-Network Interface). A PHY layer is defined as a physical layer (first layer).
The ATM function unit for realizing the ATM layer performs assembling / disassembling of ATM cells, and the PHY function unit for realizing the PHY layer performs encoding / decoding of ATM cells.
[0003]
As an interface between these ATM layer function units and a plurality of PHY layer function units, the ATM Forum defines the UTOPIA level 2 system. In this specification, PHY numbers are assigned to a plurality of PHY layer function units, and polling of the PHY number is performed by the ATM layer function unit using a transmission address, thereby recognizing whether or not the PHY layer function unit of the ATM cell transmission destination can receive data. After handshaking with the receivable PHY layer function unit, the ATM cell is transferred.
[0004]
There is no detailed regulation on the PHY number polling order for the PHY layer function unit. In the currently realized ATM layer function unit, considering the simplification of the circuit configuration, etc., the PHY number notification order is in an ascending order. Has been done.
In addition, a method of unconditionally notifying the PHY number of the maximum number of PHYs that can be handled by the ATM layer function unit regardless of whether the number is used or not used is adopted.
[0005]
FIG. 4 shows a transmission connection configuration between the ATM layer function unit and the PHY layer function unit.
The ATM layer function unit 2 and each PHY layer function unit 1 are connected in a bus format based on UTOPIA level 2.
The ATM layer function unit 2 transmits an ATM cell to each PHY layer function unit 1 as a UTOPIA level 2 master. The PHY layer function unit can connect up to 31 connections.
[0006]
The signals used in this interface include transmission data for transferring an ATM cell from the ATM layer function unit 2 to the PHY layer function unit 1, a transmission address for polling the PHY layer function unit 1, and the PHY layer function unit 1 A transmission CLAV for reporting whether or not an ATM cell can be transmitted to the function unit 2, a transmission enable for the ATM layer function unit 2 to notify the PHY layer function unit 1 of validity of data at the time of ATM cell transmission, and a PHY layer for transmitting the head position of the transmission ATM cell There is a transmission SOC to notify the function unit 1. All control signals of UTOPIA level 2 are synchronized with the transmission clock.
The transmission address is composed of 5 bits and indicates the PHY number (00hh) of the PHY layer function unit 1. The transmission data is composed of 8 bits (or 16 bits).
[0007]
FIG. 5 shows the configuration of a conventional ATM layer function unit 2.
The ATM layer function unit 2 includes an ATM cell switching control unit 21, FIFO (# 00 to # 1E) 22, FIFO management unit 23, ATM cell transmission unit 24, transmission clock generation unit 25, transmission address generation unit 26, and transmission A CLAV monitoring unit 27 is provided.
A FIFO (First-In First-Out buffer) 22 is provided for each PHY layer function unit 1 and stores ATM cells addressed to the PHY layer function unit 1.
The ATM cell switching control unit 21 stores the ATM cell generated in response to the notification from the upper layer protocol in the FIFO 22 corresponding to the PHY layer function unit 1 serving as the destination.
[0008]
The ATM cell transmission unit 24 reads out the ATM cell from the designated FIFO 22 after the handshake process with the PHY layer function unit 1 and outputs it as transmission data, and simultaneously controls the transmission SOC and the transmission enable.
The FIFO management unit 23 manages a FIFO write address of the ATM cell switching control unit 21 and a FIFO read address of the ATM cell transmission unit 24. The transmission CLAV monitoring unit 27 monitors the transmission CLVA from each PHY layer function unit 1 and notifies the ATM cell transmission unit 24 of whether the cell can be received.
The transmission clock generator 25 supplies a transmission clock to the ATM cell transmitter 24, the transmission address generator 26, and each PHY layer function unit 1.
[0009]
FIG. 6 shows a conventional timing chart.
Here, a case is shown in which the ATM cell switching control unit 21 stores an ATM cell to the PHY layer function unit 1 with the PHY number “1Ch” in the FIFO 22.
Since the FIFO storage processing is performed asynchronously with UTOPIA level 2, the FIFO storage completion is at the position of the transmission clock phase “5”. The transmission address at this time indicates “02h”.
[0010]
When the FIFO storage in FIG. 6 is completed, the FIFO management unit manages the ATM cell storage state in each FIFO, and the ATM cell transmission unit checks the FIFO according to the transmission address from the transmission address generation unit.
Therefore, the ATM cell addressed to the PHY number “1Ch” stored in the FIFO at the transmission clock phase “5” is unconditionally stored in the FIFO until the clock phase “56” at which the transmission address becomes “1Ch”. It goes into a waiting state.
After “1Ch” is generated in the transmission address, a handshake process is performed between the ATM layer function unit 2 and the PHY layer function unit 1, and a response is made according to whether the PHY layer function unit 1 can receive cells. ATM cells are read from the FIFO 22 and transmitted.
[0011]
[Problems to be solved by the invention]
However, in such a conventional ATM cell transmission control method, the polling of the transmission address and the ATM cell generated in the ATM layer function section is asynchronous, so that when a new ATM cell is generated, the ATM layer function section is not controlled. Even if there is no other ATM cell to be transmitted, it is necessary to wait for the address of the destination PHY layer function unit to be polled, and the time during which the ATM cell stays in the ATM layer function unit is 61 times the maximum transmission clock. There is a problem that the clock becomes a clock and a cell transmission delay occurs.
[0012]
Further, in order to solve such a problem, there has been proposed a method in which a PHY layer function unit that satisfies a predetermined condition is selected for each clock phase using a software algorithm and an ATM cell is transmitted (for example, see, for example). In order to process a software algorithm within one transmission clock, a configuration for realizing high-speed processing is required, which causes a device to be complicated and expensive.
An object of the present invention is to solve such a problem, and an ATM cell transmission control method and apparatus capable of suppressing occurrence of cell transmission delay with a relatively simple configuration while performing address polling operation according to UTOPIA level 2. It is intended to provide.
[0013]
[Means for Solving the Problems]
In order to achieve such an object, the ATM cell transmission control method according to the present invention uses each PHY based on UTOPIA level 2 defined by the ATM Forum as an interface between an ATM layer function unit and a plurality of PHY layer function units. The PHY numbers pre-assigned to the layer function units are sequentially output as transmission addresses, and the address polling operation is performed to confirm whether or not each PHY layer function unit can receive an ATM cell, and that the PHY layer function unit can receive. In this case, an ATM cell transmission control method for controlling transmission of ATM cells as an ATM layer function unit by transmitting ATM cells to the PHY layer function unit, wherein a plurality of ATM cells are provided for each PHY layer function unit. Using the FIFO, each ATM cell corresponds to the PHY layer function unit of the transmission destination. Each of the FIFOs is stored in the FIFO, and if the address polling operation confirms that the PHY layer functional unit is receivable, the ATM cell is read out from the FIFO corresponding to the PHY layer functional unit and transmitted. Manages the "no storage cell" state where no ATM cell is stored, and when a new ATM cell is written to the FIFO in the "no storage cell" state, the PHY, which is the transmission destination of the new ATM cell, is used. By outputting the PHY number of the layer function unit as a transmission address and starting the address polling operation from the PHY layer function unit, priority transmission of a new ATM cell is performed.
[0014]
Regarding the management of the “no storage cell” state, the number of times of writing and reading of the ATM cell for each FIFO may be counted, and the “no storage cell” state may be managed based on these numbers.
[0015]
Each FIFO is given a write address equal to the PHY number of the PHY layer function unit corresponding to the FIFO, and outputs the write address of the FIFO in which the new ATM is written as a transmission address at the time of priority transmission. Thus, the address polling operation may be started from the PHY layer function unit.
[0016]
Further, the ATM cell transmission control device according to the present invention is pre-assigned to each PHY layer function unit based on UTOPIA level 2 defined by the ATM Forum as an interface between the ATM layer function unit and a plurality of PHY layer function units. The PHY layer functions are sequentially output as transmission addresses and the address polling operation is performed to confirm whether or not the ATM cell can be received by each PHY layer function unit. An ATM cell transmission control device for controlling transmission of an ATM cell as an ATM layer function unit by transmitting an ATM cell to the PHY layer function unit, wherein an ATM cell addressed to the PHY layer function unit is provided. PHY layer function is stored by address polling operation. A plurality of FIFOs from which stored ATM cells are read out when it is confirmed that reception is possible, a transmission address generation unit for sequentially generating transmission addresses for address polling operation, and ATM cells are stored in both FIFOs A FIFO management unit that manages a “no stored cell” state that has not been written, and a transmission address setting that gives a priority transmission instruction for a new ATM cell when a new ATM cell is written to the FIFO in the “no stored cell” state The transmission address generation unit outputs the PHY number of the PHY layer function unit, which is the destination of the new ATM cell, as the transmission address in response to the priority transmission instruction, thereby performing the address polling operation on the PHY layer. Starting from the functional unit, priority transmission of a new ATM cell is performed.
[0017]
Regarding the management of the “no storage cell” state, the FIFO management unit may count the number of times of writing and reading of the ATM cell with respect to each FIFO, and manage the “no storage cell” state based on these numbers. .
[0018]
A write address equal to the PHY number of the PHY layer function unit corresponding to the FIFO is assigned to each FIFO, and the transmission address setting unit sets the write address of the FIFO in which the new ATM is written at the time of the priority transmission instruction. The address polling operation may be started from the PHY layer function unit by notifying as the change address and outputting the change address notified as the priority transmission instruction as the transmission address in the transmission address generation unit.
[0019]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a block diagram showing a configuration of an ATM layer function according to an embodiment of the present invention.
The UTOPIA level 2 of the ATM Forum defines control when the ATM layer function unit 2 transmits and receives ATM cells to and from a plurality of PHY layer function units 1.
The present invention relates to ATM cell transmission control in a case where an ATM layer function unit 2 of UTOPIA level 2 becomes an UTOPIA level 2 master and transmits an ATM cell from the ATM layer function unit 2 to the PHY layer function unit 1. is there.
[0020]
As shown in FIG. 4 described above, the ATM layer function unit (ATM cell transmission control device) 2 is connected to a plurality of PHY layer function units 1 in a bus format based on an interface of the UTOPIA level 2 system.
In this case, in order to enable connection with each PHY layer function unit 10, a unique PHY number (00h to 1Eh: h is a hexadecimal number) is set in advance for each PHY layer function unit 1, and It can be connected to 31 PHY layer function units 1.
[0021]
According to the UTOPIA level 2 specification, a PHY number is allocated to each PHY layer function unit 1 in this way, and the ATM layer function unit 2 polls the PHY number using a transmission address, thereby becoming an ATM cell transmission destination. The PHY layer function unit 1 recognizes whether the cell can be received, and transmits the ATM cell only when the cell can be received. Hereinafter, a series of these operations will be referred to as an address polling operation.
[0022]
As shown in FIG. 4, the ATM layer function unit 2 and each PHY layer function unit 1 transmit transmission data for transferring an ATM cell from the ATM layer function unit 2 to the PHY layer function unit 1 and the PHY layer function unit 1. A transmission address for polling, a transmission CLAV in which the PHY layer function unit 1 reports the transmission availability of the ATM cell to the ATM layer function unit 2, and the ATM layer function unit 2 instructs the PHY layer function unit 1 to validate the data when transmitting the ATM cell. The transmission enable signal to be notified and the start position of the transmission ATM cell are connected by the transmission SOC signal for notifying the PHY layer function unit 1. All control signals of UTOPIA level 2 are synchronized with the transmission clock.
The transmission address is composed of 5 bits and indicates the PHY number (00h to 1Eh) of the PHY layer function unit 1. The transmission data is composed of 8 bits (or 16 bits).
[0023]
Next, the ATM layer function unit (ATM cell transmission control device) 2 will be described in detail with reference to FIG.
The ATM layer function unit 2 includes an ATM cell switching control unit 21, a FIFO (# 00 to # 1E) 22, a FIFO management unit 23, an ATM cell transmission unit 24, a transmission clock generation unit 25, a transmission address generation unit 26, and a transmission CLAV. A monitoring unit 27 is provided.
In addition, the ATM layer function unit 2 is provided with a transmission address setting unit 28.
[0024]
The FIFO 22 is a buffer provided for each PHY layer function unit 1 and stores ATM cells addressed to each PHY layer function unit 1.
The ATM cell switching control unit 21 stores the generated ATM cell in the FIFO 22 corresponding to the PHY layer function unit 1.
The ATM cell transmission unit 24 performs a handshake process with the PHY layer function unit 1, and when the transmission CLVA indicating that the cell can be received is reported from the transmission CLAV monitoring unit 27, the ATM cell is transmitted from the designated FIFO 22 to the ATM cell transmission unit 24. Is output as read transmission data, and at the same time, the transmission SOC and transmission enable are controlled.
[0025]
The transmission CLAV monitoring unit 27 monitors the transmission CLVA from each PHY layer function unit 1 and notifies the ATM cell transmission unit 24 of whether the cell can be received.
The transmission clock generator 25 supplies a transmission clock to the ATM cell transmitter 24, the transmission address generator 26, and each PHY layer function unit 1.
[0026]
The FIFO management unit 23 manages the FIFO write address of the ATM cell switching control unit 21 and the FIFO read address of the ATM cell transmission unit 24, and the “no storage cell” in which no ATM cell is stored in any of the FIFOs 22. Monitor for status.
Also, the transmission address setting unit 28 determines the write address of the new ATM cell written in the FIFO 22 in the state where the storage cell presence / absence signal from the FIFO management unit 23 has determined that “there is no storage cell”, in this case, the transmission destination PHY. By taking in the number, and notifying the transmission address generation unit 26 of the PHY number as a change address, a priority transmission instruction for the new ATM cell is issued.
[0027]
Next, the operation of the ATM layer function unit 2 according to the present embodiment will be described with reference to FIG. FIG. 2 is a timing chart showing a UTOPIA level 2 ATM cell transmission operation (normal operation).
The ATM layer function unit 2 performs the address polling operation by sequentially changing the transmission address by the transmission address generation unit 26 based on the transmission clock generated by the transmission clock generation unit 25, and thereby the PHY layer function unit 1 It detects whether the cell can be received.
In UTOPIA level 2, a transmission clock capable of high-speed transfer of several tens of MHz is defined, so that the transmission address generation unit 26 transmits a PHY number “1Fh” as an unused number between valid PHY numbers. By providing the wait time, a handshake with the PHY layer function unit 1 is realized.
[0028]
For example, in the clock phase “9” in FIG. 2, the transmission address “04h” is output, and the PHY layer function unit 1 corresponding to the transmission address “04h” is selected.
When the PHY layer function unit 1 recognizes the transmission address that matches the PHY number assigned to itself, and can receive the transmission data (cell) from the ATM layer function unit 2, the next transmission is performed. The transmission CLAV is notified at the clock timing.
The transmission address generator 1 outputs the transmission address “1Fh” at the next clock (clock phase “10”) of the transmission address “04h”. At this time, the transmission CLAV from the PHY layer function unit 1 is monitored by the transmission CLAV monitoring unit 27, thereby recognizing that the ATM cell can be transmitted to the designated PHY layer function unit 1.
[0029]
When the transmission of the ATM cell is possible, if there is an ATM cell waiting to be transmitted in the FIFO 22 corresponding to the transmission address, the transmission address generation unit 26 returns the transmission address as "the transmission address" in the next clock phase "11". 04h ", and the ATM cell transmitting unit 24 transmits the ATM cell at the timing of the next clock phase" 12 "in which the PHY layer function unit 1 recognizes the address. At the same time, it outputs a transmission enable indicating that the transmission data is valid, and outputs a transmission SOC indicating the head (H1) position of the ATM cell.
The PHY layer function unit 1 of the PHY number “04h” receives the ATM cell addressed to itself based on the transmission address, the transmission enable, and the transmission SOC.
[0030]
Next, the operation of the ATM layer function unit 2 according to the present embodiment will be described with reference to FIG. FIG. 3 is a timing chart showing a UTOPIA level 2 transmission operation (priority transmission operation).
The ATM cell switching control unit 21 recognizes the destination PHY layer function unit 1 of the ATM cell from the ATM header of the ATM cell and stores it in the corresponding FIFO (# 00 to # 1E) 22. The storage process of the FIFO 22 is performed asynchronously with the UTOPIA level 2 ATM cell transmission process.
[0031]
The FIFO management unit 23 counts the number of times of writing of the ATM cell by incrementing the write pointer provided for the FIFO 22 based on the storage address of the ATM cell stored by the ATM cell switching control unit 21. When an ATM cell is read from each FIFO by the ATM cell transmitting unit 24 and transmitted, the read pointer provided for the FIFO 22 is incremented to count the number of times of reading the ATM cell.
Then, the FIFO management unit 23 determines whether or not an ATM cell remains in each FIFO 22 by detecting a difference between the write pointer and the read pointer. Therefore, by referring to the pointer values of all the FIFOs 22, it is possible to confirm the presence or absence of a cell waiting to be transmitted in the ATM layer function unit 2.
[0032]
In this way, the FIFO management unit 23 constantly monitors whether or not any of the FIFOs 22 is in the state of “no storage cells” in which no ATM cells are stored, and the ATM cells are stored in any of the FIFOs 22. If not, the FIFO management unit 23 determines that the state is “no storage cell”.
Then, when a new ATM cell is written in the FIFO 22 by the ATM cell switching control unit 21, if there is no stored cell, priority transmission processing for the new ATM cell is performed.
[0033]
For example, as shown in FIG. 3, at the position of clock phase “5”, when it is confirmed whether the PHY layer function unit 1 can receive the ATM cell based on the transmission address “02h”, a new ATM cell is stored in the FIFO 22 “ # 1C "and the FIFO storage is completed.
In the transmission address setting unit 28, when writing of a new ATM cell into the FIFO 22 occurs while the FIFO management unit 23 confirms the “no storage cell” state, the write address is obtained. Then, by notifying the write address as a change address to the transmission address generation unit 26, a priority transmission instruction for a new ATM cell is performed.
[0034]
Thereby, the priority transmission process is started, and the transmission address generation unit 26 latches the changed address from the transmission address setting unit 28 at the falling edge of the transmission clock at the time of the invalid address “1Fh” in the subsequent clock phase “6”. As an effective address value of the next clock phase “7”, “1Ch” which is a transmission address of a new ATM cell is transmitted. After the address “1Ch” is changed, a handshake process is performed between the ATM layer function unit 2 and the PHY layer function unit 1 in the same manner as described above, and the ATM cell transmitting unit 24 newly starts from “# 1C” of the FIFO 22. The ATM cell is read and transmitted to the PHY layer function unit 1.
[0035]
In this way, the FIFO management unit 23 manages that all FIFOs are empty, so that it is determined whether the generated ATM cell can be transmitted preferentially. Therefore, the address according to UTOPIA level 2 is determined. While performing a polling operation, an ATM cell generated in a state where no transmission cell exists in the ATM layer function unit 2 can be transmitted in a shortest time by changing an address with a relatively simple configuration. It is possible to optimize the stay time of the cell.
[0036]
Further, the state of "no storage cells" is managed based on the number of times of writing / reading of ATM cells to / from the FIFO 22, so that the "no storage cells" state can be always managed with an extremely simple configuration.
In addition, since the write address of the FIFO 22 and the transmission address of the PHY layer function unit 1 are assigned so that addresses are assigned, there is no need to perform address conversion at the time of a priority transmission instruction, and priority transmission is performed with a quick and simple configuration. Can be executed.
After the priority transmission processing is completed, the address polling operation is restarted from the next transmission address “1Dh” of the PHY layer function unit 1 that has transmitted the new ATM cell. The address polling operation can be restarted after the priority transmission process without requiring any special configuration.
[0037]
In addition, since ATM cells are exchanged between the ATM cell switching control unit 21 and the ATM cell transmitting unit 24 using the FIFO 22, when the number of PHY layer function units 1 is 31 or less, unused FIFOs are "FIFO in which cells are not always written" is obtained, but the FIFO management unit 23 does not need to recognize it and can cope with it. Therefore, regardless of the number of PHY layer function units 1 (up to 31), the residence time of the ATM cell can be made equal for any of the PHY layer function units 1.
[0038]
Further, if the FIFO is empty without changing the UTOPIA interface unit other than the ATM cell transmission unit 24, the transmission address can be changed by the transmission address setting unit 28. Therefore, even if this processing is performed, the UTOPIA level 2 Handshake processing becomes possible.
[0039]
In the above description, the optimization of the residence time of the ATM cell generated when the maximum number (31) of the PHY layer function units 1 are used and the ATM layer function unit 2 has no transmission ATM cell has been described. By reducing the number, the dwell time can be reduced even in the processing by the normal polling.
If it is not necessary to average the transmission establishment of the ATM cells when there is a lot of traffic, the ATM cells may be transmitted in the order stored in the FIFO.
[0040]
【The invention's effect】
As described above, the present invention uses a plurality of FIFOs provided for each PHY layer function unit to store each ATM cell in the FIFO corresponding to the PHY layer function unit of the transmission destination, and When the PHY layer function unit can receive, the ATM cell is read out from the FIFO corresponding to the PHY layer function unit and transmitted, and for each FIFO, the ATM cell is not stored in any of the FIFOs. When a new ATM cell is written to the FIFO in the "no storage cell" state, the PHY number of the PHY layer function unit to which the new ATM cell is transmitted is output as a transmission address, and the address is output. By starting the polling operation from the PHY layer function unit, priority transmission of a new ATM cell is performed. Even if there is no other ATM cell to be transmitted to the ATM layer function unit as in the prior art, there is no need to wait for the address of the destination PHY layer function unit to be polled, and the address polling operation according to UTOPIA level 2 is not required. , The occurrence of cell transmission delay can be suppressed with a relatively simple configuration, and the residence time of each ATM cell in the ATM layer function unit can be optimized.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an ATM cell transmission control device (ATM layer function unit) according to an embodiment of the present invention.
FIG. 2 is a timing chart showing an operation (normal operation) of the ATM cell transmitting apparatus.
FIG. 3 is a timing chart showing an operation (priority transmission operation) of the ATM cell transmission device.
FIG. 4 is a block diagram showing a connection configuration between an ATM layer function unit and a PHY layer function unit.
FIG. 5 is a block diagram showing a conventional ATM cell transmission control device (ATM layer function unit).
FIG. 6 is a timing chart showing the operation of a conventional ATM cell transmission device.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... PHY layer function part, 2 ... ATM layer function part (ATM cell transmission control device), 21 ... ATM cell switching control part, 22 ... FIFO, 23 ... FIFO management part, 24 ... ATM cell transmission part, 25 ... Transmission clock Generation unit, 26: transmission address generation unit, 27: transmission CLAV monitoring unit, 28: transmission address setting unit

Claims

Based on UTOPIA level 2 defined by the ATM Forum as an interface between the ATM layer function unit and a plurality of PHY layer function units, the PHY numbers assigned in advance to the respective PHY layer function units are sequentially output as transmission addresses and the addresses are output. By performing a polling operation, it is confirmed whether or not each PHY layer function unit can receive an ATM cell. If the PHY layer function unit can receive the ATM cell, the ATM cell is transmitted to the PHY layer function unit. An ATM cell transmission control method for controlling transmission of an ATM cell as a functional unit,
Using a plurality of FIFOs provided for each of the PHY layer function units, each ATM cell is stored in the FIFO corresponding to the PHY layer function unit of the transmission destination, and the PHY layer function unit is used in the address polling operation. If the reception of the ATM cell is confirmed, the ATM cell is read from the FIFO corresponding to the PHY layer function unit and transmitted,
For each of the FIFOs, manage a "no stored cell" state in which no ATM cells are stored in any of the FIFOs,
When a new ATM cell is written to the FIFO in the "no stored cell" state, the PHY number of the PHY layer function unit to which the new ATM cell is transmitted is output as a transmission address, and the address is output. An ATM cell transmission control method, wherein the new ATM cell is preferentially transmitted by starting a polling operation from the PHY layer function unit.

The ATM cell transmission control method according to claim 1,
An ATM cell transmission control method, wherein the number of times of writing and the number of times of reading of an ATM cell with respect to each of the FIFOs are counted, and the "no storage cell" state is managed based on the number of times.

The ATM cell transmission control method according to claim 1,
Each of the FIFOs has a write address equal to the PHY number of the PHY layer function unit corresponding to the FIFO,
An ATM cell transmission control method, wherein the address polling operation is started from the PHY layer function unit by outputting, as a transmission address, a write address of a FIFO in which the new ATM is written at the time of the priority transmission. .

Based on UTOPIA level 2 defined by the ATM Forum as an interface between the ATM layer function unit and a plurality of PHY layer function units, the PHY numbers assigned in advance to the respective PHY layer function units are sequentially output as transmission addresses and the addresses are output. By performing a polling operation, it is confirmed whether or not each PHY layer function unit can receive an ATM cell. If the PHY layer function unit can receive the ATM cell, the ATM cell is transmitted to the PHY layer function unit. An ATM cell transmission control device that performs transmission control of an ATM cell as a functional unit,
ATM cells provided for each of the PHY layer function units, storing ATM cells addressed to the PHY layer function unit, and stored when the address polling operation confirms that the PHY layer function unit can be received. A plurality of FIFOs from which cells are read;
A transmission address generation unit that sequentially generates transmission addresses for the address polling operation,
A FIFO management unit that manages a “no stored cell” state in which no ATM cell is stored in any of the FIFOs;
When a new ATM cell is written to the FIFO in the “no stored cell” state, a transmission address setting unit that gives a priority transmission instruction for the new ATM cell,
The transmission address generation unit outputs the PHY number of the PHY layer function unit to which the new ATM cell is transmitted as a transmission address in response to the priority transmission instruction, thereby performing the address polling operation with the PHY layer function. An ATM cell transmission control device for performing priority transmission of the new ATM cell by starting from a unit.

The ATM cell transmission control device according to claim 4,
The ATM cell transmission control device, wherein the FIFO management unit counts the number of times of writing and reading of an ATM cell with respect to each of the FIFOs, respectively, and manages the “no storage cell” state based on the number of times.

The ATM cell transmission control device according to claim 4,
Each of the FIFOs has a write address equal to the PHY number of the PHY layer function unit corresponding to the FIFO,
The transmission address setting unit, at the time of the priority transmission instruction, notifies a write address of the FIFO in which the new ATM is written as a change address,
The ATM cell transmission control device, wherein the transmission address generation unit starts the address polling operation from the PHY layer function unit by outputting the changed address notified as the priority transmission instruction as a transmission address.