JP3597136B2

JP3597136B2 - Code communication method and communication device

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Publication number: JP3597136B2
Application number: JP2001062188A
Authority: JP
Inventors: 健治川合; 修石田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2001-03-06
Filing date: 2001-03-06
Publication date: 2004-12-02
Anticipated expiration: 2021-03-06
Also published as: JP2002271308A

Description

【０００１】
【発明の属する技術分野】
本発明は、ｍｂ／ｎｂ符号化された信号を効率的に通信するために使用される。特に、符号同期を行うための符号同期パターンが含まれていることが必要であり、低周波成分の抑制を要求されないときに、ｎビット長の符号をｍ＋１ビット長（ｎ＞ｍ＋１）の符号に変換して通信することによって情報伝送効率を向上させる、符号通信方法及び通信装置に関する。
【０００２】
【従来の技術】
以下は、従来の技術による符号通信方式を適用した通信システムの例である。この通信システムは、８ｂ／１０ｂ符号（特許２５４９１９６号、特開昭５９−１００５６号公報、を参照のこと）を採用するギガビットイーサネット信号を既存のＳＤＨ（ＳｙｎｃｈｒｏｎｏｕｓＤｉｇｉｔａｌＨｉｅｒａｒｃｈｙ）ネットワークを介して通信することによって、ギガビットイーサネット信号の長距離伝送を可能とする。
【０００３】
符号通信ノードＡは、ギガビットイーサネット装置Ｘから送信された１．２５Ｇｂｐｓのギガビットイーサネット信号を、２．４８８３２ＧｂｐｓのＳＤＨ信号に変換し、ＳＤＨネットワークを介して、符号通信ノードＢへ送信する。符号通信ノードＢは、受信した２．４８８３２ＧｂｐｓのＳＤＨ信号を１．２５Ｇｂｐｓのギガビットイーサネット信号に戻し、ギガビットイーサネット装置Ｙへ送信する。また、符号通信ノードＢは、ギガビットイーサネット装置Ｙから送信されたギガビットイーサネット信号を、２．４８８３２ＧｂｐｓのＳＤＨに変換し、符号通信ノードＡに送信する。符号通信ノードＡは受信したＳＤＨ信号を、ギガビットイーサネット信号に戻し、ギガビットイーサネット装置Ｘへ送信する。
【０００４】
このように、２．４８８３２ＧｂｐｓのＳＤＨ信号に変換可能な元の信号のビットレートは最大２．３９６１６Ｇｂｐｓであるため、２．４８８３２ＧｂｐｓのＳＤＨ信号に変換可能な１．２５Ｇｂｐｓのギガビットイーサネット信号は、１本のみであった。
【０００５】
【発明が解決しようとする課題】
したがって、従来の技術による符号通信方式を適用した符号通信システムでは、２．４８８３２ＧｂｐｓのＳＤＨ信号の使用可能な帯域のうち、１．１４６１６Ｇｂｐｓの帯域が使用されず、極めて情報伝送効率の悪い方式となっていた。
【０００６】
以下、従来技術の問題点を具体例について説明する。
【０００７】
図２４は従来のギガビットイーサネット（ＧｂＥ）信号をＷＡＮ（例：ＳＤＨネットワーク）を介して通信する構成説明図である。
【０００８】
すなわち、送信装置１１のＧｂＥ送信部１２からの１０ｂ（ビット）符号（１．２５Ｇｂｐｓ）はＳＤＨ変換部１３でＳＤＨフレーム信号（２．４８８３２Ｇｂｐｓ＝０．０９２１６Ｇｂｐｓ（ＯｖｅｒＨｅａｄ）＋１．２５Ｇｂｐｓ（ＧｂＥ）＋未使用１．１４６１６Ｇｂｐｓ）に変換され、ＷＡＮ（ＳＤＨネットワーク）１４を介して受信装置１５に送信される。受信装置１５のＳＤＨ変換部１６ではＳＤＨフレーム信号を１０ｂ符号に変換してＧｂＥ受信部１７に出力する。
【０００９】
しかしながら、２．４８８３２ＧｂｐｓのＳＤＨフレーム信号に、ＧｂＥを１本しか載せられない（２本載せるには帯域が足りないため）。したがって、１．１４６１６Ｇｂｐｓの帯域が使われないため、極めて効率が悪い。
【００１０】
図２５は従来の改良案の構成説明図である。すなわち、送信装置２１の２つのＧｂＥ送信部２２，２３から９ｂ（１．１Ｇｂｐｓ）符号をＳＤＨ変換部２４でＳＤＨ信号のビット列（２．４８８３２Ｇｂｐｓ＝０．０９２１６Ｇｂｐｓ（ＯｖｅｒＨｅａｄ）＋１．１Ｇｂｐｓ（ＧｂＥ）＋未使用０．１９６１６Ｇｂｐｓ）に変換され、ＷＡＮ（ＳＤＨネットワーク）２５を介して受信装置２６に送信される。受信装置２６のＳＤＨ変換部２７ではＳＤＨ信号のビット列を２つの９ｂ（１．１Ｇｂｐｓ）符号に変換して２つのＧｂＥ受信部２８，２９に出力する。このように、８ｂ／１０ｂ符号化されたＧｂＥ信号（１０ｂ符号）を、そのままＳＤＨ信号に載せるのではなく、８ｂ／１０ｂ符号化前の信号（９ｂ符号）を載せる。この場合、ＧｂＥの帯域が、１．２５Ｇｂｐｓから１．１Ｇｂｐｓに減る。そのため、２．４８８３２ＧｂｐｓのＳＤＨ信号に、２本のＧｂＥ信号を載せることができる。
【００１１】
しかし、ＬＡＮにおける８ｂ／１０ｂ符号化の利点は以下の３点であり、
▲１▼ ０，１の出現頻度が均衡する
▲２▼ ０／１が長く連続しない（ＤＣフリー）
▲３▼ コンマがある（コンマを検出してビット列を符号に区切る符号同期が可能）
ＳＨＤフレームでスクランブルを行うため、▲１▼と▲２▼は不要であるが、ビット列としてＧｂＥ信号をＳＨＤフレームに載せるとき、▲３▼は必要であり、先の従来の改良案では、不十分であり、９ｂ符号に、符号同期を行うための工夫が必要になる。
【００１２】
本発明は上記の事情に鑑みてなされたもので、その目的は、ギガビットイーサネット信号のようにｍｂ／ｎｂ符号化された信号を、ＳＤＨネットワークのようにｍｂ／ｎｂ符号列をシリアルで伝送する方式とは異なる伝送形式を用いたネットワークを介して、効率的に通信するための、符号通信方法及び通信装置を提供することにある。
【００１３】
【課題を解決するための手段】
各符号がｎビット長のｍｂ／ｎｂ符号列をそのままビット列として、ビット列を通信するための通信手段を介して、通信するのではなく、各符号がｍ＋１ビット長（ｎ＞ｍ＋１）の（ｍ＋１）ｂ符号に変換した後に通信する。（ｍ＋１）ｂ符号は、ｍｂ／ｎｂ符号化する前の信号である。ｍビット長の情報ビットと１ビット長の制御ビットから構成される。なお、制御ビットがＫ（Ｋは０もしくは１）であるとき、その符号が特殊符号であることを示し、制御ビットがＫ￣（Ｋ￣はＫが０のとき１、Ｋが１のとき０）であるとき、その符号がデータ符号であることを示す。また、特殊符号の種類は２^ｍ−１以下であることとする。
【００１４】
受信側ではビット列として受信された信号から、ｐ個（ｐはｍ＋１以上の自然数）の連続するＫとｑ個（ｑは自然数）のＫ￣を含む符号同期パターンを検出する。この検出タイミングを利用して、符号同期を行う。ただし、１個の特殊符号と１個の（ｍ＋１）ｂ符号とを組み合わせてできた２ｍ＋２ビットのパターンに含まれる、Ｋが連続するパターンの最大のビット数をｓとするとき、ｐがｓよりも大きいこととする。
【００１５】
送信側では、符号同期パターンを含む信号を送信するために、ｐ個の連続するＫを含む符号同期符号セットを、（ｍ＋１）ｂ符号Ｃ_ｉと次の符号Ｃ_ｉ＋１との間に挿入する。受信側では、符号同期を行った後に、送信側で挿入した符号同期符号セットを削除する。なお、符号同期符号セットは、（ｍ＋１）×ｒ（ｒは１もしくは２）個のビットである。ｒが１のときは、符号Ｃ_ｉと符号Ｃ_ｉ＋１について、符号Ｃ_ｉの最後のｐ１個のビットと符号同期符号セットと符号Ｃ_ｉ＋１の最初のｐ２個のビットとを配列したビットパターンが、符号同期パターンに一致する場合に限り、符号同期符号セットを挿入する。
【００１６】
符号同期パターンを含む信号を送信するために符号同期符号セットを挿入する方式のほかに、送信側で特定の特殊符号Ｓを符号同期符号セットに置換することによって、符号同期パターンを含む信号を送信する方式も可能である。受信側では、符号同期を行った後に、符号同期符号セットを特殊符号Ｓに戻す。符号同期符号セットは、（ｍ＋１）×ｒ（ｒは１もしくは２）個のビットである。ｒが１のときは、特殊符号Ｓの直前の符号Ｃ_ｉと直後の符号Ｃ_ｉ＋２について、符号Ｃ_ｉの最後のｐ１個のビットと符号同期符号セットと符号Ｃ_ｉ＋２の最初のｐ２個のビットとを配列したビットパターンが、符号同期パターンに一致する場合に限り、特殊符号Ｓを符号同期符号セットに置換する。
【００１７】
符号同期パターンを短くするために、ｍビットの情報ビットと１ビットの制御ビットに対して、ビット順番の交換とビット反転とを含む、（ｍ＋１）ｂ符号化処理を施す。とくに、制御ビットの位置を、（ｍ＋１）ｂ符号のｔビットめ（ｔは２以上ｍ−１以下の自然数）とする。この場合、（ｍ＋１）ｂ符号が特殊符号のときは、制御ビットの位置より前のｔ−１個のビットのなかにＫ￣を含むとともに、制御ビットの位置より後のｍ＋１−ｔ個のビットのなかにＫ￣を含むように、（ｍ＋１）ｂ符号化処理を施す。
【００１８】
本発明の符号通信方式を適用した通信システムでは、各符号がｎビット長のｍｂ／ｎｂ符号列をそのままビット列として通信するのではなく、各符号がｍ＋１ビット長（ｎ＞ｍ＋１）の（ｍ＋１）ｂ符号に変換した後に通信するため、必要とされる伝送帯域を低減することが可能である。たとえば、８ｂ／１０ｂ符号を用いるギガビットイーサネット信号を通信するために、従来の技術を適用した符号通信システムでは１．２５Ｇｂｐｓの帯域を必要としていたのが、本発明の適用によって９ｂ符号に変換して通信するため必要な帯域は１．１Ｇｂｐｓに低減される。したがって、２．４８８３２ＧｂｐｓのＳＤＨ信号に変換しＳＤＨネットワークを介してこれを通信する場合、従来の技術では１本のギガビットイーサネット信号しか伝送できなかったが、本発明の適用によって、２本のギガビットイーサネット信号を多重化して通信することが可能となり、情報伝送効率を大幅に向上させることができる。
【００１９】
なお、本発明の（ｍ＋１）ｂ符号では、ｍｂ／ｎｂ符号と異なり、０または１が一定個数以上連続しない特徴と、０と１の個数が均衡する特徴を、備えていない。しかし、符号化された信号を例えばＳＤＨ信号に変換して通信するような場合、すなわち、実際の伝送で別の信号形式が用いられる場合には、伝送信号形式が上記の特徴を備えているため、問題とならない。また、特殊符号を伝送可能であるという特徴と、符号同期が可能であるという特徴については、ｍｂ／ｎｂ符号と同様、本発明を適用することによって実現される。
【００２０】
本発明の（ｍ＋１）ｂ符号は、ｍｂ／ｎｂ符号化する前の信号である、ｍビット長の情報ビットと１ビット長の制御ビットから構成されるため、受信側で（ｍ＋１）ｂ符号からｍｂ／ｎｂ符号を容易に再生することができる。また、本発明では、意図的に符号同期パターンを発生させないかぎり、信号のビット列に符号同期パターンが生じないので、符号同期の誤動作を防止できる。
【００２１】
本発明では、符号同期パターンを発生するために、符号同期符号セットを挿入するか、もしくは、特定の特殊符号Ｓを符号同期符号セットに置換するが、符号同期符号セットを符号１個分で実現することを可能とし、送信側の符号同期符号セットを挿入／置換する回路を簡易化できる。さらに、本発明では、（ｍ＋１）ｂ符号化処理によって、符号同期パターンをｍ＋２ビットにまで短縮することができる。即ち、任意の（ｍ＋１）ｂ符号の配列において、本来の符号同期パターン以外では、Ｋがｍ＋１個以上連続しないよう、（ｍ＋１）ｂ符号化処理を行う。これにより、受信側で符号同期を行う回路の規模を削減できる。
【００２２】
以下、具体例について説明する。
【００２３】
本発明は、８ｂ／１０ｂ符号化前に信号（９ｂ符号）に対して、符号同期を行うためのしくみを付与する。
【００２４】
９ｂ符号で符号同期を行う方法として、９ｂ符号のビット列中に決して現れないビット列パターンを、符号同期パターンとして、ビット列中に埋め込む。符号同期パターンとして、９ｂ符号のビット列中に決して現れないビット列パターンを用いるのは、１が一定個以上連続するパターンは、９ｂ符号のビット列中に決して現れないことに基づいている。
【００２５】
すなわち、図１６に示すように、データ符号の場合、制御ビットは０であるため、少なくとも９ビットに１個は０が入る。また、特殊符号の場合、制御ビットは１であるが、制御符号として定義されたパターンが限られ、特殊符号には少なくとも１個は０が入っているので、１が１７個以上連続することはない。
【００２６】
請求項１，７は、符号同期パターンとして、１（＝特殊符号を示す制御ビットの値）が連続するパターンを採用する。このパターンは、９ｂ符号のビット列中に現れ得る１が連続する最長パターンよりも長く１が連続し、かつ、パターン区切りを示す０を含む。
【００２７】
符号同期パターンを埋め込む方法及び装置として請求項２〜５，８〜１１があり、符号同期パターンを短くする方法及び装置として請求項６，１２がある。
【００２８】
請求項２，８は、図１７に示すように、ときどき（例えば周期的に）符号同期パターンを含む符号２個分のビット列を、挿入する。尚、挿入後は、挿入分だけビットレートを高くする必要がある。
【００２９】
請求項３，９は、図１８に示すように、請求項２，８と同様、パターンを挿入するが、挿入した箇所の前後の符号パターンと組み合わせて、符号同期パターンを構成する。すなわち、パターンＰ１をもつ符号とパターンＰ２を持つ符号の間に、１個分のビットを挿入する。このため、挿入するパターン長は、符号１個分でよい。尚、挿入後は、挿入分だけビットレートを高くする必要がある。
【００３０】
請求項４，１０は、図１９に示すように、特定の符号２個のパターンＰ３を、符号同期パターンを含む符号２個分のビット列に、置換する。すなわち、特定の値をもつ２個の符号が現れたとき、符号２個分のビットに置換する。
【００３１】
請求項５，１１は、図２０に示すように、請求項４，１０と同様に置換するが、請求項２，８と同様に置換した箇所の前後の符号パターンと組み合わせて、符号同期パターンを構成する。すなわち、パターンＰ１をもつ符号とパターンＰ２をもつ符号に挟まれた特殊符号Ｓが現れたとき、特殊符号Ｓを符号１個分のビットに置換する。このため、置換するパターン長は、符号１個分でよい。
【００３２】
請求項６，１２は、符号同期パターンを最小にする方法である。
【００３３】
符号同期パターンを短くする理由は、符号同期パターンが短いほど、符号同期回路が小規模になるからである。
【００３４】
符号同期パターンは次のようにして決まる。すなわち、符号同期パターンに含まれる１の連続数ｐは、９ｂ符号のビット列中に現れ得る１の最大連続数ｓより大きい必要がある。したがって、符号同期パターン長は、ｓ＋２（ｐ＞ｓ，ｑ＞０，ｓ＝ｐ＋ｑ）である。
【００３５】
図２１に示すように、もっとも単純な配列の９ｂ符号の配列例１では、ｓを決定するパターンの１の連続は最大１２個であり、ｓ＝１２である。
【００３６】
図２２に示すように、特殊符号の制御ビットの隣が必ず０となるよう配列した９ｂ符号の配列例２では、ｓを決定する１の連続は最大９個であり、ｓ＝９である。
【００３７】
図２３に示すように、制御ビットを符号の端ではなく、中に移動する９ｂ符号の配列例３では、ｓを決定するパターンの１の連続は最大８個であり、ｓ＝８であり、最小となる。
【００３８】
【発明の実施の形態】
以下図面を参照して本発明の実施形態例を詳細に説明する。
【００３９】
図１は本発明の実施形態例１（請求項１，７の例）を示す構成説明図である。すなわち、送信装置３１は符号通信ネットワーク３２を介して受信装置３３に接続される。前記送信装置３１は信号出力部３４、（ｍ＋１）ｂ符号化部３５、（ｍ＋１）ｂ符号→符号同期（ｍ＋１）ｂ符号変換部３６、送信部３７より構成される。前記受信装置３３は受信部３８、符号同期部３９、符号同期（ｍ＋１）ｂ符号→（ｍ＋１）ｂ符号変換部４０、（ｍ＋１）ｂ復号化部４１、信号入力部４２より構成される。前記信号出力部３４はｍビット長の情報ビットならびに１ビット長の制御ビットを連続して出力する。前記信号出力部３４から（ｍ＋１）ｂ符号化部３５に供給される信号（１）はｍビット長の情報ビット＋制御ビットである。制御ビット＝Ｋのとき、特殊符号であることを示し、制御ビット＝Ｋ￣のとき、データ符号であることを示す。特殊符号は少なくとも１個のＫ￣を含む（制御ビット＝Ｋのとき、ｍビット長の情報ビットは少なくとも１個のＫ￣を含む）。前記（ｍ＋１）ｂ符号化部３５はｍビット長の情報ビットと１ビット長の制御ビットから、（ｍ＋１）ｂ符号を生成する。前記（ｍ＋１）ｂ符号化部３５から（ｍ＋１）ｂ符号→符号同期（ｍ＋１）ｂ符号変換部３６に供給される信号（２）は（ｍ＋１）ｂ符号の符号列である。１個の特殊符号と、１個の特殊符号またはデータ符号とを組み合わせた、２ｍ＋２ビット長のビット列に含まれるＫが連続するビット列パターンのうち、最大のビット長がｓ（ｓは２ｍ＋２より小さい自然数）である。
【００４０】
前記（ｍ＋１）ｂ符号→符号同期（ｍ＋１）ｂ符号変換部３６は（ｍ＋１）ｂ符号列を、符号同期パターンを加えた、符号同期（ｍ＋１）ｂ符号列に変換する。前記（ｍ＋１）ｂ符号→符号同期（ｍ＋１）ｂ符号変換部３６から送信部３７に供給される信号（３）は符号同期（ｍ＋１）ｂ符号の符号列であり、符号同期パターンを含む（ｍ＋１）ｂ符号である。符号同期パターンはｐ個（ｐはｓより大きく、かつ、２ｍ＋２以下の自然数）の連続するＫと、ｑ個（ｑは自然数、ｐ＋ｑ≦２ｍ＋２）のＫ￣から構成される。前記送信部３７は符号同期（ｍ＋１）ｂ符号列を符号通信ネットワーク３２を介して伝送するための信号形式に変換し、受信装置３３に向けて送信する。前記送信部３７から送信された送信信号（４）は符号通信ネットワーク３２を介して受信信号（５）として受信部３８で受信される。前記受信部３８は符号通信ネットワーク３２を介して伝送された受信信号（５）を受信し、符号同期（ｍ＋１）ｂ符号のビット列に変換する。前記受信部３８から符号同期部３９に供給される信号（６）は符号同期（ｍ＋１）ｂ符号のビット列である。前記符号同期部３９は符号同期（ｍ＋１）ｂ符号のビット列から符号同期パターンを検出し、符号同期を行う（ビット列を符号ごとに区切られた符号列に変換する）。前記符号同期部３９から符号同期（ｍ＋１）ｂ符号→（ｍ＋１）ｂ符号変換部４０に供給される信号（７）は符号同期（ｍ＋１）ｂ符号の符号列である。前記符号同期（ｍ＋１）ｂ符号→（ｍ＋１）ｂ符号変換部４０は符号同期パターンを含む符号同期（ｍ＋１）ｂ符号列を、符号同期パターンを含まない（ｍ＋１）ｂ符号列に変換する。前記符号同期（ｍ＋１）ｂ符号→（ｍ＋１）ｂ符号変換部４０から（ｍ＋１）ｂ復号化部４１に供給される信号（８）は（ｍ＋１）ｂ符号の符号列である。前記（ｍ＋１）ｂ復号化部４１は（ｍ＋１）ｂ符号をｍビット長の情報ビットと１ビット長の制御ビットに戻す。前記（ｍ＋１）ｂ復号化部４１から信号入力部４２に供給される信号（９）はｍビット長の情報ビット＋制御ビットである。前記信号入力部４２はｍビット長の情報ビットと１ビット長の制御ビットを連続して入力する。
【００４１】
図２は本発明の実施形態例２（請求項２，８の例）に係る（ｍ＋１）ｂ符号→符号同期（ｍ＋１）ｂ符号変換部を示す構成説明図である。すなわち、クロック発生源（周波数＞信号（２）に同期したクロック）５１は符号同期符号セットを挿入したのちの符号列に同期するクロックを発生する。挿入可能とするため、挿入前のデータに同期したクロックの周波数よりも高い。前記クロック発生源５１の発生クロックはＦＩＦＯ（Ｆｉｒｓｔ−ＩｎＦｉｒｓｔ−Ｏｕｔ）５２の出力クロックおよび符号同期符号セット挿入部５４の入力クロックとして供給される。前記ＦＩＦＯ５２には、入力データとして信号（２）の（ｍ＋１）ｂ符号の符号列が入力され、入力クロックとして信号（２）に同期したクロックが入力される。前記ＦＩＦＯ５２は、入力データを蓄積し、出力クロックに同期して、蓄積された順に出力データとして符号同期符号セット挿入部５４の入力データに出力する。出力クロック周波数は、入力クロック周波数より高いため、ＦＩＦＯ５２の蓄積量は減少する。蓄積量判定部５３は、その蓄積量を判定し、蓄積量＜Ｓｍｉｎとなったとき、ＦＩＦＯ５２の符号２個分を出力する期間、ＦＩＦＯ５２からのデータ出力を停止させ、蓄積量を回復させる。前記符号同期符号セット挿入部５４は、蓄積量判定部５３がＦＩＦＯ５２に符号２個分の出力を停止させている期間（符号同期符号セット挿入タイミング）、符号同期符号セットを押入する。前記符号同期符号セット挿入部５４の出力データとして信号（３）の符号同期（ｍ＋１）ｂ符号の符号列が出力される。
【００４２】
図３は本発明の実施形態例２（請求項２，８の例）に係る符号同期（ｍ＋１）ｂ符号→（ｍ＋１）ｂ符号変換部を示す構成説明図である。すなわち、符号同期符号セット検出部６４には、入力データとして信号（７）の符号同期（ｍ＋１）ｂ符号の符号列が入力され、入力クロックとして信号（７）に同期したクロックが入力される。前記符号同期符号セット検出部６４は、入力データから符号同期符号セットを検出し、検出した符号同期符号セットをＦＩＦＯ６２が蓄積しないように、符号同期符号セット検出信号をＦＩＦＯ６２の入力停止タイミングとして出力する。前記ＦＩＦＯ６２は、入力データのうち符号同期符号セット以外のデータを蓄積し、出力クロックに同期して、蓄積された順に出力データとして出力する。蓄積判定部６３は、ＦＩＦＯ６２の蓄積量を判定し、蓄積量＜Ｓｍｉｎとなったとき、出力クロックの周波数を低下させ、蓄積量＞Ｓｍａｘとなったとき、出力クロックの周波数を増加させる。可変クロック発生源（周波数≒信号（２）に同期したクロック）６１は、符号同期符号セットを削除した符号列に同期するクロックを発生する。削除前のデータに同期したクロックの周波数よりも低く、ＦＩＦＯ６２の蓄積量に応じて、発生する周波数を微調整し、ＦＩＦＯ６２のオーバフローやアンダーフローを防ぐ。ＦＩＦＯ６２の出力データとして信号（８）の（ｍ＋１）ｂ符号の符号列が出力される。
【００４３】
図４は本発明の実施形態例３（請求項３，９の例）に係る（ｍ＋１）ｂ符号→符号同期（ｍ＋１）ｂ符号変換部を示す構成説明図である。すなわち、クロック発生源（周波数＞信号（２）に同期したクロック）７１は符号同期符号を挿入したのちの符号列に同期するクロックを発生する。挿入可能とするため、挿入前のデータに同期したクロックの周波数よりも高い。前記クロック発生源５１の発生クロックはＦＩＦＯ７２の出力クロックおよび符号同期符号挿入部７４の入力クロックとして供給される。前記ＦＩＦＯ７２には、入力データとして信号（２）の（ｍ＋１）ｂ符号の符号列が入力され、入力クロックとして信号（２）に同期したクロックが入力される。前記ＦＩＦＯ７２は、入力データを蓄積し、出力クロックに同期して、蓄積された順に出力データとして符号同期符号挿入部７４の入力データに出力する。出力クロック周波数は、入力クロック周波数より高いため、ＦＩＦＯ７２の蓄積量は減少する。蓄積量判定部７３は、その蓄積量を判定し、蓄積量＜Ｓｍｉｎとなっている期間、符号同期符号挿入イネーブルを出力し、符号同期符号挿入部７４が、符号同期符号挿入イネーブルを受けて符号同期符号を挿入することによって、蓄積量を回復させる。前記符号同期符号挿入部７４は、蓄積量判定部７３が出力する符号同期符号挿入イネーブルを示す期間中、入力データから、最後からｐ１個のビット列パターンがＰ１である符号Ｃ_ｉ、先頭からｐ２個のビット列パターンがＰ２である符号Ｃ_ｉ＋１を検出したとき、符号１個分の期間、ＦＩＦＯ７２に出力を停止させ、入力を停止し、代わりに符号Ｃ_ｉと符号Ｃ_ｉ＋１との間に符号同期符号を押入する。前記符号同期符号挿入部７４の出力データとして信号（３）の符号同期（ｍ＋１）ｂ符号の符号列が出力される。
【００４４】
図５は本発明の実施形態例３（請求項３，９の例）に係る符号同期（ｍ＋１）ｂ符号→（ｍ＋１）ｂ符号変換部を示す構成説明図である。すなわち、符号同期符号セット検出部８４には、入力データとして信号（７）の符号同期（ｍ＋１）ｂ符号の符号列が入力され、入力クロックとして信号（７）に同期したクロックが入力される。前記符号同期符号セット検出部８４は、入力データから符号同期符号を検出し、検出した符号同期符号をＦＩＦＯ８２が蓄積しないように、符号同期符号検出信号をＦＩＦＯ８２の入力停止タイミングとして出力する。前記ＦＩＦＯ８２は、入力データのうち符号同期符号以外のデータを蓄積し、出力クロックに同期して、蓄積された順に出力データとして出力する。蓄積判定部８３は、ＦＩＦＯ８２の蓄積量を判定し、蓄積量＜Ｓｍｉｎとなったとき、出力クロックの周波数を低下させ、蓄積量＞Ｓｍａｘとなったとき、出力クロックの周波数を増加させる。可変クロック発生源（周波数≒信号（２）に同期したクロック）８１は、符号同期符号を削除した符号列に同期するクロックを発生する。削除前のデータに同期したクロックの周波数よりも低く、ＦＩＦＯ８２の蓄積量に応じて、発生する周波数を微調整し、ＦＩＦＯ８２のオーバフローやアンダーフローを防ぐ。ＦＩＦＯ８２の出力データとして信号（８）の（ｍ＋１）ｂ符号の符号列が出力される。
【００４５】
図６は本発明の実施形態例４（請求項４，１０の例）に係る（ｍ＋１）ｂ符号→符号同期（ｍ＋１）ｂ符号変換部を示す構成説明図である。すなわち、符号同期符号セット置換部９１には、入力データとして信号（２）の（ｍ＋１）ｂ符号の符号列が入力され、入力クロックとして信号（２）に同期したクロックが入力される。前記符号同期符号セット置換部９１は、入力データから２個連続する符号が、固定ビット列パターンＰ３に一致するとき、符号同期パターンを含む符号同期符号セットに置換する。前記符号同期符号セット置換部９１の出力データとして信号（３）の符号同期（ｍ＋１）ｂ符号の符号列が出力される。
【００４６】
図７は本発明の実施形態例４（請求項４，１０の例）に係る符号同期（ｍ＋１）ｂ符号→（ｍ＋１）ｂ符号変換部を示す構成説明図である。すなわち、符号同期符号セット置換部９２には、入力データとして信号（７）の符号同期（ｍ＋１）ｂ符号の符号列が入力され、入力クロックとして信号（７）に同期したクロックが入力される。前記符号同期符号セット置換部９２は、入力データから２個連続する符号が、符号同期符号セットに一致するとき、この２個の符号を固定ビット列パターンＰ３に置換する。前記符号同期符号セット置換部９２の出力データとして信号（８）の（ｍ＋１）ｂ符号の符号列が出力される。
【００４７】
図８は本発明の実施形態例５（請求項５，１１の例）に係る（ｍ＋１）ｂ符号→符号同期（ｍ＋１）ｂ符号変換部を示す構成説明図である。すなわち、符号同期符号置換部９３には、入力データとして信号（２）の（ｍ＋１）ｂ符号の符号列が入力され、入力クロックとして信号（２）に同期したクロックが入力される。前記符号同期符号セット置換部９１は、入力データから、最後からｐ１個のビット列パターンがＰ１であるＣ_ｉ、固定ビット列パターンＰ４の特殊符号Ｓである符号Ｃ_ｉ＋１、先頭からｐ２個のビット列パターンがＰ２である符号Ｃ_ｉ＋２を検出したとき、符号Ｃ_ｉ＋１を符号同期符号に置換する。前記符号同期符号置換部９３の出力データとして信号（３）の符号同期（ｍ＋１）ｂ符号の符号列が出力される。
【００４８】
図９は本発明の実施形態例５（請求項５，１１の例）に係る符号同期（ｍ＋１）ｂ符号→（ｍ＋１）ｂ符号変換部を示す構成説明図である。すなわち、符号同期符号置換部９４には、入力データとして信号（７）の符号同期（ｍ＋１）ｂ符号の符号列が入力され、入力クロックとして信号（７）に同期したクロックが入力される。前記符号同期符号置換部９４は、入力データから符号同期符号を検出したとき、符号同期符号を固定ビット列パターンＰ４に置換する。前記符号同期符号置換部９４の出力データとして信号（８）の（ｍ＋１）ｂ符号の符号列が出力される。
【００４９】
図１０は本発明の実施形態例６（請求項１，５，６，７，１１，１２の例）を示す構成説明図である。すなわち、送受信装置のギガビットイーサネット（ＧｂＥ）信号出力部１０１にはギガビットイーサネット信号（１０ｂ符号ビット列）が入力され、ギガビットイーサネット信号出力部１０１から９ｂ符号符号化部１０２に信号（１）が供給される。信号（１）は８ビット長の情報ビット＋制御ビットであり、制御ビット＝１のとき、特殊符号であることを示し、制御ビット＝０のとき、データ符号であることを示す。特殊符号は少なくとも１個の０を含む（制御ビット＝１のとき、８ビット長の情報ビットは少なくとも１個の０を含む）。前記９ｂ符号符号化部１０２は信号（１）から信号（２）を生成し、９ｂ符号符号化部１０２から９ｂ符号→符号同期９ｂ符号変換部１０３に信号（２）が供給される。信号（２）は９ｂ符号の符号列である。９ｂ符号化によって、１個の特殊符号と、１個の特殊符号またはデータ符号とを組み合わせた、１８ビット長のビット列に含まれる１が連続するビット列パターンのうち、最大のビット長が８となっている。９ｂ符号→符号同期９ｂ符号変換部１０３は信号（２）を信号（３）に変換し、９ｂ符号→符号同期９ｂ符号変換部１０３からＳＤＨ信号送信部１０４に信号（３）が供給される。信号（３）は符号同期９ｂ符号の符号列であり、符号同期パターンを含む９ｂ符号である。符号同期パターンは９個の連続する１と、１個の０から構成される（符号同期パターン＝０１１１１１１１１１）。前記ＳＤＨ信号送信部１０４は符号同期９ｂ符号の符号列を送信信号（２．４８８３２ＧｂｐｓのＳＤＨ信号）（４）に変換してＷＡＮ（ＳＤＨネットワーク）に送出する。
【００５０】
送受信装置のＳＤＨ受信部１０６には受信信号（２．４８８３２ＧｂｐｓのＳＤＨ信号）（５）が受信され、受信信号（５）を信号（６）の符号同期９ｂ符号のビット列に変換して符号同期部１０７に供給する。符号同期部１０７は信号（６）を信号（７）の符号同期９ｂ符号の符号列に変換して符号同期９ｂ符号→９ｂ符号変換部１０８に供給する。符号同期９ｂ符号→９ｂ符号変換部１０８は信号（７）を信号（８）の９ｂ符号の符号列に変換して９ｂ符号復号化部１０９に供給する。９ｂ符号復号化部１０９では信号（８）を信号（９）の９ビット長の情報ビット＋制御ビットに変換してギガビットイーサネット信号入力部１１０に供給し、ギガビットイーサネット信号入力部１１０は信号（９）をギガビットイーサネット信号（１０ｂ符号ビット列）に変換する。
【００５１】
図１１は本発明の実施形態例６（請求項６，１２の例）に係る９ｂ符号符号化部を示す回路図である。すなわち、信号（１）の８ビット長の情報ビットＡ〜Ｈ＋制御ビットＺが９ｂ符号符号化部１０２に入力され、９ｂ符号符号化部１０２の出力には信号（２）の９ｂ符号の符号列が抽出される。すなわち、９ｂ符号符号化部１０２において、情報ビットＥがインバータ１２０で反転されてＥ￣となり、Ｅ￣の隣りに制御ビットＺが挿入される。
【００５２】
図１２は本発明の実施形態例６（請求項６，１２の例）に係る９ｂ符号復号化部を示す回路図である。すなわち、信号（８）の９ｂ符号の符号列が９ｂ符号復号化部１０９に入力され、９ｂ符号復号化部１０９の出力には信号（９）の８ビット長の情報ビットＡ〜Ｈ＋制御ビットＺが抽出される。すなわち、９ｂ符号復号化部１０９において、反転符号のＥ￣がインバータ１３０で反転されて情報ビットＥとなり、制御ビットＺが取り出されて、８ビット長の情報ビットＡ〜Ｈ＋制御ビットＺが抽出される。
【００５３】
図１３は本発明の実施形態例６（請求項５，１１の例）に係る９ｂ符号→符号同期９ｂ符号変換部を示す説明図である。すなわち、信号（２）の９ｂ符号列が９ｂ符号→符号同期９ｂ符号変換部１０３に入力され、９ｂ符号→符号同期９ｂ符号変換部１０３の出力には信号（３）の符号同期９ｂ符号列が抽出される。
【００５４】
図１４は本発明の実施形態例６（請求項５，１１の例）に係る符号同期９ｂ符号→９ｂ符号変換部を示す説明図である。すなわち、信号（７）の符号同期９ｂ符号列が符号同期９ｂ符号→９ｂ符号変換部１０８に入力され、符号同期９ｂ符号→９ｂ符号変換部１０８の出力には信号（８）の９ｂ符号列が抽出される。
【００５５】
図１５は本発明の実施形態例６（請求項１，７の例）に係る符号同期部を示す回路図及び説明図である。すなわち、信号（６）の符号同期９ｂ符号のビット列が符号同期パターン検出部１４１と、シリアル→９ｂ並列信号変換部１４２に入力され、前記符号同期パターン検出部１４１から前記シリアル→９ｂ並列信号変換部１４２に並列化開始タイミング信号が入力され、前記シリアル→９ｂ並列信号変換部１４２の出力には信号（７）の符号同期９ｂ符号列が抽出される。
【００５６】
［９ｂ符号符号化部と９ｂ符号復号化部の他の例］
９ｂ符号符号化部と９ｂ符号復号化部について、前記実施形態例では、９ｂ符号が先頭ビットから順にＨＧＦＥＺＤＣＢＡとなるよう、９ｂ符号符号化部と９ｂ符号復号化部を構成していたが、これをＤＧＦＥＺＨＣＢＡに変更する。また、９ｂ符号→符号同期９ｂ符号変換部において、前記実施形態例がｐ１＝（Ｐ１＝０）であったところを、ｐ１＝０に変更する（すべてのＫ２８．５を符号同期符号に置換する）。ギガビットイーサネット信号を通信する場合に、特殊符号Ｋ２８．５の次の符号がＤ２１．５，Ｄ２．２，Ｄ５．６，Ｄ１６．２のうちの何れかに限られるため、９ｂ符号符号化部と９ｂ符号復号化部の変更によって、次の符号の先頭ビットが必ず０となることが保証される。９ｂ符号→符号同期９ｂ符号変換部は、特殊符号Ｋ２８．５の次の符号の先頭ビットが０であることを確認する必要がなくなり、回路が簡易化できる。
【００５７】
［符号同期部の他の例］
前記実施形態例では、１回の符号同期パターン検出によって、並列化するタイミングを変更する動作を示したが、符号誤りによって発生した擬似符号同期パターンによって誤動作を防ぐため、符号同期動作に保護機構を設ける。たとえば、これまでの符号境界とは異なる符号境界を示す符号同期パターンを、一定期間内に２回以上検出した場合にのみ、並列化するタイミングを変更する。この変更により、符号誤りが誤った符号同期を行う確率を小さくすることが可能である。
【００５８】
［ＳＤＨ信号送信部とＳＤＨ信号受信部の他の例］
前記実施形態例では、２本のギガビットイーサネット信号を１本の２．４８８３２ＧｂｐｓのＳＤＨ信号に変換して通信するが、９．９５３２８ＧｂｐｓのＳＤＨ信号に変換する場合も、同様に実施することが可能である。従来の技術によって最大７本のギガビットイーサネット信号を１本の９．９５３２８ＧｂｐｓのＳＤＨ信号に多重化することが可能であった。これに対し、本発明の適用によって、８本のギガビットイーサネット信号の多重化が可能となり、情報伝送効率が向上する。また、ＳＤＨ信号に変換する場合に限定されず、例えば、１０ギガビットイーサネット信号に変換する場合に、本発明を適用することも可能である。従来の技術では最大７本のギガビットイーサネット信号を１本の１０ギガビットイーサネット信号に多重化することが可能であるが、本発明の適用により、８本のギガビットイーサネット信号を多重化することが可能となる。
【００５９】
【発明の効果】
以上述べたように本発明によれば、各符号がｎビット長のｍｂ／ｎｂ符号列をそのままビット列として通信するのではなく、各符号がｍ＋１ビット長（ｎ＞ｍ＋１）の（ｍ＋１）ｂ符号に変換した後に通信するため、必要とされる伝送帯域を低減する。これにより、ギガビットイーサネット信号を２．４８８３２ＧｂｐｓのＳＤＨ信号に変換しＳＤＨネットワークを介して通信するとき、従来の技術を適用した場合は、ギガビットイーサネット信号を多重化することができずＳＤＨネットワークで使用可能な帯域のうち１．１４６１６Ｇｂｐｓが無駄になっていたが、本発明を適用することによって、２本のギガビットイーサネット信号を多重化して通信することが可能となり、情報伝送効率が飛躍的に向上する。また、本発明では、特殊符号の伝送と符号同期が可能であるため、従来の技術を適用した場合と等価な通信が可能である。さらに、本発明の（ｍ＋１）ｂ符号は、ｍｂ／ｎｂ符号化する前の信号である、ｍビット長の情報ビットと１ビット長の制御ビットから構成されるため、受信側で（ｍ＋１）ｂ符号から、ｍｂ／ｎｂ符号を容易に再生することができる。本発明では、送信側に、符号同期パターンを発生するために必要な、符号同期符号セットの挿入もしくは特殊符号からの置換を行う回路を必要としているが、符号同期符号セットを符号１個分で実現するため、これを簡易化できる。また、受信側に、符号同期パターンの検出を行う回路を必要としているが、（ｍ＋１）ｂ符号化回路によって、符号同期パターンをｍ＋２ビットにまで短縮することができるため、その回路規模を削減できる。このように、本発明は、ギガビットイーサネット信号のようにｍｂ／ｎｂ符号化された信号を、ＳＤＨネットワークのようにｍｂ／ｎｂ符号列をシリアルで伝送する方式とは異なる伝送形式を用いたネットワークを介して、効率的に通信するための、符号通信方式を提供する優れた効果を有する。
【図面の簡単な説明】
【図１】本発明の実施形態例１（請求項１，７の例）を示す構成説明図である。
【図２】本発明の実施形態例２（請求項２，８の例）に係る（ｍ＋１）ｂ符号→符号同期（ｍ＋１）ｂ符号変換部を示す構成説明図である。
【図３】本発明の実施形態例２（請求項２，８の例）に係る符号同期（ｍ＋１）ｂ符号→（ｍ＋１）ｂ符号変換部を示す構成説明図である。
【図４】本発明の実施形態例３（請求項３，９の例）に係る（ｍ＋１）ｂ符号→符号同期（ｍ＋１）ｂ符号変換部を示す構成説明図である。
【図５】本発明の実施形態例３（請求項３，９の例）に係る符号同期（ｍ＋１）ｂ符号→（ｍ＋１）ｂ符号変換部を示す構成説明図である。
【図６】本発明の実施形態例４（請求項４，１０の例）に係る（ｍ＋１）ｂ符号→符号同期（ｍ＋１）ｂ符号変換部を示す構成説明図である。
【図７】本発明の実施形態例４（請求項４，１０の例）に係る符号同期（ｍ＋１）ｂ符号→（ｍ＋１）ｂ符号変換部を示す構成説明図である。
【図８】本発明の実施形態例５（請求項５，１１の例）に係る（ｍ＋１）ｂ符号→符号同期（ｍ＋１）ｂ符号変換部を示す構成説明図である。
【図９】本発明の実施形態例５（請求項５，１１の例）に係る符号同期（ｍ＋１）ｂ符号→（ｍ＋１）ｂ符号変換部を示す構成説明図である。
【図１０】本発明の実施形態例６（請求項１，５，６，７，１１，１２の例）を示す構成説明図である。
【図１１】本発明の実施形態例６（請求項６，１２の例）に係る９ｂ符号符号化部を示す回路図である。
【図１２】本発明の実施形態例６（請求項６，１２の例）に係る９ｂ符号復号化部を示す回路図である。
【図１３】本発明の実施形態例６（請求項５，１１の例）に係る９ｂ符号→符号同期９ｂ符号変換部を示す説明図である。
【図１４】本発明の実施形態例６（請求項５，１１の例）に係る符号同期９ｂ符号→９ｂ符号変換部を示す説明図である。
【図１５】本発明の実施形態例６（請求項１，７の例）に係る符号同期部を示す回路図及び説明図である。
【図１６】本発明に係る９ｂ符号で符号同期を行う方法を示す説明図である。
【図１７】本発明に係る符号同期パターンを埋め込む方法の第１の例を示す説明図である。
【図１８】本発明に係る符号同期パターンを埋め込む方法の第２の例を示す説明図である。
【図１９】本発明に係る符号同期パターンを埋め込む方法の第３の例を示す説明図である。
【図２０】本発明に係る符号同期パターンを埋め込む方法の第４の例を示す説明図である。
【図２１】本発明に係る符号同期パターンを短くする方法を示す説明図である。
【図２２】本発明に係る符号同期パターンを短くする方法を示す説明図である。
【図２３】本発明に係る符号同期パターンを短くする方法を示す説明図である。
【図２４】従来の符号同期方式を示す構成説明図である。
【図２５】従来の符号同期方式の改良案を示す構成説明図である。
【符号の説明】
３１送信装置
３２符号通信ネットワーク
３３受信装置
３４信号出力部
３５（ｍ＋１）ｂ符号化部
３６（ｍ＋１）ｂ符号→符号同期（ｍ＋１）ｂ符号変換部
３７送信部
３８受信部
３９符号同期部
４０符号同期（ｍ＋１）ｂ符号→（ｍ＋１）ｂ符号変換部
４１（ｍ＋１）ｂ復号化部
４２信号入力部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention is used to efficiently communicate mb / nb coded signals. In particular, a code synchronization pattern for performing code synchronization needs to be included, and when suppression of low frequency components is not required, an n-bit length code is changed to an m + 1-bit length (n> m + 1) code. The present invention relates to a code communication method and a communication device that improve information transmission efficiency by performing conversion and communication.
[0002]
[Prior art]
The following is an example of a communication system to which a conventional code communication system is applied. This communication system communicates a gigabit Ethernet signal employing an 8b / 10b code (see Japanese Patent No. 2549196 and Japanese Patent Laid-Open No. 59-10056) via an existing SDH (Synchronous Digital Hierarchy) network. This enables long-distance transmission of Gigabit Ethernet signals.
[0003]
The code communication node A converts the 1.25 Gbps Gigabit Ethernet signal transmitted from the Gigabit Ethernet device X into a 2.48832 Gbps SDH signal, and transmits it to the code communication node B via the SDH network. The code communication node B returns the received 2.48832 Gbps SDH signal to a 1.25 Gbps Gigabit Ethernet signal, and transmits it to the Gigabit Ethernet device Y. Further, the code communication node B converts the Gigabit Ethernet signal transmitted from the Gigabit Ethernet device Y into 2.48832 Gbps SDH, and transmits it to the code communication node A. The code communication node A converts the received SDH signal back to a Gigabit Ethernet signal and transmits it to the Gigabit Ethernet device X.
[0004]
As described above, since the bit rate of the original signal that can be converted to a 2.48832 Gbps SDH signal is a maximum of 2.39616 Gbps, one 1.25 Gbps Gigabit Ethernet signal that can be converted to a 2.48832 Gbps SDH signal is used. Was only.
[0005]
[Problems to be solved by the invention]
Therefore, in the code communication system to which the code communication system according to the related art is applied, the band of 1.16616 Gbps is not used among the usable bands of the 2.48832 Gbps SDH signal, and the system has extremely low information transmission efficiency. I was
[0006]
Hereinafter, the problems of the related art will be described with reference to specific examples.
[0007]
FIG. 24 is an explanatory diagram showing a configuration for communicating conventional Gigabit Ethernet (GbE) signals via a WAN (eg, an SDH network).
[0008]
That is, the 10b (bit) code (1.25 Gbps) from the GbE transmission unit 12 of the transmission device 11 is converted by the SDH conversion unit 13 into an SDH frame signal (2.48832 Gbps = 0.09216 Gbps (OverHead) +1.25 Gbps (GbE) + not yet transmitted). (Used 1.14616 Gbps) and transmitted to the receiving device 15 via the WAN (SDH network) 14. The SDH converter 16 of the receiving device 15 converts the SDH frame signal into a 10b code and outputs it to the GbE receiving unit 17.
[0009]
However, only one GbE can be carried in the 2.48832 Gbps SDH frame signal (since the bandwidth is not enough to carry two GbEs). Therefore, since the band of 1.14616 Gbps is not used, the efficiency is extremely low.
[0010]
FIG. 25 is an explanatory diagram of a configuration of a conventional improvement plan. That is, the 9 Gb (1.1 Gbps) code is converted from the two GbE transmission units 22 and 23 of the transmission device 21 by the SDH conversion unit 24 to the bit string of the SDH signal (2.48832 Gbps = 0.092116 Gbps (OverHead) +1.1 Gbps (GbE) + It is converted to unused 0.19616 Gbps and transmitted to the receiving device 26 via the WAN (SDH network) 25. The SDH converter 27 of the receiver 26 converts the bit string of the SDH signal into two 9b (1.1 Gbps) codes and outputs the codes to two GbE receivers 28 and 29. As described above, the 8b / 10b-encoded GbE signal (10b code) is not directly carried on the SDH signal, but the signal before 8b / 10b encoding (9b code) is carried. In this case, the GbE band is reduced from 1.25 Gbps to 1.1 Gbps. Therefore, two GbE signals can be carried on the 2.48832 Gbps SDH signal.
[0011]
However, the advantages of 8b / 10b encoding in a LAN are the following three points.
(1) The appearance frequencies of 0 and 1 are balanced
(2) 0/1 is not continuous for a long time (DC free)
(3) There is a comma (code synchronization that detects a comma and divides a bit string into codes is possible)
(1) and (2) are unnecessary because the scramble is performed in the SHD frame, but (3) is required when the GbE signal is carried as a bit string in the SHD frame, and the above-mentioned conventional improvement is insufficient. Therefore, a device for performing code synchronization is required for the 9b code.
[0012]
The present invention has been made in view of the above circumstances, and has as its object to transmit a mb / nb coded signal such as a gigabit Ethernet signal in a serial manner as an mb / nb code string like an SDH network. Another object of the present invention is to provide a code communication method and a communication device for efficiently communicating via a network using a transmission format different from the above.
[0013]
[Means for Solving the Problems]
Instead of using the mb / nb code string having an n-bit length as a bit string as a bit string via a communication unit for communicating the bit string, each code has an (m + 1) of m + 1 bit length (n> m + 1). Communication is performed after conversion to the b code. The (m + 1) b code is a signal before mb / nb coding. It is composed of m-bit information bits and 1-bit control bits. When the control bit is K (K is 0 or 1), it indicates that the code is a special code. When the control bit is K￣ (K￣ is 1 when K is 0, and 0 when K is 1) ) Indicates that the code is a data code. The type of special code is 2 ^m -1 or less.
[0014]
The receiving side detects a code synchronization pattern including p (p is a natural number equal to or more than m + 1) continuous K and q (q is a natural number) K￣ from a signal received as a bit string. Code synchronization is performed using this detection timing. However, when the maximum number of bits of a continuous pattern of K included in a 2m + 2 bit pattern formed by combining one special code and one (m + 1) b code is s, p is larger than s. Is also large.
[0015]
On the transmitting side, in order to transmit a signal including a code synchronization pattern, a code synchronization code set including p consecutive Ks is represented by an (m + 1) b code C _i And the next code C _{i + 1} Insert between After performing code synchronization on the receiving side, the code synchronization code set inserted on the transmitting side is deleted. The code synchronization code set is (m + 1) × r (r is 1 or 2) bits. When r is 1, the code C _i And code C _{i + 1} For the code C _i P1 bits, code synchronization code set and code C _{i + 1} The code synchronization code set is inserted only when the bit pattern in which the first p2 bits of the code sequence are matched with the code synchronization pattern.
[0016]
In addition to the method of inserting a code synchronization code set to transmit a signal including a code synchronization pattern, a signal including a code synchronization pattern is transmitted by replacing a specific special code S with a code synchronization code set on the transmission side. It is also possible to do this. On the receiving side, after performing code synchronization, the code synchronization code set is returned to the special code S. The code synchronization code set is (m + 1) × r (r is 1 or 2) bits. When r is 1, the code C immediately before the special code S _i And the code C immediately after _{i + 2} For the code C _i P1 bits, code synchronization code set and code C _{i + 2} The special code S is replaced with the code synchronization code set only when the bit pattern in which the first p2 bits of the above are aligned with the code synchronization pattern.
[0017]
In order to shorten the code synchronization pattern, (m + 1) b encoding processing including bit order exchange and bit inversion is performed on m information bits and 1 control bit. In particular, the position of the control bit is the t-th bit (t is a natural number of 2 or more and m-1 or less) of the (m + 1) b code. In this case, when the (m + 1) b code is a special code, K￣ is included in t−1 bits before the position of the control bit, and m + 1−t bits after the position of the control bit. (M + 1) b encoding processing is performed so that K￣ is included in the data.
[0018]
In the communication system to which the code communication system of the present invention is applied, each code does not directly communicate an mb / nb code sequence having an n-bit length as a bit sequence, but each code has an (m + 1) having an m + 1-bit length (n> m + 1). Since the communication is performed after the conversion into the b-code, the required transmission band can be reduced. For example, in order to communicate a Gigabit Ethernet signal using an 8b / 10b code, a 1.25 Gbps band was required in a code communication system to which a conventional technique was applied. The bandwidth required for communication is reduced to 1.1 Gbps. Therefore, when converting to a 2.48832 Gbps SDH signal and communicating it via an SDH network, only one Gigabit Ethernet signal can be transmitted by the conventional technology, but by applying the present invention, two Gigabit Ethernet signals can be transmitted. Signals can be multiplexed for communication, and information transmission efficiency can be greatly improved.
[0019]
Note that, unlike the mb / nb code, the (m + 1) b code of the present invention does not have a feature in which 0 or 1 is not continuous for a certain number or more and a feature in which the numbers of 0 and 1 are balanced. However, if the encoded signal is converted into, for example, an SDH signal for communication, that is, if another signal format is used in actual transmission, the transmission signal format has the above characteristics. No problem. Further, the feature that the special code can be transmitted and the feature that the code synchronization is possible are realized by applying the present invention, like the mb / nb code.
[0020]
Since the (m + 1) b code of the present invention is composed of an m-bit information bit and a 1-bit control bit, which is a signal before mb / nb encoding, the (m + 1) b code on the receiving side is The mb / nb code can be easily reproduced. Further, in the present invention, unless a code synchronization pattern is intentionally generated, a code synchronization pattern does not occur in a bit sequence of a signal, so that a malfunction of code synchronization can be prevented.
[0021]
In the present invention, in order to generate a code synchronization pattern, a code synchronization code set is inserted or a specific special code S is replaced with a code synchronization code set, but the code synchronization code set is realized by one code. And a circuit for inserting / replacing the code synchronization code set on the transmission side can be simplified. Further, in the present invention, the code synchronization pattern can be reduced to m + 2 bits by the (m + 1) b encoding process. That is, in an arbitrary arrangement of (m + 1) b codes, the (m + 1) b encoding process is performed such that K + 1 or more Ks are not consecutive except for the original code synchronization pattern. This can reduce the scale of a circuit that performs code synchronization on the receiving side.
[0022]
Hereinafter, a specific example will be described.
[0023]
The present invention provides a mechanism for performing code synchronization on a signal (9b code) before 8b / 10b coding.
[0024]
As a method of performing code synchronization with the 9b code, a bit string pattern that never appears in the bit string of the 9b code is embedded in the bit string as a code synchronization pattern. The use of a bit string pattern that never appears in the bit string of the 9b code as the code synchronization pattern is based on the fact that a pattern in which one or more consecutive “1” s never appears in the bit string of the 9b code.
[0025]
That is, as shown in FIG. 16, in the case of a data code, since the control bit is 0, at least one of the 9 bits contains 0. In the case of the special code, the control bit is 1, but the pattern defined as the control code is limited. At least one special code contains 0, so that 17 or more 1s are not consecutive. Absent.
[0026]
Claims 1 and 7 adopt a pattern in which 1 (= the value of a control bit indicating a special code) continues as a code synchronization pattern. This pattern is longer than the longest pattern in which ones that can appear in the bit string of the 9b code are consecutive ones, and includes 0 indicating a pattern break.
[0027]
There are Claims 2 to 5 and 8 to 11 as methods and devices for embedding the code synchronization pattern, and Claims 6 and 12 as methods and devices for shortening the code synchronization pattern.
[0028]
As shown in FIG. 17, bit strings for two codes including a code synchronization pattern are sometimes (for example, periodically) inserted. After insertion, it is necessary to increase the bit rate by the amount of insertion.
[0029]
In the third and ninth aspects, as shown in FIG. 18, a pattern is inserted as in the second and eighth aspects, but a code synchronization pattern is formed by combining the pattern with the code pattern before and after the inserted part. That is, one bit is inserted between the code having the pattern P1 and the code having the pattern P2. Therefore, the pattern length to be inserted may be one code. After insertion, it is necessary to increase the bit rate by the amount of insertion.
[0030]
In the fourth and tenth aspects, as shown in FIG. 19, the pattern P3 of two specific codes is replaced with a bit string of two codes including a code synchronization pattern. That is, when two codes having a specific value appear, the bits are replaced with bits of two codes.
[0031]
As shown in FIG. 20, claims 5 and 11 are replaced in the same manner as in claims 4 and 10, but in combination with the code patterns before and after the replaced location as in claims 2 and 8, the code synchronization pattern is changed. Constitute. That is, when a special code S sandwiched between a code having the pattern P1 and a code having the pattern P2 appears, the special code S is replaced with one code bit. Therefore, the pattern length to be replaced may be one code.
[0032]
Claims 6 and 12 are a method for minimizing a code synchronization pattern.
[0033]
The reason for shortening the code synchronization pattern is that the shorter the code synchronization pattern is, the smaller the code synchronization circuit becomes.
[0034]
The code synchronization pattern is determined as follows. That is, the number of consecutive ones p included in the code synchronization pattern needs to be larger than the maximum number of consecutive ones s that can appear in the bit string of the 9b code. Therefore, the code synchronization pattern length is s + 2 (p> s, q> 0, s = p + q).
[0035]
As shown in FIG. 21, in the arrangement example 1 of the 9b code in the simplest arrangement, the maximum number of consecutive 1s in the pattern for determining s is 12, and s = 12.
[0036]
As shown in FIG. 22, in the arrangement example 2 of the 9b code in which the control bit of the special code is arranged to be always 0, the maximum number of consecutive 1s for determining s is 9, and s = 9.
[0037]
As shown in FIG. 23, in Array Example 3 of the 9b code in which the control bits are moved to the end rather than to the end of the code, the maximum number of consecutive 1s in the pattern that determines s is 8, and s = 8. Be the smallest.
[0038]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0039]
FIG. 1 is a configuration explanatory view showing a first embodiment (an example of claims 1 and 7) of the present invention. That is, the transmitting device 31 is connected to the receiving device 33 via the code communication network 32. The transmission device 31 includes a signal output unit 34, an (m + 1) b encoding unit 35, an (m + 1) b code → code synchronization (m + 1) b code conversion unit 36, and a transmission unit 37. The receiving device 33 includes a receiving unit 38, a code synchronizing unit 39, a code synchronizing (m + 1) b code → (m + 1) b code converting unit 40, a (m + 1) b decoding unit 41, and a signal input unit 42. The signal output section 34 continuously outputs m-bit information bits and 1-bit control bits. The signal (1) supplied from the signal output unit 34 to the (m + 1) b encoding unit 35 is an information bit having a length of m bits + control bits. When the control bit = K, it indicates a special code, and when the control bit = K￣, it indicates a data code. The special code includes at least one K￣ (when control bit = K, the m-bit long information bit includes at least one K￣). The (m + 1) b encoding unit 35 generates an (m + 1) b code from the information bits having a length of m bits and the control bits having a length of 1 bit. The signal (2) supplied from the (m + 1) b encoder 35 to the (m + 1) b code → code synchronous (m + 1) b code converter 36 is a code string of the (m + 1) b code. In a bit string pattern in which K is included in a bit string of 2m + 2 bits in which one special code and one special code or data code are combined, the maximum bit length is s (s is a natural number smaller than 2m + 2). ).
[0040]
The (m + 1) b code → code synchronization (m + 1) b code conversion unit 36 converts the (m + 1) b code sequence into a code synchronization (m + 1) b code sequence to which a code synchronization pattern is added. The signal (3) supplied from the (m + 1) b code → code synchronization (m + 1) b code conversion unit 36 to the transmission unit 37 is a code sequence of a code synchronization (m + 1) b code and includes a code synchronization pattern (m + 1). ) B code. The code synchronization pattern is composed of p (p is a natural number greater than s and 2m + 2 or less) continuous K and q (q is a natural number, p + q ≦ 2m + 2) K￣. The transmission unit 37 converts the code synchronization (m + 1) b code string into a signal format for transmission via the code communication network 32 and transmits the signal format to the reception device 33. The transmission signal (4) transmitted from the transmission unit 37 is received by the reception unit 38 as a reception signal (5) via the code communication network 32. The receiving unit 38 receives the received signal (5) transmitted via the code communication network 32, and converts the received signal (5) into a bit string of code synchronization (m + 1) b code. The signal (6) supplied from the receiving unit 38 to the code synchronization unit 39 is a bit string of a code synchronization (m + 1) b code. The code synchronization section 39 detects a code synchronization pattern from the bit string of the code synchronization (m + 1) b code and performs code synchronization (converts the bit string into a code string divided for each code). The signal (7) supplied from the code synchronization unit 39 to the code synchronization (m + 1) b code → (m + 1) b code conversion unit 40 is a code sequence of the code synchronization (m + 1) b code. The code synchronization (m + 1) b code → (m + 1) b code conversion unit 40 converts a code synchronization (m + 1) b code sequence including a code synchronization pattern into a (m + 1) b code sequence not including a code synchronization pattern. The signal (8) supplied from the code synchronization (m + 1) b code → (m + 1) b code conversion unit 40 to the (m + 1) b decoding unit 41 is a code sequence of the (m + 1) b code. The (m + 1) b decoding unit 41 returns the (m + 1) b code to m-bit information bits and 1-bit control bits. The signal (9) supplied from the (m + 1) b decoding unit 41 to the signal input unit 42 is an information bit having a length of m bits + control bits. The signal input unit 42 successively inputs m-bit information bits and 1-bit control bits.
[0041]
FIG. 2 is a configuration explanatory diagram showing a (m + 1) b code → code synchronization (m + 1) b code conversion unit according to the second embodiment (examples of claims 2 and 8) of the present invention. That is, the clock generation source (frequency> clock synchronized with the signal (2)) 51 generates a clock synchronized with the code string after inserting the code synchronization code set. To enable insertion, the frequency is higher than the frequency of the clock synchronized with the data before insertion. The clock generated by the clock generation source 51 is supplied as an output clock of a FIFO (First-In First-Out) 52 and an input clock of a code synchronization code set insertion unit 54. To the FIFO 52, a code string of the (m + 1) b code of the signal (2) is input as input data, and a clock synchronized with the signal (2) is input as an input clock. The FIFO 52 accumulates input data, and outputs the data as input data to the input data of the code synchronization code set insertion unit 54 in the order of accumulation in synchronization with an output clock. Since the output clock frequency is higher than the input clock frequency, the amount of accumulation in the FIFO 52 decreases. The storage amount determination unit 53 determines the storage amount, and when the storage amount <Smin, stops outputting data from the FIFO 52 and recovers the storage amount during a period in which two codes of the FIFO 52 are output. The code synchronization code set insertion section 54 pushes in the code synchronization code set during a period in which the accumulation amount determination section 53 stops outputting two codes in the FIFO 52 (code synchronization code set insertion timing). A code sequence of the code synchronization (m + 1) b code of the signal (3) is output as output data of the code synchronization code set insertion unit 54.
[0042]
FIG. 3 is a configuration explanatory view showing a code synchronization (m + 1) b code → (m + 1) b code conversion unit according to Embodiment 2 (examples of claims 2 and 8) of the present invention. That is, the code-synchronous code set detection unit 64 receives as input data a code sequence of the code-synchronous (m + 1) b code of the signal (7) and a clock synchronized with the signal (7) as an input clock. The code synchronization code set detection unit 64 detects the code synchronization code set from the input data, and outputs a code synchronization code set detection signal as the input stop timing of the FIFO 62 so that the FIFO 62 does not accumulate the detected code synchronization code set. . The FIFO 62 accumulates data other than the code synchronization code set in the input data, and outputs the data as output data in the order of accumulation in synchronization with the output clock. The accumulation judging unit 63 judges the accumulation amount of the FIFO 62, and reduces the frequency of the output clock when the accumulation amount <Smin, and increases the frequency of the output clock when the accumulation amount> Smax. The variable clock generation source (clock synchronized with the frequency ≒ signal (2)) 61 generates a clock synchronized with the code string from which the code synchronization code set has been deleted. The frequency is lower than the frequency of the clock synchronized with the data before the deletion, and the generated frequency is finely adjusted according to the accumulation amount of the FIFO 62 to prevent the FIFO 62 from overflowing or underflowing. A code string of the (m + 1) b code of the signal (8) is output as the output data of the FIFO 62.
[0043]
FIG. 4 is a configuration explanatory diagram showing a (m + 1) b code → code synchronization (m + 1) b code conversion unit according to Embodiment 3 (an example of claims 3 and 9) of the present invention. That is, the clock generation source (frequency> clock synchronized with the signal (2)) 71 generates a clock synchronized with the code string after inserting the code synchronization code. To enable insertion, the frequency is higher than the frequency of the clock synchronized with the data before insertion. The clock generated by the clock generation source 51 is supplied as an output clock of the FIFO 72 and an input clock of the code synchronization code insertion unit 74. To the FIFO 72, a code string of the (m + 1) b code of the signal (2) is input as input data, and a clock synchronized with the signal (2) is input as an input clock. The FIFO 72 accumulates the input data and outputs the output data to the input data of the code synchronization code insertion unit 74 in the order of accumulation in synchronization with the output clock. Since the output clock frequency is higher than the input clock frequency, the accumulation amount of the FIFO 72 decreases. The storage amount determination unit 73 determines the storage amount, and outputs a code synchronization code insertion enable during the storage amount <Smin, and the code synchronization code insertion unit 74 receives the code synchronization code insertion enable and The accumulated amount is recovered by inserting a synchronization code. The code synchronization code insertion unit 74 determines, from the input data, a code C whose last p1 bit string pattern is P1 during the period indicating the code synchronization code insertion enable output from the accumulation amount determination unit 73. _i , A code C in which p2 bit string patterns from the beginning are P2 _{i + 1} Is detected, the output to the FIFO 72 is stopped for one code period, the input is stopped, and _i And code C _{i + 1} And a code synchronization code is inserted. As the output data of the code synchronization code insertion section 74, a code sequence of the code synchronization (m + 1) b code of the signal (3) is output.
[0044]
FIG. 5 is a configuration explanatory view showing a code synchronization (m + 1) b code → (m + 1) b code conversion unit according to Embodiment 3 of the present invention (examples of claims 3 and 9). That is, the code synchronization code set detection section 84 receives as input data a code sequence of the code synchronization (m + 1) b code of the signal (7) and a clock synchronized with the signal (7) as an input clock. The code synchronization code set detection unit 84 detects a code synchronization code from the input data, and outputs a code synchronization code detection signal as the input stop timing of the FIFO 82 so that the FIFO 82 does not accumulate the detected code synchronization code. The FIFO 82 accumulates data other than the code synchronization code in the input data, and outputs the data as output data in the order of accumulation in synchronization with the output clock. The accumulation determination unit 83 determines the accumulation amount of the FIFO 82, and when the accumulation amount <Smin, decreases the frequency of the output clock, and when the accumulation amount> Smax, increases the output clock frequency. The variable clock generation source (clock synchronized with the frequency ≒ signal (2)) 81 generates a clock synchronized with the code string from which the code synchronization code has been deleted. The frequency is lower than the frequency of the clock synchronized with the data before deletion, and the frequency to be generated is finely adjusted according to the accumulation amount of the FIFO 82 to prevent overflow and underflow of the FIFO 82. A code string of the (m + 1) b code of the signal (8) is output as output data of the FIFO 82.
[0045]
FIG. 6 is a configuration explanatory view showing a (m + 1) b code → code synchronization (m + 1) b code conversion unit according to Embodiment 4 (examples of claims 4 and 10) of the present invention. That is, the code synchronization code set replacement unit 91 receives as input data a code string of the (m + 1) b code of the signal (2) and a clock synchronized with the signal (2) as an input clock. When two consecutive codes from the input data match the fixed bit string pattern P3, the code synchronization code set replacement unit 91 replaces the code with a code synchronization code set including a code synchronization pattern. As the output data of the code synchronization code set replacement unit 91, a code sequence of the code synchronization (m + 1) b code of the signal (3) is output.
[0046]
FIG. 7 is a configuration explanatory diagram showing a code synchronization (m + 1) b code → (m + 1) b code conversion unit according to Embodiment 4 (examples of claims 4 and 10) of the present invention. That is, the code synchronization code set replacement unit 92 receives as input data a code sequence of the code synchronization (m + 1) b code of the signal (7), and inputs a clock synchronized with the signal (7) as an input clock. When two consecutive codes from the input data coincide with the code synchronous code set, the code synchronous code set replacing section 92 replaces the two codes with a fixed bit string pattern P3. A code string of the (m + 1) b code of the signal (8) is output as output data of the code synchronization code set replacement unit 92.
[0047]
FIG. 8 is a configuration explanatory diagram showing a (m + 1) b code → code synchronization (m + 1) b code conversion unit according to Embodiment 5 of the present invention (examples of claims 5 and 11). That is, the code sequence of the (m + 1) b code of the signal (2) is input to the code synchronization code replacement unit 93 as input data, and a clock synchronized with the signal (2) is input as an input clock. From the input data, the code synchronization code set replacement unit 91 determines that the last p1 bit string pattern is P1 _i , A code C which is a special code S of the fixed bit string pattern P4 _{i + 1} , A code C in which p2 bit string patterns from the beginning are P2 _{i + 2} Is detected, the code C _{i + 1} Is replaced with a code synchronization code. As the output data of the code synchronization code replacement unit 93, a code string of the code synchronization (m + 1) b code of the signal (3) is output.
[0048]
FIG. 9 is a configuration explanatory diagram showing a code synchronization (m + 1) b code → (m + 1) b code conversion unit according to Embodiment 5 (examples of claims 5 and 11) of the present invention. In other words, the code synchronization code replacement unit 94 receives as input data a code sequence of the code synchronization (m + 1) b code of the signal (7) and a clock synchronized with the signal (7) as an input clock. When detecting the code synchronization code from the input data, the code synchronization code replacement unit 94 replaces the code synchronization code with the fixed bit string pattern P4. A code string of the (m + 1) b code of the signal (8) is output as output data of the code synchronization code replacement unit 94.
[0049]
FIG. 10 is a configuration explanatory view showing a sixth embodiment (examples of claims 1, 5, 6, 7, 11, and 12) of the present invention. That is, a gigabit Ethernet signal (10b code bit sequence) is input to the gigabit Ethernet (GbE) signal output unit 101 of the transmission / reception apparatus, and the signal (1) is supplied from the gigabit Ethernet signal output unit 101 to the 9b code encoding unit 102. . Signal (1) is an 8-bit information bit + control bit. Control bit = 1 indicates a special code, and control bit = 0 indicates a data code. The special code includes at least one 0 (when the control bit = 1, the 8-bit information bit includes at least one 0). The 9b code encoder 102 generates a signal (2) from the signal (1), and the signal (2) is supplied from the 9b code encoder 102 to the 9b code → code synchronous 9b code converter 103. The signal (2) is a code string of a 9b code. By the 9b encoding, the maximum bit length becomes 8 in a bit string pattern in which one special code and one special code or data code are combined, and one is included in an 18-bit length bit string. ing. The 9b code → code synchronization 9b code conversion unit 103 converts the signal (2) into a signal (3), and the signal (3) is supplied from the 9b code → code synchronization 9b code conversion unit 103 to the SDH signal transmission unit 104. The signal (3) is a code string of a code synchronization 9b code, and is a 9b code including a code synchronization pattern. The code synchronization pattern is composed of nine consecutive 1s and one 0 (code synchronization pattern = 0111111111). The SDH signal transmitting unit 104 converts the code string of the code synchronous 9b code into a transmission signal (an SDH signal of 2.48832 Gbps) (4) and sends it to the WAN (SDH network).
[0050]
The reception signal (SDH signal of 2.48832 Gbps) (5) is received by the SDH reception unit 106 of the transmission / reception apparatus, and the reception signal (5) is converted into a bit string of the code synchronization 9b code of the signal (6), and 107. The code synchronization unit 107 converts the signal (6) into a code sequence of the code synchronization 9b code of the signal (7) and supplies the code sequence to the code synchronization 9b code → 9b code conversion unit 108. The code synchronization 9b code → 9b code conversion unit 108 converts the signal (7) into a code sequence of the 9b code of the signal (8) and supplies the code sequence to the 9b code decoding unit 109. The 9b code decoder 109 converts the signal (8) into a 9-bit information bit + control bit of the signal (9) and supplies it to the Gigabit Ethernet signal input unit 110. The Gigabit Ethernet signal input unit 110 converts the signal (9) into a signal (9). ) Is converted to a gigabit Ethernet signal (10b code bit string).
[0051]
FIG. 11 is a circuit diagram showing a 9b encoding unit according to the sixth embodiment (examples of claims 6 and 12) of the present invention. That is, the 8-bit information bits A to H + control bits Z of the signal (1) are input to the 9b code encoder 102, and the output of the 9b code encoder 102 outputs the code sequence of the 9b code of the signal (2). Is extracted. That is, in 9b code encoding section 102, information bit E is inverted by inverter 120 to become E￣, and control bit Z is inserted next to E￣.
[0052]
FIG. 12 is a circuit diagram showing a 9b code decoding unit according to Embodiment 6 of the present invention (examples of claims 6 and 12). That is, the code sequence of the 9b code of the signal (8) is input to the 9b code decoding unit 109, and the output of the 9b code decoding unit 109 includes the 8-bit information bits A to H + control bits Z of the signal (9). Is extracted. That is, in 9b code decoding section 109, inverted code E￣ is inverted by inverter 130 to become information bit E, control bit Z is extracted, and 8-bit information bits A to H + control bit Z are extracted. You.
[0053]
FIG. 13 is an explanatory diagram showing a 9b code → code synchronous 9b code conversion unit according to Embodiment 6 of the present invention (examples of claims 5 and 11). That is, the 9b code sequence of the signal (2) is input to the 9b code → code synchronous 9b code conversion unit 103, and the code synchronous 9b code sequence of the signal (3) is output from the 9b code → code synchronous 9b code conversion unit 103. Is extracted.
[0054]
FIG. 14 is an explanatory diagram showing a code synchronous 9b code → 9b code conversion unit according to Embodiment 6 (examples of claims 5 and 11) of the present invention. That is, the code synchronization 9b code sequence of the signal (7) is input to the code synchronization 9b code → 9b code conversion unit 108, and the output of the code synchronization 9b code → 9b code conversion unit 108 includes the 9b code sequence of the signal (8). Is extracted.
[0055]
FIG. 15 is a circuit diagram and an explanatory diagram showing a code synchronization section according to Embodiment 6 of the present invention (examples of claims 1 and 7). That is, the bit sequence of the code synchronization 9b code of the signal (6) is input to the code synchronization pattern detection unit 141 and the serial → 9b parallel signal conversion unit 142, and the code synchronization pattern detection unit 141 outputs the serial → 9b parallel signal conversion unit. The parallelization start timing signal is input to 142, and the code synchronous 9b code sequence of the signal (7) is extracted from the output of the serial → 9b parallel signal conversion unit 142.
[0056]
[Another Example of 9b Code Encoding Unit and 9b Code Decoding Unit]
In the above embodiment, the 9b code encoder and the 9b code decoder are configured so that the 9b code becomes HGFEZDCBA in order from the first bit. Is changed to DGFEZHCBA. Also, in the 9b code → code synchronization 9b code conversion unit, p1 = (P1 = 0) in the above embodiment is changed to p1 = 0 (all K28.5 are replaced with code synchronization codes). ). When communicating a gigabit Ethernet signal, the code following the special code K28.5 is limited to any one of D21.5, D2.2, D5.6, and D16.2. The change of the 9b code decoding unit guarantees that the first bit of the next code is always 0. The 9b code → code synchronization 9b code conversion unit does not need to confirm that the leading bit of the code following the special code K28.5 is 0, thereby simplifying the circuit.
[0057]
[Another Example of Code Synchronization Unit]
In the above embodiment, the operation of changing the parallelization timing by one detection of the code synchronization pattern has been described. However, in order to prevent a malfunction due to a pseudo code synchronization pattern generated by a code error, a protection mechanism is provided for the code synchronization operation. Provide. For example, the timing of parallelization is changed only when a code synchronization pattern indicating a code boundary different from the previous code boundary is detected twice or more within a certain period. With this change, it is possible to reduce the probability that a code error causes incorrect code synchronization.
[0058]
[Another Example of SDH Signal Transmitter and SDH Signal Receiver]
In the above embodiment, two gigabit Ethernet signals are converted into one 2.48832 Gbps SDH signal for communication. However, conversion to 9.95328 Gbps SDH signal can be similarly performed. is there. With the conventional technology, it was possible to multiplex up to seven Gigabit Ethernet signals into one 9.95328 Gbps SDH signal. On the other hand, by applying the present invention, multiplexing of eight Gigabit Ethernet signals becomes possible, and information transmission efficiency is improved. Further, the present invention is not limited to the case of converting to an SDH signal, and for example, the present invention can be applied to the case of converting to a 10 Gigabit Ethernet signal. In the prior art, it is possible to multiplex up to seven Gigabit Ethernet signals into one 10 Gigabit Ethernet signal, but by applying the present invention, it is possible to multiplex eight Gigabit Ethernet signals. Become.
[0059]
【The invention's effect】
As described above, according to the present invention, instead of communicating an mb / nb code string having an n-bit length as a bit string as it is, each code is an (m + 1) b code having an m + 1-bit length (n> m + 1). Since communication is performed after the conversion, the required transmission band is reduced. As a result, when a Gigabit Ethernet signal is converted to a 2.48832 Gbps SDH signal and communicated via the SDH network, the Gigabit Ethernet signal cannot be multiplexed and can be used in the SDH network when the conventional technology is applied. Although 1.14616 Gbps was wasted in the wide band, by applying the present invention, it becomes possible to multiplex and communicate two Gigabit Ethernet signals, and the information transmission efficiency is dramatically improved. Further, according to the present invention, since transmission of special codes and code synchronization are possible, communication equivalent to the case where the conventional technique is applied is possible. Furthermore, since the (m + 1) b code of the present invention is composed of m-bit information bits and 1-bit control bits, which are signals before mb / nb encoding, the (m + 1) b code on the receiving side is used. The mb / nb code can be easily reproduced from the code. In the present invention, the transmitting side needs a circuit for inserting a code synchronization code set or replacing it with a special code, which is necessary for generating a code synchronization pattern. This can be simplified for realization. Further, although a circuit for detecting the code synchronization pattern is required on the receiving side, the code synchronization pattern can be shortened to m + 2 bits by the (m + 1) b encoding circuit, so that the circuit scale can be reduced. . As described above, the present invention provides a network using a transmission format different from a method of serially transmitting an mb / nb code string such as a Gigabit Ethernet signal to an mb / nb code string, such as an SDH network. Through the provision of a code communication system for efficient communication via the communication system.
[Brief description of the drawings]
FIG. 1 is a configuration explanatory view showing a first embodiment (an example of claims 1 and 7) of the present invention.
FIG. 2 is an explanatory diagram showing a configuration of a (m + 1) b code → code synchronization (m + 1) b code conversion unit according to a second embodiment (examples of claims 2 and 8) of the present invention.
FIG. 3 is an explanatory diagram showing a configuration of a code synchronization (m + 1) b code → (m + 1) b code conversion unit according to a second embodiment (examples of claims 2 and 8) of the present invention.
FIG. 4 is an explanatory diagram illustrating a configuration of a (m + 1) b code → code synchronization (m + 1) b code conversion unit according to a third embodiment (an example of claims 3 and 9) of the present invention.
FIG. 5 is an explanatory diagram showing a configuration of a code synchronization (m + 1) b code → (m + 1) b code conversion unit according to a third embodiment (an example of claims 3 and 9) of the present invention.
FIG. 6 is an explanatory diagram showing a configuration of a (m + 1) b code → code synchronization (m + 1) b code conversion unit according to a fourth embodiment (examples of claims 4 and 10) of the present invention.
FIG. 7 is an explanatory diagram illustrating a configuration of a code synchronization (m + 1) b code → (m + 1) b code conversion unit according to a fourth embodiment (examples of claims 4 and 10) of the present invention.
FIG. 8 is a configuration explanatory diagram showing a (m + 1) b code → code synchronization (m + 1) b code conversion unit according to Embodiment 5 of the present invention (examples of claims 5 and 11).
FIG. 9 is a configuration explanatory view showing a code synchronization (m + 1) b code → (m + 1) b code conversion unit according to Embodiment 5 of the present invention (examples of claims 5 and 11).
FIG. 10 is a configuration explanatory view showing a sixth embodiment (examples of claims 1, 5, 6, 7, 11, and 12) of the present invention.
FIG. 11 is a circuit diagram showing a 9b code encoder according to Embodiment 6 of the present invention (examples of claims 6 and 12).
FIG. 12 is a circuit diagram illustrating a 9b code decoding unit according to Embodiment 6 (Examples 6 and 12) of the present invention.
FIG. 13 is an explanatory diagram showing a 9b code → code synchronous 9b code conversion unit according to Embodiment 6 (examples of claims 5 and 11) of the present invention.
FIG. 14 is an explanatory diagram showing a code synchronous 9b code → 9b code conversion unit according to Embodiment 6 (examples of claims 5 and 11) of the present invention.
FIG. 15 is a circuit diagram and an explanatory diagram showing a code synchronization section according to a sixth embodiment (examples of claims 1 and 7) of the present invention.
FIG. 16 is an explanatory diagram showing a method for performing code synchronization with a 9b code according to the present invention.
FIG. 17 is an explanatory diagram showing a first example of a method for embedding a code synchronization pattern according to the present invention.
FIG. 18 is an explanatory diagram showing a second example of a method for embedding a code synchronization pattern according to the present invention.
FIG. 19 is an explanatory diagram showing a third example of a method for embedding a code synchronization pattern according to the present invention.
FIG. 20 is an explanatory diagram showing a fourth example of a method for embedding a code synchronization pattern according to the present invention.
FIG. 21 is an explanatory diagram showing a method for shortening a code synchronization pattern according to the present invention.
FIG. 22 is an explanatory diagram showing a method for shortening a code synchronization pattern according to the present invention.
FIG. 23 is an explanatory diagram showing a method for shortening a code synchronization pattern according to the present invention.
FIG. 24 is a configuration explanatory diagram showing a conventional code synchronization system.
FIG. 25 is a configuration explanatory view showing an improvement of the conventional code synchronization system.
[Explanation of symbols]
31 Transmission device
32 Code Communication Network
33 Receiver
34 signal output section
35 (m + 1) b encoding unit
36 (m + 1) b code → code synchronization (m + 1) b code conversion unit
37 Transmitter
38 Receiver
39 Code synchronization section
40 code synchronization (m + 1) b code → (m + 1) b code conversion unit
41 (m + 1) b decoding unit
42 signal input section

Claims

(m + 1) b code C _i (i is a natural number) generated from an m-bit information bit and a 1-bit control bit is continuously communicated, and when the control bit is K (K is 0 or 1), When the code is a special code and the control bit is K￣ (K￣ is 1 when K is 0, and K￣ is 0 when K is 1), the code is a data code. And the special code includes at least one K￣, and K included in a bit string of 2m + 2 bits, which is a combination of one special code and one special code or data code, is continuous. In the code communication method, the maximum bit length is s (s is a natural number smaller than 2m + 2) in the bit string pattern
The transmitting apparatus generates and transmits the (m + 1) b code string, and also has p (p is a natural number greater than s and 2m + 2 or less) continuous K and q (q is a natural number, p + q ≦ 2m + 2) Is transmitted at least once, and the receiving device detects the code synchronization pattern from the received bit sequence and performs code synchronization, thereby converting the received bit sequence into an (m + 1) b code sequence. A code communication method, comprising:

(M + 1) b code string including the code synchronization code set by inserting the code synchronization code set including the code synchronization pattern and having the fixed bit string pattern of 2m + 2 bit length according to the code synchronization code set insertion timing And transmitting the same, and the receiving apparatus deletes the code synchronization code set from the (m + 1) b code string including the code synchronization code set converted from the reception bit string, thereby forming the (m + 1) b code. The code communication method according to claim 1, wherein the code communication is performed.

A fixed bit string pattern P1 (p1 bit length, p1 is an integer of 0 or more), a code synchronization code (having a fixed bit string pattern of m + 1 bit length), and a fixed bit string pattern P2 (p2 bit length, p2 is an integer of 0 or more) the bit string pattern are arranged in this order p1 + p2 + m + 1 bit length matches the code synchronization pattern, transmitting apparatus, from the end p1 bits string pattern of the code C _i is P1, and, p2 bits sequence from the beginning of the code C _{i + 1} When the pattern is P2 and the code synchronization code insertion is enabled, by inserting a code synchronization code set between the code C _i and the code C _{i + 1} , an (m + 1) b code string including the code synchronization code is inserted. , And transmits it, and the receiving apparatus includes a code synchronization code set (m + 1) b converted from the received bit string. The code communication method according to claim 1, wherein the code sequence is converted into an (m + 1) b code sequence by deleting a code synchronization code from the code sequence.

When the transmission device is a (m + 1) code _{C i} and the code _{C i + 1} of two successive contained in b code sequence, 2m + 2 bit long bit sequence pattern, fixed bit string pattern P3 (2m + 2 bits long), code C _By replacing _i and the code C _{i + 1} with a code synchronization code set including a code synchronization pattern and having a fixed bit string pattern having a length of 2m + 2 bits, it is converted into a (m + 1) b code sequence including a code synchronization code and transmitted. Then, the receiving apparatus converts the (m + 1) b code string including the code synchronization code set converted from the received bit string into the (m + 1) b code string by replacing the code synchronization code set with the fixed bit string pattern P3. The code communication method according to claim 1, wherein:

A fixed bit string pattern P1 (p1 bit length, p1 is an integer of 0 or more), a code synchronization code (having a fixed bit string pattern of m + 1 bit length), and a fixed bit string pattern P2 (p2 bit length, p2 is an integer of 0 or more) Are sequentially matched with the code synchronization pattern, and the transmitting apparatus determines that the p1 bit string patterns from the end of the code C _i are P1 and that the subsequent code C _{i + 1} is a fixed bit string pattern P4. (M + 1 bit length), and when the p2 bit string pattern from the beginning of the following code Ci _{+ 1} is P2, the code Ci _{+ 1} is replaced with a code synchronization code to obtain a code synchronization code. Is converted to a (m + 1) b code string including the following, and the receiving apparatus converts the received bit string from the received bit string. The code according to claim 1, wherein the (m + 1) b code sequence including the code synchronization code set is converted into an (m + 1) b code sequence by replacing the code synchronization code set with a fixed bit sequence pattern P4. Communication method.

The transmitting device sets the position of the control bit for the information bit of m-bit length and the control bit of 1-bit length to the t-th bit of the (m + 1) b code (t is a natural number of 2 or more and m-1 or less), and (m + 1 ) When the b code is a special code, K￣ is included in t−1 bits before the position of the control bit, and K￣ is included in m + 1−t bits after the position of the control bit. By performing (m + 1) b encoding processing including exchange of bit order and bit inversion on m information bits and 1 control bit so as to include (m + 1) b code string, The generated (m + 1) b code is generated by the receiving device, and the (m + 1) b code sequence converted from the received signal is subjected to the inverse process of the (m + 1) b coding process, thereby converting each (m + 1) b code into an m-bit long code. Information bits and 1-bit control bits Characterized by conversion, code communication method according to claim 1.

(m + 1) b code C _i (i is a natural number) generated from an m-bit information bit and a 1-bit control bit is continuously communicated, and when the control bit is K (K is 0 or 1), When the code is a special code and the control bit is K￣ (K￣ is 1 when K is 0, and K￣ is 0 when K is 1), the code is a data code. And the special code includes at least one K￣, and K included in a bit string of 2m + 2 bits, which is a combination of one special code and one special code or data code, is continuous. In the code communication device, the maximum bit length of the bit string pattern is s (s is a natural number smaller than 2m + 2).
A (m + 1) b code sequence is generated and transmitted, and from p (p is a natural number greater than s and 2m + 2 or less) consecutive K and q (q is a natural number, p + q ≦ 2m + 2) K￣ A transmitting device that transmits the configured code synchronization pattern at least once,
A code communication device comprising: a receiving device that detects a code synchronization pattern from a received bit sequence and performs code synchronization to convert the received bit sequence into an (m + 1) b code sequence.

(M + 1) b code string including the code synchronization code set by inserting the code synchronization code set including the code synchronization pattern and having the fixed bit string pattern of 2m + 2 bit length according to the code synchronization code set insertion timing And transmitting the same, and the receiving apparatus deletes the code synchronization code set from the (m + 1) b code string including the code synchronization code set converted from the reception bit string, thereby forming the (m + 1) b code. The code communication device according to claim 7, wherein the code communication device converts the data into a sequence.

A fixed bit string pattern P1 (p1 bit length, p1 is an integer of 0 or more), a code synchronization code (having a fixed bit string pattern of m + 1 bit length), and a fixed bit string pattern P2 (p2 bit length, p2 is an integer of 0 or more) the bit string pattern are arranged in this order p1 + p2 + m + 1 bit length matches the code synchronization pattern, transmitting apparatus, from the end p1 bits string pattern of the code C _i is P1, and, p2 bits sequence from the beginning of the code C _{i + 1} When the pattern is P2 and the code synchronization code insertion is enabled, by inserting a code synchronization code set between the code C _i and the code C _{i + 1} , an (m + 1) b code string including the code synchronization code is inserted. , And transmits it, and the receiving apparatus includes a code synchronization code set (m + 1) b converted from the received bit string. The code communication device according to claim 7, wherein the code communication device converts the code sequence into a (m + 1) b code sequence by deleting the code synchronization code from the code sequence.

When the transmission device is a (m + 1) code _{C i} and the code _{C i + 1} of two successive contained in b code sequence, 2m + 2 bit long bit sequence pattern, fixed bit string pattern P3 (2m + 2 bits long), code C _By replacing _i and the code C _{i + 1} with a code synchronization code set including a code synchronization pattern and having a fixed bit string pattern having a length of 2m + 2 bits, it is converted into a (m + 1) b code sequence including a code synchronization code and transmitted. Then, the receiving apparatus converts the (m + 1) b code string including the code synchronization code set converted from the received bit string into the (m + 1) b code string by replacing the code synchronization code set with the fixed bit string pattern P3. The code communication device according to claim 7, wherein the code communication is performed.

A fixed bit string pattern P1 (p1 bit length, p1 is an integer of 0 or more), a code synchronization code (having a fixed bit string pattern of m + 1 bit length), and a fixed bit string pattern P2 (p2 bit length, p2 is an integer of 0 or more) Are sequentially matched with the code synchronization pattern, and the transmitting apparatus determines that the p1 bit string patterns from the end of the code C _i are P1 and that the subsequent code C _{i + 1} is a fixed bit string pattern P4. (M + 1 bit length), and when the p2 bit string pattern from the beginning of the following code Ci _{+ 1} is P2, the code Ci _{+ 1} is replaced with a code synchronization code to obtain a code synchronization code. Is converted to a (m + 1) b code string including the following, and the receiving apparatus converts the received bit string from the received bit string. 8. The code according to claim 7, wherein the code synchronization code set is converted from the (m + 1) b code sequence including the code synchronization code set to a (m + 1) b code sequence by replacing the code synchronization code set with a fixed bit sequence pattern P4. Communication device.

The transmitting device sets the position of the control bit for the information bit of m-bit length and the control bit of 1-bit length to the t-th bit of the (m + 1) b code (t is a natural number of 2 or more and m-1 or less), and (m + 1 ) When the b code is a special code, K￣ is included in t−1 bits before the position of the control bit, and K￣ is included in m + 1−t bits after the position of the control bit. By performing (m + 1) b encoding processing including exchange of bit order and bit inversion on m information bits and 1 control bit so as to include (m + 1) b code string, The generated (m + 1) b code is generated by the receiving device, and the (m + 1) b code sequence converted from the received signal is subjected to the inverse process of the (m + 1) b coding process, thereby converting each (m + 1) b code into an m-bit long code. Information bits and 1-bit control bits Characterized by conversion, code communication apparatus according to claim 7 wherein.