JP3592751B2

JP3592751B2 - Semiconductor storage device

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Publication number: JP3592751B2
Application number: JP17672594A
Authority: JP
Inventors: 智晴田中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-07-28
Filing date: 1994-07-28
Publication date: 2004-11-24
Anticipated expiration: 2019-11-24
Also published as: JPH0846159A

Description

【０００１】
【産業上の利用分野】
本発明は、半導体記憶装置に係わり、特に電気的書き替え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関し、またトンネル電流によりメモリセルに対して書き込み／消去を行うＥＥＰＲＯＭに関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭの１つとして、高集積化が可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。これは、複数のメモリセルをそれらのソース，ドレインを隣接するもの同士で共用する形で直列接続し、これを１単位としてビット線に接続するものである。メモリセルは通常、電荷蓄積層（浮遊ゲート）と制御ゲートが積層されたＦＥＴＭＯＳ構造を有する。メモリセルアレイは、ｐ型基板又はｎ型基板に形成されたｐ型ウェル内に集積形成される。ＮＡＮＤセルのドレイン側は選択ゲートを介してビット線に接続され、ソース側はやはり選択ゲートを介して共通ソース線に接続される。メモリセルの制御ゲートは、行方向に連続的に配設されてワード線となる。
【０００３】
このＮＡＮＤセル型ＥＥＰＲＯＭの動作は、次の通りである。データ書き込みは、ビット線から最も離れた位置のメモリセルから順に行う。選択されたメモリセルの制御ゲートには高電圧Ｖｐｐ（＝２０Ｖ程度）を印加し、それよりビット線側にあるメモリセルの制御ゲート及びドレイン側の選択ゲートには中間電圧Ｖｍ（＝１０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ又は中間電圧Ｖｍｂ（＝８Ｖ程度）を与える。
【０００４】
ビット線に０Ｖが与えられた時、その電位は選択メモリセルのドレインまで転送されて、電荷蓄積層に電子注入が生じる。これにより、選択されたメモリセルのしきい値は正方向にシフトする。この状態を例えば“０”とする。ビット線にＶｍｂが与えられた時は電子注入が実質的に起こらず、従ってしきい値は変化せず、負に止まる。この状態は消去状態で“１”とする。なお、データ書き込みは、制御ゲートを共有するメモリセルに対して同時に行われる。
【０００５】
データ消去は、選択されたＮＡＮＤセル内の全てのメモリセルに対して同時に行われる。即ち、選択されたＮＡＮＤセル内の全ての制御ゲートを０Ｖとし、ｐ型ウェルを２０Ｖとする。このとき、ｐ型ウェルに印加される高電圧に対して選択ゲート，ビット線，ソース線も２０Ｖにされる。これにより、選択されたＮＡＮＤセル内の全てのメモリセルで電荷蓄積層の電子がｐ型ウェルに放出され、しきい値は負方向にシフトする。消去しないＮＡＮＤセル内のメモリセルの全制御ゲートは２０Ｖにされる。
【０００６】
データ読み出しは、選択されたメモリセルの制御ゲートを０Ｖとし、それ以外のメモリセルの制御ゲート及び選択ゲートを電源電圧Ｖｃｃ（例えば５Ｖ）とし、選択トランジスタで電流が流れるか否かを検出することにより行われる。
【０００７】
このようなＮＡＮＤセル型ＥＥＰＲＯＭでは、書き込み／読み出しは数バイト（〜５１２バイト）同時に行うために、ビット線毎にデータラッチ兼センスアンプ回路が設けられる。
【０００８】
しかし、高集積化につれビット線のピッチが狭くなり、１本のビット線毎にデータラッチ兼センスアンプ回路を配置するのが難しくなり、２本のビット線に１つのデータラッチ兼センスアンプ回路を設けることになる。これは、メモリセルアレイ内の規則正しい形状では配線層やコンタクト穴を加工するのはできても、周辺回路内のように非定型形状部では加工が難しくなるためである。ところが、ビット線を選択してデータラッチ兼センスアンプ回路に接続するためのビット線選択トランジスタは、やはり１本のビット線毎に設けなければならず、加工し難いという問題があった。
【０００９】
また、消去のためｐ型ウェルに２０Ｖ程度の高電圧が印加されるため、ｐ型ウェル表面に形成されるｎ型拡散層を介してビット線も２０Ｖ程度になり、このためビット線選択トランジスタは２０Ｖ程度の高電圧に耐えられるような、高耐圧トランジスタでなければならない。この高耐圧トランジスタは、パンチスルー耐圧を高めるためゲート長が長いなどトランジスタ寸法が大きく、回路面積を大きくするという問題があった。
【００１０】
【発明が解決しようとする課題】
以上のように従来のＮＡＮＤセル型ＥＥＰＲＯＭでは、２本のビット線に対してデータラッチ兼センスアンプを１つにして、周辺回路内の最小加工寸法を緩めようとしても、ビット線毎に設けなければならないビット線選択トランジスタの加工領域では、最小加工寸法は緩められないという問題があった。また、１本のビット線毎に高耐圧トランジスタを設けなければならず、これが回路面積を大きくする要因になるという問題があった。
【００１１】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ビット線選択トランジスタの加工容易化をはかることができ、ビット線選択トランジスタの信頼性向上等に寄与し得る半導体記憶装置を提供することにある。
【００１２】
また、本発明の他の目的は、従来１本のビット線毎に必要であった高耐圧トランジスタの数を減少させることができ、回路面積の縮小化をはかり得る半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明に係わるＮＡＮＤセル型ＥＥＰＲＯＭはビット線選択トランジスタを、メモリセルアレイの規則正しい形状を崩さないように、選択トランジスタとほぼ同じトランジスタとしアレイに隣接配置する。また、ビット線選択トランジスタはメモリセルアレイの形成されるｐ型ウェル内に形成する。言い換えれば、メモリセルアレイ内の選択トランジスタを切り出して、メモリセルアレイの端に配置し、それをビット線選択トランジスタとする。このビット線選択トランジスタを介して複数のビット線は１本の信号線にまとめられ、周辺回路へ配線される。選択トランジスタと同様にビット線選択トランジスタのゲートも、消去時には２０Ｖ程度が印加される。
【００１４】
即ち、本発明（請求項１）は、１個又は複数個のメモリセルから構成されるサブアレイと、このサブアレイを選択的にビット線と接続するための選択トランジスタから構成されるメモリセルユニットが、マトリクス状に配置されたメモリセルアレイと、複数本のビット線に対して１本ずつ設けられた選択ビット信号線と、複数本のビット線を選択的に選択ビット信号線に接続するため、ビット線の同一端にメモリセルユニットに隣接して設けられたビット線選択トランジスタとを備えた半導体記憶装置において、同一のビット線に繋がるメモリセルユニットとビット線選択トランジスタは、素子分離領域に囲まれた同一の半導体層表面に形成され、選択トランジスタとビット線選択トランジスタのゲート電極は電流経路が同じ方向となるように平行に配置され、且つ前記選択トランジスタと前記ビット線選択トランジスタのゲート長はほぼ同じであることを特徴とする。
【００１５】
また、本発明（請求項２）は、１個又は複数個のメモリセルから構成されるサブアレイと、このサブアレイを選択的にビット線と接続するための選択トランジスタから構成される選択メモリセルユニットが、マトリクス状に配置されたメモリセルアレイと、複数本のビット線に対して１本ずつ設けられた第１の選択ビット信号線と、複数本のビット線に対して１本ずつ設けられた第２の選択ビット信号線と、複数本のビット線を選択的に第１の選択ビット信号線に接続するため、ビット線の同一端にメモリセルユニットに隣接して設けられた第１のビット線選択トランジスタと、複数本のビット線を選択的に第２の選択ビット信号線に接続するため、第１のビット線選択トランジスタと反対のビット線の同一端にメモリセルユニットに隣接して設けられた第２のビット線選択トランジスタとを備えた半導体記憶装置において、同一のビット線に繋がるメモリセルユニットと第１及び第２のビット線選択トランジスタは、素子分離領域に囲まれた同一の半導体層表面に形成され、選択トランジスタと第１及び第２のビット線選択トランジスタのゲート電極は電流経路が同じ方向となるように平行に配置され、且つ前記選択トランジスタと前記ビット線選択トランジスタのゲート長はほぼ同じであることを特徴とする。
【００１６】
ここで、本発明の望ましい実施態様としては、次のものがあげられる。
（１）選択トランジスタとビット線選択トランジスタは同時に形成されること。
（２）選択トランジスタとビット線選択トランジスタは、ビット線に対する直角方向断面がほぼ同一形状に形成されること。
（３）メモリセルは、絶縁膜上に電荷蓄積層と制御ゲートが積層形成され、電気的書き替えを可能としたメモリセルであって、複数個のメモリセルを直列接続してＮＡＮＤセルを構成していること。
【００１７】
また、本発明（請求項３）は、１個又は複数個のメモリセルから構成されるサブアレイと、このサブアレイを選択的にビット線と接続するための選択トランジスタとから構成されるメモリセルユニットが、第１の半導体層上にマトリクス状に配置されたメモリセルアレイと、複数本のビット線に対して１本ずつ設けられた選択ビット信号線と、複数本のビット線を選択的に選択ビット信号線に接続するため、ビット線の同一端にメモリセルユニットに隣接して第１の半導体層上に設けられたビット線選択トランジスタと、選択ビット信号線に接続され、第２の半導体層上に形成されたビット線制御回路とをとを備えた半導体記憶装置において、第１と第２の半導体層は同電導型で、少なくとも一方は逆電導型の半導体層で覆われていることを特徴とする。
【００１８】
また、本発明（請求項４）は、１個又は複数個のメモリセルから構成されるサブアレイと、このサブアレイを選択的にビット線と接続するための選択トランジスタとから構成されるメモリセルユニットが、第１の半導体層上にマトリクス状に配置されたメモリセルアレイと、複数本のビット線に対して１本ずつ設けられた第１の選択ビット信号線と、複数本のビット線に対して１本ずつ設けられた第２の選択ビット信号線と、複数本のビット線を選択的に第１の選択ビット信号線に接続するため、ビット線の同一端にメモリセルユニットに隣接して第１の半導体層上に設けられた第１のビット線選択トランジスタと、複数本のビット線を選択的に第２の選択ビット信号線に接続するため、第１のビット線選択トランジスタと反対のビット線の同一端にメモリセルユニットに隣接して第１の半導体層上に設けられた第２のビット線選択トランジスタと、第１の選択ビット信号線に接続され、第２の半導体層上に形成された第１のビット線制御回路と、第２の選択ビット信号線に接続され、第３の半導体層上に形成された第２のビット線制御回路とを備えた半導体記憶装置において、第１と第２と第３の半導体層は同電導型で、第１の半導体層は逆電導型の半導体層で覆われていることを特徴とする。
【００１９】
ここで、本発明の望ましい実施態様としては、次のものがあげられる。
（１）選択トランジスタとビット線選択トランジスタはほぼ同一形状で、かつ選択トランジスタとビット線選択トランジスタは同時に形成され、ビット線選択トランジスタは選択トランジスタをビット線方向に平行移動した位置に配置されること。
（２）選択トランジスタとビット線選択トランジスタのビット線に対する直角方向断面はほぼ同一形状で、かつ選択トランジスタとビット線選択トランジスタは同時に形成され、ビット線選択トランジスタは選択トランジスタをビット線方向に平行移動した位置に配置されること。
（３）第２の半導体層と第３の半導体層は同じ半導体層であること。
（４）メモリセルは、絶縁膜上に電荷蓄積層と制御ゲートが積層形成され、電気的書き替えを可能としたメモリセルであって、複数個のメモリセルを直列接続してＮＡＮＤセルを構成していること。
（５）ＮＡＮＤセルを消去するため、第１の半導体層に消去電圧を印加し、また、選択トランジスタ及びビット線選択トランジスタのゲート電極を消去電圧との電位差が十分小さくなるよう制御する消去手段を備えたこと。
【００２０】
また、本発明（請求項５）は、１個又は複数個のメモリセルから構成されるサブアレイと、このサブアレイを選択的にビット線と接続するための選択トランジスタとから構成されるメモリセルユニットが、第１の半導体層上にマトリクス状に配置されたメモリセルアレイと、複数本のビット線に対して１本ずつ設けられた選択ビット信号線と、複数本のビット線を選択的に選択ビット信号線に接続するため、ビット線の同一端にメモリセルユニットに隣接して第１の半導体層上に設けられ、かつ複数本のビット線毎に設けられた低耐圧ビット線選択トランジスタと、複数個の低耐圧ビット線選択トランジスタと選択ビット信号線とを接続するため、低耐圧ビット線選択トランジスタに隣接して第２の半導体層上に設けられ、かつ１本の選択ビット信号線に対して１個設けられた高耐圧ビット線選択トランジスタとを備えた半導体記憶装置において、第１と第２の半導体層は同電導型で、少なくとも一方は逆電導型の半導体層で覆われていることを特徴とする。
【００２１】
ここで、本発明の望ましい実施態様としては、次のものがあげられる。
（１）選択トランジスタと低耐圧ビット線選択トランジスタはほぼ同一形状で、かつ選択トランジスタと低耐圧ビット線選択トランジスタは同時に形成され、低耐圧ビット線選択トランジスタは選択トランジスタをビット線方向に平行移動した位置に配置されること。
（２）選択トランジスタと低耐圧ビット線選択トランジスタのビット線に対する直角方向断面はほぼ同一形状で、かつ選択トランジスタと低耐圧ビット線選択トランジスタは同時に形成され、低耐圧ビット線選択トランジスタは選択トランジスタをビット線方向に平行移動した位置に配置されること。
（３）メモリセルは、絶縁膜上に電荷蓄積層と制御ゲートが積層形成され、電気的書き替えを可能としたメモリセルであって、複数個のメモリセルを直列接続してＮＡＮＤセルを構成していること。
（５）ＮＡＮＤセルを消去するため、第１の半導体層に消去電圧を印加し、また、選択トランジスタ及びビット線選択トランジスタのゲート電極を消去電圧との電位差が十分小さくなるよう制御する消去手段を備えたこと。
【００２２】
【作用】
本発明においては、ビット線選択トランジスタをメモリセルアレイ内の選択トランジスタで構成することで、メモリセルアレイの規則正しい形状でほぼ保ったまま、ビット線選択トランジスタを加工することができる。これは、選択トランジスタが加工できれば自動的にビット線選択トランジスタも加工できるということであり、従ってビット線選択トランジスタの加工の難しさを回避できることになる。
【００２３】
また、ビット線選択トランジスタをメモリセルアレイ内に配置することで、メモリセルアレイ領域から周辺回路領域に配置される信号線は減り、周辺回路領域に設けられる高耐圧のトランジスタの数を減らすことができる。これは、回路面積の縮小化につながる。
【００２４】
【実施例】
まず、実施例を説明する前に、本発明の基本構成について説明する。図１は、本発明に係わるＮＡＮＤセル型ＥＥＰＲＯＭのメモリセル部の等価回路を示す図である。
【００２５】
４つのメモリセルＭ１〜４は直列に接続され、選択トランジスタＳ１を介してビット線ＢＬに接続される。さらに、選択トランジスタＳ２を介してソース線に接続される。制御ゲートＣＧ（ＣＧ１〜４）を共有するメモリセルでページを構成し、４ページで１ブロックを構成する。このメモリセルをＮＡＮＤ型メモリセルといい、選択トランジスタＳ１，Ｓ２、メモリセルＭ１〜４でＮＡＮＤセル型メモリセルユニット（ＮＡＮＤセルユニット）を構成する。
【００２６】
図２は、メモリセルアレイの構成を示す平面図である。ビット線ＢＬは配線層１（例えばアルミニウム）で形成され、ほぼ直線に互いに平行に配線される。ビット線ＢＬはコンタクト穴５でｎ型拡散層４に接続されたＮＡＮＤセルユニットに接続される。
【００２７】
制御ゲートＣＧは配線層２（例えばポリシリコン）で形成され、ビット線とほぼ直角に、かつ互いに平行に配線される。浮遊ゲートＦＧは配線層３（例えばポリシリコン）で形成され、制御ゲートＣＧと自己整合的に加工される。選択ゲートＳＧは配線層２と３の積層構造になっていて、制御ゲートＣＧと平行に配線され、配線層２と３はメモリセルアレイのところどころで接続される。
【００２８】
図３及び図４（ａ）（ｂ）は、それぞれ図２の矢視Ｘ−Ｘ′，Ｚ−Ｚ′，Ｙ−Ｙ′断面図である。
ｎ型基板１０内に形成されたｐ型ウェル９の上に浮遊ゲートＦＧと制御ゲートＣＧが積層形成され、ｎ型拡散層４をソース／ドレインとしてメモリセルＭは形成される。ｐ型ウェル９と浮遊ゲートＦＧはトンネル絶縁膜１１で絶縁される。浮遊ゲートＦＧと制御ゲートＣＧはゲート間絶縁膜７によって絶縁されている。選択トランジスタＳは、ｐ型ウェル９の上に配線層２と３の積層構造で構成される選択ゲートＳＧとソース／ドレインとなるｎ型拡散層４で形成される。選択トランジスタＳでは、ｐ型ウェル９と選択ゲートＳＧは選択ゲート絶縁膜６で絶縁される。また、素子分離膜８で隣り合うＮＡＮＤセルユニットは分離される。
【００２９】
素子分離膜１３でメモリセルアレイ領域とｐ型ウェル１２の上に形成される周辺回路領域は分離される。周辺回路のトランジスタは、ｐ型ウェル１２の上の周辺ゲート絶縁膜１６の上に形成される配線層２をゲート電極、薄いｎ型拡散層１４とその中に形成される濃いｎ型拡散層１５をソース・ドレインとして形成される。
【００３０】
メモリセルアレイでは、配線層１の下のｐ型ウェル９からの厚さはほぼ一定である。素子分離膜１３の上の配線層１までの厚さは、メモリセルアレイのそれより薄い。これは、素子分離膜１３と配線層１の間に、配線層２と配線層３がないためである。このような場合、配線層１を形成する際のフォト・エッチング・プロセスで露光条件が合わず、メモリセルアレイ上に配線層が最小加工寸法で加工できても、素子分離膜１３上では加工できない場合がある。
【００３１】
このＮＡＮＤセル型ＥＥＰＲＯＭの消去／書き込み／読み出し動作について、図５を用いて説明する。
データの消去は、メモリセルＭ１〜４に対して同時に行われる。ｐ型ウェル９に消去電圧Ｖｅｒａｓｅ（〜２０Ｖ）を印加し、選択されたブロックの制御ゲートＣＧ１〜４は０Ｖにする。非選択ブロックの制御ゲートＣＧ１〜４はＶｅｒａｓｅにする。ビット線ＢＬ，ソース線はフローティングにされる。ビット線，ソース線はｐ−ｎ接合の順方向電流でほぼＶｅｒａｓｅとなる。選択ゲートＳＧは、選択ゲート絶縁膜６に電圧ストレスが印加されないようにＶｅｒａｓｅにしておく。消去動作によって、浮遊ゲートＦＧの電位はトンネル絶縁膜１１を流れるトンネル電流によって正方向に変移し、メモリセルのしきい値は負となり、メモリセルのデータは“１”となる。
【００３２】
消去時はビット線がＶｅｒａｓｅになるため、ビット線とビット線を制御する回路とを接続するｎチャネルＭＯＳトランジスタＱｎ２〜５を非導通とするため、ビット線選択信号ＥＮＢＵ１，ＥＮＢＵ２，ＥＮＢＤ１，ＥＮＢＤ２は０Ｖとされる。
【００３３】
書き込み時は、選択されたメモリセルの制御ゲートＣＧ（例えばＣＧ２）を書き込み電圧Ｖｐｒｏｇ（〜２０Ｖ）とし、その他の制御ゲートＣＧ１，３，４と選択ゲートＳＧ１はＶｍ（〜１０Ｖ）、選択ゲートＳＧ２は０Ｖとする。“０”書き込みをする場合はビット線は０Ｖ、“１”書き込みをする場合はビット線はＶｍｂ（〜８Ｖ）とする。
【００３４】
“０”書き込みの場合は、浮遊ゲートＦＧの電位はトンネル絶縁膜１１を流れるトンネル電流によって負方向に変移し、メモリセルのしきい値は正となり、メモリセルのデータは“０”となる。“１”書き込みの場合は、トンネル絶縁膜１１を介して電荷が移動しないので“１”状態が保たれる。
【００３５】
Ｑｎ４に接続されるビット線が選択された場合の書き込み時は、ビット線選択信号ＥＮＢＤ１がＶｍとされ、選択ビット線制御回路１７からデータに応じてＶｍｂ又は０Ｖがビット線に供給され、ビット線選択信号ＥＮＢＤ２は０Ｖとされる。このとき、ビット線の他端に設けられるｎチャネルＭＯＳトランジスタＱｎ１で構成される非選択ビット線制御回路と、Ｑｎ３に接続される非選択ビット線を接続するため、ビット線選択信号ＥＮＢＵ２がＶｍとなり、ビット線選択信号ＥＮＢＵ１は０Ｖとなる。ビット線バイアス信号ＢＬＢＳもＶｍとなって、書き込み時にＶｍｂとなる非選択ビット線電圧ＶＵＢＬが非選択ビット線に転送され、非選択メモリセルのデータは書き込み動作前のまま保持される。
【００３６】
読み出し時は、Ｑｎ４に接続されるビット線が選択された場合、ビット線選択信号ＥＮＢＤ１がＶｃｃとされ、選択ビット線制御回路１７からＶｃｃがビット線に供給され、その後ＥＮＢＤ１が０Ｖとなってビット線はフローティングとなる。この後、選択された制御ゲート（例えばＣＧ２）を０Ｖとし、その他の制御ゲートＣＧ１，３，４はＶｃｃ（例えば５Ｖ）とする。また、選択ゲートＳＧ１，２もＶｃｃとする。メモリセルのデータが“０”の場合、そのしきい値は正なのでビット線はＶｃｃのままである。メモリセルのデータが“１”の場合、そのしきい値は負なのでビット線の電位は下がる。
【００３７】
ビット線の電位がデータによって確定した後、ビット線選択信号ＥＮＢＤ１が再度Ｖｃｃとなり、選択ビット線制御回路１７によってビット線のデータがセンスされる。
【００３８】
この読み出し動作中、ビット線選択信号ＥＮＢＵ１，ＥＮＢＤ２は０Ｖとされ、ＥＮＢＵ２はＶｃｃとされる。また、ビット線バイアス信号ＢＬＢＳはＶｃｃで、電圧ＶＵＢＬは０Ｖである。このため、Ｑｎ３に接続される非選択ビット線は読み出し動作中０Ｖに固定される。
【００３９】
以上の説明から、ビット線選択トランジスタＱｎ２〜５は消去動作時にビット線がＶｅｒａｓｅとなるために、高耐圧トランジスタでなければならない。しかし、読み出し／書き込み動作時には高耐圧トランジスタである必要はない。
下記の（表１）に各動作時の各部の電位をまとめて示す。
【００４０】
【表１】

【００４１】
以下、本発明の実施例について説明する。
（実施例１）
図６は、本発明の第１の実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイとビット線選択トランジスタの構成を示す平面図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４２】
ビット線選択トランジスタＱｎ４，５はｐ型ウェル９の上に形成されるメモリセルアレイ内にＮＡＮＤセルユニットに隣接して形成される。そのソース／ドレインは選択トランジスタＳのソース／ドレインと同じｎ型拡散層４で、そのゲート電極は配線層２で形成される。ビット線選択トランジスタのゲート長は、選択トランジスタのゲート長と同じである。具体的には、ビット線選択トランジスタＱｎ４，５を選択トランジスタＳと同時に形成することにより、ビット線選択トランジスタＱｎ４，５を選択トランジスタＳとほぼ同一形状に形成している。
【００４３】
ビット線選択信号ＥＮＢＤ１，２は配線層１で配線される。２本のビット線はビット線選択トランジスタを介して、配線層１により選択ビット信号線としてメモリセルアレイから引き出され、前記した選択ビット線制御回路１７に配線される。コンタクト穴の寸法はメモリセルアレイ内で同寸法で、コンタクト穴の周辺のｎ型拡散層寸法もメモリセルアレイ内で同寸法である。周辺回路への信号線となる配線層１のコンタクト穴周辺のｎ型拡散層寸法だけが大きくされている。
【００４４】
このように本実施例によれば、ビット線選択トランジスタＱｎ４，５をメモリセルアレイ内の選択トランジスタＳで構成することで、メモリセルアレイの規則正しい形状でほぼ保ったままビット線選択トランジスタを加工することができ、ビット線選択トランジスタの加工の難しさを回避できる。また、メモリセルアレイ領域から周辺回路に配線される信号線の数がビット線の本数の１／２となり、メモリセルアレイ外の配線加工精度を緩めることができる。また、各配線，コンタクト穴，ｎ型拡散層寸法が揃えてあり、加工し易さも大幅に向上する。
【００４５】
なお、本実施例は、ビット線選択トランジスタＱｎ２，３に対しても同様に実施できる。
（実施例２）
図７は、本発明の第２の実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイとビット線選択トランジスタの構成を示す平面図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４６】
ビット線選択トランジスタＱｎ４，５はｐ型ウェル９の上に形成されるメモリセルアレイ内にＮＡＮＤセルユニットに隣接して形成される。そのソース／ドレインは選択トランジスタＳのソース／ドレインと同じｎ型拡散層４で、そのゲート電極も選択トランジスタＳと同じ配線層２と３で形成される。ビット線選択トランジスタのゲート長及び幅は、選択トランジスタＳのゲート長及び幅と同じである。さらに、コンタクト穴からビット線選択信号ＥＮＢＤ１，２として配線層２，３で配線されるゲートまでの距離も、選択トランジスタＳ１の選択ゲートＳＧ１からコンタクト穴までの距離と同じである。
【００４７】
ビット線選択トランジスタＱｎ４とＱｎ５を接続するｎ型拡散層４の幅は、メモリセルアレイのソース線となるｎ型拡散層の幅と同じである。２本のビット線はビット線選択トランジスタを介して、配線層１により選択ビット線信号線としてメモリセルアレイから引き出され選択ビット線制御回路１７に配線される。コンタクト穴の寸法はメモリセルアレイ内で同寸法で、コンタクト穴の周辺のｎ型拡散層寸法もメモリセルアレイ内で同寸法である。
【００４８】
本実施例においても、ビット線選択トランジスタＱｎ４，５を選択トランジスタＳと同時に形成することにより、ビット線選択トランジスタＱｎ４，５を選択トランジスタＳとほぼ同一形状に形成することができる。図７から容易に分かるように、ビット線選択トランジスタと選択トランジスタのビット線と直交する方向の断面形状は同じである。ビット線選択トランジスタのゲート長は必要に応じて長くしてもよい。また、ゲートとコンタクト穴の距離も必要に応じて長くしてよい。さらに、各部寸法は加工によい影響を与えるように適宜変えられる。
【００４９】
本実施例によれば、メモリセルアレイ領域から周辺回路に配線される信号線の数がビット線の本数の１／２となり、メモリセルアレイ外の配線加工精度を緩めることができる。また、各配線，コンタクト穴，ｎ型拡散層寸法が揃えてあり、加工し易くされている。そして、第１の実施例と同様の効果が得られる。
【００５０】
なお、本実施例は、ビット線選択トランジスタＱｎ２，３に対しても同様に実施できる。また、本実施例では、ビット線選択トランジスタに隣接するＮＡＮＤセルユニットはダミーユニットであり、アクセスされない。
（実施例３）
図８は、本発明の第３の実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイとビット線選択トランジスタの構成を示す平面図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５１】
本実施例は図７に示される第２の実施例によく似ているが、図７ではメモリセルアレイの外に引き出され配線される配線層１で形成される信号線の幅が途中から太められている。これに対し図８に示される実施例では、この配線を一旦コンタクト穴５で配線層２に接続し、再度コンタクト穴で配線層１に戻す。これは、最小加工寸法で配線層１を加工するときに、位相シフトマスクを用いる場合などを考慮すると、加工寸法が揃っている方が良いからである。
【００５２】
図９は、図６、７、８に示されたメモリセルアレイとビット線選択トランジスタの等価回路を示す図である。どの実施例も実効的な等価回路では同じである。ビット線選択トランジスタＱｎ２〜５はｐ型ウェル９上に形成される。このため、ｎチャネルＭＯＳトランジスタＱｎ１は高耐圧トランジスタである。また、高耐圧ｎチャネルＭＯＳトランジスタＱｎ６が新たに設けられる。
【００５３】
前記図５で説明したようにメモリセルの読み出し／書き込み／消去は行われるが、本実施例では特に、
（１）ビット線活性化信号ＢＬＥＮＢは、読み出し時はＶｃｃ、書き込み時はＶｍ、消去時は０Ｖとされる、
（２）ビット線選択信号ＥＮＢＤ１，ＥＮＢＤ２，ＥＮＢＵ１，ＥＮＢＵ２は、消去時にＶｅｒａｓｅとされる、
（３）ビット線バイアス信号ＢＬＢＳは、消去時に０Ｖとされる、
という点が異なる。
【００５４】
また、高耐圧ＭＯＳトランジスタＱｎ６が新たに必要となるが、Ｑｎ４，５は低耐圧でよくなるので、トランジスタの数は増えるものの、これらのトランジスタＱｎ４，５，６を形成するための回路面積を従来よりも縮小することが可能となる。
（実施例４）
図１０は、本発明の第４の実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイとビット線選択トランジスタの構成を示す平面図である。なお、図２と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５５】
ビット線選択トランジスタは、Ｑｎ４，５とｎチャネルＤタイプＭＯＳトランジスタＱＤ３，４とからなり、これらはｐ型ウェル９の上に形成されるメモリセルアレイにＮＡＮＤセルユニットに隣接して形成される。そのソース／ドレインは選択トランジスタＳのソース／ドレインと同じｎ型拡散層４で、そのゲート電極も選択トランジスタＳと同じ配線層２と３で形成される。
【００５６】
これらのビット線選択トランジスタのゲート長及び幅は、選択トランジスタＳのゲート長及び幅と同じである。さらに、コンタクト穴からビット線選択信号ＥＮＢＤ１，２として配線層２，３で配線されるゲートまでの距離も、選択トランジスタＳ１の選択ゲートＳＧ１からコンタクト穴までの距離と同じである。ビット線選択トランジスタＱｎ４とＱｎ５を接続するｎ型拡散層４の幅は、メモリセルアレイのソース線となるｎ型拡散層の幅と同じである。
【００５７】
２本のビット線はビット線選択トランジスタを介して、配線層１により選択ビット信号線としてメモリセルアレイから引き出され選択ビット線制御回路１７に配線される。コンタクト穴の寸法はメモリセルアレイ内で同寸法で、コンタクト穴の周辺のｎ型拡散層寸法もメモリセルアレイ内で同寸法である。周辺回路への信号線となる配線層１のコンタクト穴周辺のｎ型拡散層寸法だけが大きくされている。
【００５８】
図１０から容易に分かるように、ビット線選択トランジスタと選択トランジスタのビット線直角方向の断面形状は同じである。ビット線選択トランジスタのゲート長は必要に応じて長くしてもよい。また、ゲートとコンタクト穴の距離も必要に応じて長くしてよい。さらに、各部寸法は加工に良い影響を与えるように適宜変えられる。
【００５９】
本実施例は、ビット線選択トランジスタＱｎ２，３とＱＤ１，２に対しても同様に実施できる。
本実施例によれば、メモリセルアレイ領域から周辺回路に配線される信号線の数がビット線の本数の１／２となり、メモリセルアレイ外の配線加工精度を緩めることができる。また、各配線，コンタクト穴，ｎ型拡散層寸法が揃えてあり、加工し易くされている。
【００６０】
図１１は、図１０に示されたメモリセルアレイとビット線選択トランジスタの等価回路を示す図である。図９の等価回路と違うのは、ビット線選択トランジスタとして、ｎチャネルＭＯＳトランジスタＱｎ２，３，４，５にそれぞれ直列にｎチャネルＤタイプＭＯＳトランジスタＱＤ１，２，３，４が接続されている点である。ＱＤ１〜４はしきい値が十分低くしてあり、ゲート電圧が０Ｖであっても“１”書き込み時のビット線電圧Ｖｍｂを転送できる。これによって、ＱＤ１〜４は回路動作の上で、実効的に抵抗と見なせるので、これらＱＤ１〜４を省略すると、図９の等価回路と等しくなり、動作も同じである。
【００６１】
ビット線選択トランジスタＱｎ２〜５とＱＤ１〜４はｐ型ウェル９上に形成される。このため、ｎチャネルＭＯＳトランジスタＱｎ１，６だけが高耐圧トランジスタである。
【００６２】
なお、本発明は上述した各実施例に限定されるものではない。実施例では、ビット線選択トランジスタにより２本のビット線を１本の信号線に束ねているが、任意複数本のビット線を１本の信号線に束ねる場合でも同様の効果が得られる。また、メモリセルアレイをｐ型ウェル９に、周辺回路をｐ型ウェル１２に形成した場合の例を示してあるが、ｐ型又はｎ型、ウェル又は基板に拘らず、メモリセルアレイが形成される半導体層と周辺回路が形成される半導体層が異なる場合に同様の効果が得られる。
【００６３】
本発明によれば、メモリセルアレイ内の選択トランジスタと同じトランジスタでメモリセルに隣接してメモリセルアレイの１部分として周辺回路の１部分であるビット線選択トランジスタを形成し、周辺回路に引き出される配線数を減らし、配線などの加工を容易にすることができる。これは、ＥＥＰＲＯＭに拘らず、ＤＲＡＭ，ＳＲＡＭ，ＥＰＲＯＭ，ＲＯＭなど各種半導体記憶装置でも同様に行うことができる。
【００６４】
また、動作上メモリセルアレイが形成されるウェル又は基板と周辺回路が形成されるウェル又は基板の電位が異なる場合、ビット線選択トランジスタをメモリセルアレイが形成されるウェル又は基板上に形成することで、その電位差に伴う特殊なトランジスタの数を減らすことができる。これもＥＥＰＲＯＭに拘らず、ＤＲＡＭ，ＳＲＡＭ，ＥＰＲＯＭ，ＲＯＭなど各種半導体記憶装置でも同様の効果が得られる。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００６５】
【発明の効果】
以上説明したように本発明によれば、メモリセルアレイ内の選択トランジスタと同じトランジスタで、メモリセルに隣接してメモリセルアレイの１部分として周辺回路の１部分であるビット線選択トランジスタを形成することによって、周辺回路に引き出される配線数を減らし、配線などの加工を容易にすることができる。
【００６６】
また、動作上メモリセルアレイが形成されるウェル又は基板と周辺回路が形成されるウェル又は基板の電位が異なる場合、ビット線選択トランジスタをメモリセルアレイが形成されるウェル又は基板上に形成することで、その電位差に伴う特殊なトランジスタ（高耐圧トランジスタ）の数を減らすことができる。
【図面の簡単な説明】
【図１】本発明に係わるＮＡＮＤセル型ＥＥＰＲＯＭのメモリセル部の等価回路を示す図。
【図２】ＮＡＮＤセルユニットを用いたメモリセルアレイの構造を示す平面図。
【図３】図２の矢視Ｘ−Ｘ′断面を示す図。
【図４】図２のＹ−Ｙ′，Ｚ−Ｚ′断面を示す図。
【図５】本発明におけるメモリセルアレイとビット線制御回路の等価回路を示す図。
【図６】第１の実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイとビット線選択トランジスタの構成を示す平面図。
【図７】第２の実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイとビット線選択トランジスタの構成を示す平面図。
【図８】第３の実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイとビット線選択トランジスタの構成を示す平面図。
【図９】第１〜３の実施例におけるメモリセルアレイとビット線選択トランジスタの等価回路を示す図。
【図１０】第４の実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイとビット線選択トランジスタ構成を示す平面図。
【図１１】第４の実施例におけるメモリセルアレイとビット線制御回路の等価回路を示す図。
【符号の説明】
１…配線層２…配線層
３…配線層４…ｎ型拡散層
５…コンタクト穴６…選択ゲート絶縁膜
７…ゲート間絶縁膜８…メモリセルアレイ部素子分離膜
９…ｐ型ウェル１０…ｎ型基板
１１…トンネル絶縁膜１２…ｐ型ウェル
１３…素子分離膜１４…低濃度ｎ型拡散層
１５…高濃度ｎ型拡散層１６…周辺ゲート絶縁膜
１７…選択ビット線制御回路ＦＧ…浮遊ゲート
ＣＧ…制御ゲートＳＧ…選択ゲート
ＢＬ…ビット線Ｍ…メモリセル
Ｓ…選択トランジスタＱｎ…ｎチャネルＭＯＳトランジスタ
ＱＤ…ｎチャネルＤタイプＭＯＳトランジスタ[0001]
[Industrial applications]
The present invention relates to a semiconductor memory device, and more particularly, to an electrically rewritable nonvolatile semiconductor memory device (EEPROM), and also relates to an EEPROM that writes / erases a memory cell by a tunnel current.
[0002]
[Prior art]
As one of the EEPROMs, a NAND cell type EEPROM that can be highly integrated is known. In this method, a plurality of memory cells are connected in series in such a manner that their sources and drains are shared by adjacent ones, and this is connected to a bit line as a unit. The memory cell usually has an FETMOS structure in which a charge storage layer (floating gate) and a control gate are stacked. The memory cell array is integrally formed in a p-type well formed on a p-type substrate or an n-type substrate. The drain side of the NAND cell is connected to a bit line via a selection gate, and the source side is also connected to a common source line via a selection gate. The control gates of the memory cells are arranged continuously in the row direction to form word lines.
[0003]
The operation of this NAND cell type EEPROM is as follows. Data writing is performed sequentially from the memory cell located farthest from the bit line. A high voltage Vpp (= about 20 V) is applied to the control gate of the selected memory cell, and an intermediate voltage Vm (= about 10 V) is applied to the control gate and the selection gate on the drain side of the memory cell on the bit line side. And 0 V or an intermediate voltage Vmb (= about 8 V) is applied to the bit line according to the data.
[0004]
When 0 V is applied to the bit line, the potential is transferred to the drain of the selected memory cell, and electron injection occurs in the charge storage layer. As a result, the threshold value of the selected memory cell shifts in the positive direction. This state is set to, for example, “0”. When Vmb is applied to the bit line, electron injection does not substantially occur, so that the threshold value does not change and remains negative. This state is "1" in the erase state. Note that data writing is performed simultaneously on memory cells sharing a control gate.
[0005]
Data erasure is performed simultaneously on all the memory cells in the selected NAND cell. That is, all control gates in the selected NAND cell are set to 0V, and the p-type well is set to 20V. At this time, the selection gate, bit line, and source line are also set to 20 V with respect to the high voltage applied to the p-type well. As a result, in all the memory cells in the selected NAND cell, electrons in the charge storage layer are emitted to the p-type well, and the threshold value shifts in the negative direction. All control gates of the memory cells in the NAND cell not to be erased are set to 20V.
[0006]
For data reading, the control gate of the selected memory cell is set to 0 V, the control gates and the selection gates of the other memory cells are set to the power supply voltage Vcc (for example, 5 V), and whether or not a current flows through the selection transistor is detected. It is performed by.
[0007]
In such a NAND cell type EEPROM, a data latch and sense amplifier circuit is provided for each bit line so that writing / reading is performed simultaneously for several bytes (up to 512 bytes).
[0008]
However, the pitch of bit lines becomes narrower with higher integration, and it is difficult to arrange a data latch / sense amplifier circuit for each bit line. One data latch / sense amplifier circuit is provided for two bit lines. Will be provided. This is because even if the wiring layer and the contact hole can be processed in a regular shape in the memory cell array, the processing is difficult in an irregular shape portion such as in a peripheral circuit. However, a bit line selection transistor for selecting a bit line and connecting it to a data latch / sense amplifier circuit must also be provided for each bit line, so that there is a problem that processing is difficult.
[0009]
Further, since a high voltage of about 20 V is applied to the p-type well for erasing, the bit line also becomes about 20 V via the n-type diffusion layer formed on the surface of the p-type well. The transistor must be a high withstand voltage transistor capable of withstanding a high voltage of about 20 V. This high breakdown voltage transistor has a problem that the transistor size is large such as a long gate length in order to increase the punch-through breakdown voltage, and the circuit area is large.
[0010]
[Problems to be solved by the invention]
As described above, in the conventional NAND cell type EEPROM, even if one data latch and sense amplifier is provided for two bit lines to reduce the minimum processing size in the peripheral circuit, it must be provided for each bit line. There is a problem that the minimum processing size cannot be loosened in the processing area of the bit line selection transistor that must be processed. In addition, a high breakdown voltage transistor must be provided for each bit line, which causes a problem that the circuit area is increased.
[0011]
The present invention has been made in view of the above circumstances, and an object thereof is to provide a semiconductor device which can facilitate the processing of a bit line selection transistor and can contribute to the improvement of the reliability of the bit line selection transistor and the like. A storage device is provided.
[0012]
Another object of the present invention is to provide a semiconductor memory device capable of reducing the number of high breakdown voltage transistors conventionally required for each bit line and reducing the circuit area. is there.
[0013]
[Means for Solving the Problems]
In the NAND cell type EEPROM according to the present invention, the bit line select transistors are arranged substantially next to the select transistors so as not to disturb the regular shape of the memory cell array and are arranged adjacent to the array. The bit line select transistor is formed in a p-type well where a memory cell array is formed. In other words, a select transistor in the memory cell array is cut out and arranged at the end of the memory cell array, and is used as a bit line select transistor. The plurality of bit lines are combined into one signal line via the bit line selection transistor, and wired to a peripheral circuit. Like the selection transistor, about 20 V is applied to the gate of the bit line selection transistor at the time of erasing.
[0014]
That is, according to the present invention (claim 1), a memory cell unit including a sub-array including one or a plurality of memory cells and a selection transistor for selectively connecting the sub-array to a bit line is provided. A memory cell array arranged in a matrix, a selected bit signal line provided for each of a plurality of bit lines, and a bit line for selectively connecting the plurality of bit lines to the selected bit signal line. And a bit line selection transistor provided adjacent to the memory cell unit at the same end of the semiconductor memory device, the memory cell unit connected to the same bit line and the bit line selection transistor are surrounded by an element isolation region. The gate electrodes of the select transistor and the bit line select transistor are formed on the same semiconductor layer surface. So that the current paths are in the same direction Placed in parallel And the gate lengths of the selection transistor and the bit line selection transistor are substantially the same. It is characterized by the following.
[0015]
According to the present invention (claim 2), a sub-array composed of one or a plurality of memory cells and a selected memory cell unit composed of a selection transistor for selectively connecting this sub-array to a bit line are provided. , A memory cell array arranged in a matrix, a first selected bit signal line provided for each of a plurality of bit lines, and a second selected bit signal line provided for each of a plurality of bit lines. To selectively connect the selected bit signal line and the plurality of bit lines to the first selected bit signal line, the first bit line selection provided adjacent to the memory cell unit at the same end of the bit line. In order to selectively connect the transistor and the plurality of bit lines to the second selected bit signal line, the same bit line opposite to the first bit line selection transistor is adjacent to the memory cell unit at the same end. In a semiconductor memory device provided with a second bit line selection transistor provided, a memory cell unit connected to the same bit line and the first and second bit line selection transistors are the same and surrounded by an element isolation region. The selection transistor and the gate electrodes of the first and second bit line selection transistors are formed on the surface of the semiconductor layer. So that the current paths are in the same direction Placed in parallel And the gate lengths of the selection transistor and the bit line selection transistor are substantially the same. It is characterized by the following.
[0016]
Here, preferred embodiments of the present invention include the following.
(1) The selection transistor and the bit line selection transistor are formed simultaneously.
(2) The selection transistor and the bit line selection transistor have substantially the same cross section in the direction perpendicular to the bit line.
(3) A memory cell is a memory cell in which a charge storage layer and a control gate are stacked on an insulating film and is electrically rewritable. A plurality of memory cells are connected in series to form a NAND cell Doing things.
[0017]
According to the present invention (claim 3), a memory cell unit including a sub-array including one or a plurality of memory cells and a selection transistor for selectively connecting the sub-array to a bit line is provided. , On the first semiconductor layer A memory cell array arranged in a matrix, a selected bit signal line provided for each of a plurality of bit lines, and a bit line for selectively connecting the plurality of bit lines to the selected bit signal line. Adjacent to the memory cell unit at the same end of On the first semiconductor layer Connected to the selected bit line select transistor and the selected bit signal line Formed on the second semiconductor layer And a bit line control circuit. The first and second semiconductor layers are of the same conductivity type, at least one of which is covered with a reverse conductivity type semiconductor layer. It is characterized by the following.
[0018]
According to the present invention (claim 4), a memory cell unit including a subarray composed of one or a plurality of memory cells and a selection transistor for selectively connecting the subarray to a bit line is provided. , On the first semiconductor layer A memory cell array arranged in a matrix, a first selected bit signal line provided for each of a plurality of bit lines, and a second selected bit signal line provided for each of a plurality of bit lines. In order to selectively connect the selected bit signal line and the plurality of bit lines to the first selected bit signal line, the same end of the bit line is adjacent to the memory cell unit. On the first semiconductor layer A first bit line select transistor provided and a memory connected to the same end of a bit line opposite to the first bit line select transistor to selectively connect a plurality of bit lines to a second select bit signal line. Next to the cell unit On the first semiconductor layer Connected to a second bit line select transistor provided and a first select bit signal line. Formed on the second semiconductor layer Connected to a first bit line control circuit and a second selected bit signal line Formed on the third semiconductor layer A semiconductor memory device having a second bit line control circuit; The first, second, and third semiconductor layers are of the same conductivity type, and the first semiconductor layer is covered with a reverse conductivity type semiconductor layer. It is characterized by the following.
[0019]
Here, preferred embodiments of the present invention include the following.
(1) The selection transistor and the bit line selection transistor have substantially the same shape, and the selection transistor and the bit line selection transistor are formed at the same time, and the bit line selection transistor is arranged at a position where the selection transistor is translated in the bit line direction. .
(2) The cross section of the selection transistor and the bit line selection transistor in the direction perpendicular to the bit line is almost the same shape, and the selection transistor and the bit line selection transistor are formed simultaneously, and the bit line selection transistor moves the selection transistor in the bit line direction in parallel. To be placed in a designated location.
(3) The second semiconductor layer and the third semiconductor layer are the same semiconductor layer.
(4) The memory cell is a memory cell in which a charge storage layer and a control gate are laminated on an insulating film and is electrically rewritable. A plurality of memory cells are connected in series to form a NAND cell Doing things.
(5) In order to erase the NAND cell, an erasing means for applying an erasing voltage to the first semiconductor layer and controlling the gate electrodes of the selection transistor and the bit line selection transistor so that the potential difference from the erasing voltage becomes sufficiently small. Having prepared.
[0020]
According to the present invention (claim 5), a memory cell unit including a sub-array including one or a plurality of memory cells and a selection transistor for selectively connecting the sub-array to a bit line is provided. , On the first semiconductor layer A memory cell array arranged in a matrix, a selected bit signal line provided for each of a plurality of bit lines, and a bit line for selectively connecting the plurality of bit lines to the selected bit signal line. Adjacent to the memory cell unit at the same end of A low-voltage bit line selection transistor provided on the first semiconductor layer and provided for each of a plurality of bit lines and a plurality of low-voltage bit line selection transistors and a selected bit signal line are connected. A high breakdown voltage bit line selection transistor provided on the second semiconductor layer adjacent to the breakdown voltage bit line selection transistor and provided for one selection bit signal line; In the semiconductor memory device provided with The first and second semiconductor layers are of the same conductivity type, at least one of which is covered with a reverse conductivity type semiconductor layer. It is characterized by the following.
[0021]
Here, preferred embodiments of the present invention include the following.
(1) The selection transistor and the low-breakdown-voltage bit line selection transistor have substantially the same shape, and the selection transistor and the low-breakdown-voltage bit line selection transistor are formed simultaneously, and the low-breakdown-voltage bit line selection transistor moves the selection transistor in the bit line direction in parallel. Be placed in a location.
(2) The cross section of the selection transistor and the low breakdown voltage bit line selection transistor in a direction perpendicular to the bit line has substantially the same shape, and the selection transistor and the low breakdown voltage bit line selection transistor are formed simultaneously. Be placed at a position that is translated in the bit line direction.
(3) A memory cell is a memory cell in which a charge storage layer and a control gate are stacked on an insulating film and is electrically rewritable. A plurality of memory cells are connected in series to form a NAND cell Doing things.
(5) Erasing means for applying an erasing voltage to the first semiconductor layer in order to erase the NAND cell and controlling the gate electrodes of the selection transistor and the bit line selection transistor so that the potential difference from the erasing voltage becomes sufficiently small. Having prepared.
[0022]
[Action]
In the present invention, by configuring the bit line selection transistor with the selection transistor in the memory cell array, the bit line selection transistor can be processed while maintaining the regular shape of the memory cell array. This means that if the selection transistor can be processed, the bit line selection transistor can also be processed automatically, so that the difficulty in processing the bit line selection transistor can be avoided.
[0023]
By arranging the bit line selection transistor in the memory cell array, the number of signal lines arranged in the peripheral circuit region from the memory cell array region can be reduced, and the number of high voltage transistors provided in the peripheral circuit region can be reduced. This leads to a reduction in circuit area.
[0024]
【Example】
First, before describing the embodiments, the basic configuration of the present invention will be described. FIG. 1 is a diagram showing an equivalent circuit of a memory cell section of a NAND cell type EEPROM according to the present invention.
[0025]
The four memory cells M1 to M4 are connected in series and connected to the bit line BL via the selection transistor S1. Further, it is connected to a source line via a selection transistor S2. A page is constituted by memory cells sharing the control gates CG (CG1 to CG4), and one block is constituted by four pages. This memory cell is called a NAND memory cell, and the select transistors S1 and S2 and the memory cells M1 to M4 constitute a NAND cell type memory cell unit (NAND cell unit).
[0026]
FIG. 2 is a plan view showing the configuration of the memory cell array. The bit lines BL are formed of a wiring layer 1 (for example, aluminum), and are wired substantially linearly and in parallel with each other. Bit line BL is connected to NAND cell unit connected to n-type diffusion layer 4 through contact hole 5.
[0027]
The control gate CG is formed of the wiring layer 2 (for example, polysilicon), and is wired substantially perpendicular to the bit line and parallel to each other. The floating gate FG is formed of the wiring layer 3 (for example, polysilicon), and is processed in a self-aligned manner with the control gate CG. The selection gate SG has a laminated structure of

wiring layers

2 and 3 and is wired in parallel with the control gate CG, and the wiring layers 2 and 3 are connected at some points in the memory cell array.
[0028]
FIGS. 3 and 4 (a) and 4 (b) are sectional views taken along arrows XX ', ZZ' and YY 'of FIG. 2, respectively.
A floating gate FG and a control gate CG are stacked on a p-type well 9 formed in an n-type substrate 10, and a memory cell M is formed using the n-type diffusion layer 4 as a source / drain. The p-type well 9 and the floating gate FG are insulated by the tunnel insulating film 11. The floating gate FG and the control gate CG are insulated by the inter-gate insulating film 7. The selection transistor S is formed on a p-type well 9 by a selection gate SG having a stacked structure of

wiring layers

2 and 3 and an n-type diffusion layer 4 serving as a source / drain. In the selection transistor S, the p-type well 9 and the selection gate SG are insulated by the selection gate insulating film 6. The adjacent NAND cell units are separated by the element isolation film 8.
[0029]
The memory cell array region and the peripheral circuit region formed on the p-type well 12 are separated by the element isolation film 13. In the transistor of the peripheral circuit, the wiring layer 2 formed on the peripheral gate insulating film 16 above the p-type well 12 is used as a gate electrode, a thin n-type diffusion layer 14 and a dense n-type diffusion layer 15 formed therein. Is formed as a source / drain.
[0030]
In the memory cell array, the thickness from the p-type well 9 below the wiring layer 1 is substantially constant. The thickness up to the wiring layer 1 on the element isolation film 13 is smaller than that of the memory cell array. This is because there is no wiring layer 2 and wiring layer 3 between the element isolation film 13 and the wiring layer 1. In such a case, when the exposure conditions are not met in the photo-etching process when forming the wiring layer 1 and the wiring layer can be processed on the memory cell array with the minimum processing size but cannot be processed on the element isolation film 13. There is.
[0031]
The erase / write / read operation of this NAND cell type EEPROM will be described with reference to FIG.
Data is erased from the memory cells M1 to M4 at the same time. An erase voltage Verase (up to 20 V) is applied to the p-type well 9, and the control gates CG1 to CG4 of the selected block are set to 0V. The control gates CG1 to CG4 of the unselected blocks are set to Verase. The bit line BL and the source line are floated. The bit line and the source line become almost Verase by the forward current of the pn junction. The select gate SG is set to Verase so that no voltage stress is applied to the select gate insulating film 6. By the erase operation, the potential of the floating gate FG changes in the positive direction due to the tunnel current flowing through the tunnel insulating film 11, the threshold value of the memory cell becomes negative, and the data of the memory cell becomes "1".
[0032]
At the time of erasing, the bit line is set to Verase, so that the n-channel MOS transistors Qn2 to Qn5 connecting the bit line and the circuit controlling the bit line are made non-conductive, so that the bit line selection signals ENBU1, ENBU2, ENBD1, ENBD2 are 0V.
[0033]
At the time of writing, the control gate CG (for example, CG2) of the selected memory cell is set to the writing voltage Vprog (up to 20 V), the other control gates CG1, 3, 4 and the selection gate SG1 are Vm (up to 10V), and the selection gate SG2 Is 0V. When writing “0”, the bit line is set to 0 V, and when writing “1”, the bit line is set to Vmb (〜8 V).
[0034]
In the case of “0” writing, the potential of the floating gate FG changes in the negative direction due to the tunnel current flowing through the tunnel insulating film 11, the threshold value of the memory cell becomes positive, and the data of the memory cell becomes “0”. In the case of "1" writing, the charge does not move through the tunnel insulating film 11, so that the "1" state is maintained.
[0035]
At the time of writing when the bit line connected to Qn4 is selected, the bit line selection signal ENBD1 is set to Vm, and Vmb or 0V is supplied from the selected bit line control circuit 17 to the bit line in accordance with the data. The selection signal ENBD2 is set to 0V. At this time, the bit line selection signal ENBU2 becomes Vm to connect the non-selected bit line control circuit formed of the n-channel MOS transistor Qn1 provided at the other end of the bit line and the non-selected bit line connected to Qn3. , The bit line selection signal ENBU1 becomes 0V. The bit line bias signal BLBS also becomes Vm, the unselected bit line voltage VUBL which becomes Vmb at the time of writing is transferred to the unselected bit line, and the data of the unselected memory cells is held as it is before the writing operation.
[0036]
At the time of reading, when the bit line connected to Qn4 is selected, the bit line selection signal ENBD1 is set to Vcc, Vcc is supplied from the selected bit line control circuit 17 to the bit line, and then ENBD1 is set to 0V to change the bit. The line is floating. Thereafter, the selected control gate (for example, CG2) is set to 0V, and the other control gates CG1, CG3, CG4 are set to Vcc (for example, 5V). The select gates SG1 and SG2 are also set to Vcc. When the data of the memory cell is "0", the bit line remains at Vcc because the threshold value is positive. When the data of the memory cell is "1", the threshold value is negative and the potential of the bit line drops.
[0037]
After the potential of the bit line is determined by the data, the bit line selection signal ENBD1 becomes Vcc again, and the data of the bit line is sensed by the selected bit line control circuit 17.
[0038]
During this read operation, the bit line selection signals ENBU1 and ENBD2 are set to 0V, and ENBU2 is set to Vcc. The bit line bias signal BLBS is at Vcc, and the voltage VUBL is at 0V. Therefore, the non-selected bit line connected to Qn3 is fixed at 0 V during the read operation.
[0039]
From the above description, the bit line selection transistors Qn2 to Qn5 must be high withstand voltage transistors because the bit lines are set to Verase during the erase operation. However, the transistor does not need to be a high breakdown voltage transistor during the read / write operation.
The following (Table 1) summarizes the potential of each part during each operation.
[0040]
[Table 1]

[0041]
Hereinafter, examples of the present invention will be described.
(Example 1)
FIG. 6 is a plan view showing a configuration of a memory cell array and a bit line selection transistor of a NAND cell type EEPROM according to the first embodiment of the present invention. The same parts as those in FIG. 2 are denoted by the same reference numerals, and detailed description thereof will be omitted.
[0042]
Bit line select transistors Qn4 and Qn5 are formed adjacent to the NAND cell unit in a memory cell array formed on p-type well 9. Its source / drain is the same n-type diffusion layer 4 as the source / drain of the select transistor S, and its gate electrode is formed by the wiring layer 2. The gate length of the bit line selection transistor is the same as the gate length of the selection transistor. Specifically, the bit line selection transistors Qn4, 5 are formed at the same time as the selection transistors S by forming the bit line selection transistors Qn4, 5 simultaneously with the selection transistors S.
[0043]
The bit line selection signals ENBD1 and ENBD2 are wired in the wiring layer 1. The two bit lines are drawn out of the memory cell array as selected bit signal lines by the wiring layer 1 via bit line selection transistors, and are wired to the selected bit line control circuit 17 described above. The dimensions of the contact holes are the same in the memory cell array, and the dimensions of the n-type diffusion layer around the contact holes are also the same in the memory cell array. Only the dimension of the n-type diffusion layer around the contact hole of the wiring layer 1 serving as a signal line to the peripheral circuit is increased.
[0044]
As described above, according to the present embodiment, by configuring the bit line selection transistors Qn4 and Qn5 with the selection transistors S in the memory cell array, it is possible to process the bit line selection transistors while substantially maintaining the regular shape of the memory cell array. Thus, it is possible to avoid difficulty in processing the bit line selection transistor. In addition, the number of signal lines wired from the memory cell array region to the peripheral circuit is の of the number of bit lines, so that the wiring processing accuracy outside the memory cell array can be reduced. In addition, the dimensions of each wiring, contact hole, and n-type diffusion layer are made uniform, and the ease of processing is greatly improved.
[0045]
This embodiment can be similarly applied to the bit line selection transistors Qn2 and Qn3.
(Example 2)
FIG. 7 is a plan view showing the configuration of a memory cell array and bit line selection transistors of a NAND cell type EEPROM according to a second embodiment of the present invention. The same parts as those in FIG. 2 are denoted by the same reference numerals, and detailed description thereof will be omitted.
[0046]
Bit line select transistors Qn4 and Qn5 are formed adjacent to the NAND cell unit in a memory cell array formed on p-type well 9. The source / drain is the same n-type diffusion layer 4 as the source / drain of the selection transistor S, and the gate electrode is also formed of the same wiring layers 2 and 3 as the selection transistor S. The gate length and width of the bit line selection transistor are the same as the gate length and width of the selection transistor S. Further, the distance from the contact hole to the gate wired in the wiring layers 2 and 3 as the bit line selection signals ENBD1 and ENBD2 is the same as the distance from the selection gate SG1 of the selection transistor S1 to the contact hole.
[0047]
The width of the n-type diffusion layer 4 connecting the bit line select transistors Qn4 and Qn5 is the same as the width of the n-type diffusion layer serving as the source line of the memory cell array. The two bit lines are drawn out of the memory cell array as selected bit line signal lines by the wiring layer 1 via bit line selection transistors, and are wired to the selected bit line control circuit 17. The dimensions of the contact holes are the same in the memory cell array, and the dimensions of the n-type diffusion layer around the contact holes are also the same in the memory cell array.
[0048]
Also in this embodiment, by forming the bit line selection transistors Qn4, 5 simultaneously with the selection transistor S, the bit line selection transistors Qn4, 5 can be formed to have substantially the same shape as the selection transistor S. As can be easily understood from FIG. 7, the cross-sectional shapes of the bit line selection transistor and the selection transistor in the direction orthogonal to the bit line are the same. The gate length of the bit line selection transistor may be increased if necessary. Further, the distance between the gate and the contact hole may be increased as necessary. Further, the dimensions of each part can be appropriately changed so as to have a favorable effect on the processing.
[0049]
According to the present embodiment, the number of signal lines wired from the memory cell array region to the peripheral circuit is の of the number of bit lines, and the wiring processing accuracy outside the memory cell array can be reduced. In addition, the dimensions of each wiring, contact hole, and n-type diffusion layer are made uniform to facilitate processing. Then, the same effects as in the first embodiment can be obtained.
[0050]
This embodiment can be similarly applied to the bit line selection transistors Qn2 and Qn3. Further, in this embodiment, the NAND cell unit adjacent to the bit line selection transistor is a dummy unit and is not accessed.
(Example 3)
FIG. 8 is a plan view showing a configuration of a memory cell array and a bit line selection transistor of a NAND cell type EEPROM according to a third embodiment of the present invention. The same parts as those in FIG. 2 are denoted by the same reference numerals, and detailed description thereof will be omitted.
[0051]
This embodiment is very similar to the second embodiment shown in FIG. 7, but in FIG. 7, the width of the signal line formed by the wiring layer 1 drawn out and wired out of the memory cell array is increased from the middle. ing. On the other hand, in the embodiment shown in FIG. 8, this wiring is once connected to the wiring layer 2 through the contact hole 5 and returned to the wiring layer 1 again through the contact hole. This is because, when processing the wiring layer 1 with the minimum processing size, it is better to have the same processing size in consideration of the case where a phase shift mask is used.
[0052]
FIG. 9 is a diagram showing an equivalent circuit of the memory cell array and the bit line selection transistor shown in FIGS. Each embodiment is the same in an effective equivalent circuit. Bit line select transistors Qn2 to Qn5 are formed on p-type well 9. Therefore, the n-channel MOS transistor Qn1 is a high breakdown voltage transistor. Further, a high breakdown voltage n-channel MOS transistor Qn6 is newly provided.
[0053]
As described with reference to FIG. 5, reading / writing / erasing of the memory cell is performed.
(1) The bit line activation signal BLENB is set to Vcc at the time of reading, Vm at the time of writing, and 0 V at the time of erasing.
(2) The bit line selection signals ENBD1, ENBD2, ENBU1, and ENBU2 are set to Verase at the time of erasing.
(3) The bit line bias signal BLBS is set to 0 V at the time of erasing.
Is different.
[0054]
Further, although a high breakdown voltage MOS transistor Qn6 is newly required, Qn4 and 5 have a low breakdown voltage, and although the number of transistors is increased, a circuit area for forming these transistors Qn4, 5, and 6 is larger than that of the conventional one. Can also be reduced.
(Example 4)
FIG. 10 is a plan view showing a configuration of a memory cell array and bit line selection transistors of a NAND cell type EEPROM according to a fourth embodiment of the present invention. The same parts as those in FIG. 2 are denoted by the same reference numerals, and detailed description thereof will be omitted.
[0055]
Bit line selection transistors are Qn4,5 and n-channel D type MOS transistors QD3,4 And from These are formed adjacent to the NAND cell unit in the memory cell array formed on the p-type well 9. The source / drain is the same n-type diffusion layer 4 as the source / drain of the selection transistor S, and the gate electrode is also formed of the same wiring layers 2 and 3 as the selection transistor S.
[0056]
The gate length and width of these bit line selection transistors are the same as the gate length and width of selection transistor S. Further, the distance from the contact hole to the gate wired in the wiring layers 2 and 3 as the bit line selection signals ENBD1 and ENBD2 is the same as the distance from the selection gate SG1 of the selection transistor S1 to the contact hole. The width of the n-type diffusion layer 4 connecting the bit line select transistors Qn4 and Qn5 is the same as the width of the n-type diffusion layer serving as the source line of the memory cell array.
[0057]
The two bit lines are drawn out from the memory cell array as selected bit signal lines by the wiring layer 1 via the bit line selection transistor, and are wired to the selected bit line control circuit 17. The dimensions of the contact holes are the same in the memory cell array, and the dimensions of the n-type diffusion layer around the contact holes are also the same in the memory cell array. Only the size of the n-type diffusion layer around the contact hole of the wiring layer 1 serving as a signal line to the peripheral circuit is increased.
[0058]
As can be easily understood from FIG. 10, the bit line selection transistor and the selection transistor have the same cross-sectional shape in the direction perpendicular to the bit line. The gate length of the bit line selection transistor may be increased if necessary. Further, the distance between the gate and the contact hole may be increased as necessary. Further, the dimensions of each part can be appropriately changed so as to have a favorable effect on the processing.
[0059]
This embodiment can be similarly applied to the bit line selection transistors Qn2,3 and QD1,2.
According to the present embodiment, the number of signal lines wired from the memory cell array region to the peripheral circuit is の of the number of bit lines, and wiring processing accuracy outside the memory cell array can be relaxed. In addition, the dimensions of each wiring, contact hole, and n-type diffusion layer are uniform, which facilitates processing.
[0060]
FIG. 11 is a diagram showing an equivalent circuit of the memory cell array and the bit line selection transistor shown in FIG. The difference from the equivalent circuit of FIG. 9 is that n-channel D-type MOS transistors QD1, 2, 3, and 4 are connected in series to n-channel MOS transistors Qn2, 3, 4, and 5, respectively, as bit line selection transistors. It is. QD1 to QD4 have sufficiently low threshold values, and can transfer the bit line voltage Vmb when "1" is written even if the gate voltage is 0V. As a result, the QDs 1 to 4 can be effectively regarded as resistors in the circuit operation. Therefore, when these QDs 1 to 4 are omitted, the circuit becomes equivalent to the equivalent circuit of FIG. 9 and the operation is the same.
[0061]
Bit line select transistors Qn2 to Qn5 and QD1 to QD4 are formed on p-type well 9. Therefore, only n-channel MOS transistors Qn1 and Qn6 are high breakdown voltage transistors.
[0062]
The present invention is not limited to the embodiments described above. In the embodiment, two bit lines are bundled into one signal line by the bit line selection transistor. However, the same effect can be obtained even when arbitrary plural bit lines are bundled into one signal line. Further, although an example is shown in which the memory cell array is formed in the p-type well 9 and the peripheral circuit is formed in the p-type well 12, a semiconductor in which the memory cell array is formed regardless of the p-type or n-type, well or substrate. Similar effects can be obtained when the layer and the semiconductor layer on which the peripheral circuit is formed are different.
[0063]
According to the present invention, a bit line select transistor which is a part of a peripheral circuit is formed as a part of a memory cell array adjacent to a memory cell with the same transistor as a select transistor in a memory cell array, and the number of wirings drawn out to the peripheral circuit And processing of wiring and the like can be facilitated. This can be similarly applied to various semiconductor storage devices such as DRAM, SRAM, EPROM, and ROM irrespective of the EEPROM.
[0064]
In addition, when the potential of the well or substrate on which the memory cell array is formed and the well or substrate on which the peripheral circuit is formed are different in operation, by forming the bit line selection transistor on the well or substrate on which the memory cell array is formed, The number of special transistors associated with the potential difference can be reduced. The same effect can be obtained with various semiconductor storage devices such as DRAM, SRAM, EPROM, and ROM, regardless of the EEPROM. In addition, various modifications can be made without departing from the scope of the present invention.
[0065]
【The invention's effect】
As described above, according to the present invention, it is possible to form a bit line selection transistor which is a part of a peripheral circuit as a part of a memory cell array adjacent to a memory cell with the same transistor as a selection transistor in a memory cell array. In addition, the number of wirings drawn to peripheral circuits can be reduced, and processing of wirings and the like can be facilitated.
[0066]
In addition, when the potential of the well or substrate on which the memory cell array is formed and the well or substrate on which the peripheral circuit is formed are different in operation, by forming the bit line selection transistor on the well or substrate on which the memory cell array is formed, The number of special transistors (high breakdown voltage transistors) associated with the potential difference can be reduced.
[Brief description of the drawings]
FIG. 1 is a diagram showing an equivalent circuit of a memory cell portion of a NAND cell type EEPROM according to the present invention.
FIG. 2 is a plan view showing a structure of a memory cell array using a NAND cell unit.
FIG. 3 is a view showing a cross section taken along line XX ′ of FIG. 2;
FIG. 4 is a view showing a section taken along line YY ′ and ZZ ′ in FIG. 2;
FIG. 5 is a diagram showing an equivalent circuit of a memory cell array and a bit line control circuit according to the present invention.
FIG. 6 is a plan view showing the configuration of a memory cell array and bit line selection transistors of a NAND cell type EEPROM according to the first embodiment.
FIG. 7 is a plan view showing a configuration of a memory cell array and bit line selection transistors of a NAND cell type EEPROM according to a second embodiment.
FIG. 8 is a plan view showing the configuration of a memory cell array and bit line selection transistors of a NAND cell type EEPROM according to a third embodiment.
FIG. 9 is a diagram showing an equivalent circuit of a memory cell array and a bit line selection transistor in the first to third embodiments.
FIG. 10 is a plan view showing the configuration of a memory cell array and a bit line selection transistor of a NAND cell type EEPROM according to a fourth embodiment.
FIG. 11 is a diagram showing an equivalent circuit of a memory cell array and a bit line control circuit in a fourth embodiment.
[Explanation of symbols]
1: Wiring layer 2: Wiring layer
3: Wiring layer 4: N-type diffusion layer
5 Contact hole 6 Select gate insulating film
7 ... inter-gate insulating film 8 ... memory cell array part element isolation film
9 ... p-type well 10 ... n-type substrate
11 tunnel insulating film 12 p-type well
13 element isolation film 14 low concentration n-type diffusion layer
15: High concentration n-type diffusion layer 16: Peripheral gate insulating film
17 ... Selected bit line control circuit FG ... Floating gate
CG: Control gate SG: Select gate
BL: bit line M: memory cell
S: select transistor Qn: n-channel MOS transistor
QD: n-channel D-type MOS transistor

Claims

A memory cell array in which a sub-array including one or more memory cells and a memory cell unit including a selection transistor for selectively connecting the sub-array to a bit line are arranged in a matrix;
A selected bit signal line provided for each of a plurality of bit lines;
A bit line selection transistor provided adjacent to a memory cell unit at the same end of the bit line to selectively connect the plurality of bit lines to the selected bit signal line;
The memory cell unit and the bit line select transistor connected to the same bit line are formed on the same semiconductor layer surface surrounded by an element isolation region, and the gate electrodes of the select transistor and the bit line select transistor have a current path. A semiconductor memory device which is arranged in parallel so as to be in the same direction , and wherein the gate lengths of the selection transistor and the bit line selection transistor are substantially the same .

A sub-array composed of one or a plurality of memory cells, selectively consists select transistors for connecting the bit line Rume memory cell unit of this sub-array, a memory cell array arranged in a matrix,
A first selection bit signal line provided for each of the plurality of bit lines,
A second selection bit signal line provided one for each of the plurality of bit lines;
A first bit line select transistor provided adjacent to a memory cell unit at the same end of the bit line to selectively connect the plurality of bit lines to a first selected bit signal line;
In order to selectively connect the plurality of bit lines to a second selected bit signal line, a second bit line provided adjacent to the memory cell unit at the same end of the bit line opposite to the first bit line selection transistor And a bit line selection transistor of
The memory cell unit and the first and second bit line select transistors connected to the same bit line are formed on the same semiconductor layer surface surrounded by an element isolation region, and the select transistor and the first and second bit lines are connected to each other. A semiconductor memory device wherein the gate electrodes of the line selection transistors are arranged in parallel so that the current paths are in the same direction , and the gate lengths of the selection transistor and the bit line selection transistor are substantially the same .

A memory cell unit including a sub-array including one or a plurality of memory cells and a selection transistor for selectively connecting the sub-array to a bit line is formed in a matrix on the first semiconductor layer. An arranged memory cell array;
A selected bit signal line provided for each of a plurality of bit lines;
A bit line selection transistor provided on a first semiconductor layer adjacent to a memory cell unit at the same end of the bit line to selectively connect the plurality of bit lines to the selected bit signal line;
A bit line control circuit connected to the selected bit signal line and formed on a second semiconductor layer;
A semiconductor memory device, wherein the first and second semiconductor layers are of the same conductivity type, and at least one of the first and second semiconductor layers is covered with a reverse conductivity type semiconductor layer.

A memory cell unit including a sub-array including one or a plurality of memory cells and a selection transistor for selectively connecting the sub-array to a bit line is formed in a matrix on the first semiconductor layer. An arranged memory cell array;
A first selection bit signal line provided for each of the plurality of bit lines,
A second selection bit signal line provided one for each of the plurality of bit lines;
A first bit line provided on a first semiconductor layer adjacent to a memory cell unit at the same end of the bit line to selectively connect the plurality of bit lines to a first selected bit signal line; A select transistor;
In order to selectively connect the plurality of bit lines to a second selected bit signal line, a first semiconductor layer adjacent to a memory cell unit at the same end of a bit line opposite to a first bit line selection transistor A second bit line selection transistor provided above,
A first bit line control circuit connected to the first selected bit signal line and formed on the second semiconductor layer;
A second bit line control circuit connected to the second selected bit signal line and formed on the third semiconductor layer;
A semiconductor memory device, wherein the first, second, and third semiconductor layers are of the same conductivity type, and the first semiconductor layer is covered with a reverse conductivity type semiconductor layer.

A memory cell unit including a sub-array including one or a plurality of memory cells and a selection transistor for selectively connecting the sub-array to a bit line is formed in a matrix on the first semiconductor layer. An arranged memory cell array;
A selected bit signal line provided for each of a plurality of bit lines;
In order to selectively connect the plurality of bit lines to the selected bit signal line, the plurality of bit lines are provided on a first semiconductor layer adjacent to a memory cell unit at the same end of the bit line, and are connected to the plurality of bit lines. A low withstand voltage bit line selection transistor provided in
One of the plurality of low-breakdown-voltage bit line selection transistors is provided on a second semiconductor layer adjacent to the low-breakdown-voltage bit line selection transistor to connect the plurality of low-breakdown-voltage bit line selection transistors to the selection bit signal line. And a high withstand voltage bit line selection transistor provided for
A semiconductor memory device, wherein the first and second semiconductor layers are of the same conductivity type, and at least one of the first and second semiconductor layers is covered with a reverse conductivity type semiconductor layer.