JP3590361B2

JP3590361B2 - Integrated circuit device

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Publication number: JP3590361B2
Application number: JP2001097579A
Authority: JP
Inventors: 泰志上田; 透青木; 誠岡▲ざき▼; 展明野口
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2001-03-29
Filing date: 2001-03-29
Publication date: 2004-11-17
Anticipated expiration: 2021-03-29
Also published as: JP2002300021A

Description

【０００１】
【発明の属する技術分野】
本発明は、複数のバスにデータを出力する集積回路装置、及びプログラムに関するものである。
【０００２】
【従来の技術】
ＬＳＩは近年、大容量化・多端子化が進んでいる。特に、多端子化に伴いデータバス等のように多数の出力信号端子を同時駆動する場合、出力信号端子付近の電源・ＧＮＤに対しノイズが発生し、このノイズの発生した電源・ＧＮＤ付近に配置した入力信号に影響を与え、誤動作の原因となることがある。
【０００３】
また、ＣＭＯＳ集積回路の出力ドライバ回路は、高速化を実現しようとすると、出力ドライバの負荷容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが、回路誤動作の原因になる。
【０００４】
このような場合、連続して配置した同時駆動出力端子の間に電源・ＧＮＤ端子を追加したり、同時駆動出力端子を電源・ＧＮＤ端子が異なる信号端子群に分散して配置したりすることにより、電源・ＧＮＤに対するノイズの影響を低減する方法や、ノイズに弱い入力信号を同時駆動出力端子から遠ざけて配置し、入力信号に対するノイズの影響を回避する方法が従来より採られてきた。
【０００５】
また、回路的に同時駆動出力を回避する方法として、特開平３−４４１０８号公報や特開平３−２２２５１８号公報に示されるように、同時駆動出力信号をいくつかの組に分け、遅延要素を用いて変化点をずらし、電源・ＧＮＤに対するノイズの影響を低減する方法がある。
【０００６】
【発明が解決しようとする課題】
ＬＳＩの全体の端子数に占める同時駆動出力信号端子の割合が多い場合、上記従来の技術では、連続した同時駆動出力信号端子の間に電源・ＧＮＤ端子の追加を行い、さらに、ノイズに弱い入力信号端子を同時駆動出力信号端子群から遠ざけて配置する方法を採る。
【０００７】
しかし、同時駆動出力信号端子の割合が特に多い場合、ノイズに弱い入力信号端子を遠ざけて配置することが困難になり、入力信号に対する影響を回避することが出来なくなるという課題を有していた。
【０００８】
また、同時駆動出力信号の変化点をずらす方法は同時駆動出力信号を取り込む側のタイミング余裕を減少させることになり、高速のデータ転送に対して適応できないと言う課題も有していた。
【０００９】
本発明は、上記課題を考慮し、同時駆動出力信号端子の割合が多い場合であっても、入力信号に対する影響を回避することが出来る集積回路装置、及びプログラムを提供することを目的とするものある。
【００１０】
また、本発明は、上記課題を考慮し、同時駆動出力信号端子の割合が多い場合であっても、高速のデータ転送に対して適応できる集積回路、及びプログラムを提供することを目的とするものである。
【００１１】
【課題を解決するための手段】
上述した課題を解決するために、第１の本発明（請求項１に対応）は、複数のバスをそれぞれ駆動してデータを出力する複数のバスドライバと、
出力される前記データを取り込むためのストローブ信号を駆動するストローブ信号ドライバと、
前記複数のバスドライバが出力する現在のデータと次のデータとの異なるビット数を検出する変化ビット数検出ブロックと、
前記ストローブ信号ドライバが前記ストローブ信号を駆動するタイミングを、前記変化ビット数検出ブロックの検出結果に応じて変更するよう前記ストローブ信号ドライバを制御するタイミング生成ブロックとを備えた集積回路装置である。
【００１２】
また、第２の本発明（請求項２に対応）は、書き換え可能なレジスタであり、所定の設定値が設定されている変化ビット数設定レジスタを備え、
前記タイミング生成ブロックは、前記異なるビット数が、前記所定の設定値以上である場合、前記タイミングを変更するよう指示する第１の本発明に記載の集積回路装置である。
【００１３】
また、第３の本発明（請求項３に対応）は、書き換え可能なレジスタであり、所定の設定値が設定されているストローブ信号タイミング設定レジスタを有し、
前記タイミング生成ブロックは、前記所定の設定値を利用して、前記ストローブ信号ドライバが前記次のデータに対応する前記ストローブ信号のタイミングを変更する量を決定する第１の本発明に記載の集積回路装置である。
【００２０】
また、第４の本発明（請求項４に対応）は、複数のバスをそれぞれ駆動してデータを出力する複数のバスドライバと、
出力される前記データを取り込むためのストローブ信号を駆動するストローブ信号ドライバと、
前記複数のバスドライバが前記データを出力するタイミングと、前記ストローブ信号ドライバが前記ストローブ信号を出力するタイミングとの間隔を検出する変化間隔検出ブロックと、
前記ストローブ信号ドライバが前記ストローブ信号を駆動するタイミングを前記変化間隔検出ブロックの検出結果に応じて変更するよう前記ストローブ信号ドライバを制御するタイミング生成ブロックとを備えた集積回路装置である。
【００２１】
また、第５の本発明（請求項５に対応）は、書き換え可能なレジスタであり、所定の設定値が設定されている変化間隔設定レジスタを備え、
前記タイミング生成ブロックは、検出された前記間隔が、前記所定の設定値以下である場合、前記タイミングを変更する第４の本発明に記載の集積回路装置である。
【００２２】
また、第６の本発明（請求項６に対応）は、書き換え可能なレジスタであり、所定の設定値が設定されているストローブ信号タイミング設定レジスタを有し、
前記タイミング生成ブロックは、前記所定の設定値によって、前記データに対応する前記ストローブ信号のタイミングを変更する量を決定する第４の本発明に記載の集積回路装置である。
【００２３】
また、第７の本発明（請求項７に対応）は、データを出力するスルーレートをコントロールするスルーレートコントロール手段を有し、複数のバスをそれぞれ駆動して前記データを出力する複数のバスドライバと、
前記複数のバスドライバが前記データを出力するタイミングと、前記ストローブ信号ドライバが前記ストローブ信号を出力するタイミングとの間隔を検出する変化間隔検出ブロックと、
前記変化間隔検出ブロックの検出結果に応じて、前記スルーレートを変更するよう前記複数のバスドライバを制御するタイミング生成ブロックとを備えた集積回路装置である。
【００２４】
また、第８の本発明（請求項８に対応）は、書き換え可能なレジスタであり、所定の設定値が設定されている変化間隔設定レジスタを備え、
前記タイミング生成ブロックは、検出された前記間隔が、前記所定の設定値以下である場合、前記スルーレートを小さくするよう指示する第７の本発明に記載の集積回路装置である。
【００２５】
また、第９の本発明（請求項９に対応）は、出力するデータに対応する出力電流をコントロールする出力電流コントロール手段を有し、複数のバスをそれぞれ駆動して前記データを出力する複数のバスドライバと、
前記複数のバスドライバが前記データを出力するタイミングと、前記ストローブ信号ドライバが前記ストローブ信号を出力するタイミングとの間隔を検出する変化間隔検出ブロックと、
前記変化間隔検出ブロックの検出結果に応じて、前記出力電流を変更するよう前記複数のバスドライバを制御するタイミング生成ブロックとを備えた集積回路装置である。
【００２６】
また、第１０の本発明（請求項１０に対応）は、書き換え可能なレジスタであり、所定の設定値が設定されている変化間隔設定レジスタを備え、
前記タイミング生成ブロックは、検出された前記間隔が、前記所定の設定値以下である場合、前記出力電流を少なくする前記出力電流コントロール手段を制御する第９の本発明に記載の集積回路装置である。
【００２７】
また、第１１の本発明（請求項１１に対応）は、複数のバスをそれぞれ駆動して前記データを出力する複数のバスドライバと、
前記複数のバスドライバにそれぞれ入力される、前記データの各信号の位相をコントロールする位相コントロール手段と、
前記複数のバスドライバが前記データを出力するタイミングと、前記ストローブ信号ドライバが前記ストローブ信号を出力するタイミングとの間隔を検出する変化間隔検出ブロックと、
前記変化間隔検出ブロックの検出結果に応じて、前記位相をコントロールするよう前記位相コントロール手段を制御するタイミング生成ブロックとを備えた集積回路装置である。
【００２８】
また、第１２の本発明（請求項１２に対応）は、書き換え可能なレジスタであり、所定の設定値が設定されている変化間隔設定レジスタを備え、
前記タイミング生成ブロックは、検出された前記間隔が、前記所定の設定値以下である場合、前記データの各信号が同時に変化することを抑制するように、前記位相をコントロールするよう指示する第１１の本発明に記載の集積回路装置である。
【００２９】
また、第１３の本発明（請求項１３に対応）は、前記タイミング生成ブロックの機能は、外部から停止させることが可能である第１〜１２の本発明のいずれかに記載の集積回路装置である。
【００３０】
また、第１４の本発明（請求項１４に対応）は、前記スルーレートコントロール手段の機能は、外部から停止させることが可能である第７の本発明に記載の集積回路装置である。
【００３１】
また、第１５の本発明（請求項１５に対応）は、前記出力電流コントロール手段の機能は、外部から停止させることが可能である第９の本発明に記載の集積回路装置である。
【００３２】
また、第１６の本発明（請求項１６に対応）は、前記位相コントロール手段の機能は、外部から停止させることが可能である第１１の本発明に記載の集積回路装置である。
【００３３】
また、第１７の本発明（請求項１７に対応）は、複数のバスをそれぞれ駆動してデータを出力する複数のバスドライバと、
出力される前記データを取り込むためのストローブ信号を駆動するストローブ信号ドライバと、
前記複数のバスドライバが出力する現在のデータと次のデータとの異なるビット数を検出する変化ビット数検出ブロックと、
前記複数のバスドライバが前記データを出力するタイミングと、前記ストローブ信号ドライバが前記ストローブ信号を出力するタイミングとの間隔を検出する変化間隔検出ブロックと、
前記ストローブ信号ドライバが前記ストローブ信号を駆動するタイミングを前記変化ビット数検出ブロックの検出結果と前記変化間隔検出ブロックの検出結果とに応じて変更するよう前記ストローブ信号ドライバを制御するタイミング生成ブロックとを備えた集積回路装置である。
【００３４】
また、第１８の本発明（請求項１８に対応）は、第１の本発明に記載の集積回路装置の、複数のバスをそれぞれ駆動してデータを出力する複数のバスドライバと、
出力される前記データを取り込むためのストローブ信号を駆動するストローブ信号ドライバと、
前記複数のバスドライバが出力する現在のデータと次のデータとの異なるビット数を検出する変化ビット数検出ブロックと、
前記ストローブ信号ドライバが前記ストローブ信号を駆動するタイミングを、前記変化ビット数検出ブロックの検出結果に応じて変更するよう前記ストローブ信号ドライバを制御するタイミング生成ブロックとの全部または一部としてコンピュータを機能させるためのプログラムである。
【００３８】
また、第１９の本発明（請求項１９に対応）は、第４の本発明に記載の集積回路装置の、複数のバスをそれぞれ駆動してデータを出力する複数のバスドライバと、
出力される前記データを取り込むためのストローブ信号を駆動するストローブ信号ドライバと、
前記複数のバスドライバが前記データを出力するタイミングと、前記ストローブ信号ドライバが前記ストローブ信号を出力するタイミングとの間隔を検出する変化間隔検出ブロックと、
前記ストローブ信号ドライバが前記ストローブ信号を駆動するタイミングを前記変化間隔検出ブロックの検出結果に応じて変更するよう前記ストローブ信号ドライバを制御するタイミング生成ブロックとの全部または一部としてコンピュータを機能させるためのプログラムである。
【００３９】
また、第２０の本発明（請求項２０に対応）は、第７の本発明に記載の集積回路装置の、データを出力するスルーレートをコントロールするスルーレートコントロール手段を有し、複数のバスをそれぞれ駆動して前記データを出力する複数のバスドライバと、
前記複数のバスドライバが前記データを出力するタイミングと、前記ストローブ信号ドライバが前記ストローブ信号を出力するタイミングとの間隔を検出する変化間隔検出ブロックと、
前記変化間隔検出ブロックの検出結果に応じて、前記スルーレートを変更するよう前記複数のバスドライバを制御するタイミング生成ブロックとの全部または一部としてコンピュータを機能させるためのプログラムである。
【００４０】
また、第２１の本発明（請求項２１に対応）は、第９の本発明に記載の集積回路装置の、出力するデータに対応する出力電流をコントロールする出力電流コントロール手段を有し、複数のバスをそれぞれ駆動して前記データを出力する複数のバスドライバと、
前記複数のバスドライバが前記データを出力するタイミングと、前記ストローブ信号ドライバが前記ストローブ信号を出力するタイミングとの間隔を検出する変化間隔検出ブロックと、
前記変化間隔検出ブロックの検出結果に応じて、前記出力電流を変更するよう前記複数のバスドライバを制御するタイミング生成ブロックとの全部または一部としてコンピュータを機能させるためのプログラムである。
【００４１】
また、第２２の本発明（請求項２２に対応）は、第１１の本発明に記載の集積回路装置の、複数のバスをそれぞれ駆動して前記データを出力する複数のバスドライバと、
前記複数のバスドライバにそれぞれ入力される、前記データの各信号の位相をコントロールする位相コントロール手段と、
前記複数のバスドライバが前記データを出力するタイミングと、前記ストローブ信号ドライバが前記ストローブ信号を出力するタイミングとの間隔を検出する変化間隔検出ブロックと、
前記変化間隔検出ブロックの検出結果に応じて、前記位相をコントロールするよう前記位相コントロール手段を制御するタイミング生成ブロックとの全部または一部としてコンピュータを機能させるためのプログラムである。
【００４２】
また、第２３の本発明（請求項２３に対応）は、第１７の本発明に記載の集積回路装置の、複数のバスをそれぞれ駆動してデータを出力する複数のバスドライバと、
出力される前記データを取り込むためのストローブ信号を駆動するストローブ信号ドライバと、
前記複数のバスドライバが出力する現在のデータと次のデータとの異なるビット数を検出する変化ビット数検出ブロックと、
前記複数のバスドライバが前記データを出力するタイミングと、前記ストローブ信号ドライバが前記ストローブ信号を出力するタイミングとの間隔を検出する変化間隔検出ブロックと、
前記ストローブ信号ドライバが前記ストローブ信号を駆動するタイミングを前記変化ビット数検出ブロックの検出結果と前記変化間隔検出ブロックの検出結果とに応じて変更するよう前記ストローブ信号ドライバを制御するタイミング生成ブロックとの全部または一部としてコンピュータを機能させるためのプログラムである。
【００４３】
前記課題を解決するために、本発明の集積回路装置は、一例として、複数のバスと、前記複数のバス各々に接続され、前記複数のバス各々を駆動するための複数のバスドライバと、前記複数のバスのデータを取りこむためのストローブ信号と、前記ストローブ信号を駆動するためのドライバを備えた集積回路装置において、前記複数のバスの現在のデータと次のデータとの異なるビット数を検出する手段や、前記複数のバスの現在のデータが次のデータに変化するまでの時間を検出する手段を持ち、前記検出結果によって、次のデータに対する前記ストローブ信号のタイミングを変更するように構成したものである。これにより、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングでストローブ信号を遅延させることが可能となり、高速のデータ転送時でも同時駆動出力信号を取り込む側のタイミング余裕を十分確保することができ、安定したデータ転送ができる集積回路装置を実現することができる。さらにデータバスの位相をずらす、あるいはスルーレートコントロールを実施する、あるいは出力電流能力変更することにより、同時に動作するドライバの数を減らしたり、出力ドライバの負荷容量を充放電する電流を減らすことができ、出力同時変化端子付近の電源・ＧＮＤに対する影響の最大値が低減される。
【００４４】
【発明の実施の形態】
以下に、本発明の実施の形態を図面を参照して説明する。
【００４５】
本発明は、一例として、複数のバスと、前記複数のバス各々に接続され、前記複数のバス各々を駆動するための複数のバスドライバと、前記複数のバスのデータを取りこむためのストローブ信号と、前記ストローブ信号を駆動するためのドライバを備えた集積回路装置において、前記複数のバスの現在のデータと次のデータとの異なるビット数を検出する変化ビット検出手段を持ち、前記変化ビット検出手段の検出結果によって、次のデータに対する前記ストローブ信号のタイミングを変更することを特徴とした集積回路装置であり、これにより、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングでストローブ信号を遅延させることが可能となり安定したデータ転送が実現できる。
【００４６】
また、本発明は、一例として、上記発明の集積回路装置において、前記複数のバスの現在のデータと次のデータとの異なるビット数を検出する変化ビット検出手段に、書き換え可能な変化ビット数設定レジスタを備え、変化ビット数設定レジスタに対する設定値と変化するビット数を比較する事により、次のデータに対する前記ストローブ信号のタイミングを変更することを特徴とした集積回路装置であり、これにより、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングで外部から設定する設定値に応じてストローブ信号を遅延させることが選択可能となり安定したデータ転送が実現できる。
【００４７】
また、本発明は、一例として、上記発明の集積回路装置において、前記ストローブ信号のタイミングを変更する手段に、書き換え可能なストローブ信号タイミング設定レジスタ備え、ストローブ信号タイミング設定レジスタに対する設定値によって、次のデータに対する前記ストローブ信号のタイミングを変更する量を変更する手段を備えた集積回路装置であり、これにより、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングで外部から設定する設定値に応じてストローブ信号を遅延させる量を変更することが可能となり安定したデータ転送が実現できる。
【００４８】
また、本発明は、一例として、上記発明の集積回路装置において、前記ストローブ信号のタイミングを変更する手段を、外部から停止させることができるような手段を備えた集積回路装置であり、これによりいかなる場合もストローブ信号を遅延させないように制御することが可能である。
【００４９】
また、本発明は、一例として、上記発明の集積回路装置において、前記複数のバスドライバに、スルーレートコントロール手段を備えた集積回路装置であり、これにより、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングで出力ドライバの負荷容量を充放電する電流を減らすことができ、出力同時変化端子付近の電源・ＧＮＤに対する影響の最大値が低減することが可能となり安定したデータ転送が実現できる。
【００５０】
また、本発明は、一例として、上記発明の集積回路装置において、前記複数のバスの現在のデータと次のデータとの異なるビット数を検出する前記変化ビット検出手段の検出結果によってスルーレートコントロールを実施することを特徴とした集積回路装置であり、これにより、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングで出力ドライバの負荷容量を充放電する電流を減らすことができ、出力同時変化端子付近の電源・ＧＮＤに対する影響の最大値が低減することが可能となり安定したデータ転送が実現できる。
【００５１】
また、本発明は、一例として、上記発明の集積回路装置において、前記複数のバスの現在のデータと次のデータとの異なるビット数を検出する前記変化ビット検出手段に、書き換え可能な前記変化ビット数設定レジスタを備え、変化ビット数設定レジスタに対する設定値と変化するビット数を比較する事によってスルーレートコントロールを実施することを特徴とした集積回路装置であり、これにより、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングで外部から設定する設定値に応じてスルーレートコントロールを実施することが選択可能となり、出力ドライバの負荷容量を充放電する電流を減らすことができ、出力同時変化端子付近の電源・ＧＮＤに対する影響の最大値が低減することが可能となり安定したデータ転送が実現できる。
【００５２】
また、本発明は、一例として、上記発明の集積回路装置において、前記スルーレートコントロール手段を、外部から停止させることができるような手段を備えた集積回路装置であり、これによりいかなる場合もスルーレートコントロールを実施しないように制御することが可能である。
【００５３】
また、本発明は、一例として、上記発明の集積回路装置において、前記複数のバスドライバに、出力電流をコントロールする手段を備えた集積回路装置であり、これにより、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングで出力ドライバの負荷容量を充放電する電流を減らすことができ、出力同時変化端子付近の電源・ＧＮＤに対する影響の最大値が低減することが可能となり安定したデータ転送が実現できる。
【００５４】
また、本発明は、一例として、上記発明の集積回路装置において、前記複数のバスの現在のデータと次のデータとの異なるビット数を検出する前記変化ビット検出手段の検出結果によって出力電流をコントロールする手段を実施することを特徴とした集積回路装置であり、これにより、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングで出力ドライバの負荷容量を充放電する電流を減らすことができ、出力同時変化端子付近の電源・ＧＮＤに対する影響の最大値が低減することが可能となり安定したデータ転送が実現できる。
【００５５】
また、本発明は、一例として、上記発明の集積回路装置において、前記複数のバスの現在のデータと次のデータとの異なるビット数を検出する前記変化ビット検出手段に、書き換え可能な前記変化ビット数設定レジスタを備え、変化ビット数設定レジスタに対する設定値と変化するビット数を比較する事によって出力電流をコントロールする手段を実施することを特徴とした集積回路装置であり、これにより、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングで外部から設定する設定値に応じて出力電流をコントロールすることが選択可能となり、出力ドライバの負荷容量を充放電する電流を減らすことができ、出力同時変化端子付近の電源・ＧＮＤに対する影響の最大値が低減することが可能となり安定したデータ転送が実現できる。
【００５６】
また、本発明は、一例として、上記発明の集積回路装置において、前記出力電流をコントロールする手段を、外部から停止させることができるような手段を備えた集積回路装置であり、これによりいかなる場合も出力電流をコントロールしないように制御することが可能である。
【００５７】
また、本発明は、一例として、上記本発明の集積回路装置において、前記複数のバスドライバに入力される信号の位相をずらし、同時に動作するドライバの数を減らす手段を備えた集積回路装置であり、これにより、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングで出力ドライバの負荷容量を充放電する電流を減らすことができ、出力同時変化端子付近の電源・ＧＮＤに対する影響の最大値が低減することが可能となり安定したデータ転送が実現できる。
【００５８】
また、本発明は、一例として、上記発明の集積回路装置において、前記複数のバスの現在のデータと次のデータとの異なるビット数を検出する前記変化ビット検出手段の検出結果によって位相をずらすかどうかコントロールする手段を実施することを特徴とした集積回路装置であり、これにより、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングで出力ドライバの負荷容量を充放電する電流を減らすことができ、出力同時変化端子付近の電源・ＧＮＤに対する影響の最大値が低減することが可能となり安定したデータ転送が実現できる。
【００５９】
また、本発明は、一例として、上記発明の集積回路装置において、前記複数のバスの現在のデータと次のデータとの異なるビット数を検出する変化ビット検出手段に、書き換え可能な前記変化ビット数設定レジスタを備え、変化ビット数設定レジスタに対する設定値と変化するビット数を比較する事によって位相をずらすかどうかコントロールする手段を実施することを特徴とした集積回路装置であり、これにより、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングで外部から設定する設定値に応じて位相をずらすかどうかコントロールすることが選択可能となり、出力ドライバの負荷容量を充放電する電流を減らすことができ、出力同時変化端子付近の電源・ＧＮＤに対する影響の最大値が低減することが可能となり安定したデータ転送が実現できる。
【００６０】
また、本発明は、一例として、上記発明の集積回路装置において、前記複数のバスドライバに入力される信号の位相をずらし、同時に動作するドライバの数を減らす手段を、外部から停止させることができるような手段を備えた集積回路装置であり、これによりいかなる場合も位相をずらさないように制御することが可能である。
【００６１】
また、本発明は、一例として、複数のバスと、前記複数のバス各々に接続され、前記複数のバス各々を駆動するための複数のバスドライバと、前記複数のバスのデータを取りこむためのストローブ信号と、前記ストローブ信号を駆動するためのドライバを備えた集積回路装置において、前記複数のバスのデータが変化してから前記ストローブ信号が出力されるまでの間隔を検出する変化間隔検出手段を持ち、前記変化間隔検出手段の検出結果によって、次のデータに対する前記ストローブ信号のタイミングを変更することを特徴としたデータ集積回路装置であり、これにより、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングでストローブ信号を遅延させることが可能となり安定したデータ転送が実現できる。
【００６２】
また、本発明は、一例として、上記発明の集積回路装置において、前記複数のバスのデータが変化してから前記ストローブ信号が出力されるまでの間隔を検出する変化間隔検出手段に、書き換え可能な変化間隔設定レジスタを備え、変化間隔設定レジスタに対する設定値と検出した変化間隔を比較する事により、次のデータに対する前記ストローブ信号のタイミングを変更することを特徴とした集積回路装置であり、これにより、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングで外部から設定する設定値に応じてストローブ信号を遅延させることが選択可能となり安定したデータ転送が実現できる。
【００６３】
また、本発明は、一例として、上記発明の集積回路装置において、前記ストローブ信号のタイミングを変更する手段に、書き換え可能なストローブ信号タイミング設定レジスタを備え、ストローブ信号タイミング設定レジスタに対する設定値によって、次のデータに対する前記ストローブ信号のタイミングを変更する量を変更する手段を備えた集積回路装置であり、これにより、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングで外部から設定する設定値に応じてストローブ信号を遅延させる量を変更することが可能となり安定したデータ転送が実現できる。
【００６４】
また、本発明は、一例として、上記発明の集積回路装置において、前記ストローブ信号のタイミングを変更する手段を、外部から停止させることができるような手段を備えた集積回路装置であり、これによりいかなる場合もストローブ信号を遅延させないように制御することが可能である。
【００６５】
また、本発明は、一例として、上記発明の集積回路装置において、前記複数のバスドライバに、スルーレートコントロール手段を備えた集積回路装置であり、これにより、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングで出力ドライバの負荷容量を充放電する電流を減らすことができ、出力同時変化端子付近の電源・ＧＮＤに対する影響の最大値が低減することが可能となり安定したデータ転送が実現できる。
【００６６】
また、本発明は、一例として、上記発明の集積回路装置において、前記複数のバスのデータが変化してから前記ストローブ信号が出力されるまでの間隔を検出する変化間隔検出手段の検出結果によってスルーレートコントロールを実施することを特徴とした集積回路装置であり、これにより、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングで出力ドライバの負荷容量を充放電する電流を減らすことができ、出力同時変化端子付近の電源・ＧＮＤに対する影響の最大値が低減することが可能となり安定したデータ転送が実現できる。
【００６７】
また、本発明は、一例として、上記発明の集積回路装置において、前記複数のバスのデータが変化してから前記ストローブ信号が出力されるまでの間隔を検出する変化間隔検出手段に、書き換え可能な変化間隔設定レジスタを備え、変化間隔設定レジスタに対する設定値と検出した変化間隔を比較する事によってスルーレートコントロールを実施することを特徴とした集積回路装置であり、これにより、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングで外部から設定する設定値に応じてスルーレートコントロールを実施することが選択可能となり、出力ドライバの負荷容量を充放電する電流を減らすことができ、出力同時変化端子付近の電源・ＧＮＤに対する影響の最大値が低減することが可能となり安定したデータ転送が実現できる。
【００６８】
また、本発明は、一例として、上記発明の集積回路装置において、前記スルーレートコントロール手段を、外部から停止させることができるような手段を備えた集積回路装置であり、これによりいかなる場合もスルーレートコントロールを実施しないように制御することが可能である。
【００６９】
また、本発明は、一例として、上記発明の集積回路装置において、前記複数のバスドライバに、出力電流をコントロールする手段を備えた集積回路装置であり、これにより、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングで出力ドライバの負荷容量を充放電する電流を減らすことができ、出力同時変化端子付近の電源・ＧＮＤに対する影響の最大値が低減することが可能となり安定したデータ転送が実現できる。
【００７０】
また、本発明は、一例として、上記発明の集積回路装置において、前記複数のバスのデータが変化してから前記ストローブ信号が出力されるまでの間隔を検出する変化間隔検出手段の検出結果によって出力電流をコントロールする手段を実施することを特徴とした集積回路装置であり、これにより、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングで出力ドライバの負荷容量を充放電する電流を減らすことができ、出力同時変化端子付近の電源・ＧＮＤに対する影響の最大値が低減することが可能となり安定したデータ転送が実現できる。
【００７１】
また、本発明は、一例として、上記発明の集積回路装置において、前記複数のバスのデータが変化してから前記ストローブ信号が出力されるまでの間隔を検出する変化間隔検出手段に、書き換え可能な変化間隔設定レジスタを備え、変化間隔設定レジスタに対する設定値と検出した変化間隔を比較する事によって出力電流をコントロールする手段を実施することを特徴とした集積回路装置であり、これにより、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングで外部から設定する設定値に応じて出力電流をコントロールすることが選択可能となり、出力ドライバの負荷容量を充放電する電流を減らすことができ、出力同時変化端子付近の電源・ＧＮＤに対する影響の最大値が低減することが可能となり安定したデータ転送が実現できる。
【００７２】
また、本発明は、一例として、上記発明の集積回路装置において、前記出力電流をコントロールする手段を、外部から停止させることができるような手段を備えた集積回路装置であり、これによりいかなる場合も出力電流をコントロールしないように制御することが可能である。
【００７３】
また、本発明は、一例として、上記発明の集積回路装置において、前記複数のバスドライバに入力される信号の位相をずらし、同時に動作するドライバの数を減らす手段を備えた集積回路装置であり、これにより、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングで出力ドライバの負荷容量を充放電する電流を減らすことができ、出力同時変化端子付近の電源・ＧＮＤに対する影響の最大値が低減することが可能となり安定したデータ転送が実現できる。
【００７４】
また、本発明は、一例として、上記発明の集積回路装置において、前記複数のバスのデータが変化してから前記ストローブ信号が出力されるまでの間隔を検出する変化間隔検出手段の検出結果によって位相をずらすかどうかコントロールする手段を実施することを特徴とした集積回路装置であり、これにより、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングで出力ドライバの負荷容量を充放電する電流を減らすことができ、出力同時変化端子付近の電源・ＧＮＤに対する影響の最大値が低減することが可能となり安定したデータ転送が実現できる。
【００７５】
また、本発明は、一例として、上記発明の集積回路装置において、前記複数のバスのデータが変化してから前記ストローブ信号が出力されるまでの間隔を検出する変化間隔検出手段に、書き換え可能な変化間隔設定レジスタを備え、変化間隔設定レジスタに対する設定値と検出した変化間隔を比較する事によって位相をずらすかどうかコントロールする手段を実施することを特徴とした集積回路装置であり、これにより、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングで外部から設定する設定値に応じて位相をずらすかどうかコントロールすることが選択可能となり、出力ドライバの負荷容量を充放電する電流を減らすことができ、出力同時変化端子付近の電源・ＧＮＤに対する影響の最大値が低減することが可能となり安定したデータ転送が実現できる。
【００７６】
また、本発明は、一例として、上記発明の集積回路装置において、前記複数のバスドライバに入力される信号の位相をずらし、同時に動作するドライバの数を減らす手段を、外部から停止させることができるような手段を備えた集積回路装置であり、これによりいかなる場合も位相をずらすないように制御することが可能である。
【００７７】
また、本発明は、一例として、複数のバスと、前記複数のバス各々に接続され、前記複数のバス各々を駆動するための複数のバスドライバと、前記複数のバスのデータを取りこむためのストローブ信号と、前記ストローブ信号を駆動するためのドライバを備えた集積回路装置において、前記複数のバスの現在のデータと次のデータとの異なるビット数を検出する変化ビット検出手段、前記複数のバスの現在のデータから次のデータに変わるまでの間隔を検出する変化間隔検出手段を持ち、前記複数のバスの現在のデータと次のデータとの異なるビット数の検出結果と前記複数のバスの現在のデータから次のデータに変わるまでの間隔の検出結果によって、次のデータに対する前記ストローブ信号のタイミングを変更することを特徴とした集積回路装置であり、これにより、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングでストローブ信号を遅延させることが可能となり安定したデータ転送が実現できる。
【００７８】
（実施の形態１）
まず、実施の形態１について、図１及び図２を用いて説明する。図１は、本発明の実施の形態１における集積回路装置の信号処理を示すブロック図であり、図２は、図１の主要な信号のタイミングチャートである。
【００７９】
本実施の形態の集積回路装置は、図２に示すシステムクロックを基準にして動作している。図１において、出力データが準備できると出力ラッチ信号１４０と出力内部データＤ０＿ＩＮ１００、Ｄ１＿ＩＮ１１０、Ｄ２＿ＩＮ１２０、Ｄ３＿ＩＮ１３０が入力される。出力内部データＤ０＿ＩＮ１００、Ｄ１＿ＩＮ１１０、Ｄ２＿ＩＮ１２０、Ｄ３＿ＩＮ１３０は、データラッチ１０１、１１１、１２１、１３１によって出力ラッチ信号１４０のタイミングでそれぞれラッチされる。ラッチされた出力ラッチデータ１０２、１１２、１２２、１３２は、それぞれ出力バッファ１０３、１１３、１２３、１３３を通して出力信号Ｄ０＿ＯＵＴ１０４、Ｄ１＿ＯＵＴ１１４、Ｄ２＿ＯＵＴ１２４、Ｄ３＿ＯＵＴ１３４として外部に出力される。
【００８０】
出力ラッチ信号１４０は、同時にストローブ生成ブロック１４１にも入力され、通常は許可されているデータ転送レート内でデータのセットアップとホールド時間が最も確保できるタイミングまで遅延させる処理が施され、ストローブ内部信号１４２となる。ストローブ内部信号１４２は、出力バッファ１４３を通してストローブ信号１４４として外部に出力される。
【００８１】
なお、ストローブ信号１４４とは、出力信号Ｄ０＿ＯＵＴ１０４、Ｄ１＿ＯＵＴ１１４、Ｄ２＿ＯＵＴ１２４、Ｄ３＿ＯＵＴ１３４を外部の装置が取り込むためのタイミングを示す信号である。
【００８２】
またストローブ生成ブロック１４１には、出力ラッチ信号１４０の他に出力内部データＤ０＿ＩＮ１００、Ｄ１＿ＩＮ１１０、Ｄ２＿ＩＮ１２０、Ｄ３＿ＩＮ１３０、出力ラッチデータ１０２、１１２、１２２、１３２、変化ビット数設定レジスタ１５０、タイミング設定レジスタ１６０、イネーブル信号１７０、及び変化間隔設定レジスタ１８０が入力される。
【００８３】
ストローブ生成ブロック１４１の内部は、変化ビット数検出ブロック１５１、変化間隔検出ブロック１８１、タイミング生成ブロック１６１で構成される。
【００８４】
変化ビット数検出ブロック１５１は、出力ラッチ信号１４０のタイミングで出力内部データＤ０＿ＩＮ１００、Ｄ１＿ＩＮ１１０、Ｄ２＿ＩＮ１２０、Ｄ３＿ＩＮ１３０とそれぞれに対応する出力ラッチデータ１０２、１１２、１２２、１３２とのビットの異なっている数を検出する。
【００８５】
例えばＤ０＿ＩＮ１００と出力ラッチデータ１０２とのビットが異なっており、Ｄ１＿ＩＮ１１０と出力ラッチデータ１１２とのビットが等しく、Ｄ２＿ＩＮ１２０と出力ラッチデータ１２２とのビットが等しく、Ｄ３＿ＩＮ１３０と出力ラッチデータ１３２とのビットが異なっている場合には、変化ビット数検出ブロック１５１は、上記のビットの異なっている数として２を検出することになる。
【００８６】
そして、変化ビット数検出ブロック１５１は、検出したビット数が変化ビット数設定レジスタ１５０以上のときに、タイミング生成ブロック１６１に対してビットタイミング変更信号１５２を出力する。
【００８７】
例えば、変化ビット数設定レジスタ１５０の値が３に設定されている場合、変化ビット数検出ブロック１５１が検出した数が２以下である場合には、変化ビット数検出ブロック１５１は、タイミング生成ブロック１６１に対してビットタイミング変更信号１５２を出力しない。これに対して、変化ビット数検出ブロック１５１が検出した数が３以上である場合には、変化ビット数検出ブロック１５１は、タイミング生成ブロック１６１に対してビットタイミング変更信号１５２を出力する。
【００８８】
変化間隔検出ブロック１８１は、出力ラッチ信号１４０とストローブ内部信号１４２の間隔を検出するブロックで、検出した間隔が変化間隔設定レジスタ１８０より小さいときに、タイミング生成ブロック１６１に対して間隔タイミング変更信号１８２を出力する。
【００８９】
例えば、変化間隔設定レジスタ１８０の値が１に設定されている場合、変化間隔検出ブロック１８１が、出力ラッチ信号１４０とストローブ内部信号１４２との間隔が０クロックであることを検出した場合には、変化間隔検出ブロック１８１は、タイミング生成ブロック１６１に対して間隔タイミング変更信号１８２を出力する。これに対して、変化間隔検出ブロック１８１が、出力ラッチ信号１４０とストローブ内部信号１４２との間隔が１クロック以上であることを検出した場合には、変化間隔検出ブロック１８１は、タイミング生成ブロック１６１に対して間隔タイミング変更信号１８２を出力しない。
【００９０】
タイミング生成ブロック１６１は、イネーブル信号１７０が有効な状態のときにビットタイミング変更信号１５２あるいは間隔タイミング変更信号１８２をうけつけると、タイミング設定レジスタ１６０で設定されてる時間、出力ラッチ信号１４０を遅延させてストローブ内部信号１４２として出力する。
【００９１】
例えば、タイミング設定レジスタ１６０で設定されている時間が１クロックである場合、タイミング生成ブロック１６１は、イネーブル信号１７０が有効な状態のときにビットタイミング変更信号１５２あるいは間隔タイミング変更信号１８２をうけつけると、１クロックだけ出力ラッチ信号１４０を遅延させてストローブ内部信号１４２として出力する。
【００９２】
このようにして生成されストローブ内部信号１４２は、出力バッファ１４３を通してストローブ信号１４４として外部に出力される。
【００９３】
また、本実施の形態の集積回路装置は、上述したようにイネーブル信号１７０によって、タイミング生成ブロック１６１、変化ビット検出ブロック１５１、変化間隔検出ブロック１８１の各機能を外部から停止させることができる。これによりいかなる場合もストローブ信号を遅延させないように制御することが可能である。
【００９４】
なお、本実施の形態の出力バッファ１０３、１１３、１２３、１３３は、本発明の複数のバスドライバの例であり、本実施の形態の出力バッファ１４３は本発明のストローブ信号ドライバの例でり、本実施の形態のタイミング設定レジスタは本発明のストローブ信号タイミング設定レジスタの例である。
【００９５】
このように実施の形態１によれば、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングでストローブ信号を遅延させることが可能となるので、安定したデータ転送が実現できる。
【００９６】
（実施の形態２）
次に、実施の形態２について図３を用いて説明する。
【００９７】
図３は、本発明の実施の形態２における集積回路装置の信号処理を示すブロック図である。
【００９８】
なお、本発明の実施の形態２における集積回路装置の各種構成要素（各種信号、各種ブロック、各種バッファ、各種クロック、及び各種回路など）は、実施の形態２で特に説明されない場合、その構成要素と同一の名称を有する実施の形態１の構成要素と同等の機能を有するものとし、詳細な説明を省略する。
【００９９】
本実施の形態の集積回路装置は、図３において、出力データが準備できると出力ラッチ信号３４０と出力内部データＤ０＿ＩＮ３００、Ｄ１＿ＩＮ３１０、Ｄ２＿ＩＮ３２０、Ｄ３＿ＩＮ３３０が入力される。出力内部データＤ０＿ＩＮ３００、Ｄ１＿ＩＮ３１０、Ｄ２＿ＩＮ３２０、Ｄ３＿ＩＮ３３０は、データラッチ３０１、３１１、３２１、３３１によって出力ラッチ信号３４０のタイミングでそれぞれラッチされる。ラッチされた出力ラッチデータ３０２、３１２、３２２、３３２は、それぞれ出力バッファ３０３、３１３、３２３、３３３を通して出力信号Ｄ０＿ＯＵＴ３０４、Ｄ１＿ＯＵＴ３１４、Ｄ２＿ＯＵＴ３２４、Ｄ３＿ＯＵＴ３３４として外部に出力される。
【０１００】
出力ラッチ信号３４０は、同時にストローブ生成ブロック３４１にも入力され、通常は許可されているデータ転送レート内でデータのセットアップとホールド時間が最も確保できるタイミングまで遅延させる処理が施され、ストローブ内部信号３４２となる。ストローブ内部信号３４２は、出力バッファ３４３を通してストローブ信号３４４として外部に出力される。
【０１０１】
またストローブ生成ブロック３４１は、出力ラッチ信号３４０の他に出力内部データＤ０＿ＩＮ３００、Ｄ１＿ＩＮ３１０、Ｄ２＿ＩＮ３２０、Ｄ３＿ＩＮ３３０、出力ラッチデータ３０２、３１２、３２２、３３２、変化ビット数設定レジスタ３５０、タイミング設定レジスタ３６０、イネーブル信号３７０、変化間隔設定レジスタ３８０が入力される。内部は、変化ビット数検出ブロック３５１、変化間隔検出ブロック３８１、タイミング生成ブロック３６１で構成される。
【０１０２】
変化ビット数検出ブロック３５１は、出力ラッチ信号３４０のタイミングで出力内部データＤ０＿ＩＮ３００、Ｄ１＿ＩＮ３１０、Ｄ２＿ＩＮ３２０、Ｄ３＿ＩＮ３３０とそれぞれに対応する出力ラッチデータ３０２、３１２、３２２、３３２とのビットの異なっている数を検出する。検出したビット数が変化ビット数設定レジスタ３５０以上のときに、タイミング生成ブロック３６１に対してビットタイミング変更信号３５２を出力する。
【０１０３】
変化間隔検出ブロック３８１は、出力ラッチ信号３４０とストローブ内部信号３４２の間隔を検出するブロックで、検出した間隔が変化間隔設定信号３８０より小さいときに、タイミング生成ブロック３６１に対して間隔タイミング変更信号３８２を出力する。
【０１０４】
タイミング生成ブロック３６１は、イネーブル信号３７０が有効な状態のときにビットタイミング変更信号３５２あるいは間隔タイミング変更信号３８２をうけつけると、タイミング設定レジスタ３６０で設定されてる時間、出力ラッチ信号３４０を遅延させてストローブ内部信号３４２として出力する。
【０１０５】
また、タイミング生成ブロック３６１は、イネーブル信号３７０が有効な状態のときにビットタイミング変更信号３５２あるいは間隔タイミング変更信号３８２をうけつけると、スルーレートコントロール信号３４５を出力バッファ３０３、３１３、３２３、３３３に出力する。
【０１０６】
図３の、出力バッファ３０３、３１３、３２３、３３３は、それぞれ２つの分割したドライバから構成されており、出力信号Ｄ０＿ＯＵＴ３０４、Ｄ１＿ＯＵＴ３１４、Ｄ２＿ＯＵＴ３２４、Ｄ３＿ＯＵＴ３３４は、これら２つのドライバから出力される信号の和になる。また、出力バッファ３０３、３１３、３２３、３３３は、それぞれ２つに分割したドライバのうち一方のドライバを遅延回路により遅延させてドライブするか遅延させないでドライブするかをセレクタで切り替えることが出来る。
【０１０７】
スルーレートコントロール信号３４５を受けた出力バッファ３０３、３１３、３２３、３３３は、それぞれ出力バッファ内部の分割したドライバの一方を遅延させてドライブすることにより、出力信号Ｄ０＿ＯＵＴ３０４、Ｄ１＿ＯＵＴ３１４、Ｄ２＿ＯＵＴ３２４、Ｄ３＿ＯＵＴ３３４の急激な変化を抑制する。
【０１０８】
すなわち、スルーレートコントロール信号３４５を受けた場合、出力バッファ３０３，３１３、３２３、３３３は、それぞれ自らが有する２つのドライバのうちまず、一方のドライバから信号を出力し、次に、所定の時間経過してから遅延させてドライブされたドライバの方から信号を出力するので、同時にこれら２つのドライバから信号を出力する場合に比べて出力信号Ｄ０＿ＯＵＴ３０４、Ｄ１＿ＯＵＴ３１４、Ｄ２＿ＯＵＴ３２４、Ｄ３＿ＯＵＴ３３４は急激に変化しなくなる。
【０１０９】
また、本実施の形態の集積回路装置は、上述したスルーレートをコントロール手段を、上記のイネーブル信号３７０によって、外部から停止させることが可能である。従って、いかなる場合もスルーレートコントロールを実施しないように制御することが可能である。
【０１１０】
なお、以上の説明では、スルーレートコントロールを分割したドライバを遅延させる例で説明したが、その他の方法で出力の変化を抑制する方法でも同様に実施可能である。
【０１１１】
さらに、本実施の形態では、出力バッファ３０３、３１３、３２３、３３３はそれぞれ２つのドライバに分割されているとして説明したが、これに限らず、３つ、４つなど要するに出力バッファ３０３、３１３、３２３、３３３がスルーレートをコントロール出来さえすれば、いくつのドライバに分割されていても構わない。
【０１１２】
さらに、本実施の形態の出力バッファ３０３、３１３、３２３、３３３は、本発明の複数のバスドライバの例であり、本実施の形態の出力バッファ３４３は本発明のストローブ信号ドライバの例であり、本実施の形態のタイミング設定レジスタは本発明のストローブ信号タイミング設定レジスタの例であり、本実施の形態の出力バッファ３０３、３１３、３２３、３３３がそれぞれ有する遅延回路とセレクタは本発明のスルーレートコントロール手段の例である。
【０１１３】
このように実施の形態２によれば、実施の形態１と同等の効果が得られるとともに、さらに、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングで外部から設定する設定値に応じてスルーレートコントロールを実施することが可能となり、出力ドライバの負荷容量を充放電する電流を減らすことができ、出力同時変化端子付近の電源・ＧＮＤに対する影響の最大値が低減することが可能となり安定したデータ転送が実現できる。
【０１１４】
（実施の形態３）
次に、第３の実施の形態について図４を用いて説明する。
【０１１５】
図４は、本発明の実施の形態３における集積回路装置の信号処理を示すブロック図である。
【０１１６】
なお、本発明の実施の形態３における集積回路装置の各種構成要素（各種信号、各種ブロック、各種バッファ、各種クロック、及び各種回路など）は、実施の形態３で特に説明されない場合、その構成要素と同一の名称を有する実施の形態１の構成要素と同等の機能を有するものとし、詳細な説明を省略する。
【０１１７】
本実施の形態の集積回路装置は、図４において、出力データが準備できると出力ラッチ信号４４０と出力内部データＤ０＿ＩＮ４００、Ｄ１＿ＩＮ４１０、Ｄ２＿ＩＮ４２０、Ｄ３＿ＩＮ４３０が入力される。出力内部データＤ０＿ＩＮ４００、Ｄ１＿ＩＮ４１０、Ｄ２＿ＩＮ４２０、Ｄ３＿ＩＮ４３０は、データラッチ４０１、４１１、４２１、４３１によって出力ラッチ信号４４０のタイミングでそれぞれラッチされる。ラッチされた出力ラッチデータ４０２、４１２、４２２、４３２は、それぞれ出力バッファ４０３、４１３、４２３、４３３を通して出力信号Ｄ０＿ＯＵＴ４０４、Ｄ１＿ＯＵＴ４１４、Ｄ２＿ＯＵＴ４２４、Ｄ３＿ＯＵＴ４３４として外部に出力される。
【０１１８】
出力ラッチ信号４４０は、同時にストローブ生成ブロック４４１にも入力され、通常は許可されているデータ転送レート内でデータのセットアップとホールド時間が最も確保できるタイミングまで遅延させる処理が施され、ストローブ内部信号４４２となる。ストローブ内部信号４４２は、出力バッファ４４３を通してストローブ信号４４４として外部に出力される。
【０１１９】
またストローブ生成ブロック４４１は、出力ラッチ信号４４０の他に出力内部データＤ０＿ＩＮ４００、Ｄ１＿ＩＮ４１０、Ｄ２＿ＩＮ４２０、Ｄ３＿ＩＮ４３０、出力ラッチデータ４０２、４１２、４２２、４３２、変化ビット数設定レジスタ４５０、タイミング設定レジスタ４６０、イネーブル信号４７０、変化間隔設定レジスタ４８０が入力される。内部は、変化ビット数検出ブロック４５１、変化間隔検出ブロック４８１、タイミング生成ブロック４６１で構成される。
【０１２０】
変化ビット数検出ブロック４５１は、出力ラッチ信号４４０のタイミングで出力内部データＤ０＿ＩＮ４００、Ｄ１＿ＩＮ４１０、Ｄ２＿ＩＮ４２０、Ｄ３＿ＩＮ４３０とそれぞれに対応する出力ラッチデータ４０２、４１２、４２２、４３２とのビットの異なっている数を検出する。検出したビット数が変化ビット数設定レジスタ４５０以上のときに、タイミング生成ブロック４６１に対してビットタイミング変更信号４５２を出力する。
【０１２１】
変化間隔検出ブロック４８１は、出力ラッチ信号４４０とストローブ内部信号４４２の間隔を検出するブロックで、検出した間隔が変化間隔設定信号４８０より小さいときに、タイミング生成ブロック４６１に対して間隔タイミング変更信号４８２を出力する。
【０１２２】
タイミング生成ブロック４６１は、イネーブル信号４７０が有効な状態のときにビットタイミング変更信号４５２あるいは間隔タイミング変更信号４８２をうけつけると、タイミング設定レジスタ４６０で設定されてる時間、出力ラッチ信号４４０を遅延させてストローブ内部信号４４２として出力する。
【０１２３】
また、タイミング生成ブロック４６１は、イネーブル信号４７０が有効な状態のときにビットタイミング変更信号４５２あるいは間隔タイミング変更信号４８２をうけつけると、電流能力コントロール信号４４５を出力バッファ４０３、４１３、４２３、４３３に出力する。
【０１２４】
出力バッファ４０３、４１３、４２３、４３３は、それぞれ分割された２つのドライバから構成されており、そのうち一方のドライバはスイッチにより出力をオープンにすることが出来る。
【０１２５】
電流能力コントロール信号４４５を受けた出力バッファ４０３、４１３、４２３、４３３は、それぞれ出力バッファ内部の分割した一方のドライバの出力をオープンにすることにより、出力信号Ｄ０＿ＯＵＴ４０４、Ｄ１＿ＯＵＴ４１４、Ｄ２＿ＯＵＴ４２４、Ｄ３＿ＯＵＴ４３４の急激な変化を抑制する。
【０１２６】
すなわち、出力バッファ４０３、４１３、４２３、４３３が、それぞれ自らが有する２つのドライバのうち一方のドライバの出力をオープンにした場合、そうでない場合に比べて、出力信号Ｄ０＿ＯＵＴ４０４、Ｄ１＿ＯＵＴ４１４、Ｄ２＿ＯＵＴ４２４、Ｄ３＿ＯＵＴ４３４それぞれのピーク時の電流が半分になる。従って、電流能力コントロール信号４４５を受けた場合、出力信号Ｄ０＿ＯＵＴ４０４、Ｄ１＿ＯＵＴ４１４、Ｄ２＿ＯＵＴ４２４、Ｄ３＿ＯＵＴ４３４は、そうでない場合に比べて急激に変化しなくなる。
【０１２７】
また、本実施の形態の集積回路装置は、上述した出力電流をコントロールする手段を、上記のイネーブル信号４７０によって外部から停止させることができる。従って、いかなる場合も出力電流をコントロールしないように制御することが可能である。
【０１２８】
なお、本実施の形態では、出力バッファ４０３、４１３、４２３、４３３は、それぞれ分割された２つのドライバから構成されているとして説明したが、これに限らず、３つ、４つなど、要するに、出力バッファ４０３、４１３、４２３、４３３は、電流能力コントロール信号４４５を受けた場合、出力信号Ｄ０＿ＯＵＴ４０４、Ｄ１＿ＯＵＴ４１４、Ｄ２＿ＯＵＴ４２４、Ｄ３＿ＯＵＴ４３４それぞれのピーク時の電流を少なくすることが出来さえすれば、任意の個数のドライバに分割されていても構わない。
【０１２９】
さらに、本実施の形態の出力バッファ４０３、４１３、４２３、４３３は、本発明の複数のバスドライバの例であり、本実施の形態の出力バッファ４４３は本発明のストローブ信号ドライバの例であり、本実施の形態のタイミング設定レジスタは本発明のストローブ信号タイミング設定レジスタの例であり、本実施の形態の出力バッファ４０３、４１３、４２３、４３３がそれぞれ有するスイッチは本発明の出力電流コントロール手段の例である。
【０１３０】
このように、実施の形態３によれば、実施の形態１の効果に加えて、さらに、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングで外部から設定する設定値に応じて出力電流をコントロールすることが選択可能となり、出力ドライバの負荷容量を充放電する電流を減らすことができ、出力同時変化端子付近の電源・ＧＮＤに対する影響の最大値が低減することが可能となるので、安定したデータ転送が実現できる。
【０１３１】
（実施の形態４）
つぎに、実施の形態４について、図５を用いて説明する。
【０１３２】
図５は、本発明の実施の形態４における集積回路装置の信号処理を示すブロック図である。
【０１３３】
なお、本発明の実施の形態４における集積回路装置の各種構成要素（各種信号、各種ブロック、各種バッファ、各種クロック、及び各種回路など）は、実施の形態４で特に説明されない場合、その構成要素と同一の名称を有する実施の形態１の構成要素と同等の機能を有するものとし、詳細な説明を省略する。
【０１３４】
本実施の形態の集積回路装置は、図５において、出力データが準備できると出力ラッチ信号５４０と出力内部データＤ０＿ＩＮ５００、Ｄ１＿ＩＮ５１０、Ｄ２＿ＩＮ５２０、Ｄ３＿ＩＮ５３０が入力される。出力内部データＤ０＿ＩＮ５００、Ｄ１＿ＩＮ５１０、Ｄ２＿ＩＮ５２０、Ｄ３＿ＩＮ５３０は、データラッチ５０１、５１１、５２１、５３１によって出力ラッチ信号５４０のタイミングでそれぞれラッチされる。ラッチされた出力ラッチデータ５０２、５１２、５２２、５３２は、それぞれ出力バッファ５０３、５１３、５２３、５３３を通して出力信号Ｄ０＿ＯＵＴ５０４、Ｄ１＿ＯＵＴ５１４、Ｄ２＿ＯＵＴ５２４、Ｄ３＿ＯＵＴ５３４として外部に出力される。
【０１３５】
出力ラッチ信号５４０は、同時にストローブ生成ブロック５４１にも入力され、通常は許可されているデータ転送レート内でデータのセットアップとホールド時間が最も確保できるタイミングまで遅延させる処理が施され、ストローブ内部信号５４２となる。ストローブ内部信号５４２は、出力バッファ５４３を通してストローブ信号５４４として外部に出力される。
【０１３６】
またストローブ生成ブロック５４１は、出力ラッチ信号５４０の他に出力内部データＤ０＿ＩＮ５００、Ｄ１＿ＩＮ５１０、Ｄ２＿ＩＮ５２０、Ｄ３＿ＩＮ５３０、出力ラッチデータ５０２、５１２、５２２、５３２、変化ビット数設定レジスタ５５０、タイミング設定レジスタ５６０、イネーブル信号５７０、変化間隔設定レジスタ５８０が入力される。内部は、変化ビット数検出ブロック５５１、変化間隔検出ブロック５８１、タイミング生成ブロック５６１で構成される。
【０１３７】
変化ビット数検出ブロック５５１は、出力ラッチ信号５４０のタイミングで出力内部データＤ０＿ＩＮ５００、Ｄ１＿ＩＮ５１０、Ｄ２＿ＩＮ５２０、Ｄ３＿ＩＮ５３０とそれぞれに対応する出力ラッチデータ５０２、５１２、５２２、５３２とのビットの異なっている数を検出する。検出したビット数が変化ビット数設定レジスタ５５０以上のときに、タイミング生成ブロック５６１に対してビットタイミング変更信号５５２を出力する。
【０１３８】
変化間隔検出ブロック５８１は、出力ラッチ信号５４０とストローブ内部信号５４２の間隔を検出するブロックで、検出した間隔が変化間隔設定信号５８０より小さいときに、タイミング生成ブロック５６１に対して間隔タイミング変更信号５８２を出力する。
【０１３９】
タイミング生成ブロック５６１は、イネーブル信号５７０が有効な状態のときにビットタイミング変更信号５５２あるいは間隔タイミング変更信号５８２をうけつけると、タイミング設定レジスタ５６０で設定されてる時間出力ラッチ信号５４０を遅延させてストローブ内部信号５４２として出力する。
【０１４０】
また、タイミング生成ブロック５６１は、イネーブル信号５７０が有効な状態のときにビットタイミング変更信号５５２あるいは間隔タイミング変更信号５８２をうけつけると、出力ラッチ信号タイミングコントロール信号５４５を出力ラッチ信号セレクタ５１５、５２５、５３５に出力する。出力ラッチ信号タイミングコントロール信号５４５を受けた出力ラッチ信号セレクタ５１５、５２５、５３５は、出力ラッチデータ５１２、５２２、５３２を遅延させた信号を選択して出力バッファに出力することにより、出力信号Ｄ０＿ＯＵＴ５０４、Ｄ１＿ＯＵＴ５１４、Ｄ２＿ＯＵＴ５２４、Ｄ３＿ＯＵＴ５３４の同時変化を抑制する。
【０１４１】
すなわち、図５から明らかなように、出力ラッチセレクタ５１５，５２５、５３５が遅延させた信号を選択する場合、出力ラッチセレクタ５１５，５２５、５３５は出力ラッチデータ５１２、５２２、５３２をそれぞれ互いに遅延量が異なるようにして遅延させている。また、出力ラッチデータ５０２は遅延されていない。従って出力ラッチデータ５０２、５１２、５２２、５３２が出力バッファ５０３、５１３、５２３、５３３に入力されるタイミングは全て異なることになる。従って、出力信号Ｄ０＿ＯＵＴ５０４、Ｄ１＿ＯＵＴ５１４、Ｄ２＿ＯＵＴ５２４、Ｄ３＿ＯＵＴ５３４の同時変化を抑制することが出来る。
【０１４２】
また、本実施の形態の集積回路装置は、出力バッファ５０３、５１３、５２３、５３３に入力される信号の位相をずらすことによって、同時に動作する出力バッファの数を減らすラッチセレクタ５１５，５２５，５３６などの手段を、上記のイネーブル信号５７０によって、外部から停止させることが出来る。従って、いかなる場合も位相をずらすないように制御することが可能である。
【０１４３】
なお、本実施の形態では、出力ラッチ信号タイミングコントロール信号５４５が送られてきた場合に、出力ラッチデータ５０２、５１２、５２２、５３２が出力バッファ５０３、５１３、５２３、５３３に入力されるタイミングが全て異なるようにするとして説明したが、これに限らない。同時変化を抑制する効果は多少劣るが、出力ラッチデータ５０２、５１２、５２２、５３２のうち複数の遅延量が同じである及び／または複数が遅延されなくても構わない。要するに、出力ラッチ信号タイミングコントロール信号５４５が送られてきた場合に、出力ラッチデータ５０２、５１２、５２２、５３２が出力バッファ５０３、５１３、５２３、５３３に入力されるタイミングが全て同じになるとは限らないようにすればよい。
【０１４４】
このように、本実施の形態によれば、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングで出力ドライバの負荷容量を充放電する電流を減らすことができ、出力同時変化端子付近の電源・ＧＮＤに対する影響の最大値が低減することが可能となり安定したデータ転送が実現できる。
【０１４５】
なお、以上の説明では、出力ラッチ信号に遅延を挿入する例で説明したが、出力ラッチ信号に遅延を挿入する方法で出力の同時変化を抑制する方法でも同様に実施可能である。
【０１４６】
さらに、本実施の形態の出力バッファ５０３、５１３、５２３、５３３は、本発明の複数のバスドライバの例であり、本実施の形態の出力バッファ５４３は本発明のストローブ信号ドライバの例であり、本実施の形態のタイミング設定レジスタは本発明のストローブ信号タイミング設定レジスタの例であり、本実施の形態の出力ラッチセレクタ５１５、５２５、５３５、及び遅延回路は本発明の位相コントロール手段の例である。
【０１４７】
このように、本実施の形態によれば、バッファ出力端の容量を充放電する際に発生するスイッチングノイズ、出力電圧が急激に変化したときのクロストークノイズや反射ノイズが発生するタイミングでストローブ信号を遅延させることが可能となり、高速のデータ転送時でも同時駆動出力信号を取り込む側のタイミング余裕を十分確保することができ、安定したデータ転送ができる集積回路装置を実現することが可能となる。さらにデータバスの位相をずらす、あるいはスルーレートコントロールを実施する、あるいは出力電流能力変更することにより、同時に動作するドライバの数を減らしたり、出力ドライバの負荷容量を充放電する電流を減らすことができ、出力同時変化端子付近の電源・ＧＮＤに対する影響の最大値が低減することも可能である。
【０１４８】
なお、本発明は、上述した本発明の集積回路装置のの全部または一部の手段（または、装置、素子、回路、部、ブロック等）の機能をコンピュータにより実行させるためのプログラムであって、コンピュータと協働して動作するプログラムである。
【０１４９】
なお、本発明の一部の手段（または、装置、素子、回路、部、ブロック等）とは、それらの複数の手段の内の、幾つかの手段を意味し、あるいは、一つの手段の内の、一部の機能を意味するものである。
【０１５０】
また、本発明のプログラムを記録した、コンピュータに読みとり可能な記録媒体も本発明に含まれる。
【０１５１】
また、本発明のプログラムの一利用形態は、コンピュータにより読み取り可能な記録媒体に記録され、コンピュータと協働して動作する態様であっても良い。
【０１５２】
また、本発明のプログラムの一利用形態は、伝送媒体中を伝送し、コンピュータにより読みとられ、コンピュータと協働して動作する態様であっても良い。
【０１５３】
また、記録媒体としては、ＲＯＭ等が含まれ、伝送媒体としては、インターネット等の伝送媒体、光・電波・音波等が含まれる。
【０１５４】
また、上述した本発明のコンピュータは、ＣＰＵ等の純然たるハードウェアに限らず、ファームウェアや、ＯＳ、更に周辺機器を含むものであっても良い。
【０１５５】
なお、以上説明した様に、本発明の構成は、ソフトウェア的に実現しても良いし、ハードウェア的に実現しても良い。
【０１５６】
【発明の効果】
以上説明したところから明らかなように、本発明は、同時駆動出力信号端子の割合が多い場合であっても、入力信号に対する影響を回避することが出来る集積回路装置、及びプログラムを提供することが出来る。
【０１５７】
また、本発明は、同時駆動出力信号端子の割合が多い場合であっても、高速のデータ転送に対して適応できる集積回路、及びプログラムを提供することが出来る。
【図面の簡単な説明】
【図１】本発明の実施の形態１における集積回路装置の信号処理を示すブロック図
【図２】本発明の実施の形態１における集積回路装置の主要な信号のタイミングチャート図
【図３】本発明の実施の形態２における集積回路装置の信号処理を示すブロック図
【図４】本発明の実施の形態３における集積回路装置の信号処理を示すブロック図
【図５】本発明の実施の形態４における集積回路装置の信号処理を示すブロック図
【符号の説明】
１００３００４００５００出力内部データＤ０＿ＩＮ
１１０３１０４１０５１０出力内部データＤ１＿ＩＮ
１２０３２０４２０５２０出力内部データＤ２＿ＩＮ
１３０３３０４３０５３０出力内部データＤ３＿ＩＮ
１４０３４０４４０５４０出力ラッチ信号
１０１３０１４０１５０１出力内部データＤ０＿Ｉ用データラッチ
１１１３１１４１１５１１出力内部データＤ１＿Ｉ用データラッチ
１２１３２１４２１５２１出力内部データＤ２＿Ｉ用データラッチ
１３１３３１４３１５３１出力内部データＤ３＿Ｉ用データラッチ
１０２３０２４０２５０２出力ラッチデータ
１１２３１２４１２５１２出力ラッチデータ
１２２３２２４２２５２２出力ラッチデータ
１３２３３２４３２５３２出力ラッチデータ
１４２３４２４４２５４２ストローブ内部信号
１０３３０３４０３５０３出力バッファ
１１３３１３４１３５１３出力バッファ
１２３３２３４２３５２３出力バッファ
１３３３３３４３３５３３出力バッファ
１４３３４３４４３５４３出力バッファ
１０４３０４４０４５０４出力信号Ｄ０＿ＯＵＴ
１１４３１４４１４５１４出力信号Ｄ１＿ＯＵＴ
１２４３２４４２４５２４出力信号Ｄ２＿ＯＵＴ
１３４３３４４３４５３４出力信号Ｄ３＿ＯＵＴ
１４４３４４４４４５４４ストローブ信号
１４１３４１４４１５４１ストローブ生成ブロック
１５０３５０４５０５５０変化ビット数設定レジスタ
１５１３５１４５１５５１変化ビット数検出ブロック
１５２３５２４５２５５２ビットタイミング変更信号
１６０３６０４６０５６０タイミング＃設定レジスタ
１６１３６１４６１５６１タイミング生成ブロック
１７０３７０４７０５７０イネーブル信号
１８０３８０４８０５８０変化間隔設定レジスタ
１８１３８１４８１５８１変化間隔検出ブロック
１８２３８２４８２５８２間隔タイミング変更信号
３４５スルーレートコントロール信号
４４５電流能力コントロール信号
５１５５２５５３５出力ラッチ信号セレクタ
５４５出力ラッチ信号タイミングコントロール信号[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an integrated circuit device that outputs data to a plurality of buses, and a program.
[0002]
[Prior art]
In recent years, LSIs have been increasing in capacity and terminals. In particular, when a large number of terminals are used to simultaneously drive a large number of output signal terminals such as a data bus, noise is generated in the power supply / GND near the output signal terminal, and the noise is generated in the vicinity of the power supply / GND where the noise is generated. This may affect the input signal and cause a malfunction.
[0003]
In order to increase the speed of the output driver circuit of the CMOS integrated circuit, switching noise generated when charging and discharging the load capacitance of the output driver, crosstalk noise and reflection noise when the output voltage changes suddenly are required. However, this may cause a circuit malfunction.
[0004]
In such a case, a power supply / GND terminal may be added between the simultaneous driving output terminals arranged continuously, or the simultaneous driving output terminals may be dispersed and arranged in different signal terminal groups having different power supply / GND terminals. Conventionally, a method of reducing the influence of noise on the power supply / GND and a method of arranging an input signal which is weak to noise away from the simultaneous drive output terminal to avoid the influence of noise on the input signal have been adopted.
[0005]
Further, as a method of avoiding simultaneous drive output in a circuit, as shown in JP-A-3-44108 and JP-A-3-222518, a simultaneous drive output signal is divided into several groups and a delay element is reduced. There is a method of reducing the influence of noise on the power supply / GND by shifting the changing point by using the above.
[0006]
[Problems to be solved by the invention]
When the ratio of the simultaneously driven output signal terminals to the total number of terminals of the LSI is large, in the above-described conventional technology, a power supply / GND terminal is added between consecutive simultaneously driven output signal terminals, and furthermore, the input which is susceptible to noise is added. A method of arranging the signal terminals away from the group of simultaneously driven output signal terminals is employed.
[0007]
However, when the ratio of the simultaneously driven output signal terminals is particularly large, it is difficult to arrange the input signal terminals that are susceptible to noise at a distance, and there is a problem that the influence on the input signal cannot be avoided.
[0008]
In addition, the method of shifting the change point of the simultaneous drive output signal reduces the timing margin on the side that takes in the simultaneous drive output signal, and has a problem that it cannot be applied to high-speed data transfer.
[0009]
An object of the present invention is to provide an integrated circuit device and a program capable of avoiding an influence on an input signal even when the ratio of simultaneous drive output signal terminals is large in consideration of the above problem. is there.
[0010]
Another object of the present invention is to provide an integrated circuit and a program which can be adapted to high-speed data transfer even when the ratio of simultaneous drive output signal terminals is large in consideration of the above problems. It is.
[0011]
[Means for Solving the Problems]
In order to solve the above-described problem, a first aspect of the present invention (corresponding to claim 1) includes a plurality of bus drivers that respectively drive a plurality of buses and output data,
A strobe signal driver for driving a strobe signal for capturing the output data;
A change bit number detection block that detects a different bit number between the current data output by the plurality of bus drivers and the next data;
An integrated circuit device comprising: a timing generation block that controls the strobe signal driver so that a timing at which the strobe signal driver drives the strobe signal is changed according to a detection result of the change bit number detection block.
[0012]
Further, a second invention (corresponding to claim 2) is a rewritable register, comprising a change bit number setting register in which a predetermined setting value is set,
The integrated circuit device according to the first aspect of the present invention, wherein the timing generation block instructs to change the timing when the different number of bits is equal to or more than the predetermined set value.
[0013]
Further, a third invention (corresponding to claim 3) is a rewritable register, comprising a strobe signal timing setting register in which a predetermined setting value is set,
The integrated circuit according to claim 1, wherein the timing generation block uses the predetermined setting value to determine an amount by which the strobe signal driver changes the timing of the strobe signal corresponding to the next data. Device.
[0020]
Also, 4 The present invention (claim 4 ), A plurality of bus drivers each of which drives a plurality of buses and outputs data,
A strobe signal driver for driving a strobe signal for capturing the output data;
A change interval detection block for detecting an interval between the timing at which the plurality of bus drivers output the data and the timing at which the strobe signal driver outputs the strobe signal;
A timing generation block for controlling the strobe signal driver so that the timing at which the strobe signal driver drives the strobe signal is changed according to the detection result of the change interval detection block.
[0021]
Also, 5 The present invention (claim 5 Is a rewritable register, comprising a change interval setting register in which a predetermined set value is set,
The timing generation block changes the timing when the detected interval is equal to or less than the predetermined set value. 4 Is an integrated circuit device according to the present invention.
[0022]
Also, 6 The present invention (claim 6 Is a rewritable register having a strobe signal timing setting register in which a predetermined setting value is set,
The timing generation block determines, by the predetermined setting value, an amount of changing a timing of the strobe signal corresponding to the data. 4 Is an integrated circuit device according to the present invention.
[0023]
Also, 7 The present invention (claim 7 A) having a slew rate control means for controlling a slew rate for outputting data, a plurality of bus drivers for driving a plurality of buses and outputting the data,
A change interval detection block for detecting an interval between the timing at which the plurality of bus drivers output the data and the timing at which the strobe signal driver outputs the strobe signal;
An integrated circuit device comprising: a timing generation block that controls the plurality of bus drivers so as to change the slew rate according to a detection result of the change interval detection block.
[0024]
Also, 8 The present invention (claim 8 Is a rewritable register, comprising a change interval setting register in which a predetermined set value is set,
When the detected interval is equal to or smaller than the predetermined set value, the timing generation block instructs to reduce the slew rate. 7 Is an integrated circuit device according to the present invention.
[0025]
Also, 9 The present invention (claim 9 A) having output current control means for controlling an output current corresponding to data to be output, a plurality of bus drivers for driving a plurality of buses and outputting the data,
A change interval detection block for detecting an interval between the timing at which the plurality of bus drivers output the data and the timing at which the strobe signal driver outputs the strobe signal;
An integrated circuit device comprising: a timing generation block that controls the plurality of bus drivers so as to change the output current according to a detection result of the change interval detection block.
[0026]
Also, 10 The present invention (claim 10 Is a rewritable register, comprising a change interval setting register in which a predetermined set value is set,
The timing generation block controls the output current control unit that reduces the output current when the detected interval is equal to or less than the predetermined set value. 9 Is an integrated circuit device according to the present invention.
[0027]
Also, 11 The present invention (claim 11 A plurality of bus drivers each of which drives a plurality of buses and outputs the data,
Phase control means for controlling the phase of each signal of the data, which are respectively input to the plurality of bus drivers,
A change interval detection block for detecting an interval between the timing at which the plurality of bus drivers output the data and the timing at which the strobe signal driver outputs the strobe signal;
An integrated circuit device comprising: a timing generation block that controls the phase control means so as to control the phase according to a detection result of the change interval detection block.
[0028]
Also, 12 The present invention (claim 12 Is a rewritable register, comprising a change interval setting register in which a predetermined set value is set,
The timing generation block, when the detected interval is equal to or less than the predetermined set value, instructs to control the phase so as to suppress simultaneously changing the signals of the data. 11 Is an integrated circuit device according to the present invention.
[0029]
Also, Thirteen The present invention (claim Thirteen The functions of the timing generation block can be externally stopped. 12 An integrated circuit device according to any one of the present inventions.
[0030]
Also, 14 The present invention (claim 14 The function of the slew rate control means can be externally stopped. 7 Is an integrated circuit device according to the present invention.
[0031]
Also, Fifteen The present invention (claim Fifteen The function of the output current control means can be externally stopped. Ninth Is an integrated circuit device according to the present invention.
[0032]
Also, 16 The present invention (claim 16 The function of the phase control means can be externally stopped. Eleventh Is an integrated circuit device according to the present invention.
[0033]
Also, 17 The present invention (claim 17 ), A plurality of bus drivers each of which drives a plurality of buses and outputs data,
A strobe signal driver for driving a strobe signal for capturing the output data;
A change bit number detection block that detects a different bit number between the current data output by the plurality of bus drivers and the next data;
A change interval detection block for detecting an interval between the timing at which the plurality of bus drivers output the data and the timing at which the strobe signal driver outputs the strobe signal;
A timing generation block that controls the strobe signal driver to change the timing at which the strobe signal driver drives the strobe signal in accordance with the detection result of the change bit number detection block and the detection result of the change interval detection block. Integrated device.
[0034]
Also, 18 The present invention (claim 18) A plurality of bus drivers for driving the plurality of buses and outputting data, respectively, in the integrated circuit device according to the first invention;
A strobe signal driver for driving a strobe signal for capturing the output data;
A change bit number detection block that detects a different bit number between the current data output by the plurality of bus drivers and the next data;
A computer functions as all or a part of a timing generation block that controls the strobe signal driver so as to change the timing at which the strobe signal driver drives the strobe signal in accordance with the detection result of the change bit number detection block. It is a program for.
[0038]
Also, 19 The present invention (claim 19 Corresponding to) 4 A plurality of bus drivers, each of which drives a plurality of buses and outputs data, of the integrated circuit device according to the present invention;
A strobe signal driver for driving a strobe signal for capturing the output data;
A change interval detection block for detecting an interval between the timing at which the plurality of bus drivers output the data and the timing at which the strobe signal driver outputs the strobe signal;
A function for causing a computer to function as all or a part of a timing generation block that controls the strobe signal driver so that the timing at which the strobe signal driver drives the strobe signal is changed according to the detection result of the change interval detection block. It is a program.
[0039]
Also, 20 The present invention (claim 20 Corresponding to) 7 of the present invention The integrated circuit device according to the above, further comprising a slew rate control means for controlling a slew rate for outputting data, a plurality of bus drivers for driving a plurality of buses and outputting the data,
A change interval detection block for detecting an interval between the timing at which the plurality of bus drivers output the data and the timing at which the strobe signal driver outputs the strobe signal;
A program for causing a computer to function as all or a part of a timing generation block that controls the plurality of bus drivers so as to change the slew rate according to a detection result of the change interval detection block.
[0040]
Also, 21 The present invention (claim 21 Corresponding to) 9 The integrated circuit device according to the present invention, further comprising: output current control means for controlling an output current corresponding to data to be output, a plurality of bus drivers for driving a plurality of buses and outputting the data,
A change interval detection block for detecting an interval between the timing at which the plurality of bus drivers output the data and the timing at which the strobe signal driver outputs the strobe signal;
A program for causing a computer to function as all or a part of a timing generation block that controls the plurality of bus drivers so as to change the output current according to a detection result of the change interval detection block.
[0041]
Also, 22 The present invention (claim 22 Corresponding to) 11 A plurality of bus drivers for driving the plurality of buses and outputting the data, respectively, of the integrated circuit device according to the present invention;
Phase control means for controlling the phase of each signal of the data, which are respectively input to the plurality of bus drivers,
A change interval detection block for detecting an interval between the timing at which the plurality of bus drivers output the data and the timing at which the strobe signal driver outputs the strobe signal;
A program for causing a computer to function as all or a part of a timing generation block that controls the phase control unit so as to control the phase according to a detection result of the change interval detection block.
[0042]
Also, 23 The present invention (claim 23 Corresponding to) 17 A plurality of bus drivers, each of which drives a plurality of buses and outputs data, of the integrated circuit device according to the present invention;
A strobe signal driver for driving a strobe signal for capturing the output data;
A change bit number detection block that detects a different bit number between the current data output by the plurality of bus drivers and the next data;
A change interval detection block for detecting an interval between the timing at which the plurality of bus drivers output the data and the timing at which the strobe signal driver outputs the strobe signal;
A timing generation block that controls the strobe signal driver to change the timing at which the strobe signal driver drives the strobe signal according to the detection result of the change bit number detection block and the detection result of the change interval detection block. It is a program for causing a computer to function as a whole or a part.
[0043]
In order to solve the above problems, an integrated circuit device of the present invention includes, as an example, a plurality of buses, a plurality of bus drivers connected to each of the plurality of buses, and a plurality of bus drivers for driving each of the plurality of buses. In an integrated circuit device including a strobe signal for taking in data of a plurality of buses and a driver for driving the strobe signal, a different number of bits between current data and next data of the plurality of buses is detected. Means for detecting the time until the current data of the plurality of buses changes to the next data, and changing the timing of the strobe signal for the next data according to the detection result. It is. This makes it possible to delay the strobe signal at the timing when switching noise generated when charging / discharging the capacity of the buffer output terminal, crosstalk noise when the output voltage changes rapidly, or reflection noise occurs. In this case, a sufficient timing margin can be secured on the side for taking in the simultaneous drive output signal even at the time of data transfer, and an integrated circuit device capable of performing stable data transfer can be realized. Furthermore, by shifting the phase of the data bus, performing slew rate control, or changing the output current capability, the number of drivers that operate simultaneously can be reduced, and the current that charges and discharges the load capacitance of the output driver can be reduced. The maximum value of the influence on the power supply / GND near the output simultaneous change terminal is reduced.
[0044]
BEST MODE FOR CARRYING OUT THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0045]
The present invention provides, as an example, a plurality of buses, a plurality of bus drivers connected to each of the plurality of buses, a plurality of bus drivers for driving each of the plurality of buses, and a strobe signal for capturing data of the plurality of buses. An integrated circuit device having a driver for driving the strobe signal, the integrated circuit device having change bit detection means for detecting a different number of bits between current data and next data of the plurality of buses, wherein the change bit detection means The integrated circuit device characterized in that the timing of the strobe signal for the next data is changed according to the detection result of (1), whereby switching noise and output voltage generated when charging and discharging the capacity of the buffer output terminal are reduced. It is possible to delay the strobe signal at the timing when crosstalk noise and reflection noise occur when there is a sudden change. It is possible and becomes stable data transfer can be realized.
[0046]
Further, according to the present invention, as an example, in the integrated circuit device according to the present invention, the change bit detecting means for detecting a different number of bits between the current data and the next data of the plurality of buses includes a rewritable change bit number setting. An integrated circuit device comprising a register, wherein the timing of the strobe signal for the next data is changed by comparing a set value to a changed bit number setting register with the number of bits to be changed. Delay the strobe signal according to the externally set value at the timing when switching noise generated when charging / discharging the capacitance of the output terminal, crosstalk noise when the output voltage suddenly changes, or reflection noise occurs. Can be selected, and stable data transfer can be realized.
[0047]
Also, the present invention provides, as an example, in the integrated circuit device of the present invention, the means for changing the timing of the strobe signal includes a rewritable strobe signal timing setting register, and the following value is set by the setting value for the strobe signal timing setting register. An integrated circuit device comprising means for changing the amount by which the timing of the strobe signal for data is changed, whereby switching noise and output voltage generated when charging / discharging the capacity of the buffer output terminal are rapidly changed. The amount of delay of the strobe signal can be changed according to a set value set from the outside at the timing when crosstalk noise or reflection noise occurs, and stable data transfer can be realized.
[0048]
Also, the present invention is, by way of example, an integrated circuit device according to the above invention, further comprising means for externally stopping means for changing the timing of the strobe signal. Also in this case, it is possible to control so as not to delay the strobe signal.
[0049]
According to another aspect of the present invention, there is provided an integrated circuit device according to the above invention, wherein the plurality of bus drivers are provided with a slew rate control means. The switching current that occurs in the output voltage, the current that charges and discharges the load capacitance of the output driver at the timing when crosstalk noise and reflection noise occur when the output voltage changes suddenly, can be reduced. The maximum value of the influence on GND can be reduced, and stable data transfer can be realized.
[0050]
Also, according to the present invention, as an example, in the integrated circuit device according to the present invention, the slew rate control is performed based on a detection result of the change bit detection unit that detects a different number of bits between the current data and the next data of the plurality of buses. An integrated circuit device characterized in that switching noise generated when charging / discharging the capacity of the buffer output terminal, crosstalk noise and reflection noise when the output voltage changes abruptly occur. The current for charging / discharging the load capacitance of the output driver at the timing can be reduced, the maximum value of the influence on the power supply / GND near the simultaneous output change terminal can be reduced, and stable data transfer can be realized.
[0051]
Also, the present invention provides, as an example, in the integrated circuit device according to the present invention, the change bit rewritable to the change bit detection means for detecting a different number of bits between the current data and the next data of the plurality of buses. An integrated circuit device comprising a number setting register, and performing a slew rate control by comparing a set value to a changing bit number setting register with a changing bit number, thereby reducing a capacity of a buffer output terminal. Switching noise that occurs when charging and discharging, crosstalk noise when the output voltage suddenly changes, and slew rate control can be selected according to the setting value set externally at the timing when reflection noise occurs. The current that charges and discharges the load capacitance of the output driver can be reduced, and the output Can be the maximum value of the impact on the near power · GND is reduced and becomes stable data transfer can be realized.
[0052]
The present invention also provides, by way of example, an integrated circuit device according to the above invention, further comprising a means capable of externally stopping the slew rate control means. It is possible to control so as not to perform the control.
[0053]
Also, as an example, the present invention is the integrated circuit device according to the above invention, wherein the plurality of bus drivers are provided with means for controlling an output current, thereby charging / discharging the capacity of the buffer output terminal. When switching noise, crosstalk noise when output voltage changes suddenly, or reflection noise occurs, the current that charges and discharges the load capacitance of the output driver can be reduced. The maximum value of the influence on the power supply / GND can be reduced, and stable data transfer can be realized.
[0054]
Further, according to the present invention, as an example, in the integrated circuit device according to the present invention, an output current is controlled by a detection result of the change bit detection means for detecting a different number of bits between the current data and the next data of the plurality of buses. A switching noise generated when charging / discharging the capacity of the buffer output terminal, and a crosstalk noise and a reflection noise when the output voltage changes rapidly. The current for charging and discharging the load capacitance of the output driver can be reduced at the timing when the output occurs, the maximum value of the influence on the power supply / GND near the simultaneous output change terminal can be reduced, and stable data transfer can be realized.
[0055]
Also, the present invention provides, as an example, in the integrated circuit device according to the present invention, the change bit rewritable to the change bit detection means for detecting a different number of bits between the current data and the next data of the plurality of buses. An integrated circuit device comprising a number setting register, and implementing means for controlling an output current by comparing a set value to a changing bit number setting register with a changing bit number. It is possible to select the output current according to the setting value set from the outside at the timing when switching noise generated when charging and discharging the capacity of the capacitor, crosstalk noise when the output voltage changes suddenly, and reflection noise occur. It is possible to reduce the current that charges and discharges the load capacity of the output driver, Can be the maximum value of the impact on the near power · GND is reduced and becomes stable data transfer can be realized.
[0056]
The present invention also provides, by way of example, an integrated circuit device having the means for controlling the output current from the outside in the integrated circuit device according to the present invention. It is possible to control so as not to control the output current.
[0057]
According to another aspect of the present invention, there is provided the integrated circuit device according to the above aspect of the present invention, further comprising means for shifting the phases of signals input to the plurality of bus drivers to reduce the number of drivers operating simultaneously. Thus, the switching noise generated when charging / discharging the capacitance at the buffer output end, the current that charges / discharges the load capacitance of the output driver at the timing when crosstalk noise or reflection noise occurs when the output voltage changes rapidly. Can be reduced, and the maximum value of the influence on the power supply / GND near the output simultaneous change terminal can be reduced, and stable data transfer can be realized.
[0058]
According to another aspect of the present invention, in the integrated circuit device according to the above aspect, the phase is shifted by the detection result of the change bit detection unit that detects a different number of bits between the current data and the next data of the plurality of buses. An integrated circuit device characterized by implementing means for controlling whether or not switching noise generated when charging and discharging the capacity of the buffer output terminal, crosstalk noise when the output voltage changes suddenly, and so on. The current that charges and discharges the load capacitance of the output driver at the timing when reflected noise occurs can be reduced, and the maximum value of the influence on the power supply and GND near the simultaneous output change terminal can be reduced, and stable data transfer is realized. it can.
[0059]
According to another aspect of the present invention, in the integrated circuit device according to the above aspect, the change bit number rewritable to the change bit detection means for detecting a different bit number between the current data and the next data of the plurality of buses is provided. An integrated circuit device comprising a setting register, and implementing means for controlling whether or not to shift the phase by comparing a set value to the changed bit number setting register with the number of changed bits. Controls whether to shift the phase according to the setting value set externally at the timing when switching noise generated when charging and discharging the end capacitance, crosstalk noise when output voltage changes rapidly, and reflection noise occur. Can be selected, the current that charges and discharges the load capacity of the output driver can be reduced, Can be the maximum value of the impact on the power · GND nearby force simultaneous change terminal is reduced and becomes stable data transfer can be realized.
[0060]
Further, according to the present invention, as an example, in the integrated circuit device according to the above invention, means for shifting the phases of signals input to the plurality of bus drivers and reducing the number of drivers operating simultaneously can be externally stopped. This is an integrated circuit device provided with such a means, whereby it is possible to control so as not to shift the phase in any case.
[0061]
The present invention also provides, as an example, a plurality of buses, a plurality of bus drivers connected to each of the plurality of buses for driving each of the plurality of buses, and a strobe for taking in data of the plurality of buses. An integrated circuit device having a signal and a driver for driving the strobe signal, the integrated circuit device having a change interval detecting means for detecting an interval from a change in data of the plurality of buses to the output of the strobe signal. A data integrated circuit device, wherein the timing of the strobe signal for the next data is changed according to the detection result of the change interval detecting means. Switching noise, crosstalk noise when the output voltage changes suddenly, or reflection noise. Possible to delay the strobe signal and becomes stable data transfer can be realized.
[0062]
Further, according to the present invention, as an example, in the integrated circuit device according to the above invention, the changeable interval detecting means for detecting an interval from when the data of the plurality of buses changes to when the strobe signal is output can be rewritten. An integrated circuit device comprising a change interval setting register, and changing the timing of the strobe signal for the next data by comparing the set value to the change interval setting register with the detected change interval. The strobe signal is delayed according to the set value set externally at the timing when switching noise generated when charging / discharging the capacity of the buffer output terminal, crosstalk noise when the output voltage suddenly changes, or reflection noise occurs. Can be selected, and stable data transfer can be realized.
[0063]
Also, according to the present invention, as an example, in the integrated circuit device of the above invention, the means for changing the timing of the strobe signal includes a rewritable strobe signal timing setting register, and An integrated circuit device comprising means for changing the amount by which the timing of the strobe signal is changed with respect to the data of the switching data, whereby the switching noise and the output voltage generated when charging and discharging the capacity of the buffer output terminal rapidly change. In this case, the amount of delay of the strobe signal can be changed according to a set value set from the outside at the timing when crosstalk noise or reflection noise occurs, and stable data transfer can be realized.
[0064]
Also, the present invention is, by way of example, an integrated circuit device according to the above invention, further comprising means for externally stopping means for changing the timing of the strobe signal. Also in this case, it is possible to control so as not to delay the strobe signal.
[0065]
According to another aspect of the present invention, there is provided an integrated circuit device according to the above invention, wherein the plurality of bus drivers are provided with a slew rate control means. The switching current that occurs in the output voltage, the current that charges and discharges the load capacitance of the output driver at the timing when crosstalk noise and reflection noise occur when the output voltage changes suddenly, can be reduced. The maximum value of the influence on GND can be reduced, and stable data transfer can be realized.
[0066]
Further, according to the present invention, as an example, in the integrated circuit device according to the above invention, the through circuit is provided based on a detection result of a change interval detecting means for detecting an interval from a change in data of the plurality of buses until the output of the strobe signal. This is an integrated circuit device characterized by performing rate control, whereby switching noise generated when charging / discharging the capacity of the buffer output terminal, crosstalk noise and reflection noise when the output voltage changes rapidly. The current for charging and discharging the load capacitance of the output driver can be reduced at the timing when the output occurs, the maximum value of the influence on the power supply / GND near the simultaneous output change terminal can be reduced, and stable data transfer can be realized.
[0067]
Further, according to the present invention, as an example, in the integrated circuit device according to the above invention, the changeable interval detecting means for detecting an interval from when the data of the plurality of buses changes to when the strobe signal is output can be rewritten. An integrated circuit device comprising a change interval setting register and performing a slew rate control by comparing a set value to the change interval setting register with a detected change interval, thereby reducing a capacity of a buffer output terminal. Switching noise that occurs when charging and discharging, crosstalk noise when the output voltage suddenly changes, and slew rate control can be selected according to the setting value set externally at the timing when reflection noise occurs. The current that charges and discharges the load capacitance of the output driver can be reduced, and the output Can be the maximum value of the impact on the near power · GND is reduced and becomes stable data transfer can be realized.
[0068]
The present invention also provides, by way of example, an integrated circuit device according to the above invention, further comprising a means capable of externally stopping the slew rate control means. It is possible to control so as not to perform the control.
[0069]
Also, as an example, the present invention is the integrated circuit device according to the above invention, wherein the plurality of bus drivers are provided with means for controlling an output current, thereby charging / discharging the capacity of the buffer output terminal. When switching noise, crosstalk noise when output voltage changes suddenly, or reflection noise occurs, the current that charges and discharges the load capacitance of the output driver can be reduced. The maximum value of the influence on the power supply / GND can be reduced, and stable data transfer can be realized.
[0070]
Also, according to the present invention, as an example, in the integrated circuit device according to the present invention, the output is performed based on a detection result of a change interval detection unit that detects an interval from a time when the data of the plurality of buses changes until the strobe signal is output. An integrated circuit device characterized by implementing means for controlling current, whereby switching noise generated when charging / discharging the capacity of a buffer output terminal and crosstalk noise occurring when output voltage changes rapidly. And the current that charges and discharges the load capacitance of the output driver at the timing when reflected noise occurs, the maximum value of the influence on the power supply and GND near the output simultaneous change terminal can be reduced, and stable data transfer can be achieved. realizable.
[0071]
Further, according to the present invention, as an example, in the integrated circuit device according to the above invention, the changeable interval detecting means for detecting an interval from when the data of the plurality of buses changes to when the strobe signal is output can be rewritten. An integrated circuit device comprising a change interval setting register and implementing means for controlling an output current by comparing a set value for the change interval setting register with a detected change interval. It is possible to select the output current according to the setting value set from the outside at the timing when switching noise generated when charging and discharging the capacity of the capacitor, crosstalk noise when the output voltage changes suddenly, and reflection noise occur. It is possible to reduce the current that charges and discharges the load capacity of the output driver, Can be the maximum value of the impact on the near power · GND is reduced and becomes stable data transfer can be realized.
[0072]
The present invention also provides, by way of example, an integrated circuit device having the means for controlling the output current from the outside in the integrated circuit device according to the present invention. It is possible to control so as not to control the output current.
[0073]
Also, the present invention is, as an example, an integrated circuit device according to the above invention, further comprising means for shifting the phases of signals input to the plurality of bus drivers to reduce the number of drivers operating simultaneously. As a result, the switching noise generated when charging / discharging the capacity of the buffer output terminal, the current for charging / discharging the load capacity of the output driver at the timing when crosstalk noise or reflection noise occurs when the output voltage changes rapidly, are generated. It is possible to reduce the maximum value of the influence on the power supply / GND near the output simultaneous change terminal, thereby realizing stable data transfer.
[0074]
Further, according to the present invention, as an example, in the integrated circuit device according to the above invention, the phase is determined based on a detection result of a change interval detecting means for detecting an interval from a change in data of the plurality of buses until the output of the strobe signal. An integrated circuit device characterized by implementing means for controlling whether or not the output voltage is shifted, whereby switching noise generated when charging / discharging the capacity of the buffer output terminal and crossing when the output voltage suddenly changes. The current that charges and discharges the load capacitance of the output driver at the timing when talk noise and reflection noise occur can be reduced, and the maximum value of the influence on the power supply and GND near the output simultaneous change terminal can be reduced, resulting in stable data. Transfer can be realized.
[0075]
Further, according to the present invention, as an example, in the integrated circuit device according to the above invention, the changeable interval detecting means for detecting an interval from when the data of the plurality of buses changes to when the strobe signal is output can be rewritten. An integrated circuit device comprising a change interval setting register, and implementing means for controlling whether or not to shift the phase by comparing a set value for the change interval setting register with the detected change interval. Controls whether to shift the phase according to the externally set value at the timing of switching noise generated when charging and discharging the output terminal capacitance, crosstalk noise when output voltage changes suddenly, and reflection noise. To reduce the current that charges and discharges the load capacitance of the output driver. , Can be a maximum value of the impact is reduced with respect to the now stable data transfer power · GND near simultaneous output changes terminals can be realized.
[0076]
Further, according to the present invention, as an example, in the integrated circuit device according to the above invention, means for shifting the phases of signals input to the plurality of bus drivers and reducing the number of drivers operating simultaneously can be externally stopped. An integrated circuit device provided with such means can be controlled so as not to shift the phase in any case.
[0077]
The present invention also provides, as an example, a plurality of buses, a plurality of bus drivers connected to each of the plurality of buses for driving each of the plurality of buses, and a strobe for taking in data of the plurality of buses. A signal and a driver for driving the strobe signal, wherein the change bit detection means for detecting a different number of bits between the current data and the next data of the plurality of buses; Having a change interval detecting means for detecting an interval until the next data is changed to the next data; a detection result of a different number of bits between the current data of the plurality of buses and the next data; An integrated circuit, wherein the timing of the strobe signal for the next data is changed according to the detection result of the interval until the next data is changed to the next data. The strobe signal is delayed at the timing when switching noise generated when charging and discharging the capacity of the buffer output terminal, crosstalk noise when the output voltage changes rapidly, and reflection noise occur. And stable data transfer can be realized.
[0078]
(Embodiment 1)
First, Embodiment 1 will be described with reference to FIGS. FIG. 1 is a block diagram showing signal processing of the integrated circuit device according to the first embodiment of the present invention, and FIG. 2 is a timing chart of main signals in FIG.
[0079]
The integrated circuit device according to the present embodiment operates based on the system clock shown in FIG. In FIG. 1, when the output data is ready, an output latch signal 140 and output internal data D0_IN100, D1_IN110, D2_IN120, and D3_IN130 are input. The output internal data D0_IN100, D1_IN110, D2_IN120, and D3_IN130 are latched by the data latches 101, 111, 121, and 131 at the timing of the output latch signal 140, respectively. The latched output latch data 102, 112, 122, and 132 are output to the outside as output signals D0_OUT104, D1_OUT114, D2_OUT124, and D3_OUT134 through output buffers 103, 113, 123, and 133, respectively.
[0080]
The output latch signal 140 is also input to the strobe generation block 141 at the same time, and is subjected to processing for delaying the setup and hold time of data within the normally permitted data transfer rate until the maximum time can be secured. It becomes. The strobe internal signal 142 is output to the outside as the strobe signal 144 through the output buffer 143.
[0081]
Note that the strobe signal 144 is a signal indicating a timing at which an external device captures the output signals D0_OUT104, D1_OUT114, D2_OUT124, and D3_OUT134.
[0082]
In addition to the output latch signal 140, the strobe generation block 141 includes output internal data D0_IN100, D1_IN110, D2_IN120, D3_IN130, output latch data 102, 112, 122, 132, a change bit number setting register 150, a timing setting register 160, and enable. The signal 170 and the change interval setting register 180 are input.
[0083]
The inside of the strobe generation block 141 includes a change bit number detection block 151, a change interval detection block 181, and a timing generation block 161.
[0084]
The change bit number detection block 151 detects the number of different bits of the output internal data D0_IN100, D1_IN110, D2_IN120, D3_IN130 and the corresponding output latch data 102, 112, 122, 132 at the timing of the output latch signal 140. I do.
[0085]
For example, the bits of D0_IN100 and output latch data 102 are different, the bits of D1_IN110 and output latch data 112 are equal, the bits of D2_IN120 and output latch data 122 are equal, and the bits of D3_IN130 and output latch data 132 are different. In this case, the changed bit number detection block 151 detects 2 as a different number of the above bits.
[0086]
Then, the changed bit number detection block 151 outputs a bit timing change signal 152 to the timing generation block 161 when the detected bit number is equal to or larger than the changed bit number setting register 150.
[0087]
For example, when the value of the change bit number setting register 150 is set to 3 and the number detected by the change bit number detection block 151 is 2 or less, the change bit number detection block 151 , The bit timing change signal 152 is not output. On the other hand, when the number detected by the change bit number detection block 151 is 3 or more, the change bit number detection block 151 outputs a bit timing change signal 152 to the timing generation block 161.
[0088]
The change interval detection block 181 detects an interval between the output latch signal 140 and the strobe internal signal 142. When the detected interval is smaller than the change interval setting register 180, the interval timing change signal 182 is sent to the timing generation block 161. Is output.
[0089]
For example, when the value of the change interval setting register 180 is set to 1, when the change interval detection block 181 detects that the interval between the output latch signal 140 and the strobe internal signal 142 is 0 clock, The change interval detection block 181 outputs an interval timing change signal 182 to the timing generation block 161. On the other hand, when the change interval detection block 181 detects that the interval between the output latch signal 140 and the strobe internal signal 142 is one clock or more, the change interval detection block 181 On the other hand, no interval timing change signal 182 is output.
[0090]
When receiving the bit timing change signal 152 or the interval timing change signal 182 when the enable signal 170 is valid, the timing generation block 161 delays the output latch signal 140 by the time set in the timing setting register 160. Output as strobe internal signal 142.
[0091]
For example, when the time set in the timing setting register 160 is one clock, the timing generation block 161 receives the bit timing change signal 152 or the interval timing change signal 182 when the enable signal 170 is valid. The output latch signal 140 is delayed by one clock and output as the strobe internal signal 142.
[0092]
The strobe internal signal 142 generated in this manner is output to the outside as the strobe signal 144 through the output buffer 143.
[0093]
Further, in the integrated circuit device according to the present embodiment, the functions of the timing generation block 161, the change bit detection block 151, and the change interval detection block 181 can be externally stopped by the enable signal 170 as described above. This makes it possible to control so as not to delay the strobe signal in any case.
[0094]
Note that the output buffers 103, 113, 123, and 133 of the present embodiment are examples of a plurality of bus drivers of the present invention, and the output buffer 143 of the present embodiment is an example of a strobe signal driver of the present invention. The timing setting register of the present embodiment is an example of the strobe signal timing setting register of the present invention.
[0095]
As described above, according to the first embodiment, a strobe signal is generated at a timing at which switching noise generated when charging / discharging the capacitance of the buffer output terminal, crosstalk noise when the output voltage changes abruptly, and reflection noise occur. Since it is possible to delay, stable data transfer can be realized.
[0096]
(Embodiment 2)
Next, a second embodiment will be described with reference to FIG.
[0097]
FIG. 3 is a block diagram showing signal processing of the integrated circuit device according to the second embodiment of the present invention.
[0098]
Note that various components (various signals, various blocks, various buffers, various clocks, various circuits, and the like) of the integrated circuit device according to the second embodiment of the present invention are the components unless otherwise described in the second embodiment. It has the same function as the component of the first embodiment having the same name as that of the first embodiment, and the detailed description is omitted.
[0099]
In FIG. 3, the output latch signal 340 and output internal data D0_IN300, D1_IN310, D2_IN320, and D3_IN330 are input to the integrated circuit device of this embodiment when the output data is ready. The output internal data D0_IN300, D1_IN310, D2_IN320, and D3_IN330 are respectively latched by the data latches 301, 311, 321 and 331 at the timing of the output latch signal 340. The latched output latch data 302, 312, 322, and 332 are output to the outside as output signals D0_OUT304, D1_OUT314, D2_OUT324, and D3_OUT334 through output buffers 303, 313, 323, and 333, respectively.
[0100]
The output latch signal 340 is also input to the strobe generation block 341 at the same time, and is subjected to processing for delaying the setup and hold time of the data within the normally permitted data transfer rate until the maximum time can be secured. It becomes. The strobe internal signal 342 is output to the outside as a strobe signal 344 through an output buffer 343.
[0101]
In addition, the strobe generation block 341 includes, in addition to the output latch signal 340, output internal data D0_IN300, D1_IN310, D2_IN320, D3_IN330, output latch data 302, 312, 322, 332, a change bit number setting register 350, a timing setting register 360, and an enable signal. 370, a change interval setting register 380 is input. The inside includes a change bit number detection block 351, a change interval detection block 381, and a timing generation block 361.
[0102]
The change bit number detection block 351 detects a different number of bits between the output internal data D0_IN300, D1_IN310, D2_IN320, and D3_IN330 and the corresponding output latch data 302, 312, 322, and 332 at the timing of the output latch signal 340. I do. When the detected bit number is equal to or larger than the change bit number setting register 350, the bit timing change signal 352 is output to the timing generation block 361.
[0103]
The change interval detection block 381 detects the interval between the output latch signal 340 and the strobe internal signal 342. When the detected interval is smaller than the change interval setting signal 380, the interval timing change signal 382 is sent to the timing generation block 361. Is output.
[0104]
When receiving the bit timing change signal 352 or the interval timing change signal 382 when the enable signal 370 is valid, the timing generation block 361 delays the output latch signal 340 for the time set in the timing setting register 360. Output as strobe internal signal 342.
[0105]
Further, when receiving the bit timing change signal 352 or the interval timing change signal 382 when the enable signal 370 is valid, the timing generation block 361 sends the slew rate control signal 345 to the output buffers 303, 313, 323, and 333. Output.
[0106]
Each of the output buffers 303, 313, 323, and 333 in FIG. 3 is composed of two divided drivers. The output signals D0_OUT304, D1_OUT314, D2_OUT324, and D3_OUT334 are obtained by adding the signals output from these two drivers. Become. The output buffers 303, 313, 323, and 333 can be switched by a selector to drive one of the two divided drivers with a delay circuit or to drive without delay.
[0107]
The output buffers 303, 313, 323, and 333, which have received the slew rate control signal 345, drive one of the divided drivers inside the output buffer with a delay, so that the output signals D0_OUT304, D1_OUT314, D2_OUT324, and D3_OUT334 suddenly change. Suppress change.
[0108]
That is, when receiving the slew rate control signal 345, each of the output buffers 303, 313, 323, and 333 outputs a signal from one of its two drivers, and then outputs a signal for a predetermined time. After that, a signal is output from the driver driven with a delay, so that the output signals D0_OUT304, D1_OUT314, D2_OUT324, and D3_OUT334 do not change abruptly as compared with the case where signals are output from these two drivers at the same time.
[0109]
Further, in the integrated circuit device of the present embodiment, the slew rate control means described above can be externally stopped by the enable signal 370. Therefore, it is possible to control so as not to execute the slew rate control in any case.
[0110]
In the above description, an example has been described in which the driver in which the slew rate control is divided is delayed, but a method of suppressing a change in output by another method can be similarly implemented.
[0111]
Furthermore, in the present embodiment, the output buffers 303, 313, 323, and 333 have been described as being divided into two drivers. However, the present invention is not limited to this, and the output buffers 303, 313, Any number of drivers may be used as long as the slew rate can be controlled by the H.323 and 333.
[0112]
Further, the output buffers 303, 313, 323, and 333 of the present embodiment are examples of a plurality of bus drivers of the present invention, and the output buffer 343 of the present embodiment is an example of a strobe signal driver of the present invention. The timing setting register of the present embodiment is an example of the strobe signal timing setting register of the present invention, and the delay circuits and selectors of the output buffers 303, 313, 323, and 333 of the present embodiment are the slew rate control of the present invention. It is an example of the means.
[0113]
As described above, according to the second embodiment, the same effects as those of the first embodiment can be obtained, and further, when the switching noise and the output voltage generated when charging / discharging the capacity of the buffer output terminal rapidly changes. The slew rate control can be performed according to the set value set from the outside at the timing when crosstalk noise and reflection noise occur, the current for charging and discharging the load capacitance of the output driver can be reduced, and the output The maximum value of the influence on the power supply / GND near the change terminal can be reduced, and stable data transfer can be realized.
[0114]
(Embodiment 3)
Next, a third embodiment will be described with reference to FIG.
[0115]
FIG. 4 is a block diagram showing signal processing of the integrated circuit device according to the third embodiment of the present invention.
[0116]
Various components (various signals, various blocks, various buffers, various clocks, various circuits, and the like) of the integrated circuit device according to the third embodiment of the present invention are the components unless otherwise described in the third embodiment. It has the same function as the component of the first embodiment having the same name as that of the first embodiment, and the detailed description is omitted.
[0117]
In FIG. 4, in the integrated circuit device of this embodiment, when output data is ready, an output latch signal 440 and output internal data D0_IN400, D1_IN410, D2_IN420, and D3_IN430 are input. The output internal data D0_IN400, D1_IN410, D2_IN420, and D3_IN430 are latched by the data latches 401, 411, 421, and 431 at the timing of the output latch signal 440, respectively. The latched output latch data 402, 412, 422, and 432 are output to the outside as output signals D0_OUT404, D1_OUT414, D2_OUT424, and D3_OUT434 through output buffers 403, 413, 423, and 433, respectively.
[0118]
The output latch signal 440 is also input to the strobe generation block 441 at the same time, and is subjected to processing for delaying the setup and hold time of data within the normally permitted data transfer rate until the timing at which the data can be secured the longest. It becomes. The strobe internal signal 442 is output to the outside as the strobe signal 444 through the output buffer 443.
[0119]
The strobe generation block 441 also includes output internal data D0_IN400, D1_IN410, D2_IN420, D3_IN430, output latch data 402, 412, 422, 432, a change bit number setting register 450, a timing setting register 460, and an enable signal in addition to the output latch signal 440. 470, a change interval setting register 480 is input. The inside includes a change bit number detection block 451, a change interval detection block 481, and a timing generation block 461.
[0120]
The change bit number detection block 451 detects a different number of bits between the output internal data D0_IN400, D1_IN410, D2_IN420, and D3_IN430 and the corresponding output latch data 402, 412, 422, and 432 at the timing of the output latch signal 440. I do. When the detected number of bits is equal to or greater than the change bit number setting register 450, a bit timing change signal 452 is output to the timing generation block 461.
[0121]
The change interval detection block 481 detects the interval between the output latch signal 440 and the strobe internal signal 442. When the detected interval is smaller than the change interval setting signal 480, the interval timing change signal 482 is sent to the timing generation block 461. Is output.
[0122]
When receiving the bit timing change signal 452 or the interval timing change signal 482 when the enable signal 470 is valid, the timing generation block 461 delays the output latch signal 440 by the time set in the timing setting register 460. Output as strobe internal signal 442.
[0123]
In addition, when receiving the bit timing change signal 452 or the interval timing change signal 482 when the enable signal 470 is in an effective state, the timing generation block 461 sends the current capability control signal 445 to the output buffers 403, 413, 423, and 433. Output.
[0124]
The output buffers 403, 413, 423, and 433 are each composed of two divided drivers, and one of the drivers can open the output by a switch.
[0125]
The output buffers 403, 413, 423, and 433, which have received the current capability control signal 445, open the output of one of the divided drivers inside the output buffer, respectively, so that the output signals D0_OUT404, D1_OUT414, D2_OUT424, and D3_OUT434 suddenly change. Suppress changes.
[0126]
That is, when the output buffers 403, 413, 423, and 433 open the output of one of the two drivers that they own, the output signals D0_OUT404, D1_OUT414, D2_OUT424, and D3_OUT434 respectively The current at the time of peak is halved. Therefore, when the current capability control signal 445 is received, the output signals D0_OUT404, D1_OUT414, D2_OUT424, and D3_OUT434 do not change abruptly as compared with the other cases.
[0127]
In the integrated circuit device according to the present embodiment, the means for controlling the output current can be externally stopped by the enable signal 470. Therefore, it is possible to control so as not to control the output current in any case.
[0128]
In the present embodiment, the output buffers 403, 413, 423, and 433 have been described as being composed of two divided drivers. However, the present invention is not limited to this. When the output buffers 403, 413, 423, and 433 receive the current capability control signal 445, an arbitrary number of output buffers D0_OUT404, D1_OUT414, D2_OUT424, and D3_OUT434 can be used as long as the peak current can be reduced. It may be divided into drivers.
[0129]
Further, the output buffers 403, 413, 423, and 433 of the present embodiment are examples of a plurality of bus drivers of the present invention, and the output buffer 443 of the present embodiment is an example of a strobe signal driver of the present invention. The timing setting register of the present embodiment is an example of the strobe signal timing setting register of the present invention, and the switches of the output buffers 403, 413, 423, and 433 of the present embodiment are examples of the output current control means of the present invention. It is.
[0130]
As described above, according to the third embodiment, in addition to the effects of the first embodiment, the switching noise generated when charging / discharging the capacity of the buffer output terminal, and the cross noise caused when the output voltage changes abruptly, are further improved. The output current can be controlled according to the setting value set externally at the timing of the occurrence of talk noise and reflection noise, and the current for charging and discharging the load capacitance of the output driver can be reduced. Since the maximum value of the influence on the nearby power supply / GND can be reduced, stable data transfer can be realized.
[0131]
(Embodiment 4)
Next, a fourth embodiment will be described with reference to FIG.
[0132]
FIG. 5 is a block diagram showing signal processing of the integrated circuit device according to the fourth embodiment of the present invention.
[0133]
Note that various components (various signals, various blocks, various buffers, various clocks, various circuits, and the like) of the integrated circuit device according to the fourth embodiment of the present invention are the components unless otherwise described in the fourth embodiment. It has the same function as the component of the first embodiment having the same name as that of the first embodiment, and the detailed description is omitted.
[0134]
5, the output latch signal 540 and the output internal data D0_IN500, D1_IN510, D2_IN520, and D3_IN530 are input when the output data is ready in the integrated circuit device of FIG. The output internal data D0_IN500, D1_IN510, D2_IN520, and D3_IN530 are latched by the data latches 501, 511, 521, and 531 at the timing of the output latch signal 540, respectively. The latched output latch data 502, 512, 522, and 532 are output to the outside as output signals D0_OUT504, D1_OUT514, D2_OUT524, and D3_OUT534 through output buffers 503, 513, 523, and 533, respectively.
[0135]
The output latch signal 540 is also input to the strobe generation block 541 at the same time, and is subjected to processing for delaying the setup and hold time of data within the normally permitted data transfer rate until the maximum time can be secured. It becomes. The strobe internal signal 542 is output to the outside as the strobe signal 544 through the output buffer 543.
[0136]
The strobe generation block 541 includes output internal data D0_IN500, D1_IN510, D2_IN520, D3_IN530, output latch data 502, 512, 522, 532, a change bit number setting register 550, a timing setting register 560, and an enable signal in addition to the output latch signal 540. 570, a change interval setting register 580 is input. The inside includes a change bit number detection block 551, a change interval detection block 581, and a timing generation block 561.
[0137]
The change bit number detection block 551 detects, at the timing of the output latch signal 540, the number of bits of the output internal data D0_IN500, D1_IN510, D2_IN520, and D3_IN530 that are different from the corresponding bits of the output latch data 502, 512, 522, and 532, respectively. I do. When the detected number of bits is equal to or greater than the change bit number setting register 550, a bit timing change signal 552 is output to the timing generation block 561.
[0138]
The change interval detection block 581 detects the interval between the output latch signal 540 and the strobe internal signal 542. When the detected interval is smaller than the change interval setting signal 580, the interval timing change signal 582 is sent to the timing generation block 561. Is output.
[0139]
When receiving the bit timing change signal 552 or the interval timing change signal 582 when the enable signal 570 is valid, the timing generation block 561 delays the time output latch signal 540 set by the timing setting register 560 to strobe. Output as an internal signal 542.
[0140]
When receiving the bit timing change signal 552 or the interval timing change signal 582 when the enable signal 570 is in a valid state, the timing generation block 561 outputs the output latch signal timing control signal 545 to the output latch signal selectors 515, 525, 535. The output latch signal selectors 515, 525, and 535 that have received the output latch signal timing control signal 545 select a signal obtained by delaying the output latch data 512, 522, and 532 and output the signal to the output buffer, thereby outputting the output signal D0_OUT 504, Simultaneous changes in D1_OUT514, D2_OUT524, and D3_OUT534 are suppressed.
[0141]
That is, as is apparent from FIG. 5, when the output latch selectors 515, 525, and 535 select the delayed signals, the output latch selectors 515, 525, and 535 respectively delay the output latch data 512, 522, and 532 with each other. There are different delays. Further, the output latch data 502 is not delayed. Therefore, the timings at which the output latch data 502, 512, 522, and 532 are input to the output buffers 503, 513, 523, and 533 are all different. Therefore, simultaneous changes of the output signals D0_OUT504, D1_OUT514, D2_OUT524, and D3_OUT534 can be suppressed.
[0142]
In addition, the integrated circuit device according to the present embodiment shifts the phases of signals input to the output buffers 503, 513, 523, and 533 to reduce the number of output buffers operating simultaneously, such as the latch selectors 515, 525, and 536. Can be externally stopped by the enable signal 570 described above. Therefore, it is possible to control so as not to shift the phase in any case.
[0143]
In this embodiment, when the output latch signal timing control signal 545 is sent, the timing at which the output latch data 502, 512, 522, and 532 are input to the output buffers 503, 513, 523, and 533 is all Although the description has been made as different, it is not limited to this. Although the effect of suppressing the simultaneous change is somewhat inferior, a plurality of delay amounts of the output latch data 502, 512, 522, and 532 may be the same and / or a plurality of delay amounts may not be delayed. In short, when the output latch signal timing control signal 545 is sent, the timings at which the output latch data 502, 512, 522, and 532 are input to the output buffers 503, 513, 523, and 533 are not always the same. What should I do?
[0144]
As described above, according to the present embodiment, the output driver operates at the timing when switching noise generated when charging / discharging the capacity of the buffer output terminal, crosstalk noise when the output voltage changes rapidly, and reflection noise occur. , The current for charging / discharging the load capacitance can be reduced, the maximum value of the influence on the power supply / GND near the output simultaneous change terminal can be reduced, and stable data transfer can be realized.
[0145]
In the above description, an example in which a delay is inserted into an output latch signal has been described. However, a method in which a simultaneous change in output is suppressed by inserting a delay into an output latch signal can be similarly performed.
[0146]
Further, the output buffers 503, 513, 523, and 533 of the present embodiment are examples of a plurality of bus drivers of the present invention, and the output buffer 543 of the present embodiment is an example of a strobe signal driver of the present invention. The timing setting register of the present embodiment is an example of the strobe signal timing setting register of the present invention, and the output latch selectors 515, 525, 535 and the delay circuit of the present embodiment are examples of the phase control means of the present invention. .
[0147]
As described above, according to the present embodiment, the strobe signal is generated at the timing at which the switching noise generated when charging and discharging the capacity of the buffer output terminal, the crosstalk noise when the output voltage changes rapidly, and the reflected noise occur. Can be delayed, sufficient timing margin can be secured on the side for taking in the simultaneous drive output signal even at the time of high-speed data transfer, and an integrated circuit device capable of stable data transfer can be realized. Furthermore, by shifting the phase of the data bus, performing slew rate control, or changing the output current capability, the number of drivers that operate simultaneously can be reduced, and the current that charges and discharges the load capacitance of the output driver can be reduced. In addition, the maximum value of the influence on the power supply / GND near the output simultaneous change terminal can be reduced.
[0148]
The present invention is a program for causing a computer to execute functions of all or a part of the integrated circuit device of the present invention (or a device, an element, a circuit, a unit, a block, or the like), A program that operates in cooperation with a computer.
[0149]
Note that some means (or an apparatus, an element, a circuit, a unit, a block, or the like) of the present invention means some of the plurality of means or one of the means. Means some functions.
[0150]
The present invention also includes a computer-readable recording medium that records the program of the present invention.
[0151]
Further, one usage form of the program of the present invention may be a form in which the program is recorded on a computer-readable recording medium and operates in cooperation with the computer.
[0152]
One use form of the program of the present invention may be a form in which the program is transmitted through a transmission medium, read by a computer, and operates in cooperation with the computer.
[0153]
The recording medium includes a ROM and the like, and the transmission medium includes a transmission medium such as the Internet, light, radio waves, and sound waves.
[0154]
Further, the above-described computer of the present invention is not limited to pure hardware such as a CPU, but may include firmware, an OS, and peripheral devices.
[0155]
Note that, as described above, the configuration of the present invention may be realized by software or hardware.
[0156]
【The invention's effect】
As is apparent from the above description, the present invention provides an integrated circuit device and a program that can avoid an influence on an input signal even when the ratio of simultaneous drive output signal terminals is large. I can do it.
[0157]
Further, the present invention can provide an integrated circuit and a program which can be applied to high-speed data transfer even when the ratio of simultaneous drive output signal terminals is large.
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating signal processing of an integrated circuit device according to a first embodiment of the present invention.
FIG. 2 is a timing chart of main signals of the integrated circuit device according to the first embodiment of the present invention;
FIG. 3 is a block diagram showing signal processing of an integrated circuit device according to a second embodiment of the present invention.
FIG. 4 is a block diagram showing signal processing of an integrated circuit device according to a third embodiment of the present invention.
FIG. 5 is a block diagram showing signal processing of an integrated circuit device according to a fourth embodiment of the present invention.
[Explanation of symbols]
100 300 400 500 Output internal data D0_IN
110 310 410 510 Output internal data D1_IN
120 320 420 520 Output internal data D2_IN
130 330 430 530 Output internal data D3_IN
140 340 440 540 Output latch signal
101 301 401 501 Data latch for output internal data D0_I
111 311 411 511 Data latch for output internal data D1_I
121 321 421 521 Data latch for output internal data D2_I
131 331 431 531 Data latch for output internal data D3_I
102 302 402 502 Output latch data
112 312 412 512 Output latch data
122 322 422 522 Output latch data
132 332 432 532 Output latch data
142 342 442 542 Strobe internal signal
103 303 403 503 Output buffer
113 313 413 513 Output buffer
123 323 423 523 Output buffer
133 333 433 533 Output buffer
143 343 443 543 Output buffer
104 304 404 504 Output signal D0_OUT
114 314 414 514 Output signal D1_OUT
124 324 424 524 Output signal D2_OUT
134 334 434 534 Output signal D3_OUT
144 344 444 544 Strobe signal
141 341 441 541 Strobe generation block
150 350 450 550 Change bit number setting register
151 351 451 551 Change bit number detection block
152 352 452 552 Bit timing change signal
160 360 460 560 Timing # setting register
161 361 461 561 Timing generation block
170 370 470 570 Enable signal
180 380 480 580 Change interval setting register
181 381 481 581 Change interval detection block
182 382 482 582 Interval timing change signal
345 Slew rate control signal
445 Current capability control signal
515 525 535 Output latch signal selector
545 Output latch signal Timing control signal

Claims

A plurality of bus drivers each of which drives a plurality of buses and outputs data,
A strobe signal driver for driving a strobe signal for capturing the output data;
A change bit number detection block that detects a different bit number between the current data output by the plurality of bus drivers and the next data;
An integrated circuit device comprising: a timing generation block that controls the strobe signal driver so as to change the timing at which the strobe signal driver drives the strobe signal in accordance with the detection result of the change bit number detection block.

A rewritable register including a change bit number setting register in which a predetermined setting value is set,
2. The integrated circuit device according to claim 1, wherein the timing generation block instructs to change the timing when the different number of bits is equal to or larger than the predetermined set value.

A rewritable register having a strobe signal timing setting register in which a predetermined setting value is set,
2. The integrated circuit device according to claim 1, wherein the timing generation block uses the predetermined setting value to determine an amount by which the strobe signal driver changes the timing of the strobe signal corresponding to the next data.

A plurality of bus drivers each of which drives a plurality of buses and outputs data,
A strobe signal driver for driving a strobe signal for capturing the output data;
A change interval detection block for detecting an interval between the timing at which the plurality of bus drivers output the data and the timing at which the strobe signal driver outputs the strobe signal;
An integrated circuit device comprising: a timing generation block that controls the strobe signal driver so that a timing at which the strobe signal driver drives the strobe signal is changed according to a detection result of the change interval detection block.

A rewritable register including a change interval setting register in which a predetermined set value is set,
The integrated circuit device according to claim 4 , wherein the timing generation block changes the timing when the detected interval is equal to or less than the predetermined set value.

A rewritable register having a strobe signal timing setting register in which a predetermined setting value is set,
5. The integrated circuit device according to claim 4 , wherein the timing generation block determines an amount by which the timing of the strobe signal corresponding to the data is changed according to the predetermined setting value.

A plurality of bus drivers having slew rate control means for controlling a slew rate for outputting data, driving a plurality of buses and outputting the data,
A change interval detection block for detecting an interval between the timing at which the plurality of bus drivers output the data and the timing at which the strobe signal driver outputs the strobe signal;
An integrated circuit device comprising: a timing generation block that controls the plurality of bus drivers so as to change the slew rate according to a detection result of the change interval detection block.

A rewritable register including a change interval setting register in which a predetermined set value is set,
8. The integrated circuit device according to claim 7 , wherein the timing generation block instructs to reduce the slew rate when the detected interval is equal to or smaller than the predetermined set value.

A plurality of bus drivers having output current control means for controlling an output current corresponding to data to be output, and driving a plurality of buses to output the data,
A change interval detection block for detecting an interval between the timing at which the plurality of bus drivers output the data and the timing at which the strobe signal driver outputs the strobe signal;
An integrated circuit device comprising: a timing generation block that controls the plurality of bus drivers so as to change the output current according to a detection result of the change interval detection block.

A rewritable register including a change interval setting register in which a predetermined set value is set,
10. The integrated circuit device according to claim 9 , wherein the timing generation block controls the output current control means for reducing the output current when the detected interval is equal to or less than the predetermined set value.

A plurality of bus drivers each of which drives a plurality of buses and outputs the data,
Phase control means for controlling the phase of each signal of the data, which are respectively input to the plurality of bus drivers,
A change interval detection block for detecting an interval between the timing at which the plurality of bus drivers output the data and the timing at which the strobe signal driver outputs the strobe signal;
A timing generation block for controlling the phase control means so as to control the phase in accordance with a detection result of the change interval detection block.

A rewritable register including a change interval setting register in which a predetermined set value is set,
The timing generation block, detected the gap was found when the is less than a predetermined setting value, so as to prevent the respective signal of the data is changed at the same time, claim 11 that instructs to control the phase An integrated circuit device according to claim 1.

The function of the timing generation block, integrated circuit device according to any one of claims 1 to 12 can be stopped from the outside.

8. The integrated circuit device according to claim 7 , wherein the function of the slew rate control means can be stopped externally.

10. The integrated circuit device according to claim 9 , wherein the function of the output current control means can be stopped externally.

12. The integrated circuit device according to claim 11 , wherein the function of the phase control means can be stopped externally.

A plurality of bus drivers each of which drives a plurality of buses and outputs data,
A strobe signal driver for driving a strobe signal for capturing the output data;
A change bit number detection block that detects a different bit number between the current data output by the plurality of bus drivers and the next data;
A change interval detection block for detecting an interval between the timing at which the plurality of bus drivers output the data and the timing at which the strobe signal driver outputs the strobe signal;
A timing generation block that controls the strobe signal driver to change the timing at which the strobe signal driver drives the strobe signal according to the detection result of the change bit number detection block and the detection result of the change interval detection block. Integrated circuit device provided.

A plurality of bus drivers for driving the plurality of buses and outputting data, respectively, of the integrated circuit device according to claim 1;
A strobe signal driver for driving a strobe signal for capturing the output data;
A change bit number detection block that detects a different bit number between the current data output by the plurality of bus drivers and the next data;
A computer functions as all or a part of a timing generation block that controls the strobe signal driver so as to change the timing at which the strobe signal driver drives the strobe signal in accordance with the detection result of the change bit number detection block. Program for.

A plurality of bus drivers for driving the plurality of buses and outputting data, respectively, of the integrated circuit device according to claim 4 ,
A strobe signal driver for driving a strobe signal for capturing the output data;
A change interval detection block for detecting an interval between the timing at which the plurality of bus drivers output the data and the timing at which the strobe signal driver outputs the strobe signal;
A function as a whole or a part of a timing generation block that controls the strobe signal driver so that the timing at which the strobe signal driver drives the strobe signal is changed in accordance with the detection result of the change interval detection block. program.

8. The integrated circuit device according to claim 7 , further comprising a slew rate control means for controlling a slew rate for outputting data, a plurality of bus drivers for driving a plurality of buses and outputting the data, respectively.
A change interval detection block for detecting an interval between the timing at which the plurality of bus drivers output the data and the timing at which the strobe signal driver outputs the strobe signal;
A program for causing a computer to function as all or part of a timing generation block that controls the plurality of bus drivers so as to change the slew rate according to a detection result of the change interval detection block.

10. The integrated circuit device according to claim 9 , further comprising output current control means for controlling an output current corresponding to data to be output, a plurality of bus drivers respectively driving a plurality of buses and outputting the data,
A change interval detection block for detecting an interval between the timing at which the plurality of bus drivers output the data and the timing at which the strobe signal driver outputs the strobe signal;
A program for causing a computer to function as all or a part of a timing generation block that controls the plurality of bus drivers so as to change the output current according to a detection result of the change interval detection block.

A plurality of bus drivers for driving the plurality of buses and outputting the data, respectively, of the integrated circuit device according to claim 11 ,
Phase control means for controlling the phase of each signal of the data, which are respectively input to the plurality of bus drivers,
A change interval detection block for detecting an interval between the timing at which the plurality of bus drivers output the data and the timing at which the strobe signal driver outputs the strobe signal;
A program for causing a computer to function as all or a part of a timing generation block that controls the phase control unit so as to control the phase according to a detection result of the change interval detection block.

18. A plurality of bus drivers for driving the plurality of buses and outputting data, respectively, of the integrated circuit device according to claim 17 ;
A strobe signal driver for driving a strobe signal for capturing the output data;
A change bit number detection block that detects a different bit number between the current data output by the plurality of bus drivers and the next data;
A change interval detection block for detecting an interval between the timing at which the plurality of bus drivers output the data and the timing at which the strobe signal driver outputs the strobe signal;
A timing generation block that controls the strobe signal driver to change the timing at which the strobe signal driver drives the strobe signal in accordance with the detection result of the change bit number detection block and the detection result of the change interval detection block. A program that causes a computer to function in whole or in part.