JP3468505B2 - I / O circuit of semiconductor device - Google Patents
I / O circuit of semiconductor deviceInfo
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Description
【0001】[0001]
【発明の属する技術分野】本発明は入出力回路に係わ
り、特に半導体装置の入出力兼用端子に接続され、入出
力兼用端子から3ステートの出力バッファの直前に設け
たラッチ回路までのタイミングマージンを改善して、動
作速度と消費電力と信頼性の向上を図った入出力回路に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input / output circuit, and more particularly to a timing margin from an input / output terminal of a semiconductor device to a latch circuit provided immediately before a 3-state output buffer. The present invention relates to an input / output circuit which is improved to improve operating speed, power consumption, and reliability.
【0002】[0002]
【従来の技術】この種の従来の入出力回路は、特に半導
体装置の入出力兼用端子に接続される入出力回路のため
に用いられている。2. Description of the Related Art A conventional input / output circuit of this type is used especially for an input / output circuit connected to an input / output terminal of a semiconductor device.
【0003】この入出力回路は、一般的に、外部から供
給されるデータを入力し内部回路に与える入力バッファ
と、内部回路から出力されるデータを入力し外部の回路
へ出力するための出力バッファを備えており、さらに出
力バッファには、出力状態が論理レベルのハイレベル
(以下、Hレベルと称す)、ロウレベル(以下、Lレベ
ルと称す)、および不定状態のハイインピーダンス状態
の3ステートの出力バッファとしての機能をもつものが
あり、入力バッファの入力端と出力バッファの出力端と
はそれぞれ1個の入出力兼用端子に共通接続される。This input / output circuit is generally an input buffer for inputting data supplied from the outside and giving it to the internal circuit, and an output buffer for inputting data output from the internal circuit and outputting it to the external circuit. Further, the output buffer has three output states of a high level (hereinafter, referred to as H level), a low level (hereinafter, referred to as L level) whose output state is a logical level, and a high impedance state in an undefined state. Some have a function as a buffer, and the input end of the input buffer and the output end of the output buffer are commonly connected to one input / output terminal.
【0004】つまり、1個の入出力兼用端子を、データ
入力時には3ステートの出力バッファをハイインピーダ
ンス状態にしておき、データ出力時には3ステートの出
力バッファはHレベルまたはLレベルの2値信号を出力
するように入力端子および出力端子を兼用している。That is, one input / output terminal is used to set a 3-state output buffer in a high impedance state at the time of data input, and at the time of data output, the 3-state output buffer outputs a binary signal of H level or L level. The input terminal and the output terminal are also used.
【0005】また、入出力回路は上述したように外部回
路とのデータのやりとりを仲介するものであるが、その
他に、外部からの不要ノイズを防ぎ、半導体装置内部を
静電圧破壊から保護する役割ももっている。Further, although the input / output circuit mediates the exchange of data with the external circuit as described above, it also has a role of preventing unnecessary noise from the outside and protecting the inside of the semiconductor device from electrostatic voltage breakdown. I have it.
【0006】このような入出力回路は、通常、半導体装
置内部に製造時に作り込まれており、また、機能として
連続したデータの入出力機能が要求され、さらに、従来
に比べてより高速で、低消費電力であり、かつ高信頼性
にすることも要求されている。Such an input / output circuit is usually built in the semiconductor device at the time of manufacturing, and it is required to have a continuous data input / output function as a function. Low power consumption and high reliability are also required.
【0007】この要請に応えるために開示された一例が
特開昭60−170094号公報に記載されている。同
公報記載の入出力回路の構成を示した図10を参照する
と、この従来の入出力回路は、入出力兼用端子100
と、この端子に入力端を介して外部から信号が供給され
る入力バッファ101と、この入力バッファ101の出
力と内部回路から外部へ出力するためのデータN1とか
ら入出力切換制御信号(リードイネーブル信号)OEの
Lレベルに応答して入力バッファ101の出力信号DI
を選択し、Hレベルで内部回路の出力データN1を選択
するセレクタ102と、選択された信号SDを保持する
ラッチ103と、このラッチ103の出力信号を入出力
兼用端子100に出力する3ステートの出力バッファ1
04から構成されている。An example disclosed in order to meet this demand is described in Japanese Patent Application Laid-Open No. 60-170094. Referring to FIG. 10 showing the configuration of the input / output circuit described in this publication, this conventional input / output circuit has an input / output terminal 100.
And an input / output switching control signal (read enable) from the input buffer 101 to which a signal is externally supplied to this terminal through the input terminal and the output of the input buffer 101 and the data N1 to be output from the internal circuit to the outside. Signal) output signal DI of the input buffer 101 in response to the L level of OE
Selector 102 for selecting the output data N1 of the internal circuit at H level, a latch 103 for holding the selected signal SD, and a 3-state output circuit for outputting the output signal of the latch 103 to the input / output terminal 100. Output buffer 1
It is composed of 04.
【0008】この入出力回路は、入出力兼用端子100
に入力されたデータを入力バッファ101とセレクタ1
02とをそれぞれ介してラッチ103にラッチし、入出
力兼用端子100の動作状態が出力動作に切替わると同
時にラッチしたデータ、すなわち、直前まで入出力兼用
端子100に入力されていたデータを出力することによ
り、入出力兼用端子の不要な変化を防止するものであ
る。This input / output circuit has an input / output terminal 100.
The data input to the input buffer 101 and the selector 1
The data latched in the latch 103 via 0 and 02 are output at the same time when the operation state of the input / output combined terminal 100 is switched to the output operation, that is, the data input to the input / output combined terminal 100 until immediately before is output. This prevents unnecessary changes in the input / output terminals.
【0009】上述した従来の入出力回路の動作説明用の
タイミングチャートを示した図11を参照すると、内部
回路の出力データN1は入出力回路の状態が入力状態に
なっている期間は、データD0を出力しており、セレク
タ102よび3ステートの出力バッファ104に与えら
れているリードイネーブル信号OEは、ここでは例えば
6クロック期間Lレベルに設定して、入出力回路の状態
を入力状態にし、その後の期間はHレベルに戻して出力
状態にしている。Referring to FIG. 11 which shows a timing chart for explaining the operation of the above-mentioned conventional input / output circuit, the output data N1 of the internal circuit is the data D0 while the input / output circuit is in the input state. , And the read enable signal OE given to the selector 102 and the output buffer 104 of three states is set to L level for 6 clock periods, for example, to set the state of the input / output circuit to the input state, and then During the period, the output is returned to the H level.
【0010】リードイネーブル信号OEがLレベルとな
り3ステートの出力バッファ104がハイインピーダン
ス状態になると、1クロック後に入出力兼用端子100
にはデータD1,D2,D3,D4が入力され、入力バ
ッファ101を介してセレクタ102で選択される。こ
の選択された信号SDをラッチ103が次の内部クロッ
ク信号の立ち上がりで順次ラッチして保持する。When the read enable signal OE is at L level and the 3-state output buffer 104 is in a high impedance state, the input / output terminal 100 after one clock.
Data D1, D2, D3, D4 are input to the input terminal and are selected by the selector 102 via the input buffer 101. The latch 103 sequentially latches and holds the selected signal SD at the next rising edge of the internal clock signal.
【0011】リードイネーブル信号OEが反転してHレ
ベルになると、セレクタ102は内部回路の出力データ
N1(D5,D6)を選択出力するので、このデータD
5,D6を次の内部クロック信号の立ち上がりでラッチ
103がラッチして保持する。この保持されたデータD
5,D6が3ステートの出力バッファ104を介して入
出力兼用端子100に出力されている。When the read enable signal OE is inverted and becomes H level, the selector 102 selectively outputs the output data N1 (D5, D6) of the internal circuit.
The latch 103 latches and holds 5 and D6 at the next rising edge of the internal clock signal. This held data D
5, 5 are output to the input / output terminal 100 via the 3-state output buffer 104.
【0012】図中、データ列D1,D2,D3,D4の
前後に1クロック分のハイインピーダンス期間が設けて
あるが、このハイインピーダンス期間は一般にターンア
ラウンドタイムなどと称され、入出力兼用端子における
3ステートの出力バッファと外部データとの同時活性、
すなわちバスファイトを避けるための仕様として定義さ
れるのが一般的である(例えばPCI,SDRAM
等)。In the figure, a high impedance period for one clock is provided before and after the data strings D1, D2, D3, D4. This high impedance period is generally called a turnaround time, etc. Simultaneous activation of 3-state output buffer and external data,
That is, it is generally defined as a specification for avoiding bus fight (for example, PCI, SDRAM
etc).
【0013】[0013]
【発明が解決しようとする課題】上述した従来の入出力
回路は、後述する本発明の第1の実施形態の構成を示す
図2およびそのタイミングチャートを示した図7との比
較から明らかなように、入出力兼用端子に外部から入力
されたデータを、リードイネーブル信号OEに応答し
て、セレクタにより選択し後続するラッチ回路に導出す
る構成となっている。The above-mentioned conventional input / output circuit is apparent from a comparison with FIG. 2 showing a configuration of a first embodiment of the present invention described later and FIG. 7 showing a timing chart thereof. In addition, in response to the read enable signal OE, the data externally input to the input / output terminal is selected by the selector and led to the subsequent latch circuit.
【0014】そのため、入出力兼用端子が入力端子とし
て機能している期間は、入力データの変化に応じてラッ
チ回路も動作してしまい、その結果、無駄な電力を消費
してしまうという欠点がある。また、無駄な電力の消費
はノイズ成分の増加を招き、信頼性の低下に繋がる。Therefore, while the input / output terminal is functioning as an input terminal, the latch circuit also operates according to the change of the input data, and as a result, useless power is consumed. . In addition, useless power consumption causes an increase in noise components, leading to a decrease in reliability.
【0015】さらには、入力データを入力バッファを介
して直接セレクタに導出する構成になっているため、入
出力兼用端子からセレクタに後続するラッチまでのタイ
ミングマージンが、セレクタの遅延分と入力バッファか
らセレクタまでの配線遅延分とが、余分に必要になると
いう問題もある。Further, since the input data is directly derived to the selector via the input buffer, the timing margin from the input / output terminal to the latch subsequent to the selector is determined by the selector delay and the input buffer. There is also a problem that extra wiring delay up to the selector is required.
【0016】本発明の目的は、上述した従来の欠点に鑑
みなされたものであり、入出力兼用端子に入力された連
続したデータ列から必要なデータを選択してラッチする
ことにより、入出力兼用端子からセレクタに後続するラ
ッチまでのタイミングマージンを改善して、より高速で
低消費電力かつ高信頼性の極めて良好な入出力回路を提
供することにある。The object of the present invention is made in view of the above-mentioned conventional drawbacks. By selecting and latching necessary data from a continuous data string input to an input / output terminal, the input / output terminal can be used. (EN) It is intended to improve a timing margin from a terminal to a latch subsequent to a selector to provide an extremely good input / output circuit with higher speed, lower power consumption and higher reliability.
【0017】[0017]
【課題を解決するための手段】本発明の入出力回路の特
徴は、外部入力データまたは内部回路の出力データを出
力側保持手段を介して3ステートの出力バッファに選択
的に導出するためのセレクタを有し、所定の制御信号で
前記セレクタの選択動作および前記3ステートの出力バ
ッファの出力動作を制御する入出力回路において、前記
セレクタの選択動作および前記3ステートの出力バッフ
ァの出力動作をそれぞれ異なる2つの制御信号で制御す
る制御信号発生手段をさらに有し、前記異なる2つの制
御信号のうちの1つで前記3ステートの出力バッファが
ハイインピーダンス状態となる入力状態時に、前記3ス
テートの出力バッファおよび入力バッファの入出力兼用
端子に前記外部入力データとして入力されている連続し
たデータ列を前記セレクタで選択して前記出力側保持手
段で保持するとき、前記連続したデータ列のうち、最終
番目のデータ出力タイミングと同一クロックタイミング
でのみ前記セレクタのセレクタ制御信号を発生させて前
記最終データのみを前記出力側保持手段に保持させるこ
とにより、前記入力動作時の前記出力側保持手段の動作
回数を抑制することにある。A feature of the input / output circuit of the present invention is that a selector for selectively deriving external input data or output data of an internal circuit to a 3-state output buffer via an output side holding means. And an input / output circuit for controlling the selection operation of the selector and the output operation of the output buffer of the three states with a predetermined control signal, the selection operation of the selector and the output operation of the output buffer of the three states are different from each other. A control signal generating means for controlling with two control signals is further provided, and the three-state output buffer is in an input state in which the three-state output buffer is in a high impedance state by one of the two different control signals. And a continuous data string input as the external input data to the input / output terminal of the input buffer When selected by a selector and held by the output side holding means, the selector control signal of the selector is generated only at the same clock timing as the last data output timing of the continuous data string to generate only the final data. By holding the output side holding means, the number of operations of the output side holding means during the input operation is suppressed.
【0018】また、前記外部入力データを前記出力側保
持手段に導出する際に、前記入出力兼用端子に接続され
た入力バッファと前記セレクタ間にさらに入力側保持手
段を設けることができる。Further, when deriving the external input data to the output side holding means, an input side holding means may be further provided between the input buffer connected to the input / output terminal and the selector.
【0019】さらに、前記制御信号発生手段は、内部ク
ロック信号同期で外部から入力する第1の制御信号に応
答して前記セレクタ制御信号と前記3ステートの出力バ
ッファをハイインピーダンスまたは出力状態にするリー
ドイネーブル信号とを併せて発生するとともに、前記セ
レクタ制御信号の発生期間は前記リードイネーブル信号
が前記ハイインピーダンスの状態に活性化されている期
間内に包含される。Further, the control signal generating means sets the selector control signal and the 3-state output buffer to a high impedance or output state in response to a first control signal input from the outside in synchronization with an internal clock signal. The generation period of the selector control signal is included in the period in which the read enable signal is activated to the high impedance state while being generated together with the enable signal.
【0020】さらにまた、前記制御信号発生手段は、前
記セレクタ制御信号を、前記リードイネーブル信号の活
性化期間が終了する少なくとも2サイクル前に発生させ
ることにより、前記3ステートの出力バッファに前置さ
れた出力側保持手段に前記セレクタ制御信号に応答し
て、前記3ステートの出力バッファの入出力兼用端子に
外部から入力されている連続するデータ列のうち最終番
目のデータをラッチさせ、このラッチした最終データを
前記入出力兼用端子に出力することもできる。Furthermore, the control signal generating means is pre-located in the 3-state output buffer by generating the selector control signal at least two cycles before the activation period of the read enable signal ends. In response to the selector control signal, the output side holding means latches the last data of the continuous data string externally input to the input / output terminal of the 3-state output buffer, and latches the data. The final data can also be output to the input / output terminal.
【0021】また、前記セレクタは、予め定めるライト
要求信号および前記セレクタ制御信号がハイレベルの時
は前記内部回路の出力データを選択して前記出力側保持
手段に保持するとともに前記3ステートの出力バッファ
を介して前記入出力兼用端子に出力させ、前記セレクタ
制御信号がハイレベルで前記ライト要求信号がロウレベ
ルの時は前記入出力兼用端子に接続された入力バッファ
と前記セレクタ間に設けた入力側保持手段の出力データ
を選択し、前記ライト要求信号および前記セレクタ制御
信号がともにロウレベルの時は前記出力側保持手段に保
持された前記入力側保持手段の出力データを前記セレク
タ制御信号がハイレベルに変化するまで維持することで
もできる。The selector selects the output data of the internal circuit and holds it in the output side holding means when the predetermined write request signal and the selector control signal are at a high level, and the output buffer of the three states. To the input / output terminal via the input / output terminal, and when the selector control signal is at the high level and the write request signal is at the low level, the input side holding provided between the input buffer connected to the input / output terminal and the selector is held. When the write request signal and the selector control signal are both at the low level, the output data of the input side holding means held by the output side holding means is changed to the high level by the selector control signal. You can also keep it until you do.
【0022】さらに、前記出力側保持手段は、前記セレ
クタ制御信号のハイレベルに応答して保持した前記最終
番目のデータを、前記ライト要求信号のハイレベルに応
答して前記内部回路の出力データが前記セレクタで選択
されて読み込まれるまでの期間、保持し続けるでもでき
る。Further, the output side holding means responds to the high level of the selector control signal to hold the last data and outputs the output data of the internal circuit in response to the high level of the write request signal. It is also possible to keep holding until it is selected by the selector and read.
【0023】本発明の半導体装置の入出力回路の他の特
徴は、1つの入出力兼用端子と、内部回路の出力データ
を前記入出力兼用端子に出力し、かつ所定の制御信号で
出力状態がハイインピーダンス状態になる3ステート出
力バッファと、前記ハイインピーダンス状態時に前記入
出力兼用端子から所定のデータを入力する入力バッファ
と、前記入力バッファの出力を内部クロック信号に同期
して一時保持する第1の保持手段と、前記第1の保持手
段の出力を第1の入力端に受け、かつ第2の入力端には
前記内部回路の出力データを受け、さらに第1の制御端
子には、外部の制御回路に与えられるライト要求信号が
アクティブレベルのとき所定のモード設定信号の設定値
m(mは実数)で指定するクロックサイクル期間だけハ
イレベルとなり前記m個のデータ列を選択出力するため
のライトイネーブル信号を前記外部の制御回路から受け
るセレクタと、前記セレクタの選択出力を前記内部クロ
ック信号に同期して一時保持し保持データを前記3ステ
ート出力バッファに出力するとともに前記セレクタの第
3の入力端に戻す第2の保持手段と、前記外部の制御回
路に与えられるリード要求信号がアクティブレベルのと
き所定の前記モード設定信号の設定値n(nは実数)で
指定するクロックサイクル期間だけアクティブレベルに
なるデータ出力タイミング制御信号を前記外部の制御回
路から受けて、前記データ出力タイミング制御信号のア
クティブレベルへの遷移タイミングから1クロックサイ
クル遅れかつ前記データ出力タイミング制御信号のアク
ティブレベル期間よりも少なくとも3クロックサイクル
だけ長くアクティブ状態になるリードイネーブル信号を
発生して前記3ステート出力バッファを前記ハイインピ
ーダンス状態にするとともに、前記リードイネーブル信
号のアクティブレベルへの遷移タイミングから1クロッ
クサイクル遅れかつ前記リードイネーブル信号のアクテ
ィブレベル期間に前記入出力兼用端子および前記第1の
保持手段を介してさらに1クロックサイクル遅れて前記
セレクタへ出力される前記n個のデータ列のうちのn番
目のデータと同一クロックタイミングで1クロックサイ
クルだけアクティブレベルになるセレクタ制御信号も発
生して前記セレクタの第2の制御端子を制御し前記n番
目のデータのみ選択出力させる第1の制御信号発生手段
とをそれぞれ備え、 前記n個のデータ列を連続して入力
した場合に、前記セレクタ制御信号のアクティブレベル
に応答して前記セレクタに前記n番目のデータのみの選
択制御をさせて前記第2の保持手段の出力の変化回数を
n分の1にする消費電流抑制機能を有することにある。Another feature of the input / output circuit of the semiconductor device of the present invention is that it has one input / output terminal and output data of the internal circuit.
Is output to the I / O terminal and a predetermined control signal is output.
3-state output that outputs high impedance
Force buffer and the input in the high impedance state.
Input buffer for inputting specified data from output shared terminal
And the output of the input buffer is synchronized with the internal clock signal
And first holding means for temporarily holding the first holding means and the first holding hand
The output of the stage is received at the first input end and at the second input end
Receives the output data of the internal circuit, and further receives a first control end
The child has a write request signal given to an external control circuit.
Set value of the specified mode setting signal at active level
m for the clock cycle period specified by m (m is a real number)
Because it becomes a level and selectively outputs the m data strings
Receive the write enable signal from the external control circuit.
Selector and the output selected by the selector.
The sync data is held temporarily and the held data is
Output to the output buffer and
Second holding means for returning to the input end of No. 3, and the external control circuit
If the read request signal given to the
At a predetermined setting value n (n is a real number) of the mode setting signal
Active level for a specified clock cycle period
The data output timing control signal becomes
Of the data output timing control signal.
1 clock cycle from the transition timing to the active level
Clock delay and the data output timing control signal
At least 3 clock cycles longer than the active level period
The read enable signal that remains active for as long as
Is generated and the 3-state output buffer is
The read enable signal.
1 clock from the transition timing of the signal to the active level
Cycle delay and the activation of the read enable signal.
And the first input / output terminal and the first
The delay is further delayed by one clock cycle via the holding means.
Nth of the n data strings output to the selector
1 clock cycle at the same clock timing as the eye data
Also outputs a selector control signal that turns active level only
To control the second control terminal of the selector to control the n-th
First control signal generating means for selectively outputting only eye data
And each of the above n data strings are continuously input
The active level of the selector control signal
In response to the selection, the selector selects only the nth data.
The number of changes in the output of the second holding means by performing selective control.
It is to have a current consumption control function to the first n minutes.
【0024】また、前記第1の制御信号発生手段は、前
記データ出力タイミング制御信号を前記内部クロック信
号に同期して入力する縦続接続された第3、第4および
第5の保持手段と、これら第3、第4および第5の保持
手段の出力信号と前記データ出力タイミング制御信号と
の論理をとる否定論理和手段と、この否定論理和手段の
出力を前記内部クロック信号に同期して保持する第6の
保持手段とからなる前記リードイネーブル信号の生成手
段と、前記第3の保持手段の出力の極性反転出力と前記
第4の保持手段の出力との論理をとる論理積手段とこの
論理積手段の出力を前記内部クロック信号に同期して保
持する第7の保持手段とからなる前記セレクタ制御信号
の生成手段とで構成することができる。Further, the first control signal generating means includes third, fourth and fifth holding means connected in cascade for inputting the data output timing control signal in synchronization with the internal clock signal. third, the negative logical oR means taking a logical output signal and the data output timing control signals of the fourth and fifth holding means, for holding and synchronizing the output of the NOR means to said internal clock signal A means for generating the read enable signal , which comprises a sixth holding means, a logical product means for taking the logic of the polarity inversion output of the output of the third holding means and the output of the fourth holding means, and this logical product. Selector control signal comprising seventh holding means for holding the output of the means in synchronization with the internal clock signal
And a generating unit of
【0025】さらに、前記第1および前記第2の保持手
段の同期手段を前記内部クロック信号に代えてそれぞれ
第1のクロック制御手段および第2のクロック制御手段
で制御し、かつ前記第1の制御信号発生手段に代えて第
2の制御信号発生手段を設け、前記第2の制御信号発生
手段は、前記リードイネーブル信号および前記セレクタ
制御信号とともに前記データ出力タイミング制御信号を
前記内部クロック信号の2サイクル分シフトしたラッチ
制御信号をさらに備え、前記第1のクロック制御手段
は、ラッチ制御信号を前記内部クロック信号に同期して
保持する第8の保持手段とこの第8の保持手段の出力信
号で前記内部クロック信号を抽出する論理積手段とで構
成し、前記第2のクロック制御手段は、前記ライトイネ
ーブル信号および前記セレクタ制御信号の論理をとる論
理和手段とこの論理和手段の出力信号を前記内部クロッ
ク信号に同期して保持する第9の保持手段とこの第9の
保持手段の出力信号で前記内部クロック信号を抽出する
論理積手段とで構成することもできる。Further, the synchronizing means of the first and second holding means are controlled by the first clock control means and the second clock control means instead of the internal clock signal, and the first control is performed. Second control signal generating means is provided in place of the signal generating means, and the second control signal generating means outputs the data output timing control signal together with the read enable signal and the selector control signal for two cycles of the internal clock signal. The first clock control means further comprises an eighth holding means for holding the latch control signal in synchronization with the internal clock signal and an output signal of the eighth holding means. And a logical product means for extracting an internal clock signal, wherein the second clock control means includes the write enable signal and The internal clock signal is composed of a logical sum means for taking the logic of the selector control signal, a ninth holding means for holding the output signal of the logical sum means in synchronization with the internal clock signal, and an output signal of the ninth holding means. It can also be configured with a logical product means for extracting.
【0026】さらにまた、前記第2の制御信号発生手
段、前記第1のクロック制御手段および前記第2のクロ
ック制御手段それぞれ1組により、複数の前記入出力兼
用端子対応の、前記第2の保持手段に前置されるセレク
タと前記第2の保持手段と前記3ステートの出力バッフ
ァとをそれぞれ共通制御することもできる。Furthermore, one set of each of the second control signal generating means, the first clock control means and the second clock control means allows the second holding corresponding to the plurality of input / output terminals. Select in front of the means
Motor and said second holding means and the output buffer of the three-state may be a common control, respectively.
【0027】また、前記第1および前記第2の保持手段
は、前記第1のクロック制御手段および前記第2のクロ
ック制御手段の出力する制御クロック信号の立ち上がり
タイミングでのみ動作し、それ以外の前記内部クロック
信号期間では保持動作を抑制し前記内部クロック信号に
応答した保持動作による電流量を抑制することもでき
る。Further, the first and second holding means operate only at the rising timing of the control clock signal output from the first clock control means and the second clock control means, and other than the above. It is also possible to suppress the holding operation during the internal clock signal period and suppress the current amount due to the holding operation in response to the internal clock signal.
【0028】さらに、前記第1および前記第2の保持手
段の出力信号のみを、前記第2の保持手段に前置される
セレクタの入力信号とし、これら2信号のうち選択され
た信号を出力する前記3ステートの出力バッファを前記
入出力兼用端子のフローティング防止手段とすることも
できる。Furthermore, only the output signal of said first and said second holding means, an input signal of <br/> selector prefix of the second holding means, a selected one of the two signals The three-state output buffer that outputs the signal can also be used as the floating prevention means of the input / output terminal.
【0029】[0029]
【0030】さらにまた、前記セレクタが、前記入出力
兼用端子に入力される前記データ列を前記第1の保持手
段を介さずに直接入力することもできる。[0030] Furthermore, the selector is, the data string input to the input-output terminals can be input directly without the first holding means.
【0031】また、前記制御回路および前記データ発生
回路も含めて同一チップ上に形成するかまたはいずれか
1つだけ含めて同一チップ上に形成することもできる。[0031] It is also possible to form the control circuit and the data generating circuit is also one or either be formed on the same chip including only included in the same chip.
【0032】[0032]
【発明の実施の形態】まず本発明の実施の形態を図面を
参照しながら説明する。図1は本発明の第1の実施の形
態を適用するシステム構成図である。図1を参照する
と、本発明の入出力回路を使用したシステムは、本発明
の入出力回路11と、システムとして図示しない所定の
信号発生回路で生成した制御信号であるライト要求信号
WR(Write Request)とリード要求信号
RD(Read Request)とモード設定信号M
D(Mode)とをそれぞれ入力し、制御信号としてラ
イト要求信号WRのHレベルに応答してモード設定信号
MDの値がn(nは実数)ならば内部クロック信号のn
サイクル期間Hレベルにするライトイネーブル信号WE
(Write Enable)と、リード要求信号RD
信号のHレベルに応答してモード設定信号MDの値がn
ならば内部クロック信号のnサイクル期間Hレベルにす
るデータ出力タイミング制御信号N2と、この信号を1
サイクル分シフトしたデータ列制御信号N3とをそれぞ
れ生成して出力する制御回路12と、データ列制御信号
N3を入力し、n個の連続したデータ列N4を生成出力
するデータ発生回路13とで構成され、入出力回路11
に対してライトイネーブル信号WEとデータ出力タイミ
ング制御信号N2とデータ列N4と内部回路の出力デー
タN1とが、それぞれ入力信号として与えられる。DESCRIPTION OF THE PREFERRED EMBODIMENTS First, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a system configuration diagram to which the first embodiment of the present invention is applied. Referring to FIG. 1, a system using the input / output circuit of the present invention includes an input / output circuit 11 of the present invention and a write request signal WR (Write Request) which is a control signal generated by a predetermined signal generation circuit (not shown). ), A read request signal RD (Read Request), and a mode setting signal M
If the value of the mode setting signal MD is n (n is a real number) in response to the H level of the write request signal WR as a control signal, the internal clock signal n is input.
Write enable signal WE that is set to H level during the cycle period
(Write Enable) and read request signal RD
The value of the mode setting signal MD is n in response to the H level of the signal.
If so, the data output timing control signal N2 which is set to H level for n cycle periods of the internal clock signal and this signal
A control circuit 12 that generates and outputs a data string control signal N3 that is shifted by a cycle, and a data generation circuit 13 that inputs the data string control signal N3 and generates and outputs n continuous data strings N4. Input / output circuit 11
On the other hand, the write enable signal WE , the data output timing control signal N2, the data string N4, and the output data N1 of the internal circuit are applied as input signals.
【0033】これらは同一チップ上に形成されても構わ
ないし、各々別チップとして形成されてもよい。又、い
ずれか1つだけ別チップとして形成されてもよい。These may be formed on the same chip or may be formed on different chips. Also, only one of them may be formed as a separate chip.
【0034】一方、本発明の入出力回路11は、その構
成をブロック図を示した図2を参照すると、データ出力
タイミング制御信号N2に応答して内部クロック信号C
LK同期で入力されるデータ列N4の最終番目のデータ
の出力タイミングと同一クロックタイミングで3ステー
トの出力バッファ制御用のリードイネーブル信号OEを
発生するとともに、ライトイネーブル信号WEに応答し
て内部クロック信号CLK同期で選択手段のセレクタ制
御信号SELも併せて発生する第1の制御信号発生手段
である制御信号発生器116と、データ列N4および他
の外部回路からも入力信号を受ける入出力兼用端子10
aと、この端子10aに入力されるデータ列N4または
外部回路からの入力信号を受ける入力バッファ111
と、この入力バッファ111を介した入力信号を所定の
内部クロックCLKに同期して保持する第1の保持手段
であるラッチ112と、このラッチ112の保持データ
と内部回路の出力データN1とを選択するセレクト手段
であるセレクタ113と、このセレクタ113から出力
される選択データを内部クロックCLKに同期して保持
する第2の保持手段であるラッチ114と、このラッチ
114および入出力兼用端子10a間に接続されリード
イネーブル信号OEで出力状態がハイインピーダンスに
制御される3ステートバッファ115と、から構成す
る。On the other hand, referring to FIG. 2 showing the block diagram of the configuration of the input / output circuit 11 of the present invention, the internal clock signal C is generated in response to the data output timing control signal N2.
The read enable signal OE for controlling the 3-state output buffer is generated at the same clock timing as the output timing of the last data of the data string N4 input in LK synchronization, and the internal clock signal is generated in response to the write enable signal WE. A control signal generator 116, which is a first control signal generating unit that also generates a selector control signal SEL for the selecting unit in synchronization with CLK, and an input / output terminal 10 for receiving input signals from the data string N4 and other external circuits.
a and an input buffer 111 that receives an input signal from the data string N4 input to this terminal 10a or an external circuit
And a latch 112 which is a first holding means for holding an input signal via the input buffer 111 in synchronization with a predetermined internal clock CLK, and data held by the latch 112 and output data N1 of the internal circuit. Between the selector 113 which is the selecting means, the latch 114 which is the second holding means which holds the selection data output from the selector 113 in synchronization with the internal clock CLK, and the latch 114 and the input / output terminal 10a. It is composed of a 3-state buffer 115 which is connected and whose output state is controlled to high impedance by the read enable signal OE.
【0035】また、制御信号発生器116は、その構成
を示した図3を参照すると、データ出力タイミング制御
信号N2を内部クロックCLKに同期して入力する従続
接続された第3、第4および第5の保持手段であるラッ
チ1161,1162,1163と、これらラッチ11
61,1162,1163の出力信号M3,M4,M5
とデータ出力タイミング制御信号N2との論理をとる論
理和手段であるNOR回路1164と、このNOR回路
1164の出力を内部クロックCLKに同期して保持す
る第6の保持手段であるラッチ1165とからなるリー
ドイネーブル信号OEの生成手段と、ラッチ1161の
出力を極性反転するインバータ回路1166の出力M3
Bとラッチ1162の出力M4との論理をとる論理積手
段であるAND回路1167とこのAND回路1167
の出力M2を内部クロックCLKに同期して保持する第
7の保持手段であるラッチ1168とからなるセレクタ
制御信号SELの生成手段とで構成する。Further, referring to FIG. 3 showing the configuration of control signal generator 116, the third, fourth and fourth cascade-connected control signal generators 116 input the data output timing control signal N2 in synchronization with the internal clock CLK. Latches 1161, 1162, 1163 which are fifth holding means and these latches 11
61, 1162, 1163 output signals M3, M4, M5
And a data output timing control signal N2. A NOR circuit 1164 which is a logical sum means and a latch 1165 which is a sixth holding means for holding the output of the NOR circuit 1164 in synchronization with the internal clock CLK. Output M3 of the read enable signal OE and an inverter circuit 1166 for inverting the polarity of the output of the latch 1161.
AND circuit 1167 which is a logical product means for taking the logic of B and the output M4 of the latch 1162 and this AND circuit 1167
Of the selector control signal SEL, which is composed of a latch 1168 which is a seventh holding means for holding the output M2 of the above in synchronization with the internal clock CLK.
【0036】なお、セレクタ113は、その動作の真理
値表を示した図4を参照すると、入力信号であるライト
イネーブル信号WEおよびセレクタ制御信号SELがそ
れぞれ“0”“0”のとき出力SDはラッチ114の出
力DOを選択出力し、“0”“1”のとき出力SDはラ
ッチ112の出力DIを選択出力し、“1”“0”のと
き出力SDは内部回路の出力データN1を選択出力す
る。“1”“1”の組み合わせは禁止条件とする。ここ
で、“0”はLレベル、“1”はHレベルを示す。Referring to FIG. 4 showing the truth table of its operation, the selector 113 outputs the output SD when the write enable signal WE and the selector control signal SEL which are input signals are "0" and "0", respectively. The output DO of the latch 114 is selectively output, the output SD selectively outputs the output DI of the latch 112 when "0" or "1", and the output SD selects the output data N1 of the internal circuit when "1" or "0". Output. The combination of "1" and "1" is a prohibited condition. Here, "0" indicates L level and "1" indicates H level.
【0037】図1を参照すると、入出力回路11と制御
回路12とデータ発生回路13との相互関係は、本発明
の入出力回路11の制御は制御回路12からのデータ出
力制御タイミング信号N2により行われ、データ発生回
路13のデータ列N4のタイミング制御も同じく制御回
路12から入力するデータ列制御信号N3により行わ
れ、データ列制御信号N3がHレベルのときデータ発生
回路13はデータ列N4を出力する。さらに、データ発
生回路13の出力データ列N4は本発明の入出力回路1
1の入出力兼用端子10に入力されデータ出力制御タイ
ミング信号N2の制御を受ける。さらにまた、これら入
出力回路11と制御回路12とデータ発生回路13とは
ともに内部クロック信号CLKの立上りに同期して動作
するという共通点を有する。Referring to FIG. 1, the relationship among the input / output circuit 11, the control circuit 12, and the data generating circuit 13 is that the control of the input / output circuit 11 according to the present invention depends on the data output control timing signal N2 from the control circuit 12. Timing control of the data string N4 of the data generation circuit 13 is also performed by the data string control signal N3 input from the control circuit 12, and when the data string control signal N3 is at the H level, the data generation circuit 13 changes the data string N4. Output. Further, the output data string N4 of the data generating circuit 13 is the input / output circuit 1 of the present invention.
The data output control timing signal N2 is input to the I / O terminal 10 of FIG. Furthermore, the input / output circuit 11, the control circuit 12, and the data generation circuit 13 all have the common point that they operate in synchronization with the rising of the internal clock signal CLK.
【0038】すなわち、制御回路12はリード要求信号
RDのHレベルを検出しており、その検出結果、モード
設定信号MDのデータ値が“4”であればあればデータ
出力制御タイミング信号N2を4サイクル期間Hレベル
にし、モード設定信号MDのデータ値が“2”であれば
データ出力制御タイミング信号N2を2サイクル期間H
レベルにする。That is, the control circuit 12 detects the H level of the read request signal RD, and if the data value of the mode setting signal MD is "4" as a result of the detection, the data output control timing signal N2 is set to 4. If the data value of the mode setting signal MD is "2", the data output control timing signal N2 is set to the H level during the cycle period,
To level.
【0039】また、ライト要求信号WRのHレベルを検
出するとモード設定信号MDのデータ値が“4”であれ
ばライトイネーブル信号WEを“4”サイクル期間Hレ
ベルにし、モード設定信号MDのデータ値が“2”であ
ればライトイネーブル信号WEを2サイクル期間Hレベ
ルにする。When the H level of the write request signal WR is detected, if the data value of the mode setting signal MD is "4", the write enable signal WE is set to the H level for the "4" cycle period, and the data value of the mode setting signal MD is set. Is "2", the write enable signal WE is set to H level for two cycle periods.
【0040】一方、制御回路12出力のデータ列制御信
号N3は制御回路12出力のデータ出力制御タイミング
信号N2を1サイクル分シフトして生成されている。On the other hand, the data string control signal N3 output from the control circuit 12 is generated by shifting the data output control timing signal N2 output from the control circuit 12 by one cycle.
【0041】上述した動作を行なう制御回路12および
データ発生回路13は、当業者であれば容易に実現可能
であり、また本発明の構成そのものには直接関係しない
ので、その詳細な構成は省略する。The control circuit 12 and the data generation circuit 13 which perform the above-mentioned operations can be easily realized by those skilled in the art, and since they are not directly related to the configuration of the present invention, their detailed configuration will be omitted. .
【0042】次に、図1に示したシステムの動作を説明
する。図1およびその動作説明用のタイミングチャート
を示した図5と、適宜図2も併せて参照すると、モード
設定信号MDは、データ値“4”を出力し、ライト要求
信号WRはLレベルを出力しているものとする。このと
き、リード要求信号RDがHレベルになると、モード設
定信号MDのデータ値が“4”であるから、制御回路1
2からはライト要求信号RDの立ち下がりタイミングに
同期してデータ出力制御タイミング信号N2が4サイク
ル期間Hレベルとして出力される。Next, the operation of the system shown in FIG. 1 will be described. Referring to FIG. 1 and FIG. 5 showing a timing chart for explaining the operation thereof and FIG. 2 as needed, the mode setting signal MD outputs the data value “4” and the write request signal WR outputs the L level. It is assumed that At this time, when the read request signal RD becomes H level, the data value of the mode setting signal MD is "4", so the control circuit 1
From 2, the data output control timing signal N2 is output as H level for four cycle periods in synchronization with the falling timing of the write request signal RD.
【0043】このときデータ列制御信号N3もデータ出
力制御タイミング信号N2を1サイクル分シフトさせた
状態で同様に4サイクル期間Hレベルとして出力され
る。At this time, the data string control signal N3 is similarly output as H level for four cycle periods with the data output control timing signal N2 shifted by one cycle.
【0044】データ出力制御タイミング信号N2がHレ
ベルになると、入出力回路11が入力状態になる。ま
た、データ列制御信号N3が4サイクル期間Hレベルに
なると、この4サイクル期間Hレベルのデータ列制御信
号N3に応答してデータ発生回路13はデータ列制御信
号N3の立ち上がりタイミングから1サイクルシフトし
たタイミングから4サイクル期間、データD1,D2,
D3,D4をデータ列N4として出力する。When the data output control timing signal N2 becomes H level, the input / output circuit 11 enters the input state. When the data string control signal N3 becomes H level for 4 cycle periods, the data generating circuit 13 shifts by 1 cycle from the rising timing of the data string control signal N3 in response to the data string control signal N3 at H level for 4 cycle periods. Data D1, D2 for 4 cycle period from timing
D3 and D4 are output as a data string N4.
【0045】このデータD1,D2,D3,D4を、入
出力回路11は入出力兼用端子10から入力データとし
て図2の入力バッファ111に取り込む。The input / output circuit 11 inputs the data D1, D2, D3, D4 from the input / output terminal 10 into the input buffer 111 of FIG.
【0046】次に、データ列制御信号N3が4サイクル
期間を経過してLレベルになると、Lレベルのタイミン
グに応答してデータ発生回路13もLレベルのタイミン
グから1サイクル後にデータD1,D2,D3,D4の
出力を終了し、この終了タイミングから2サイクル期
間、入出力回路11の入出力兼用端子10の電位はハイ
インピーダンス状態になる。この間にモード設定信号M
Dはそのデータ値を例えば“2”に再設定されるものと
する。Next, when the data string control signal N3 becomes L level after four cycles have elapsed, the data generation circuit 13 also responds to the L level timing, and the data D1, D2, and D1 after one cycle from the L level timing. The output of D3 and D4 is terminated, and the potential of the input / output terminal 10 of the input / output circuit 11 is in a high impedance state for a period of two cycles from the end timing. During this time, the mode setting signal M
It is assumed that D has its data value reset to "2", for example.
【0047】一方、データ出力制御タイミング信号N2
がLレベルになったことを受け入出力回路11は出力状
態になり入出力兼用端子10に所定のデータを出力し始
める。On the other hand, the data output control timing signal N2
The input / output circuit 11 enters the output state in response to the change to L level, and starts outputting predetermined data to the input / output combined terminal 10.
【0048】入出力回路11が出力状態のとき、ライト
要求信号WRがHレベルになると、このHレベルの立ち
上がりタイミングから1クロック後のタイミングで、制
御回路12からはライトイネーブル信号WEが出力され
るが、そのときのモード設定信号MDのデータは“2”
であるから、ライトイネーブル信号WEは2サイクル期
間Hレベルとして出力されることになる。When the write request signal WR becomes H level while the input / output circuit 11 is in the output state, the control circuit 12 outputs the write enable signal WE at a timing one clock after the rising timing of the H level. However, the data of the mode setting signal MD at that time is "2".
Therefore, the write enable signal WE is output as the H level for the 2 cycle period.
【0049】入出力回路11が出力状態になっていると
きライトイネーブル信号WEがHレベルになると、この
Hレベルの立ち上がりタイミングから1クロック後のタ
イミングで、入出力回路11は内部回路の出力データN
1を入出力兼用端子10を介して出力する。When the write enable signal WE becomes H level while the input / output circuit 11 is in the output state, the input / output circuit 11 outputs the output data N of the internal circuit at a timing one clock after the rising timing of this H level.
1 is output via the I / O terminal 10.
【0050】なお、入出力回路11が入力状態にあると
き、入出力兼用端子10におけるデータD1、D2、D
3、D4入力期間の前後にあるハイインピーダンス期間
は、前述したように、一般にターンアラウンドタイムと
称されるが、入出力兼用端子10(図2では10a)が
接続された図2における3ステートの出力バッファ11
5の出力信号と入力データとの同時活性、すなわちバス
ファイトを避けるための規格として定義されるのが一般
的である。When the input / output circuit 11 is in the input state, the data D1, D2, D at the input / output combined terminal 10 is used.
3, the high impedance period before and after the D4 input period is generally referred to as the turnaround time as described above, but the three-state of FIG. 2 to which the input / output combined terminal 10 (10a in FIG. 2) is connected. Output buffer 11
5 is generally defined as a standard for avoiding simultaneous activation of output signals and input data, that is, bus fight.
【0051】本実施形態におけるデータ入力後のハイイ
ンピーダンス期間が従来例の1サイクルに比べ2サイク
ルとなり、1サイクル分長くしてあるが、これは、後述
する図7におけるラッチ114の出力信号DOの変化
(D0→D4)とリードイネーブル信号OEの立上りに
スキュウを持たせるためである。ラッチ114の出力信
号DOの変化とリードイネーブル信号OEの立上りが同
時であると、入出力兼用端子10には一旦データD0が
出力された後、データD4が出力されるのを防止するた
めである。The high impedance period after data input in this embodiment is two cycles, which is longer than the one cycle in the conventional example, by one cycle. This is because the output signal DO of the latch 114 in FIG. This is because the change (D0 → D4) and the rise of the read enable signal OE have a skew. This is to prevent the data D4 from being output once to the input / output terminal 10 when the change of the output signal DO of the latch 114 and the rising of the read enable signal OE are simultaneous. .
【0052】次に、本発明の第1の実施形態の入出力回
路11の動作を説明するが、初めに制御信号発生器11
6の動作を説明しておく。図3および制御信号発生器1
16の動作説明用のタイミングチャートを示した図6を
併せて参照すると、内部クロック信号CLKの立上りタ
イミングに同期して、例えば4サイクル期間Hレベルの
データ出力制御タイミング信号N2をラッチ1161で
ラッチし、その出力をラッチ1162,1163に順次
ラッチさせることによりデータ出力制御タイミング信号
N2を3サイクル分シフトさせ、データ出力制御タイミ
ング信号N2とラッチ1161の出力M3とラッチ11
62の出力M4とラッチ1163の出力M5とを入力と
したNOR回路1164の出力信号M1をラッチ116
5によってシフトさせることにより7サイクル期間Lレ
ベルのリードイネーブル信号OEを発生させる。Next, the operation of the input / output circuit 11 according to the first embodiment of the present invention will be described. First, the control signal generator 11 will be described.
The operation of No. 6 will be described. FIG. 3 and control signal generator 1
Referring also to FIG. 6 showing a timing chart for explaining the operation of No. 16, in synchronization with the rising timing of the internal clock signal CLK, for example, the latch 1161 latches the data output control timing signal N2 of H level for four cycle periods. , The output is sequentially latched by the latches 1162, 1163 to shift the data output control timing signal N2 by 3 cycles, and the data output control timing signal N2, the output M3 of the latch 1161, and the latch 11 are output.
The output signal M1 of the NOR circuit 1164, which receives the output M4 of 62 and the output M5 of the latch 1163, is input to the latch 116.
By shifting by 5, the read enable signal OE of L level is generated for 7 cycle periods.
【0053】一方、ラッチ1161の出力M3を入力と
するインバータ回路1166の出力信号M3Bとラッチ
1162の出力M4とを入力とするAND回路1167
の出力信号M2をラッチ1168によってシフトさせる
ことによりセレクタ制御信号SELを発生する。On the other hand, the AND circuit 1167 which receives the output signal M3B of the inverter circuit 1166 which receives the output M3 of the latch 1161 and the output M4 of the latch 1162 which receives the output signal M3B.
The selector control signal SEL is generated by shifting the output signal M2 of 1 by the latch 1168.
【0054】これらのデータ出力制御タイミング信号N
2とリードイネーブル信号OEとセレクタ制御信号SE
Lとの位相関係をみると、データ出力制御タイミング信
号N2の立ち上がりタイミングに対してリードイネーブ
ル信号OEの立ち下がりタイミングは1クロックサイク
ル分シフトし、リードイネーブル信号OEの立ち下がり
タイミングに対してセレクタ制御信号SELの立ち立ち
上がりタイミングは5クロックサイクル分シフトしてお
り、互いに内部クロック信号CLKに同期している。These data output control timing signals N
2, read enable signal OE and selector control signal SE
Looking at the phase relationship with L, the fall timing of the read enable signal OE is shifted by one clock cycle with respect to the rise timing of the data output control timing signal N2, and selector control is performed with respect to the fall timing of the read enable signal OE. The rising timing of the signal SEL is shifted by 5 clock cycles and is synchronized with the internal clock signal CLK.
【0055】次に、入出力回路11全体の動作を説明す
る。図2および入出力回路11の動作説明用のタイミン
グチャートを示した図7を参照すると、まずライトイネ
ーブル信号WEがLレベルであるとする。このとき、デ
ータ出力制御タイミング信号N2が、例えば4クロック
サイクル期間Hレベルになると、このHレベルに応答し
てデータ発生回路13は前述した動作により、データ出
力制御タイミング信号N2の立ち上がりタイミングから
1クロックサイクル後のタイミングから7クロックサイ
クル期間Lレベルとなるリードイネーブル信号OEを出
力する。Next, the operation of the entire input / output circuit 11 will be described. Referring to FIG. 2 and FIG. 7 which is a timing chart for explaining the operation of the input / output circuit 11, it is assumed that the write enable signal WE is at the L level. At this time, when the data output control timing signal N2 becomes H level for, for example, four clock cycle periods, the data generating circuit 13 responds to this H level by the operation described above, and one clock starts from the rising timing of the data output control timing signal N2. The read enable signal OE which is at L level for 7 clock cycle periods is output from the timing after the cycle.
【0056】このリードイネーブル信号OEのLレベル
に応答して3ステートバッファ115は非活性状態とな
り、入出力兼用端子10aはハイインピーダンス状態に
なり入力データ待ちの状態になる。In response to the L level of the read enable signal OE, the 3-state buffer 115 is inactivated, the input / output shared terminal 10a is in a high impedance state, and is in a state of waiting for input data.
【0057】前述したように、データ発生回路13はデ
ータ出力制御タイミング信号N2の立ち上がりタイミン
グから2クロックサイクル後のタイミングからデータD
1,D2,D3,D4をデータ列N4として出力するの
で、このデータD1,D2,D3,D4が1サイクル以
上の連続したデータとして入出力兼用端子10aに入力
される。As described above, the data generation circuit 13 starts data D from the timing two clock cycles after the rising timing of the data output control timing signal N2.
Since 1, D2, D3, D4 are output as the data string N4, the data D1, D2, D3, D4 are input to the input / output terminal 10a as continuous data of one cycle or more.
【0058】入出力兼用端子10aに入力されたデータ
D1,D2,D3,D4は、入力バッファ111を介し
てラッチ112にラッチされて1クロックサイクル分シ
フトされ、セレクタ113へ入力される。The data D1, D2, D3, D4 input to the input / output combined terminal 10a is latched by the latch 112 via the input buffer 111, shifted by one clock cycle, and input to the selector 113.
【0059】このときセレクタ113では、図4の真理
値表に従いライトイネーブル信号WEおよびセレクタ制
御信号SELが共にLレベルであるから後続するラッチ
114の出力を選択して出力しており、その保持内容は
1つ前のセレクタ制御信号SELがHレベルの時のセレ
クタ選択出力であるデータD0である。At this time, the selector 113 selects and outputs the output of the subsequent latch 114 because both the write enable signal WE and the selector control signal SEL are at the L level according to the truth table of FIG. Is data D0 which is the selector selection output when the previous selector control signal SEL is at H level.
【0060】セレクタ113にデータD1,D2,D
3,D4が入力されてから4クロックサイクル後のタイ
ミング(リードイネーブル信号OEの立ち下がりタイミ
ングに対して5クロックサイクル分シフト)でセレクタ
制御信号SELはHレベルに立ち上がり、このHレベル
期間にセレクタ113に入力されているデータD4が選
択出力され、後続のラッチ114にラッチされ1クロッ
クサイクル分シフトされて出力される(ラッチ114の
出力信号DOの出力値D4)。Data D1, D2 and D are sent to the selector 113.
The selector control signal SEL rises to the H level at a timing 4 clock cycles after the input of 3, D4 (shifts by 5 clock cycles with respect to the falling timing of the read enable signal OE), and the selector 113 is in this H level period. The data D4 input to is selected and output, is latched by the subsequent latch 114, is shifted by one clock cycle, and is output (the output value D4 of the output signal DO of the latch 114).
【0061】すなわち、データD4を選択するクロック
タイミングとセレクタ制御信号SELがHレベルに立ち
上がるクロックタイミングとは同一クロックの立ち上が
りに同期している。また、ラッチ114の出力信号DO
の出力値D4の出力タイミングとセレクタ制御信号SE
Lの立ち下がりタイミングは同一のクロックの立ち上が
りタイミングに同期している。That is, the clock timing for selecting the data D4 and the clock timing for the selector control signal SEL to rise to the H level are synchronized with the rising edge of the same clock. Also, the output signal DO of the latch 114
Timing of output value D4 of selector and selector control signal SE
The falling timing of L is synchronized with the rising timing of the same clock.
【0062】上述した連続したデータD1,D2,D
3,D4の最後のデータD4の立ち上がりタイミングが
同期する同一クロックの立ち上がりタイミングに同期し
てセレクタ制御信号SELがHレベルになると共に、リ
ードイネーブル信号OEはまだLレベル状態にあるので
データD1,D2,D3,D4の入力が終了した入出力
兼用端子10aは再びハイインピーダンス状態になる。The above-mentioned continuous data D1, D2, D
Since the selector control signal SEL becomes H level and the read enable signal OE is still in L level in synchronization with the rising timing of the same clock in which the rising timing of the last data D4 of 3 and D4 is synchronized, the data D1, D2 , D3, D4 have been input, the input / output combined terminal 10a is again in the high impedance state.
【0063】上述したハイインピーダンス状態は、一般
的に入出力兼用端子10aの電位を変化させるものでは
なく、その電位は入出力兼用端子10aの寄生容量等に
よって一定時間(数ミリ秒から数秒)保持されるため、
クロックサイクル時間が短い(数ナノ秒から数マイクロ
秒)高速なシステムでは、ハイインピーダンス状態にな
っても入出力兼用端子10aの電位は保持される。The above-mentioned high impedance state generally does not change the potential of the input / output combined terminal 10a, and the potential is held for a fixed time (several milliseconds to several seconds) due to the parasitic capacitance of the input / output combined terminal 10a. Because
In a high-speed system with a short clock cycle time (several nanoseconds to several microseconds), the potential of the input / output combined terminal 10a is maintained even in the high impedance state.
【0064】次にリードイネーブル信号OEがHレベル
になり、3ステートバッファ115は入力状態から出力
状態への切り替わりが行なわれる。3ステートバッファ
115が出力状態に活性化され、ラッチ114の出力信
号DOを入出力兼用端子10aに出力するが、このとき
入出力兼用端子10aに入力された最後のデータD4
が、ラッチ114にラッチされ信号DOとして保持し出
力されているため、入出力兼用端子10aはデータD4
を保持したまま入力状態から出力状態への切り替わりが
行なわれる。Next, read enable signal OE attains H level, and 3-state buffer 115 is switched from the input state to the output state. The 3-state buffer 115 is activated to the output state and outputs the output signal DO of the latch 114 to the input / output shared terminal 10a. At this time, the final data D4 input to the input / output shared terminal 10a.
However, since it is latched by the latch 114 and held and output as the signal DO, the input / output dual-purpose terminal 10a has the data D4.
The input state is switched to the output state while holding.
【0065】リードイネーブル信号OEがHレベルのと
きは3ステートバッファ115は出力状態であるので、
3ステートバッファ115はラッチ114の出力信号D
OであるデータD4を入出力兼用端子10aに出力して
いる。Since the 3-state buffer 115 is in the output state when the read enable signal OE is at the H level,
The 3-state buffer 115 outputs the output signal D of the latch 114.
The data D4 which is O is output to the input / output terminal 10a.
【0066】このとき、セレクタ制御信号SELは既に
Lレベルであるから、ライトイネーブル信号WEがLレ
ベルであれば、ラッチ114の出力信号DO(データD
4)は、図4の真理値表に示すとおり、セレクタ113
の選択出力信号SDとしてセレクタ113から出力され
てラッチ114に入力される。At this time, since the selector control signal SEL is already at L level, if the write enable signal WE is at L level, the output signal DO (data D
4) is the selector 113 as shown in the truth table of FIG.
Is output as a selection output signal SD of the selector 113 and is input to the latch 114.
【0067】そのラッチ出力は再びセレクタに入力され
選択される構成になっているので、内部クロック信号が
変化してもセレクタ113の出力信号SDは同じデータ
D4を出力し続け、その信号SDを入力するラッチ11
4もそのデータD4を保持し続けるので、その出力信号
DOは変化せず、従って入出力兼用端子10aも変化し
ない。Since the latch output is input to the selector again and selected, the output signal SD of the selector 113 continues to output the same data D4 even if the internal clock signal changes, and the signal SD is input. Latch 11
Since 4 also keeps the data D4, its output signal DO does not change, and therefore the input / output terminal 10a does not change.
【0068】また、セレクタ制御信号SELは既にLレ
ベルであるから、ライトイネーブル信号WEがHレベル
であれば、図4の真理値表に示すとおり、内部回路の出
力信号N1のデータD5,D6がセレクタ113で選択
されて選択出力信号SDとして出力され、ラッチ114
および3ステートバッファ115を介して、入出力兼用
端子10aにデータD5,D6が出力される。Further, since the selector control signal SEL is already at the L level, if the write enable signal WE is at the H level, the data D5 and D6 of the output signal N1 of the internal circuit are as shown in the truth table of FIG. Selected by the selector 113 and output as a selection output signal SD, the latch 114
Data D5 and D6 are output to the I / O terminal 10a via the 3-state buffer 115.
【0069】なお、上述の実施形態では、システム構成
の一例として制御回路12により本発明の入出力回路の
制御信号を発生させることにしたが、データ発生回路1
3からデータ出力制御タイミング信号N2およびデータ
列制御信号N3に相当する信号も発生させ、これらの信
号により本発明の入出力回路を制御する構成としてもよ
い。In the above embodiment, the control circuit 12 generates the control signal of the input / output circuit of the present invention as an example of the system configuration.
3 may generate signals corresponding to the data output control timing signal N2 and the data string control signal N3, and control the input / output circuit of the present invention by these signals.
【0070】すなわち、前述したように、制御回路12
はリード要求信号RDのHレベルを検出しており、その
検出結果、モード設定信号MDのデータ値が“4”であ
ればあればデータ出力制御タイミング信号N2を4サイ
クル期間Hレベルにし、モード設定信号MDのデータ値
が“2”であればデータ出力制御タイミング信号N2を
2サイクル期間Hレベルにすることと、ライト要求信号
WRのHレベルを検出するとモード設定信号MDのデー
タ値が“4”であればライトイネーブル信号WEを
“4”サイクル期間Hレベルにし、モード設定信号MD
のデータ値が“2”であればライトイネーブル信号WE
を2サイクル期間Hレベルにすることと、制御回路12
出力のデータ列制御信号N3は制御回路12出力のデー
タ出力制御タイミング信号N2を1サイクル分シフトし
て生成されていることとを、それぞれ満たすようにデー
タ発生回路の発生信号を生成させる。That is, as described above, the control circuit 12
Detects the H level of the read request signal RD, and if the detection result indicates that the data value of the mode setting signal MD is "4", the data output control timing signal N2 is set to the H level for four cycle periods to set the mode. If the data value of the signal MD is "2", the data output control timing signal N2 is set to H level for two cycle periods, and when the H level of the write request signal WR is detected, the data value of the mode setting signal MD is "4". If so, the write enable signal WE is set to the H level for the “4” cycle period, and the mode setting signal MD
If the data value of is “2”, the write enable signal WE
Is set to H level for two cycle periods, and the control circuit 12
The output data string control signal N3 is generated by shifting the data output control timing signal N2 output from the control circuit 12 by one cycle, and generates the generation signal of the data generation circuit.
【0071】また、上述の実施形態では、制御信号発生
器116を1個で入出力兼用端子10aと1個分のセレ
クタ113と3ステートバッファ115とを制御する構
成としたが、制御信号発生器116を1個で複数の入出
力兼用端子の分のセレクタと3ステートバッファとを制
御する構成としてもよい。In the above-described embodiment, the single control signal generator 116 controls the input / output terminal 10a, the selector 113 and the three-state buffer 115, but the control signal generator is not limited to this. One 116 may be configured to control the selector and the three-state buffer for a plurality of input / output terminals.
【0072】さらに、本発明の入出力回路の出力状態を
入出力兼用端子のフローティング防止としてのみ使用す
る場合は、信号N1およびライトイネーブル信号WEを
省略することが出来る。即ち、本発明の入出力回路は、
入力回路における入力端子のフローティングを防止する
手段としても使用することが出来るので、入出力兼用端
子にプルアップ抵抗またはプルダウン抵抗を付ける必要
がない。Further, when the output state of the input / output circuit of the present invention is used only for preventing floating of the input / output terminal, the signal N1 and the write enable signal WE can be omitted. That is, the input / output circuit of the present invention is
Since it can be used as a means for preventing the floating of the input terminal in the input circuit, it is not necessary to attach a pull-up resistor or a pull-down resistor to the I / O terminal.
【0073】上述したように、本発明の入出力回路では
制御信号発生器116を備えたことにより、3ステート
バッファが入力状態において、入出力兼用端子10aに
入力された任意のサイクル連続したデータ列の最終番目
のデータのみをラッチ114に取り込む構成としている
ので、ラッチ114の出力信号DOの変化は最終番目の
データの出力タイミングと同一のクロックタイミングに
同期した1回のみとなり、消費電流を削減するという効
果が得られる。As described above, since the input / output circuit of the present invention is provided with the control signal generator 116, in the input state of the three-state buffer, the data string input to the input / output combined terminal 10a and continuous for any cycle is provided. Since only the last data of the above is fetched into the latch 114, the change of the output signal DO of the latch 114 occurs only once in synchronization with the same clock timing as the output timing of the last data, and the current consumption is reduced. The effect is obtained.
【0074】例えば、4サイクル連続してデータが来た
場合は、ラッチ114の出力信号DOの変化回数を4回
から1回へと4分の1に削減でき、同様に8サイクル連
続してデータが来た場合は8分の1に削減出来る。For example, when data comes in continuously for 4 cycles, the number of changes of the output signal DO of the latch 114 can be reduced to 1/4 from 4 times, and similarly, data can be continuously output for 8 cycles. When comes, it can be reduced to 1/8.
【0075】即ち、nサイクル連続してデータが来た場
合の信号DOの変化回数をn分の1に削減でき、消費電
流を削減するという効果が得られる。In other words, the number of changes of the signal DO when data is continuously received for n cycles can be reduced to 1 / n, and an effect of reducing current consumption can be obtained.
【0076】また、消費電流の削減はノイズ成分の削減
にも繋がるため、同時に信頼性も向上すると言う効果も
得られる。Since the reduction of the current consumption leads to the reduction of the noise component, there is an effect that the reliability is improved at the same time.
【0077】さらに、入力バッファ111の出力にラッ
チ112を設けたことにより、入出力兼用端子10aか
らラッチ114までのタイミングマージンがセレクタ1
13での信号遅延、および入力バッファ111からセレ
クタ113までの信号配線による遅延分向上するという
効果が得られる。Further, since the latch 112 is provided at the output of the input buffer 111, the timing margin from the input / output dual-purpose terminal 10a to the latch 114 is reduced by the selector 1.
It is possible to obtain the effect of improving the signal delay at 13 and the delay due to the signal wiring from the input buffer 111 to the selector 113.
【0078】従来、入出力兼用端子10aからラッチ1
14までの信号経路は、入出力兼用端子10a→入力バ
ッファ111→セレクタ113→ラッチ114であった
が、本発明の入出力回路では、入力バッファ111とセ
レクタ113との間にラッチ112を設けたことによ
り、入出力兼用端子10a→入力バッファ111→ラッ
チ112となり、従って、入出力兼用端子10aからラ
ッチ114までのタイミングマージンがセレクタ113
での信号遅延、および入力バッファ111からセレクタ
113までの配線遅延分向上するという効果が得られ
る。Conventionally, from the input / output terminal 10a to the latch 1
The signal path up to 14 was the input / output terminal 10a → the input buffer 111 → the selector 113 → the latch 114, but in the input / output circuit of the present invention, the latch 112 is provided between the input buffer 111 and the selector 113. As a result, the input / output combined terminal 10a → the input buffer 111 → the latch 112 is established, and therefore the timing margin from the input / output combined terminal 10a to the latch 114 is the selector 113.
It is possible to obtain the effect of improving the signal delay in the above and the wiring delay from the input buffer 111 to the selector 113.
【0079】さらには、ラッチ112を設けず、入力バ
ッファ111の出力信号I1とラッチ112の出力信号
DIの配線を直接接続する構成としても、入出力兼用端
子10aからラッチ114までのタイミングマージンは
向上しないが、消費電流を削減するという効果が得られ
ることは明白である。Further, even if the latch 112 is not provided and the wiring of the output signal I1 of the input buffer 111 and the wiring of the output signal DI of the latch 112 are directly connected, the timing margin from the input / output terminal 10a to the latch 114 is improved. However, it is clear that the effect of reducing the current consumption can be obtained.
【0080】次に、本発明の第2の実施形態を説明す
る。その基本的構成は第1の実施形態と同様であるが、
ラッチ112およびラッチ114の制御をさらに工夫し
ている。Next, a second embodiment of the present invention will be described. The basic configuration is the same as that of the first embodiment,
The control of the latch 112 and the latch 114 is further devised.
【0081】第2の実施形態の構成をブロック図で示し
た図8を参照すると、第1の実施形態との相違点は、ラ
ッチ82(図2のラッチ112に対応)に内部クロック
信号CLKを与えるクロック信号制御回路87と、ラッ
チ84(図2のラッチ114に対応)に内部クロック信
号CLKを与えるクロック信号制御回路88とを新たに
設け、さらに制御信号発生器116にクロック信号制御
回路88を制御する信号M4を生成するようにして制御
信号発生器86としたことである。Referring to FIG. 8 which is a block diagram showing the configuration of the second embodiment, the difference from the first embodiment is that the latch 82 ( corresponding to the latch 112 in FIG. 2 ). To the latch 84 ( corresponding to the latch 114 of FIG. 2 ) and the clock signal control circuit 88 for providing the internal clock signal CLK to the latch 84 ( corresponding to the latch 114 of FIG. 2 ). The control signal generator 86 is configured to generate the signal M4 for controlling the clock signal control circuit 88 in the signal generator 116.
【0082】すなわち、第2の制御信号発生手段である
制御信号発生器86は、図3に示した図2の制御信号発
生器116と同等であるが、リードイネーブル信号OE
およびセレクタ制御信号SELとともにデータ出力タイ
ミング制御データ出力制御タイミング信号N2を内部ク
ロック信号CLKの2サイクル分シフトしたラッチ制御
信号M4(図3の制御信号発生器116におけるラッチ
1162の出力信号M4を引き出して用いる)をさらに
備える。That is, the control signal generator 86 which is the second control signal generating means is equivalent to the control signal generator 116 of FIG. 2 shown in FIG. 3, but the read enable signal OE is used.
And the latch control signal M4 (the output signal M4 of the latch 1162 in the control signal generator 116 in FIG. 3 is extracted by shifting the data output timing control data output control timing signal N2 by two cycles of the internal clock signal CLK together with the selector control signal SEL). Use).
【0083】第1のクロック制御手段であるクロック制
御回路87は、ラッチ制御信号M4を内部クロック信号
CLKに同期して保持する第8の保持手段であるラッチ
871と、このラッチ871の出力信号で内部クロック
信号CLKを抽出する論理積手段であるAND872と
で構成する。The clock control circuit 87 which is the first clock control means uses the latch 871 which is the eighth holding means for holding the latch control signal M4 in synchronization with the internal clock signal CLK and the output signal of this latch 871. It is constituted by AND 872 which is a logical product means for extracting the internal clock signal CLK.
【0084】第2のクロック制御手段であるクロック制
御回路88は、ライトイネーブル信号WEおよびセレク
タ制御信号SELの論理をとる論理和手段であるOR回
路881と、このOR回路881の出力信号J3を内部
クロック信号CLKに同期して保持する第9の保持手段
であるラッチ882と、このラッチ882の出力信号J
2により内部クロック信号CLKを抽出する論理積手段
であるAND883とで構成する。それ以外の構成は第
1の実施形態と同様であるからここでの構成の説明は省
略する。The clock control circuit 88, which is the second clock control means, internally operates the OR circuit 881 which is the logical sum means for taking the logic of the write enable signal WE and the selector control signal SEL and the output signal J3 of this OR circuit 881. A latch 882, which is a ninth holding unit that holds the clock signal CLK in synchronization, and an output signal J of the latch 882.
2 and AND883 which is a logical product means for extracting the internal clock signal CLK. The rest of the configuration is the same as that of the first embodiment, so the description of the configuration here is omitted.
【0085】次に、この第2の実施形態の動作を、その
動作説明用タイミングチャートを示した図9を参照しな
がら説明する。Next, the operation of the second embodiment will be described with reference to FIG. 9 showing a timing chart for explaining the operation.
【0086】先ずクロック制御回路87およびクロック
制御回路88の動作を説明しておく。クロック制御回路
87のラッチ871は、内部クロック信号CLKがLレ
ベルの立ち下がりタイミングでラッチ制御信号M4を1
/2クロックサイクル分シフトして出力信号J1として
出力し、この出力信号J1を受けたAND872は、出
力信号J1がHレベル期間のときのみその期間内にある
例えば4個の連続した内部クロック信号CLKを抽出す
るとともに、ラッチ82の制御クロック信号K1として
出力する。First, the operation of the clock control circuit 87 and the clock control circuit 88 will be described. The latch 871 of the clock control circuit 87 outputs the latch control signal M4 to 1 at the falling timing of the L level of the internal clock signal CLK.
The AND872 receives the output signal J1 after shifting by 1/2 clock cycle and outputs the output signal J1. The AND872 receives, for example, four consecutive internal clock signals CLK within the period only when the output signal J1 is in the H level period. Is extracted and is output as the control clock signal K1 of the latch 82.
【0087】一方、クロック制御回路88のOR回路8
81はライトイネーブル信号WEおよびセレクタ制御信
号SELそれぞれのHレベルを抽出し信号J3としてラ
ッチ882へ出力する。ラッチ882は、内部クロック
信号CLKがLレベルの立ち下がりタイミングで信号J
3を1/2クロックサイクル分シフトして出力信号J2
として出力し、この出力信号J2を受けたAND883
は、出力信号J2がHレベル期間のときのみその期間内
にある例えば2個の連続した内部クロック信号CLKを
抽出するとともに、ラッチ84の制御クロック信号K2
として出力する。On the other hand, the OR circuit 8 of the clock control circuit 88
Reference numeral 81 extracts the H level of each of the write enable signal WE and the selector control signal SEL and outputs it to the latch 882 as a signal J3. The latch 882 receives the signal J at the falling timing of the internal clock signal CLK at the L level.
3 is shifted by 1/2 clock cycle and output signal J2
AND 883 which received this output signal J2
Extracts, for example, two continuous internal clock signals CLK within the period only when the output signal J2 is in the H level period, and also controls clock signal K2 of the latch 84.
Output as.
【0088】次に上述した制御クロック信号K1および
K2を考慮しながらここでの入出力回路全体の動作を説
明すると、入出力回路はリードイネーブル信号OEのL
レベルに応答して入力状態になり、3ステートの出力バ
ッファ85がハイインピーダンス状態になることから入
出力兼用端子10bもハイインピーダンス状態になる。[0088] Next will be described the input and output circuits entire operation here taking into account the control clock signals K1 and K2 described above, input and output circuits of the read enable signal OE L
In response to the level, the input state is set, and the 3-state output buffer 85 is set to the high impedance state, so that the input / output terminal 10b is also set to the high impedance state.
【0089】このハイインピーダンス状態になった入出
力兼用端子10bに1クロックサイクル後データD1,
D2,D3,D4のデータ列が与えられ、入力バッファ
81を介してラッチ82に入力される。ラッチ82はク
ロック制御回路87から与えられる制御クロック信号K
1に同期してデータD1,D2,D3,D4をそれぞれ
ラッチし、ラッチした保持データをセレクタ83へ順次
送出するとともに、最終番目のデータD4を保持する。
このとき、入出力兼用端子10bはこれらのデータD
1,D2,D3,D4をそれぞれ受けた後は再びハイイ
ンピーダンス状態になる。Data D1, which is one clock cycle later, is input to the input / output dual-purpose terminal 10b in the high impedance state.
A data string of D2, D3, D4 is given and input to the latch 82 via the input buffer 81. The latch 82 is a control clock signal K supplied from the clock control circuit 87.
The data D1, D2, D3 and D4 are respectively latched in synchronization with 1, the latched held data are sequentially sent to the selector 83, and the final data D4 is held.
At this time, the input / output dual-purpose terminal 10b receives these data D
After receiving 1, D2, D3, and D4, respectively, the high impedance state is established again.
【0090】セレクタ83は、ライトイネーブル信号W
EがLレベルであるという条件下で前述の真理値表に従
い、セレクタ制御信号SELの1クロックサイクル期間
のHレベルに応答して、このHレベルと同一クロックタ
イミングで与えられたデータD4のみを選択し、選択出
力信号SDとしてラッチ84へ出力する。ラッチ84
は、クロック制御回路88から与えられる制御クロック
信号K2の立ち上がりタイミングに同期して、選択出力
信号SDのデータD4をラッチし保持するとともに入出
力兼用端子10bへ出力する。The selector 83 has a write enable signal W.
In response to the H level of the selector control signal SEL for one clock cycle period, only the data D4 given at the same clock timing as this H level is selected according to the truth table described above under the condition that E is at the L level. Then, the selected output signal SD is output to the latch 84. Latch 84
Synchronizes with the rising timing of the control clock signal K2 supplied from the clock control circuit 88, latches and holds the data D4 of the selection output signal SD, and outputs the data D4 to the I / O terminal 10b.
【0091】次に、リードイネーブル信号OEが非活性
化状態になりHレベルになると、3ステートの出力バッ
ファ85はハイインピーダンス状態から信号の出力状態
になり、ラッチ84に保持されたデータD4を出力す
る。Next, when the read enable signal OE is inactivated and becomes H level, the 3-state output buffer 85 changes from a high impedance state to a signal output state and outputs the data D4 held in the latch 84. To do.
【0092】この状態でライトイネーブル信号WEが2
クロック期間Hレベルになると、セレクタ83は、セレ
クタ制御信号SELがLレベルであるという条件下で前
述の真理値表に従い、ライトイネーブル信号WEの2ク
ロックサイクル期間のHレベルに応答して、このHレベ
ルと同一クロックタイミングで与えられた内部回路の出
力データD5,D6のみを選択し、選択出力信号SDと
してラッチ84へ出力するとともに入出力兼用端子10
bへ出力する。In this state, the write enable signal WE becomes 2
When the clock signal goes to the H level during the clock period, the selector 83 responds to the H level of the write enable signal WE during the two clock cycles according to the above truth table under the condition that the selector control signal SEL is at the L level. Only the output data D5, D6 of the internal circuit given at the same clock timing as the level are selected and output to the latch 84 as the selected output signal SD, and the input / output terminal 10 is also used.
Output to b.
【0093】ラッチ84は、クロック制御回路88から
与えられる制御クロック信号K2の2クロックそれぞれ
の立ち上がりタイミングに同期して、選択出力信号SD
のデータD5,D6をラッチし保持する。The latch 84 synchronizes with the rising timing of each of the two clocks of the control clock signal K2 supplied from the clock control circuit 88, and outputs the selection output signal SD.
The data D5 and D6 are latched and held.
【0094】上述したように、クロック信号制御回路8
7,88を用いた入出力回路は、制御クロック信号K1
は信号M4がHレベルのとき、内部クロック信号CLK
と同期して出力され、制御クロック信号K2はライトイ
ネーブル信号WEもしくはセレクタ制御信号SELのい
ずれかがHレベルのとき、内部クロック信号と同期して
出力される。As described above, the clock signal control circuit 8
The input / output circuit using 7, 88 is a control clock signal K1.
Is the internal clock signal CLK when the signal M4 is at the H level.
The control clock signal K2 is output in synchronization with the internal clock signal when either the write enable signal WE or the selector control signal SEL is at the H level.
【0095】従って、ラッチ82,84のクロックCL
Kに同期したラッチ動作を最小限の動作回数にすること
ができ、入出力回路が出力状態にありライトイネーブル
信号WEがHレベルになっているときに、ラッチ82が
動作することもなくその出力信号DIは変化しないの
で、本実施例では、さらに消費電流を削減するという効
果が得られる。Therefore, the clock CL of the latches 82 and 84
The latch operation in synchronization with K can be minimized, and when the input / output circuit is in the output state and the write enable signal WE is at the H level, the latch 82 does not operate and outputs its output. Since the signal DI does not change, this embodiment has the effect of further reducing the current consumption.
【0096】また、上述の第2の実施形態では、制御信
号発生器86、クロック信号制御回路87、88それぞ
れ1組で入出力兼用端子1個分に対応するセレクタ8
3、3ステートの出力バッファ85、ラッチ82、84
を制御する構成としたが、制御信号発生器86、クロッ
ク信号制御回路87,88それぞれ一組により、複数の
入出力兼用端子に対応するセレクタと3ステートの出力
バッファ群とラッチ82、84に対応するラッチ群とを
制御する構成としてもよい。Further, in the above-described second embodiment, the selector 8 corresponding to one input / output terminal is provided for each set of the control signal generator 86 and the clock signal control circuits 87, 88.
Three- and three-state output buffer 85, latches 82, 84
However, the control signal generator 86 and the clock signal control circuits 87 and 88 respectively correspond to a selector corresponding to a plurality of input / output terminals, a 3-state output buffer group, and latches 82 and 84. It may be configured to control the latch group that operates.
【0097】[0097]
【発明の効果】以上説明したように、本発明の入出力回
路では、外部入力データまたは内部回路の出力データを
出力側保持手段を介して3ステートの出力バッファに選
択的に導出するためのセレクタを有し、所定の制御信号
でセレクタの選択動作および3ステートの出力バッファ
の出力動作を制御する入出力回路において、セレクタの
選択動作および3ステートの出力バッファの出力動作を
それぞれ異なる制御信号で制御する制御信号発生手段を
さらに有し、異なる制御信号のうちの1つで3ステート
の出力バッファがハイインピーダンス状態となる入力状
態時に、3ステートの出力バッファおよび入力バッファ
の入出力兼用端子に外部入力データとして入力されてい
る連続したデータ列をセレクタで選択して出力側保持手
段で保持するとき、連続したデータ列のうち、最終番目
のデータ出力タイミングと同一クロックタイミングでの
みセレクタのセレクタ制御信号を発生させて最終データ
のみを出力側保持手段に保持させることにより、入力動
作時の出力側保持手段の動作回数を抑制し、また、外部
入力データを出力側保持手段に導出する際に、入出力兼
用端子に接続された入力バッファとセレクタ間にさらに
入力側保持手段を設けるので、出力側ラッチの出力信号
の変化は、最終番目のデータ出力タイミングと同一クロ
ックタイミングに同期した1回のみとなり、消費電流を
削減するという効果が得られる。As described above, in the input / output circuit of the present invention, the selector for selectively deriving the external input data or the output data of the internal circuit to the 3-state output buffer via the output side holding means. And an input / output circuit for controlling the selector selection operation and the output operation of the 3-state output buffer by a predetermined control signal, the selector selection operation and the 3-state output buffer output operation are controlled by different control signals, respectively. And a control signal generating means for controlling the three-state output buffer to be in a high-impedance state by one of the different control signals, and externally input to the three-state output buffer and the input / output terminal of the input buffer. When a continuous data string input as data is selected by the selector and held by the output side holding means Output side holding means at the time of input operation by generating the selector control signal of the selector and holding only the final data in the output side holding means only at the same clock timing as the last data output timing in the continuous data string The number of operations of the output side latch is suppressed, and when the external input data is derived to the output side holding means, the input side holding means is further provided between the input buffer connected to the input / output terminal and the selector. The output signal changes only once in synchronization with the same clock timing as the final data output timing, and the effect of reducing current consumption can be obtained.
【0098】例えば、4サイクル連続してデータが来た
場合は出力側ラッチの出力信号の変化回数を4回から1
回へと4分の1に削減でき、同様に8サイクル連続して
データが来た場合は8分の1に削減出来る。即ち、nサ
イクル連続してデータが来た場合の出力側ラッチの出力
信号の変化回数をn分の1に削減でき、その分に対応す
る消費電流を削減するという効果が得られる。For example, when data comes in continuously for 4 cycles, the number of changes of the output signal of the output side latch is changed from 4 times to 1
It can be reduced to 1/4 of the number of times, and likewise when data comes in 8 consecutive cycles, it can be reduced to 1/8. That is, it is possible to reduce the number of changes of the output signal of the output side latch when data is continuously received for n cycles to 1 / n, and to reduce the current consumption corresponding to that.
【0099】また、消費電流の削減はノイズ成分の削減
にも繋がるため、同時に信頼性も向上すると言う効果も
得られる。Further, the reduction of the current consumption leads to the reduction of the noise component, and at the same time, the effect of improving the reliability can be obtained.
【0100】さらに、入力側ラッチを設けたことによ
り、入出力兼用端子から出力側ラッチまでのタイミング
マージンがセレクタの遅延、および入力バッファからセ
レクタまでの配線遅延分向上するという効果が得られ
る。従来、入出力兼用端子から出力側ラッチまでの信号
経路は、入力出力兼用端子→入力バッファ→セレクタ→
出力側ラッチであったが、本発明の入出力回路では入力
側ラッチを設けたことにより、入出力兼用力端子→入力
バッファ→入力側ラッチとなり、従って、入出力兼用端
子から出力側ラッチまでのタイミングマージンがセレク
タの遅延、および入力バッファからセレクタまでの配線
遅延分向上するという効果が得られる。Further, by providing the input side latch, the timing margin from the input / output terminal to the output side latch is improved by the delay of the selector and the wiring delay from the input buffer to the selector. Conventionally, the signal path from the input / output combined terminal to the output side latch is the input / output combined terminal → input buffer → selector →
Although it was an output side latch, in the input / output circuit of the present invention, by providing the input side latch, the input / output combined terminal becomes an input buffer → the input side latch. It is possible to obtain the effect that the timing margin is improved by the delay of the selector and the wiring delay from the input buffer to the selector.
【0101】さらには、本発明の入出力回路の出力状態
を入出力兼用端子のフローティング防止としてのみ使用
する場合は、内部回路の出力データおよびライトイネー
ブル信号WEを省略することが出来る。即ち、本発明の
入出力回路は、入力回路における入出力兼用端子のフロ
ーティングを防止する手段としても使用することが出来
信頼性の向上にも寄与する。Furthermore, when the output state of the input / output circuit of the present invention is used only for preventing the floating of the input / output terminal, the output data of the internal circuit and the write enable signal WE can be omitted. That is, the input / output circuit of the present invention can be used as a means for preventing the floating of the input / output combined terminal in the input circuit and contributes to the improvement of reliability.
【0102】さらにまた、入力側ラッチを設けず、入力
バッファの出力信号を直接セレクタに与える構成にして
も、入出力兼用端子から出力側ラッチまでのタイミング
マージンは向上しないが、消費電流を削減するという効
果が得られることは明白である。Furthermore, even if the input side latch is not provided and the output signal of the input buffer is directly applied to the selector, the timing margin from the input / output terminal to the output side latch is not improved, but the current consumption is reduced. It is clear that this effect can be obtained.
【図1】本発明の実施形態を適用するシステムの構成を
示すブロック図である。FIG. 1 is a block diagram showing a configuration of a system to which an embodiment of the present invention is applied.
【図2】本発明の第1の実施形態を示すブロック図であ
る。FIG. 2 is a block diagram showing a first embodiment of the present invention.
【図3】制御信号発生器116の構成を示したブロック
図である。FIG. 3 is a block diagram showing a configuration of a control signal generator 116.
【図4】セレクタ113の動作の真理値表を示した図で
ある。FIG. 4 is a diagram showing a truth table of the operation of the selector 113.
【図5】図1に示したシステムの動作説明用タイミング
チャートである。5 is a timing chart for explaining the operation of the system shown in FIG.
【図6】制御信号発生回路116の動作説明用タイミン
グチャートである。FIG. 6 is a timing chart for explaining the operation of the control signal generation circuit 116.
【図7】第1の実施形態の入出力回路11の動作説明用
タイミングチャートである。FIG. 7 is a timing chart for explaining the operation of the input / output circuit 11 of the first embodiment.
【図8】第2の実施形態の構成を示すブロック図であ
る。FIG. 8 is a block diagram showing a configuration of a second exemplary embodiment.
【図9】第2の実施形態の入出力回路の動作説明用タイ
ミングチャートである。FIG. 9 is a timing chart for explaining the operation of the input / output circuit of the second embodiment.
【図10】従来の入出力回路の構成を示すブロック図で
ある。FIG. 10 is a block diagram showing a configuration of a conventional input / output circuit.
【図11】従来の入出力回路の動作説明用タイミングチ
ャートである。FIG. 11 is a timing chart for explaining the operation of the conventional input / output circuit.
10,10a,10b,100 入出力兼用端子
11 入出力回路
12 制御回路
13 データ発生回路
101,111,81 入力バッファ
112,82 入力側ラッチ
113,83 セレクタ
114,84 出力側ラッチ
115,85 3ステートの出力バッファ
116,86 制御信号発生器
1161〜1163,1165,1168,871,8
82 ラッチ
881 OR回路
1166 インバータ回路
1167,872,883 AND回路
87,88 クロック制御回路
1164 NOR回路
CLK 内部クロック信号
DI 入力側ラッチの出力信号
I1 入力バッファの出力信号
J1 ラッチ871の出力信号
J2 ラッチ882の出力信号
J3 OR回路881の出力信号
K1 AND回路872の出力信号
K2 AND回路883の出力信号
M1 NOR回路1164の出力信号
M2 AND回路1167の出力信号
M3 ラッチ1161の出力信号
M4 ラッチ1162の出力信号
M5 ラッチ1163の出力信号
N1 内部回路の出力データ
N2 データ出力制御タイミング信号
N3 データ列制御信号
N4 データ列
MD モード設定信号
OE リードイネーブル信号
RD リード要求信号
WE ライトイネーブル信号
WR ライト要求信号10, 10a, 10b, 100 Input / output terminal 11 Input / output circuit 12 Control circuit 13 Data generation circuit 101, 111, 81 Input buffer 112, 82 Input side latch 113, 83 Selector 114, 84 Output side latch 115, 85 3 states Output buffers 116, 86 of the control signal generators 1161-1163, 1165, 1168, 871, 8
82 latch 881 OR circuit 1166 inverter circuit 1167, 872, 883 AND circuit 87, 88 clock control circuit 1164 NOR circuit CLK internal clock signal DI output signal I1 input side latch output signal I1 input buffer output signal J1 latch 871 output signal J2 latch 882 Output signal J3 OR circuit 881 output signal K1 AND circuit 872 output signal K2 AND circuit 883 output signal M1 NOR circuit 1164 output signal M2 AND circuit 1167 output signal M3 latch 1161 output signal M4 latch 1162 output signal M5 output signal of latch 1163 N1 output data of internal circuit N2 data output control timing signal N3 data string control signal N4 data string MD mode setting signal OE read enable signal RD read request signal WE write enable Bull signal WR write request signal
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H03K 19/00 G06F 3/00 G11C 11/34 ─────────────────────────────────────────────────── ─── Continuation of the front page (58) Fields surveyed (Int.Cl. 7 , DB name) H03K 19/00 G06F 3/00 G11C 11/34
Claims (14)
ータを出力側保持手段を介して3ステートの出力バッフ
ァに選択的に導出するためのセレクタを有し、所定の制
御信号で前記セレクタの選択動作および前記3ステート
の出力バッファの出力動作を制御する入出力回路におい
て、前記セレクタの選択動作および前記3ステートの出
力バッファの出力動作をそれぞれ異なる制御信号で制御
する制御信号発生手段をさらに有し、前記異なる制御信
号のうちの1つで前記3ステートの出力バッファがハイ
インピーダンス状態となる入力状態時に、前記3ステー
トの出力バッファおよび入力バッファの入出力兼用端子
に前記外部入力データとして入力されている連続したデ
ータ列を前記セレクタで選択して前記出力側保持手段で
保持するとき、前記連続したデータ列のうち、最終番目
のデータ出力タイミングと同一クロックタイミングでの
み前記セレクタのセレクタ制御信号を発生させて前記最
終データのみを前記出力側保持手段に保持させることに
より、前記入力動作時の前記出力側保持手段の動作回数
を抑制することを特徴とする半導体装置の入出力回路。1. A selector for selectively deriving external input data or output data of an internal circuit to a 3-state output buffer via an output side holding means, and a selecting operation of the selector by a predetermined control signal. And an input / output circuit for controlling the output operation of the 3-state output buffer, further comprising control signal generation means for controlling the selection operation of the selector and the output operation of the 3-state output buffer by different control signals. In the input state in which the three-state output buffer is in a high impedance state by one of the different control signals, the three-state output buffer and the input / output terminal of the input buffer are input as the external input data. When a continuous data string is selected by the selector and held by the output side holding means, Of the continuous data string, the selector control signal of the selector is generated only at the same clock timing as the last data output timing to hold only the final data in the output side holding means. An input / output circuit of a semiconductor device, characterized in that the number of operations of the output side holding means is suppressed.
段に導出する際に、前記入出力兼用端子に接続された入
力バッファと前記セレクタ間にさらに入力側保持手段を
設ける請求項1記載の半導体装置の入出力回路。2. The semiconductor device according to claim 1, further comprising an input side holding means provided between the selector and the input buffer connected to the input / output terminal when the external input data is derived to the output side holding means. The input / output circuit of the device.
信号同期で外部から入力する第1の制御信号に応答して
前記セレクタ制御信号と前記3ステートの出力バッファ
をハイインピーダンスまたは出力状態にするリードイネ
ーブル信号とを併せて発生するとともに、前記セレクタ
制御信号の発生期間は前記リードイネーブル信号が前記
ハイインピーダンスの状態に活性化されている期間内に
包含される請求項1記載の半導体装置の入出力回路。3. The control signal generating means sets the selector control signal and the 3-state output buffer to a high impedance or output state in response to a first control signal input from the outside in synchronization with an internal clock signal. 2. The input / output of the semiconductor device according to claim 1, wherein the selector control signal is generated together with an enable signal, and the generation period of the selector control signal is included in a period in which the read enable signal is activated to the high impedance state. circuit.
制御信号を、前記リードイネーブル信号の活性化期間が
終了する少なくとも2サイクル前に発生させることによ
り、前記3ステートの出力バッファに前置された出力側
保持手段に前記セレクタ制御信号に応答して、前記3ス
テートの出力バッファの入出力兼用端子に外部から入力
されている連続するデータ列のうち最終番目のデータを
ラッチさせ、このラッチした最終データを前記入出力兼
用端子に出力する請求項3記載の半導体装置の入出力回
路。4. The control signal generating means is pre-positioned in the 3-state output buffer by generating the selector control signal at least two cycles before the activation period of the read enable signal ends. In response to the selector control signal, the output side holding means latches the last data of the continuous data string externally input to the input / output terminal of the 3-state output buffer, and the latched final The input / output circuit of a semiconductor device according to claim 3, wherein the data is output to the input / output terminal.
信号および前記セレクタ制御信号がハイレベルの時は前
記内部回路の出力データを選択して前記出力側保持手段
に保持するとともに前記3ステートの出力バッファを介
して前記入出力兼用端子に出力させ、前記セレクタ制御
信号がハイレベルで前記ライト要求信号がロウレベルの
時は前記入出力兼用端子に接続された入力バッファと前
記セレクタ間に設けた入力側保持手段の出力データを選
択し、前記ライト要求信号および前記セレクタ制御信号
がともにロウレベルの時は前記出力側保持手段に保持さ
れた前記入力側保持手段の出力データを前記セレクタ制
御信号がハイレベルに変化するまで維持する請求項1記
載の半導体装置の入出力回路。5. The selector selects the output data of the internal circuit and holds the output data in the output side holding means when the predetermined write request signal and the selector control signal are at a high level, and the three-state output buffer. To the input / output terminal via the input / output terminal, and when the selector control signal is at the high level and the write request signal is at the low level, the input side holding provided between the input buffer connected to the input / output terminal and the selector is held. When the write request signal and the selector control signal are both at the low level, the output data of the input side holding means held by the output side holding means is changed to the high level by the selector control signal. The input / output circuit of a semiconductor device according to claim 1, which is maintained until the above.
御信号のハイレベルに応答して保持した前記最終番目の
データを、前記ライト要求信号のハイレベルに応答して
前記内部回路の出力データが前記セレクタで選択されて
読み込まれるまでの期間、保持し続ける請求項1記載の
半導体装置の入出力回路。6. The output side holding means responds to the high level of the selector control signal to hold the last data, and outputs the output data of the internal circuit in response to the high level of the write request signal. 2. The input / output circuit of a semiconductor device according to claim 1, wherein the input / output circuit is kept held until it is selected by the selector and read.
力データを前記入出力兼用端子に出力し、かつ所定の制
御信号で出力状態がハイインピーダンス状態になる3ス
テート出力バッファと、前記ハイインピーダンス状態時
に前記入出力兼用端子から所定のデータを入力する入力
バッファと、前記入力バッファの出力を内部クロック信
号に同期して一時保持する第1の保持手段と、前記第1
の保持手段の出力を第1の入力端に受け、かつ第2の入
力端には前記内部回路の出力データを受け、さらに第1
の制御端子には、外部の制御回路に与えられるライト要
求信号がアクティブレベルのとき所定のモード設定信号
の設定値m(mは実数)で指定するクロックサイクル期
間だけハイレベルとなり前記m個のデータ列を選択出力
するためのライトイネーブル信号を前記外部の制御回路
から受けるセレクタと、前記セレクタの選択出力を前記
内部クロック信号に同期して一時保持し保持データを前
記3ステート出力バッファに出力するとともに前記セレ
クタの第3の入力端に戻す第2の保持手段と、 前記外部の制御回路に与えられるリード要求信号がアク
ティブレベルのとき所定の前記モード設定信号の設定値
n(nは実数)で指定するクロックサイクル期間だけア
クティブレベルになるデータ出力タイミング制御信号を
前記外部の制御回路から受けて、前記データ出力タイミ
ング制御信号のアクティブレベルへの遷移タイミングか
ら1クロックサイクル遅れかつ前記データ出力タイミン
グ制御信号のアクティブレベル期間よりも少なくとも3
クロックサイクルだけ長くアクティブ状態になるリード
イネーブル信号を発生して前記3ステート出力バッファ
を前記ハイインピーダンス状態にするとともに、前記リ
ードイネーブル信号のアクティブレベルへの遷移タイミ
ングから1クロックサイクル遅れかつ前記リードイネー
ブル信号のアクティブレベル期間に前記入出力兼用端子
および前記第1の保持手段を介してさらに1クロックサ
イクル遅れて前記セレクタへ出力される前記n個のデー
タ列のうちのn番目のデータと同一クロックタイミング
で1クロックサイクルだけアクティブレベルになるセレ
クタ制御信号も発生して前記セレクタの第2の制御端子
を制御し前記n番目のデータのみ選択出力させる第1の
制御信号発生手段とをそれぞれ備え、 前記n個のデータ列を連続して入力した場合に、前記セ
レクタ制御信号のアクティブレベルに応答して前記セレ
クタに前記n番目のデータのみの選択制御をさせて前記
第2の保持手段の出力の変化回数をn分の1にする消費
電流抑制機能を有することを特徴とする半導体装置の入
出力回路。7. An input / output dual-purpose terminal, a 3-state output buffer which outputs output data of an internal circuit to the input / output dual-purpose terminal, and whose output state becomes a high impedance state by a predetermined control signal, and the high-level output buffer. An input buffer for inputting predetermined data from the input / output terminal in the impedance state; a first holding means for temporarily holding the output of the input buffer in synchronization with an internal clock signal;
The output of the holding means is received at a first input end, and the output data of the internal circuit is received at a second input end.
When the write request signal given to the external control circuit is at the active level, the control terminal of becomes high level for the clock cycle period designated by the set value m of the predetermined mode setting signal (m is a real number) A selector that receives a write enable signal for selectively outputting a column from the external control circuit, a selector output that is temporarily held in synchronization with the internal clock signal, and holding data is output to the 3-state output buffer. Second holding means for returning to the third input terminal of the selector; and a predetermined set value n (n is a real number) of the mode setting signal when the read request signal given to the external control circuit is at an active level. The data output timing control signal, which becomes active level only during the clock cycle period, is received from the external control circuit. On the other hand, one clock cycle is delayed from the transition timing of the data output timing control signal to the active level and at least 3 is longer than the active level period of the data output timing control signal.
A read enable signal that is activated for a clock cycle is generated to set the 3-state output buffer to the high impedance state, and the read enable signal is delayed by one clock cycle from the transition timing of the read enable signal to the active level. At the same clock timing as the n-th data of the n data strings output to the selector with a further delay of one clock cycle via the input / output terminal and the first holding means during the active level period of First control signal generating means for generating a selector control signal which becomes an active level only for one clock cycle to control the second control terminal of the selector to selectively output only the n-th data. Continuously input the data string of In this case, in response to the active level of the selector control signal, the selector is caused to control the selection of only the n-th data to reduce the number of changes in the output of the second holding means to 1 / n. An input / output circuit of a semiconductor device having a suppressing function.
ータ出力タイミング制御信号を前記内部クロック信号に
同期して入力する縦続接続された第3、第4および第5
の保持手段と、これら第3、第4および第5の保持手段
の出力信号と前記データ出力タイミング制御信号との論
理をとる否定論理和手段と、この否定論理和手段の出力
を前記内部クロック信号に同期して保持する第6の保持
手段とからなる前記リードイネーブル信号の生成手段
と、前記第3の保持手段の出力の極性反転出力と前記第
4の保持手段の出力との論理をとる論理積手段とこの論
理積手段の出力を前記内部クロック信号に同期して保持
する第7の保持手段とからなる前記セレクタ制御信号の
生成手段とで構成する請求項7記載の半導体装置の入出
力回路。Wherein said first control signal generating means, said data output cascaded third timing control signal input in synchronization with said internal clock signal, the fourth and fifth
And holding means, these third, and NOR means taking the logic of the output signal and the data output timing control signals of the fourth and fifth holding means, said internal clock signal output of the NOR means logic that takes the logic of the generation means of a sixth the read enable signal comprising a holding means for holding synchronization, an output of the third polarity inverting output and the fourth retaining means of the output of the holding means to the semiconductor device according to claim 7 wherein the configuration at the first 7 <br/> generating means of said selector control signal consisting of a holding means for holding the product means the output of the logical product means in synchronization with said internal clock signal I / O circuit.
期手段を前記内部クロック信号に代えてそれぞれ第1の
クロック制御手段および第2のクロック制御手段で制御
し、かつ前記第1の制御信号発生手段に代えて第2の制
御信号発生手段を設け、前記第2の制御信号発生手段
は、前記リードイネーブル信号および前記セレクタ制御
信号とともに前記データ出力タイミング制御信号を前記
内部クロック信号の2サイクル分シフトしたラッチ制御
信号をさらに備え、前記第1のクロック制御手段は、ラ
ッチ制御信号を前記内部クロック信号に同期して保持す
る第8の保持手段とこの第8の保持手段の出力信号で前
記内部クロック信号を抽出する論理積手段とで構成し、
前記第2のクロック制御手段は、前記ライトイネーブル
信号および前記セレクタ制御信号の論理をとる論理和手
段とこの論理和手段の出力信号を前記内部クロック信号
に同期して保持する第9の保持手段とこの第9の保持手
段の出力信号で前記内部クロック信号を抽出する論理積
手段とで構成する請求項7記載の半導体装置の入出力回
路。9. The synchronizing means of the first and second holding means are controlled by a first clock control means and a second clock control means, respectively, in place of the internal clock signal, and the first control is performed. Second control signal generating means is provided in place of the signal generating means, and the second control signal generating means outputs the data output timing control signal together with the read enable signal and the selector control signal for two cycles of the internal clock signal. The first clock control means further comprises an eighth holding means for holding the latch control signal in synchronization with the internal clock signal and an output signal of the eighth holding means. And a logical product means for extracting the internal clock signal,
The second clock control means includes a logical sum means for taking a logic of the write enable signal and the selector control signal, and a ninth holding means for holding an output signal of the logical sum means in synchronization with the internal clock signal. 8. An input / output circuit for a semiconductor device according to claim 7, wherein the input / output circuit comprises a logical product means for extracting the internal clock signal with an output signal of the ninth holding means.
1のクロック制御手段および前記第2のクロック制御手
段それぞれ1組により、複数の前記入出力兼用端子対応
の、前記第2の保持手段に前置されるセレクタと前記第
2の保持手段と前記3ステートの出力バッファとをそれ
ぞれ共通制御する請求項9記載の半導体装置の入出力回
路。10. The second holding means corresponding to the plurality of input / output terminals by one set each of the second control signal generation means, the first clock control means and the second clock control means. input-output circuit of a semiconductor device according to claim 9 wherein the common control each selector is preceded and said second holding means and the output buffer of the three-state to.
は、前記第1のクロック制御手段および前記第2のクロ
ック制御手段の出力する制御クロック信号の立ち上がり
タイミングでのみ動作し、それ以外の前記内部クロック
信号期間では保持動作を抑制し前記内部クロック信号に
応答した保持動作による電流量を抑制する請求項9記載
の半導体装置の入出力回路。11. The first and second holding means operate only at a rising timing of a control clock signal output from the first clock control means and the second clock control means, and the other portions other than the above. 10. The input / output circuit of a semiconductor device according to claim 9, wherein the holding operation is suppressed during the internal clock signal period, and the current amount due to the holding operation in response to the internal clock signal is suppressed.
出力信号のみを、前記第2の保持手段に前置されるセレ
クタの入力信号とし、これら2信号のうち選択された信
号を出力する前記3ステートの出力バッファを前記入出
力兼用端子のフローティング防止手段とする請求項7ま
たは9記載の半導体装置の入出力回路。12. only the output signal of said first and said second holding means, an input signal of the selector <br/> click data prefix of the second holding means, selecting one of these two signals 10. The input / output circuit of the semiconductor device according to claim 7, wherein the 3-state output buffer that outputs the generated signal serves as a floating prevention unit for the input / output terminal.
に入力される前記データ列を前記第1の保持手段を介さ
ずに直接入力する請求項7または9記載の半導体装置の
入出力回路。Wherein said selector is input-output circuit of a semiconductor device according to claim 7 or 9, wherein entering directly the data string input to the input-output terminal without passing through the first holding means.
路も含めて同一チップ上に形成するかまたはいずれか1
つだけ含めて同一チップ上に形成する請求項7または9
記載の半導体装置の入出力回路。14. The control circuit and the data generating circuit are formed on the same chip, or any one of them is formed.
10. The manufacturing method according to claim 7, wherein only one of them is formed on the same chip.
An input / output circuit of the described semiconductor device.
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