JP3581217B2 - Register circuit - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は、マスタ・スレーブ型のレジスタ回路に係わる。とくに、本発明は、マスタクロック信号等のクロック入力がないときは、スレーブクロック信号を停止させることにより省電力化を図るクロック信号の停止制御に関する。
【0002】
【従来の技術】
近年、例えばセルラー電話等、電池で駆動するポータブル型の電子機器の開発が活発化している。
これらポータブル型の電子機器には、DSP(Digital Signal Processor)や半導体メモリ等が多数搭載されている。DSPにおいては、パイプライン処理が行われる関係で、データを一時保持するためのレジスタを多数有し、また、アキュムレータとしても、乗算器や加算器ごとにレジスタが多数含まれている。半導体メモリにおいても、そのデータ入出力部にデータを一時保持するために、レジスタが多数用いられている。
【0003】
また、このレジスタの構成としては、いわゆるマスタ・スレーブ型シフトレジスタに代表されるように、複数のクロック信号によりデータの取込みや転送が制御されるものが多い。
たとえば、セルラー電話の音声信号圧縮等を行うDSPに内蔵されたマスタ・スレーブ型シフトレジスタにおいて、そのレジスタ回路は、データを取り込むための複数のマスタクロック信号のほかに、このシフトレジスタ内部のマスタ部とスレーブ部間のデータ転送やレジスタ間のデータ転送のために、スレーブクロック信号やテストクロック信号により制御される。
【0004】
このようなレジスタ回路は、電池で駆動するポータブル型の電子機器に多数内蔵されることに鑑みると、いかにして消費電力を抑えるかが取り組むべき重要な課題となっている。
【0005】
【発明が解決しようとする課題】
この従来のレジスタ回路において、マスタクロック信号は、データを取り込むときだけクロックパルスを発生させるようにコントロール回路により制御されている。同様に、テストクロック信号は、内部検査やエミュレーション等を行うときのみ出力される。
【0006】
これに対し、スレーブクロック信号は、その停止制御がなされていない場合も多く、この場合のレジスタ回路は、必要時以外でも常にクロックパルスの供給を受けていることから、消費電力が大きいといった課題を有していた。
従来においても、クロックイネーブル信号を生成し、これを用いればスレーブクロック信号の停止制御も可能であった。たとえば、同種のレジスタが大規模に並んでおり、しかも同じクロック信号で制御されるような場合では、スレーブクロック信号にクロックイネーブル信号によるゲートをかけて、必要時以外は停止させる制御も行われていた。
【0007】
そのような消費電力の低減効果が大きい特殊な場合を除くと、このクロックの停止制御のためだけにクロックイネーブル信号を生成することは、余りに回路的な負担が大きく、このため、既存の信号を用いた簡単な構成のクロックの停止制御回路が強く求められていた。
【0008】
本発明は、このような実情に鑑みてなされ、クロックイネーブル信号等の生成をする必要がなく、レジスタ部に入力される既存の信号を用いて動作する簡単な回路を内蔵させることにより、容易にクロックの停止制御ができるレジスタ回路を提供することを目的とする。
【0009】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上記目的を達成するために、本発明のレジスタ回路では、第1及び第2のレジスタ部でなるマスタ・スレーブ型のレジスタに用いるクロック信号のみ用いて、スレーブクロック信号(第2のクロック信号)の停止制御を行うこととした。
【0010】
本発明のレジスタ回路は、第1のクロック信号を入力して検出信号を出力するクロック入力検出部と、第2のクロック信号と上記検出信号とを入力し、上記検出信号の論理値に基づき、上記クロック入力検出部に第1のクロック信号が供給されているときには上記第2のクロック信号を出力し、上記クロック入力検出部に第1のクロック信号が供給されていないときには上記第2のクロック信号の出力を停止するクロック出力制御部と、上記第1のクロック信号に応答して外部からデータを受け入れて保持する第1のレジスタ部と、上記クロック出力制御部から出力される第2のクロック信号に応答して上記第1のレジスタ部の出力を受け入れて保持する第2のレジスタ部とを有する。
【0011】
また、上記クロック入力検出部は、第1のノードと第2のノードとの間に互いに逆向きに接続された第1及び第2のインバータと、第1の電源電位と上記第1のノードとの間に接続された第1のトランジスタと、第2の電源電位と上記第1のノードとの間に直列に接続された第2及び第3のトランジスタとを有し、上記クロック出力制御部は、検出信号と第2のクロック信号とを入力し、検出信号の論理値に応じて第2のクロック信号を出力する論理回路を有し、上記第1のクロック信号に応答して上記第1のトランジスタが導通することにより上記第2のノードに検出信号が発生され、上記論理回路から出力される第2のクロック信号に応答して上記第2のトランジスタが導通すると共に上記論理回路に入力する第2のクロック信号に応答して上記第3のトランジスタが導通することにより上記第2のノードがリセットされる。
【0012】
更には、上記クロック入力検出部は、第1のノードと第2のノードとの間に互いに逆向きに接続された第1及び第2のインバータと、第1の電源電位と上記第1のノードとの間に接続された第1のトランジスタと、上記第1の電源電位と上記第2のノードとの間に直列に接続された第2及び第3のトランジスタとを有し、上記クロック出力制御部は、検出信号と第2のクロック信号とを入力し、検出信号の論理値に応じて第2のクロック信号を出力する論理回路を有し、上記第1のクロック信号に応答して上記第1のトランジスタが導通することにより上記第2のノードに検出信号が発生され、上記論理回路から出力される第2のクロック信号に応答して上記第2のトランジスタが導通すると共に上記論理回路に入力する第2のクロック信号に応答して上記第3のトランジスタが導通することにより上記第2のノードがリセットされる。
【0013】
【発明の実施の形態】
以下、本発明に係わるレジスタ回路を、図面にもとづいて説明する。
図1は、本発明のレジスタ回路の概略構成図を示す。
このレジスタ回路2には、マスタ・スレーブ型のレジスタ部4を有し、このレジスタ部4のクロック入力側に、当該レジスタ部4内部にデータの取込みを指示する第1のクロック信号や、このレジスタ部4がシフトレジスタの場合にシフト動作を指示する第3のクロック信号を用いて、第2のクロック信号をレジスタ側に出力するか否かを制御するクロック制御回路6が併設させてある。
【0014】
クロック制御回路6は、第1のクロック信号(又は第3のクロック信号)の入力により検出信号S1 を出力するクロック入力検出部8と、入力した検出信号S1 にもとづいて、クロック入力検出部8が第1のクロック信号(又は第3のクロック信号)を入力しているときのみ、第2のクロック信号をレジスタ部4側に出力するクロック出力制御部10とを有する。
【0015】
【実施例】
以下、上記レジスタ部4として、2入力構成のマスタ・スレーブ型のシフトレジスタを用いた場合を例に、さらに具体的な本発明の実施例について説明する。
第1実施例
図2には、本発明のレジスタ部4として用いることができる2入力構成のマスタ・スレーブ型のシフトレジスタの概略構成図を示す。
【0016】
このシフトレジスタ4では、図2に示すように、通常の並列レジスタとしても使用できるように、2入力・1出力構成のフリップ・フロップ回路FF(1) ,FF(2) ,…,FF(i) ,…,FF(n) を、データのビット数nに応じた数だけ並列に配置させて構成されている。
【0017】
各フリップ・フロップ回路FF(i) は、それぞれデータを保持する入力側のマスタ部Mと、出力側のスレーブ部Sとから構成されている。また、各フリップ・フロップ回路FF(i) には、第1のデータd1(i)と第2のデータd2(i)が各々入力可能な入力端子D1 ,D2 と、データd1(i),d2(i)の何れかを出力する出力端子Qと、各フリップ・フロップ回路FF(i) を直列接続するためのスキャン入力端子SCin及びスキャン出力端子SCout とが設けられている。
【0018】
入力端子D1 ,D2 とマスタ部Mとの接続経路には、それぞれ入力選択用のMOSトランジスタTRinが接続されている。入力選択用のMOSトランジスタTRinの各ゲートにはそれぞれ第1のマスタクロック信号mCLK1 と第2のマスタクロック信号mCLK2 とが入力され、これらのマスタクロック信号により各MOSトランジスタTRinは導通状態又は非導通状態に切り替えられ、これによりデータの取込み制御が行われる。
【0019】
また、マスタ部Mに対しスキャン入力端子SCinが接続され、その接続経路には、MOSトランジスタTRout が接続されている。MOSトランジスタTRout のゲートにはテストクロック信号tCLKが入力され、このテストクロック信号tCLKによりMOSトランジスタTRout は導通状態又は非導通状態に切り替えられる。
【0020】
マスタ部Mとスレーブ部Sとの接続経路には、データ転送用のMOSトランジスタTRtrn が接続されている。データ転送用のMOSトランジスタTRtrn のゲートにはスレーブクロック信号sCLKが入力され、このスレーブクロック信号sCLKによりMOSトランジスタTRtrn は導通状態又は非導通状態に切り替えられ、これによりマスタ部Mからスレーブ部Sへのデータ転送が制御される。
【0021】
一方、各フリップ・フロップ回路FF(i) は、そのスキャン出力端子SCout が次段のビット側のスキャン入力端子SCinに接続され、これにより、シフトレジスタの目的であるデータのシフト動作が可能となっている。このデータのシフト動作は、テストクロック信号tCLKとスレーブクロック信号sCLKとの組み合わせにより行うことができる。これにより、並列データを直列データに変換したり、内部検査やエミュレーション(Emulation) 等に際し、機器内部のステート間のデータを走査することが可能である。
【0022】
図3は、本第1実施例に係わるクロック制御回路として、スレーブクロック信号sCLKの停止制御を行うスレーブ制御回路の回路図である。また、図4は、図3のスレーブ制御回路の動作を説明するためのタイミングチャートである。
このスレーブ制御回路6は、第1のインバータINV1 と第2のインバータINV2 とで構成したラッチ回路を有している。このラッチ回路の入力側のノードND1 とGNDとの間には3つのnMOSトランジスタTR1,TR2,TR3が並列に接続されており、それらのゲートには上記したシフトレジスタ4と共通なクロック信号、即ち第1のマスタクロック信号mCLK1 , 第2のマスタクロック信号mCLK2 及びテストクロック信号tCLKがそれぞれ入力されている。
【0023】
ラッチ回路の出力側のノードND2 側はAND回路12の一方の入力に接続されており、このAND回路12の他方の入力にはスレーブクロック信号sCLKが供給される。従って、AND回路12の出力には、ラッチ回路の出力がハイレベルのときのみ、スレーブクロック信号sCLKが出力される。
【0024】
また、ラッチ回路の入力側のノードND1と電源電圧供給線VDDとの間には、リセット部として、2つのpMOSトランジスタTR4 ,TR5 が直列に接続されている。このpMOSトランジスタTR4 のゲートにはスレーブクロック信号sCLKが入力され、pMOSトランジスタTR5 のゲートにはAND回路12の出力をインバータINV3 で反転した信号が入力される。
【0025】
つぎに、このように構成したスレーブ制御回路6の動作について、図4のタイミングチャートも参照にしながら説明する。
ここでは、この図示例のスレーブ制御回路6に、第1のクロック信号として第1のマスタクロック信号mCLK1 が入力された場合を説明する。この図示例のスレーブ制御回路6は、第1のマスタクロック信号mCLK1 の立ち上がりで、ラッチ回路の出力をハイレベルに移行させてスレーブクロック信号sCLKをシフトレジスタ4側に出力し、スレーブクロック信号sCLKの立ち下がりでラッチ回路にリセットをかけ(ラッチ回路の出力をローレベルとする)、スレーブクロック信号sCLKのシフトレジスタ4側への供給を停止する。
【0026】
以下、このスレーブ制御回路6の動作を詳述する。
図4に示すように、スレーブクロック信号sCLKは、上記スレーブ制御回路6に一定周期のパルス列として入力されている。また、このスレーブクロック信号sCLKより少し位相が遅れて、第1のマスタクロック信号mCLK1 が、このスレーブ制御回路6に入力されている。マスタクロック信号mCLK1 は、例えばCPU等の制御により、図2のシフトレジスタ4にデータd1(i)を取り込ませる間のみパルス列を有するクロック信号である。第1のマスタクロック信号mCLK1 の位相をスレーブクロック信号sCLKより少し遅らせているのは、論理回路の遅延を考慮して、ラッチ回路のリセット動作を確実に行うための遅延マージンdmをもたせたためである。
【0027】
まず、第1のマスタクロック信号mCLK1 の最初の立ち上がりで、入力ゲート用のnMOSトランジスタTR1 が導通状態に遷移し、ラッチ回路の入力側のノードND1 がGNDレベルに落とされる。また、第1のインバータINV1 により、ラッチ回路の出力側のノードND2 がハイレベルに移行する。このノードND2 の状態は、第2のインバータINV2 により、第1のマスタクロック信号mCLK1 の最初のパルスが立ち下がった後でも保持される。なお、この出力ノードND2 のハイレベルが、図1においては、検出信号s1 の出力状態に対応する。
【0028】
ノードND2 がハイレベルに移行するのにともなって、AND回路12の出力側のノードND3 には、スレーブクロック信号sCLKが現れ、これが上記したシフトレジスタ4側に出力される。
AND回路12の出力側のノードND3 において、スレーブクロック信号sCLKがハイレベルをとると、これがインバータINV3 により反転されてトランジスタTR5 が導通状態に遷移する。
【0029】
つぎにスレーブクロック信号sCLKがローレベルに移行すると、リセット部の一方のpMOSトランジスタTR4 が導通状態に遷移する。また、AND回路12の出力側のノードND3 がローレベルに移行するので、リセット部の他方のpMOSトランジスタTR5 は、AND回路12及びインバータINV3の遅延時間だけ遅れて非導通状態に遷移する。
【0030】
このpMOSトランジスタTR4 が導通状態に遷移してから、pMOSトランジスタTR5 が非導通状態に遷移する短い時間内に、ラッチ回路にリセットがかけられる。すなわち、この短い時間内に、ノードND1 はpMOSトランジスタTR4 ,TR5 を介して電源電圧供給線VDDに接続されて、ノードND1 がGNDレベルからハイレベルに移行する。そして、インバータINV1,2により、ノードND2 がハイレベルからGNDレベルに移行し保持される。
【0031】
この図4の場合は、ノードND2 がGNDレベルに落とされた直後に、第1のマスタクロック信号mCLK1 の2つ目のパルスが入力されるので、上記したと同様に、ノードND1 が再びGNDレベルに落とされ、ノードND2 がハイレベルに移行するので、AND回路12からスレーブクロック信号sCLKの2つ目のパルスが支障なく出力される。
【0032】
そして、上記したと同様に、スレーブクロック信号sCLKの2つ目のパルスの立ち下がりでラッチ回路にリセットがかけられる。その後、図示のように、続けて第1のマスタクロック信号mCLK1 が入力されないと、ノードND2 はGNDレベルに落ちたままで、スレーブクロック信号sCLKの3つ目のパルスが入力されても、これがAND回路12から出力されることがない。すなわち、第1のマスタクロック信号mCLK1 に同期して、スレーブクロック信号sCLKの出力が停止される。
【0033】
再び、第1のマスタクロック信号mCLK1 のパルスが入力されると、AND回路12からスレーブクロック信号sCLKがシフトレジスタ4側に出力される。
第2実施例
本実施例は、上記した第1実施例の第2のインバータINV2 に、リセット動作を速やかに行うためのトランジスタを付加した場合である。
【0034】
図5は、この第2実施例に係わるスレーブ制御回路の回路図である。なお、上記した第1実施例と重複する構成については同一の符号を付し、その動作の説明は省略する。
上記した第1実施例においては、図示は省略したが、第2のインバータINV2 は、電源電圧供給線VDDとGNDとの間に、図5に示す入力が共通なpMOSトランジスタTR6 とnMOSトランジスタTR7 とを直列に接続し、両者の接続経路からインバータINV2 の出力をとっていた。
【0035】
これに対し、本実施例における第2のインバータINV2 は、図5に示すように、nMOSトランジスタTR7 とGNDとの間に、リセット動作を速やかに行うために、ゲートにスレーブクロック信号sCLKが入力されるnMOSトランジスタTR8 が接続されている。
【0036】
ノードND1 をGNDレベル,ノードND2 をハイレベルに保持しているラッチ回路は、その第2のインバータを構成するnMOSトランジスタTR7 は導通状態にある。そして、ラッチ回路のリセットにより、nMOSトランジスタTR7 は、導通状態から非導通状態に遷移する。また、先に説明したように、リセットがかけられる際には、リセット用の一方のpMOSトランジスタTR4 が導通状態に遷移してから他方のpMOSトランジスタTR5 が非導通状態に遷移する短い時間内に、ノードND1 がpMOSトランジスタTR4,TR5 を介して電源電圧供給線VDDに接続される。
【0037】
リセット動作を速やかに行うためには、ノードND1 を速やかにハイレベルに遷移させる必要がある。しかしながら、第1のインバータINV1 や配線による信号遅延のため、pMOSトランジスタTR4 ,TR5 が導通状態に遷移してからインバータINV1 が反転してnMOSトランジスタTR7 が非導通状態に遷移するまでに時間差が存在し、このpMOSトランジスタTR4 ,TR5 が導通状態に遷移してからnMOSトランジスタTR7 が非導通状態に遷移するまでの間、電源電圧供給線VDDからGNDに対してpMOSトランジスタTR4 ,TR5 及びnMOSトランジスタTR7 を介して貫通電流が流れる。従って、その分だけ、リセット動作が遅れることになる。また、消費電力低減の意味からも、このような貫通電流を防止しなければならない。
【0038】
本実施例では、スレーブクロック信号のパルスの立ち下がり、即ちリセットの開始と略同時に、nMOSトランジスタTR8 が導通状態から非導通状態に遷移するので、上述の貫通電流のGND側への電流経路が遮断される。これにより、リセット動作が速やかなるとともに、消費電力の低減を図ることができる。
【0039】
なお、図5の第2のインバータINV2 では、そのpMOSトランジスタTR6 と電源電圧供給線VDDとの間に、ゲートにテストクロック信号tCLKが入力されるpMOSトランジスタTR9 が接続されているが、これはインバータINV2 がハイレベルを出力する時に導通させて抵抗として用いるもので、通常の抵抗で置き換えたり、或いは省略してもよい。
【0040】
第3実施例
上記した第1実施例がラッチ回路のリセットをノードND1 側で行うのに対し、本実施例は、このリセットをノードND2 側で行うようにしたものである。
図6は、この第3実施例に係わるスレーブ制御回路の回路図である。なお、上記した第1実施例と重複する構成については同一の符号を付し、その動作の説明は省略する。
【0041】
このスレーブ制御回路6では、リセット用のMOSトランジスタTR4 ,TR5 を、共にnチャネル型とし、これらをラッチ回路の出力側のノードND2 とGNDとの間に直列に接続している。
これに伴って、nMOSトランジスタTR4 のゲートにはスレーブクロック信号sCLKをインバータINV4 で反転させた信号を入力し、nMOSトランジスタTR5 のゲートにはバッファ14を介してAND回路12の出力と同じ論理の信号を入力している。
【0042】
このような構成のスレーブ制御回路6の動作は、図4のタイミングチャート上では第1実施例と同じであるが、ラッチ回路のリセットが、その入力側ではなく出力側でかけられることが、先に説明した第1実施例と異なる。
すなわち、ラッチ回路の入力側のノードND1 がGNDレベル,出力側のノードND2 がハイレベルに保持されている状態において、スレーブクロック信号sCLKのパルスがAND回路12から出力され、ノードND3 がハイレベルに移行すると、リセット部の一方のnMOSトランジスタTR5 が導通状態に遷移する。つぎに、スレーブクロック信号sCLKのパルスが立ち下がりると、リセット部の他方のnMOSトランジスタTR4 が導通状態に遷移し、若干遅れて一方のnMOSトランジスタTR5 が非導通状態に遷移する。この間に、ノードND2 が強制的にGNDレベルに引き下げられ、これによりノードND1 がGNDレベルからハイレベルに移行し、リセット動作が終了する。
【0043】
【発明の効果】
以上説明してきたように、本発明に係わるレジスタ回路によれば、第1のクロック信号(例えば、マスタクロック信号mCLK1 ,mCLK2 )や第3のクロック信号(例えば、テストクロック信号tCLK)に同期して、第2のクロック信号(例えば、スレーブクロック信号等)のレジスタ部側への出力を制御できる。これにより、レジスタ部に用いる第1のクロック信号や第3のクロック信号が出力されているないときは、第2のクロック信号をも停止させて、省電力化を図ることができる。
【0044】
また、この第2のクロック信号の停止制御に際しては、レジスタ部と共通な信号のみ用いているので、例えば従来のクロックイネーブル信号といった停止制御のための信号を新たに用意する必要がない。
この第2のクロック信号の停止制御を行うためには、レジスタ部のクロック入力側に、例えば実施例1〜3に例示した簡単な回路で構成されたクロック入力検出部とクロック出力制御部とを併設させるだけでよい。
【0045】
以上のように、本発明により、クロックイネーブル信号等を生成する必要がなく、レジスタ部と共通な既存の信号を用いて動作する簡単な回路を内蔵させることにより、容易にクロックの停止制御ができるレジスタ回路を提供することが可能となる。
【図面の簡単な説明】
【図1】図1は、本発明のレジスタ回路の概略構成図を示す。
【図2】図2は、本発明の第1〜3実施例に係わるレジスタ部として用いることができる、2入力構成のマスタ・スレーブ型のシフトレジスタの概略構成図である。
【図3】図3は、本発明の第1実施例に係わるクロック制御回路として、スレーブクロック信号の停止制御を行うスレーブ制御回路の回路図である。
【図4】図4は、本発明の第1〜3実施例に係わるスレーブ制御回路のタイミングチャートである。
【図5】図5は、本発明の第2実施例に係わるスレーブ制御回路の回路図である。
【図6】図6は、本発明の第3実施例に係わるスレーブ制御回路の回路図である。
【符号の説明】
2…レジスタ回路、
4…シフトレジスタ、
6…クロック制御回路、
8…クロック入力検出部、
10…クロック出力制御部、
12…AND回路、
14…バッファ、
INV1…第1のインバータ、
INV2…第2のインバータ、
TR4 ,TR5 ,INV2(INV4及び14)…リセット部、
TR6 …pMOSトランジスタ、
TR7 …nMOSトランジスタ、
TR8 …リセット動作を速やかに行うためのnMOSトランジスタ、
TRin…入力選択用のMOSトランジスタ、
TRtrn …データ転送用のMOSトランジスタ、
TRout …出力形式選択用のMOSトランジスタ、
M…マスタ部、
S…スレーブ部、
S1 …検出信号、
mCLK1 ,mCLK2 …マスタクロック信号、
sCLK…スレーブクロック信号、
tCLK…テストクロック信号。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a master-slave type register circuit. In particular, the present invention relates to clock signal stop control for saving power by stopping a slave clock signal when there is no clock input such as a master clock signal.
[0002]
[Prior art]
2. Description of the Related Art In recent years, the development of portable electronic devices driven by batteries, such as cellular phones, has been active.
Many of these portable electronic devices are equipped with a DSP (Digital Signal Processor), a semiconductor memory, and the like. The DSP has a large number of registers for temporarily holding data because of the pipeline processing, and also has a large number of registers for each multiplier and adder as an accumulator. In a semiconductor memory, many registers are used to temporarily hold data in a data input / output unit.
[0003]
In many cases, the configuration of this register is controlled by a plurality of clock signals to take in and transfer data, as represented by a so-called master-slave shift register.
For example, in a master / slave type shift register built in a DSP that performs voice signal compression or the like of a cellular telephone, the register circuit includes a plurality of master clock signals for taking in data and a master unit in the shift register. It is controlled by a slave clock signal or a test clock signal for data transfer between the slave and the slave unit and data transfer between the registers.
[0004]
In view of the fact that many such register circuits are incorporated in a portable electronic device driven by a battery, how to reduce power consumption is an important issue to be addressed.
[0005]
[Problems to be solved by the invention]
In this conventional register circuit, the master clock signal is controlled by a control circuit so as to generate a clock pulse only when data is taken in. Similarly, the test clock signal is output only when performing an internal test, emulation, or the like.
[0006]
On the other hand, the slave clock signal is often not controlled to stop, and the register circuit in this case always receives clock pulses even when it is not necessary. Had.
Conventionally, a clock enable signal has been generated, and the stop control of the slave clock signal has been possible by using the clock enable signal. For example, in a case where registers of the same kind are arranged in a large scale and are controlled by the same clock signal, a control is also performed in which a slave clock signal is gated by a clock enable signal and stopped when not necessary. Was.
[0007]
Except for the special case where the effect of reducing the power consumption is large, generating the clock enable signal only for the control of stopping the clock imposes too much a circuit burden. There has been a strong demand for a clock stop control circuit having a simple configuration used.
[0008]
The present invention has been made in view of such circumstances, and does not need to generate a clock enable signal or the like, and can be easily implemented by incorporating a simple circuit that operates using an existing signal input to a register unit. It is an object of the present invention to provide a register circuit capable of controlling clock stop.
[0009]
[Means for Solving the Problems]
In order to solve the above-described problems of the related art and achieve the above object, the register circuit of the present invention uses only a clock signal used for a master-slave type register including the first and second register units. Stop control of the slave clock signal (second clock signal) is performed.
[0010]
A register circuit according to the present invention includes a clock input detection unit that inputs a first clock signal and outputs a detection signal, a second clock signal and the detection signal, and based on a logical value of the detection signal. The second clock signal is output when the first clock signal is supplied to the clock input detection unit, and the second clock signal is output when the first clock signal is not supplied to the clock input detection unit. A clock output control unit for stopping the output of the first clock signal, a first register unit for receiving and holding data from outside in response to the first clock signal, and a second clock signal output from the clock output control unit And a second register unit for receiving and holding the output of the first register unit in response to the
[0011]
Further, the clock input detecting section includes first and second inverters connected in opposite directions between a first node and a second node, a first power supply potential and the first node, And a second transistor and a third transistor connected in series between a second power supply potential and the first node. The clock output control unit includes: , A logic circuit for receiving a detection signal and a second clock signal, and outputting a second clock signal in accordance with a logic value of the detection signal, wherein the first clock signal is output in response to the first clock signal. When the transistor is turned on, a detection signal is generated at the second node, and in response to a second clock signal output from the logic circuit, the second transistor is turned on and the second signal input to the logic circuit is input. Responds to 2 clock signals The second node is reset by the third transistor conducts Te.
[0012]
Further, the clock input detection unit includes first and second inverters connected in opposite directions between a first node and a second node, a first power supply potential and the first node. And a second transistor and a third transistor connected in series between the first power supply potential and the second node. The unit has a logic circuit that receives a detection signal and a second clock signal and outputs a second clock signal in accordance with a logic value of the detection signal, and the logic circuit responds to the first clock signal. The detection signal is generated at the second node when the one transistor is turned on, and the second transistor is turned on and input to the logic circuit in response to the second clock signal output from the logic circuit. Second clock signal In response the third transistor is the second node is reset by conduction.
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a register circuit according to the present invention will be described with reference to the drawings.
FIG. 1 is a schematic configuration diagram of a register circuit according to the present invention.
The
[0014]
The
[0015]
【Example】
Hereinafter, a more specific embodiment of the present invention will be described, taking as an example a case where a master-slave type shift register having a two-input configuration is used as the register unit 4.
First Embodiment FIG. 2 shows a schematic configuration diagram of a two-input master-slave type shift register that can be used as the register section 4 of the present invention.
[0016]
In this shift register 4, as shown in FIG. 2, flip-flop circuits FF (1), FF (2),..., FF (i) having a 2-input / 1-output configuration so as to be used as a normal parallel register. ,..., FF (n) are arranged in parallel in a number corresponding to the number n of data bits.
[0017]
Each flip-flop circuit FF (i) is composed of an input-side master unit M that holds data and a slave unit S on the output side. Each flip-flop circuit FF (i) has input terminals D1 and D2 to which first data d1 (i) and second data d2 (i) can be inputted, respectively, and data d1 (i) and d2. An output terminal Q for outputting any one of (i), a scan input terminal SCin and a scan output terminal SCout for connecting each flip-flop circuit FF (i) in series are provided.
[0018]
Input connection MOS transistors TRin are connected to connection paths between the input terminals D1 and D2 and the master unit M, respectively. The first master clock signal mCLK1 and the second master clock signal mCLK2 are input to the gates of the input selection MOS transistors TRin, respectively, and the MOS transistors TRin are turned on or off by these master clock signals. , And the data fetch control is performed.
[0019]
The scan input terminal SCin is connected to the master unit M, and a MOS transistor TRout is connected to the connection path. The test clock signal tCLK is input to the gate of the MOS transistor TRout, and the MOS transistor TRout is switched between a conductive state and a non-conductive state by the test clock signal tCLK.
[0020]
A MOS transistor TRtrn for data transfer is connected to a connection path between the master unit M and the slave unit S. Slave clock signal sCLK is input to the gate of data transfer MOS transistor TRtrn, and MOS transistor TRtrn is switched between a conductive state and a non-conductive state by this slave clock signal sCLK. Data transfer is controlled.
[0021]
On the other hand, in each flip-flop circuit FF (i), its scan output terminal SCout is connected to the scan input terminal SCin on the bit side of the next stage, thereby enabling a shift operation of data as a purpose of the shift register. ing. This data shift operation can be performed by a combination of the test clock signal tCLK and the slave clock signal sCLK. This makes it possible to convert parallel data into serial data, or scan data between states inside the device when performing an internal inspection or emulation.
[0022]
FIG. 3 is a circuit diagram of a slave control circuit that performs stop control of the slave clock signal sCLK as the clock control circuit according to the first embodiment. FIG. 4 is a timing chart for explaining the operation of the slave control circuit of FIG.
The
[0023]
The output node ND2 of the latch circuit is connected to one input of an AND
[0024]
Further, between the input node ND1 of the latch circuit and the power supply voltage supply line VDD, two pMOS transistors TR4 and TR5 are connected in series as a reset unit. The gate of the pMOS transistor TR4 receives the slave clock signal sCLK, and the gate of the pMOS transistor TR5 receives a signal obtained by inverting the output of the AND
[0025]
Next, the operation of the thus-configured
Here, a case where the first master clock signal mCLK1 is input as the first clock signal to the
[0026]
Hereinafter, the operation of the
As shown in FIG. 4, the slave clock signal sCLK is input to the
[0027]
First, at the first rise of the first master clock signal mCLK1, the input gate nMOS transistor TR1 transitions to the conductive state, and the input node ND1 of the latch circuit is dropped to the GND level. Further, the node ND2 on the output side of the latch circuit shifts to the high level by the first inverter INV1. The state of the node ND2 is maintained by the second inverter INV2 even after the first pulse of the first master clock signal mCLK1 falls. The high level of the output node ND2 corresponds to the output state of the detection signal s1 in FIG.
[0028]
With the transition of the node ND2 to the high level, the slave clock signal sCLK appears at the node ND3 on the output side of the AND
When the slave clock signal sCLK attains a high level at the node ND3 on the output side of the AND
[0029]
Next, when the slave clock signal sCLK shifts to the low level, one of the pMOS transistors TR4 of the reset unit shifts to the conductive state. Further, since the output node ND3 of the AND
[0030]
After the pMOS transistor TR4 changes to the conductive state, the latch circuit is reset within a short time when the pMOS transistor TR5 changes to the non-conductive state. That is, within this short time, the node ND1 is connected to the power supply voltage supply line VDD via the pMOS transistors TR4 and TR5, and the node ND1 shifts from the GND level to the high level. Then, the nodes ND2 shift from the high level to the GND level and are held by the inverters INV1 and INV2.
[0031]
In the case of FIG. 4, the second pulse of the first master clock signal mCLK1 is input immediately after the node ND2 is dropped to the GND level, so that the node ND1 is again brought to the GND level as described above. , And the node ND2 shifts to a high level, so that the second pulse of the slave clock signal sCLK is output from the AND
[0032]
Then, as described above, the latch circuit is reset at the falling edge of the second pulse of the slave clock signal sCLK. Thereafter, as shown in the figure, if the first master clock signal mCLK1 is not continuously input, the node ND2 remains at the GND level and even if the third pulse of the slave clock signal sCLK is input, the AND pulse is output to the AND circuit. 12 is not output. That is, the output of the slave clock signal sCLK is stopped in synchronization with the first master clock signal mCLK1.
[0033]
When the pulse of the first master clock signal mCLK1 is input again, the slave clock signal sCLK is output from the AND
Second embodiment This embodiment is a case where a transistor for performing a reset operation quickly is added to the second inverter INV2 of the first embodiment.
[0034]
FIG. 5 is a circuit diagram of the slave control circuit according to the second embodiment. The same components as those in the first embodiment are denoted by the same reference numerals, and the description of the operation will be omitted.
Although not shown in the first embodiment, the second inverter INV2 has a pMOS transistor TR6 and an nMOS transistor TR7 having a common input shown in FIG. Are connected in series, and the output of the inverter INV2 is obtained from the connection path between the two.
[0035]
On the other hand, as shown in FIG. 5, in the second inverter INV2 of the present embodiment, the slave clock signal sCLK is input to the gate between the nMOS transistor TR7 and GND in order to quickly perform a reset operation. NMOS transistor TR8 is connected.
[0036]
In the latch circuit holding the node ND1 at the GND level and the node ND2 at the high level, the nMOS transistor TR7 constituting the second inverter is in a conductive state. Then, the reset of the latch circuit causes the nMOS transistor TR7 to transition from the conductive state to the non-conductive state. Further, as described above, when resetting is performed, within a short time when one of the resetting pMOS transistors TR4 transitions to the conducting state and then the other pMOS transistor TR5 transitions to the non-conducting state, Node ND1 is connected to power supply voltage supply line VDD via pMOS transistors TR4 and TR5.
[0037]
In order to perform the reset operation promptly, it is necessary to quickly transition the node ND1 to the high level. However, because of the signal delay due to the first inverter INV1 and the wiring, there is a time difference from the transition of the pMOS transistors TR4 and TR5 to the conducting state to the inversion of the inverter INV1 and the transition of the nMOS transistor TR7 to the non-conducting state. During a period from the transition of the pMOS transistors TR4 and TR5 to the conducting state until the transition of the nMOS transistor TR7 to the non-conducting state, the power supply voltage supply line VDD is connected to GND via the pMOS transistors TR4 and TR5 and the nMOS transistor TR7. Through current flows. Therefore, the reset operation is delayed by that much. In addition, it is necessary to prevent such a through current from the viewpoint of reducing power consumption.
[0038]
In the present embodiment, the nMOS transistor TR8 transitions from the conductive state to the non-conductive state at substantially the same time as the falling of the pulse of the slave clock signal, that is, the start of resetting. Is done. Thus, the reset operation can be performed quickly, and the power consumption can be reduced.
[0039]
In the second inverter INV2 in FIG. 5, a pMOS transistor TR9 having a gate to which a test clock signal tCLK is input is connected between the pMOS transistor TR6 and the power supply voltage supply line VDD. When INV2 outputs a high level, it conducts and is used as a resistor, and may be replaced with a normal resistor or omitted.
[0040]
Third Embodiment While the resetting of the latch circuit is performed on the node ND1 side in the above-described first embodiment, this resetting is performed on the node ND2 side.
FIG. 6 is a circuit diagram of a slave control circuit according to the third embodiment. The same components as those in the first embodiment are denoted by the same reference numerals, and the description of the operation will be omitted.
[0041]
In the
Accordingly, a signal obtained by inverting the slave clock signal sCLK by the inverter INV4 is input to the gate of the nMOS transistor TR4, and a signal having the same logic as the output of the AND
[0042]
The operation of the
That is, in a state where the node ND1 on the input side of the latch circuit is held at the GND level and the node ND2 on the output side is held at the high level, the pulse of the slave clock signal sCLK is output from the AND
[0043]
【The invention's effect】
As described above, according to the register circuit of the present invention, in synchronization with the first clock signal (for example, master clock signals mCLK1 and mCLK2) and the third clock signal (for example, test clock signal tCLK). , The output of the second clock signal (for example, a slave clock signal or the like) to the register section can be controlled. Accordingly, when the first clock signal and the third clock signal used for the register portion are not being output, the second clock signal is also stopped to save power.
[0044]
Further, in the stop control of the second clock signal, since only the signal common to the register unit is used, it is not necessary to newly prepare a signal for stop control such as a conventional clock enable signal.
In order to perform the stop control of the second clock signal, a clock input detection unit and a clock output control unit, which are configured by the simple circuits exemplified in the first to third embodiments, are provided on the clock input side of the register unit. You only need to add them.
[0045]
As described above, according to the present invention, there is no need to generate a clock enable signal or the like, and the stop of the clock can be easily controlled by incorporating a simple circuit that operates using an existing signal common to the register section. A register circuit can be provided.
[Brief description of the drawings]
FIG. 1 is a schematic configuration diagram of a register circuit of the present invention.
FIG. 2 is a schematic configuration diagram of a two-input master / slave type shift register that can be used as a register unit according to the first to third embodiments of the present invention.
FIG. 3 is a circuit diagram of a slave control circuit that performs stop control of a slave clock signal as a clock control circuit according to the first embodiment of the present invention.
FIG. 4 is a timing chart of the slave control circuit according to the first to third embodiments of the present invention.
FIG. 5 is a circuit diagram of a slave control circuit according to a second embodiment of the present invention.
FIG. 6 is a circuit diagram of a slave control circuit according to a third embodiment of the present invention.
[Explanation of symbols]
2. Register circuit,
4: shift register,
6. Clock control circuit,
8. Clock input detection unit
10. Clock output control unit
12 ... AND circuit,
14 ... buffer,
INV1 a first inverter,
INV2: second inverter,
TR4, TR5, INV2 (INV4 and 14) ... reset unit,
TR6 ... pMOS transistor,
TR7: nMOS transistor,
TR8: nMOS transistor for promptly performing a reset operation;
TRin: MOS transistor for input selection,
TRtrn: MOS transistor for data transfer,
TRout: MOS transistor for selecting an output format,
M: Master part,
S: Slave part,
S1 ... detection signal,
mCLK1, mCLK2 ... master clock signal,
sCLK: slave clock signal,
tCLK: Test clock signal.
Claims (3)
第2のクロック信号と上記検出信号とを入力し、上記検出信号の論理値に基づき、上記クロック入力検出部に第1のクロック信号が供給されているときには上記第2のクロック信号を出力し、上記クロック入力検出部に第1のクロック信号が供給されていないときには上記第2のクロック信号の出力を停止するクロック出力制御部と、
上記第1のクロック信号に応答して外部からデータを受け入れて保持する第1のレジスタ部と、
上記クロック出力制御部から出力される第2のクロック信号に応答して上記第1のレジスタ部の出力を受け入れて保持する第2のレジスタ部と、
を有するレジスタ回路。A clock input detection unit that inputs a first clock signal and outputs a detection signal;
Receiving a second clock signal and the detection signal, outputting the second clock signal when the first clock signal is supplied to the clock input detection unit based on a logical value of the detection signal; A clock output control unit that stops outputting the second clock signal when the first clock signal is not supplied to the clock input detection unit;
A first register unit that receives and holds data from outside in response to the first clock signal;
A second register unit that receives and holds an output of the first register unit in response to a second clock signal output from the clock output control unit;
A register circuit having:
上記クロック出力制御部は、検出信号と第2のクロック信号とを入力し、検出信号の論理値に応じて第2のクロック信号を出力する論理回路を有し、
上記第1のクロック信号に応答して上記第1のトランジスタが導通することにより上記第2のノードに検出信号が発生され、上記論理回路から出力される第2のクロック信号に応答して上記第2のトランジスタが導通すると共に上記論理回路に入力する第2のクロック信号に応答して上記第3のトランジスタが導通することにより上記第2のノードがリセットされる、
請求項1に記載のレジスタ回路。The clock input detector includes a first and a second inverter connected in opposite directions between a first node and a second node; and a first inverter connected between a first power supply potential and the first node. And a second transistor and a third transistor connected in series between a second power supply potential and the first node.
The clock output control unit has a logic circuit that receives the detection signal and the second clock signal, and outputs a second clock signal according to a logic value of the detection signal.
The detection signal is generated at the second node by the conduction of the first transistor in response to the first clock signal, and the second transistor is responsive to the second clock signal output from the logic circuit. The second transistor is turned on, and the second node is reset by turning on the third transistor in response to a second clock signal input to the logic circuit;
The register circuit according to claim 1.
上記クロック出力制御部は、検出信号と第2のクロック信号とを入力し、検出信号の論理値に応じて第2のクロック信号を出力する論理回路を有し、
上記第1のクロック信号に応答して上記第1のトランジスタが導通することにより上記第2のノードに検出信号が発生され、上記論理回路から出力される第2のクロック信号に応答して上記第2のトランジスタが導通すると共に上記論理回路に入力する第2のクロック信号に応答して上記第3のトランジスタが導通することにより上記第2のノードがリセットされる、
請求項1に記載のレジスタ回路。The clock input detector includes a first and a second inverter connected in opposite directions between a first node and a second node; and a first inverter connected between a first power supply potential and the first node. And a second transistor and a third transistor connected in series between the first power supply potential and the second node.
The clock output control unit has a logic circuit that receives the detection signal and the second clock signal, and outputs a second clock signal according to a logic value of the detection signal.
The detection signal is generated at the second node by the conduction of the first transistor in response to the first clock signal, and the second transistor is responsive to the second clock signal output from the logic circuit. The second transistor is turned on, and the second node is reset by turning on the third transistor in response to a second clock signal input to the logic circuit;
The register circuit according to claim 1.
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