JP3579109B2

JP3579109B2 - Power supply monitoring circuit for CPU

Info

Publication number: JP3579109B2
Application number: JP07757895A
Authority: JP
Inventors: 耕一山野上
Original assignee: Visteon Japan Ltd
Current assignee: Visteon Japan Ltd
Priority date: 1995-04-03
Filing date: 1995-04-03
Publication date: 2004-10-20
Anticipated expiration: 2019-10-20
Also published as: JPH08274607A

Description

【０００１】
【産業上の利用分野】
本発明は、ＣＰＵの動作電源の電圧低下を監視する電源電圧監視回路に関する。
【０００２】
【従来の技術】
一般に、Ｃ＿ＭＯＳ構造のＣＰＵに供給されている動作可能な電源電圧の下限を支配する因子としては、第１に動作クロックの発振回路を内蔵したＣＰＵにおいて、この発振回路が動作を開始するに要する最低電圧、第２にＲＡＭ等のメモリを内蔵するＣＰＵにおいて、このメモリのデータ保持及び読出に要する最低電圧、第３に内部素子の伝搬遅延時間によって内部素子間のデータ転送が異常となる最低電圧等がある。
【０００３】
そのため従来は、図１に示すごとくＣＰＵ１００の電源端子１００ａに接続された電源１０の端子電圧Ｖ１０と基準電源２０より出力した基準電圧Ｖ２０とを、比較回路２００に入力せしめ、電源１０の端子電圧Ｖ１０が基準電圧Ｖ２０を下回ったとき、電源電圧低下信号ＬＢを発生し、この電源電圧低下信号ＬＢをＣＰＵ１００に入力することで、ＣＰＵ１００が処理の中断またはリセットに至るように構成してある。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述のような従来のＣＰＵの電源電圧監視回路において、ＣＰＵの動作可能な電源電圧の下限を支配する第１〜第３の因子の中で、特に内部素子の伝搬遅延時間の余裕度の少ないＣＰＵ（より高速で動作することが要求されるＣＰＵ）に関わる第３の因子、即ち内部素子の伝搬遅延時間によりＣＰＵの最低の動作可能な電源電圧が決定されるのが一般的である。
【０００５】
ここで、ＣＰＵ内部素子の伝搬遅延時間は、図５に示すＣ＿ＭＯＳ構造のＣＰＵ内部の所定の回路ブロックにおける入力信号をＶ_Ｓとすると、トランジスタＱ_１、Ｑ_２より成る論理素子Ｇ_１の遅れは電子の移動度等で表される量子力学的な遅れと、接続される後段の論理素子Ｇ_２の等価入力容量Ｃ_Ｃに対するトランジスタＱ_１、Ｑ_２の充放電による電気回路的な遅れがある。これらの遅れ要因の中で、量子力学的な遅れは論理回路Ｇ_１を構成するトランジスタと、周囲温度等の環境条件とを設定することにより略一定となるのに対して、電気回路的な遅れは論理素子Ｇ_１、Ｇ_２に加えられる電源電圧Ｖ_ＣＣに従ってトランジスタＱ_１、Ｑ_２のＯＮ抵抗が変化するため、電源電圧Ｖ_ＣＣの増加に従って、伝搬遅延時間が小さくなるような電源電圧に依存することが知られている。
【０００６】
このため、特に高速動作するＣＰＵの中には、動作可能な電源電圧の下限値としてＴＹＰ値−１０％といった狭い範囲が要求されるものがある。
具体的に説明すると、ＣＰＵの動作電源電圧として一般には５Ｖが用いられているので、この場合の動作可能な電源電圧の下限値は４．５Ｖとなる。
一方、電源回路を構成する素子においては、ある範囲の誤差を有することが知られており、代表的には、誤差を考慮した上で電源電圧精度は±５％となる場合がある。ここで、ＣＰＵの電源電圧を５Ｖ−５％＝４．７５Ｖとすると、前述のＣＰＵの動作可能な電源電圧の下限は４．５Ｖであるから、
４．５＜電源電圧低下検出範囲＜４．７５Ｖ
の狭い範囲でＣＰＵの動作可能な電源電圧低下を監視しなければならない。
【０００７】
しかるに、この場合における基準電源２０と比較回路２００を構成する素子にはかなりの高精度が要求されコストアップとなるか、場合によっては、これら素子の動作環境の温度が狭い範囲に限定されるという問題がある。
また、この問題をＣＰＵ側から見ると前述の如く、動作可能な電源電圧及びその電源電圧監視回路の精度にある程度の誤差を許容せざるを得ない。そのため所定の余裕度をもって動作速度の上限を決定することになり、ＣＰＵの動作速度を制限する要因となっている。
【０００８】
本発明は、上記従来の問題点を解決するために提案されたもので、その目的は、高精度の基準電源及び比較回路を用いることなく、ＣＰＵの動作可能な電源電圧低下に伴う機能不良が発生するのを防止し、システム全体のコストダウンを図れるＣＰＵの電源電圧監視方法を提供することにある。
【０００９】
【課題を解決するための手段】
上述の問題点を解決し、目的を達成するために、この発明に係わるＣＰＵの電源電圧監視回路は、次のような構成を備える。即ち、
ＣＰＵ内部に該ＣＰＵを構成する内部素子自身の伝搬遅延速度を検出する伝搬遅延速度検出手段を配設し、ＣＰＵの動作電源電圧が低下して伝搬遅延速度検出手段の検出値が所定値を越えた時に、電源電圧低下信号を生成して、かかる電源電圧低下信号によって、ＣＰＵの処理中断またはリセットを行うものである。
【００１０】
【作用】
以上のように、本発明は構成されているので、高精度の基準電源及び比較回路を用いることなく、ＣＰＵの動作可能な電源電圧低下に伴う機能不良が発生するのを防止でき、システム全体のコストダウンを図ることができる。
また、ＣＰＵの動作速度の決定に電源電圧低下検出精度を考慮する必要がなくなり、ＣＰＵをより高速で動作させることが可能になる。
【００１１】
また、所定の動作速度のもとで、動作電源電圧精度の公差をより広くすることが可能となる。
【００１２】
【実施例】
以下、本発明に係わる実施例につき添付図面を参照して詳細に説明する。
＜第１実施例＞
以下に、本発明に基づく第１実施例のＣＰＵの電源電圧監視回路の回路構成を図２に従って説明する。
【００１３】
図２において、１００はＣ＿ＭＯＳ構造のＣＰＵであり、端子１００ａと端子１００ｂとを介して電源１０が接続される。また、１０１は公知の発振回路、分周回路を具備してなるクロック回路で、ＣＰＵ１００から外部に延びた端子１０１ａと端子１０１ｂとを介して水晶振動子２００を接続してある。また、クロック回路１０１の出力１０１ｃは直列遅延回路３００におけるインバータ３０１の入力側、及び位相差／電圧変換回路５００の公知の２入力エクスクルーシブオアーゲート５０１の一方の入力に接続されると供に、図示しないその他の内部回路に供給される。
【００１４】
インバータ３０１の出力は、インバータ３０２の入力と接続し、インバータ３０２の出力は同様の接続を所定のα段経た後、インバータ３０３の入力と接続してある。さらにインバータ３０３の出力はインバータ４０１からインバータ４０３を含めて所定のβ個のインバータを並列に接続して構成される並列遅延回路４００と、位相差／電圧変換回路５００の、エクスクルーシブオアーゲート５０１の他方の入力に接続する。
【００１５】
エクスクルーシブオアーゲート５０１の出力は抵抗５０２と、一方の端子がＧＮＤに接続されたコンデンサ５０３とを直列に接続して成る公知のローパスフィルタ回路に入力すると供に、このローパスフィルタ回路のコンデンサ５０３から得られる電圧を比較回路６００に入力してある。
比較回路６００はコンパレータ６０１と、抵抗６０２、抵抗６０３から構成され、コンパレータ６０１の一方の入力に位相差／電圧変換回路５００の出力が供給されると供に、コンパレータ６０１の他方の入力にはＣＰＵ１００の電源端子１００ａと、ＧＮＤ端子１００ｂの間の電圧を抵抗６０２と抵抗６０３とで分圧した電圧が入力されるように構成してある。
【００１６】
＜第１実施例の作用＞
以下に、上記第１実施例における作用を図２〜図４を参照して説明する。
クロック回路１０１の出力端子１０１ｃから、水晶振動子２００の発振出力を分周して図３に示す波形１０１ｃが出力される。次に、この信号１０１ｃは直列遅延回路３００に入力するが、直列遅延回路３００は、ＣＰＵ内部における公知の１マシンサイクル以内で所定の信号を授受する経路のうち最長部分、言い換えればこの経路に配設された論理回路素子の所要トランジスタ段数が最多の経路と略等しい遅延段数αから構成してある。
【００１７】
しかるに直列遅延回路３００の出力３０３ａはクロック回路１０１の出力１０１ｃに対して、この直列遅延回路３００のインバータ３０３の出力が無負荷条件において、図３に示す如くＴ_ｄ１の遅延時間の後に、信号３０３ａ−１が生成されることになる。
次に、並列遅延回路４００は、ＣＰＵで所定の信号を授受する信号経路の内、最大負荷容量を示し、すなわち、並列接続された論理回路素子の数が最大であるところ、具体的には公知のアドレスバス、データバス等で示される負荷論理回路数と略等しい負荷論理回路数βから構成されている。従って、インバータ３０３の出力３０３ａは図３の３０３ａ−２に示す如く所定の時定数を持って指数関数的な変化となり、位相差／電圧変換回路５００のエクスクルーシブオアゲート５０１の入力スレッシュホールド電圧Ｖ_ｔｈからみると、信号３０３ａ−１に対してＴ_ｄ２の遅れを伴うこととなる。
【００１８】
ここで、上記Ｔ_d1、Ｔ_d2とＣＰＵ１００の電源電圧Ｖ_ccとの関係を図示すると、図４に示すように、Ｔ_d1がほぼ一定の値になるのに比べてＴ_d2はＶ_ccの増加に対して減少する。
さらに、信号３０３ａ（３０３ａ−２）と信号１０１ｃとをエクスクルーシブオアゲート５０１と抵抗コンデンサより成る公知の位相差／電圧変換回路５００に入力すると、この位相差／電圧変換回路５００のコンデンサ５０３から得られる直流電圧５０２ａは、遅延時間Ｔ_d1とＴ_d2との和に比例する。
【００１９】
しかるに、ＣＰＵ１００の電源電圧１００ａが低下して、直列遅延回路３００と並列遅延回路４００とによって決まる伝搬遅延時間Ｔ_d1＋Ｔ_d2が増加して、電圧５０２ａが増加し、比較回路６００の所定電圧値６０３ａより大きくなると、コンパレータ６０１の出力信号１１１ａが反転してＣＰＵ１００の所定端子から電圧電源低下信号として出力される。
【００２０】
また、直列遅延回路３００と並列遅延回路４００、及びエクスクルーシブオアゲート５０１とを構成するトランジスタはＣＰＵ１００の図示しないその他の回路機能を形成するトランジスタと同一の構成とし、これによって、ＣＰＵのその他の回路機能における伝搬信号遅延時間の電源電圧特性と、位相差／電圧変換回路５００の出力電圧５０２ａの電源電圧特性が概ね等しくなるから、電圧５０２ａの値を監視することによって、ＣＰＵ１００全体の機能が保証されなくなる直前に、電源電圧低下信号ＬＢを発生することが可能となる。
【００２１】
加えて、位相差／電圧変換回路５００の出力電圧５０２ａは位相差／電圧変換回路５００の抵抗５０２、コンデンサ５０３によって決まる時定数を信号１０１ｃの周期より十分大きくとれば、信号１０１ｃの周波数に関わらず、ＣＰＵ１００の電源電圧と前記伝搬遅延時間Ｔ_ｄ１＋Ｔ_ｄ２とに比例し、さらに比較回路の所定電圧６０３ａもＣＰＵ１００の電源電圧に比例する構成としたので、結果的に電源電圧低下信号ＬＢは伝搬遅延時間Ｔ_ｄ１＋Ｔ_ｄ２が所定の値を超えた時のみ出力され、各定数の絶対値や電源電圧に依らない構成となっている。
【００２２】
尚、本実施例ではクロック回路１０１の出力信号を遅延する遅延回路として上記α段の直列遅延回路と、βの並列遅延回路を採用したが、これらα、βの値は本実施例の算出理由に限らず、任意の値としてもよい。これによって位相差／電圧変換回路５００の出力電圧５０２ａの電源電圧特性を変更することが可能で、わずかな電源電圧の低下に対して出力電圧５０２ａを大きく変化させることができるのは明かである。
【００２３】
また並列遅延回路４００は、本実施例の複数の並列接続された論理素子に限ることなく、１つのコンデンサに置き換えても良いし、さらに位相差／電圧変換回路５００は位相差／電圧変換回路５００の２つの入力１０１ｃと３０３ａとの時間差を図示しない、より高速の時間信号でカウントしてかかるカウント値の増加に従って電源電圧低下信号ＬＢを生成するようにしてもよい。
【００２４】
さらに、電源電圧低下信号ＬＢは端子ＣＰＵ１００から外部に延びた端子６０１ａから出力するものとしたが、電源電圧低下信号ＬＢはＣＰＵ１００の内部で接続しＣＰＵ１００のリセット信号、割り込み処理要求信号等に用いてもよい。また本発明のＣＰＵの電源電圧監視回路は、ＣＰＵに限らず、公知のＣ＿ＭＯＳ順序回路等にも適用可能であるのはもちろんである。
【００２５】
＜第２実施例＞
以下に、本発明に基づく第２実施例の回路構成について第１実施例と異なる点についてのみ説明する。
図６において、７０１〜７０５は第１実施例で示すＣＰＵ１００の内部素子と同一の構成を有し、ＣＰＵの内部に形成されたＣ＿ＭＯＳインバータであり、図６の接続によって公知のリング発振回路７００を構成する。
【００２６】
かかるリング発振回路７００の出力信号７０５ａの周波数は不図示のインバータ７０１〜７０５の電源電圧と相関があることが知られており、その原因は前述の伝搬遅延時間によるものとされている。従って、この第２実施例では、出力信号７０５ａの周波数を図示しないカウンタと水晶発振子によって計測し、出力信号７０５ａの周波数が所定値を下回ったとき、電源電圧低下信号ＬＢを生成するように構成する。
【００２７】
尚、本発明は、その趣旨を逸脱しない範囲で上記各実施例を修正又は変更したものに適用可能である。
【００２８】
【効果】
以上説明のように、本発明によれば、ＣＰＵに印加される電源電圧が最低の動作可能な電源電圧を超えて低下するとき、従来の単なる電源電圧の値を監視する２次的な監視回路と異なり、ＣＰＵが動作不良となる直接原因であるところの、内部遅延時間を監視する回路構成としたから、従来のように高精度の基準電源及び比較回路を用いることなく、従ってシステム全体のコストダウンが可能であり、また、動作速度、電源電圧範囲等の点でＣＰＵの機能を最大限発揮することができる。
【図面の簡単な説明】
【図１】従来のＣＰＵの電源電圧監視回路の回路構成を示す図である。
【図２】第１実施例のＣＰＵの電源電圧監視回路の回路図である。
【図３】第１実施例の遅延回路を介した場合のクロックの出力波形の変化を示す図である。
【図４】第１実施例の回路構成における遅延回路による遅延時間と電源電圧との関係を示す図である。
【図５】Ｃ＿ＭＯＳ構造のＣＰＵ内部素子の伝搬遅延時間を説明する図である。
【図６】第２実施例のＣＰＵの電源電圧監視回路を示す図である。
【符号の説明】
１００…ＣＰＵ
２００…水晶振動子
３００…直列遅延回路
５００…位相差／電圧変換回路
６００…比較回路[0001]
[Industrial applications]
The present invention relates to a power supply voltage monitoring circuit that monitors a voltage drop of an operation power supply of a CPU.
[0002]
[Prior art]
In general, as a factor governing the lower limit of the operable power supply voltage supplied to a CPU having a C_MOS structure, first, in a CPU having a built-in operation clock oscillation circuit, the minimum required for the oscillation circuit to start operating is Voltage, second, in a CPU having a built-in memory such as a RAM, the lowest voltage required for holding and reading data in the memory, third, the lowest voltage at which data transfer between internal elements becomes abnormal due to the propagation delay time of the internal elements, etc. There is.
[0003]
Therefore, conventionally, as shown in FIG. 1, the terminal voltage V10 of the power supply 10 connected to the power supply terminal 100a of the CPU 100 and the reference voltage V20 output from the reference power supply 20 are input to the comparison circuit 200, and the terminal voltage V10 of the power supply 10 When the power supply voltage falls below the reference voltage V20, a power supply voltage drop signal LB is generated. By inputting the power supply voltage drop signal LB to the CPU 100, the CPU 100 is interrupted or reset.
[0004]
[Problems to be solved by the invention]
However, in the conventional power supply voltage monitoring circuit of the CPU as described above, among the first to third factors governing the lower limit of the power supply voltage at which the CPU can operate, the margin of the propagation delay time of the internal element is particularly low. Generally, the lowest operable power supply voltage of the CPU is determined by the third factor relating to a small number of CPUs (CPUs required to operate at higher speed), that is, the propagation delay time of the internal elements.
[0005]
Here, assuming that the input signal in a predetermined circuit block inside the CPU having the C_MOS structure shown in FIG. 5 is V _S , the delay of the logic element G _{1 including} the transistors Q ₁ and Q ₂ is as follows. and quantum mechanical delay represented by electron mobility and the like, there is a transistor Q _1, electrical circuit delays due to charging and discharging Q ₂ 'for the equivalent input capacitance C _C of the succeeding logic element G ₂ to be connected. Among these delays factors, the transistor quantum mechanical delay of the logic circuit G _1, whereas a substantially constant by setting the environmental conditions such as ambient temperature, electrical circuits lag Depends on the power supply voltage such that the propagation delay time decreases as the power supply voltage V _CC increases because the ON resistance of the transistors Q ₁ and Q ₂ changes according to the power supply voltage V _CC applied to the logic elements G ₁ and G _2. It is known to
[0006]
For this reason, some CPUs that operate at a particularly high speed require a narrow range such as a TYP value of −10% as a lower limit value of an operable power supply voltage.
More specifically, since 5 V is generally used as the operating power supply voltage of the CPU, the lower limit of the operable power supply voltage in this case is 4.5 V.
On the other hand, it is known that the elements constituting the power supply circuit have a certain range of error. Typically, the power supply voltage accuracy may be ± 5% in consideration of the error. Here, assuming that the power supply voltage of the CPU is 5V-5% = 4.75V, the lower limit of the power supply voltage at which the CPU can operate is 4.5V.
4.5 <power supply voltage drop detection range <4.75V
It is necessary to monitor the power supply voltage drop at which the CPU can operate within a narrow range.
[0007]
However, in this case, the elements constituting the reference power supply 20 and the comparison circuit 200 are required to have considerably high accuracy, which increases the cost. In some cases, the temperature of the operating environment of these elements is limited to a narrow range. There's a problem.
Further, when this problem is viewed from the CPU side, as described above, a certain error must be allowed in the operable power supply voltage and the accuracy of the power supply voltage monitoring circuit. Therefore, the upper limit of the operating speed is determined with a predetermined margin, which is a factor that limits the operating speed of the CPU.
[0008]
SUMMARY OF THE INVENTION The present invention has been proposed to solve the above-mentioned conventional problems, and its purpose is to eliminate a malfunction due to a decrease in power supply voltage at which a CPU can operate without using a high-precision reference power supply and a comparison circuit. It is an object of the present invention to provide a method of monitoring a power supply voltage of a CPU, which can prevent occurrence of the power supply and reduce the cost of the entire system.
[0009]
[Means for Solving the Problems]
In order to solve the above problems and achieve the object, a power supply voltage monitoring circuit for a CPU according to the present invention has the following configuration. That is,
Propagation delay speed detection means for detecting the propagation delay speed of an internal element constituting the CPU is provided inside the CPU, and the detection value of the propagation delay speed detection means exceeds a predetermined value due to a decrease in the operating power supply voltage of the CPU. Then, a power supply voltage drop signal is generated, and the processing of the CPU is interrupted or reset by the power supply voltage drop signal.
[0010]
[Action]
As described above, since the present invention is configured, it is possible to prevent the occurrence of a malfunction due to a decrease in the power supply voltage at which the CPU can operate without using a high-precision reference power supply and a comparison circuit, and to reduce the overall system. Cost can be reduced.
Further, it is not necessary to consider the detection accuracy of the power supply voltage drop in determining the operation speed of the CPU, and the CPU can be operated at higher speed.
[0011]
In addition, it is possible to further increase the tolerance of the operating power supply voltage accuracy under a predetermined operating speed.
[0012]
【Example】
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
<First embodiment>
Hereinafter, the circuit configuration of the power supply voltage monitoring circuit of the CPU according to the first embodiment of the present invention will be described with reference to FIG.
[0013]
In FIG. 2, reference numeral 100 denotes a CPU having a C_MOS structure, to which a power supply 10 is connected via terminals 100a and 100b. Reference numeral 101 denotes a clock circuit including a known oscillation circuit and a frequency dividing circuit. The clock circuit 101 is connected to the crystal unit 200 via terminals 101a and 101b extending from the CPU 100 to the outside. The output 101 c of the clock circuit 101 is connected to the input side of the inverter 301 in the serial delay circuit 300 and to one input of a known two-input exclusive OR gate 501 of the phase difference / voltage conversion circuit 500. Not supplied to other internal circuits.
[0014]
The output of the inverter 301 is connected to the input of the inverter 302, and the output of the inverter 302 is connected to the input of the inverter 303 after performing the same connection for a predetermined α stages. Further, the output of inverter 303 is the other of exclusive OR gate 501 of parallel delay circuit 400 configured by connecting predetermined β inverters including inverters 401 to 403 in parallel, and phase difference / voltage conversion circuit 500. Connect to the input of.
[0015]
The output of the exclusive OR gate 501 is input to a known low-pass filter circuit formed by connecting a resistor 502 and a capacitor 503 having one terminal connected to GND in series, and is obtained from the capacitor 503 of the low-pass filter circuit. The input voltage is input to the comparison circuit 600.
The comparison circuit 600 includes a comparator 601, a resistor 602, and a resistor 603. When the output of the phase difference / voltage conversion circuit 500 is supplied to one input of the comparator 601, the CPU 100 is supplied to the other input of the comparator 601. A voltage obtained by dividing the voltage between the power supply terminal 100a and the GND terminal 100b by the resistors 602 and 603 is input.
[0016]
<Operation of First Embodiment>
The operation of the first embodiment will be described below with reference to FIGS.
From the output terminal 101c of the clock circuit 101, the oscillation output of the crystal oscillator 200 is frequency-divided to output a waveform 101c shown in FIG. Next, the signal 101c is input to the serial delay circuit 300. The serial delay circuit 300 is arranged in the longest part of the path for transmitting and receiving a predetermined signal within one known machine cycle in the CPU, in other words, the path is arranged on this path. The required number of transistor stages of the provided logic circuit element is constituted by the number of delay stages α substantially equal to the largest number of paths.
[0017]
However, the output 303a of the serial delay circuit 300 is different from the output 101c of the clock circuit 101 when the output of the inverter 303 of the serial delay circuit 300 is in a no-load condition and after a delay time of _Td1 as shown in FIG. -1 will be generated.
Next, the parallel delay circuit 400 indicates a maximum load capacity in a signal path for transmitting and receiving a predetermined signal by the CPU, that is, a state in which the number of logic circuit elements connected in parallel is the maximum. The number of load logic circuits is substantially equal to the number of load logic circuits indicated by the address bus, data bus, and the like. Therefore, the output 303a of the inverter 303 changes exponentially with a predetermined time constant as shown by 303a-2 in FIG. 3, and the input threshold voltage _Vth of the exclusive OR gate 501 of the phase difference / voltage conversion circuit 500. Thus, the signal 303a-1 is accompanied by a delay of _Td2 .
[0018]
Here, the relationship between the above-mentioned T _d1 , T _d2 and the power supply voltage V _{cc of the} CPU 100 is illustrated. As shown in FIG. 4, T _d2 increases V _cc compared to T _d1 having a substantially constant value. To decrease.
Further, when the signal 303a (303a-2) and the signal 101c are input to a known phase difference / voltage conversion circuit 500 including an exclusive OR gate 501 and a resistance capacitor, the signal is obtained from the capacitor 503 of the phase difference / voltage conversion circuit 500. DC voltage 502a is proportional to the sum of delay times T _d1 and T _d2 .
[0019]
However, the power supply voltage 100a of the CPU 100 decreases, the propagation delay time T _d1 + T _d2 determined by the series delay circuit 300 and the parallel delay circuit 400 increases, the voltage 502a increases, and the predetermined voltage value 603a of the comparison circuit 600 increases. When it becomes larger, the output signal 111a of the comparator 601 is inverted and output from a predetermined terminal of the CPU 100 as a voltage power supply lowering signal.
[0020]
Further, the transistors forming the series delay circuit 300, the parallel delay circuit 400, and the exclusive OR gate 501 have the same configuration as the transistors forming other circuit functions (not shown) of the CPU 100. , The power supply voltage characteristic of the propagation signal delay time and the power supply voltage characteristic of the output voltage 502a of the phase difference / voltage conversion circuit 500 become substantially equal. Therefore, by monitoring the value of the voltage 502a, the function of the entire CPU 100 cannot be guaranteed. Immediately before, the power supply voltage drop signal LB can be generated.
[0021]
In addition, if the output voltage 502a of the phase difference / voltage conversion circuit 500 has a time constant determined by the resistor 502 and the capacitor 503 of the phase difference / voltage conversion circuit 500 sufficiently larger than the period of the signal 101c, regardless of the frequency of the signal 101c. , The power supply voltage of the CPU 100 and the propagation delay time T _d1 + T _d2, and the predetermined voltage 603 a of the comparison circuit is also proportional to the power supply voltage of the CPU 100. It is output only when the time T _d1 + T _d2 exceeds a predetermined value, and does not depend on the absolute value of each constant or the power supply voltage.
[0022]
In this embodiment, the α-stage serial delay circuit and the β-parallel delay circuit are employed as the delay circuit for delaying the output signal of the clock circuit 101. The value is not limited to this and may be an arbitrary value. Thus, the power supply voltage characteristic of the output voltage 502a of the phase difference / voltage conversion circuit 500 can be changed, and it is apparent that the output voltage 502a can be greatly changed with a slight decrease in the power supply voltage.
[0023]
The parallel delay circuit 400 is not limited to the plurality of logic elements connected in parallel according to the present embodiment, and may be replaced with one capacitor. Further, the phase difference / voltage conversion circuit 500 may be replaced with a phase difference / voltage conversion circuit 500. The time difference between the two inputs 101c and 303a may be counted with a faster time signal (not shown), and the power supply voltage lowering signal LB may be generated in accordance with the increase in the count value.
[0024]
Further, the power supply voltage drop signal LB is output from the terminal 601a extending from the terminal CPU 100 to the outside. However, the power supply voltage drop signal LB is connected inside the CPU 100 and used for a reset signal of the CPU 100, an interrupt processing request signal, and the like. Is also good. Further, the power supply voltage monitoring circuit of the CPU of the present invention is not limited to the CPU, but can be applied to a known C_MOS sequential circuit or the like.
[0025]
<Second embodiment>
Hereinafter, the circuit configuration of the second embodiment based on the present invention will be described only on the points different from the first embodiment.
6, reference numerals 701 to 705 denote C_MOS inverters having the same configuration as the internal elements of the CPU 100 shown in the first embodiment and formed inside the CPU. Constitute.
[0026]
It is known that the frequency of the output signal 705a of the ring oscillation circuit 700 has a correlation with the power supply voltage of the inverters 701 to 705 (not shown), and the cause is attributed to the above-described propagation delay time. Therefore, in the second embodiment, the frequency of the output signal 705a is measured by a counter and a crystal oscillator (not shown), and when the frequency of the output signal 705a falls below a predetermined value, the power supply voltage drop signal LB is generated. I do.
[0027]
The present invention can be applied to a modification or change of each of the above embodiments without departing from the spirit thereof.
[0028]
【effect】
As described above, according to the present invention, when the power supply voltage applied to the CPU falls below the minimum operable power supply voltage, a conventional secondary monitoring circuit that monitors the value of a mere power supply voltage Unlike the prior art, the circuit configuration for monitoring the internal delay time, which is the direct cause of the malfunction of the CPU, eliminates the use of a high-precision reference power supply and comparison circuit as in the prior art, and therefore the cost of the entire system. It is possible to bring down the operation of the CPU and to maximize the functions of the CPU in terms of the operating speed, the power supply voltage range, and the like.
[Brief description of the drawings]
FIG. 1 is a diagram showing a circuit configuration of a power supply voltage monitoring circuit of a conventional CPU.
FIG. 2 is a circuit diagram of a power supply voltage monitoring circuit of the CPU according to the first embodiment.
FIG. 3 is a diagram illustrating a change in an output waveform of a clock through the delay circuit of the first embodiment.
FIG. 4 is a diagram showing a relationship between a delay time by a delay circuit and a power supply voltage in the circuit configuration of the first embodiment.
FIG. 5 is a diagram illustrating a propagation delay time of a CPU internal element having a C_MOS structure.
FIG. 6 is a diagram illustrating a power supply voltage monitoring circuit of a CPU according to a second embodiment.
[Explanation of symbols]
100 ... CPU
200: crystal oscillator 300: series delay circuit 500: phase difference / voltage conversion circuit 600: comparison circuit

Claims

In a power supply voltage monitoring circuit that monitors a decrease in the power supply voltage supplied to the CPU,
A propagation delay time measuring unit that operates while being supplied with the power supply voltage and measures a propagation delay time by an internal element itself forming the CPU;
Comparing means for inputting an output voltage corresponding to the propagation delay time measured by the propagation delay time measuring means, and comparing the output voltage with a predetermined voltage corresponding to a power supply voltage of the CPU;
The propagation delay time measuring means includes: at least one or more serially connected logic elements; an input signal of at least one or more logic elements connected in parallel on an output side of the serially connected logic elements; The input signal of the element is input to a two-input logic circuit,
The power supply voltage monitoring circuit for a CPU, wherein the comparing means outputs a predetermined signal to the CPU when an output voltage corresponding to the propagation delay time exceeds the predetermined voltage .

2. The circuit according to claim 1 , wherein the output voltage corresponding to the propagation delay time is a DC voltage.

The output voltage corresponding to the propagation delay time, the power supply voltage monitoring circuit of the CPU according to claim 1, characterized in that the value proportional to the count value of the propagation delay time.

The power supply voltage monitoring circuit for a CPU according to any one of claims 1 to 3 , wherein the propagation delay time measuring means is a ring oscillation circuit.

Power supply voltage monitoring circuit of the CPU is any one of claims 1 to 4, characterized in that it is constructed by monolithically on the same chip along with functional elements affected by fluctuations in the power supply voltage of the CPU 7. A power supply voltage monitoring circuit for a CPU according to item 4.

The power supply voltage monitoring circuit for a CPU according to any one of claims 1 to 5, wherein the predetermined signal is a reset signal of the CPU or a signal requesting an interrupt process.