JP3576980B2 - Operation system switching method by hardware control - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明はハードウエア制御による運用系切り替え方式に関し、特に2重化された装置の運用系/待機系の切り替え制御を、ハードウエア回路により行うことを可能とする、ハードウエア制御による運用系切り替え方式に関する。
【0002】
【従来の技術】
伝送装置や交換装置など、高信頼性を要求されている装置においては、装置を2重化して一方を運用系とし、他方を待機系として運用することが一般的に行われており、運用系に故障などのトラブルが発生した場合には、それまで待機していた待機系を運用系に切り替えて、装置の運用を継続できる様になっている。
【0003】
そして、装置間の主信号データによって運用系と待機系を切り替える機能を有する2重化装置においては、装置間の主信号データから切り替え指示信号を終端して取り出し、取り出した切り替え指示信号をファームウエアに通知し、ファームウエアにおいて2重化装置の有する各種パッケージの状態を判別して、運用系を切り替える方式が一般的にとられている。
【0004】
【発明が解決しようとする課題】
上述した従来のファームウエア制御による運用系/待機系の切り替え方式は、ファームウエアによるアクセス時間と処理時間の分、切り替えの発生が遅くなり、また、2重化装置の有するパッケージ数が多くなるほど、ファームウエアを動作させるCPUの負荷が増し、ファームウエア処理が更に遅くなるという欠点を有している。
【0005】
本発明の目的は、装置間の主信号データによって運用系と待機系を切り替える機能を有する2重化装置において、2重化された装置の運用系/待機系の切り替え制御をハードウエア回路だけで行い、切り替え時間の短縮を図ることを可能とする、ハードウエア制御による運用系切り替え方式を提供することにある。
【0006】
【課題を解決するための手段】
本発明のハードウエア制御による運用系切り替え方式は、系切り替え許可信号を送信する主装置と、0系装置と1系装置とを備えて前記主装置から送信される前記系切り替え許可信号を受信し、前記系切り替え許可信号に応じて前記0系装置と前記1系装置の何れか一方を運用系とし他方を待機系として稼動させうる2重化構成の従装置とから構成されるシステムであって、前記従装置は、前記主装置と前記0系装置との通信を第1の通信回線を介してインタフェースする0系パッケージと、前記主装置と前記1系装置との通信を第2の通信回線を介してインタフェースする1系パッケージとを備え、前記従装置の前記0系パッケージと前記1系パッケージの各々が同時に前記主装置から前記系切り替え許可信号を受信した場合に、前記0系パッケージと前記1系パッケージの各々が自パッケージで終端した前記系切り替え許可信号を相互に送受することにより、自パッケージが運用系となるか待機系となるかを判定し、判定した結果をそれぞれ前記0系装置と前記1系装置に伝達することにより、前記0系装置と前記1系装置の何れか一方を運用系とし他方を待機系として稼動させることを特徴とする。
【0007】
また、前記0系パッケージと前記1系パッケージとはそれぞれ相互に同一の構成及び機能を備え、前記0系パッケージと前記1系パッケージは、それぞれ、フォーマット変換部と運用系判定回路を備え、前記フォーマット変換部は、前記主装置から前記従装置へ送信される第1の主信号のフォーマット変換を行って自系装置(前記0系装置或いは前記1系装置)へ第2の主信号として送信すると共に、前記第1の主信号から前記系切り替え許可信号を終端して第1のSWビット信号として前記運用系判定回路に送出し、かつ、前記第1の主信号のデータフレームに異常を検出したか否かを示す入力異常信号を前記運用系判定回路に送出し、前記自系装置(前記0系装置或いは前記1系装置)からの第3の主信号のフォーマット変換を行うと共に、現在前記0系装置と前記1系装置の何れの系が運用系となっているかを示す第2のSWビット信号と、系切り替え要求信号としてのFLビット信号を挿入して第4の主信号を生成し、前記第4の主信号を前記主装置に対して送信することを特徴とする。
【0008】
さらに、前記フォーマット変換部には、さらに、前記第1の主信号内の前記系切り替え許可信号の位置を指示するSWビット終端位置指示信号を出力すると共に、前記第4の主信号内の第2のSWビット信号の位置を指示するSWビット挿入位置指示信号と、FLビット信号の位置を指示するFLビット挿入位置指示信号を出力するパターンジェネレータが接続されることを特徴とする。
【0009】
また、前記運用系判定回路には、自系パッケージ(前記0系パッケージ或いは前記1系パッケージの何れか)が前記従装置に実装されたときのパッケージ挿入位置を示すスロットID信号が更に入力されていることを特徴とする。
【0010】
さらに、前記運用系判定回路には、他系の運用系判定回路から他系の前記第1のSWビット信号と、他系の前記入力異常信号と、他系パッケージ(前記1系パッケージ或いは前記0系パッケージ)が実装されていることを示す他系の実装信号とが更に入力されていることを特徴とする。
【0011】
また、前記運用系判定回路は、自系パッケージ(前記0系パッケージ或いは前記1系パッケージ)が運用系となるか待機系となるかを判定するために、前記運用系判定回路に入力される自系の前記第1のSWビット信号と他系の前記第1のSWビット信号の比較、前記運用系判定回路に入力される自系の前記入力異常信号と他系の前記入力異常信号の判定、及び、何らかの要因で自系の前記第1のSWビット信号と他系の前記第1のSWビット信号とが一致しない場合に他系の前記実装信号なども含めての判断を行う論理回路から構成され、自系パッケージが運用系になると判定した場合には、前記自系装置(前記0系装置或いは前記1系装置)に対して運用系指示信号を出力して、前記自系装置が運用系となったことを伝達し、自系パッケージが待機系になると判定した場合には、前記自系装置(前記0系装置或いは前記1系装置)に対して前記運用系指示信号の出力を停止して、前記自系装置が待機系となったことを伝達する、ことを特徴とする。
【0012】
さらに、前記運用系判定回路の運用系切り替え制御動作は、前記フォーマット変換部が前記第1の主信号から前記系切り替え許可信号を終端して前記第1のSWビット信号として前記運用系判定回路に送出したときに開始される、ことを特徴とする。
【0013】
また、前記運用系判定回路の運用系切り替え制御動作が開始されると(S1)、先ず、他系の前記第1のSWビット信号と自系の前記第1のSWビット信号とを比較し(S2)、他系の前記第1のSWビット信号と自系の前記第1のSWビット信号とが一致した場合は(ステップS2で一致)、自系の前記第1のSWビット信号で示された系が運用系となるよう指示されたものとSWビットを確定して、ステップS9に進み、ステップS9では、確定した前記SWビットと自系の前記スロットID信号とを比較し、両者が一致していた場合は(ステップS9で一致)、自系が運用系となり(S10)、前記自系装置(前記0系装置或いは前記1系装置)に対して前記運用系指示信号を出力して(S11)、前記自系パッケージと前記自系装置が運用系となった事を伝達し、ステップS9で両者が一致しない場合は(ステップS9で不一致)、自系は待機系となり(S12)、前記自系装置(前記0系装置或いは前記1系装置)に対する前記運用系指示信号の出力を停止して(S13)、自系パッケージと前記自系装置が待機系となった事を伝達する、ことを特徴とする。
【0014】
さらに、前記ステップS2で、他系の前記第1のSWビット信号と自系の前記第1のSWビット信号とが不一致の場合は(ステップS2で不一致)、まず、自系パッケージの前記入力異常信号を参照して自系パッケージの入力異常が無いか判定し(S3)、自系パッケージの前記入力異常信号が入力異常無しであれば(ステップS3でOK)、次に、他系の前記入力異常信号と他系の前記実装信号とを参照して、他系パッケージの入力異常が無いか及び他系パッケージの実装状態について判定し(S4)、ステップS4の判定の結果、他系パッケージの前記入力異常信号が入力異常有りを示しているか、或いは、他系パッケージの前記実装信号が他系パッケージの実装無しを示している場合には(ステップS4で未実装)、ステップS6に進み、ステップS6では自系の前記第1のSWビット信号で示される系が運用系となるよう指示されたものとみなしてSWビットを確定し、ステップS9に進む、ことを特徴とする。
【0015】
また、前記ステップS4の判定の結果、他系パッケージの前記実装信号が他系パッケージの実装有りを示しており、かつ、他系パッケージの前記入力異常信号が入力異常無しを示している場合には(ステップS4で実装)、ステップS7に進み、ステップS7では、直前の状態が、0系が運用系(1系が待機系)であれば「0系が運用系」となるようSWビットを確定し、1系が運用系(0系が待機系)であれば「1系が運用系」となるようSWビットを確定して、ステップS9に進む、ことを特徴とする。
【0016】
さらに、前記ステップS3の判定の結果、自系パッケージの前記入力異常信号が入力異常有りであれば(ステップS3で異常)、次に、他系の前記入力異常信号と他系の前記実装信号とを参照して、他系パッケージの入力異常が無いか及び他系パッケージの実装状態について判定し(S5)、ステップS5の判定の結果、他系パッケージの前記入力異常信号が入力異常有りを示しているか、或いは、他系パッケージの前記実装信号が他系パッケージの実装無しを示している場合には(ステップS5で未実装)、ステップS7に進み、ステップS7の後はステップS9に進む、ことを特徴とする。
【0017】
また、前記ステップS5の判定の結果、他系パッケージの前記実装信号が他系パッケージの実装有りを示しており、かつ、他系パッケージの前記入力異常信号が入力異常無しを示している場合には(ステップS5で実装)、ステップS8に進み、ステップS8では、他系の前記第1のSWビット信号で示される系が運用系となるよう指示されたものとみなしてSWビットを確定し、ステップS9に進む、ことを特徴とする。
【0018】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【0019】
図1は、本発明のハードウエア制御による運用系切り替え方式の一実施形態を示すブロック図である。
【0020】
図1に示す本実施の形態は、主従関係にあり主側となる伝送装置などの装置2と、従側になる伝送装置などの装置1とから構成されており、装置2と装置1間は通信回線40−1、通信回線40−2を介して通信を行う構成となっている。装置1は2重化構成となっており、0系装置20−1と1系装置20−2を備えており、0系装置20−1と1系装置20−2の何れか一方が運用系となり、他方が待機系となる構成を有している。主側の装置2は、従側の装置1からの要求に応じて、装置1内の0系装置20−1と1系装置20−2との何れが運用系となるかを許可する系切り替え許可信号を送出する機能を有している。
【0021】
装置1は、2重化構成となっており、装置2と0系装置20−1との通信をインタフェースするPKG(パッケージ)3−1と、装置2と1系装置20−2との通信をインタフェースするPKG3−2とを備えている。装置2から装置1のPKG3−1へは主信号101−1が送信され、逆にPKG3−1から装置2へは主信号102−1が送信される。装置2から装置1のPKG3−2へは主信号101−2が送信され、逆にPKG3−2から装置2へは主信号102−2が送信される。主信号101−1と主信号101−2とは同一の信号である。
【0022】
装置1のPKG3(PKG3−1とPKG3−2)は、フォーマット変換部4(フォーマット変換部4−1とフォーマット変換部4−2)を備えており、フォーマット変換部4は、装置2から装置1へ送信される主信号101(主信号101−1と主信号101−2)を、装置1内のデータフォーマットへ変換して0系装置20−1、1系装置20−2へ、主信号111(主信号111−1と主信号111−2)として送出すると共に、0系装置20−1、1系装置20−2から送出される主信号112(主信号112−1と主信号112−2)のフォーマット変換を行って、主信号102(主信号102−1と主信号102−2)として装置2へ送信する。また、フォーマット変換部4は、後述するSWビットとFLビットを主信号102に挿入する機能と、主信号101のSWビットを終端する機能を備えている。
【0023】
ここで、図2を参照して、装置2と装置1間で送受信される主信号101(主信号101−1と主信号101−2)と主信号102(主信号102−1と主信号102−2)のデータフォーマットについて説明する。
【0024】
図2は、装置間主信号のデータフォーマットを示す図である。
【0025】
図2(a)は、装置1から装置2へ送信される主信号102である。主信号102は、装置間の運用・保守情報などを格納するオーバーヘッド(Over Head)としてのOH1021と、SWと名づけた1ビットのSW1022と、FLと名づけた1ビットのFL1023と、装置1から装置2へ送信するデータを格納するデータ領域1024とを備えている。
【0026】
SW1022は、装置1の何れの系が運用系となっているかについて装置2に伝達するためのモニタ用のSWビットとして使用され、SW=0であれば、現在、0系装置20−1が運用系となっていることを示し、SW=1であれば、現在、1系装置20−2が運用系となっていることを示すものである。
【0027】
FL1023は、装置1の系切り替え要求信号としてのFLビットとして使用され、FL=0であれば、0系装置20−1を運用系としたいということを示し、FL=1であれば、1系装置20−2を運用系としたいということを示すものである。
【0028】
図2(b)は、装置2から装置1へ送信される主信号101である。主信号101は、装置間の運用・保守情報などを格納するオーバーヘッド(Over Head)としてのOH1011と、SWと名づけた1ビットのSW1012と、FLと名づけた1ビットのFL1013と、装置2から装置1へ送信するデータを格納するデータ領域1014とを備えている。
【0029】
SW1012は、装置1の系切り替え許可信号としてのSWビットとして使用され、SW=0であれば、0系装置20−1を運用系とせよということを示し、SW=1であれば、1系装置20−2を運用系とせよということを示すものである。FL1013のFLビットは、使用しないものとする。
【0030】
図1に戻り、本実施形態についての説明を継続する。
【0031】
装置1のPKG3(PKG3−1とPKG3−2)は、フォーマット変換部4(フォーマット変換部4−1とフォーマット変換部4−2)に接続された運用系判定部5(運用系判定部5−1と運用系判定部5−2)とパターンジェネレータとしてのPG6(PG6−1とPG6−2)を備えている。
【0032】
PG6は、フォーマット変換部4に対してSWビットとFLビットの位置指示信号を出力する機能を備えている。すなわち、PG6(PG6−1とPG6−2)は、SWビット終端位置指示信号16(SW1012(図2(b))の主信号101内における位置を指示する信号)と、SWビット挿入位置指示信号17(SW1022(図2(a))の主信号102内における位置を指示する信号)と、FLビット挿入位置指示信号18(FL1023(図2(a))の主信号102内における位置を指示する信号)とを、フォーマット変換部4(フォーマット変換部4−1とフォーマット変換部4−2)に対して送出する。
【0033】
運用系判定部5は、自パッケージ(PKG3−1またはPKG3−2)が運用系となるか否かを判定する機能を有しており、フォーマット変換部4が主信号101から終端したSWビット信号7と、フォーマット変換部4が検出した入力異常信号9を受信すると共に、フォーマット変換部4に対して、主信号102に挿入するSWビット信号8(SWビット信号8−1、SWビット信号8−2)を送信する。なお、入力異常信号9は、フォーマット変換部4が主信号101のデータフレームに異常を検出した場合に入力異常有りとされ、主信号101のデータフレームを異常無く受信できれば入力異常無しとされる。
【0034】
また、運用系判定部5には、自パッケージ(PKG3−1またはPKG3−2)が装置1に実装された時のパッケージ挿入位置を示すスロットID30(スロットID30−1とスロットID30−2)が入力されている。ここで、スロットID30の値は、以下の説明の容易化のため、スロットID30−1=0(すなわち、PKG3−1は0系装置20−1のインタフェースパッケージとして使用され、その挿入位置のスロット番号が0であることを示す)とし、スロットID30−2=1(すなわち、PKG3−2は1系装置20−2のインタフェースパッケージとして使用され、その挿入位置のスロット番号が1であることを示す)とする。
【0035】
運用系判定部5−1と運用系判定部5−2とは相互に、以下に示す信号を送受する。すなわち、運用系判定部5−1から運用系判定部5−2に対しては、PKG3−1のフォーマット変換部4−1で終端したSWビット信号10−1(SWビット信号7−1と同一)と、PKG3−1のフォーマット変換部4−1で検出した入力異常信号12−1(入力異常信号9−1と同一)と、PKG3−1が実装されていることを示す実装信号14−1とを送出し、運用系判定部5−2から運用系判定部5−1に対しては、PKG3−2のフォーマット変換部4−2で終端したSWビット信号10−2(SWビット信号7−2と同一)と、PKG3−2のフォーマット変換部4−2で検出した入力異常信号12−2(入力異常信号9−2と同一)と、PKG3−2が実装されていることを示す実装信号14−2とを送出する。
【0036】
運用系判定部5は、自パッケージ(PKG3−1またはPKG3−2)が運用系となるか待機系となるかを判定するために、運用系判定部5に入力される自系のSWビット信号7と他系のSWビット信号10の比較、運用系判定部5に入力される自系の入力異常信号9と他系の入力異常信号12の判定、及び、何らかの要因で自系のSWビット信号7と他系のSWビット信号10とが一致しない場合に他系の実装信号14なども含めての判断を行う論理回路から構成され、自パッケージが運用系になると判定した場合には、自系の装置(0系装置20−1或いは1系装置20−2)に対して運用系指示信号121(運用系指示信号121−1或いは運用系指示信号121−2)を出力して、自系が運用系となったことを伝達し、自パッケージが待機系になると判定した場合には、自系の装置(0系装置20−1或いは1系装置20−2)に対して運用系指示信号121の出力を停止して、自系が待機系となったことを伝達する。
【0037】
上述した運用系判定部5の運用系/待機系判定論理について、図3を参照して説明する。図3においても、以下の説明の容易化のため、PKG3−1が0系のインタフェースパッケージであり、PKG3−2が1系のインタフェースパッケージであるものとする。
【0038】
図3は、運用系判定部の運用系/待機系判定論理を示す図である。
【0039】
図3において、横方向(イ1とイ2の行)は0系の状態を示し、縦方向(ロ1とロ2の列)は1系の状態を示している。イ1の行の「0系正常」とは、0系のPKG3−1の運用系判定部5−1が受信した入力異常信号9−1は、入力異常無しであった場合を示しており、イ1の行の「0系異常」とは、0系のPKG3−1の運用系判定部5−1が受信した入力異常信号9−1は、入力異常有りであった場合を示している。また、イ2の行の「0系指定」とは、0系のPKG3−1のフォーマット変換部4−1が主信号101−1から終端したSWビットは、0系を運用系に指定する「0」であった場合(すなわちSWビット信号7−1=0であった場合)を示しており、イ2の行の「1系指定」とは、0系のPKG3−1のフォーマット変換部4−1が主信号101−1から終端したSWビットは、1系を運用系に指定する「1」であった場合(すなわちSWビット信号7−1=1であった場合)を示している。
【0040】
同様に、ロ1の列の「1系正常」とは、1系のPKG3−2の運用系判定部5−2が受信した入力異常信号9−2は、入力異常無しであった場合を示しており、ロ1の列の「1系異常」とは、1系のPKG3−2の運用系判定部5−2が受信した入力異常信号9−2は、入力異常有りであった場合を示している。また、ロ2の列の「0系指定」とは、1系のPKG3−2のフォーマット変換部4−2が主信号101−2から終端したSWビットは、0系を運用系に指定する「0」であった場合(すなわちSWビット信号7−2=0であった場合)を示しており、ロ2の列の「1系指定」とは、1系のPKG3−2のフォーマット変換部4−2が主信号101−2から終端したSWビットは、1系を運用系に指定する「1」であった場合(すなわちSWビット信号7−2=1であった場合)を示している。
【0041】
運用系判定部5−1は、前述したように、実装信号14−1と共に、SWビット信号7−1をSWビット信号10−1として、また、入力異常信号9−1を入力異常信号12−1として運用系判定部5−2に対して送出し、逆に、運用系判定部5−2は、実装信号14−2と共に、SWビット信号7−2をSWビット信号10−2として、また、入力異常信号9−2を入力異常信号12−2として運用系判定部5−1に対して送出しているため、互いに他系の状態を認識することが可能となっている。
【0042】
そして、運用系判定部5において、自系が運用系となるか待機系となるかについて判定する運用系/待機系判定論理は以下のようになる。
【0043】
イ3行とロ3列の交点では、0系正常で0系指定、かつ、1系正常で0系指定であるため、「0系が運用系」となると判定され、1系は待機系となると判定される。同様に、イ4行とロ4列の交点では、0系正常で1系指定、かつ、1系正常で1系指定であるため、「1系が運用系」となると判定され、0系は待機系となると判定される。
【0044】
イ3行とロ4列の交点では、0系正常で1系指定、かつ、1系正常で0系指定であり、0系と1系の双方が正常であるにもかかわらず、双方で運用系に指定する系が異なっているため、正しい判定は不可能であり、この時は「前状態保持」と判定する。「前状態保持」とは、この判定を行う直前の状態を保持する、ということであり、直前の状態が、0系が運用系で(1系が待機系で)あれば「0系が運用系」と判定し、1系が運用系で(0系が待機系で)あれば「1系が運用系」と判定するものとする。同様に、イ4行とロ3列の交点では、0系正常で0系指定、かつ、1系正常で1系指定であり、0系と1系の双方が正常であるにもかかわらず、双方で運用系に指定する系が異なっているため、正しい判定は不可能であり、この時は「前状態保持」と判定する。「前状態保持」は前述の通りであり、直前の状態が、0系が運用系で(1系が待機系で)あれば「0系が運用系」と判定し、1系が運用系で(0系が待機系で)あれば「1系が運用系」と判定するものとする。
【0045】
イ5の行は、1系異常の状態を示しているため、1系は判定に使用しないものとする。すなわち、0系正常であれば0系だけを判定に使用し、0系正常で0系指定であれば「0系が運用系」となると判定し(イ5行とロ3列の交点)、0系正常で1系指定であれば「1系が運用系」となると判定する(イ5行とロ4列の交点)ものとする。また、0系異常であれば0系も判定に使用せず、この時は「前状態保持」と判定する(イ5行とロ5列の交点)。
【0046】
ロ5の列は、0系異常の状態を示しているため、0系は判定に使用しないものとし、1系正常で0系指定であれば「0系が運用系」となると判定し(イ3行とロ5列の交点)、1系正常で1系指定であれば「1系が運用系」となると判定する(イ4行とロ5列の交点)ものとする。
【0047】
次に、図4を参照して、運用系判定部5が行う運用系切り替え制御動作について説明する。図4においても、以下の説明の容易化のため、PKG3−1が0系のインタフェースパッケージであり、PKG3−2が1系のインタフェースパッケージであるものとし、PKG3−1を自系(或いは自系PKG)と称し、PKG3−2を他系(或いは他系PKG)と称することとする。
【0048】
図4は、運用系判定部が行う運用系切り替え制御動作を説明する図である。
【0049】
運用系判定部5の運用系切り替え制御動作は、フォーマット変換部4が主信号101からSWビット(系切り替え許可信号)を終端し、これをSWビット信号7として運用系判定部5に送出したときに開始される。運用系判定部5−1は、自系のSWビット信号7−1と、他系のSWビット信号10−2(SWビット信号7−2と同一)と、自系の入力異常信号9−1と、他系の入力異常信号12−2(入力異常信号9−2と同一)と、他系の実装信号14−2とを用いて運用系切り替え制御動作を行う。
【0050】
運用系判定部5−1の運用系切り替え制御動作が開始されると(S1)、先ず、他系のSWビット信号10−2と自系のSWビット信号7−1とを比較する(S2)。他系のSWビット信号10−2と自系のSWビット信号7−1とが一致した場合は(ステップS2で一致)、装置1が受信したSWビットは正常であったと判定できるため、自系PKGが受信したSWビットを正当なものとして確定する。すなわち自系のSWビット信号7−1で示された系が運用系となるよう指示されたものとSWビットを確定して、ステップS9に進む。ステップS9では、確定したSWビットと自系のスロットID30−1とを比較し、両者が一致していた場合は(ステップS9で一致)、自系が運用系となり(S10)、自系の0系装置20−1に対して運用系指示信号121−1を出力して(S11)、自系PKGと0系装置20−1が運用系となった事を伝達する。ステップS9で両者が一致しない場合は(ステップS9で不一致)、自系は待機系となり(S12)、自系の0系装置20−1に対する運用系指示信号121−1の出力を停止して(S13)、自系PKGと0系装置20−1が待機系となった事を伝達する。
【0051】
ステップS2で、他系のSWビット信号10−2と自系のSWビット信号7−1とが不一致の場合は(ステップS2で不一致)、まず、自系PKGの入力異常信号9−1を参照して自系PKGの入力異常が無いか判定する(S3)。自系PKGの入力異常信号9−1が入力異常無しであれば(ステップS3でOK)、次に、他系の入力異常信号12−2と他系の実装信号14−2とを参照して、他系PKGの入力異常が無いか及び他系PKGの実装状態について判定する(S4)。ステップS4の判定の結果、他系PKGの入力異常信号12−2が入力異常有りを示しているか、或いは、他系PKGの実装信号14−2が他系PKGの実装無しを示している場合には(ステップS4で未実装)、ステップS6に進み、自系PKGが受信したSWビットを正当な物として確定する(S6)。すなわち、ステップS6では、自系のSWビット信号7−1で示される系が運用系となるよう指示されたものとみなしてSWビットを確定する。SWビットを確定した後、ステップS9に進む。
【0052】
ステップS4の判定の結果、他系PKGの実装信号14−2が他系PKGの実装有りを示しており、かつ、他系PKGの入力異常信号12−2が入力異常無しを示している場合には(ステップS4で実装)、ステップS7に進み、図3で示したと同様の「前状態保持」となる(S7)。すなわち、ステップS7では、直前の状態が、0系が運用系(1系が待機系)であれば「0系が運用系」となるようSWビットを確定し、1系が運用系(0系が待機系)であれば「1系が運用系」となるようSWビットを確定して、ステップS9に進む。
【0053】
ステップS3の判定の結果、自系PKGの入力異常信号9−1が入力異常有りであれば(ステップS3で異常)、次に、他系の入力異常信号12−2と他系の実装信号14−2とを参照して、他系PKGの入力異常が無いか及び他系PKGの実装状態について判定する(S5)。ステップS5の判定の結果、他系PKGの入力異常信号12−2が入力異常有りを示しているか、或いは、他系PKGの実装信号14−2が他系PKGの実装無しを示している場合には(ステップS5で未実装)、ステップS7に進み、「前状態保持」となる。ステップS7の後はステップS9に進む。
【0054】
ステップS5の判定の結果、他系PKGの実装信号14−2が他系PKGの実装有りを示しており、かつ、他系PKGの入力異常信号12−2が入力異常無しを示している場合には(ステップS5で実装)、ステップS8に進み、他系PKGが受信したSWビットを正当な物として確定する(S8)。すなわち、ステップS8では、他系のSWビット信号10−2で示される系が運用系となるよう指示されたものとみなしてSWビットを確定する。SWビットを確定した後、ステップS9に進む。
【0055】
以上、図4を参照して、運用系判定部5−1が行う運用系切り替え制御動作について説明した。運用系判定部5−2は運用系判定部5−1と対照的な構成となっているため、運用系判定部5−2が行う運用系切り替え制御動作も、図4に示した動作と同一である。従って、運用系判定部5−2の運用系切り替え制御動作については、これ以上の説明を省略する。
【0056】
次に、図1、図2を再度参照して、本実施形態における運用系切り替えの総合動作の一例について説明する。
【0057】
2重化構成の装置1内で、0系装置20−1とPKG3−1が0系であり、1系装置20−2とPKG3−2が1系であり、PKG3−1は通信回線40−1を介して装置2と通信を行っており、PKG3−2は通信回線40−2を介して装置2と通信を行っている。今、0系が運用系で、1系が待機系の状態にあるものとする。
【0058】
ここで、運用系を、0系のPKG3−1から1系のPKG3−2へ切り替える要求が生じると、PKG3−1は装置2に対して系切り替え要求信号を送出する。すなわち、PKG3−1は、図2(a)に示した主信号102でFL=1を設定し、1系を運用系としたい旨を送出する。この時、図2(a)の主信号102のSWビットはSW=0で、現在0系が運用系である旨を示している。
【0059】
装置2は、系切り替え要求信号を受信すると、装置1のPKG3−1とPKG3−2の双方に対し、系切り替え許可信号を送出する。すなわち、装置2は、図2(b)に示した主信号101でSW=1を設定し、1系を運用系とせよとする旨を、PKG3−1とPKG3−2に対して送出する。
【0060】
装置1のPKG3−1とPKG3−2が主信号101を受信すると、各々のフォーマット変換部4は、主信号101からSWビット(系切り替え許可信号)を終端し、これをSWビット信号7として、各々の運用系判定部5に送出する。この時、SWビット信号7は「1」(1系を運用系とせよ)となっている。
【0061】
PKG3−1とPKG3−2の運用系判定部5では、自系のSWビット信号7と他系のSWビット信号7とを、図4に示した運用系切り替え制御動作に従って比較判定を行い、運用系であったPKG3−1が待機系となり、待機系であったPKG3−2が運用系に切り替えられる。PKG3−1が待機系となると、PKG3−1は0系装置20−1に対して運用系指示信号121−1の出力を停止するため、0系装置20−1も同時に待機系となる。PKG3−2が運用系となると、PKG3−2は1系装置20−2に対して運用系指示信号121−2を出力するため、1系装置20−2も同時に運用系となる。このようにして、運用系であった0系が待機系となり、待機系であった1系が運用系となる。
【0062】
【発明の効果】
以上説明したように、本発明のハードウエア制御による運用系切り替え方式は、2重化された装置の運用系/待機系の切り替え制御をハードウエア回路だけで行うことができるので、切り替え時間の短縮を図ることが可能となるという効果を有している。
【図面の簡単な説明】
【図1】本発明のハードウエア制御による運用系切り替え方式の一実施形態を示すブロック図である。
【図2】装置間主信号のデータフォーマットを示す図である。
【図3】運用系判定部の運用系/待機系判定論理を示す図である。
【図4】運用系判定部が行う運用系切り替え制御動作を説明する図である。
【符号の説明】
1 装置
2 装置
3−1、3−2 PKG
4−1、4−2 フォーマット変換部
5−1、5−2 運用系判定部
6−1、6−2 PG
7−1、7−2 SWビット信号
8−1、8−2 SWビット信号
9−1、9−2 入力異常信号
10−1、10−2 SWビット信号
12−1、12−2 入力異常信号
14−1、14−2 実装信号
16 SWビット終端位置指示信号
17 SWビット挿入位置指示信号
18 FLビット挿入位置指示信号
20−1 0系装置
20−2 1系装置
30−1、30−2 スロットID
40−1、40−2 通信回線
101−1、101−2 主信号
102−1、102−2 主信号
111−1、111−2 主信号
112−1、112−2 主信号
121−1、121−2 運用系指示信号[0001]
TECHNICAL FIELD OF THE INVENTION
BACKGROUND OF THE
[0002]
[Prior art]
In devices requiring high reliability, such as transmission devices and switching devices, it is common practice to duplicate devices so that one is used as an active system and the other is used as a standby system. When a trouble such as a failure occurs, the standby system that has been waiting until then is switched to the active system so that the operation of the device can be continued.
[0003]
In a duplex device having a function of switching between an active system and a standby system according to main signal data between devices, a switching instruction signal is terminated and extracted from the main signal data between devices, and the extracted switching instruction signal is firmware In general, a method of switching the operation system by determining the state of various packages included in the duplex device in firmware is adopted.
[0004]
[Problems to be solved by the invention]
In the conventional switching method between the active system and the standby system based on the firmware control, the occurrence of the switching is delayed by the access time and the processing time by the firmware, and as the number of packages of the duplexer increases, There is a disadvantage that the load on the CPU for operating the firmware increases, and the firmware processing is further slowed down.
[0005]
An object of the present invention is to provide a duplexer having a function of switching between an active system and a standby system according to main signal data between the devices, in which only the hardware circuit controls switching between the active system and the standby system of the duplexed device. It is an object of the present invention to provide an operation system switching method based on hardware control, which makes it possible to shorten the switching time.
[0006]
[Means for Solving the Problems]
The active system switching method by hardware control according to the present invention includes a main device that transmits a system switching permission signal, a
[0007]
The 0-system package and the 1-system package each have the same configuration and function as each other, and the 0-system package and the 1-system package each include a format conversion unit and an operating system determination circuit, The conversion unit converts the format of a first main signal transmitted from the main device to the slave device, and transmits the first main signal to the self-system device (the zero-system device or the first-system device) as a second main signal. Whether the system switching permission signal is terminated from the first main signal and sent to the operation system determination circuit as a first SW bit signal, and whether an abnormality is detected in the data frame of the first main signal. An input abnormal signal indicating whether or not the third main signal is transmitted from the self-system device (the zero-system device or the one-system device) to the active system determination circuit. A second SW bit signal indicating which of the 0-system device and the 1-system device is currently the active system, and an FL bit signal as a system switching request signal, and a fourth main signal And transmitting the fourth main signal to the main device.
[0008]
Further, the format conversion unit further outputs a SW bit end position indicating signal indicating the position of the system switching permission signal in the first main signal, and outputs the second bit in the fourth main signal. And a pattern generator that outputs a SW bit insertion position indicating signal indicating the position of the SW bit signal and an FL bit insertion position indicating signal indicating the position of the FL bit signal.
[0009]
Further, a slot ID signal indicating a package insertion position when a self-system package (either the zero-system package or the first-system package) is mounted on the slave device is further input to the active system determination circuit. It is characterized by having.
[0010]
Further, the operating system determination circuit includes, from the operating system determining circuit of the other system, the first SW bit signal of the other system, the input abnormal signal of the other system, and the other system package (the first system package or the 0th package). And a mounting signal of another system indicating that the system package is mounted.
[0011]
Further, the active system determination circuit is configured to determine whether the own system package (the zero system package or the first system package) is to be the active system or the standby system, and input to the active system determination circuit. Comparing the first SW bit signal of the system with the first SW bit signal of the other system, determining the input abnormal signal of the own system and the input abnormal signal of the other system input to the active system determination circuit, And a logic circuit for making a determination including the mounting signal of another system when the first SW bit signal of the own system does not match the first SW bit signal of the other system for some reason. If it is determined that the own system package becomes the active system, an active system instruction signal is output to the own system device (the zero system device or the first system device), and the own system device becomes the active system. That the If it is determined that the standby system becomes the standby system, the output of the operation system instruction signal to the own system device (the 0 system device or the 1 system device) is stopped, and the own system device becomes the standby system. It is characterized by the fact that it has become.
[0012]
Further, in the operation switching control operation of the operation determination circuit, the format conversion unit terminates the system switching permission signal from the first main signal and outputs the signal as the first SW bit signal to the operation system determination circuit. It is started when it is sent.
[0013]
When the active system switching control operation of the active system determination circuit is started (S1), first, the first SW bit signal of the other system is compared with the first SW bit signal of the own system ( S2) If the first SW bit signal of the other system matches the first SW bit signal of the own system (matched in step S2), it is indicated by the first SW bit signal of the own system. The SW bit that has been instructed to become the active system and the SW bit are determined, and the process proceeds to step S9. In step S9, the determined SW bit is compared with the slot ID signal of the own system, and both are determined. If they have been matched (coincident in step S9), the own system becomes the active system (S10), and the active system instruction signal is output to the own system device (the zero system device or the first system device) ( S11), the self-system package and the self-system device The fact that the system has become the active system is communicated, and if the two do not match in step S9 (mismatch in step S9), the own system becomes the standby system (S12), and the own system device (the 0 system device or the 1 system device) ), The output of the operation system instruction signal is stopped (S13), and the fact that the self system package and the self system device have become the standby system is transmitted.
[0014]
Further, when the first SW bit signal of the other system and the first SW bit signal of the own system do not match in the step S2 (mismatch in step S2), first, the input abnormality of the own system package is performed. With reference to the signal, it is determined whether there is an input abnormality in the own system package (S3). If the input abnormality signal of the own system package does not have an input abnormality (OK in step S3), then, the input of another system is performed. With reference to the abnormal signal and the mounting signal of the other system, it is determined whether there is an input abnormality of the other system package and the mounting state of the other system package (S4). If the input abnormality signal indicates that there is an input abnormality, or if the mounting signal of the other system package indicates that no other system package is mounted (not mounted in step S4), the process proceeds to step S6. , To confirm the SW bit assumes that system represented by the first SW bit-signal of the system at the step S6 is instructed to the operation system, the process proceeds to step S9, wherein the.
[0015]
Also, as a result of the determination in step S4, when the mounting signal of the other system package indicates that the other system package is mounted and the input abnormal signal of the other system package indicates that there is no input abnormality, (Implemented in step S4), the process proceeds to step S7, and in step S7, the SW bit is determined so that if the immediately preceding system is the active system (
[0016]
Further, as a result of the determination in step S3, if the input abnormal signal of the own system package has an input abnormality (abnormal in step S3), then the input abnormal signal of another system and the mounting signal of another system are compared. With reference to, it is determined whether there is an input abnormality of the other system package and the mounting state of the other system package (S5). As a result of the determination in step S5, the input abnormality signal of the other system package indicates that there is an input abnormality. Or if the mounting signal of the other system package indicates that no other system package is mounted (not mounted in step S5), the process proceeds to step S7, and after step S7, the process proceeds to step S9. Features.
[0017]
Also, as a result of the determination in step S5, when the mounting signal of the other system package indicates that the other system package is mounted, and the input abnormal signal of the other system package indicates that there is no input abnormality, (Implemented in step S5), the process proceeds to step S8, and in step S8, the SW bit is determined by assuming that the system indicated by the first SW bit signal of the other system has been instructed to be the active system. Go to S9.
[0018]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings.
[0019]
FIG. 1 is a block diagram showing an embodiment of an active system switching method by hardware control according to the present invention.
[0020]
The present embodiment shown in FIG. 1 includes a
[0021]
The
[0022]
The PKG 3 (PKG 3-1 and PKG 3-2) of the
[0023]
Here, referring to FIG. 2, main signal 101 (main signal 101-1 and main signal 101-2) and main signal 102 (main signal 102-1 and main signal 102) transmitted and received between
[0024]
FIG. 2 is a diagram illustrating the data format of the inter-device main signal.
[0025]
FIG. 2A shows a main signal 102 transmitted from the
[0026]
The SW 1022 is used as a monitor SW bit for transmitting to the
[0027]
The FL 1023 is used as an FL bit as a system switching request signal of the
[0028]
FIG. 2B shows a main signal 101 transmitted from the
[0029]
The SW 1012 is used as a SW bit as a system switching permission signal of the
[0030]
Returning to FIG. 1, the description of the present embodiment will be continued.
[0031]
The PKG 3 (PKG 3-1 and PKG 3-2) of the
[0032]
The
[0033]
The active
[0034]
Further, the slot ID 30 (slot ID 30-1 and slot ID 30-2) indicating the package insertion position when the own package (PKG 3-1 or PKG 3-2) is mounted on the
[0035]
The active system determining unit 5-1 and the active system determining unit 5-2 transmit and receive the following signals to and from each other. That is, from the active system determination unit 5-1 to the active system determination unit 5-2, the SW bit signal 10-1 terminated by the format converter 4-1 of the PKG 3-1 (the same as the SW bit signal 7-1). ), The input abnormal signal 12-1 detected by the format converter 4-1 of the PKG 3-1 (same as the input abnormal signal 9-1), and the mounting signal 14-1 indicating that the PKG 3-1 is mounted. Is transmitted from the active system determination unit 5-2 to the active system determination unit 5-1. The SW bit signal 10-2 (SW bit signal 7-terminal) terminated by the format conversion unit 4-2 of the PKG 3-2. 2), an input abnormal signal 12-2 detected by the format converter 4-2 of the PKG 3-2 (same as the input abnormal signal 9-2), and a mounting signal indicating that the PKG 3-2 is mounted. 14-2.
[0036]
The active
[0037]
The active / standby determination logic of the
[0038]
FIG. 3 is a diagram illustrating the active / standby determination logic of the active determination unit.
[0039]
In FIG. 3, the horizontal direction (rows A1 and A2) indicates the state of
[0040]
Similarly, "1 system normal" in the row of b1 indicates that the input abnormality signal 9-2 received by the active system determination unit 5-2 of the 1 system PKG 3-2 has no input abnormality. The "1 system abnormality" in the row of b1 indicates that the input abnormality signal 9-2 received by the active system determination unit 5-2 of the 1 system PKG 3-2 has an input abnormality. ing. The “0-system designation” in the row of B2 refers to the SW bit terminated by the format converter 4-2 of the 1-system PKG 3-2 from the main signal 101-2 to designate the 0-system as the active system. "0" (that is, the case where the SW bit signal 7-2 = 0) is shown, and the "1 system designation" in the row of b2 is the format conversion unit 4 of the 1 system PKG3-2. -2 indicates that the SW bit terminated from the main signal 101-2 is "1" which designates the
[0041]
As described above, the active system determination unit 5-1 sets the SW bit signal 7-1 as the SW bit signal 10-1 together with the mounting signal 14-1, and converts the input abnormal signal 9-1 into the input
[0042]
The active / standby system determination logic for determining whether the own system becomes the active system or the standby system in the active
[0043]
(A) At the intersection of the third row and the third column, the
[0044]
(A) At the intersection of the third row and the fourth column,
[0045]
The row 5a shows the status of the
[0046]
Column B5 indicates the status of the
[0047]
Next, an active system switching control operation performed by the active
[0048]
FIG. 4 is a diagram illustrating an active system switching control operation performed by the active system determination unit.
[0049]
The active system switching control operation of the active
[0050]
When the active system switching control operation of the active system determination unit 5-1 is started (S1), first, the SW bit signal 10-2 of the other system is compared with the SW bit signal 7-1 of the own system (S2). . If the SW bit signal 10-2 of the other system matches the SW bit signal 7-1 of the own system (match at step S2), it can be determined that the SW bit received by the
[0051]
In step S2, when the other system SW bit signal 10-2 and the own system SW bit signal 7-1 do not match (mismatch in step S2), first, refer to the input abnormal signal 9-1 of the own system PKG. Then, it is determined whether there is an input abnormality of the own system PKG (S3). If the input abnormal signal 9-1 of the own system PKG has no input abnormality (OK in step S3), then, referring to the other system input abnormal signal 12-2 and the other system mounted signal 14-2. Then, it is determined whether there is an input abnormality of the other system PKG and the mounting state of the other system PKG (S4). As a result of the determination in step S4, when the input abnormal signal 12-2 of the other system PKG indicates that there is an input abnormality, or when the mounting signal 14-2 of the other system PKG indicates that the other system PKG is not mounted. (Not implemented in step S4), the process proceeds to step S6, and the SW bit received by the own system PKG is determined as a valid one (S6). That is, in step S6, the SW bit is determined assuming that the system indicated by the SW bit signal 7-1 of the own system has been instructed to be the active system. After determining the SW bit, the process proceeds to step S9.
[0052]
As a result of the determination in step S4, when the mounting signal 14-2 of the other system PKG indicates that the other system PKG is mounted and the input abnormal signal 12-2 of the other system PKG indicates that there is no input abnormality. (Implemented in step S4), the process proceeds to step S7, and "previous state holding" similar to that shown in FIG. 3 is performed (S7). That is, in step S7, if the immediately preceding state is that the 0 system is the active system (1 system is the standby system), the SW bit is determined so that “0 system is the active system”, and the 1 system is the active system (0 system). Is the standby system), the SW bit is determined so that "1 is the active system", and the process proceeds to step S9.
[0053]
As a result of the determination in step S3, if the input abnormal signal 9-1 of the own system PKG has an input abnormality (abnormal in step S3), then the other system input abnormal signal 12-2 and the other system mounted
[0054]
As a result of the determination in step S5, when the mounting signal 14-2 of the other system PKG indicates that the other system PKG is mounted and the input abnormal signal 12-2 of the other system PKG indicates that there is no input abnormality. (Implemented in step S5), the process proceeds to step S8, and the SW bit received by the other system PKG is determined as a valid one (S8). That is, in step S8, the SW bit is determined assuming that the system indicated by the SW bit signal 10-2 of the other system has been instructed to be the active system. After determining the SW bit, the process proceeds to step S9.
[0055]
The active system switching control operation performed by the active system determination unit 5-1 has been described above with reference to FIG. The active system determination unit 5-2 has a configuration in contrast to the active system determination unit 5-1. Therefore, the operation system switching control operation performed by the active system determination unit 5-2 is the same as the operation illustrated in FIG. It is. Therefore, further description of the operation system switching control operation of the operation system determination unit 5-2 is omitted.
[0056]
Next, with reference to FIGS. 1 and 2 again, an example of the overall operation of the active system switching in the present embodiment will be described.
[0057]
In the
[0058]
Here, when a request for switching the active system from the PKG 3-1 of the
[0059]
Upon receiving the system switching request signal, the
[0060]
When the PKG 3-1 and the PKG 3-2 of the
[0061]
The active
[0062]
【The invention's effect】
As described above, in the active system switching method by hardware control of the present invention, the switching between the active system and the standby system of the duplexed device can be controlled only by the hardware circuit, so that the switching time can be reduced. It is possible to achieve the effect.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an embodiment of an active system switching method by hardware control according to the present invention.
FIG. 2 is a diagram showing a data format of an inter-device main signal.
FIG. 3 is a diagram illustrating an active / standby determination logic of an active determination unit;
FIG. 4 is a diagram illustrating an active system switching control operation performed by an active system determination unit.
[Explanation of symbols]
1 device
2 Equipment
3-1、3-2 PKG
4-1 and 4-2 format conversion unit
5-1 and 5-2 active system determination unit
6-1 and 6-2 PG
7-1, 7-2 SW bit signal
8-1, 8-2 SW bit signal
9-1, 9-2 Input abnormal signal
10-1, 10-2 SW bit signal
12-1, 12-2 Input abnormal signal
14-1, 14-2 Mounting signals
16 SW bit end position indication signal
17 SW bit insertion position indication signal
18 FL bit insertion position indication signal
20-10 system equipment
20-2
30-1, 30-2 Slot ID
40-1, 40-2 communication line
101-1, 101-2 Main signal
102-1, 102-2 Main signal
111-1, 111-2 main signal
112-1, 112-2 main signal
121-1, 121-2 Operation system instruction signal
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