JP3576048B2

JP3576048B2 - Input protection circuit

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Publication number: JP3576048B2
Application number: JP29507899A
Authority: JP
Inventors: 博茂平野
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1999-10-18
Filing date: 1999-10-18
Publication date: 2004-10-13
Anticipated expiration: 2019-10-13
Also published as: JP2000134080A

Description

【０００１】
【発明の属する技術分野】
本発明は、入力保護回路及び出力バッファ回路に関するものである。
【０００２】
【従来の技術】
近年半導体集積回路装置の発展は目覚ましく、その集積回路装置の入力保護回路及び出力バッファ回路はサージなどの外部からの異常信号から集積回路装置を保護するための重要な回路部である。
【０００３】
まず、従来の入力保護回路について、従来例を示す図１１を参照しながら説明する。
【０００４】
この入力保護回路は、入力信号線Ｉ１１がＮチャンネル型ＭＯＳトランジスタ（ＮＭＯＳＴ）Ｑｎ１１１のドレインに接続され、ＮＭＯＳＴＱｎ１１１のゲートは抵抗Ｒ１１１を介して接地電圧源ＶＳＳに接続され、ＮＭＯＳＴＱｎ１１１のソースは接地電圧源ＶＳＳに接続された構成である。
【０００５】
この入力保護回路の入力信号線Ｉ１１に、サージなど、外部から異常高電圧の信号が入力されると、ＮＭＯＳＴＱｎ１１１のドレインに高電圧がかかり、ＮＭＯＳＴＱｎ１１１のゲートの電圧がもちあげられ、ＮＭＯＳＴＱｎ１１１のドレインから接地電圧源ＶＳＳに接続されたＮＭＯＳＴＱｎ１１１のソースに電流が流れることによって、この入力信号線Ｉ１１が接続された内部回路を保護する。
【０００６】
次に、従来の出力バッファ回路について、図１２の従来例を示す図を参照しながら説明する。
【０００７】
この出力バッファ回路は、ノードＮ１２１を出力とする否定回路に制御信号線Ａ１２から信号が入力され、ノードＮ１２２を出力とする論理積の否定回路にノードＮ１２１と制御信号線Ｂ１２から信号が入力され、ノードＮ１２３を出力とする否定回路にノードＮ１２２の信号が入力される。そして、ノードＮ１２４を出力とする論理積の否定回路に制御信号線Ａ１２と制御信号線Ｂ１２が接続され、ノードＮ１２５を出力とする否定回路にノードＮ１２４の信号が入力される。そして、ＮＭＯＳＴＱｎ１２１のゲートにノードＮ１２３の信号が入力され、ＮＭＯＳＴＱｎ１２１のソースが接地電圧源ＶＳＳに接続されて、ＮＭＯＳＴＱｎ１２１のドレインが出力信号線Ｏ１２に接続される。さらにＮＭＯＳＴＱｎ１２２のゲートにノードＮ１２５の信号が入力され、ＮＭＯＳＴＱｎ１２２のドレインが電源電圧源ＶＣＣに接続され、ＮＭＯＳＴＱｎ１２２のソースが出力信号線Ｏ１２に接続された構成である。
【０００８】
この出力バッファ回路の出力信号線Ｏ１２に、サージなど、外部から異常に高電圧の信号が入力されると、ＮＭＯＳＴＱｎ１２１のドレイン及びＮＭＯＳＴＱｎ１２２のソースに高電圧がかかり、ＮＭＯＳＴＱｎ１２１のゲート及びＮＭＯＳＴＱｎ１２２のゲートの電圧がもちあげられ、ＮＭＯＳＴＱｎ１２１のドレインから接地電圧源ＶＳＳに接続されたＮＭＯＳＴＱｎ１２１のソースに、及びＮＭＯＳＴＱｎ１２２のソースから電源電圧源ＶＣＣに接続されたＮＭＯＳＴＱｎ１２２のドレインに電流が流れることによって、この出力信号線Ｏ１２が接続された内部回路を保護する。
【０００９】
この出力バッファ回路の動作について簡単に説明すると、制御信号線Ａ１２の信号が出力信号レベル制御信号で、制御信号線Ｂ１２の信号が出力信号制御信号である。制御信号線Ｂ１２の信号の論理電圧が“Ｌ”であるときは、ノードＮ１２３及びノードＮ１２５の信号の論理電圧が“Ｌ”となり、ＮＭＯＳＴＱｎ１２１及びＮＭＯＳＴＱｎ１２２は共にオフで、出力信号線Ｏ１２はハイインピーダンス状態となる。制御信号線Ｂ１２の信号の論理電圧が“Ｈ”であるときは、出力信号線Ｏ１２は出力状態で、制御信号線Ａ１２の信号の論理電圧が“Ｌ”であるときは、ノードＮ１２３の信号の論理電圧が“Ｈ”でノードＮ１２５の信号の論理電圧が“Ｌ”となり、出力信号線Ｏ１２の信号は論理電圧“Ｌ”の出力状態となる。制御信号線Ａ１２の信号の論理電圧が“Ｈ”であるときは、ノードＮ１２３の信号の論理電圧が“Ｌ”でノードＮ１２５の信号の論理電圧が“Ｈ”となり、出力信号線Ｏ１２の信号は論理電圧“Ｈ”の出力状態となる。
【００１０】
【発明が解決しようとする課題】
前記従来の入力保護回路では、外部から与えられる入力信号の電位レベルが接地電圧源の電圧より低いときに、例えば図１１の入力保護回路の場合では、ＮＭＯＳＴＱｎ１１１のソースである接地電圧源ＶＳＳからＮＭＯＳＴＱｎ１１１のドレインである入力信号線Ｉ１１に電流が流れる。このとき、ＮＭＯＳＴＱｎ１１１に基板電圧が与えられていると、基板電流が流れ基板電圧が浅くなる。このため、集積回路装置の動作や特性に影響を与えるものとなる。前記従来の出力バッファ回路の場合も同様で、外部から与えられる出力信号の電位レベルが接地電圧源の電圧より低いときに、図１２の出力バッファ回路では、ＮＭＯＳＴＱｎ１２１のソースである接地電圧源ＶＳＳからＮＭＯＳＴＱｎ１２１のドレインである出力信号線Ｏ１２に電流が流れる。また、ＮＭＯＳＴＱｎ１２２のドレインである電源電圧源ＶＣＣからＮＭＯＳＴＱｎ１２２のソースである出力信号線Ｏ１２に電流が流れる。このとき、ＮＭＯＳＴＱｎ１２１，ＮＭＯＳＴＱｎ１２２に基板電圧が与えられていると、基板電流が流れ基板電圧が浅くなり消費電流も多くなる。このため、集積回路装置の動作や特性に影響を与えるものとなる。また、この回路例の場合では、論理電圧“Ｌ”を出力するＮＭＯＳＴＱｎ１２１のドレインと論理電圧“Ｈ”を出力するＮＭＯＳＴＱｎ１２２のソースとが共に出力信号線Ｏ１２に接続されているため、出力容量が大きくなるという問題点があった。
【００１１】
【課題を解決するための手段】
本発明の入力保護回路は、入力信号線がＮＭＯＳＴのドレインに接続され、前記ＮＭＯＳＴのソースが接地電圧源に接続され、前記ＮＭＯＳＴのゲートが接地電圧源の電圧より低い電圧源に接続された構成とする。
【００１２】
本発明の入力保護回路は、入力信号線が第１のＮＭＯＳＴのドレインに接続され、前記第１のＮＭＯＳＴのソースが第２のＮＭＯＳＴのドレインに接続され、前記第２のＮＭＯＳＴのソースが接地電圧源に接続され、前記第１のＮＭＯＳＴのゲートが前記接地電圧源の電圧より低い電圧源に接続され、前記第２のＮＭＯＳＴのゲートが前記接地電圧源に接続された構成とする。
【００１３】
本発明の入力保護回路は、入力信号線が第１のＮＭＯＳＴのドレインとゲートとに接続され、前記第１のＮＭＯＳＴのソースが第２のＮＭＯＳＴのドレインに接続され、前記第２のＮＭＯＳＴのソースが接地電圧源に接続され、前記第２のＮＭＯＳＴのゲートが前記接地電圧源に接続された構成とする。
【００１４】
本発明の出力バッファ回路は、第１のＮＭＯＳＴのゲートとソースとが出力信号線に接続され、前記第１のＮＭＯＳＴのドレインが第２のＮＭＯＳＴのソースに接続され、前記第２のＮＭＯＳＴのドレインが電源電圧源に接続された構成とする。
【００１５】
本発明の出力バッファ回路は、ＮＭＯＳＴのソースまたはドレインが出力信号線に接続され、前記ＮＭＯＳＴのゲートに入力される、論理電圧“Ｌ”の信号が接地電圧源の電圧より低い電圧に保持された構成とする。
【００１６】
本発明の出力バッファ回路は、第１のＮＭＯＳＴのドレインまたはソースが出力信号線に接続され、前記第１のＮＭＯＳＴのゲートへの入力信号線が第２のＮＭＯＳＴのソースまたはドレインに接続され、前記第２のＮＭＯＳＴのドレインまたはソースが出力信号線に接続され、前記第２のＮＭＯＳＴのゲートが接地電圧源に接続された構成とする。
【００１７】
本発明の出力バッファ回路は、第１のＮＭＯＳＴのドレインが出力信号線に接続され、前記第１のＮＭＯＳＴのゲートへの入力信号線が第２のＮＭＯＳＴのソースに接続され、前記第２のＮＭＯＳＴのドレインが出力信号線に接続され、前記第２のＮＭＯＳＴのゲートが前記出力信号線の信号とは逆相の信号線に接続された構成とする。
【００１８】
本発明の出力バッファ回路は、第１のＮＭＯＳＴのドレインが出力信号線に接続され、前記第１のＮＭＯＳＴのソースが第２のＮＭＯＳＴのドレインおよび第３のＮＭＯＳＴのソースに接続され、前記第２のＮＭＯＳＴのソースが接地電圧源に接続され、前記第３のＮＭＯＳＴのドレインが正電圧電源に接続された構成とする。
【００１９】
【発明の実施の形態】
このような構成の入力保護回路及び出力バッファ回路とすることにより、外部から与えられる入力信号及び出力信号の電位レベルが接地電圧より低いときでも、基板電圧が浅くなることもなく、消費電流も少なく、集積回路装置の動作や特性も安定する。また、出力容量が小さな出力バッファ回路となる。
【００２０】
【実施例】
まず、本発明の第１の実施例の入力保護回路を、図１を参照しながら、説明する。
【００２１】
この入力保護回路１は、入力信号線Ｉ１がＮＭＯＳＴＱｎ１１のドレインに接続され、ＮＭＯＳＴＱｎ１１のゲートは抵抗Ｒ１１を介してノードＶ１１に接続され、ＮＭＯＳＴＱｎ１１のソースは接地電圧源ＶＳＳに接続された構成である。ここで、ノードＶ１１は接地電圧源ＶＳＳより低い電位の定電圧源に接続されたノードである。
【００２２】
この入力保護回路の入力信号線Ｉ１に、サージなど、外部から異常に高電圧の信号が入力されると、ＮＭＯＳＴＱｎ１１のドレインにその高電圧がかかり、ＮＭＯＳＴＱｎ１１のゲートの電圧がもちあげられ、ＮＭＯＳＴＱｎ１１のドレインから接地電圧源ＶＳＳに接続されたＮＭＯＳＴＱｎ１１のソースに電流が流れることによって、この入力信号線に接続されている内部回路を保護する。
【００２３】
この入力保護回路の特徴としては、入力信号線Ｉ１が接地電圧源ＶＳＳより低い電位であっても、入力信号線Ｉ１の電位よりもノードＶ１１の電位の方が低ければ、ＮＭＯＳＴＱｎ１１のソースである接地電圧源ＶＳＳからＮＭＯＳＴＱｎ１１のドレインである入力信号線Ｉ１には電流が流れず、よってＮＭＯＳＴＱｎ１１に基板電圧が与えられていても、基板電流が流れず、基板電圧は浅くなることもなく、消費電流も少ない。
【００２４】
次に、本発明の第２の実施例の入力保護回路を、図２を参照しながら、説明する。
【００２５】
この入力保護回路１は、入力信号線Ｉ２がＮＭＯＳＴＱｎ２１のドレインに接続され、ＮＭＯＳＴＱｎ２１のゲートは抵抗Ｒ２１を介してノードＶ２１に接続され、ＮＭＯＳＴＱｎ２１のソース（ノードＮ２１）はＮＭＯＳＴＱｎ２２のドレインに接続され、ＮＭＯＳＴＱｎ２２のゲートは抵抗Ｒ２２を介して接地電圧源ＶＳＳに接続され、ＮＭＯＳＴＱｎ２２のソースは接地電圧源ＶＳＳに接続された構成である。ここで、ノードＶ２１は接地電圧源ＶＳＳより低い電位の定電圧源に接続されたノードである。
【００２６】
この入力保護回路の入力信号線Ｉ２に、サージなど、外部から異常に高電圧の信号が入力されると、ＮＭＯＳＴＱｎ２１のドレインにその高電圧がかかり、ＮＭＯＳＴＱｎ２１のゲートの電圧がもちあげられ、ＮＭＯＳＴＱｎ２２のドレインに高電圧がかかり、ＮＭＯＳＴＱｎ２２のゲートの電圧がもちあげられ、ＮＭＯＳＴＱｎ２１のドレインからＮＭＯＳＴＱｎ２２のドレインを通して接地電圧源ＶＳＳに接続されたＮＭＯＳＴＱｎ２２のソースに電流が流れることによって、この入力信号線に接続されている内部回路が保護される。
【００２７】
この入力保護回路の特徴としては、第１の実施例と同様に入力信号線Ｉ２が接地電圧源ＶＳＳより低い電位であっても、入力信号線Ｉ２の電位よりもノードＶ２１の電位の方が低ければ、ＮＭＯＳＴＱｎ２１のソースからＮＭＯＳＴＱｎ２１のドレインには電流が流れず、よってＮＭＯＳＴＱｎ２１に基板電圧が与えられていても、基板電流が流れず、基板電圧は浅くなることもなく、消費電流も少ない。
【００２８】
次に、本発明の第３の実施例の入力保護回路を、図３を参照しながら、説明する。
【００２９】
この入力保護回路１は、入力信号線Ｉ３がＮＭＯＳＴＱｎ３１のドレインとゲートとに接続され、ＮＭＯＳＴＱｎ３１のソース（ノードＮ３１）はＮＭＯＳＴＱｎ３２のドレインに接続され、ＮＭＯＳＴＱｎ３２のゲートは抵抗Ｒ３１を介して接地電圧源ＶＳＳに接続され、ＮＭＯＳＴＱｎ３２のソースは接地電圧源ＶＳＳに接続された構成である。
【００３０】
この入力保護回路の入力信号線Ｉ３に、サージなど、外部から異常に高電圧の信号が入力されると、ＮＭＯＳＴＱｎ３１のドレインとゲートに高電圧がかかり、さらに、ＮＭＯＳＴＱｎ３２のドレインにその高電圧がかかり、ＮＭＯＳＴＱｎ３２のゲートの電圧がもちあげられ、ＮＭＯＳＴＱｎ３１のドレインからＮＭＯＳＴＱｎ３２のドレインを通して接地電圧源ＶＳＳに接続されたＮＭＯＳＴＱｎ３２のソースに電流が流れることによって、この入力信号線に接続されている内部回路が保護される。
【００３１】
この入力保護回路の特徴としては、入力信号線Ｉ３が接地電圧源ＶＳＳより低い電位であっても入力信号線Ｉ３はＮＭＯＳＴＱｎ３１のドレインとゲートに入力されているため、ＮＭＯＳＴＱｎ３１のソースからＮＭＯＳＴＱｎ３１のドレインには電流が流れず、よってＮＭＯＳＴＱｎ３１に基板電圧が与えられていても、基板電流が流れず、基板電圧は浅くなることもなく、消費電流も少ない。第１及び第２の実施例に比べ接地電圧源ＶＳＳより低い電位の定電圧源を必要とせず第１及び第２の実施例と同様の効果をあげている。
【００３２】
次に、本発明の出力バッファ回路の第１の実施例を、図４を参照しながら、説明する。
【００３３】
この出力バッファ回路は、ノードＮ４１を出力とする否定回路に制御信号線Ａ４の信号が入力され、ノードＮ４２を出力とする論理積の否定回路にノードＮ４１と制御信号線Ｂ４の信号が入力され、ノードＮ４３を出力とする否定回路にノードＮ４２の信号が入力され、ノードＮ４４を出力とする論理積の否定回路に制御信号線Ａ４と制御信号線Ｂ４との各信号が入力され、ノードＮ４５を出力とする否定回路にノードＮ４４の信号が入力され、ＮＭＯＳＴＱｎ４１のゲートにノードＮ４３の信号が入力され、ＮＭＯＳＴＱｎ４１のソースが接地電圧源ＶＳＳに接続され、ＮＭＯＳＴＱｎ４１のドレインが出力端子Ｏ４に接続され、ＮＭＯＳＴＱｎ４２のゲートとＮＭＯＳＴＱｎ４３のゲートとにノードＮ４５の信号が入力され、ＮＭＯＳＴＱｎ４２のドレインとＮＭＯＳＴＱｎ４３のドレインとが電源電圧源ＶＣＣに接続され、ＮＭＯＳＴＱｎ４３のソースがＮＭＯＳＴＱｎ４４のドレインに接続され、ＮＭＯＳＴＱｎ４２のソースとＮＭＯＳＴＱｎ４４のソースとＮＭＯＳＴＱｎ４４のゲートが出力端子Ｏ４に接続された構成である。
【００３４】
この出力バッファ回路の出力端子Ｏ４に、サージなど、外部から異常に高電圧の信号が入力されると、ＮＭＯＳＴＱｎ４１のドレイン及びＮＭＯＳＴＱｎ４２のソース及びＮＭＯＳＴＱｎ４４のソースにその高電圧がかかり、ＮＭＯＳＴＱｎ４１のゲート及びＮＭＯＳＴＱｎ４２のゲート及びＮＭＯＳＴＱｎ４３のゲートの電圧がもちあげられることにより、ＮＭＯＳＴＱｎ４１のドレインから接地電圧源ＶＳＳに接続されたＮＭＯＳＴＱｎ４１のソースに、及びＮＭＯＳＴＱｎ４２のソースから電源電圧源ＶＣＣに接続されたＮＭＯＳＴＱｎ４２のドレインに、及びＮＭＯＳＴＱｎ４４のソースからＮＭＯＳＴＱｎ４３のソースを通して、電源電圧源ＶＣＣに接続されたＮＭＯＳＴＱｎ４３のドレインに電流が流れ、この出力信号線に接続されている内部回路が保護される。
【００３５】
この出力バッファ回路の動作について簡単に説明すると、制御信号線Ａ４の信号が出力信号レベルの制御信号で、制御信号線Ｂ４の信号も出力信号レベルの制御信号である。制御信号線Ｂ４の信号の論理電圧が“Ｌ”であるときは、ノードＮ４３及びノードＮ４５の信号の論理電圧が“Ｌ”となり、ＮＭＯＳＴＱｎ４１及びＮＭＯＳＴＱｎ４２及びＮＭＯＳＴＱｎ４３は共にオフで、出力信号線（端子）Ｏ４はハイインピーダンス状態となる。制御信号線Ｂ４の信号の論理電圧が“Ｈ”であるときは、出力信号線（端子）Ｏ４は出力状態で、制御信号線Ａ４の信号の論理電圧が“Ｌ”であるときは、ノードＮ４３の論理電圧が“Ｈ”でノードＮ４５の論理電圧が“Ｌ”となり、出力信号線（端子）Ｏ４は論理電圧“Ｌ”の出力状態、制御信号線Ａ４の信号の論理電圧が“Ｈ”であるときは、ノードＮ４３の論理電圧が“Ｌ”で、ノードＮ４５の論理電圧が“Ｈ”となり、出力信号線（端子）Ｏ４は論理電圧“Ｈ”の出力状態となる。
【００３６】
この出力バッファ回路の特徴としては、出力信号線（端子）Ｏ４が接地電圧源ＶＳＳより低い電位であるとき、ＮＭＯＳＴＱｎ４１とＮＭＯＳＴＱｎ４２に関しては、それぞれのＮＭＯＳＴに電流が流れる。しかし、ＮＭＯＳＴＱｎ４４に関しては、出力信号線（端子）Ｏ４がＮＭＯＳＴＱｎ４４のドレインとゲートとに入力されているため、ＮＭＯＳＴＱｎ４３のソースからＮＭＯＳＴＱｎ４３のドレインには電流が流れず、よってＮＭＯＳＴＱｎ４３に基板電圧が与えられていても、基板電流が流れず基板電位は浅くなりにくく、消費電流も少ない。
【００３７】
次に、本発明の出力バッファ回路の第２の実施例を、図５を参照しながら、説明する。
【００３８】
この出力バッファ回路は、ノードＮ５１を出力とする否定回路に制御信号線Ａ５の信号が入力され、ノードＮ５２を出力とする論理積の否定回路にノードＮ５１と制御信号線Ｂ５との各信号が入力され、ノードＮ５３を出力とする否定回路にノードＮ５２の信号が入力され、ノードＮ５４を出力とする論理積の否定回路に制御信号線Ａ５と制御信号線Ｂ５との各信号が入力され、ノードＮ５５を出力とする否定回路にノードＮ５４の信号が入力され、ＮＭＯＳＴＱｎ５３のゲートにノードＮ５３の信号が入力され、ＮＭＯＳＴＱｎ５３のソースが接地電圧線ＶＳＳに接続され、ＮＭＯＳＴＱｎ５３のドレインが出力信号線（端子）Ｏ５に接続され、ＮＭＯＳＴＱｎ５４のゲートにノードＮ５５の信号が入力され、ＮＭＯＳＴＱｎ５４のドレインが正電圧電源ＶＣＣに接続され、ＮＭＯＳＴＱｎ５４のソースが出力Ｏ５に接続された構成である。ただし、ノードＮ５３を出力とする否定回路と、ノードＮ５５を出力とする否定回路のそれぞれのＮＭＯＳＴＱｎ５１のソースとＮＭＯＳＴＱｎ５２のソースは接地電圧源ＶＳＳより低い電位の定電圧源に接続されたノードＶ５１である。
【００３９】
この出力バッファ回路の出力信号線（端子）Ｏ５に、サージなど、外部から異常に高電圧の信号が入力されると、ＮＭＯＳＴＱｎ５３のドレイン及びＮＭＯＳＴＱｎ５４のソースにこの高電圧がかかり、ＮＭＯＳＴＱｎ５３のゲート及びＮＭＯＳＴＱｎ５４のゲートの電圧がもちあげられ、ＮＭＯＳＴＱｎ５３のドレインから接地電圧源ＶＳＳに接続されたＮＭＯＳＴＱｎ５３のソースに、及びＮＭＯＳＴＱｎ５４のソースから電源電圧源ＶＣＣに接続されたＮＭＯＳＴＱｎ５４のドレインに電流が流れることによって、出力信号線（端子）に接続されている内部回路が保護される。
【００４０】
この出力バッファ回路の動作については第１の実施例と同様で、制御信号線Ａ５が出力信号レベルの制御信号で、制御信号線Ｂ５も出力信号レベルの制御信号である。制御信号線Ｂ５の信号の論理電圧が“Ｌ”であるときは、出力信号線（端子）Ｏ５はハイインピーダンス状態となる。制御信号線Ｂ５の信号の論理電圧が“Ｈ”であるときは、出力信号線（端子）Ｏ５は出力状態で、制御信号線Ａ５の信号の論理電圧が“Ｌ”であるときは、出力信号線（端子）Ｏ５は論理電圧“Ｌ”の出力状態、制御信号線Ａ５の信号の論理電圧が“Ｈ”であるときは、出力信号線（端子）Ｏ５は論理電圧“Ｈ”の出力状態となる。
【００４１】
この出力バッファ回路の特徴としては、出力信号線（端子）Ｏ５が接地電圧源ＶＳＳより低い電位であっても、ＮＭＯＳＴＱｎ５３とＮＭＯＳＴＱｎ５４との各ゲートの信号の“Ｌ”の論理電圧が、接地電圧源ＶＳＳより低い電位（接地電圧源ＶＳＳより低い電位の定電圧源ノードＶ５１の電位）であるため、ＮＭＯＳＴＱｎ５３のソースからＮＭＯＳＴＱｎ５３のドレインに、及びＮＭＯＳＴＱｎ５４のドレインからＮＭＯＳＴＱｎ５４のソースには電流が流れず、よってＮＭＯＳＴＱｎ５３及びＮＭＯＳＴＱｎ５４に基板電圧が与えられていても、基板電流が流れず、基板電位は浅くなりにくく、消費電流も少ない。
【００４２】
次に、本発明の出力バッファ回路の第３の実施例を、図６を参照しながら、説明する。
【００４３】
この出力バッファ回路は、ノードＮ６１を出力とする否定回路に制御信号線Ａ６の信号が入力され、ノードＮ６２を出力とする論理積の否定回路にノードＮ６１と制御信号線Ｂ６の信号が入力され、ノードＮ６３を出力とする否定回路にノードＮ６２の信号が入力され、ノードＮ６４を出力とする論理積の否定回路に制御信号線Ａ６と制御信号線Ｂ６との各信号が入力され、ノードＮ６５を出力とする否定回路にノードＮ６４の信号が入力され、ＮＭＯＳＴＱｎ６３のゲートにノードＮ６３が入力され、ＮＭＯＳＴＱｎ６３のソースが接地電圧源ＶＳＳに接続され、ＮＭＯＳＴＱｎ６３のドレインが出力信号線（端子）Ｏ６に接続され、ＮＭＯＳＴＱｎ６４のゲートにノードＮ６５の信号が入力され、ＮＭＯＳＴＱｎ６４のドレインが電源電圧源ＶＣＣに接続され、ＮＭＯＳＴＱｎ６４のソースが出力信号線（端子）Ｏ６に接続され、ＮＭＯＳＴＱｎ６５のゲートが接地電圧源ＶＳＳに接続され、ＮＭＯＳＴＱｎ６５のソースがノードＮ６３に接続され、ＮＭＯＳＴＱｎ６５のドレインが出力信号線（端子）Ｏ６に接続され、ＮＭＯＳＴＱｎ６６のゲートが接地電圧源ＶＳＳに接続され、ＮＭＯＳＴＱｎ６６のドレインがノードＮ６５に接続され、ＮＭＯＳＴＱｎ６６のソースが出力信号線（端子）Ｏ６に接続された構成である。
【００４４】
この出力バッファ回路の出力信号線（端子）Ｏ６に外部からサージなどの異常に高電圧の信号が入力されると、ＮＭＯＳＴＱｎ６３のドレイン、ＮＭＯＳＴＱｎ６４のソース、ＮＭＯＳＴＱｎ６５のドレイン、及びＮＭＯＳＴＱｎ６６のソースにその高電圧がかかり、ＮＭＯＳＴＱｎ６３のゲート及びＮＭＯＳＴＱｎ６４のゲート、ＮＭＯＳＴＱｎ６５のゲート、及びＮＭＯＳＴＱｎ６６のゲートの電圧がもちあげられ、ＮＭＯＳＴＱｎ６３のドレインから接地電圧源ＶＳＳに接続されたＮＭＯＳＴＱｎ６３のソースに、及びＮＭＯＳＴＱｎ６４のソースから電源電圧源ＶＣＣに接続されたＮＭＯＳＴＱｎ６４のドレインに電流が流れることによって、この出力信号線（端子）の接続されている内部回路が保護される。
【００４５】
この出力バッファ回路の動作については第１の実施例と同様である。
【００４６】
この出力バッファ回路の特徴としては、出力端子Ｏ６が接地電圧ＶＳＳより低い電位であるときＮＭＯＳＴＱｎ６６とＮＭＯＳＴＱｎ６５に電流が流れノードＮ６３とノードＮ６５が接地電圧ＶＳＳより低い電位となり、ＮＭＯＳＴＱｎ６３のソースからＮＭＯＳＴＱｎ６３のドレインに、及びＮＭＯＳＴＱｎ６４のドレインからＮＭＯＳＴＱｎ６４のソースには電流が流れにくく、よってＮＭＯＳＴＱｎ６３及びＮＭＯＳＴＱｎ６４に基板電圧が与えられていても、基板電流が流れず基板電圧は浅くなりにくく消費電流も少ない。ＮＭＯＳＴＱｎ６６とＮＭＯＳＴＱｎ６５とＮＭＯＳＴＱｎ６２とＮＭＯＳＴＱｎ６１に流れる電流が少なくなるように、トランジスタサイズを設計する。また、この出力バッファ回路の構成のＮＭＯＳＴＱｎ６６とＮＭＯＳＴＱｎ６５の役割としては、上記のサージなどのときにＮＭＯＳＴＱｎ６３のゲート（ノードＮ６３）やＮＭＯＳＴＱｎ６４のゲート（ノードＮ６５）の電圧がもちあげられやすくサージにも強くなる。
【００４７】
次に、本発明の出力バッファ回路の第４の実施例を、図７を参照しながら、説明する。
【００４８】
この出力バッファ回路は、ノードＮ７１を出力とする否定回路に制御信号線Ａ７の信号が入力され、ノードＮ７２を出力とする論理積の否定回路にノードＮ７１と制御信号線Ｂ７の信号が入力され、ノードＮ７３を出力とする否定回路にノードＮ７２が入力され、ノードＮ７４を出力とする論理積の否定回路に制御信号線Ａ７の信号と制御信号線Ｂ７の信号とが入力され、ノードＮ７５を出力とする否定回路にノードＮ７４の信号が入力され、ＮＭＯＳＴＱｎ７３のゲートにノードＮ７３の信号が入力され、ＮＭＯＳＴＱｎ７３のソースが接地電圧源ＶＳＳに接続され、ＮＭＯＳＴＱｎ７３のドレインが出力信号線（端子）Ｏ７に接続され、ＮＭＯＳＴＱｎ７４のゲートにノードＮ７５の信号が入力され、ＮＭＯＳＴＱｎ７４のドレインが正電圧電源ＶＣＣに接続され、ＮＭＯＳＴＱｎ７４のソースが出力信号線（端子）Ｏ７に接続され、ＮＭＯＳＴＱｎ７５のゲートがノードＮ７６に接続され、ＮＭＯＳＴＱｎ７５のソースがノードＮ７３に接続され、ＮＭＯＳＴＱｎ７５のドレインが出力信号線（端子）Ｏ７に接続され、ＮＭＯＳＴＱｎ７６のゲートがノードＮ７６に接続され、ＮＭＯＳＴＱｎ７６のドレインがノードＮ７５に接続され、ＮＭＯＳＴＱｎ７６のソースが出力信号線（端子）Ｏ７に接続され、ノードＮ７６を出力とする否定回路に出力信号線（端子）Ｏ７の信号が入力されている構成である。
【００４９】
この出力バッファ回路の出力信号線（端子）Ｏ７に、サージなど、外部から異常に高電圧の信号が入力されると、ＮＭＯＳＴＱｎ７３のドレイン及びＮＭＯＳＴＱｎ７４のソースにこの高電圧がかかり、ＮＭＯＳＴＱｎ７３のゲート及びＮＭＯＳＴＱｎ７４のゲートの電圧がもちあげられ、ＮＭＯＳＴＱｎ７３のドレインから接地電圧源ＶＳＳに接続されたＮＭＯＳＴＱｎ７３のソースに、及びＮＭＯＳＴＱｎ７４のソースから電源電圧源ＶＣＣに接続されたＮＭＯＳＴＱｎ７４のドレインに電流が流れることによって、出力信号線（端子）の接続されている内部回路が保護される。
【００５０】
この出力バッファ回路の動作については第１の実施例と同様である。
【００５１】
この出力バッファ回路の特徴としては、出力信号線（端子）Ｏ７が接地電圧源ＶＳＳより低い電位であってもノードＮ７６の信号は論理電圧“Ｈ”となり、ノードＮ７３とノードＮ７５が接地電圧源ＶＳＳより低い電位となり、ＮＭＯＳＴＱｎ７３のソースからＮＭＯＳＴＱｎ７３のドレインに及びＮＭＯＳＴＱｎ７４のドレインからＮＭＯＳＴＱｎ７４のソースには電流が流れにくく、よってＮＭＯＳＴＱｎ７３及びＮＭＯＳＴＱｎ７４に基板電圧が与えられていても、基板電流が流れず、基板電圧は浅くなりにくく、消費電流も少ない。ここでノードＮ７６を出力とする否定回路のしきい値は接地電圧源ＶＳＳに近い値に設計し、出力信号線（端子）Ｏ７が接地電圧源ＶＳＳより低い電圧であるときのみ論理電圧“Ｈ”となるようにしている。また、実際にはノードＮ７６を出力とする否定回路やＮＭＯＳＴＱｎ７１やＮＭＯＳＴＱｎ７２に流れる電流も少なく設計している。
【００５２】
次に、本発明の出力バッファ回路の第５の実施例を、図８を参照しながら、説明する。
【００５３】
この出力バッファ回路は、ノードＮ８１を出力とする否定回路に制御信号線Ａ８の信号が入力され、ノードＮ８２を出力とする論理積の否定回路にノードＮ８１と制御信号線Ｂ８の信号が入力され、ノードＮ８３を出力とする否定回路にノードＮ８２の信号が入力され、ノードＮ８４を出力とする論理積の否定回路に制御信号線Ａ８と制御信号線Ｂ８との各信号が入力され、ノードＮ８５を出力とする否定回路にノードＮ８４の信号が入力され、ＮＭＯＳＴＱｎ８１のゲートにノードＮ８３の信号が入力され、ＮＭＯＳＴＱｎ８１のソースが接地電圧源ＶＳＳに接続され、ＮＭＯＳＴＱｎ８１のドレインがＮＭＯＳＴＱｎ８３のソースに接続され、ＮＭＯＳＴＱｎ８２のゲートにノードＮ８５の信号が入力され、ＮＭＯＳＴＱｎ８２のドレインが電源電圧源ＶＣＣに接続され、ＮＭＯＳＴＱｎ８２のソースがＮＭＯＳＴＱｎ８３のソースに接続され、ＮＭＯＳＴＱｎ８３のゲートに制御信号線Ｂ８の信号が入力され、ＮＭＯＳＴＱｎ８３のドレインが出力信号線（端子）Ｏ８に接続された構成である。
【００５４】
この出力バッファ回路の出力信号線（端子）Ｏ８に、サージなど、外部から異常に高電圧の信号が入力されると、ＮＭＯＳＴＱｎ８３のドレインにこの高電圧がかかり、ＮＭＯＳＴＱｎ８３のゲートの電圧がもちあげられ、さらに、ＮＭＯＳＴＱｎ８１のドレイン及びＮＭＯＳＴＱｎ８２のソースにその高電圧がかかり、ＮＭＯＳＴＱｎ８１のゲート及びＮＭＯＳＴＱｎ８２のゲートの電圧がもちあげられ、ＮＭＯＳＴＱｎ８３のドレインからＮＭＯＳＴＱｎ８１のドレインを通して接地電圧源ＶＳＳに接続されたＮＭＯＳＴＱｎ８１のソースに、及びＮＭＯＳＴＱｎ８３のドレインからＮＭＯＳＴＱｎ８２のソースを通して電源電圧源ＶＣＣに接続されたＮＭＯＳＴＱｎ８２のドレインに電流が流れることによって、出力信号線に接続されている内部回路が保護される。
【００５５】
この出力バッファ回路の動作については第１の実施例と同様である。
【００５６】
この出力バッファ回路の特徴としては、論理電圧“Ｌ”を出力するためのＮＭＯＳＴＱｎ８１のドレインと論理電圧“Ｈ”を出力するためのＮＭＯＳＴＱｎ８２のソースが直接出力信号線（端子）Ｏ８に接続されておらず、ＮＭＯＳＴＱｎ８３を介して出力信号線（端子）Ｏ８に接続されているため、出力信号線（端子）Ｏ８の出力容量は小さくなる。
【００５７】
次に、本発明の出力バッファ回路の第６の実施例を、図９を参照しながら、説明する。
【００５８】
この出力バッファ回路は、ノードＮ９１を出力とする否定回路に制御信号線Ａ９の信号が入力され、ノードＮ９２を出力とする論理和の否定回路にノードＮ９１と制御信号線Ｂ９との各信号が入力され、ノードＮ９３を出力とする否定回路にノードＮ９２の信号が入力され、ノードＮ９４を出力とする論理和の否定回路に制御信号線Ａ９と制御信号線Ｂ９との各信号が入力され、ノードＮ９５を出力とする否定回路にノードＮ９４の信号が入力され、ＮＭＯＳＴＱｎ９２のゲートにノードＮ９３の信号が入力され、ＮＭＯＳＴＱｎ９２のソースが接地電圧源ＶＳＳに接続され、ＮＭＯＳＴＱｎ９２のドレインがＮＭＯＳＴＱｎ９４のソースに接続され、ＮＭＯＳＴＱｎ９３のゲートにノードＮ９５の信号が入力され、ＮＭＯＳＴＱｎ９３のドレインが電源電圧源ＶＣＣに接続され、ＮＭＯＳＴＱｎ９３のソースがＮＭＯＳＴＱｎ９４のソースに接続され、ノードＮ９６を出力とする否定回路に制御信号線Ｂ９の信号が入力され、ノードＮ９７を出力とする否定回路にノードＮ９６の信号が入力され、ＮＭＯＳＴＱｎ９４のゲートにノードＮ９７の信号が入力され、ＮＭＯＳＴＱｎ９４のドレインが出力信号線（端子）Ｏ９に接続された構成である。ただし、ノードＮ９７を出力とする否定回路のＮＭＯＳＴＱｎ９１のソースは接地電圧源ＶＳＳより低い電位（負の電圧）の定電圧源に接続されたノードＶ９１である。
【００５９】
この出力バッファ回路の出力信号線（端子）Ｏ９に、サージなど、外部から異常に高電圧の信号が入力されると、ＮＭＯＳＴＱｎ９４のドレインにこの高電圧がかかり、ＮＭＯＳＴＱｎ９４のゲートの電圧がもちあげられ、さらに、ＮＭＯＳＴＱｎ９２のドレイン及びＮＭＯＳＴＱｎ９３のソースに高電圧がかかり、ＮＭＯＳＴＱｎ９２のゲート及びＮＭＯＳＴＱｎ９３のゲートの電圧がもちあげられ、ＮＭＯＳＴＱｎ９４のドレインからＮＭＯＳＴＱｎ９２のドレインを通して接地電圧源ＶＳＳに接続されたＮＭＯＳＴＱｎ９２のソースに、及びＮＭＯＳＴＱｎ９４のドレインからＮＭＯＳＴＱｎ９３のソースを通して電源電圧源ＶＣＣに接続されたＮＭＯＳＴＱｎ９３のドレインに電流が流れることによって、この出力信号線に接続されている内部回路が保護される。
【００６０】
この出力バッファ回路の動作については第１の実施例と同様である。
【００６１】
この出力バッファ回路の特徴としては、論理電圧“Ｌ”の信号を出力するためのＮＭＯＳＴＱｎ９２のドレインと論理電圧“Ｈ”の信号を出力するためのＮＭＯＳＴＱｎ９３のソースとが、直接出力信号線（端子）Ｏ９に接続されておらず、ＮＭＯＳＴＱｎ９４を介して、出力信号線Ｏ９に接続されているため、出力信号線（端子）Ｏ９の出力容量は小さくなる。また、出力信号線（端子）Ｏ９が接地電圧源ＶＳＳより低い電位であっても、ＮＭＯＳＴＱｎ９４のゲートの信号の“Ｌ”の論理電圧は接地電圧源ＶＳＳより低いため、ＮＭＯＳＴＱｎ９４にはソースからドレインに電流が流れず、ＮＭＯＳＴＱｎ９４に基板電圧が与えられていても、基板電流が流れず、基板電圧は浅くならず、消費電流も少ない。
【００６２】
次に、本発明の出力バッファ回路の第７の実施例を、図１０を参照しながら、説明する。
【００６３】
この出力バッファ回路は、ノードＮ１０１を出力とする否定回路に制御信号線Ａ１０の信号が入力され、ノードＮ１０２を出力とする論理和の否定回路にノードＮ１０１の信号と制御信号線Ｂ１０の信号とが入力され、ノードＮ１０３を出力とする否定回路にノードＮ１０２の信号が入力され、ノードＮ１０４を出力とする論理和の否定回路に制御信号線Ａ１０の信号と制御信号線Ｂ１０の信号とが入力され、ノードＮ１０５を出力とする否定回路にノードＮ１０４の信号が入力され、ＮＭＯＳＴＱｎ１０３のゲートにノードＮ１０３の信号が入力され、ＮＭＯＳＴＱｎ１０３のソースが接地電圧源ＶＳＳに接続され、ＮＭＯＳＴＱｎ１０３のドレインがＮＭＯＳＴＱｎ１０５のソースに接続され、ＮＭＯＳＴＱｎ１０４のゲートにノードＮ１０５の信号が入力され、ＮＭＯＳＴＱｎ１０４のドレインが正電圧電源ＶＣＣに接続され、ＮＭＯＳＴＱｎ１０４のソースがＮＭＯＳＴＱｎ１０５のソースに接続され、ノードＮ１０６を出力とする否定回路に制御信号線Ｂ１０の信号が入力され、ノードＮ１０７を出力とする否定回路にノードＮ１０６の信号が入力され、ＮＭＯＳＴＱｎ１０５のゲートにノードＮ１０７の信号が入力され、ＮＭＯＳＴＱｎ１０５のドレインが出力信号線（端子）Ｏ１０に接続され、ＮＭＯＳＴＱｎ１０６のソースにノードＮ１０７が接続され、ＮＭＯＳＴＱｎ１０６のドレインが出力信号線（端子）Ｏ１０に接続され、ＮＭＯＳＴＱｎ１０６のゲートに出力信号線（端子）Ｏ１０の信号の逆相信号が入力される構成である。
【００６４】
この出力バッファ回路の出力信号線（端子）Ｏ１０に、サージなど、外部から異常に高電圧の信号が入力されると、ＮＭＯＳＴＱｎ１０５のドレインにこの高電圧がかかり、ＮＭＯＳＴＱｎ１０５のゲートの電圧がもちあげられ、さらに、ＮＭＯＳＴＱｎ１０３のドレイン及びＮＭＯＳＴＱｎ１０４のドレインに高電圧がかかり、ＮＭＯＳＴＱｎ１０３のゲート及びＮＭＯＳＴＱｎ１０４のゲートの電圧がもちあげられ、ＮＭＯＳＴＱｎ１０５のドレインからＮＭＯＳＴＱｎ１０３のドレインを通して接地電圧源ＶＳＳに接続されたＮＭＯＳＴＱｎ１０３のソースに、及びＮＭＯＳＴＱｎ１０５のドレインからＮＭＯＳＴＱｎ１０４のソースを通して電源電圧源ＶＣＣに接続されたＮＭＯＳＴＱｎ１０４のドレインに電流が流れることによって、出力信号線に接続されている内部回路が保護される。
【００６５】
この出力バッファ回路の動作については第１の実施例と同様である。
【００６６】
この出力バッファ回路の特徴としては、論理電圧“Ｌ”の信号を出力するためのＮＭＯＳＴＱｎ１０３のドレインと論理電圧“Ｈ”の信号を出力するためのＮＭＯＳＴＱｎ１０４のソースとが、直接出力端子Ｏ１０に接続されておらず、ＮＭＯＳＴＱｎ１０５を介して出力信号線（端子）Ｏ１０に接続されているため、出力信号線（端子）Ｏ１０の出力容量は小さくなる。また、出力信号線（端子）Ｏ１０が接地電圧源ＶＳＳより低い電位（負の電圧）であっても、ノードＮ１０９が論理電圧“Ｈ”となり、ＮＭＯＳＴＱｎ１０５のゲートは出力信号線（端子）Ｏ１０の接地電圧源ＶＳＳより低い電位となり、ＮＭＯＳＴＱｎ１０５にはソースからドレインに電流が流れず、ＮＭＯＳＴＱｎ１０５に基板電圧が与えられていても基板電流が流れず、基板電圧は浅くならず、消費電流も少ない。ここでノードＮ１０９を出力とする否定回路のしきい値は、接地電圧源ＶＳＳに近い値に設計し、出力信号線（端子）Ｏ１０が接地電圧源ＶＳＳより低い電位であるときのみ論理電圧“Ｈ”となるようにしている。また、実際にはノードＮ１０９を出力とする否定回路やＮＭＯＳＴＱｎ１０２に流れる電流も少なく設計している。
【００６７】
【発明の効果】
以上説明したように、本発明の入力保護回路及び出力バッファ回路により、外部から与えられる入力信号及び出力信号の電位レベルが接地電圧より低いときでも、基板電圧が浅くならず、集積回路装置の動作や特性が安定し、また出力容量が小さくなるという大きな効果が得られる。
【図面の簡単な説明】
【図１】本発明の入力保護回路の第１の実施例を示す回路図
【図２】本発明の入力保護回路の第２の実施例を示す回路図
【図３】本発明の入力保護回路の第３の実施例を示す回路図
【図４】本発明の出力バッファ回路の第１の実施例を示す回路図
【図５】本発明の出力バッファ回路の第２の実施例を示す回路図
【図６】本発明の出力バッファ回路の第３の実施例を示す回路図
【図７】本発明の出力バッファ回路の第４の実施例を示す回路図
【図８】本発明の出力バッファ回路の第５の実施例を示す回路図
【図９】本発明の出力バッファ回路の第６の実施例を示す回路図
【図１０】本発明の出力バッファ回路の第７の実施例を示す回路図
【図１１】従来の入力保護回路を示す回路図
【図１２】従来の出力バッファ回路を示す回路図
【符号の説明】
Ｉ１入力信号線
Ｖ１１ノード
Ｒ１１抵抗
Ｑｎ１１Ｎチャンネル型ＭＯＳトランジスタ
ＶＳＳ接地電圧源[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an input protection circuit and an output buffer circuit.
[0002]
[Prior art]
In recent years, the development of semiconductor integrated circuit devices has been remarkable, and the input protection circuit and output buffer circuit of the integrated circuit device are important circuit sections for protecting the integrated circuit device from external abnormal signals such as surges.
[0003]
First, a conventional input protection circuit will be described with reference to FIG. 11 showing a conventional example.
[0004]
In this input protection circuit, an input signal line I11 is connected to a drain of an N-channel MOS transistor (NMOST) Qn111, a gate of the NMOSTQn111 is connected to a ground voltage source VSS via a resistor R111, and a source of the NMOSTQn111 is a ground voltage source. The configuration is connected to VSS.
[0005]
When an abnormally high voltage signal such as a surge is input from the outside to the input signal line I11 of the input protection circuit, a high voltage is applied to the drain of the NMOS TQn111, the voltage of the gate of the NMOS TQn111 is raised, and the drain of the NMOS TQn111 is grounded. When a current flows through the source of the NMOS TQn111 connected to the voltage source VSS, the internal circuit connected to the input signal line I11 is protected.
[0006]
Next, a conventional output buffer circuit will be described with reference to FIG.
[0007]
In this output buffer circuit, a signal is input from a control signal line A12 to a NOT circuit that outputs the node N121, and a signal is input from the node N121 and the control signal line B12 to a NOT circuit of a logical product that outputs the node N122. The signal at the node N122 is input to the NOT circuit that outputs the node N123. Then, the control signal line A12 and the control signal line B12 are connected to an AND circuit that outputs the node N124 as an output, and the signal of the node N124 is input to the NOT circuit that outputs the node N125. Then, the signal of the node N123 is input to the gate of the NMOSTQn121, the source of the NMOSTQn121 is connected to the ground voltage source VSS, and the drain of the NMOSTQn121 is connected to the output signal line O12. Further, the signal of the node N125 is input to the gate of the NMOSTQn122, the drain of the NMOSTQn122 is connected to the power supply voltage source VCC, and the source of the NMOSTQn122 is connected to the output signal line O12.
[0008]
When an abnormally high voltage signal such as a surge is externally input to the output signal line O12 of the output buffer circuit, a high voltage is applied to the drain of the NMOSTQn121 and the source of the NMOSTQn122, and the voltage of the gate of the NMOSTQn121 and the gate of the NMOSTQn122 When a current flows from the drain of the NMOS TQn121 to the source of the NMOS TQn121 connected to the ground voltage source VSS, and from the source of the NMOS TQn122 to the drain of the NMOS TQn122 connected to the power supply voltage VCC, the output signal line O12 is Protects connected internal circuits.
[0009]
The operation of this output buffer circuit will be briefly described. The signal on the control signal line A12 is an output signal level control signal, and the signal on the control signal line B12 is an output signal control signal. When the logic voltage of the signal on the control signal line B12 is "L", the logic voltages of the signals on the nodes N123 and N125 become "L", the NMOSTQn121 and the NMOSTQn122 are both off, and the output signal line O12 is in a high impedance state. It becomes. When the logic voltage of the signal on the control signal line B12 is “H”, the output signal line O12 is in the output state, and when the logic voltage of the signal on the control signal line A12 is “L”, the signal on the node N123 is output. When the logic voltage is “H”, the logic voltage of the signal at the node N125 becomes “L”, and the signal on the output signal line O12 becomes the output state of the logic voltage “L”. When the logic voltage of the signal on the control signal line A12 is “H”, the logic voltage of the signal on the node N123 is “L”, the logic voltage of the signal on the node N125 is “H”, and the signal on the output signal line O12 is Output state of logic voltage "H".
[0010]
[Problems to be solved by the invention]
In the conventional input protection circuit, when the potential level of an externally applied input signal is lower than the voltage of the ground voltage source, for example, in the case of the input protection circuit of FIG. 11, the ground voltage source VSS, which is the source of the NMOS TQn111, is connected to the NMOSTQn111 A current flows through the input signal line I11, which is the drain of the transistor. At this time, if a substrate voltage is applied to the NMOS TQn111, a substrate current flows and the substrate voltage becomes shallow. Therefore, the operation and characteristics of the integrated circuit device are affected. Similarly, in the case of the conventional output buffer circuit, when the potential level of the externally applied output signal is lower than the voltage of the ground voltage source, the output buffer circuit of FIG. A current flows through the output signal line O12, which is the drain of the NMOS TQn121. In addition, a current flows from the power supply voltage source VCC, which is the drain of the NMOSTQn122, to the output signal line O12, which is the source of the NMOSTQn122. At this time, if a substrate voltage is applied to the NMOSTQn121 and the NMOSTQn122, a substrate current flows, the substrate voltage becomes shallow, and the current consumption increases. Therefore, the operation and characteristics of the integrated circuit device are affected. Further, in the case of this circuit example, the drain of the NMOS TQn 121 that outputs the logic voltage “L” and the source of the NMOS TQn 122 that outputs the logic voltage “H” are both connected to the output signal line O12, so that the output capacitance is large. There was a problem of becoming.
[0011]
[Means for Solving the Problems]
The input protection circuit according to the present invention is configured such that an input signal line is connected to a drain of the NMOST, a source of the NMOST is connected to a ground voltage source, and a gate of the NMOST is connected to a voltage source lower than a voltage of the ground voltage source. And
[0012]
In the input protection circuit of the present invention, the input signal line is connected to the drain of the first NMOST, the source of the first NMOST is connected to the drain of the second NMOST, and the source of the second NMOST is connected to the ground voltage. And the gate of the first NMOST is connected to a voltage source lower than the voltage of the ground voltage source, and the gate of the second NMOST is connected to the ground voltage source.
[0013]
In the input protection circuit according to the present invention, an input signal line is connected to a drain and a gate of a first NMOST, a source of the first NMOST is connected to a drain of a second NMOST, and a source of the second NMOST is connected. Are connected to a ground voltage source, and the gate of the second NMOST is connected to the ground voltage source.
[0014]
In the output buffer circuit of the present invention, a gate and a source of the first NMOST are connected to an output signal line, a drain of the first NMOST is connected to a source of the second NMOST, and a drain of the second NMOST is provided. Are connected to a power supply voltage source.
[0015]
In the output buffer circuit of the present invention, the source or the drain of the NMOST is connected to the output signal line, and the signal of the logic voltage “L” input to the gate of the NMOST is held at a voltage lower than the voltage of the ground voltage source. Configuration.
[0016]
In the output buffer circuit according to the present invention, a drain or a source of the first NMOST is connected to an output signal line, an input signal line to a gate of the first NMOST is connected to a source or a drain of the second NMOST, The drain or the source of the second NMOST is connected to an output signal line, and the gate of the second NMOST is connected to a ground voltage source.
[0017]
In the output buffer circuit according to the present invention, the drain of the first NMOST is connected to the output signal line, the input signal line to the gate of the first NMOST is connected to the source of the second NMOST, and the second NMOST is connected. Is connected to an output signal line, and the gate of the second NMOST is connected to a signal line having the opposite phase to the signal of the output signal line.
[0018]
In the output buffer circuit according to the present invention, a drain of the first NMOST is connected to an output signal line, a source of the first NMOST is connected to a drain of a second NMOST and a source of a third NMOST, and The source of the NMOST is connected to the ground voltage source, and the drain of the third NMOST is connected to the positive voltage power supply.
[0019]
BEST MODE FOR CARRYING OUT THE INVENTION
With the input protection circuit and the output buffer circuit having such a configuration, even when the potential levels of the externally applied input signal and output signal are lower than the ground voltage, the substrate voltage does not become shallow and the current consumption is reduced. In addition, the operation and characteristics of the integrated circuit device are stabilized. Further, the output buffer circuit has a small output capacity.
[0020]
【Example】
First, an input protection circuit according to a first embodiment of the present invention will be described with reference to FIG.
[0021]
The input protection circuit 1 has a configuration in which the input signal line I1 is connected to the drain of the NMOS TQn11, the gate of the NMOS TQn11 is connected to the node V11 via the resistor R11, and the source of the NMOS TQn11 is connected to the ground voltage source VSS. Here, the node V11 is a node connected to a constant voltage source having a lower potential than the ground voltage source VSS.
[0022]
When an abnormally high voltage signal such as a surge is input from the outside to the input signal line I1 of the input protection circuit, the high voltage is applied to the drain of the NMOS TQn11, the voltage of the gate of the NMOS TQn11 is raised, and the drain of the NMOS TQn11 is raised. Current flows from the source of the NMOS TQn11 connected to the ground voltage source VSS to protect the internal circuit connected to the input signal line.
[0023]
The feature of this input protection circuit is that even if the input signal line I1 has a lower potential than the ground voltage source VSS, if the potential of the node V11 is lower than the potential of the input signal line I1, the ground which is the source of the NMOS TQn11 No current flows from the voltage source VSS to the input signal line I1, which is the drain of the NMOS TQn11. Therefore, even if the substrate voltage is applied to the NMOS TQn11, the substrate current does not flow, the substrate voltage does not decrease, and the current consumption also decreases. Few.
[0024]
Next, an input protection circuit according to a second embodiment of the present invention will be described with reference to FIG.
[0025]
In the input protection circuit 1, the input signal line I2 is connected to the drain of the NMOS TQn21, the gate of the NMOS TQn21 is connected to the node V21 via the resistor R21, the source (node N21) of the NMOS TQn21 is connected to the drain of the NMOS TQn22, and the NMOS TQn22 Is connected to the ground voltage source VSS via the resistor R22, and the source of the NMOS TQn22 is connected to the ground voltage source VSS. Here, the node V21 is a node connected to a constant voltage source having a lower potential than the ground voltage source VSS.
[0026]
When an abnormally high voltage signal such as a surge is externally input to the input signal line I2 of the input protection circuit, the high voltage is applied to the drain of the NMOS TQn21, the voltage of the gate of the NMOS TQn21 is raised, and the drain of the NMOS TQn22 is raised. A high voltage is applied to the input signal line, and the voltage of the gate of the NMOS TQn22 is raised, and a current flows from the drain of the NMOS TQn21 to the source of the NMOS TQn22 connected to the ground voltage source VSS through the drain of the NMOS TQn22. Internal circuits are protected.
[0027]
The feature of this input protection circuit is that the potential of the node V21 is lower than the potential of the input signal line I2 even if the input signal line I2 has a lower potential than the ground voltage source VSS as in the first embodiment. For example, no current flows from the source of the NMOSTQn21 to the drain of the NMOSTQn21. Therefore, even when the substrate voltage is applied to the NMOSTQn21, the substrate current does not flow, the substrate voltage does not become shallow, and the current consumption is small.
[0028]
Next, an input protection circuit according to a third embodiment of the present invention will be described with reference to FIG.
[0029]
In the input protection circuit 1, the input signal line I3 is connected to the drain and gate of the NMOS TQn31, the source (node N31) of the NMOS TQn31 is connected to the drain of the NMOS TQn32, and the gate of the NMOS TQn32 is connected to the ground voltage source VSS via the resistor R31. , And the source of the NMOS TQn32 is connected to the ground voltage source VSS.
[0030]
When an abnormally high voltage signal such as a surge is input from the outside to the input signal line I3 of the input protection circuit, a high voltage is applied to the drain and gate of the NMOS TQn31, and the high voltage is applied to the drain of the NMOS TQn32. , The voltage of the gate of the NMOSTQn32 is raised, and a current flows from the drain of the NMOSTQn31 to the source of the NMOSTQn32 connected to the ground voltage source VSS through the drain of the NMOSTQn32, thereby protecting the internal circuit connected to the input signal line. You.
[0031]
The feature of this input protection circuit is that even if the input signal line I3 is at a lower potential than the ground voltage source VSS, the input signal line I3 is input to the drain and gate of the NMOS TQn31. No current flows, and therefore, even if a substrate voltage is applied to the NMOS TQn31, no substrate current flows, the substrate voltage does not become shallow, and current consumption is small. Compared to the first and second embodiments, a constant voltage source having a lower potential than the ground voltage source VSS is not required, and the same effects as in the first and second embodiments are obtained.
[0032]
Next, a first embodiment of the output buffer circuit of the present invention will be described with reference to FIG.
[0033]
In this output buffer circuit, the signal of the control signal line A4 is input to the NOT circuit that outputs the node N41, and the signal of the node N41 and the control signal line B4 is input to the AND circuit that outputs the node N42. The signal at the node N42 is input to the negation circuit that outputs the node N43, the signals of the control signal line A4 and the control signal line B4 are input to the negation circuit of the logical product that outputs the node N44, and the node N45 is output. The signal at the node N44 is input to the NOT circuit, the signal at the node N43 is input to the gate of the NMOS TQn41, the source of the NMOS TQn41 is connected to the ground voltage source VSS, the drain of the NMOS TQn41 is connected to the output terminal O4, The signal at the node N45 is input to the gate of the NMOSTQn43 and the gate of the NMOSTQn43. The drain of n42 and the drain of NMOSTQn43 are connected to the power supply voltage source VCC, the source of NMOSTQn43 is connected to the drain of NMOSTQn44, and the source of NMOSTQn42, the source of NMOSTQn44 and the gate of NMOSTQn44 are connected to the output terminal O4. .
[0034]
When an abnormally high voltage signal such as a surge is input from the outside to the output terminal O4 of the output buffer circuit, the high voltage is applied to the drain of the NMOS TQn41, the source of the NMOS TQn42 and the source of the NMOS TQn44, and the gate of the NMOS TQn41 and the NMOS TQn42 Are raised from the drain of the NMOSTQn41 to the source of the NMOSTQn41 connected to the ground voltage source VSS, and from the source of the NMOSTQn42 to the drain of the NMOSTQn42 connected to the power supply voltage VCC. A current flows from the source of the NMOSTQn44 to the drain of the NMOSTQn43 connected to the power supply voltage VCC through the source of the NMOSTQn43, and is connected to this output signal line. Internal circuit is protected being.
[0035]
The operation of the output buffer circuit will be briefly described. The signal on the control signal line A4 is a control signal at the output signal level, and the signal on the control signal line B4 is also a control signal at the output signal level. When the logical voltage of the signal on the control signal line B4 is "L", the logical voltages of the signals on the nodes N43 and N45 become "L", the NMOSTQn41, the NMOSTQn42, and the NMOSTQn43 are both off, and the output signal line (terminal) O4 is in a high impedance state. When the logic voltage of the signal on the control signal line B4 is "H", the output signal line (terminal) O4 is in the output state, and when the logic voltage of the signal on the control signal line A4 is "L", the node N43 is output. , The logic voltage of the node N45 becomes “L”, the output signal line (terminal) O4 is in the output state of the logic voltage “L”, and the logic voltage of the signal on the control signal line A4 is “H”. In some cases, the logic voltage of the node N43 is “L”, the logic voltage of the node N45 is “H”, and the output signal line (terminal) O4 is in the output state of the logic voltage “H”.
[0036]
As a feature of this output buffer circuit, when the output signal line (terminal) O4 has a lower potential than the ground voltage source VSS, a current flows through each of the NMOSTQn41 and the NMOSTQn42. However, regarding the NMOSTQn44, since the output signal line (terminal) O4 is input to the drain and the gate of the NMOSTQn44, no current flows from the source of the NMOSTQn43 to the drain of the NMOSTQn43, and thus the substrate voltage is applied to the NMOSTQn43. However, the substrate current does not flow, the substrate potential does not easily become shallow, and the current consumption is small.
[0037]
Next, a second embodiment of the output buffer circuit of the present invention will be described with reference to FIG.
[0038]
In this output buffer circuit, the signal of the control signal line A5 is input to the NOT circuit that outputs the node N51, and the signals of the node N51 and the control signal line B5 are input to the NOT circuit of the AND that outputs the node N52. Then, the signal of the node N52 is input to the negation circuit having the node N53 as an output, and the respective signals of the control signal line A5 and the control signal line B5 are input to the negation circuit of the logical product having the node N54 as the output. The signal at the node N54 is input to the negation circuit that outputs the signal N, the signal at the node N53 is input to the gate of the NMOS TQn53, the source of the NMOS TQn53 is connected to the ground voltage line VSS, and the drain of the NMOS TQn53 is the output signal line (terminal) O5. The signal of the node N55 is input to the gate of the NMOSTQn54, and the drain of the NMOSTQn54 is There is connected to the positive voltage supply VCC, a structure in which the source of NMOSTQn54 is connected to the output O5. However, the source of the NMOS TQn51 and the source of the NMOS TQn52 of the negation circuit that outputs the node N53 and the negation circuit that outputs the node N55 are the node V51 connected to the constant voltage source having a lower potential than the ground voltage source VSS. .
[0039]
When an abnormally high voltage signal such as a surge is externally input to the output signal line (terminal) O5 of the output buffer circuit, the high voltage is applied to the drain of the NMOS TQn53 and the source of the NMOS TQn54, and the gate of the NMOS TQn53 and the NMOS TQn54 And the current flows from the drain of the NMOSTQn53 to the source of the NMOSTQn53 connected to the ground voltage source VSS, and from the source of the NMOSTQn54 to the drain of the NMOSTQn54 connected to the power supply voltage source VCC. The internal circuit connected to the line (terminal) is protected.
[0040]
The operation of this output buffer circuit is the same as that of the first embodiment, and the control signal line A5 is a control signal of an output signal level, and the control signal line B5 is also a control signal of an output signal level. When the logic voltage of the signal on the control signal line B5 is "L", the output signal line (terminal) O5 enters a high impedance state. When the logic voltage of the signal on the control signal line B5 is "H", the output signal line (terminal) O5 is in the output state, and when the logic voltage of the signal on the control signal line A5 is "L", the output signal is low. The line (terminal) O5 is in the output state of the logical voltage “L”, and when the logical voltage of the signal on the control signal line A5 is “H”, the output signal line (terminal) O5 is in the output state of the logical voltage “H”. Become.
[0041]
A characteristic of this output buffer circuit is that even if the output signal line (terminal) O5 is at a lower potential than the ground voltage source VSS, the logic voltage of "L" of the signal of each gate of the NMOSTQn53 and the NMOSTQn54 is changed to the ground voltage source. Since the potential is lower than VSS (the potential of the constant voltage source node V51 lower than the ground voltage source VSS), no current flows from the source of the NMOS TQn53 to the drain of the NMOS TQn53 and from the drain of the NMOS TQn54 to the source of the NMOS TQn54. Even if a substrate voltage is applied to the NMOSTQn53 and the NMOSTQn54, no substrate current flows, the substrate potential does not easily become shallow, and current consumption is small.
[0042]
Next, a third embodiment of the output buffer circuit of the present invention will be described with reference to FIG.
[0043]
In this output buffer circuit, the signal of the control signal line A6 is input to the NOT circuit that outputs the node N61, and the signal of the node N61 and the control signal line B6 is input to the AND circuit that outputs the node N62. The signal at the node N62 is input to the negation circuit that outputs the node N63, the signals of the control signal line A6 and the control signal line B6 are input to the negation circuit of the logical product that outputs the node N64, and the node N65 is output. The signal at the node N64 is input to the NOT circuit, the node N63 is input to the gate of the NMOSTQn63, the source of the NMOSTQn63 is connected to the ground voltage source VSS, the drain of the NMOSTQn63 is connected to the output signal line (terminal) O6, The signal at the node N65 is input to the gate of the NMOSTQn64, and the drain of the NMOSTQn64 is The source of the NMOSTQn64 is connected to the output signal line (terminal) O6, the gate of the NMOSTQn65 is connected to the ground voltage source VSS, the source of the NMOSTQn65 is connected to the node N63, and the drain of the NMOSTQn65 is connected to the output signal line. (Terminal) O6, the gate of the NMOS TQn66 is connected to the ground voltage source VSS, the drain of the NMOS TQn66 is connected to the node N65, and the source of the NMOS TQn66 is connected to the output signal line (terminal) O6.
[0044]
When an abnormally high voltage signal such as a surge is externally input to the output signal line (terminal) O6 of the output buffer circuit, the high voltage is applied to the drain of the NMOS TQn63, the source of the NMOS TQn64, the drain of the NMOS TQn65, and the source of the NMOS TQn66. The voltage of the gate of the NMOSTQn63, the gate of the NMOSTQn64, the gate of the NMOSTQn65, and the gate of the NMOSTQn66 are raised. When a current flows through the drain of the NMOS TQn 64 connected to VCC, the internal circuit connected to this output signal line (terminal) is protected.
[0045]
The operation of this output buffer circuit is the same as in the first embodiment.
[0046]
As a feature of this output buffer circuit, when the output terminal O6 is at a potential lower than the ground voltage VSS, a current flows through the NMOS TQn66 and the NMOS TQn65, the nodes N63 and N65 have a potential lower than the ground voltage VSS, and the source of the NMOS TQn63 and the drain of the NMOS TQn63 In addition, current does not easily flow from the drain of the NMOS TQn64 to the source of the NMOSTQn64. Therefore, even if the substrate voltage is applied to the NMOSTQn63 and the NMOSTQn64, the substrate current does not flow, the substrate voltage does not become shallow, and the current consumption is small. The transistor size is designed so that the current flowing through the NMOSTQn66, the NMOSTQn65, the NMOSTQn62, and the NMOSTQn61 decreases. Further, the role of the NMOSTQn66 and the NMOSTQn65 in the configuration of the output buffer circuit is such that the voltage of the gate of the NMOSTQn63 (node N63) and the gate of the NMOSTQn64 (node N65) are easily raised in the case of the above-mentioned surge, and the surge is strong. .
[0047]
Next, a fourth embodiment of the output buffer circuit of the present invention will be described with reference to FIG.
[0048]
In this output buffer circuit, the signal of the control signal line A7 is input to the NOT circuit that outputs the node N71, and the signal of the node N71 and the control signal line B7 is input to the NOT circuit of the AND that outputs the node N72. The node N72 is input to the negation circuit that outputs the node N73, the signal of the control signal line A7 and the signal of the control signal line B7 are input to the AND circuit that outputs the node N74, and the node N75 is output. The signal at the node N74 is input to the negation circuit, the signal at the node N73 is input to the gate of the NMOSTQn73, the source of the NMOSTQn73 is connected to the ground voltage source VSS, and the drain of the NMOSTQn73 is connected to the output signal line (terminal) O7. , The signal of the node N75 is input to the gate of the NMOSTQn74, and the drain of the NMOSTQn74 is The source of the NMOSTQn74 is connected to the output signal line (terminal) O7, the gate of the NMOSTQn75 is connected to the node N76, the source of the NMOSTQn75 is connected to the node N73, and the drain of the NMOSTQn75 is connected to the output signal line ( The gate of the NMOSTQn76 is connected to the node N76, the drain of the NMOSTQn76 is connected to the node N75, the source of the NMOSTQn76 is connected to the output signal line (terminal) O7, and the negative circuit having the node N76 as an output. The signal of the output signal line (terminal) O7 is input to the input terminal.
[0049]
When an abnormally high voltage signal such as a surge is externally input to the output signal line (terminal) O7 of the output buffer circuit, the high voltage is applied to the drain of the NMOS TQn73 and the source of the NMOS TQn74, and the gate of the NMOS TQn73 and the NMOS TQn74. And a current flows from the drain of the NMOS TQn 73 to the source of the NMOS TQn 73 connected to the ground voltage source VSS, and from the source of the NMOS TQn 74 to the drain of the NMOS TQn 74 connected to the power supply voltage source VCC. The internal circuit to which the line (terminal) is connected is protected.
[0050]
The operation of this output buffer circuit is the same as in the first embodiment.
[0051]
As a feature of this output buffer circuit, even if the output signal line (terminal) O7 is at a lower potential than the ground voltage source VSS, the signal at the node N76 becomes a logic voltage “H”, and the nodes N73 and N75 are connected to the ground voltage source VSS. The potential becomes lower, and it is difficult for a current to flow from the source of the NMOSTQn73 to the drain of the NMOSTQn73 and from the drain of the NMOSTQn74 to the source of the NMOSTQn74. Is less likely to be shallower and consumes less current. Here, the threshold value of the negation circuit that outputs the node N76 is designed to be close to the ground voltage source VSS, and the logic voltage "H" is set only when the output signal line (terminal) O7 is lower than the ground voltage source VSS. It is to be. Actually, a design is made such that the negation circuit that outputs the node N76 and the current flowing through the NMOSTQn71 and the NMOSTQn72 are small.
[0052]
Next, a fifth embodiment of the output buffer circuit of the present invention will be described with reference to FIG.
[0053]
In this output buffer circuit, the signal of the control signal line A8 is input to the NOT circuit that outputs the node N81, and the signal of the node N81 and the control signal line B8 is input to the AND circuit that outputs the node N82. The signal at the node N82 is input to the negation circuit having the node N83 as an output, and the respective signals of the control signal line A8 and the control signal line B8 are input to the negation circuit of the logical product having the node N84 as the output. The signal at the node N84 is input to the NOT circuit, the signal at the node N83 is input to the gate of the NMOS TQn81, the source of the NMOS TQn81 is connected to the ground voltage source VSS, the drain of the NMOS TQn81 is connected to the source of the NMOS TQn83, The signal of the node N85 is input to the gate, and the drain of the NMOSTQn82 is Is connected to the power supply voltage source VCC, the source of the NMOSTQn82 is connected to the source of the NMOSTQn83, the signal of the control signal line B8 is input to the gate of the NMOSTQn83, and the drain of the NMOSTQn83 is connected to the output signal line (terminal) O8. It is.
[0054]
When an abnormally high voltage signal such as a surge is externally input to the output signal line (terminal) O8 of the output buffer circuit, the high voltage is applied to the drain of the NMOSTQn83, and the voltage of the gate of the NMOSTQn83 is raised. Further, the high voltage is applied to the drain of the NMOSTQn81 and the source of the NMOSTQn82, and the voltages of the gate of the NMOSTQn81 and the gate of the NMOSTQn82 are raised. And a current flows from the drain of the NMOSTQn83 to the drain of the NMOSTQn82 connected to the power supply voltage source VCC through the source of the NMOSTQn82, thereby being connected to the output signal line. Internal circuits are to be protected.
[0055]
The operation of this output buffer circuit is the same as in the first embodiment.
[0056]
The feature of this output buffer circuit is that the drain of the NMOSTQn81 for outputting the logic voltage "L" and the source of the NMOSTQn82 for outputting the logic voltage "H" are directly connected to the output signal line (terminal) O8. Instead, the output capacitance of the output signal line (terminal) O8 is reduced because it is connected to the output signal line (terminal) O8 via the NMOS TQn83.
[0057]
Next, a sixth embodiment of the output buffer circuit of the present invention will be described with reference to FIG.
[0058]
In this output buffer circuit, the signal of the control signal line A9 is input to a NOT circuit that outputs the node N91, and each signal of the node N91 and the control signal line B9 is input to the NOT circuit of the OR that outputs the node N92. Then, the signal of the node N92 is input to the NOT circuit that outputs the node N93, and the signals of the control signal line A9 and the control signal line B9 are input to the NOT circuit of the OR that outputs the node N94. The signal at the node N94 is input to the negation circuit that outputs the signal N, the signal at the node N93 is input to the gate of the NMOS TQn92, the source of the NMOS TQn92 is connected to the ground voltage source VSS, and the drain of the NMOS TQn92 is connected to the source of the NMOS TQn94. The signal at the node N95 is input to the gate of the NMOSTQn93, Is connected to the power supply voltage source VCC, the source of the NMOSTQn93 is connected to the source of the NMOSTQn94, the signal of the control signal line B9 is input to the negation circuit that outputs the node N96, and the node is connected to the negation circuit that outputs the node N97. The signal of N96 is input, the signal of node N97 is input to the gate of NMOSTQn94, and the drain of NMOSTQn94 is connected to the output signal line (terminal) O9. However, the source of the NMOSTQn91 of the NOT circuit that outputs the node N97 is the node V91 connected to a constant voltage source having a potential (negative voltage) lower than the ground voltage source VSS.
[0059]
When an abnormally high voltage signal such as a surge is externally input to the output signal line (terminal) O9 of the output buffer circuit, the high voltage is applied to the drain of the NMOS TQn94, and the voltage of the gate of the NMOSTQn94 is raised. Further, a high voltage is applied to the drain of the NMOSTQn92 and the source of the NMOSTQn93, and the voltages of the gate of the NMOSTQn92 and the gate of the NMOSTQn93 are raised. A current flows from the drain of the NMOSTQn94 to the drain of the NMOSTQn93 connected to the power supply voltage source VCC through the source of the NMOSTQn93, thereby being connected to this output signal line. Internal circuits are to be protected.
[0060]
The operation of this output buffer circuit is the same as in the first embodiment.
[0061]
A feature of this output buffer circuit is that the drain of the NMOS TQn 92 for outputting a signal of a logic voltage “L” and the source of the NMOS TQn 93 for outputting a signal of a logic voltage “H” are directly output signal lines (terminals). Since it is not connected to O9 but is connected to the output signal line O9 via the NMOS TQn94, the output capacitance of the output signal line (terminal) O9 is reduced. Further, even if the output signal line (terminal) O9 has a lower potential than the ground voltage source VSS, since the logic voltage of the signal “L” at the gate of the NMOS TQn94 is lower than the ground voltage source VSS, the NMOSTQn94 has a drain from the source to the drain. Even when no current flows and a substrate voltage is applied to the NMOS TQn 94, no substrate current flows, the substrate voltage does not become shallow, and current consumption is small.
[0062]
Next, a seventh embodiment of the output buffer circuit of the present invention will be described with reference to FIG.
[0063]
In this output buffer circuit, the signal of the control signal line A10 is input to the NOT circuit that outputs the node N101, and the signal of the node N101 and the signal of the control signal line B10 are input to the OR circuit that outputs the node N102. The signal of the node N102 is input to the NOT circuit that receives the input and the node N103 as an output, and the signal of the control signal line A10 and the signal of the control signal line B10 are input to the NOT circuit of the OR that outputs the node N104. The signal at the node N104 is input to the negation circuit that outputs the node N105, the signal at the node N103 is input to the gate of the NMOS TQn103, the source of the NMOS TQn103 is connected to the ground voltage source VSS, and the drain of the NMOS TQn103 is connected to the source of the NMOS TQn105. The node N is connected to the gate of the NMOSTQn104. 05, the drain of the NMOSTQn104 is connected to the positive voltage power supply VCC, the source of the NMOSTQn104 is connected to the source of the NMOSTQn105, and the signal of the control signal line B10 is input to the negation circuit that outputs the node N106. The signal at the node N106 is input to the NOT circuit that outputs N107, the signal at the node N107 is input to the gate of the NMOS TQn105, the drain of the NMOS TQn105 is connected to the output signal line (terminal) O10, and the node N107 is connected to the source of the NMOSTQn106. The NMOSTQn106 has a drain connected to an output signal line (terminal) O10, and a gate of the NMOSTQn106 to which a signal opposite in phase to the signal of the output signal line (terminal) O10 is input.
[0064]
When an abnormally high voltage signal such as a surge is externally input to the output signal line (terminal) O10 of the output buffer circuit, the high voltage is applied to the drain of the NMOS TQn105, and the voltage of the gate of the NMOS TQn105 is raised. Further, a high voltage is applied to the drain of the NMOSTQn103 and the drain of the NMOSTQn104, and the voltages of the gate of the NMOSTQn103 and the gate of the NMOSTQn104 are raised. A current flows from the drain of the NMOSTQn105 to the drain of the NMOSTQn104 connected to the power supply voltage VCC through the source of the NMOSTQn104. , An internal circuit connected to the output signal line is protected.
[0065]
The operation of this output buffer circuit is the same as in the first embodiment.
[0066]
As a feature of this output buffer circuit, the drain of the NMOS TQn103 for outputting a signal of the logic voltage "L" and the source of the NMOSTQn104 for outputting the signal of the logic voltage "H" are directly connected to the output terminal O10. However, since the output signal line (terminal) O10 is connected to the output signal line (terminal) O10 via the NMOS TQn105, the output capacitance of the output signal line (terminal) O10 is reduced. Further, even when the output signal line (terminal) O10 has a potential (negative voltage) lower than the ground voltage source VSS, the node N109 becomes the logic voltage “H”, and the gate of the NMOS TQn105 is connected to the ground of the output signal line (terminal) O10. The potential becomes lower than the voltage source VSS, and no current flows from the source to the drain of the NMOSTQn105. Even if a substrate voltage is applied to the NMOSTQn105, no substrate current flows, and the substrate voltage does not become shallow and the current consumption is small. Here, the threshold value of the negation circuit that outputs the node N109 is designed to be close to the ground voltage source VSS, and the logic voltage “H” is set only when the output signal line (terminal) O10 is at a lower potential than the ground voltage source VSS. " Actually, the current flowing through the negation circuit having the node N109 as an output and the NMOS TQn102 is designed to be small.
[0067]
【The invention's effect】
As described above, with the input protection circuit and the output buffer circuit of the present invention, even when the potential levels of the externally applied input signal and output signal are lower than the ground voltage, the substrate voltage does not become shallow, and the operation of the integrated circuit device operates. And the characteristics are stabilized and the output capacity is reduced.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first embodiment of an input protection circuit according to the present invention;
FIG. 2 is a circuit diagram showing a second embodiment of the input protection circuit of the present invention.
FIG. 3 is a circuit diagram showing a third embodiment of the input protection circuit according to the present invention;
FIG. 4 is a circuit diagram showing a first embodiment of the output buffer circuit of the present invention;
FIG. 5 is a circuit diagram showing a second embodiment of the output buffer circuit of the present invention.
FIG. 6 is a circuit diagram showing a third embodiment of the output buffer circuit according to the present invention;
FIG. 7 is a circuit diagram showing a fourth embodiment of the output buffer circuit according to the present invention;
FIG. 8 is a circuit diagram showing a fifth embodiment of the output buffer circuit of the present invention.
FIG. 9 is a circuit diagram showing a sixth embodiment of the output buffer circuit of the present invention.
FIG. 10 is a circuit diagram showing a seventh embodiment of the output buffer circuit according to the present invention;
FIG. 11 is a circuit diagram showing a conventional input protection circuit.
FIG. 12 is a circuit diagram showing a conventional output buffer circuit.
[Explanation of symbols]
I1 input signal line
V11 node
R11 resistance
Qn11 N-channel MOS transistor
VSS ground voltage source

Claims

An input signal line is connected to a drain of a first N-channel enhancement MOS transistor, a source of the first N-channel enhancement MOS transistor is connected to a drain of a second N-channel enhancement MOS transistor, and the second When the source of the N-channel enhancement MOS transistor is connected to a ground voltage source, the gate of the second N-channel enhancement MOS transistor is connected to the voltage of the ground voltage source, and the input signal line is at a negative voltage, An input protection circuit, wherein the gate of one N-channel enhancement MOS transistor has a negative voltage.