JP3569630B2 - Control circuit for semiconductor memory device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、半導体メモリ素子の制御回路に関し、特にＳＲＡＭの書込み動作及び読出し動作を制御して電力消耗を少なくすることができるように工夫した半導体メモリ素子の制御回路に関するものである。
【０００２】
【従来の技術】
一般に、ＳＲＡＭセルは、データ記憶用のフリップフロップ回路と２個のスイッチ素子で構成されていて、ワードラインにパルスを印加してセルトランジスタをターンオンさせると、ビットライン対とデータバスライン対の間にデータの伝達が可能である。 また、ＳＲＡＭは、ＤＲＡＭとは異なり、電源が印加されていればその間はフリップフロップの帰還作用により、リフレッシュ動作を行わなくても、スタティックにデータが維持される。
【０００３】
まず、図５を参照して、従来の一般的な半導体メモリ素子のＳＲＡＭを説明する。図５に示すように、従来の一般的なＳＲＡＭは、ゲートに印加されるプリチャージ信号ＰＲＥによりビットラインＢＬと反転ビットライン／ＢＬ（この明細書及び図面において、符号の前に付けられた記号「／」は、反転側（逆相側）を表す。一般に、否定を表す意味で符号の上に付すバーに相当する。）を各々プリチャージするためのプリチャージ用のＮＭＯＳトランジスタＮＭ１、ＮＭ２と、ビットラインＢＬと電源電圧ＶＤＤの間に連結されたプルアップ用のＮＭＯＳトランジスタＮＭ３と、反転ビットライン／ＢＬと電源電圧ＶＤＤの間に連結されたプルアップ用のＮＭＯＳトランジスタＮＭ４と、ビットラインＢＬと反転ビットライン／ＢＬの間に連結されたメモリセル１０と、ゲートに印加されるカラム信号ＣＯＬによりビットラインＢＬ及び反転ビットライン／ＢＬを各々選択するための選択用ＮＭＯＳトランジスタＮＭ５、ＮＭ６と、データバスラインＤＢＬと反転データバスライン／ＤＢＬの間に連結されてセンスイネーブル信号ＳＥによりメモリセル１０のデータを検知増幅するための検知増幅器（センスアンプ）２０とを具備している。
【０００４】
また、一般的な半導体メモリー素子のＳＲＡＭは、ゲートに印加される書込み信号ＷＲにより、メモリセル１０にデータを記憶する書込み動作を行う書込み用ＮＭＯＳトランジスタＮＭ７、ＮＭ８と、出力端が書込み用ＮＭＯＳトランジスタＮＭ８のドレインに連結されて、電源電圧ＶＤＤと接地ＶＳＳの間に直列接続されたＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスターＮＭ９で構成されたＣＭＯＳインバータ３０と、出力端が書込み用ＮＭＯＳトランジスタＮＭ７のドレインに連結され、入力端がＣＭＯＳインバータ３０の出力端に連結されて、電源電圧ＶＤＤと接地ＶＳＳの間に直列接続されたＰＭＯＳトランジスタＰＭ２とＮＭＯＳトランジスタＮＭ１０で構成されたＣＭＯＳインバータ４０を、さらに具備している。
【０００５】
一方、ビットラインＢＬは、プリチャージ用ＮＭＯＳトランジスタＮＭ１と選択用ＮＭＯＳトランジスタＮＭ５との間に連結され、反転ビットライン／ＢＬは、プリチャージ用ＮＭＯＳトランジスタＮＭ２と選択用ＮＭＯＳトランジスタＮＭ６との間に連結され、データバスラインＤＢＬは、選択用ＮＭＯＳトランジスタＮＭ５と書込み用ＮＭＯＳトランジスタＮＭ７との間に連結され、反転データバスライン／ＤＢＬは、選択用ＮＭＯＳトランジスタＮＭ６とライト用ＮＭＯＳトランジスタＮＭ８との間に連結されている。
【０００６】
メモリーセル１０は、電源電圧ＶＤＤと接地ＶＳＳとの間に順次接続されたＰＭＯＳトランジスタＰＭ３、記憶用ノードＮ１及びＮＭＯＳトランジスタＮＭ１１と、電源電圧ＶＤＤと接地間ＶＳＳとの間に順次接続されたＰＭＯＳトランジスタＰＭ４、記憶用ノードＮ２及びＮＭＯＳトランジスタＮＭ１２と、ゲートにワードラインＷＬが連結されて、記憶用ノードＮ１とビットラインＢＬとの間に接続されたパス用ＮＭＯＳトランジスタＮＭ１３と、ゲートにワードラインＷＬが連結されて、記憶用ノードＮ２と反転ビットライン／ＢＬとの間に接続されたパス用ＮＭＯＳトランジスタＮＭ１４とを具備している。
【０００７】
一方、メモリーセル１０のＰＭＯＳトランジスタＰＭ３及びＮＭＯＳトランジスタＮＭ１１のゲートは、各々記憶用ノードＮ２に連結され、ＰＭＯＳトランジスタＰＭ４及びＮＭＯＳトランジスタＮＭ１２のゲートは、各々記憶用ノードＮ１に連結されている。
【０００８】
次に、上記のような構造を持つ一般的な半導体メモリ素子のＳＲＡＭの動作を説明する。まず、「ハイ」レベルのプリチャージ信号ＰＲＥが印加されると、プリチャージ用ＮＭＯＳトランジスタＮＭ１は、電源電圧ＶＤＤをビットラインＢＬに印加してビットラインＢＬをプリチャージし、またプリチャージ用ＮＭＯＳトランジスタＮＭ２は、電源電圧ＶＤＤを反転ビットライン／ＢＬに印加して反転ビットライン／ＢＬをプリチャージする。
【０００９】
メモリセル１０のデータを読み出す場合には、検知増幅器２０は、「ハイ」レベルのセンスイネーブル信号を受けて、ビットラインＢＬを通して伝えられるメモリセル１０の記憶用ノードＮ１のデータと、反転ビットライン／ＢＬを通して伝えられるメモリセル１０の記憶用ノードＮ２のデータとを検知増幅して、その出力端ＤＯＵＴから出力する。そして、メモリセル１０の記憶用ノードＮ１、Ｎ２に各々データを記憶するための書込み動作を行う場合に、ゲートに印加した「ハイ」レベルのライト信号ＷＲによりターンオンされた書込み用ＮＭＯＳトランジスタＮＭ７を通してＣＭＯＳインバータ４０から出力されたデータは、メモリセル１０の記憶用ノードＮ１に記憶されて、またゲートに印加された「ハイ」レベルのライト信号ＷＲによりターンオンされた書込み用ＮＭＯＳトランジスタＮＭ８を通してＣＭＯＳインバータ３０から出力されたデータは、メモリセル１０の記憶用ノードＮ２に記憶される。この時、記憶用ノードＮ１と記憶用ノードＮ２とには、互いに反転した（逆相の）関係にあるデータが記憶される。
【００１０】
すなわち、ＣＭＯＳインバータ３０に「ロー」のレベルのデータ信号ＤＩＮが入力されると、記憶用ノードＮ１には「ロー」のレベルのデータが記憶されて、記憶用ノードＮ２には「ハイ」のレベルのデータが記憶される。これと反対に、ＣＭＯＳインバータ３０に「ハイ」のレベルのデータ信号ＤＩＮが入力されると、記憶用ノードＮ１には「ハイ」のレベルのデータが記憶されて、記憶用ノードＮ２には「ロー」のレベルのデータが記憶される。
【００１１】
次に、図６を参照して、上記のような一般的な半導体メモリ素子のＳＲＡＭの書込み動作を制御するための従来の制御回路を説明する。図６において、従来の半導体メモリ素子の制御回路は、入力端に入力されるアドレス信号ＡＤ［Ｎ−１：０］の遷移を検出してビットラインＢＬ及び反転ビットライン／ＢＬをプリチャージするためのプリチャージ信号ＰＲＥを出力するアドレス遷移検出部５０と、外部から入力される反転ライト信号／ＷＲを反転させてライト信号ＷＲを出力するインバータＩＶ１と、アドレス遷移検出部５０から出力されたプリチャージ信号ＰＲＥとワードライン信号発生部（常用される従来技術に属するものであるので、特に図示せず）から出力されたワードライン信号ＷＬ［Ｍ−１：０］に応答して反転ダミービットライン信号／Ｓ１を出力するダミービットライン部６０と、一入力端にダミービットライン部６０の反転ダミービットライン信号／Ｓ１を入力し他入力端にノアゲートＮＲ２の出力信号を入力してノア演算して、ノア演算されたノア論理値を出力するノアゲートＮＲ１を具備している。
【００１２】
また、従来の半導体メモリ素子の制御回路は、アドレス遷移検出部５０から出力されるプリチャージ信号ＰＲＥと、インバータＩＶ１の出力信号及びノアゲートＮＲ１の出力信号を、第１ないし第３の入力端に各々入力してノア演算し、メモリのＸアドレス信号を受けてデコーディングするＸデコーダ（常用される従来技術に属するものであるので、特に図示せず）をディスエーブルさせるＸデコーダディスエーブル信号ＸＤＥＣ＿ＥＮＢをバッファ部７０を通して出力するノアゲートＮＲ２と、バッファ部７０を通して伝達されたノアゲートＮＲ２の出力信号を反転させて図５の検知増幅器２０をイネーブルさせるためのセンスイネーブル信号ＳＥを出力するインバータＩＶ２をさらに具備している。バッファー部７０は、偶数個のインバータＩＶ３、ＩＶ４で構成されている。
【００１３】
そして、ワードライン信号発生部は、アドレス信号ＡＤ［Ｎ−１：０］及びＸデコーダディスエーブル信号ＸＤＥＣ＿ＥＮＢを入力して複数のワードライン信号ＷＬ［Ｍ−１：０］を出力するが、ここで、Ｘデコーダディスエーブル信号ＸＤＥＣ＿ＥＮＢが「０」である場合には、アドレス信号ＡＤ［Ｎ−１：０］に基づいてＮ個のワードライン中のいずれかの一つを選択的に「ハイ」のレバルに駆動し、Ｘデコーダディスエーブル信号ＸＤＥＣ＿ＥＮＢが「１」である場合には、ワードラインＷＬ［Ｍ−１：０］を全て「ロー」のレベルにディスエーブルさせる。
【００１４】
ここで、図８を参照してダミービットライン部６０を詳細に説明する。図８において、符号６０はダミービットライン部を示し、符号８０は半導体メモリセルアレイを示す。ダミービットライン部６０は、電源電圧ＶＤＤとダミービットラインＤＵＢＬの間にドレイン・ソース経路が接続されてプリチャージ信号ＰＲＥをゲートに入力するＮＭＯＳトランジスタＮＭ６２と、ドレイン・ソース経路がダミービットラインＤＵＢＬと接地との間に接続されて該当ワードライン信号ＷＬ［Ｍ−１：０］をゲートに入力する複数個のＮＭＯＳトランジスタＮＭ６４、ＮＭ６６、…、ＮＭ６８と、入力がダミービットラインＤＵＢＬに接続されて反転ダミービットライン信号／Ｓ１を出力するインバータＩＶ６２で構成されている。
【００１５】
上記のような構造を持つ従来の半導体メモリ素子の制御回路の動作を、以下に説明する。多数ビットのアドレス信号ＡＤ中のいずれかの一つのビットでも、ハイからローに遷移したり、ローからハイに遷移すれば、アドレス遷移検出部５０は「ハイ」レベルのプリチャージ信号ＰＲＥを出力して、その後一定の時間が経過すると、「ロー」レベルのプリチャージ信号ＰＲＥを出力する。
【００１６】
そして、アドレス信号ＡＤが再び遷移する時まで、アドレス遷移検出部５０は続けて「ロー」レベルのプリチャージ信号ＰＲＥを出力する。プリチャージ信号ＰＲＥがハイの状態ならば、ＮＭＯＳトランジスタＮＭ６２がターンオンしてダミービットラインＤＵＢＬが「ハイ」レベルにプリチャージされて、インバータＩＶ６２の出力／Ｓ１は「ロー」レベルになる。この状態でＭ個のワードラインＷＬ［Ｍ−１：０］中のいずれかの一つがハイのレベルに駆動されると、該当ＮＭＯＳトランジスタＮＭ６４、ＮＭ６６またはＮＭ６８がターンオンして、ダミービットラインＤＵＢＬは「ロー」レベルになり、インバータＩＶ６２の出力である反転ダミービットライン信号／Ｓ１は「ハイ」レベルになる。アドレス遷移検出部５０からハイの状態の信号が出力されれば、ダミービットライン部６０はローの状態の反転ダミービットライン信号／Ｓ１をノアゲートＮＲ１に出力して、ノアゲートＮＲ２は「ロー」信号を出力してノアゲートＮＲ１に帰還させて、続いてノアゲートＮＲ１は「ハイ」信号を出力する。
【００１７】
次に、従来の半導体メモリ素子の制御回路の書込み時の動作を説明する。外部から「ロー」レベルの反転ライト信号／ＷＲが入力されれば、インバータＩＶ１は「ハイ」レベルのライト信号ＷＲを出力して、バッファ部７０を通して「ロー」レベルのＸデコーダディスエーブル信号ＸＤＥＣ＿ＥＮＢが出力されて、インバータＩＶ２はハイ状態のセンスイネーブル信号ＳＥを出力する。
【００１８】
次に、図７を参照して従来の半導体メモリ素子の制御回路の読出し時の動作を説明する。図７において、／ＷＲは反転ライト信号、ＡＤはアドレス信号、ＰＲＥはプリチャージ信号、ＸＤＥＣ＿ＥＮＢはＸデコーダディスエーブル信号、ＳＥはセンスイネーブル信号、ＷＬはワードライン、／Ｓ１はダミービットライン部６０の出力信号である。
【００１９】
アドレス信号ＡＤが遷移すると、アドレス遷移検出部５０から出力されるプリチャージ信号ＰＲＥは、ローからハイのレベルになってから再びローのレベルになる。また、プリチャージ信号ＰＲＥがハイの状態の間に、バッファ部７０から出力されるＸデコーダディスエーブル信号ＸＤＥＣ＿ＥＮＢは、ハイからローのレベルに遷移し、インバータＩＶ２から出力されるセンスイネーブル信号ＳＥは、逆にローからハイのレベルに遷移する。
【００２０】
次いで、Ｘデコーダディスエーブル信号ＸＤＥＣ＿ＥＮＢがローの間に、ワードラインＷＬはローからハイの状態になって、ダミービットライン部６０から出力される信号／Ｓ１もローからハイのレベルになる。 この／Ｓ１信号がハイのレベルになれば、Ｘデコーダディスエーブル信号ＸＤＥＣ＿ＥＮＢはハイになり、順次にセンスイネーブル信号ＳＥ、ワードラインＷＬ、出力信号／Ｓ１がローのレベルになる。
【００２１】
【発明が解決しようとする課題】
しかし、上記のような従来の半導体メモリ素子の制御回路は、電流の消耗量が多くて、携帯用電子機器製品のような小型製品に使用するのは難しい問題点があった。
【００２２】
したがって、この発明は、このような従来の問題点を解決すべくなされたもので、パルスを利用して書込み動作時の電流消費量を減らすことにより、消費電力が少なくて携帯用電子機器製品等に利用するのに好都合な半導体メモリ素子の制御回路を提供することを目的とする。
【００２３】
【課題を解決するための手段】
上記の課題を解決するために、この発明の半導体メモリ素子の制御回路は、外部から入力されるアドレス信号の遷移を検出して所定期間アクティブレベルを呈するプリチャージ信号を出力するアドレス遷移検出部と、上記プリチャージ信号と複数のワードライン信号を入力し、少なくとも一つのワードライン信号がアクティブレベルを呈することに応答してダミービットライン信号を出力するダミービットライン部と、外部から入力されるライト動作の駆動信号がアクティブレベルを呈し上記プリチャージ信号がノンアクティブレベルを呈することに応答して所定のパルス幅でアクティブレベルを呈するパルス信号を発生するパルス発生部と、上記プリチャージ信号又は上記パルス信号がアクティブレベルを呈することに応答してノンアクティブレベルにリセットされ、次いで上記ダミービットライン信号がアクティブレベルに遷移することに応答してアクティブレベルに遷移するラッチ信号を形成し、当該ラッチ信号を反転させることにより、当該ラッチ信号がノンアクティブレベルを呈する間アクティブレベルを呈するセンスイネーブル信号を出力するセンスイネーブル信号発生手段と、上記ラッチ信号がノンアクティブレベルを呈すること又は上記パルス信号がアクティブレベルを呈することに応答してアクティブレベルを呈するライト信号を出力するライト信号発生手段と、上記プリチャージ信号と上記センスイネーブル信号及び上記パルス信号とを入力して、それらの内のいずれかの信号がアクティブレベルを呈することに応答してアクティブレベルを呈するＸデコーダイネーブル信号を出力するイネーブル信号発生手段とを含んで構成するものである。
【００２４】
この発明の実施例に係る半導体メモリ素子の制御回路は、ダミービットライン部の出力端と接地間に順次に直列接続されゲートに電源電圧が印加されるプリチャージ用第１ＮＭＯＳトランジスタと、ゲートにライト信号が印加されるプリチャージ用第２ＮＭＯＳトランジスターと、ゲートに電源電圧が印加されるプリチャージ用第３ＮＭＯＳトランジスターと、センスイネーブル信号を遅延させる遅延部と、センスイネーブル信号を反転させるインバータとをさらに含む。
【００２５】
【発明の実施の形態】
以下、図１〜図２を参照しながら、この発明の望ましい実施例を説明する。図１において、この発明による半導体メモリ素子の制御回路は、外部から入力されるアドレス信号の遷移を検出してプリチャージ信号ＰＲＥを出力するアドレス遷移検出部１００と、プリチャージ信号ＰＲＥと外部から伝えられたワードラインＷＬを入力してダミービットライン信号Ｓ１を出力するダミービットライン部２００と、アドレス遷移検出部１００から出力されてインバータＩＶ１００を通して一入力端に入力された反転プリチャージ信号／ＰＲＥと外部から伝えられた反転ライト信号／ＷＲとをインバータＩＶ２００を通して他入力端に入力してナンド演算してからナンド論理値を出力するナンドゲートＮＤ１と、ナンドゲートＮＤ１から出力された信号を入力してパルス信号ＰＬＳを発生するパルス発生部３００と、インバータＩＶ３００を通して反転されたダミービットライン部２００の出力信号とプリチャージ信号ＰＲＥ及びパルス信号ＰＬＳを入力してセンスイネーブル信号ＳＥを出力するセンスイネーブル発生手段４００と、センスイネーブル発生手段４００から伝えられた信号とナンドゲートＮＤ１から出力された信号及びパルス信号ＰＬＳを入力してライト信号ＷＲを出力するライト信号発生手段５００と、プリチャージ信号ＰＲＥとセンスイネーブル信号ＳＥ及びパルス信号ＰＬＳを入力してＸデコーダイネーブル信号ＸＤＥＣ＿ＥＮを出力するイネーブル信号発生手段６００を具備している。
【００２６】
この発明の実施例に係る半導体メモリ素子の制御回路は、ダミービットライン部２００の出力端と接地の間に順次に直列接続されゲートに電源電圧が印加されるプリチャージ用第１ＮＭＯＳトランジスターＮＭ１００と、ゲートにライト信号ＷＲが印加されるプリチャージ用第２ＮＭＯＳトランジスターＮＭ２００及びゲートに電源電圧が印加されるプリチャージ用第３ＮＭＯＳトランジスターＮＭ３００と、センスイネーブル信号ＳＥ１を遅延させてセンスイネーブル信号ＳＥ２を出力する遅延部７００と、センスイネーブル信号ＳＥ１を反転させるインバータＩＶ４００とをさらに具備している。
【００２７】
パルス発生部３００は、ナンドゲートＮＤ１から出力された信号を遅延させるための遅延手段３１０と、遅延手段３１０を通して遅延されて伝達された信号とナンドゲートＮＤ１から直接伝えられた信号を入力してパルス信号ＰＬＳを発生するパルス発生ゲート３２０で構成されている。
【００２８】
パルス発生部３００の遅延手段３１０は、ナンドゲートＮＤ１の出力端とパルス発生ゲート３２０の間に順次に直列接続されたインバータＩＶ３１０、ＩＶ３２０、ＩＶ３３０で構成されている。パルス発生部３００のパルス発生ゲート３２０は、一入力端が遅延手段３１０の出力端に連結され、他入力端がナンドゲートＮＤ１の出力端に連結されたノアゲートＮＲ３１０で構成されている。センスイネーブル信号発生手段４００は、一入力端がインバータＩＶ３００の出力端に連結されて他入力端がノアゲートＮＲ４２０の出力端に連結されたノアゲートＮＲ４１０と、第１入力端がノアゲートＮＲ４１０の出力端に連結され、第２入力端がアドレス遷移検出部１００の出力端に連結され、第３入力端がパルス発生部３００の出力端に連結されたノアゲートＮＲ４２０と、入力端がノアゲートＮＲ４２０の出力端に連結されたインバータＩＶ４１０で構成されている。たすき掛けされたノアゲートＮＲ４１０とノアゲートＮＲ４２０は、ラッチ回路を形成しており、一方に「ハイ」の入力があれば、そちらの出力が「ロー」になり、他方の出力が「ハイ」になって、その入力がなくなった後も、その状態を維持し、次に他方に「ハイ」の入力があって初めてその状態が反転する。ライト信号発生手段５００は、一入力端がセンスイネーブル信号発生手段４００のノアゲートＮＲ４２０の出力端に連結されて他入力端がナンドゲートＮＤ１の出力端に連結されたノアゲートＮＲ５１０と、一入力端がパルス発生部３００の出力端に連結されて他入力端がノアゲートＮＲ５１０の出力端に連結されたノアゲートＮＲ５２０と、入力端がノアゲートＮＲ５２０の出力端に連結されたインバータＩＶ５１０を具備している。
【００２９】
イネーブル信号発生手段６００は、第１入力端がアドレス遷移検出部１００の出力端に連結されて第２入力端がセンスイネーブル信号発生手段４００の出力端に連結されて第３入力端がパルス発生部３００の出力端に連結されたノアゲートＮＲ６１０と、入力端がノアゲートＮＲ６１０の出力端に連結されたインバータＩＶ６１０で構成されている。 遅延部７００は、直列接続した複数のインバータＩＶ７１０、ＩＶ７２０で構成されている。
【００３０】
上記のような構造を持つこの発明の半導体メモリ素子の制御回路の書込み時の動作を説明する。アドレス信号ＡＤが変化して、外部から「ロー」レベルの反転ライト信号／ＷＲが入力されると、アドレス遷移検出部１００は、これを検出して「ハイ」レベルにあるプリチャージ信号ＰＲＥを出力してから一定時間後に再び「ロー」レベルのプリチャージ信号ＰＲＥを出力する。反転ライト信号／ＷＲが「ロー」レベルに維持されて、プリチャージ信号ＰＲＥがハイからローのレベルに遷移されると、パルス発生部３００は、ハイのレベルのパルス信号ＰＬＳを出力してから一定時間後に再びローのレベルのパルス信号ＰＬＳを出力する。パルス信号ＰＬＳが「ハイ」のレベルにある間に、センスイネーブル発生手段４００は「ハイ」のレベルのセンスイネーブル信号ＳＥ１を出力して、続いてイネーブル信号発生手段６００は「ハイ」のレベルのＸデコーダーイネーブル信号ＸＤＥＣ＿ＥＮを出力して、また「ハイ」のレベルのセンスイネーブル信号ＳＥ１が出力されている間は、ノアゲートＮＲ４２０の出力が「ロー」のレベルにあるので、ライト信号発生手段５００は「ハイ」のレベルのライト信号ＷＲを出力する。
【００３１】
そして、ワードラインＷＬは、Ｘデコーダーイネーブル信号ＸＤＥＣ＿ＥＮとアドレス信号ＡＤとを組み合わせて作ったので、ワードラインＷＬ中のいずれかの一つは「ハイ」のレベルにあって、続いて「ハイ」状態のワードラインＷＬと「ハイ」状態のライト信号ＷＲにより、ダミービットライン部２００は、「ロー」のレベルの信号を出力する。すなわち、ダミービットライン部２００は、少なくとも一つのワードラインに対する動作がアクティブになることを認識して、「ロー」のレベルになるダミービットライン信号Ｓ１を出力する。
【００３２】
このことを、図４を参照してより具体的に説明する。図４において、符号２００はダミービットライン部を、８０は半導体メモリセルアレイを示す。
【００３３】
ダミービットライン部２００は、電源電圧ＶＤＤとダミービットラインＤＵＢＬとの間にドレイン・ソース経路が接続されてプリチャージ信号ＰＲＥをゲートに入力するＮＭＯＳトランジスタＮＭ２０２と、ドレイン・ソース経路がダミービットラインＤＵＢＬと接地との間に接続されて該当ワードライン信号ＷＬ［０、１、…、Ｍ−１］をゲートに入力する複数のＮＭＯＳトランジスタＮＭ２０４、ＮＭ２０６、…、ＮＭ２０８で構成されている。図面に示すように、ダミービットライン２００は、図６のダミービットライン６０とは逆の位相（極性）を持つダミービットライン信号Ｓ１を出力する。
【００３４】
図４を参照すれば、プリチャージ信号ＰＲＥが「ハイ」レベルになれば、ＮＭＯＳトランジスタＮＭ２０２がターンオンして、ダミービットラインＤＵＢＬはハイレベルにプリチャージされて、ダミービットライン信号Ｓ１はハイレベルになる。
【００３５】
この状態で複数のワードライン信号（ＷＬ［０、…、Ｍ−１］中の少なくとも一つがアクティブ状態になれば、該当ＮＭＯＳトランジスタＮＭ２０４、ＮＭ２０６またはＮＭ２０８がターンオンされて、ダミービットラインＤＵＢＬがプルダウンされて、ダミービットライン信号Ｓ１は「ロー」レベルになる。このように、ダミービットライン部２００から「ロー」レベルのダミービットライン信号Ｓ１が出力されると、センスイネーブル発生手段４００のノアゲートＮＲ４１０は「ロー」レベルの信号を出力して、ノアゲートＮＲ４２０は「ハイ」レベルの信号を出力するので、これによってセンスイネーブル信号発生手段４００は「ロー」レベルのセンスイネーブル信号ＳＥ１を出力して、続いて遅延部７００を通して遅延されて出力されたセンスイネーブル信号ＳＥ２は「ロー」レベルになって、イネーブル発生手段６００は「ロー」レベルのＸデコーダイネーブル信号ＸＤＥＣ＿ＥＮを出力して、また、ライト信号発生手段５００は「ロー」レベルのライト信号ＷＲを出力する。
【００３６】
従来の制御回路では、ただ外部から印加される反転ライト信号／ＷＲにだけ影響を受けるので、反転ライト信号／ＷＲの「ロー」状態が長くなれば、ライト信号ＷＲの「ハイ」状態も長くなったが、上記のようにこの発明の制御回路により発生されるライト信号ＷＲは、反転ライト信号／ＷＲの「ロー」状態が長くなっても、セルにデータを書き込んだ後はライト信号ＷＲがそれ自体で「ハイ」から「ロー」に遷移する。このようにして、ＮＭＯＳトランジスタＮＭ７、ＮＭ８がターンオフして電流経路が遮断され、電力消耗が減少する。ここで、遮断された電流経路の一つは、電源電圧ＶＤＤからプリチャージＮＭＯＳトランジスタＮＭ１またはＮＭ３、ビットラインＢＬ、ＮＭＯＳトランジスタＮＭ５、データバスラインＤＢＬ及びＮＭＯＳトランジスタＮＭ７、ＮＭ１０を経由して接地ＶＳＳまでであり、もう一つの遮断された電流経路は、電源電圧ＶＤＤからプリチャージＮＭＯＳトランジスタＮＭ２またはＮＭ４、反転ビットライン／ＢＬ、ＮＭＯＳトランジスタＮＭ６、反転データバスライン／ＤＢＬ及びＮＭＯＳトランジスタＮＭ８、ＮＭ９を経由して接地ＶＳＳまでである。
【００３７】
それに対して、この発明の制御回路では、セルにデータが書き込まれた後は、センスイネーブル信号ＳＥ２が「ロー」状態になることによって、従来の場合とは異なり、反転ライト信号／ＷＲが「ロー」状態である全区間にわたって検知増幅器が動作状態にならず、書込みを行った後の電流損失がない。
【００３８】
したがって、この発明の制御回路は、セルにデータが書き込まれたときにセルがライト状態になったことを自動的に検知してライト信号の持続時間を調節するので、電流の損失を最小限に抑えることができる。
【００３９】
次に、図２を参照しながら、この発明の半導体メモリ素子の制御回路の書込み動作を説明する。図２において、ＡＤはアドレス信号、／ＷＲは反転ライト信号、ＰＲＥはプリチャージ信号、ＰＬＳはパルス信号、ＳＥ１はセンスイネーブル信号、ＳＥ２は遅延センスイネーブル信号、ＸＤＥＣ＿ＥＮはＸデコーダイネーブル信号、ＷＬはワードライン電位、ＷＲはライト信号、Ｓ２はインバータＩＶ３００の出力信号である。
【００４０】
アドレス信号ＡＤが「ロー」から「ハイ」へ又は「ハイ」から「ろー」に遷移すると、プリチャージ信号ＰＲＥは一旦「ロー」レベルから「ハイ」レベルに変化してから再び「ロー」のレベルに戻るが、そのプリチャージ信号ＰＲＥがまず「ロー」レベルから「ハイ」レベルに変化したときに、続いて（少し遅れて）反転ライト信号／ＷＲが「ハイ」から「ロー」に遷移し、プリチャージ信号ＰＲＥが次に「ハイ」から「ロー」に遷移すると、続いて（少し遅れて）パルス信号ＰＬＳが「ロー」から「ハイ」に遷移する。
【００４１】
パルス信号ＰＬＳがローからハイに遷移したことにより、センスイネーブル信号ＳＥ１がローからハイに遷移し、続いて遅延センスイネーブル信号ＳＥ２、Ｘデコーダイネーブル信号ＸＤＥＣ＿ＥＮ及びライト信号ＷＲ等が各々ローからハイに遷移する。
【００４２】
このように、Ｘデコーダイネーブル信号ＸＤＥＣ＿ＥＮがローからハイに遷移すると、Ｘデコーダ（ロウアドレスデコーダ：従来技術につき、図示せず）をイネーブルして、指定アドレスに対応して選択されたワードラインＷＬがローからハイに遷移して、ダミービットライン部２００の後端側のインバータＩＶ３００の出力信号Ｓ２がローからハイに遷移する。このようにして、ダミービットライン部２００の出力信号がローからハイに遷移すれば、センスイネーブル信号ＳＥ１がハイからローに遷移して、続いて遅延センスイネーブル信号ＳＥ２、Ｘデコーダイネーブル信号ＸＤＥＣ＿ＥＮ及びライト信号ＷＲ等が各々ハイからローに遷移する。
【００４３】
上記のように、Ｘデコーダイネーブル信号ＸＤＥＣ＿ＥＮがハイからローに遷移すると、Ｘデコーダからの選択ワードラインＷＬはハイからローに遷移して、またダミービットライン部２００の後端側のインバータＩＶ３００の出力信号Ｓ２がハイからローに遷移する。
【００４４】
図３は、この発明の他の実施例として、小さな容量のＳＲＡＭに使用するためのこの発明の制御回路を図示したものである。図３において、小さな容量のＳＲＡＭに使用するためのこの発明の制御回路は、図１と同様に、アドレス遷移検出部１００と、ダミービットライン部２００と、ナンドゲートＮＤ１と、パルス発生部３００と、センスイネーブル発生手段４００と、ライト信号発生手段５００と、イネーブル信号発生手段６００を具備している。
【００４５】
上記の構造を持つこの発明の制御回路の実施例は、図１に示したものに比べて、ＮＭＯＳトランジスタＮＭ１００、ＮＭ２００、ＮＭ３００とインバータＩＶ７１０、ＩＶ７２０、ＩＶ４００が省略されているが、その動作は、図１で説明したものと殆ど同じであるので、詳しい説明は省略する。
【００４６】
なお、この発明は、上記の実施の形態に何ら限定されるものではなく、この発明の主旨を逸脱しない範囲で、種々の形態で実施することができるものである。
【００４７】
【発明の効果】
以上説明したように、この発明の半導体メモリ素子の制御回路は、自動的に発生させたパルスを利用することにより、セルにデータを書き込む場合にセルにデータが書き込まれたことを自動的に検知してライト信号を調節し、ライト動作時の電流損失を最小限化させることができて、したがって消費電流が少ないことを必要とする携帯用の電子機器製品等に利用するのに非常に好都合である。
【図面の簡単な説明】
【図１】この発明の実施例に係る半導体メモリ素子の制御回路を示す回路図である。
【図２】この発明の実施例に係る半導体メモリ素子の制御回路の動作を示す各部の信号の波形図である。
【図３】この発明の他の実施例に係る半導体メモリ素子の制御回路を示す回路図である。
【図４】図１及び図３におけるダミービットライン部の具体的な回路を示す回路図である。
【図５】従来の一般的な半導体メモリ素子のＳＲＡＭの構成を示す回路図である。
【図６】従来の半導体メモリ素子の制御回路を示す回路図である。
【図７】従来の半導体メモリ素子の制御回路の動作を示す各部の信号の波形図である。
【図８】図６におけるダミービットラインの具体的な回路を示す回路図である。
【符号の説明】
１００：アドレス遷移検出部、２００：ダミービットライン部、３００：パルス発生部、４００：センスイネーブル信号発生手段、５００：ライト信号発生手段、６００：イネーブル信号発生手段、７００：遅延部。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a control circuit for a semiconductor memory device, and more particularly to a control circuit for a semiconductor memory device designed to reduce power consumption by controlling a write operation and a read operation of an SRAM.
[0002]
[Prior art]
Generally, an SRAM cell includes a flip-flop circuit for data storage and two switch elements. When a pulse is applied to a word line to turn on a cell transistor, an SRAM cell is connected between a bit line pair and a data bus line pair. Data transmission. In the SRAM, unlike the DRAM, data is statically maintained during a period when power is applied without performing a refresh operation due to a feedback operation of the flip-flop.
[0003]
First, an SRAM of a general semiconductor memory device of the related art will be described with reference to FIG. As shown in FIG. 5, a conventional general SRAM uses a precharge signal PRE applied to a gate to generate a bit line BL and an inverted bit line / BL. “/” Represents an inversion side (opposite phase side; generally, it corresponds to a bar given above the sign in the meaning of negation). Precharge NMOS transistors NM1 and NM2 for precharging each , A pull-up NMOS transistor NM3 connected between the bit line BL and the power supply voltage VDD, a pull-up NMOS transistor NM4 connected between the inverted bit line / BL and the power supply voltage VDD, and a bit line BL. And the memory cell 10 connected between the inverted bit line / BL and the column signal COL applied to the gate. Select NMOS transistors NM5 and NM6 for selecting the in-BL and the inverted bit line / BL, respectively, and connected between the data bus line DBL and the inverted data bus line / DBL and the data of the memory cell 10 are sensed by the sense enable signal SE. (Sense amplifier) 20 for detecting and amplifying the signal.
[0004]
In addition, an SRAM of a general semiconductor memory element has write NMOS transistors NM7 and NM8 for performing a write operation of storing data in the memory cell 10 in response to a write signal WR applied to a gate, and a write NMOS transistor for an output terminal. A CMOS inverter 30 composed of a PMOS transistor PM1 and an NMOS transistor NM9 connected in series between the power supply voltage VDD and the ground VSS, and an output terminal connected to the drain of the write NMOS transistor NM7. And a CMOS inverter 40 having an input terminal connected to the output terminal of the CMOS inverter 30 and comprising a PMOS transistor PM2 and an NMOS transistor NM10 connected in series between the power supply voltage VDD and the ground VSS.
[0005]
Meanwhile, the bit line BL is connected between the pre-charging NMOS transistor NM1 and the selecting NMOS transistor NM5, and the inverted bit line / BL is connected between the pre-charging NMOS transistor NM2 and the selecting NMOS transistor NM6. The data bus line DBL is connected between the select NMOS transistor NM5 and the write NMOS transistor NM7, and the inverted data bus line / DBL is connected between the select NMOS transistor NM6 and the write NMOS transistor NM8. Have been.
[0006]
The memory cell 10 includes a PMOS transistor PM3, a storage node N1, and an NMOS transistor NM11 sequentially connected between the power supply voltage VDD and the ground VSS, and a PMOS transistor sequentially connected between the power supply voltage VDD and the ground VSS. The word line WL is connected to the gate of PM4, the storage node N2 and the NMOS transistor NM12, and the pass NMOS transistor NM13 connected between the storage node N1 and the bit line BL. The word line WL is connected to the gate. And a pass NMOS transistor NM14 connected between the storage node N2 and the inverted bit line / BL.
[0007]
On the other hand, the gates of the PMOS transistor PM3 and the NMOS transistor NM11 of the memory cell 10 are respectively connected to the storage node N2, and the gates of the PMOS transistor PM4 and the NMOS transistor NM12 are each connected to the storage node N1.
[0008]
Next, the operation of the SRAM of the general semiconductor memory device having the above structure will be described. First, when a "high" level precharge signal PRE is applied, the precharge NMOS transistor NM1 applies the power supply voltage VDD to the bit line BL to precharge the bit line BL, and furthermore, the precharge NMOS transistor NM1. The NM2 applies the power supply voltage VDD to the inverted bit line / BL to precharge the inverted bit line / BL.
[0009]
When reading data from the memory cell 10, the sense amplifier 20 receives the "high" level sense enable signal, and outputs the data at the storage node N1 of the memory cell 10 transmitted through the bit line BL and the inverted bit line /. The data from the storage node N2 of the memory cell 10 transmitted through the BL is sensed and amplified, and output from its output terminal DOUT. When a write operation for storing data in the storage nodes N1 and N2 of the memory cell 10 is performed, a CMOS operation is performed through the write NMOS transistor NM7 which is turned on by the "high" level write signal WR applied to the gate. The data output from the inverter 40 is stored in the storage node N1 of the memory cell 10, and is output from the CMOS inverter 30 through the write NMOS transistor NM8 which is turned on by the "high" level write signal WR applied to the gate. The output data is stored in storage node N2 of memory cell 10. At this time, the storage node N1 and the storage node N2 store data having an inverted (opposite phase) relationship with each other.
[0010]
That is, when the low-level data signal DIN is input to the CMOS inverter 30, the low-level data is stored in the storage node N1, and the high-level data is stored in the storage node N2. Is stored. Conversely, when the “high” level data signal DIN is input to the CMOS inverter 30, “high” level data is stored in the storage node N 1, and “low” is stored in the storage node N 2. Is stored.
[0011]
Next, a conventional control circuit for controlling the write operation of the SRAM of the general semiconductor memory device as described above will be described with reference to FIG. In FIG. 6, a conventional control circuit of a semiconductor memory device detects a transition of an address signal AD [N-1: 0] input to an input terminal and precharges a bit line BL and an inverted bit line / BL. , An inverter IV1 that inverts an externally input inverted write signal / WR to output a write signal WR, and a precharge output from the address transition detection unit 50. An inverted dummy bit line signal in response to a signal PRE and a word line signal WL [M-1: 0] output from a word line signal generation unit (not particularly shown because it belongs to a commonly used conventional technique). / S1 and a dummy bit line signal / S of the dummy bit line unit 60 at one input terminal. Input receives the output signal of the NOR gate NR2 other input to NOR operation and which comprises a NOR gate NR1 outputs a NOR computed NOR logic value.
[0012]
Further, the control circuit of the conventional semiconductor memory device outputs the precharge signal PRE output from the address transition detection unit 50, the output signal of the inverter IV1, and the output signal of the NOR gate NR1 to the first to third input terminals, respectively. An X-decoder disable signal XDEC_ENB for disabling an X-decoder (not shown, which belongs to a commonly used conventional technology, and which is not shown in the drawing) which receives and NOR-operates and receives and decodes an X-address signal of a memory. The NOR gate NR2 further includes a NOR gate NR2 output through the unit 70 and an inverter IV2 that inverts an output signal of the NOR gate NR2 transmitted through the buffer unit 70 and outputs a sense enable signal SE for enabling the sense amplifier 20 of FIG. I have. The buffer unit 70 includes an even number of inverters IV3 and IV4.
[0013]
The word line signal generator receives the address signal AD [N-1: 0] and the X decoder disable signal XDEC_ENB and outputs a plurality of word line signals WL [M-1: 0]. , X decoder disable signal XDEC_ENB is “0”, one of the N word lines is selectively set to “high” based on address signal AD [N−1: 0]. When the X-decoder disable signal XDEC_ENB is “1”, the word lines WL [M−1: 0] are all disabled to “Low” level.
[0014]
Here, the dummy bit line unit 60 will be described in detail with reference to FIG. 8, reference numeral 60 indicates a dummy bit line portion, and reference numeral 80 indicates a semiconductor memory cell array. The dummy bit line unit 60 includes an NMOS transistor NM62 having a drain / source path connected between the power supply voltage VDD and the dummy bit line DUBL to input the precharge signal PRE to the gate, and a drain / source path connected to the dummy bit line DUBL. A plurality of NMOS transistors NM64, NM66,..., NM68 connected to the ground and inputting the corresponding word line signal WL [M-1: 0] to the gate, and the input is connected to the dummy bit line DUBL and inverted. It comprises an inverter IV62 for outputting a dummy bit line signal / S1.
[0015]
The operation of the conventional control circuit for a semiconductor memory device having the above structure will be described below. If any one bit of the multi-bit address signal AD transitions from high to low or from low to high, the address transition detection unit 50 outputs a “high” level precharge signal PRE. Then, after a lapse of a predetermined time, a precharge signal PRE at a low level is output.
[0016]
Then, the address transition detection unit 50 continuously outputs the “low” level precharge signal PRE until the address signal AD transitions again. If the precharge signal PRE is high, the NMOS transistor NM62 is turned on and the dummy bit line DUBL is precharged to a "high" level, and the output / S1 of the inverter IV62 goes to a "low" level. In this state, if any one of the M word lines WL [M-1: 0] is driven to a high level, the corresponding NMOS transistor NM64, NM66 or NM68 is turned on, and the dummy bit line DUBL is turned on. It goes to a "low" level, and the inverted dummy bit line signal / S1 output from the inverter IV62 goes to a "high" level. When the signal in the high state is output from the address transition detection unit 50, the dummy bit line unit 60 outputs the inverted dummy bit line signal / S1 in the low state to the NOR gate NR1, and the NOR gate NR2 outputs the "low" signal. The output is fed back to the NOR gate NR1, and the NOR gate NR1 subsequently outputs a "high" signal.
[0017]
Next, the operation of the control circuit of the conventional semiconductor memory device at the time of writing will be described. When a low-level inverted write signal / WR is input from outside, the inverter IV1 outputs a high-level write signal WR, and a low-level X decoder disable signal XDEC_ENB is output through the buffer unit 70. Then, the inverter IV2 outputs the high-level sense enable signal SE.
[0018]
Next, the operation of the conventional control circuit of a semiconductor memory device at the time of reading will be described with reference to FIG. 7, / WR is an inverted write signal, AD is an address signal, PRE is a precharge signal, XDEC_ENB is an X decoder disable signal, SE is a sense enable signal, WL is a word line, and / S1 is a dummy bit line unit 60. Output signal.
[0019]
When the address signal AD transitions, the precharge signal PRE output from the address transition detection unit 50 goes from low to high and then to low again. Further, while the precharge signal PRE is in the high state, the X decoder disable signal XDEC_ENB output from the buffer unit 70 changes from high to low level, and the sense enable signal SE output from the inverter IV2 is Conversely, transition from low to high level.
[0020]
Next, while the X-decoder disable signal XDEC_ENB is low, the word line WL changes from low to high, and the signal / S1 output from the dummy bit line unit 60 also changes from low to high. When the / S1 signal goes high, the X decoder disable signal XDEC_ENB goes high, and the sense enable signal SE, word line WL, and output signal / S1 sequentially go low.
[0021]
[Problems to be solved by the invention]
However, the conventional control circuit for a semiconductor memory device has a problem that it consumes a large amount of current and is difficult to use for a small product such as a portable electronic device product.
[0022]
Therefore, the present invention has been made to solve such a conventional problem. By reducing the current consumption during a write operation using a pulse, the power consumption is reduced and portable electronic device products and the like are used. It is an object of the present invention to provide a control circuit of a semiconductor memory device which is convenient to use for a semiconductor device.
[0023]
[Means for Solving the Problems]
In order to solve the above problem, a control circuit of a semiconductor memory device according to the present invention detects a transition of an address signal input from the outside, and Show active level for a certain period An address transition detection unit that outputs a precharge signal; plural Input word line signal Outputting a dummy bit line signal in response to at least one word line signal exhibiting an active level. A dummy bit line portion, The drive signal of the write operation input from the outside shows the active level. The above precharge signal Exhibits an active level with a predetermined pulse width in response to exhibiting a non-active level A pulse generator for generating a pulse signal; Up Precharge signal Or The above pulse signal Forms a latch signal that is reset to a non-active level in response to exhibiting an active level, and then transitions to an active level in response to the dummy bit line signal transitioning to an active level, and inverts the latch signal. With this configuration, the latch signal exhibits an active level while the latch signal exhibits a non-active level. A sense enable signal generating means for outputting a sense enable signal; The latch signal exhibits an active level in response to the non-active level of the latch signal or the pulse signal exhibiting the active level. A write signal generating means for outputting a write signal; inputting the precharge signal, the sense enable signal, and the pulse signal; Exhibit an active level in response to any of those signals exhibiting an active level An enable signal generating means for outputting an X decoder enable signal. Comprise Make up.
[0024]
A control circuit of a semiconductor memory device according to an embodiment of the present invention includes a first NMOS transistor for precharging, which is sequentially connected in series between an output terminal of a dummy bit line unit and ground, and a power supply voltage is applied to a gate; A second precharge NMOS transistor to which a signal is applied; a third precharge NMOS transistor to which a power supply voltage is applied to a gate; a delay unit for delaying a sense enable signal; and an inverter for inverting the sense enable signal. .
[0025]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a preferred embodiment of the present invention will be described with reference to FIGS. In FIG. 1, a control circuit for a semiconductor memory device according to the present invention detects an address signal transition input from the outside and outputs a precharge signal PRE, and transmits a precharge signal PRE and an external signal. A dummy bit line unit 200 for receiving the word line WL and outputting a dummy bit line signal S1, an inverted precharge signal / PRE output from the address transition detection unit 100 and input to one input terminal through the inverter IV100. A NAND gate ND1 that inputs the inverted write signal / WR transmitted from the outside to the other input terminal through the inverter IV200 to perform a NAND operation and then outputs a NAND logic value, and a signal output from the NAND gate ND1 and receives a pulse signal A pulse generator 300 for generating PLS; A sense enable generating means 400 for receiving the inverted output signal of the dummy bit line unit 200 through the IV 300, the precharge signal PRE and the pulse signal PLS and outputting a sense enable signal SE, and a signal transmitted from the sense enable generating means 400 And a signal output from the NAND gate ND1 and a pulse signal PLS to input a write signal WR, and a precharge signal PRE, a sense enable signal SE and a pulse signal PLS to input an X decoder enable signal. An enable signal generating means 600 for outputting XDEC_EN is provided.
[0026]
The control circuit of the semiconductor memory device according to the embodiment of the present invention includes a first NMOS transistor NM100 for precharging, which is sequentially connected in series between the output terminal of the dummy bit line unit 200 and the ground and a power supply voltage is applied to the gate, A second pre-charging NMOS transistor NM200 having a write signal WR applied to its gate, a third pre-charging NMOS transistor NM300 having a power supply voltage applied to its gate, and a delay for delaying the sense enable signal SE1 to output a sense enable signal SE2. It further includes a unit 700 and an inverter IV400 for inverting the sense enable signal SE1.
[0027]
The pulse generator 300 receives a delay unit 310 for delaying a signal output from the NAND gate ND1, a signal delayed and transmitted through the delay unit 310, and a signal directly transmitted from the NAND gate ND1, and receives a pulse signal PLS. Is generated by a pulse generating gate 320 that generates
[0028]
The delay means 310 of the pulse generating section 300 is composed of inverters IV 310, IV 320, IV 330 sequentially connected in series between the output terminal of the NAND gate ND 1 and the pulse generating gate 320. The pulse generating gate 320 of the pulse generating unit 300 includes a NOR gate NR310 having one input terminal connected to the output terminal of the delay unit 310 and the other input terminal connected to the output terminal of the NAND gate ND1. One input terminal of the sense enable signal generating means 400 is an inverter. IV A NOR gate NR410 connected to an output terminal of the NOR gate 300 and another input terminal connected to an output terminal of the NOR gate NR420; a first input terminal connected to an output terminal of the NOR gate NR410; It comprises a NOR gate NR420 having a third input terminal connected to the output terminal of the pulse generator 300, and an inverter IV410 having an input terminal connected to the output terminal of the NOR gate NR420. The crossed NOR gate NR410 and NOR gate NR420 form a latch circuit. If one of the inputs has a “high” input, the output thereof becomes “low”, and the other output becomes “high”. The state is maintained even after the input disappears, and then the state is inverted only when the other has a "high" input. The write signal generating means 500 includes a NOR gate NR510 having one input terminal connected to the output terminal of the NOR gate NR420 of the sense enable signal generating means 400 and the other input terminal connected to the output terminal of the NAND gate ND1, and one input terminal generating a pulse. The NOR gate NR520 includes an NOR gate NR520 having an input terminal connected to an output terminal of the NOR gate NR510 and an input terminal connected to an output terminal of the NOR gate NR520.
[0029]
The enable signal generator 600 has a first input terminal connected to the output terminal of the address transition detector 100, a second input terminal connected to the output terminal of the sense enable signal generator 400, and a third input terminal connected to the pulse generator. The NOR gate NR610 includes an NOR gate NR610 connected to an output terminal of the NOR gate 300, and an inverter IV610 having an input terminal connected to an output terminal of the NOR gate NR610. The delay unit 700 includes a plurality of inverters IV710 and IV720 connected in series.
[0030]
The write operation of the control circuit of the semiconductor memory device of the present invention having the above-described structure will be described. When the address signal AD changes and a low-level inverted write signal / WR is input from outside, the address transition detection unit 100 detects this and outputs a precharge signal PRE at a high level. After a lapse of a certain period of time, the precharge signal PRE at the “low” level is output again. When the inverted write signal / WR is maintained at the “low” level and the precharge signal PRE transitions from the high level to the low level, the pulse generator 300 outputs the high level pulse signal PLS and then outputs a constant level. After a lapse of time, the low-level pulse signal PLS is output again. While the pulse signal PLS is at the "high" level, the sense enable generating means 400 outputs the "high" level sense enable signal SE1, and subsequently the enable signal generating means 600 outputs the "high" level X signal. While the decoder enable signal XDEC_EN is output and the "high" level sense enable signal SE1 is being output, the output of the NOR gate NR420 is at the "low" level. Is output.
[0031]
Since the word line WL is formed by combining the X decoder enable signal XDEC_EN and the address signal AD, one of the word lines WL is at the “high” level, and subsequently the “high” state. The word line WL and the write signal WR in the “high” state, the dummy bit line unit 200 outputs a signal of a “low” level. That is, the dummy bit line unit 200 recognizes that the operation for at least one word line becomes active, and outputs the dummy bit line signal S1 that becomes a “low” level.
[0032]
This will be described more specifically with reference to FIG. 4, reference numeral 200 denotes a dummy bit line portion, and reference numeral 80 denotes a semiconductor memory cell array.
[0033]
The dummy bit line unit 200 includes an NMOS transistor NM202 having a drain / source path connected between the power supply voltage VDD and the dummy bit line DUBL to input a precharge signal PRE to a gate, and a drain / source path connected to the dummy bit line DUBL. , And NM208 connected between the gate and the ground, and inputting the corresponding word line signal WL [0, 1,..., M-1] to the gate of the NMOS transistor NM204, NM206,. As shown in the drawing, the dummy bit line 200 outputs a dummy bit line signal S1 having a phase (polarity) opposite to that of the dummy bit line 60 of FIG.
[0034]
Referring to FIG. 4, when the precharge signal PRE goes to a "high" level, the NMOS transistor NM202 turns on, the dummy bit line DUBL is precharged to a high level, and the dummy bit line signal S1 goes to a high level. Become.
[0035]
In this state, if at least one of the word line signals (WL [0,..., M-1] becomes active, the corresponding NMOS transistor NM204, NM206 or NM208 is turned on and the dummy bit line DUBL is pulled down. When the dummy bit line signal S1 is output from the dummy bit line unit 200 at the "low" level, the NOR gate NR410 of the sense enable generating unit 400 outputs the "low" level dummy bit line signal S1. Since the NOR gate NR420 outputs a "high" level signal by outputting a "low" level signal, the sense enable signal generating means 400 outputs a "low" level sense enable signal SE1, and subsequently, Delayed and output through the delay unit 700 The sense enable signal SE2 goes low, the enable generating means 600 outputs a low-level X decoder enable signal XDEC_EN, and the write signal generating means 500 outputs a low-level write signal WR. Is output.
[0036]
In the conventional control circuit, since the "low" state of the inverted write signal / WR becomes longer, the "high" state of the write signal WR becomes longer, because it is affected only by the inverted write signal / WR externally applied. However, as described above, even if the "low" state of the inverted write signal / WR becomes longer after the data is written to the cell, the write signal WR generated by the control circuit of the present invention is not changed. It transitions from "high" to "low" by itself. In this way, the NMOS transistors NM7 and NM8 are turned off, the current path is cut off, and power consumption is reduced. Here, one of the interrupted current paths is from the power supply voltage VDD to the ground VSS via the precharge NMOS transistor NM1 or NM3, the bit line BL, the NMOS transistor NM5, the data bus line DBL and the NMOS transistors NM7 and NM10. The other interrupted current path is from the power supply voltage VDD via the precharge NMOS transistor NM2 or NM4, the inverted bit line / BL, the NMOS transistor NM6, the inverted data bus line / DBL, and the NMOS transistors NM8 and NM9. To ground VSS.
[0037]
On the other hand, in the control circuit of the present invention, after data is written to the cell, the sense enable signal SE2 is set to the "low" state, so that the inverted write signal / WR is set to the "low" state unlike the conventional case. The sense amplifier does not operate in the entire section in the "state", and there is no current loss after writing.
[0038]
Therefore, the control circuit of the present invention automatically detects that the cell is in the write state when data is written to the cell and adjusts the duration of the write signal, thereby minimizing current loss. Can be suppressed.
[0039]
Next, the write operation of the control circuit of the semiconductor memory device of the present invention will be described with reference to FIG. In FIG. 2, AD is an address signal, / WR is an inverted write signal, PRE is a precharge signal, PLS is a pulse signal, SE1 is a sense enable signal, SE2 is a delayed sense enable signal, XDEC_EN is an X decoder enable signal, and WL is a word. Line potential, WR is a write signal, and S2 is an output signal of inverter IV300.
[0040]
When the address signal AD changes from "low" to "high" or from "high" to "low", the precharge signal PRE temporarily changes from "low" level to "high" level and then changes to "low" level again. When the precharge signal PRE first changes from the "low" level to the "high" level, the (inverted) write signal / WR transitions from the "high" to the "low" (slightly later). When the precharge signal PRE subsequently transitions from “high” to “low”, the pulse signal PLS subsequently transitions from “low” to “high” (with a slight delay).
[0041]
Pulse signal P LS Changes from low to high, the sense enable signal SE1 changes from low to high, and subsequently, the delayed sense enable signal SE2, the X decoder enable signal XDEC_EN, the write signal WR, and the like each change from low to high.
[0042]
As described above, when the X decoder enable signal XDEC_EN changes from low to high, the X decoder (row address decoder: not shown in the related art, not shown) is enabled, and the word line WL selected corresponding to the designated address is enabled. The output signal S2 of the inverter IV300 on the rear end side of the dummy bit line unit 200 changes from low to high, and changes from low to high. As described above, when the output signal of the dummy bit line unit 200 changes from low to high, the sense enable signal SE1 changes from high to low, and then the delay sense enable signal SE2, the X decoder enable signal XDEC_EN, and the write The signals WR and the like each transition from high to low.
[0043]
As described above, when the X decoder enable signal XDEC_EN transitions from high to low, the selected word line WL from the X decoder transitions from high to low, and the output of the inverter IV 300 at the rear end of the dummy bit line unit 200 is output. The signal S2 transitions from high to low.
[0044]
FIG. 3 shows a control circuit of the present invention for use in a small-capacity SRAM as another embodiment of the present invention. In FIG. 3, a control circuit of the present invention for use in a small-capacity SRAM includes an address transition detection unit 100, a dummy bit line unit 200, a NAND gate ND1, a pulse generation unit 300, as in FIG. A sense enable generating means 400, a write signal generating means 500, and an enable signal generating means 600 are provided.
[0045]
In the embodiment of the control circuit of the present invention having the above structure, the NMOS transistors NM100, NM200, NM300 and the inverters IV710, IV720, IV400 are omitted as compared with the one shown in FIG. Since it is almost the same as that described in FIG. 1, the detailed description is omitted.
[0046]
It should be noted that the present invention is not limited to the above-described embodiment at all, and can be implemented in various forms without departing from the gist of the present invention.
[0047]
【The invention's effect】
As described above, the control circuit for a semiconductor memory device of the present invention automatically detects that data has been written to a cell when the data is written to the cell by using the automatically generated pulse. Therefore, the write signal can be adjusted to minimize the current loss during the write operation, and therefore, it is very convenient for use in portable electronic devices and the like that require low current consumption. is there.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a control circuit of a semiconductor memory device according to an embodiment of the present invention.
FIG. 2 is a waveform diagram of signals of respective units, showing an operation of a control circuit of the semiconductor memory device according to the embodiment of the present invention.
FIG. 3 is a circuit diagram showing a control circuit of a semiconductor memory device according to another embodiment of the present invention.
FIG. 4 is a circuit diagram showing a specific circuit of a dummy bit line unit in FIGS. 1 and 3;
FIG. 5 is a circuit diagram showing a configuration of an SRAM of a conventional general semiconductor memory device.
FIG. 6 is a circuit diagram showing a control circuit of a conventional semiconductor memory device.
FIG. 7 is a waveform diagram of signals of respective parts showing an operation of a control circuit of a conventional semiconductor memory device.
FIG. 8 is a circuit diagram showing a specific circuit of a dummy bit line in FIG. 6;
[Explanation of symbols]
100: address transition detection unit, 200: dummy bit line unit, 300: pulse generation unit, 400: sense enable signal generation unit, 500: write signal generation unit, 600: enable signal generation unit, 700: delay unit.

Claims (11)

外部から入力されるアドレス信号の遷移を検出して所定期間アクティブレベルを呈するプリチャージ信号を出力するアドレス遷移検出部と、
複数のＭＯＳトランジスタを含んでなり、上記プリチャージ信号と複数のワードライン信号を上記複数のＭＯＳトランジスタのゲートを介して入力し、少なくとも一つのワードライン信号がアクティブレベルを呈することに応答して、ノンアクティブレベルとなるダミービットライン信号を出力するダミービットライン部と、
外部から入力されるライト動作の駆動信号がアクティブレベルを呈し上記プリチャージ信号がノンアクティブレベルを呈することに応答して所定のパルス幅でアクティブレベルを呈するパルス信号を発生するパルス発生部と、
上記プリチャージ信号又は上記パルス信号がアクティブレベルを呈することに応答してノンアクティブレベルにリセットされ、次いで上記ダミービットライン信号がアクティブレベルに遷移することに応答してアクティブレベルに遷移するラッチ信号を形成するラッチ回路を含み、当該ラッチ信号を反転させることにより、当該ラッチ信号がノンアクティブレベルを呈する間アクティブレベルを呈するセンスイネーブル信号を出力するセンスイネーブル信号発生手段と、
上記ラッチ信号がノンアクティブレベルを呈すること又は上記パルス信号がアクティブレベルを呈することに応答して、半導体メモリ素子にデータを記憶するライト動作を行わせるようにアクティブレベルを呈するライト信号を出力するライト信号発生手段と、
上記プリチャージ信号、上記センスイネーブル信号及び上記パルス信号を入力して、それらの内のいずれかの信号がアクティブレベルを呈することに応答してアクティブレベルを呈するＸデコーダイネーブル信号を出力するイネーブル信号発生手段と
を備えてなる半導体メモリ素子の制御回路。An address transition detection unit that detects a transition of an externally input address signal and outputs a precharge signal that exhibits an active level for a predetermined period;
A plurality of MOS transistors, wherein the precharge signal and the plurality of word line signals are input through the gates of the plurality of MOS transistors, and in response to at least one word line signal exhibiting an active level , A dummy bit line section that outputs a dummy bit line signal that becomes a non-active level ;
A pulse generating unit that generates a pulse signal that exhibits an active level with a predetermined pulse width in response to a drive signal of a write operation input from the outside exhibiting an active level and the precharge signal exhibiting a non-active level;
A latch signal that is reset to a non-active level in response to the precharge signal or the pulse signal exhibiting an active level, and then transitions to an active level in response to a transition of the dummy bit line signal to an active level. includes a latch circuit formed by inverting the latch signal, and the sense enable signal generating means to which the latch signal to output sense enable signal exhibiting an active level while exhibiting non-active level,
In response to the latch signal exhibiting a non-active level or the pulse signal exhibiting an active level, a write that outputs a write signal exhibiting an active level so as to cause a semiconductor memory device to perform a write operation for storing data. Signal generating means;
An enable signal generating circuit that receives the precharge signal, the sense enable signal, and the pulse signal and outputs an X decoder enable signal that exhibits an active level in response to any of the signals exhibiting an active level. And a control circuit for a semiconductor memory device. 請求項１に記載の半導体メモリ素子の制御回路において、
上記パルス発生部は、そこに入力された信号を遅延させるための遅延手段と、
上記遅延手段を通して遅延されて伝えられた信号と上記入力された信号を入力して上記パルス信号を発生するパルス発生器とを含む
ことを特徴とする制御回路。The control circuit for a semiconductor memory device according to claim 1,
The pulse generator, delay means for delaying the signal input thereto,
A control circuit comprising: a signal transmitted by being delayed through the delay means; and a pulse generator which receives the input signal and generates the pulse signal. 請求項２に記載の半導体メモリ素子の制御回路において、
上記遅延手段は、その入力端と出力端の間に順次に直列接続された多数のインバータを含む
ことを特徴とする制御回路。The control circuit for a semiconductor memory device according to claim 2,
A control circuit, wherein the delay means includes a number of inverters connected in series between an input terminal and an output terminal thereof . 請求項２に記載の半導体メモリ素子の制御回路において、
上記パルス発生器は、上記パルス発生部に入力される信号と上記遅延手段から出力される信号とを入力されて上記パルス信号として出力するノアゲートを含む
ことを特徴とする制御回路。The control circuit for a semiconductor memory device according to claim 2,
The control circuit according to claim 1, wherein the pulse generator includes a NOR gate that receives a signal input to the pulse generator and a signal output from the delay unit and outputs the signal as the pulse signal . 請求項１に記載の半導体メモリ素子の制御回路であって、The control circuit for a semiconductor memory device according to claim 1, wherein:
さらに、上記ダミービットライン信号を入力されて、それを反転させた後、上記センスイネーブル信号発生手段に出力する第１インバータを含む  A first inverter which receives the dummy bit line signal, inverts the dummy bit line signal, and outputs the inverted signal to the sense enable signal generating means;
ことを特徴とする制御回路。A control circuit, characterized in that: 請求項５に記載の半導体メモリ素子の制御回路において、
上記ラッチ回路は、上記第１インバータの出力端に連結する第１入力と、第２入力を持つ第１ノアゲートと、
第１入力が上記第１ノアゲートの出力信号を受信するように結合され、第２入力が上記プリチャージ信号を受信するように結合され、第３入力が上記パルス信号を受信するように連結されて、その出力が上記第１ノアゲートの第２入力に印加される第２ノアゲートとを含む
ことを特徴とする制御回路。The control circuit of a semiconductor memory device according to claim 5 ,
The latch circuit includes a first input connected to an output terminal of the first inverter, a first NOR gate having a second input,
A first input is coupled to receive the output signal of the first NOR gate, a second input is coupled to receive the precharge signal, and a third input is coupled to receive the pulse signal. , the control circuit whose output; and a second NOR gate which is applied to the second input of the first NOR gate. 請求項１に記載の半導体メモリ素子の制御回路において、
上記ライト信号発生手段は、一入力端が上記ラッチ回路の出力信号に連結され、他入力端が上記パルス発生部の入力信号に連結された第１ノアゲートと、
一入力端が上記パルス発生部の出力端に連結され、他入力端が上記第１ノアゲートの出力端に連結された第２ノアゲートと、
入力端が上記第２ノアゲートの出力端に連結されたインバータとを含む
ことを特徴とする制御回路。The control circuit for a semiconductor memory device according to claim 1,
A first NOR gate having one input terminal connected to the output signal of the latch circuit and the other input terminal connected to an input signal of the pulse generation unit ;
First input terminal connected to the output terminal of the pulse generator, and a second NOR gate another input terminal connected to an output terminal of the first NOR gate,
A control circuit comprising: an inverter having an input connected to an output of the second NOR gate. 請求項１に記載の半導体メモリ素子の制御回路において、
上記イネーブル信号発生手段は、第１入力端が上記アドレス遷移検出部の出力端に連結され、第２入力端がセンスイネーブル信号発生手段の出力端に連結され、第３入力端がパルス発生部の出力端に連結されたノアゲートと、
入力端が上記ノアゲートの出力端に連結されたインバータとを含む
ことを特徴とする制御回路。The control circuit for a semiconductor memory device according to claim 1,
The enable signal generation means has a first input terminal connected to an output terminal of the address transition detection unit, a second input terminal connected to an output terminal of the sense enable signal generation unit, and a third input terminal connected to a pulse generation unit . A NOR gate connected to the output end,
A control circuit comprising: an input terminal connected to an output terminal of the NOR gate; 請求項１に記載の半導体メモリ素子の制御回路であって、
さらに、上記ダミービットライン部の出力端と接地間に順次に直列接続された、ゲートに電源電圧が印加されるプリチャージ用第１ＮＭＯＳトランジスタ、ゲートに上記ライト信号が印加されるプリチャージ用第２ＮＭＯＳトランジスタ、及びゲートに上記電源電圧が印加されるプリチャージ用第３ＮＭＯＳトランジスターと、
上記センスイネーブル信号を遅延させる遅延部と、
上記センスイネーブル信号を反転させるインバータと
を備えてなる制御回路。The control circuit for a semiconductor memory device according to claim 1, wherein:
Further, a first pre-charging NMOS transistor having a gate to which a power supply voltage is applied and a second pre-charging NMOS transistor having a gate applied with the write signal are sequentially connected in series between an output terminal of the dummy bit line portion and ground. A third NMOS transistor for precharging, wherein the power supply voltage is applied to a transistor and a gate;
A delay unit for delaying the sense enable signal;
A control circuit comprising: an inverter for inverting the sense enable signal. 請求項１に記載の半導体メモリ素子の制御回路において、
上記パルス発生器の出力パルス信号の一方のエッジ、すなわちパルス信号がローからハイに遷移するエッジを利用して上記ライト信号をローからハイに遷移させ、
上記パルス発生器の他方のエッジを利用せずダミービットラインの出力を上記センスイネーブル信号発生手段から受け入れて出力される信号を使用して上記ライト信号をハイからローに遷移させる
ことを特徴をする制御回路。The control circuit for a semiconductor memory device according to claim 1,
Using one edge of the output pulse signal of the pulse generator, that is, the edge of the pulse signal transitions from low to high, transition the write signal from low to high,
The output of the dummy bit line is received from the sense enable signal generating means without using the other edge of the pulse generator, and the write signal is transitioned from high to low using a signal output from the sense enable signal generating means. Control circuit. 請求項１に記載の半導体メモリ素子の制御回路において、
上記パルス発生器のパルス幅は、上記ライト信号のパルス幅に影響を与えない
ことを特徴とする制御回路。The control circuit for a semiconductor memory device according to claim 1,
A control circuit, wherein the pulse width of the pulse generator does not affect the pulse width of the write signal.
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