JP3565358B2 - Output circuit - Google Patents

Description

になり、トランジスタＱ６のベース電圧Ｖ_Ｑ６Ｂ は、次式
【数２】

になる。
またトランジスタのベース・エミツタ間電圧をＶ_ｆ とすれば、トランジスタＱ９のエミツタ電圧Ｖ_Ｑ９Ｅ は、次式
【数３】

になり、トランジスタＱ６のエミツタ電圧Ｖ_Ｑ６Ｅ は、次式
【数４】

になる。さらにトランジスタＱ５のベース電圧Ｖ_Ｑ５Ｂ は、ＧＮＤ側から２段目であることから、次式
【数５】

になる。
【０００７】
また抵抗Ｒ４に生じる電圧Ｖ_Ｒ４は、トランジスタＱ６のエミツタ電圧Ｖ_Ｑ６Ｅ とトランジスタＱ５のベース電圧Ｖ_Ｑ５Ｂ との差によつて求められ、次式
【数６】

になる。
ここで抵抗Ｒ４、Ｒ５は等しく、かつカレントミラー対（トランジスタＱ５、Ｑ８及びＱ４、Ｑ７）によつて抵抗Ｒ４、Ｒ５に流れる電流Ｉ_Ｒ４、Ｉ_Ｒ５が等しいため、抵抗Ｒ５に生じる電圧Ｖ_Ｒ５は抵抗Ｒ４に生じる電圧Ｖ_Ｒ４と等しくなる。これによりトランジスタＱ１０のベース電圧Ｖ_Ｑ１０Ｂ（すなわち駆動信号Ｖ_ｉ ）は、トランジスタＱ９のエミツタ電圧Ｖ_Ｑ９Ｅ から抵抗Ｒ５に生じる電圧Ｖ_Ｒ５を差し引いて、次式
【数７】

になる。
【０００８】
これに対して論理信号Ｖ_ｉ１が「Ｌ」レベル、論理信号Ｖ_ｉ２が「Ｈ」レベルの場合、トランジスタＱ１がオフし、トランジスタＱ３がオンするため、トランジスタＱ９のベース電圧Ｖ_Ｑ９Ｂ は、次式
【数８】

になり、トランジスタＱ６のベース電圧Ｖ_Ｑ６Ｂ は、次式
【数９】

になる。
これによりトランジスタＱ９のエミツタ電圧Ｖ_Ｑ９Ｅ は、次式
【数１０】

になり、トランジスタＱ６エミツタ電圧Ｖ_Ｑ６Ｅ は、次式
【数１１】

になる。
【０００９】
ここでトランジスタＱ５のベース電圧Ｖ_Ｑ５Ｂ は上述の（５）式のようになるため、抵抗Ｒ４に生じる電圧Ｖ_Ｒ４は、次式
【数１２】

になる。また上述のように抵抗Ｒ４、Ｒ５は等しく、かつカレントミラー対（トランジスタＱ５、Ｑ８及びＱ４、Ｑ７）によつて抵抗Ｒ４、Ｒ５に流れる電流Ｉ_Ｒ４、Ｉ_Ｒ５が等しいため、抵抗Ｒ５に生じる電圧Ｖ_Ｒ５は抵抗Ｒ４に生じる電圧Ｖ_Ｒ４と等しい。従つてトランジスタＱ１０のベース電圧Ｖ_Ｑ１０Ｂ（すなわち駆動信号Ｖ_ｉ ）は、トランジスタＱ９のエミツタ電圧Ｖ_Ｑ９Ｅ から抵抗Ｒ５に生じる電位差Ｖ_Ｒ５を差し引いて求められ、次式
【数１３】

になる。このように駆動信号生成段２は、論理信号Ｖ_ｉ１、Ｖ_ｉ２に応じて電圧レベルが±ΔＶ＋２Ｖ_ｆ の駆動信号Ｖ_ｉ を生成する。
【００１０】
一方、ＴＴＬレベル出力段３では、駆動信号Ｖ_ｉ の電圧レベルが−ΔＶ＋２Ｖ_ｆ の場合（すなわち論理信号Ｖ_ｉ１が「Ｈ」レベル、論理信号Ｖ_ｉ２が「Ｌ」レベルの場合）、トランジスタＱ１０、Ｑ１１及びＱ１２がオフする（なぜならオンするためには、駆動信号Ｖ_ｉ の電圧レベルが２Ｖ_ｆ 以上必要である）。このときトランジスタＱ１４のベース電圧Ｖ_Ｑ１４Ｂは、次式
【数１４】

になるため、２段下のトランジスタＱ１２のコレクタ電圧Ｖ_Ｑ１２Ｃは、次式
【数１５】

になる。すなわちＴＴＬレベル出力段３は、電圧レベルがＶ_ＣＣ−２Ｖ_ｆ でなる「Ｈ」レベルの論理信号Ｄ_Ｏ を出力する。
【００１１】
これに対して駆動信号Ｖ_ｉ の電圧レベルが＋ΔＶ＋２Ｖ_ｆ の場合（すなわち論理信号Ｖ_ｉ１が「Ｌ」レベル、論理信号Ｖ_ｉ２が「Ｈ」レベルの場合）、トランジスタＱ１０、Ｑ１１及びＱ１２はオンする。このときトランジスタＱ１０、Ｑ１１及びＱ１２はいづれも過大なベース電流が注入されるため飽和状態に陥る。ここでトランジスタの飽和状態におけるベース・エミツタ間電圧をＶ_{ｆ（ＳＡＴ）}（通常約０．８〔Ｖ〕）、コレクタ・エミツタ間電圧をＶ_{ＣＥ（ＳＡＴ）} （通常約 ０．２〔Ｖ〕）とすると、トランジスタＱ１０のエミツタ電圧Ｖ_Ｑ１０Ｅは、次式
【数１６】

になり、トランジスタＱ１０のコレクタ電圧Ｖ_Ｑ１０Ｃは、次式
【数１７】

になる。
【００１２】
（１７）式に示すようにトランジスタＱ１０のコレクタ電圧Ｖ_Ｑ１０Ｃが約 １．０〔Ｖ〕の場合、トランジスタＱ１３、Ｑ１４はオンすることができずオフになる（なぜならオンするためには２Ｖ_ｆ 以上の電圧レベルが必要である）。従つてトランジスタＱ１２のコレクタ電圧Ｖ_Ｑ１２Ｃは、トランジスタＱ１３、Ｑ１４側から電圧が供給されず、次式
【数１８】

になる。すなわちＴＴＬレベル出力段３は、電圧レベルがＶ_{ＣＥ（ＳＡＴ）} （＝約０．２ 〔Ｖ〕）でなる「Ｌ」レベルの論理信号Ｄ_Ｏ を出力する。
このようにしてＴＴＬ出力回路１は、論理信号Ｖ_ｉ１が「Ｈ」レベル、論理信号Ｖ_ｉ２が「Ｌ」レベルの場合、「Ｈ」レベル（＝Ｖ_ＣＣ−２Ｖ_ｆ ）の論理信号Ｄ_Ｏ を出力し、論理信号Ｖ_ｉ１が「Ｌ」レベル、論理信号Ｖ_ｉ２が「Ｈ」レベルの場合、「Ｌ」レベル（＝Ｖ_{ＣＥ（ＳＡＴ）} ）の論理信号Ｄ_Ｏ を出力する。
【００１３】
【発明が解決しようとする課題】
ところでＴＴＬ出力回路１では、上述のように論理信号Ｄ_Ｏ が「Ｌ」レベルのときトランジスタＱ１０〜Ｑ１２が飽和状態でオンしているため、論理信号Ｄ_Ｏ が「Ｌ」レベルから「Ｈ」レベルに切り換わるときトランジスタＱ１０〜Ｑ１２がオフになるのが遅れる（通常、トランジスタは飽和状態になつていると、切り換わり動作が遅れる）。このときトランジスタＱ１３、Ｑ１４は飽和状態にないためオンになるのが速く、その結果、瞬間的にトランジスタＱ１０〜Ｑ１４が全てオンになつて縦電流（すなわちＴＴＬ回路において電源Ｖ_ＣＣとＧＮＤ間に縦続接続されたトランジスタが全てオンすることにより、電源Ｖ_ＣＣとＧＮＤとが少数の抵抗で接続されて流れる不要な電流）が流れる問題がある。
またＴＴＬ出力回路１では、論理信号Ｄ_Ｏ が「Ｈ」レベルから「Ｌ」レベルに切り換わるときにもトランジスタＱ１３、Ｑ１４がオフになるのが遅れ、トランジスタＱ１０〜Ｑ１４が全てオンになつて縦電流が流れることがある。
【００１４】
このようにＴＴＬ出力回路１では、論理出力が切り換わる際に縦電流が流れて全体的に消費電流が増える問題がある。因みに、縦電流が流れて消費電流が増えると、余分な不要輻射が発生して周辺回路に悪影響を及ぼす。
またＴＴＬ出力回路１は、上述のようにトランジスタが飽和状態で動作しているため、全体的に動作が遅く、出力波形がなまる問題がある。特に、ＣＭＯＳ系の負荷を接続した場合には、定常状態で負荷電流が全くなくなるため、ＴＴＬ出力回路１は飽和状態に深く陥り、極めて動作が遅くなる。
【００１５】
本発明は以上の点を考慮してなされたもので、全体的に性能が向上した出力回路を提案しようとするものである。
【００１６】
【課題を解決するための手段】
かかる課題を解決するため本発明においては、論理入力信号Ｖ_ｉ１、Ｖ_ｉ２’に応じて所定電圧レベルの駆動信号Ｖ_ｉ１’’、Ｖ_ｉ２’’を生成する駆動信号生成手段１４と、駆動信号Ｖ_ｉ１’’、Ｖ_ｉ２’’に応じて電圧レベルがＴＴＬレベルの論理出力信号ＤＯを出力するＴＴＬレベル出力手段１２と、駆動信号が「Ｈ」レベルの場合、論理出力信号ＤＯをＴＴＬレベル出力手段１２の入力側にフイードバツクして駆動信号Ｖ_ｉ２’’の電圧レベルを下げることにより、ＴＴＬレベル出力手段１２を非飽和又は浅い飽和状態で動作させる電圧シフト手段１７とを設け、駆動信号生成手段１４は、互いに逆相でなる第１及び第２の論理入力信号Ｖ_ｉ１’、Ｖ_ｉ２’に応じて互いに逆相の第１及び第２の駆動信号Ｖ_ｉ１’’、Ｖ_ｉ２’’を生成する差動回路（Ｑ３１、Ｑ３３、Ｒ１６、Ｒ１８、Ｗ１４）と、第１及び第２の駆動信号Ｖ_ｉ１’’、Ｖ_ｉ２’’の「Ｌ」レベルを所定電圧レベルにクランプするクランプ回路１５、１６とを備えるようにした。
【００１７】
また本発明においては、論理入力信号Ｖ_ｉ１’、Ｖ_ｉ２’に応じて所定電圧レベルの駆動信号Ｖ_ｉ１’’、Ｖ_ｉ２’’を生成する駆動信号生成手段１４と、駆動信号Ｖ_ｉ１’’、Ｖ_ｉ２’’に応じて電圧レベルがＴＴＬレベルの論理出力信号Ｄ_Ｏを出力するＴＴＬレベル出力手段１２と、駆動信号が「Ｈ」レベルの場合、論理出力信号Ｄ_ＯをＴＴＬレベル出力手段１２の入力側にフイードバツクして駆動信号Ｖ_ｉ２’’の電圧レベルを下げることにより、ＴＴＬレベル出力手段１２を非飽和又は浅い飽和状態で動作させる電圧シフト手段１７とを設け、駆動信号生成手段１４は、互いに逆相でなる第１及び第２の論理入力信号Ｖ_ｉ１’、Ｖ_ｉ２’に応じて互いに逆相の第１及び第２の駆動信号Ｖ_ｉ１’’、Ｖ_ｉ２’’を生成する差動回路（Ｑ３１、Ｑ３３、Ｒ１６、Ｒ１８、Ｗ１４）と、差動回路を流れる電流Ｉ_２０を制御して第１及び第２の駆動信号Ｖ_ｉ１’’、Ｖ_ｉ２’’の「Ｌ」レベルを所定電圧レベルにクランプする電流制御回路２１とを備えるようにした。
【００１８】
また本発明においては、論理入力信号Ｖ_ｉ１’、Ｖ_ｉ２’に応じて所定電圧レベルの駆動信号Ｖ_ｉ１’’、Ｖ_ｉ２’’を生成する駆動信号生成手段１４と、駆動信号Ｖ_ｉ１’’、Ｖ_ｉ２’’に応じて電圧レベルがＴＴＬレベルの論理出力信号Ｄ_Ｏを出力するＴＴＬレベル出力手段１２と、駆動信号が「Ｈ」レベルの場合、論理出力信号Ｄ_ＯをＴＴＬレベル出力手段１２の入力側にフイードバツクして駆動信号Ｖ_ｉ２’’の電圧レベルを下げることにより、ＴＴＬレベル出力手段１２を非飽和又は浅い飽和状態で動作させる電圧シフト手段１７とを設け、ＴＴＬレベル出力手段１２は、電源電圧間（Ｖ_ＣＣ〜ＧＮＤ）に縦続接続され、かつ駆動信号Ｖ_ｉ１’’、Ｖ_ｉ２’’に応じて反転動作して接続中点から論理出力信号Ｄ_Ｏを出力する第１及び第２のトランジスタＱ３９、Ｑ４０を有し、第１のトランジスタＱ３９のベース及び又は第２のトランジスタＱ４０のベースに動作タイミングを調整するタイミング調整手段Ｒ２０、Ｒ２１を設けるようにした。
【００１９】
また本発明においては、論理入力信号Ｖ_ｉ１’、Ｖ_ｉ２’に応じて所定電圧レベルの駆動信号Ｖ_ｉ１’’、Ｖ_ｉ２’’を生成する駆動信号生成手段１４と、駆動信号Ｖ_ｉ１’’、Ｖ_ｉ２’’に応じて電圧レベルがＴＴＬレベルの論理出力信号Ｄ_Ｏを出力するＴＴＬレベル出力手段１２と、駆動信号が「Ｈ」レベルの場合、論理出力信号Ｄ_ＯをＴＴＬレベル出力手段１２の入力側にフイードバツクして駆動信号Ｖ_ｉ２’’の電圧レベルを下げることにより、ＴＴＬレベル出力手段１２を非飽和又は浅い飽和状態で動作させる電圧シフト手段１７とを設け、ＴＴＬレベル出力手段１２は、第１の駆動信号Ｖ_ｉ１’’がベースに入力され、かつコレクタが第１の電圧Ｖ_ＣＣに接続され、かつエミツタが第１の電流源Ｗ１５に接続された第１のトランジスタＱ３７と、第１の駆動信号Ｖ_ｉ１’’と逆相の第２の駆動信号Ｖ_ｉ２’’がベースに入力され、かつコレクタが第１の電圧Ｖ_ＣＣに接続された第２のトランジスタＱ３６と、ベースが第１の抵抗Ｒ２０を介して第１のトランジスタＱ３７のエミツタに接続され、コレクタが第１の電圧Ｖ_ＣＣに接続された第３のトランジスタＱ３９と、ベースが第２の抵抗Ｒ２１を介して第２のトランジスタＱ３６のエミツタに接続されると共に、第３の抵抗Ｒ２２を介して第２の電圧ＧＮＤに接続され、かつコレクタが第３のトランジスタＱ３９のエミツタに接続され、かつエミツタが第２の電圧ＧＮＤに接続された第４のトランジスタＱ４０と、一端が第４のトランジスタＱ４０のコレクタに接続され、他端が第２の電圧ＧＮＤに接続された第４の抵抗Ｒ２３とでなり、第４のトランジスタＱ４０のコレクタから論理出力信号Ｄ_Ｏを出力するようにした。
【００２０】
また電圧シフト手段１７は、ベースがコレクタに接続され、かつＴＴＬレベル出力手段１２の第２のトランジスタＱ３６のベースに接続された第５のトランジスタＱ４１と、ベースがコレクタに接続され、かつ第５のトランジスタＱ４１のエミツタに接続され、かつエミツタがＴＴＬレベル出力手段１２の第４のトランジスタＱ４０のコレクタに接続された第６のトランジスタＱ４２とでなるようにした。
【００２４】
【作用】
論理入力信号Ｖ_ｉ１ ^’ 、Ｖ_ｉ２ ^’ に応じて所定電圧レベルの駆動信号Ｖ_ｉ１ ^’’、Ｖ_ｉ２ ^’’を生成する駆動信号生成手段１４と、駆動信号Ｖ_ｉ１ ^’’、Ｖ_ｉ２ ^’’に応じて電圧レベルがＴＴＬレベルの論理出力信号Ｄ_Ｏ を出力するＴＴＬレベル出力手段１２と、駆動信号が「Ｈ」レベルの場合、論理出力信号Ｄ_Ｏ をＴＴＬレベル出力手段１２の入力側にフイードバツクして駆動信号Ｖ_ｉ２ ^’’の電圧レベルを下げることにより、ＴＴＬレベル出力手段１２を非飽和又は浅い飽和状態で動作させる電圧シフト手段１７とでなるようにしたことにより、ＴＴＬレベル出力段１２が非飽和又は浅い飽和状態で動作する。
【００２５】
また駆動信号生成手段１４は、互いに逆相でなる第１及び第２の論理入力信号Ｖ_ｉ１ ^’ 、Ｖ_ｉ２ ^’ に応じて互いに逆相の第１及び第２の駆動信号Ｖ_ｉ１ ^’’、Ｖ_ｉ２ ^’’を生成する差動回路（Ｑ３１、Ｑ３３、Ｒ１６、Ｒ１８、Ｗ１４）と、第１及び第２の駆動信号Ｖ_ｉ１ ^’’、Ｖ_ｉ２ ^’’の「Ｌ」レベルを所定電圧レベルにクランプするクランプ回路１５、１６とでなるようにしたことにより、駆動信号生成手段１４が非飽和又は浅い飽和状態で動作する。
【００２６】
また駆動信号生成手段１４は、互いに逆相でなる第１及び第２の論理入力信号Ｖ_ｉ１ ^’ 、Ｖ_ｉ２ ^’ に応じて互いに逆相の第１及び第２の駆動信号Ｖ_ｉ１ ^’’、Ｖ_ｉ２ ^’’を生成する差動回路（Ｑ３１、Ｑ３３、Ｒ１６、Ｒ１８、Ｗ１４）と、差動回路を流れる電流Ｉ_２０を制御して第１及び第２の駆動信号Ｖ_ｉ１ ^’’、Ｖ_ｉ２ ^’’の「Ｌ」レベルを所定電圧レベルにクランプする電流制御回路２１とでなるようにしたことにより、駆動信号生成手段１４が非飽和又は浅い飽和状態で動作する。
【００２７】
第１のトランジスタＱ３９のベース及び又は第２のトランジスタＱ４０のベースに動作タイミングを調整するタイミング調整手段Ｒ２０、Ｒ２１を設けるようにしたことにより、第１及び第２のトランジスタＱ３９、Ｑ４０が同時にオン動作しなくなる。
【００２９】
【実施例】
以下図面について、本発明の一実施例を詳述する。
【００３０】
図１において、１０は全体としてＴＴＬ出力回路を示し、論理信号処理段１１で互いに逆相の論理信号Ｖ_ｉ１、Ｖ_ｉ２に応じた駆動信号Ｖ_ｉ１ ^’’、Ｖ_ｉ２ ^’’を生成し、当該駆動信号Ｖ_ｉ１ ^’’、Ｖ_ｉ２ ^’’でＴＴＬレベル出力段１２を駆動してＴＴＬレベルの論理信号Ｄ_Ｏ を出力する。
この場合、論理信号処理段１１は、論理信号Ｖ_ｉ１、Ｖ_ｉ２に応じて所定電圧レベルの互いに逆相の論理信号Ｖ_ｉ１ ^’ 、Ｖ_ｉ２ ^’ を生成する論理信号生成段１３と、論理信号Ｖ_ｉ１ ^’ 、Ｖ_ｉ２ ^’ に応じて所定電圧レベルの駆動信号Ｖ_ｉ１ ^’’、Ｖ_ｉ２ ^’’を生成する駆動信号生成段１４とによつて構成されている。
【００３１】
ここで論理信号生成段１３は論理信号Ｖ_ｉ１、Ｖ_ｉ２の入力段として差動対を形成するトランジスタＱ２１、Ｑ２４を有し、当該トランジスタＱ２１、Ｑ２４のベースにそれぞれ論理信号Ｖ_ｉ１、Ｖ_ｉ２が入力されている。このトランジスタＱ２１、Ｑ２４のコレクタはそれぞれ抵抗Ｒ１１、Ｒ１３を介してトランジスタＱ２３のエミツタに接続され、トランジスタＱ２１、Ｑ２４のエミツタは共にトランジスタＱ２２、抵抗Ｒ１２及び電源Ｖ_５ （＝Ｖ_ｆ ＋０．２ 〔Ｖ〕）でなる電流源Ｗ１１に接続されている。この場合、トランジスタＱ２３のベースは電源Ｖ_４ （＝４Ｖ_ｆ ）に接続され、コレクタは電源Ｖ_ＣＣに接続されている。
またトランジスタＱ２１、Ｑ２４のコレクタはそれぞれエミツタフオロアを形成するトランジスタＱ２７、Ｑ２５のベースに接続されている。このトランジスタＱ２５のコレクタは電源Ｖ_ＣＣに接続され、エミツタはトランジスタＱ２６、抵抗Ｒ１４及び電源Ｖ_５ （＝Ｖ_ｆ ＋０．２ 〔Ｖ〕）でなる電流源Ｗ１２に接続されている。同様に、トランジスタＱ２７のコレクタは電源Ｖ_ＣＣに接続され、エミツタはトランジスタＱ２８、抵抗Ｒ１５及び電源Ｖ_５ （＝Ｖ_ｆ ＋０．２ 〔Ｖ〕）でなる電流源Ｗ１３に接続されている。
【００３２】
これに対して駆動信号生成段１４は論理信号Ｖ_ｉ１ ^’ 、Ｖ_ｉ２ ^’ の入力段として差動対を形成するトランジスタＱ３１、Ｑ３３を有し、当該トランジスタＱ３１、Ｑ３３のベースにそれぞれ論理信号Ｖ_ｉ１ ^’ 、Ｖ_ｉ２ ^’ が入力されている。このトランジスタＱ３１、Ｑ３３のエミツタは共にトランジスタＱ３２、抵抗Ｒ１７及び電源Ｖ_５ （＝Ｖ_ｆ ＋０．２ 〔Ｖ〕）でなる電流源Ｗ１４に接続され、コレクタはそれぞれ抵抗Ｒ１６、Ｒ１８を介して電源Ｖ_ＣＣに接続されている（すなわちトランジスタＱ３１、Ｑ３３、抵抗Ｒ１６、Ｒ１８及び電流源Ｗ１４は差動回路を形成している）。またトランジスタＱ３１のコレクタにはトランジスタＱ２９、Ｑ３０でなるクランプ回路１５が接続され、トランジスタＱ３３のコレクタにはトランジスタＱ３４、Ｑ３５でなるクランプ回路１６が接続されている。この場合、クランプ回路１５、１６の一端（すなわちトランジスタＱ３０、Ｑ３４のベース）はそれぞれ電源Ｖ_３ （＝ ３．５Ｖ_ｆ ）に接続されており、これによりトランジスタＱ３１、Ｑ３３のコレクタ電圧Ｖ_Ｑ３１Ｃ、Ｖ_Ｑ３３Ｃは「Ｌ」レベルのときでも １．５Ｖ_ｆ にクランプされる。
【００３３】
一方、ＴＴＬレベル出力段１２は駆動信号Ｖ_ｉ１ ^’’、Ｖ_ｉ２ ^’’の入力段としてトランジスタＱ３７、Ｑ３６を有し、当該トランジスタＱ３７、Ｑ３６のベースに駆動信号Ｖ_ｉ１ ^’’、Ｖ_ｉ２ ^’’が入力されている。
このトランジスタＱ３７のコレクタは電源Ｖ_ＣＣに接続され、エミツタはトランジスタＱ３８、抵抗Ｒ１９及び電源Ｖ_５ （＝Ｖ_ｆ ＋０．２ 〔Ｖ〕）でなる電流源Ｗ１５に接続されると共に、抵抗Ｒ２０を介してハイレベル出力段（「Ｈ」レベルの論理信号Ｄ_Ｏ を出力する際にオンする）を形成するトランジスタＱ３９のベースに接続されている。またトランジスタＱ３６のコレクタは電源Ｖ_ＣＣに接続され、エミツタは抵抗Ｒ２１を介してローレベル出力段（「Ｌ」レベルの論理信号Ｄ_Ｏ を出力する際にオンする）を形成するトランジスタＱ４０のベースに接続されている。
この場合、トランジスタＱ３９、Ｑ４０のベース前段にそれぞれ抵抗Ｒ２０、Ｒ２１を設けることにより、トランジスタＱ３９、Ｑ４０の動作タイミングが調整され、トランジスタＱ３９、Ｑ４０が同時にオンしないようになされている。
【００３４】
上述のハイレベル出力段を形成するトランジスタＱ３９のコレクタは電源Ｖ_ＣＣに接続され、エミツタは上述のローレベル出力段を形成するトランジスタＱ４０のコレクタに接続されている。そしてローレベル出力段を形成するトランジスタＱ４０のエミツタはＧＮＤに接続され、ベースは抵抗Ｒ２２を介してＧＮＤに接続されている。
またトランジスタＱ４０のコレクタは抵抗Ｒ２３を介してＧＮＤに接続されており、これによりＣＭＯＳ系の負荷素子を接続した場合にコレクタ電圧Ｖ_Ｑ４０Ｃの「Ｈ」レベルが無用に高くならないようになされている。
【００３５】
またトランジスタＱ４０のコレクタはトランジスタＱ４１、Ｑ４２でなる電圧シフト回路１７を介してトランジスタＱ３６のベースに接続されている（すなわちＴＴＬレベル出力段１２の出力は電圧シフト回路１７によつて入力にフイードバツクされている）。トランジスタＱ４１のベースはコレクタに接続されると共に、トランジスタＱ３６のベースに接続され、エミツタはトランジスタＱ４２のベース及びコレクタに接続されており、またトランジスタＱ４２のエミツタはトランジスタＱ４０のコレクタに接続されている。このように接続されたトランジスタＱ４１、Ｑ４２はそれぞれダイオードとして動作し、駆動信号Ｖ_ｉ２ ^’’が「Ｈ」レベルのときトランジスタＱ３６のベース電圧Ｖ_Ｑ３６Ｂを引き下げるようになされている。
【００３６】
ここでこのように構成されるＴＴＬ出力回路１０の動作について以下に説明する。論理信号生成段１３において、論理信号Ｖ_ｉ１が「Ｈ」レベル、論理信号Ｖ_ｉ２が「Ｌ」レベルになると、トランジスタＱ２１がオン、トランジスタＱ２４がオフする。このときトランジスタＱ２３のエミツタ電圧Ｖ_Ｑ２３Ｅは、ベースに電源Ｖ_４ （＝４Ｖ_ｆ ）が接続されているため、次式
【数１９】

になつている。このため差動対（トランジスタＱ２１、Ｑ２２）の出力論理振幅（すなわち負荷抵抗Ｒ１１又はＲ１３に生じる電圧）をΔＶとすれば、トランジスタＱ２７のベース電圧Ｖ_Ｑ２７Ｂは、次式
【数２０】

になり、トランジスタＱ２５のベース電圧Ｖ_Ｑ２５Ｂは、次式
【数２１】

になる。従つてトランジスタＱ２７のエミツタ電圧Ｖ_Ｑ２７Ｅ（すなわち論理信号Ｖ_ｉ１ ^’ ）は、次式
【数２２】

になり、トランジスタＱ２５のエミツタ電圧Ｖ_Ｑ２５Ｅ（すなわち論理信号Ｖ_ｉ２ ^’ ）は、次式
【数２３】

になる。
【００３７】
これに対して論理信号Ｖ_ｉ１が「Ｌ」レベル、論理信号Ｖ_ｉ２が「Ｈ」レベルになると、トランジスタＱ２１がオフ、トランジスタＱ２４がオンするため、トランジスタＱ２７のベース電圧Ｖ_Ｑ２７Ｂは、次式
【数２４】

になり、トランジスタＱ２５のベース電圧Ｖ_Ｑ２５Ｂは、次式
【数２５】

になる。従つてトランジスタＱ２７のエミツタ電圧Ｖ_Ｑ２７Ｅ（すなわち論理信号Ｖ_ｉ１ ^’ ）は、次式
【数２６】

になり、トランジスタＱ２５のエミツタ電圧Ｖ_Ｑ２５Ｅ（すなわち論理信号Ｖ_ｉ２ ^’ ）は、次式
【数２７】

になる。このようにして論理信号生成段１３は、論理信号Ｖ_ｉ１が「Ｈ」レベル、論理信号Ｖ_ｉ２が「Ｌ」レベルの場合、「Ｌ」レベル（＝２Ｖ_ｆ −ΔＶ）の論理信号Ｖ_ｉ１ ^’ と「Ｈ」レベル（＝２Ｖ_ｆ ）の論理信号Ｖ_ｉ２ ^’ を出力し、論理信号Ｖ_ｉ１が「Ｌ」レベル、論理信号Ｖ_ｉ２が「Ｈ」レベルの場合、「Ｈ」レベル（＝２Ｖ_ｆ ）の論理信号Ｖ_ｉ１ ^’ と「Ｌ」レベル（＝２Ｖ_ｆ −ΔＶ）の論理信号Ｖ_ｉ２ ^’ を出力する。
【００３８】
ここで駆動信号生成段１４において、論理信号Ｖ_ｉ１ ^’ が「Ｌ」レベル（＝２Ｖ_ｆ −ΔＶ）、論理信号Ｖ_ｉ２ ^’ が「Ｈ」レベル（＝２Ｖ_ｆ ）になると、トランジスタＱ３３がオフし、トランジスタＱ３１がオンする。このためトランジスタＱ３３のコレクタ電圧Ｖ_Ｑ３３Ｃ（すなわち駆動信号Ｖ_ｉ１ ^’’）は、次式
【数２８】

になり、トランジスタＱ３１のコレクタ電圧Ｖ_Ｑ３１Ｃ（すなわち駆動信号Ｖ_ｉ２ ^’’）は、クランプ回路１５でクランプされているため、次式
【数２９】

になる。
【００３９】
これに対して論理信号Ｖ_ｉ１ ^’ が「Ｈ」レベル、論理信号Ｖ_ｉ２ ^’ が「Ｌ」レベルになると、トランジスタＱ３３がオンし、トランジスタＱ３１がオフする。従つてトランジスタＱ３３のコレクタ電圧Ｖ_Ｑ３３Ｃ（すなわち駆動信号Ｖ_ｉ１ ^’’）は、クランプ回路１６でクランプされているため、次式
【数３０】

になり、トランジスタＱ３１のコレクタ電圧Ｖ_Ｑ３１Ｃ（すなわち駆動信号Ｖ_ｉ２ ^’’）は、次式
【数３１】

になる。
このように駆動信号生成段１４は、論理信号Ｖ_ｉ１ ^’ が「Ｌ」レベル（＝２Ｖ_ｆ −ΔＶ）、論理信号Ｖ_ｉ２ ^’ が「Ｈ」レベル（＝２Ｖ_ｆ ）になると、「Ｈ」レベル（＝Ｖ_ＣＣ）の駆動信号Ｖ_ｉ１ ^’’と「Ｌ」レベル（＝１．５ Ｖ_ｆ ）の駆動信号Ｖ_ｉ２ ^’’を出力し、論理信号Ｖ_ｉ１ ^’ が「Ｈ」レベル（＝２Ｖ_ｆ ）、論理信号Ｖ_ｉ２ ^’ が「Ｌ」レベル（＝２Ｖ_ｆ −ΔＶ）になると、「Ｌ」レベル（＝１．５ Ｖ_ｆ ）の駆動信号Ｖ_ｉ１ ^’’と「Ｈ」レベル（＝Ｖ_ＣＣ）の駆動信号Ｖ_ｉ２ ^’’を出力する。
【００４０】
因みに、トランジスタＱ３１、Ｑ３３のエミツタ電圧Ｖ_Ｑ３１Ｅ、Ｖ_Ｑ３３Ｅは、次式
【数３２】

になり、トランジスタＱ３１、Ｑ３３のコレクタ電圧Ｖ_Ｑ３１Ｃ、Ｖ_Ｑ３３Ｃの「Ｌ」レベルは（２９）、（３０）式に示すように１．５ Ｖ_ｆ になるため、トランジスタＱ３１、Ｑ３３は飽和状態にならない。またトランジスタＱ３２のエミツタ電圧Ｖ_Ｑ３２Ｅは、ベースに電源Ｖ_５ （＝Ｖ_ｆ ＋０．２ 〔Ｖ〕）が接続されているため、次式
【数３３】

になり、コレクタ電圧Ｖ_Ｑ３２Ｃは、次式
【数３４】

になるため、トランジスタＱ３２は同様に飽和状態にならない。さらにトランジスタＱ３１、Ｑ３３のコレクタ電圧Ｖ_Ｑ３１Ｃ、Ｖ_Ｑ３３Ｃの「Ｌ」レベルは（２９）、（３０）式に示すように１．５ Ｖ_ｆ になるため、電源Ｖ_ＣＣの変動に対しても影響を受けない。
【００４１】
ここでＴＴＬレベル出力段１２において、駆動信号Ｖ_ｉ１ ^’’が「Ｈ」レベル（＝Ｖ_ＣＣ）、駆動信号Ｖ_ｉ２ ^’’が「Ｌ」レベル（＝１．５ Ｖ_ｆ ）になると、トランジスタＱ３７、Ｑ３６がそれぞれオンする。この場合、トランジスタＱ３６のエミツタ電圧Ｖ_Ｑ３６Ｅが、次式
【数３５】

になるため、トランジスタＱ４０はオフする。
またトランジスタＱ３７のエミツタ電圧Ｖ_Ｑ３７Ｅは、次式
【数３６】

になる。この場合、抵抗Ｒ２０にほとんど電流が流れないため、トランジスタＱ３９のベース電圧Ｖ_Ｑ３９ＢはトランジスタＱ３７のエミツタ電圧Ｖ_Ｑ３７Ｅと等しく、次式
【数３７】

になる。従つてトランジスタＱ３９がオンすることにより、トランジスタＱ４０のコレクタ電圧Ｖ_Ｑ４０Ｃ（すなわち論理信号Ｄ_Ｏ ）は、次式
【数３８】

になる。すなわちＴＴＬレベル出力段１２は、電圧レベルがＶ_ＣＣ−２Ｖ_ｆ でなる「Ｈ」レベルの論理信号Ｄ_Ｏ を出力する。
このとき駆動信号Ｖ_ｉ２ ^’’（すなわちトランジスタＱ３６のベース電圧Ｖ_Ｑ３６Ｂ）は、次式
【数３９】

であるため、トランジスタＱ４１、Ｑ４２は逆バイアスになり、オフになる。
【００４２】
これに対して駆動信号Ｖ_ｉ１ ^’’が「Ｌ」レベル（＝１．５ Ｖ_ｆ ）、駆動信号Ｖ_ｉ２ ^’’が「Ｈ」レベル（＝Ｖ_ＣＣ）になると、トランジスタＱ３７、Ｑ３６がそれぞれオンする。この場合、トランジスタＱ３９のベース電圧Ｖ_Ｑ３９Ｂが、次式
【数４０】

になるため、トランジスタＱ３９はオフする。またトランジスタＱ３６のエミツタ電圧Ｖ_Ｑ３６Ｅが、次式
【数４１】

になるため、トランジスタＱ４０はオンする。
【００４３】
このとき駆動信号Ｖ_ｉ２ ^’’（すなわちトランジスタＱ３６のベース電圧Ｖ_Ｑ３６Ｂ）は、次式
【数４２】

であるため、トランジスタＱ４１、Ｑ４２に順バイアスがかかつてトランジスタＱ４０のコレクタ電圧Ｖ_Ｑ４０Ｃ（すなわち論理信号Ｄ_Ｏ ）が一瞬、次式
【数４３】

になる。しかしながらこの場合、トランジスタＱ４１、Ｑ４２が順バイアスによつてオンすることにより、抵抗Ｒ１６に電流が流れ、トランジスタＱ３６のベース電圧Ｖ_Ｑ３６Ｂは下がる。
【００４４】
その結果最終的には、トランジスタＱ４０のベース電圧Ｖ_Ｑ４０Ｂは、次式
【数４４】

になり、トランジスタＱ３６のエミツタ電圧Ｖ_Ｑ３６Ｅは、次式
【数４５】

になり、トランジスタＱ３６のベース電圧Ｖ_Ｑ３６Ｂは、次式
【数４６】

になり、トランジスタＱ４０のコレクタ電圧Ｖ_Ｑ４０Ｃ（すなわち論理信号Ｄ_Ｏ ）は、次式
【数４７】

になる。かくしてＴＴＬレベル出力段１２は、電圧レベルがＶ_ｆ ×Ｒ２１／Ｒ２２でなる「Ｌ」レベルの論理信号Ｄ_Ｏ を出力する。
【００４５】
この場合、トランジスタＱ４０のベースを抵抗Ｒ２２を介してＧＮＤに接続したことにより抵抗Ｒ２１に電流が流れ、その結果、（４５）及び（４７）式に示すように、トランジスタＱ４０のコレクタに抵抗Ｒ２１に生じる電圧Ｖ_Ｒ２１ と等しい電圧が発生する。すなわち抵抗Ｒ２１、Ｒ２２を設けたことにより、電圧シフト回路１７が動作したとき、論理信号Ｄ_Ｏ の電圧レベルが抵抗Ｒ２１に発生する電圧Ｖ_Ｒ２１ になる。また上述のようにトランジスタＱ３６のベース電圧Ｖ_Ｑ３６ＢがトランジスタＱ４１、Ｑ４２でなる電圧シフト回路１７によつて下がるため、トランジスタＱ３６、Ｑ４０は飽和状態にならない。
【００４６】
このようにしてＴＴＬレベル出力段１２は、駆動信号Ｖ_ｉ１ ^’’が「Ｈ」レベル（＝Ｖ_ＣＣ）、駆動信号Ｖ_ｉ２ ^’’が「Ｌ」レベル（＝１．５ Ｖ_ｆ ）になると、「Ｈ」レベル（＝Ｖ_ＣＣ−２Ｖ_ｆ ）の論理信号Ｄ_Ｏ を出力し、駆動信号Ｖ_ｉ１ ^’’が「Ｌ」レベル（＝１．５ Ｖ_ｆ ）、駆動信号Ｖ_ｉ２ ^’’が「Ｈ」レベル（＝Ｖ_ＣＣ）になると、「Ｌ」レベル（＝Ｖ_ｆ ×Ｒ２１／Ｒ２２）の論理信号Ｄ_Ｏ を出力する。
すなわちＴＴＬ出力回路１０としては、論理信号Ｖ_ｉ１が「Ｈ」レベル、論理信号Ｖ_ｉ２が「Ｌ」レベルの場合、「Ｈ」レベル（＝Ｖ_ＣＣ−２Ｖ_ｆ ）の論理信号Ｄ_Ｏ を出力し、論理信号Ｖ_ｉ１が「Ｌ」レベル、論理信号Ｖ_ｉ２が「Ｈ」レベルの場合、「Ｌ」レベル（＝Ｖ_ｆ ×Ｒ２１／Ｒ２２）の論理信号Ｄ_Ｏ を出力する。
【００４７】
以上の構成において、ＴＴＬ出力回路１０では飽和状態で動作するトランジスタがないため、動作速度が速くなり、出力波形も極めて急峻になる。また論理信号Ｄ_Ｏ が「Ｌ」レベルから「Ｈ」レベルに切り換わるとき、抵抗Ｒ２０とトランジスタＱ３９の入力容量で定まる時定数によつてトランジスタＱ３９のオンよりもトランジスタＱ４０のオフが速くなるため、トランジスタＱ３９、Ｑ４０が同時にオンになることがなく、縦電流が流れることはない。さらに論理信号Ｄ_Ｏ が「Ｈ」レベルから「Ｌ」レベルに切り換わるとき、抵抗Ｒ２１とトランジスタＱ４０の入力容量で定まる時定数によつてトランジスタＱ４０のオンよりもトランジスタＱ３９のオフが速いため、トランジスタＱ３９、Ｑ４０が同時にオンになることがなく、縦電流が流れることはない。さらにＴＴＬ出力回路１０では、抵抗Ｒ２３を出力側に設けたことにより、ＣＭＯＳ系の負荷素子を接続した場合（すなわち負荷電流が無くなるような場合）でも、抵抗Ｒ２３に負荷電流が流れて論理信号Ｄ_Ｏ の「Ｈ」レベルが無用に高くならない。
【００４８】
因みに、ＴＴＬ出力回路１０は上述のように飽和状態で動作するトランジスタがないため、動作速度は基本的にトランジスタの入力容量Ｃと抵抗Ｒとの時定数（Ｃ×Ｒ）によつて決まる。このためポリシリコン抵抗のように温度変動に対して安定な抵抗素子を使用すれば、ＴＴＬ出力回路１０の動作速度は温度変動に対して極めて安定になる。またＴＴＬ出力回路１０は基本的に基準電圧（ＧＮＤ）側から決まる信号の流れになつているため、電源Ｖ_ＣＣの変動に対しても極めて安定である。
【００４９】
以上の構成によれば、ＴＴＬレベル出力段１２の出力（トランジスタＱ４０のコレクタ）を入力（トランジスタＱ３６のベース）にフイードバツクする電圧シフト回路１７を設けたことにより、駆動信号Ｖ_ｉ２ ^’’が「Ｈ」レベルの場合にトランジスタＱ３６のベース電圧Ｖ_Ｑ３６Ｂが下がり、トランジスタＱ３６、Ｑ４０の飽和状態を回避できる。またトランジスタＱ３１、Ｑ３３のコレクタにそれぞれクランプ回路１５、１６を設けたことにより、トランジスタＱ３１、Ｑ３３及びその下段に設けられたトランジスタＱ３２の飽和状態を回避できる。これによりＴＴＬ出力回路１０では、飽和状態で動作するトランジスタがなくなつて動作速度を速くすることができ、出力波形を急峻にすることができる。
【００５０】
またトランジスタＱ３９、Ｑ４０のベース前段にそれぞれ抵抗Ｒ２０、Ｒ２１を設けたことにより、トランジスタＱ３９、Ｑ４０が同時にオンすることがなくなり、不要な縦電流の発生を回避できる。これにより消費電流の増加を防止できると共に、余分な不要輻射の発生も防止できる。
さらにＴＴＬレベル出力段１２の出力側に抵抗Ｒ２３を設けたことにより、ＣＭＯＳ系の負荷素子を接続した場合でも、論理信号Ｄ_Ｏ の「Ｈ」レベルが無用に高くなることを防止できる。
かくするにつき全体的に性能が向上したＴＴＬ出力回路１０を実現できる。
【００５１】
（２）第２実施例
図１との対応部分に同一符号を付して示す図２において、２０は全体としてＴＴＬ出力回路を示し、クランプ回路１５、１６の代わりに電流制御段２１を設けたことを除いて図１に示すＴＴＬ出力回路１０と同様の構成を有する。
この第２実施例の場合、駆動信号生成段１４は差動回路（トランジスタＱ３１、Ｑ３３、抵抗Ｒ１６、Ｒ１８及び電流源Ｗ１４）と、差動回路の電流源Ｗ１４の電流Ｉ_２０を制御する電流制御段２１によつて構成されており、電流制御段２１で電流Ｉ_２０を制御することにより差動回路から出力される駆動信号Ｖ_ｉ１ ^’’、Ｖ_ｉ２ ^’’（すなわちトランジスタＱ３１、Ｑ３３のコレクタ電圧Ｖ_Ｑ３１Ｃ、Ｖ_Ｑ３３Ｃ）の「Ｌ」レベルを所定の電圧にクランプする。
【００５２】
ここで電流制御段２１のトランジスタＱ１０１とトランジスタＱ１０２はカレントミラーを形成し、そのエミツタはそれぞれ抵抗Ｒ１０１、Ｒ１０２を介してＧＮＤに接続されている。またトランジスタＱ１０１のコレクタはトランジスタＱ１０３を介して電源Ｖ_ＣＣに接続され、トランジスタＱ１０２のコレクタはトランジスタＱ１０３のベースに接続されると共に、抵抗Ｒ１０３を介して電源Ｖ_ＣＣに接続されている。
またトランジスタＱ１０１のベースはトランジスタＱ３２のベースにも接続されており、トランジスタＱ１０１はトランジスタＱ３２ともカレントミラーを形成している。
このようにトランジスタＱ１０１がトランジスタＱ１０２とカレントミラーを形成すると共に、トランジスタＱ３２とカレントミラーを形成することにより、電流源Ｗ１４の電流Ｉ_２０はトランジスタＱ１０２、抵抗Ｒ１０２でなる電流源Ｗ１６の電流Ｉ_２１に比例する。従つて電流Ｉ_２１によつて電流Ｉ_２０を制御すれば、駆動信号Ｖ_ｉ１ ^’’、Ｖ_ｉ２ ^’’の「Ｌ」レベルを所望の電圧にすることができる。
【００５３】
ここでこのように構成される駆動信号生成段１４の動作を以下に具体的に説明する。トランジスタＱ１０３のベースとトランジスタＱ１０２のエミツタとの間にかかる電圧Ｖ_{Ｑ１０３Ｂ−Ｑ１０２Ｅ} は、次式
【数４８】

であるため、抵抗Ｒ１０２にかかる電圧Ｖ_Ｒ１０２と抵抗Ｒ１０３にかかる電圧Ｖ_Ｒ１０３の和は、次式
【数４９】

になる。従つて電流源Ｗ１６の電流Ｉ_２１は、次式
【数５０】

になる。
【００５４】
ここで抵抗Ｒ１０２と抵抗Ｒ１７とを等しくすると、電流源Ｗ１４の電流Ｉ_２０は電流源Ｗ１６の電流Ｉ_２１と等しくなり、次式
【数５１】

で表される。また抵抗Ｒ１６と抵抗Ｒ１８とを等しくすると、トランジスタＱ３１、Ｑ３３のコレクタ電圧Ｖ_Ｑ３１Ｃ、Ｖ_Ｑ３３Ｃの「Ｌ」レベルは、次式
【数５２】

になる。仮に抵抗Ｒ６を抵抗Ｒ１０２と抵抗Ｒ１０３の和に設定すれば、トランジスタＱ３１、Ｑ３３のコレクタ電圧Ｖ_Ｑ３１Ｃ、Ｖ_Ｑ３３Ｃの「Ｌ」レベルは（５２）式から、次式
【数５３】

で表される。従つて抵抗Ｒ６を、次式
【数５４】

に示すように、抵抗Ｒ１０２と抵抗Ｒ１０３の和よりも大きくすれば、トランジスタＱ３１、Ｑ３３のコレクタ電圧Ｖ_Ｑ３１Ｃ、Ｖ_Ｑ３３Ｃの「Ｌ」レベルを、次式
【数５５】

に示すように、２Ｖ_ｆ よりも小さくすることができる。このようにして駆動信号生成段１４は駆動信号Ｖ_ｉ１ ^’’、Ｖ_ｉ２ ^’’の「Ｌ」レベルを所望の電圧レベルにする。
因みにこの場合、コレクタ電圧Ｖ_Ｑ３１Ｃ、Ｖ_Ｑ３３Ｃの「Ｌ」レベルが下がり過ぎてトランジスタＱ３１、Ｑ３２、Ｑ３３が飽和状態にならないように、抵抗Ｒ６の抵抗値を決める必要がある。
【００５５】
以上の構成によれば、電流源Ｗ１４の電流Ｉ_２０を制御する電流制御段２１を設けたことにより、電流Ｉ_２０を制御して駆動信号Ｖ_ｉ１ ^’’、Ｖ_ｉ２ ^’’の「Ｌ」レベルを所望の電圧レベルにすることができる。この場合、第１実施例のような電源Ｖ_３ （＝ ３．５Ｖ_ｆ ）を必要としなくなるため、比較的構成を簡易にすることができる。
【００５６】
（３）他の実施例
なお上述の実施例においては、単一電源でＴＴＬ出力回路１０、２０を駆動した場合について述べたが、本発明はこれに限らず、正電源及び負電源の２電源によつて駆動するようにしても良い。この場合、ダイナミツクレンジが広くなるため、論理信号処理段１１の構成を簡易にできる。
【００５７】
また上述の実施例においては、トランジスタＱ４１、Ｑ４２で電圧シフト回路１７を構成した場合について述べたが、本発明はこれに限らず、例えばダイオード素子を用いて電圧シフト回路を構成しても良く、要はトランジスタＱ３６、Ｑ４０のベース・エミツタ間電圧Ｖ_ｆ と等しい電圧が発生するものであれば良い。
【００５８】
また上述の実施例においては、アナログデイジタル変換回路の出力側に設けられるＴＴＬ出力回路１０、２０について述べたが、本発明はこれに限らず、ＴＴＬレベルの論理信号を出力する出力回路に広く適用できる。
【００５９】
【発明の効果】
上述のように本発明によれば、駆動信号が「Ｈ」レベルの場合、論理出力信号をＴＴＬレベル出力手段の入力側にフイードバツクして駆動信号の電圧レベルを下げることにより、ＴＴＬレベル出力手段を非飽和又は浅い飽和状態で動作させる電圧シフト手段を設けるようにしたことにより、ＴＴＬレベル出力手段が非飽和又は浅い飽和状態で動作し、ＴＴＬレベル出力手段の動作速度を速くできると共に、論理出力信号の波形を急峻にできる。
【００６０】
また駆動信号生成手段にクランプ回路を設けるようにしたことにより、駆動信号生成手段が非飽和又は浅い飽和状態で動作し、駆動信号生成手段の動作速度を速くできると共に、論理出力信号の波形を急峻にできる。
【００６１】
また駆動信号生成手段に電流制御回路を設けるようにしたことにより、駆動信号生成手段が非飽和又は浅い飽和状態で動作し、駆動信号生成手段の動作速度を速くできると共に、論理出力信号の波形を急峻にできる。この場合、クランプ回路を設ける場合に比して構成を簡易にできる。
【００６２】
また第１のトランジスタのベース及び又は第２のトランジスタのベースに、動作タイミングを調整するタイミング調整手段を設けるようにしたことにより、第１及び第２のトランジスタが同時にオン動作しなくなり、不要な縦電流の発生を回避できる。これにより消費電流の増加を防止できると共に、余分な不要輻射の発生を防止できる。
【００６３】
またＴＴＬレベル出力手段の出力側に負荷抵抗を設けるようにしたことにより、負荷電流がほとんど流れないＣＭＯＳ系の素子を接続した場合にも、論理出力信号の「Ｈ」レベルが無用に高くならないようにすることができる。
かくするにつき全体的に性能が向上した出力回路を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施例によるＴＴＬ出力回路の構成を示す接続図である。
【図２】第２実施例によるＴＴＬ出力回路の構成を示す接続図である。
【図３】従来のＴＴＬ出力回路の構成を示す接続図である。
【符号の説明】
１、１０、２０……ＴＴＬ出力回路、２、１４……駆動信号生成段、３、１２……ＴＴＬレベル出力段、１１……論理信号処理段、１３……論理信号生成段、１５、１６……クランプ回路、１７……電圧シフト回路、２１……電流制御回路。[0001]
【table of contents】
The present invention will be described in the following order.
Industrial applications
Conventional technology (Fig. 3)
Problems to be solved by the invention
Means for solving the problem (FIGS. 1 and 2)
Action
Example
(1) First embodiment (FIG. 1)
(2) Second embodiment (FIG. 2)
(3) Other embodiments
The invention's effect
[0002]
[Industrial applications]
The present invention relates to an output circuit, and is suitably applied to, for example, a TTL output circuit that is provided on the output side of an analog digital conversion circuit and outputs a TTL level logic signal.
[0003]
[Prior art]
Conventionally, in this type of TTL output circuit, a TTL level logic signal is output by generally using a circuit configuration as shown in FIG. The TTL output circuit 1 outputs the logic signals V having opposite phases in the drive signal generation stage 2._i1, V_i2Signal V composed of a single signal according to_iAnd the drive signal V_iDrives the TTL level output stage 3 to drive the TTL level logic signal D_OIs output.
[0004]
In this case, the drive signal generation stage 2 outputs the logic signal V_i1, V_i2Transistors Q1 and Q3 forming a differential pair as input stages of the transistors Q1 and Q3._i1, V_i2Is entered. The emitters of the transistors Q1 and Q3 are both the power supply V.₁, A current source W1 composed of a transistor Q2 and a resistor R2, and the collector is connected to a power supply V_CCAnd connected to the bases of transistors Q9 and Q6, respectively.
The collectors of the transistors Q6 and Q9 are both the power supply V._CC, And the emitter is connected to a current mirror pair composed of transistors Q5, Q8 and Q4, Q7 via resistors R4, R5, respectively.
[0005]
On the other hand, the TTL level output stage 3 outputs the drive signal V_iHas a transistor Q10 as an input stage, and the collector of the transistor Q10 has a power supply V via a resistor R7._CCAnd a high-level output stage 4 including transistors Q13 and Q14 and a resistor R9. The emitter of the transistor Q10 is connected to a low-level output stage 5 including transistors Q11 and Q12 and resistors R6 and R8.
[0006]
Here, the operation of the TTL output circuit 1 having such a configuration will be described below. If the output logic amplitude of the differential pair (transistors Q1, Q3) (that is, the voltage generated at the load resistors R1 or R3) is ΔV, the logic signal V_i1Is at the “H” level and the logic signal V_i2Is "L" level, the transistor Q1 is turned on and the transistor Q3 is turned off, so that the base voltage V_Q9BIs
(Equation 1)

And the base voltage V of the transistor Q6_Q6BIs
(Equation 2)

become.
Also, the base-emitter voltage of the transistor is V_f, The emitter voltage V of the transistor Q9_Q9EIs
(Equation 3)

And the emitter voltage V of the transistor Q6_Q6EIs
(Equation 4)

become. Further, the base voltage V of the transistor Q5_Q5BIs the second stage from the GND side.
(Equation 5)

become.
[0007]
The voltage V generated at the resistor R4_R4Is the emitter voltage V of the transistor Q6._Q6EAnd the base voltage V of the transistor Q5_Q5BAnd the following equation:
(Equation 6)

become.
Here, the resistors R4 and R5 are equal, and the current I flowing through the resistors R4 and R5 by the current mirror pair (transistors Q5 and Q8 and Q4 and Q7)._R4, I_R5Are equal, the voltage V generated at the resistor R5 is_R5Is the voltage V generated at the resistor R4._R4Becomes equal to Thereby, the base voltage V of the transistor Q10_Q10B(That is, the drive signal V_i) Indicates the emitter voltage V of the transistor Q9._Q9EV generated in the resistor R5 from the_R5Subtract the following equation
(Equation 7)

become.
[0008]
On the other hand, the logic signal V_i1Is the “L” level and the logic signal V_i2Is "H" level, the transistor Q1 is turned off and the transistor Q3 is turned on, so that the base voltage V_Q9BIs
(Equation 8)

And the base voltage V of the transistor Q6_Q6BIs
(Equation 9)

become.
Thereby, the emitter voltage V of the transistor Q9 is obtained._Q9EIs
(Equation 10)

And the transistor Q6 emitter voltage V_Q6EIs
(Equation 11)

become.
[0009]
Here, the base voltage V of the transistor Q5_Q5BIs given by the above equation (5), and therefore, the voltage V_R4Is
(Equation 12)

become. As described above, the resistances R4 and R5 are equal, and the current I flowing through the resistances R4 and R5 by the current mirror pair (transistors Q5 and Q8 and Q4 and Q7)._R4, I_R5Are equal, the voltage V generated at the resistor R5 is_R5Is the voltage V generated at the resistor R4._R4Is equal to Therefore, the base voltage V of transistor Q10_Q10B(That is, the drive signal V_i) Indicates the emitter voltage V of the transistor Q9._Q9EThe potential difference V generated in the resistor R5_R5Is obtained by subtracting
(Equation 13)

become. Thus, the drive signal generation stage 2 outputs the logic signal V_i1, V_i2Voltage level is ± ΔV + 2V according to_fDrive signal V_iGenerate
[0010]
On the other hand, in the TTL level output stage 3, the drive signal V_iIs -ΔV + 2V_f(That is, the logic signal V_i1Is at the “H” level and the logic signal V_i2Are at “L” level), the transistors Q10, Q11 and Q12 are turned off (because the drive signal V_iVoltage level is 2V_fIs necessary). At this time, the base voltage V of the transistor Q14_Q14BIs
[Equation 14]

, The collector voltage V of the transistor Q12 two stages below_Q12CIs
(Equation 15)

become. That is, the TTL level output stage 3 sets the voltage level to V_CC-2V_f"H" level logic signal D_OIs output.
[0011]
On the other hand, the drive signal V_iVoltage level is + ΔV + 2V_f(That is, the logic signal V_i1Is the “L” level and the logic signal V_i2Is "H" level), the transistors Q10, Q11 and Q12 are turned on. At this time, the transistors Q10, Q11 and Q12 all fall into a saturated state because an excessive base current is injected. Here, the base-emitter voltage in the saturated state of the transistor is V_{f (SAT)}(Normally about 0.8 [V]), and the collector-emitter voltage is V_{CE (SAT)}(Usually about 0.2 [V]), the emitter voltage V_Q10EIs
(Equation 16)

And the collector voltage V of the transistor Q10_Q10CIs
[Equation 17]

become.
[0012]
As shown in equation (17), the collector voltage V_Q10CIs about 1.0 [V], the transistors Q13 and Q14 cannot be turned on and are turned off (because 2V is required to turn on)._fThe above voltage level is required). Therefore, the collector voltage V of the transistor Q12_Q12CIs supplied with no voltage from the transistors Q13 and Q14,
(Equation 18)

become. That is, the TTL level output stage 3 sets the voltage level to V_{CE (SAT)}(= Approximately 0.2 [V]) logic signal D of "L" level_OIs output.
Thus, the TTL output circuit 1 outputs the logic signal V_i1Is at the “H” level and the logic signal V_i2Is “L” level, “H” level (= V_CC-2V_f) Logic signal D_OAnd outputs a logical signal V_i1Is the “L” level and the logic signal V_i2Is “H” level, “L” level (= V_{CE (SAT)}) Logic signal D_OIs output.
[0013]
[Problems to be solved by the invention]
By the way, in the TTL output circuit 1, as described above, the logic signal D_OAre at the “L” level, the transistors Q10 to Q12 are turned on in a saturated state, and therefore the logic signal D_OAre switched off from the "L" level to the "H" level, turning off the transistors Q10 to Q12 is delayed (usually, when the transistors are in a saturated state, the switching operation is delayed). At this time, since the transistors Q13 and Q14 are not in a saturated state, the transistors Q13 and Q14 are quickly turned on. As a result, all the transistors Q10 to Q14 are instantaneously turned on, and the vertical current (that is, the power supply V_CCWhen all the transistors connected in cascade between the power supply and GND are turned on, the power supply V_CCAnd GND are connected by a small number of resistors, causing an unnecessary current to flow.
In the TTL output circuit 1, the logic signal D_OIs switched from the "H" level to the "L" level, the turning off of the transistors Q13 and Q14 is delayed, and the transistors Q10 to Q14 are all turned on and a vertical current may flow.
[0014]
As described above, the TTL output circuit 1 has a problem that the vertical current flows when the logical output is switched, and the current consumption increases as a whole. Incidentally, when the vertical current flows and the consumption current increases, extra unnecessary radiation is generated, which adversely affects peripheral circuits.
Further, the TTL output circuit 1 has a problem that the operation is slow as a whole and the output waveform is rounded because the transistor operates in the saturated state as described above. In particular, when a CMOS load is connected, the load current is completely lost in the steady state, so that the TTL output circuit 1 falls deeply into a saturated state, and the operation becomes extremely slow.
[0015]
The present invention has been made in view of the above points, and has as its object to propose an output circuit with improved overall performance.
[0016]
[Means for Solving the Problems]
In order to solve such a problem, in the present invention, the logic input signal V_i1, V_i2′ At a predetermined voltage level._i1'', V_i2″, And a drive signal V_i1'', V_i2'' And a TTL level output means 12 for outputting a logic output signal DO having a TTL level in response to the TTL level output means 12. Drive signal V_i2'', And a voltage shift means 17 for operating the TTL level output means 12 in a non-saturated or shallowly saturated state by providing a first and second drive signal generating means 14 having opposite phases to each other. Logic input signal V_i1’, V_i2′, The first and second drive signals V having phases opposite to each other_i1'', V_i2&Quot; " and first and second drive signals V and Q31, Q33, R16, R18, W14._i1'', V_i2The clamp circuits 15 and 16 for clamping the "L" level of "" to a predetermined voltage level are provided.
[0017]
In the present invention, the logic input signal V_i1’, V_i2′ At a predetermined voltage level._i1'', V_i2″, And a drive signal V_i1'', V_i2″, A logic output signal D whose voltage level is TTL level_OAnd a TTL level output means 12 for outputting a logical output signal D when the drive signal is at "H" level._OIs fed back to the input side of the TTL level output means 12 so that the drive signal V_i2'', And a voltage shift means 17 for operating the TTL level output means 12 in a non-saturated or shallowly saturated state by providing a first and second drive signal generating means 14 having opposite phases to each other. Logic input signal V_i1’, V_i2′, The first and second drive signals V having phases opposite to each other_i1'', V_i2″, And a current I flowing through the differential circuit (Q31, Q33, R16, R18, W14).₂₀To control the first and second drive signals V_i1'', V_i2And a current control circuit 21 for clamping the "L" level of "" to a predetermined voltage level.
[0018]
In the present invention, the logic input signal V_i1’, V_i2′ At a predetermined voltage level._i1'', V_i2″, And a drive signal V_i1'', V_i2″, A logic output signal D whose voltage level is TTL level_OAnd a TTL level output means 12 for outputting a logical output signal D when the drive signal is at "H" level._OIs fed back to the input side of the TTL level output means 12 so that the drive signal V_i2″ By lowering the voltage level of the TTL level output means 12 to operate the TTL level output means 12 in a non-saturated or shallowly saturated state. The TTL level output means 12 is connected between the power supply voltages (V_CCＧGND) and the drive signal V_i1'', V_i2"" And the logical output signal D_O, And first and second transistors Q39 and Q40 for outputting an output signal, and timing adjusting means R20 and R21 for adjusting the operation timing are provided at the base of the first transistor Q39 and / or the base of the second transistor Q40. .
[0019]
In the present invention, the logic input signal V_i1’, V_i2′ At a predetermined voltage level._i1'', V_i2″, And a drive signal V_i1'', V_i2″, A logic output signal D whose voltage level is TTL level_OAnd a TTL level output means 12 for outputting a logical output signal D when the drive signal is at "H" level._OIs fed back to the input side of the TTL level output means 12 so that the drive signal V_i2″ By lowering the voltage level of ″ ″ to operate the TTL level output means 12 in a non-saturated or shallowly saturated state, and the TTL level output means 12 provides the first drive signal V_i1″ Is input to the base and the collector is at the first voltage V_CCA first transistor Q37 whose emitter is connected to the first current source W15, and a first drive signal V_i1″ ’Second drive signal V_i2″ Is input to the base and the collector is at the first voltage V_CC, A base connected to the emitter of the first transistor Q37 via the first resistor R20, and a collector connected to the first voltage V._CCAnd the base is connected to the emitter of the second transistor Q36 via the second resistor R21, and to the second voltage GND via the third resistor R22. A collector is connected to the emitter of the third transistor Q39, and the emitter is connected to the second voltage GND; a fourth transistor Q40; one end is connected to the collector of the fourth transistor Q40; The fourth resistor R23 connected to the second voltage GND, and the logic output signal D from the collector of the fourth transistor Q40._OWas output.
[0020]
The voltage shift means 17 includes a fifth transistor Q41 whose base is connected to the collector and the base of the second transistor Q36 of the TTL level output means 12, a base connected to the collector, and a fifth transistor Q41. The sixth transistor Q42 is connected to the emitter of the transistor Q41, and the emitter is the sixth transistor Q42 connected to the collector of the fourth transistor Q40 of the TTL level output means 12.
[0024]
[Action]
Logic input signal V_i1 ^', V_i2 ^'Drive signal V of a predetermined voltage level according to_i1 ^'', V_i2 ^''Drive signal generating means 14 for generating the_i1 ^'', V_i2 ^''Logical output signal D whose voltage level is TTL level according to_OAnd a TTL level output means 12 for outputting a logical output signal D when the drive signal is at "H" level._OIs fed back to the input side of the TTL level output means 12 so that the drive signal V_i2 ^''The TTL level output stage 12 operates in a non-saturated or shallow saturated state by lowering the voltage level of the TTL level output means 12 and the voltage shifting means 17 for operating the TTL level output unit 12 in a non-saturated or shallow saturated state. I do.
[0025]
Further, the drive signal generation means 14 outputs the first and second logic input signals V having opposite phases to each other._i1 ^', V_i2 ^'The first and second drive signals V having phases opposite to each other according to_i1 ^'', V_i2 ^''Circuit (Q31, Q33, R16, R18, W14) for generating the first and second drive signals V_i1 ^'', V_i2 ^''The drive signal generating means 14 operates in a non-saturated or shallowly saturated state by using the clamp circuits 15 and 16 for clamping the "L" level of the signal to a predetermined voltage level.
[0026]
Further, the drive signal generation means 14 outputs the first and second logic input signals V having opposite phases to each other._i1 ^', V_i2 ^'The first and second drive signals V having phases opposite to each other according to_i1 ^'', V_i2 ^''(Q31, Q33, R16, R18, W14), and a current I flowing through the differential circuit₂₀To control the first and second drive signals V_i1 ^'', V_i2 ^''And the current control circuit 21 for clamping the "L" level to a predetermined voltage level, the drive signal generation means 14 operates in a non-saturated or shallowly saturated state.
[0027]
By providing the timing adjustment means R20 and R21 for adjusting the operation timing at the base of the first transistor Q39 and / or the base of the second transistor Q40, the first and second transistors Q39 and Q40 are simultaneously turned on. No longer.
[0029]
【Example】
An embodiment of the present invention will be described below in detail with reference to the drawings.
[0030]
In FIG. 1, reference numeral 10 denotes a TTL output circuit as a whole._i1, V_i2Drive signal V according to_i1 ^'', V_i2 ^''And the drive signal V_i1 ^'', V_i2 ^''Drives the TTL level output stage 12 to drive the TTL level logic signal D_OIs output.
In this case, the logic signal processing stage 11_i1, V_i2Logic signal V having a predetermined voltage level and a phase opposite to each other_i1 ^', V_i2 ^'And a logic signal generation stage 13 for generating_i1 ^', V_i2 ^'Drive signal V of a predetermined voltage level according to_i1 ^'', V_i2 ^''And a drive signal generating stage 14 for generating the same.
[0031]
Here, the logic signal generation stage 13 outputs the logic signal V_i1, V_i2Transistors Q21 and Q24 forming a differential pair as input stages of the transistors Q21 and Q24._i1, V_i2Is entered. The collectors of the transistors Q21 and Q24 are connected to the emitter of the transistor Q23 via the resistors R11 and R13, respectively, and the emitters of the transistors Q21 and Q24 are both the transistor Q22, the resistor R12 and the power supply V.₅(= V_f+0.2 [V]). In this case, the base of the transistor Q23 is connected to the power supply V₄(= 4V_f), And the collector is the power supply V_CCIt is connected to the.
The collectors of the transistors Q21 and Q24 are respectively connected to the bases of the transistors Q27 and Q25 forming an emitter follower. The collector of this transistor Q25 is a power supply V_CCThe emitter is a transistor Q26, a resistor R14 and a power supply V.₅(= V_f+0.2 [V]). Similarly, the collector of transistor Q27 is connected to power supply V_CCThe emitter is a transistor Q28, a resistor R15 and a power supply V.₅(= V_f+0.2 [V]).
[0032]
On the other hand, the drive signal generation stage 14_i1 ^', V_i2 ^'Transistors Q31 and Q33 forming a differential pair as input stages of the transistors Q31 and Q33._i1 ^', V_i2 ^'Is entered. The emitters of the transistors Q31 and Q33 are both a transistor Q32, a resistor R17 and a power supply V.₅(= V_f+0.2 [V]), and the collector is connected to the power supply V via resistors R16 and R18, respectively._CC(That is, the transistors Q31 and Q33, the resistors R16 and R18, and the current source W14 form a differential circuit). The clamp circuit 15 composed of the transistors Q29 and Q30 is connected to the collector of the transistor Q31, and the clamp circuit 16 composed of the transistors Q34 and Q35 is connected to the collector of the transistor Q33. In this case, one ends of the clamp circuits 15 and 16 (that is, the bases of the transistors Q30 and Q34) are respectively connected to the power supply V.₃(= 3.5V_f), So that the collector voltage V of the transistors Q31 and Q33_Q31C, V_Q33CIs 1.5V even at the "L" level_fIs clamped to.
[0033]
On the other hand, the TTL level output stage 12 outputs the drive signal V_i1 ^'', V_i2 ^''Have transistors Q37 and Q36 as input stages, and a drive signal V is applied to the bases of the transistors Q37 and Q36._i1 ^'', V_i2 ^''Is entered.
The collector of the transistor Q37 is connected to the power supply V._CCThe emitter is a transistor Q38, a resistor R19, and a power supply V.₅(= V_f+0.2 [V]) and a high-level output stage ("H" level logic signal D) via a resistor R20._OIs turned on when the output signal is output). The collector of the transistor Q36 is connected to the power supply V._CC, And the emitter is connected to a low-level output stage (“L” level logic signal D via a resistor R21)._OTo be turned on when the signal is output) is connected to the base of the transistor Q40.
In this case, by providing the resistors R20 and R21 before the bases of the transistors Q39 and Q40, respectively, the operation timing of the transistors Q39 and Q40 is adjusted so that the transistors Q39 and Q40 are not turned on at the same time.
[0034]
The collector of the transistor Q39 forming the high-level output stage is connected to the power supply V._CC, And the emitter is connected to the collector of the transistor Q40 forming the low-level output stage described above. The emitter of the transistor Q40 forming the low level output stage is connected to GND, and the base is connected to GND via the resistor R22.
The collector of the transistor Q40 is connected to GND via the resistor R23, so that when a CMOS load element is connected, the collector voltage V_Q40CIs prevented from being unnecessarily high.
[0035]
The collector of the transistor Q40 is connected to the base of the transistor Q36 via the voltage shift circuit 17 including the transistors Q41 and Q42 (that is, the output of the TTL level output stage 12 is fed back to the input by the voltage shift circuit 17). There). The base of transistor Q41 is connected to the collector and the base of transistor Q36, the emitter is connected to the base and collector of transistor Q42, and the emitter of transistor Q42 is connected to the collector of transistor Q40. The transistors Q41 and Q42 thus connected each operate as a diode, and the driving signal V_i2 ^''Is at "H" level, the base voltage V of transistor Q36_Q36BHas been made to lower.
[0036]
Here, the operation of the TTL output circuit 10 thus configured will be described below. In the logic signal generation stage 13, the logic signal V_i1Is at the “H” level and the logic signal V_i2Becomes "L" level, transistor Q21 is turned on and transistor Q24 is turned off. At this time, the emitter voltage V of the transistor Q23_Q23EIs the power supply V₄(= 4V_f) Is connected, the following equation
[Equation 19]

It has become. Therefore, if the output logic amplitude of the differential pair (transistors Q21 and Q22) (that is, the voltage generated at load resistor R11 or R13) is ΔV, the base voltage V of transistor Q27 is obtained._Q27BIs
(Equation 20)

And the base voltage V of the transistor Q25_Q25BIs
(Equation 21)

become. Therefore, the emitter voltage V of transistor Q27_Q27E(That is, the logic signal V_i1 ^') Is
(Equation 22)

And the emitter voltage V of the transistor Q25_Q25E(That is, the logic signal V_i2 ^') Is
(Equation 23)

become.
[0037]
On the other hand, the logic signal V_i1Is the “L” level and the logic signal V_i2Becomes "H" level, the transistor Q21 is turned off and the transistor Q24 is turned on, so that the base voltage V_Q27BIs
[Equation 24]

And the base voltage V of the transistor Q25_Q25BIs
(Equation 25)

become. Therefore, the emitter voltage V of transistor Q27_Q27E(That is, the logic signal V_i1 ^') Is
(Equation 26)

And the emitter voltage V of the transistor Q25_Q25E(That is, the logic signal V_i2 ^') Is
[Equation 27]

become. Thus, the logic signal generation stage 13 outputs the logic signal V_i1Is at the “H” level and the logic signal V_i2Is "L" level, "L" level (= 2V_f-ΔV) logic signal V_i1 ^'And “H” level (= 2V_f) Logic signal V_i2 ^'And outputs a logical signal V_i1Is the “L” level and the logic signal V_i2Is “H” level, “H” level (= 2V_f) Logic signal V_i1 ^'And "L" level (= 2V_f-ΔV) logic signal V_i2 ^'Is output.
[0038]
Here, in the drive signal generation stage 14, the logic signal V_i1 ^'Is "L" level (= 2V_f-ΔV), logic signal V_i2 ^'Is "H" level (= 2V_f), The transistor Q33 turns off and the transistor Q31 turns on. Therefore, the collector voltage V of the transistor Q33_Q33C(That is, the drive signal V_i1 ^'') Is
[Equation 28]

And the collector voltage V of the transistor Q31_Q31C(That is, the drive signal V_i2 ^'') Is clamped by the clamp circuit 15, so that
(Equation 29)

become.
[0039]
On the other hand, the logic signal V_i1 ^'Is at the “H” level and the logic signal V_i2 ^'Goes low, transistor Q33 turns on and transistor Q31 turns off. Therefore, the collector voltage V of the transistor Q33_Q33C(That is, the drive signal V_i1 ^'') Is clamped by the clamp circuit 16, so that
[Equation 30]

And the collector voltage V of the transistor Q31_Q31C(That is, the drive signal V_i2 ^'') Is
[Equation 31]

become.
Thus, the drive signal generation stage 14 outputs the logic signal V_i1 ^'Is "L" level (= 2V_f-ΔV), logic signal V_i2 ^'Is "H" level (= 2V_f), The “H” level (= V_CC) Drive signal V_i1 ^''And "L" level (= 1.5 V_f) Drive signal V_i2 ^''And outputs a logical signal V_i1 ^'Is "H" level (= 2V_f), Logic signal V_i2 ^'Is "L" level (= 2V_f−ΔV), the “L” level (= 1.5 V)_f) Drive signal V_i1 ^''And “H” level (= V_CC) Drive signal V_i2 ^''Is output.
[0040]
Incidentally, the emitter voltage V of the transistors Q31 and Q33_Q31E, V_Q33EIs
(Equation 32)

And the collector voltage V of the transistors Q31 and Q33_Q31C, V_Q33C"L" level is 1.5 V as shown in equations (29) and (30)._fTherefore, the transistors Q31 and Q33 do not become saturated. Also, the emitter voltage V of the transistor Q32_Q32EIs the power supply V₅(= V_f+0.2 [V]), the following equation
[Equation 33]

And the collector voltage V_Q32CIs
[Equation 34]

Therefore, the transistor Q32 does not become saturated similarly. Further, the collector voltage V of the transistors Q31 and Q33_Q31C, V_Q33C"L" level is 1.5 V as shown in equations (29) and (30)._fPower supply V_CCIt is not affected by the fluctuation of
[0041]
Here, in the TTL level output stage 12, the drive signal V_i1 ^''Is "H" level (= V_CC), Drive signal V_i2 ^''Is at the “L” level (= 1.5 V_f), The transistors Q37 and Q36 are turned on. In this case, the emitter voltage V of the transistor Q36_Q36EIs
(Equation 35)

, The transistor Q40 is turned off.
Also, the emitter voltage V of the transistor Q37_Q37EIs
[Equation 36]

become. In this case, since almost no current flows through the resistor R20, the base voltage V_Q39BIs the emitter voltage V of the transistor Q37._Q37EIs equal to
(37)

become. Accordingly, when the transistor Q39 is turned on, the collector voltage V_Q40C(That is, the logic signal D_O) Is
[Equation 38]

become. That is, the TTL level output stage 12 sets the voltage level to V_CC-2V_f"H" level logic signal D_OIs output.
At this time, the drive signal V_i2 ^''(That is, the base voltage V of the transistor Q36_Q36B) Is
[Equation 39]

, The transistors Q41 and Q42 are reverse-biased and turned off.
[0042]
On the other hand, the drive signal V_i1 ^''Is at the “L” level (= 1.5 V_f), Drive signal V_i2 ^''Is "H" level (= V_CC), The transistors Q37 and Q36 are turned on. In this case, the base voltage V of the transistor Q39_Q39BIs
(Equation 40)

, The transistor Q39 is turned off. Also, the emitter voltage V of the transistor Q36_Q36EIs
(Equation 41)

, The transistor Q40 turns on.
[0043]
At this time, the drive signal V_i2 ^''(That is, the base voltage V of the transistor Q36_Q36B) Is
(Equation 42)

, The transistors Q41 and Q42 are forward-biased and the collector voltage V_Q40C(That is, the logic signal D_O) Momentarily,
[Equation 43]

become. However, in this case, when the transistors Q41 and Q42 are turned on by the forward bias, a current flows through the resistor R16 and the base voltage V_Q36BGoes down.
[0044]
As a result, finally, the base voltage V_Q40BIs
[Equation 44]

And the emitter voltage V of the transistor Q36_Q36EIs
[Equation 45]

And the base voltage V of the transistor Q36_Q36BIs
[Equation 46]

And the collector voltage V of the transistor Q40_Q40C(That is, the logic signal D_O) Is
[Equation 47]

become. Thus, the TTL level output stage 12 has a voltage level of V_f× L21 / R22 “L” level logic signal D_OIs output.
[0045]
In this case, since the base of the transistor Q40 is connected to GND via the resistor R22, a current flows through the resistor R21. As a result, as shown in equations (45) and (47), the collector of the transistor Q40 is connected to the resistor R21. The resulting voltage V_R21A voltage equal to That is, when the voltage shift circuit 17 operates by providing the resistors R21 and R22, the logic signal D_OIs the voltage V generated at the resistor R21._R21become. Also, as described above, the base voltage V of the transistor Q36_Q36BIs lowered by the voltage shift circuit 17 including the transistors Q41 and Q42, so that the transistors Q36 and Q40 do not become saturated.
[0046]
Thus, the TTL level output stage 12 outputs the drive signal V_i1 ^''Is "H" level (= V_CC), Drive signal V_i2 ^''Is at the “L” level (= 1.5 V_f), The “H” level (= V_CC-2V_f) Logic signal D_OAnd the driving signal V_i1 ^''Is at the “L” level (= 1.5 V_f), Drive signal V_i2 ^''Is "H" level (= V_CC), The “L” level (= V_f× R21 / R22) logic signal D_OIs output.
That is, as the TTL output circuit 10, the logic signal V_i1Is at the “H” level and the logic signal V_i2Is “L” level, “H” level (= V_CC-2V_f) Logic signal D_OAnd outputs a logical signal V_i1Is the “L” level and the logic signal V_i2Is “H” level, “L” level (= V_f× R21 / R22) logic signal D_OIs output.
[0047]
In the above configuration, since the TTL output circuit 10 has no transistor that operates in a saturated state, the operation speed is increased and the output waveform is extremely steep. The logic signal D_OIs switched from the "L" level to the "H" level, the transistor Q39 turns off faster than the transistor Q39 because of the time constant determined by the resistor R20 and the input capacitance of the transistor Q39. They are not turned on at the same time, and no vertical current flows. Further, the logic signal D_OIs switched from the "H" level to the "L" level, the transistor Q39 is turned off faster than the transistor Q40 because of the time constant determined by the resistor R21 and the input capacitance of the transistor Q40. It does not turn on and no vertical current flows. Further, in the TTL output circuit 10, since the resistor R23 is provided on the output side, even when a CMOS load element is connected (that is, when there is no load current), the load current flows through the resistor R23 and the logic signal D is output._O"H" level does not rise unnecessarily.
[0048]
Incidentally, since the TTL output circuit 10 has no transistor operating in the saturated state as described above, the operation speed is basically determined by the time constant (C × R) of the input capacitance C and the resistance R of the transistor. Therefore, if a resistance element such as a polysilicon resistor that is stable against temperature fluctuations is used, the operation speed of the TTL output circuit 10 becomes extremely stable against temperature fluctuations. The TTL output circuit 10 basically has a signal flow determined from the reference voltage (GND) side._CCIt is extremely stable against fluctuations in
[0049]
According to the above configuration, the drive signal V is provided by providing the voltage shift circuit 17 for feeding back the output of the TTL level output stage 12 (collector of the transistor Q40) to the input (base of the transistor Q36)._i2 ^''Is at "H" level, the base voltage V of transistor Q36 is_Q36BAnd the saturation state of the transistors Q36 and Q40 can be avoided. Further, by providing the clamp circuits 15 and 16 at the collectors of the transistors Q31 and Q33, respectively, the saturation states of the transistors Q31 and Q33 and the transistor Q32 provided thereunder can be avoided. Accordingly, in the TTL output circuit 10, the operation speed can be increased without the transistor operating in the saturated state, and the output waveform can be sharpened.
[0050]
In addition, since the resistors R20 and R21 are provided at the front stages of the bases of the transistors Q39 and Q40, the transistors Q39 and Q40 do not turn on at the same time, and the generation of unnecessary vertical current can be avoided. As a result, it is possible to prevent an increase in current consumption and to prevent the generation of unnecessary unnecessary radiation.
Further, by providing the resistor R23 on the output side of the TTL level output stage 12, even when a CMOS load element is connected, the logic signal D_OUnnecessarily high "H" level can be prevented.
Thus, the TTL output circuit 10 with improved performance as a whole can be realized.
[0051]
(2) Second embodiment
In FIG. 2 in which parts corresponding to those in FIG. 1 are assigned the same reference numerals, reference numeral 20 denotes a TTL output circuit as a whole, and FIG. 1 except that a current control stage 21 is provided instead of the clamp circuits 15 and 16. It has the same configuration as the TTL output circuit 10 shown.
In the case of the second embodiment, the drive signal generation stage 14 includes a differential circuit (transistors Q31 and Q33, resistors R16 and R18, and a current source W14) and a current I of a current source W14 of the differential circuit.₂₀The current control stage 21 controls the current I.₂₀Control signal V output from the differential circuit by controlling_i1 ^'', V_i2 ^''(That is, the collector voltage V of the transistors Q31 and Q33_Q31C, V_Q33C) Is clamped to a predetermined voltage.
[0052]
Here, the transistors Q101 and Q102 of the current control stage 21 form a current mirror, and the emitters are connected to GND via the resistors R101 and R102, respectively. The collector of the transistor Q101 is connected to the power supply V via the transistor Q103._CC, And the collector of the transistor Q102 is connected to the base of the transistor Q103._CCIt is connected to the.
The base of the transistor Q101 is also connected to the base of the transistor Q32, and the transistor Q101 forms a current mirror with the transistor Q32.
As described above, the transistor Q101 forms a current mirror with the transistor Q102, and the transistor Q32 forms a current mirror with the transistor Q32.₂₀Is the current I of the current source W16 composed of the transistor Q102 and the resistor R102.₂₁Is proportional to Therefore, the current I₂₁The current I₂₀Is controlled, the driving signal V_i1 ^'', V_i2 ^''Can be set to a desired voltage.
[0053]
Here, the operation of the drive signal generation stage 14 thus configured will be specifically described below. Voltage V applied between the base of transistor Q103 and the emitter of transistor Q102_Q103B-Q102EIs
[Equation 48]

Therefore, the voltage V applied to the resistor R102_R102And the voltage V applied to the resistor R103_R103The sum of
[Equation 49]

become. Therefore, the current I of the current source W16 is₂₁Is
[Equation 50]

become.
[0054]
Here, if the resistance R102 and the resistance R17 are equal, the current I₂₀Is the current I of the current source W16.₂₁Is equal to
(Equation 51)

Is represented by When the resistances R16 and R18 are equal, the collector voltage V of the transistors Q31 and Q33 is_Q31C, V_Q33CThe “L” level of
(Equation 52)

become. If the resistor R6 is set to the sum of the resistors R102 and R103, the collector voltage V of the transistors Q31 and Q33_Q31C, V_Q33CThe “L” level of the following equation is obtained from the equation (52).
(Equation 53)

Is represented by Therefore, the resistance R6 is calculated by the following equation.
(Equation 54)

As shown in the figure, if the sum is larger than the sum of the resistors R102 and R103, the collector voltage V of the transistors Q31 and Q33_Q31C, V_Q33CThe “L” level of
[Equation 55]

2V_fCan be smaller than Thus, the drive signal generation stage 14 outputs the drive signal V_i1 ^'', V_i2 ^''Is set to a desired voltage level.
Incidentally, in this case, the collector voltage V_Q31C, V_Q33CIt is necessary to determine the resistance value of the resistor R6 so that the "L" level of the transistor Q31, Q32, and Q33 does not become too low to be saturated.
[0055]
According to the above configuration, the current I of the current source W14 is₂₀Current control stage 21 for controlling the current I₂₀To control the drive signal V_i1 ^'', V_i2 ^''Can be set to a desired voltage level. In this case, the power supply V as in the first embodiment is used.₃(= 3.5V_f) Is no longer required, so that the configuration can be relatively simplified.
[0056]
(3) Other embodiments
In the above-described embodiment, the case where the TTL output circuits 10 and 20 are driven by a single power supply has been described. However, the present invention is not limited to this. May be. In this case, since the dynamic range is widened, the configuration of the logic signal processing stage 11 can be simplified.
[0057]
Further, in the above-described embodiment, the case where the voltage shift circuit 17 is configured by the transistors Q41 and Q42 has been described. However, the present invention is not limited to this. For example, the voltage shift circuit may be configured using a diode element. In short, the base-emitter voltage V of the transistors Q36 and Q40_fWhat is necessary is just to generate the voltage equal to.
[0058]
In the above-described embodiments, the TTL output circuits 10 and 20 provided on the output side of the analog-to-digital conversion circuit have been described. However, the present invention is not limited to this, and is widely applicable to output circuits that output TTL level logic signals. it can.
[0059]
【The invention's effect】
As described above, according to the present invention, when the drive signal is at the "H" level, the logic output signal is fed back to the input side of the TTL level output means to lower the voltage level of the drive signal, thereby enabling the TTL level output means to operate. By providing the voltage shift means for operating in the unsaturated or shallow saturated state, the TTL level output means operates in the unsaturated or shallow saturated state, and the operating speed of the TTL level output means can be increased, and the logical output signal can be increased. Can be sharpened.
[0060]
Further, by providing a clamp circuit in the drive signal generation means, the drive signal generation means operates in a non-saturated or shallowly saturated state, so that the operation speed of the drive signal generation means can be increased, and the waveform of the logical output signal is sharp. Can be.
[0061]
In addition, by providing the drive signal generating means with the current control circuit, the drive signal generating means operates in a non-saturated or shallowly saturated state, and the operating speed of the drive signal generating means can be increased, and the waveform of the logical output signal can be changed. Can be steep. In this case, the configuration can be simplified as compared with the case where a clamp circuit is provided.
[0062]
Further, by providing the timing adjustment means for adjusting the operation timing at the base of the first transistor and / or the base of the second transistor, the first and second transistors are not turned on at the same time, and unnecessary vertical operation is performed. Generation of current can be avoided. As a result, it is possible to prevent an increase in current consumption and to prevent the generation of unnecessary unnecessary radiation.
[0063]
In addition, by providing a load resistor on the output side of the TTL level output means, the "H" level of the logic output signal is not unnecessarily increased even when a CMOS device through which a load current hardly flows is connected. Can be
As a result, an output circuit with improved overall performance can be realized.
[Brief description of the drawings]
FIG. 1 is a connection diagram showing a configuration of a TTL output circuit according to one embodiment of the present invention.
FIG. 2 is a connection diagram illustrating a configuration of a TTL output circuit according to a second embodiment.
FIG. 3 is a connection diagram showing a configuration of a conventional TTL output circuit.
[Explanation of symbols]
1, TTL output circuit, 2, 14 drive signal generation stage, 3, 12 TTL level output stage, 11, logic signal processing stage, 13, logic signal generation stage, 15, 16 ... Clamp circuit, 17 voltage shift circuit, 21 current control circuit.

Claims (5)

Drive signal generation means for generating a drive signal of a predetermined voltage level according to a logic input signal;
TTL level output means for outputting a logic output signal having a voltage level of TTL according to the drive signal;
When the drive signal is at the "H" level, the logic output signal is fed back to the input side of the TTL level output means to lower the voltage level of the drive signal, thereby causing the TTL level output means to become non-saturated or shallowly saturated. Voltage shift means operating in the state
Has,
The drive signal generating means includes:
A differential circuit that generates first and second drive signals having opposite phases in response to first and second logic input signals having opposite phases;
Said first and second output circuit you characterized in that it comprises a clamp circuit for clamping the "L" level to a predetermined voltage level of the drive signal. Drive signal generation means for generating a drive signal of a predetermined voltage level according to a logic input signal;
TTL level output means for outputting a logic output signal having a voltage level of TTL according to the drive signal;
When the drive signal is at the "H" level, the logic output signal is fed back to the input side of the TTL level output means to lower the voltage level of the drive signal, thereby causing the TTL level output means to become non-saturated or shallowly saturated. Voltage shift means operating in the state
Has,
The drive signal generating means includes:
A differential circuit that generates first and second drive signals having opposite phases in response to first and second logic input signals having opposite phases;
Output circuit you characterized by comprising a current control circuit for clamping the "L" level to a predetermined voltage level of the differential circuit to control the current flowing through the first and second drive signals. Drive signal generation means for generating a drive signal of a predetermined voltage level according to a logic input signal;
TTL level output means for outputting a logic output signal having a voltage level of TTL according to the drive signal;
When the drive signal is at the "H" level, the logic output signal is fed back to the input side of the TTL level output means to lower the voltage level of the drive signal, thereby causing the TTL level output means to become non-saturated or shallowly saturated. Voltage shift means operating in the state
Has,
The TTL level output means includes:
First and second transistors cascaded between power supply voltages, and inverting in response to the drive signal to output the logical output signal from a connection midpoint;
The first transistor of the base and or said second output circuit you characterized in that so as to provide a timing adjusting means for adjusting the operation timing to the base of the transistor. Drive signal generation means for generating a drive signal of a predetermined voltage level according to a logic input signal;
TTL level output means for outputting a logic output signal having a voltage level of TTL according to the drive signal;
When the drive signal is at the "H" level, the logic output signal is fed back to the input side of the TTL level output means to lower the voltage level of the drive signal, thereby causing the TTL level output means to become non-saturated or shallowly saturated. Voltage shift means operating in the state
Has,
The TTL level output means includes:
A first transistor having a first drive signal input to the base, a collector connected to the first voltage, and an emitter connected to the first current source;
A second transistor whose second drive signal having a phase opposite to that of the first drive signal is input to a base and whose collector is connected to the first voltage;
A third transistor having a base connected to the emitter of the first transistor via a first resistor and a collector connected to the first voltage;
The base is connected to the emitter of the second transistor via a second resistor, the base is connected to a second voltage via a third resistor, and the collector is connected to the emitter of the third transistor. And a fourth transistor whose emitter is connected to the second voltage;
One end is connected to the collector of the fourth transistor, and the other end is a fourth resistor connected to the second voltage.
Output circuit you characterized in that so as to output the logical output signal from the collector of the fourth transistor. The voltage shift means,
A fifth transistor having a base connected to the collector and connected to a base of a second transistor of the TTL level output means;
The base is connected to the collector, the emitter is connected to the emitter of the fifth transistor, and the emitter is a sixth transistor connected to the collector of the fourth transistor of the TTL level output means. The output circuit according to claim 4 , wherein:

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