JP3564311B2 - Method for manufacturing semiconductor wafer with columnar electrode and method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor wafer with columnar electrode and method for manufacturing semiconductor device Download PDFInfo
- Publication number
- JP3564311B2 JP3564311B2 JP1823799A JP1823799A JP3564311B2 JP 3564311 B2 JP3564311 B2 JP 3564311B2 JP 1823799 A JP1823799 A JP 1823799A JP 1823799 A JP1823799 A JP 1823799A JP 3564311 B2 JP3564311 B2 JP 3564311B2
- Authority
- JP
- Japan
- Prior art keywords
- plating film
- semiconductor wafer
- columnar
- electrode
- solder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
Landscapes
- Wire Bonding (AREA)
- Electroplating Methods And Accessories (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
【0001】
【発明の属する技術分野】
本発明は半導体ウエハを用いてチップサイズパッケージを製造する際に使用する柱状電極付き半導体ウエハの製造方法及び半導体装置の製造方法に関する。
【0002】
図8は半導体ウエハを用いてチップサイズパッケージを製造する際に使用する柱状電極が形成された半導体ウエハの製造方法を示す。図8(a) は半導体ウエハ10を拡大して示す断面図で、半導体ウエハ10の表面に電極端子12とパッシベーション膜14が形成された状態を示す。この半導体ウエハ10の表面にまず、ポリイミド膜をコーティングし、電極端子12を露出させた絶縁層16を形成する(図8(b))。次に、スパッタリングを施して絶縁層16と電極端子12の表面にめっき給電層となる導体層18を形成する(図8(c))。次に、レジストを塗布し、半導体ウエハ10の表面に形成する配線パターンにしたがってレジストパターン20を形成し(図8(d))、前記導体層18をめっき給電層として銅めっきを施して配線パターン22を形成する(図8(e))。配線パターン22は一端側が電極端子12に接続し、他端側に柱状電極を立設するためのパッド部が形成されたものである。
【0003】
次に、電解めっきを施して柱状電極24を形成する。そのため、まず、図8(e) の状態からレジストパターン20を除去した後、再度、半導体ウエハ10の表面にめっき用のレジスト26を塗布し、配線パターン22のパッド部に位置合わせして柱状電極24を形成する部位のレジスト26を除去し、開口穴26aを形成する。柱状電極24は高さ100μm程度に形成するもので、レジスト26は柱状電極24の高さよりもやや厚く形成する。
【0004】
柱状電極24は電解銅めっきを施して開口穴26a内に銅めっきを盛り上げて形成する。図8(f) は柱状電極24を形成した状態で、柱状電極24の頂部端面には保護めっき被膜が形成されている。
図8(g) はレジスト26を除去した後、半導体ウエハの表面に露出した導体層18をエッチングして除去した状態である。導体層18をエッチングすることによって、電極端子形成面に一端側で電極端子12に電気的に接続された配線パターン22が形成され、配線パターン22の他端側に柱状電極24が形成された半導体ウエハ10が得られる。
【0005】
こうして得られた半導体ウエハ10は各々の電極端子12に対応して一つずつ柱状電極24が形成されたものであり、半導体ウエハ10の表面には多数個の柱状電極24が形成されている。
図9はこの柱状電極24が形成された半導体ウエハ10を樹脂封止する方法を示す。柱状電極24を上向きにして下型31に半導体ウエハ10をのせ、半導体ウエハ10の上に封止用の樹脂材28を供給した後、封止用フィルム30をクランプ面に吸着した上型32により下型31との間で半導体ウエハ10をクランプする。このクランプ操作により半導体ウエハ10の電極端子形成面側に溶融樹脂が広がって樹脂封止される。樹脂封止後、封止用フィルム30が被着した半導体ウエハ10を金型から取り出し、封止用フィルム30を半導体ウエハ10から引き剥がす。柱状電極24の頂部端面に実装用の端子(例えば、はんだボール)を接合した後、半導体ウエハを個片のチップサイズに切断することによってチップサイズパッケージが得られる。
【0006】
【発明が解決しようとする課題】
上述した製造方法で、半導体ウエハ10を樹脂封止する際に封止用フィルム30で柱状電極24の頂部端面を被覆しているのは、柱状電極24の頂部端面に樹脂が付着しないようにするためであるが、柱状電極24の高さにばらつきがあるといったことにより、樹脂封止の際に柱状電極24の頂部端面に樹脂が侵入し柱状電極24に樹脂が付着して残留することがある。半導体ウエハ10を樹脂封止した後、封止用フィルム30を半導体ウエハ10から引き剥がすようにするのは、柱状電極24の頂部端面に残留した樹脂を封止用フィルム30に付着させて除去するためである。
【0007】
しかし、封止用フィルム30を半導体ウエハ10から引き剥がしただけで柱状電極24の頂部端面に残留した樹脂が確実に除去されるとは限らない。柱状電極24の頂部端面は、はんだボール等の実装用の端子を接合する接合面であるから、樹脂が柱状電極24の頂部端面に付着していることは柱状電極24と端子との接合性の点で問題となる。このため、封止用フィルム30を引き剥がした後、ブラスト等によって柱状電極24の頂部端面をクリーニングすることがなされている。
【0008】
しかしながら、このようなクリーニングによっても必ずしも柱状電極24の頂部端面に残留した樹脂を完全に取り除くことができず、また、柱状電極24の頂部端面から完全に樹脂を取り除くため過度にクリーニングすると、逆に樹脂を劣化させてしまうといった問題も生じる。
このように、従来の柱状電極付きウエハの製造方法では柱状電極の頂部端面に樹脂が残留して、柱状電極と実装用の端子との接合性が阻害されることが課題となっていた。
本発明はこれら従来の課題を解決すべくなされたものであり、その目的とするところは、柱状電極の頂部端面に確実に端子を接合することができ、これによって信頼性の高いチップサイズパッケージを得ることができる柱状電極付き半導体ウエハの好適な製造方法、及び柱状電極付き半導体ウエハを用いて作製する半導体装置の好適な製造方法を提供するにある。
【0009】
【課題を解決するための手段】
上記目的を達成するため、本発明は次の構成を備える。
すなわち、柱状電極付き半導体ウエハの製造方法として、半導体ウエハの電極端子形成面を電極端子を露出して絶縁層により被覆し、前記電極端子及び絶縁層の表面に導体層を形成した後、導体層の表面にレジストパターンを形成して前記導体層をめっき給電層として銅めっきを施すことにより一端側が各電極端子に接続する配線パターンを形成し、前記レジストパターンを除去した後、半導体ウエハの電極端子形成面にレジストを塗布し、配線パターンの他端側の柱状電極を形成する部位のレジストに、底面に配線パターンの他端側が露出する開口穴を形成し、前記導体層をめっき給電層として前記開口穴内に銅めっきを施して、前記配線パターンの他端側に柱状電極を形成した後、該柱状電極の頂部端面にはんだめっき被膜を形成し、前記レジストを除去して、表面に露出する前記導体層を除去した後、前記はんだめっき被膜の表面が露出するように半導体ウエハの電極端子形成面側を樹脂封止することを特徴とする。
【0010】
また、はんだめっき被膜の表面が露出するように半導体ウエハの電極端子形成面側を樹脂封止する際に、はんだめっき被膜の表面が封止樹脂の外表面よりも突出するとともに、はんだめっき被膜と表面にはんだめっき被膜が形成される下地層との界面が封止樹脂内に位置するように樹脂封止することを特徴とする。
【0011】
また、柱状電極の頂部端面に、はんだめっき被膜の下地層としてニッケルめっき被膜を形成し、次いではんだめっき被膜を形成することを特徴とし、また、柱状電極の頂部端面に、ニッケルめっき被膜と、はんだめっき被膜の下地層としてパラジウムめっき被膜とをこの順に形成し、次いではんだめっき被膜を形成することを特徴とし、また、柱状電極の頂部端面に、ニッケルめっき被膜と、はんだめっき被膜の下地層として金めっき被膜とをこの順に形成し、次いではんだめっき被膜を形成することを特徴とし、また、柱状電極の頂部端面に、ニッケルめっき被膜と、パラジウムめっき被膜と、はんだめっき被膜の下地層として金めっき被膜とをこの順に形成し、次いではんだめっき被膜を形成することを特徴とする。
【0012】
また、半導体装置の製造方法として、前記半導体ウエハの製造方法にしたがって柱状電極付き半導体ウエハを形成し、該柱状電極付き半導体ウエハの電極端子形成面に形成された各々の柱状電極に外部接続端子を接合した後、前記半導体ウエハを所定位置で個片に切断することを特徴とし、また、前記柱状電極に接合する外部接続端子が、はんだボールであることを特徴とする。
【0013】
【発明の実施の形態】
以下、本発明の好適な実施形態を添付図面に基づいて詳細に説明する。
本発明に係る柱状電極付き半導体ウエハは半導体ウエハを用いてチップサイズパッケージを作製する際に使用する柱状電極付き半導体ウエハであり、従来の柱状電極付き半導体ウエハと比較して柱状電極の構成を除いては変わらない。したがって、以下では、本発明で特徴的な柱状電極の構成について説明する。なお、以下の説明で従来の柱状電極付き半導体ウエハと同一の部位については同一の番号を付している。
【0014】
前述したように、柱状電極付半導体ウエハは半導体ウエハ10の電極端子形成面に電気的絶縁層を介して一端側で電極端子12に電気的に接続する配線パターン22を形成し、配線パターン22の他端側に柱状電極24を立設し、半導体ウエハ10の電極端子形成面側を柱状電極24の頂部端面を露出して樹脂28によって封止したものである。図1に示すように、樹脂28は隣接するすべての柱状電極24の間を充填する。
【0015】
図2は柱状電極付きウエハの柱状電極24の近傍部分を拡大して示す断面図である。本実施形態の柱状電極付き半導体ウエハは柱状電極24の基体部(導体部)が銅めっき部40であり、柱状に形成された銅めっき部40の頂部端面にめっき被膜としてニッケルめっき被膜42、パラジウムめっき被膜44、はんだめっき被膜46をこの順に設けたことを特徴とする。
【0016】
前述したように、柱状電極24の頂部端面にめっき被膜を設けることは従来も行われている。すなわち、はんだ接合性を良好にするめっき被膜として、はんだ拡散防止用のニッケルめっき被膜を設け、ニッケルめっき被膜の上にはんだ濡れ性を良好にするパラジウムめっき被膜を設けることがなされている。
【0017】
本実施形態では柱状電極24の頂部端面にニッケルめっき被膜42、パラジウムめっき被膜44、はんだめっき被膜46を設けるが、これらのめっき被膜の構成として特徴的な点は、最外層に比較的厚くはんだめっき被膜46を設けることと、はんだめっき被膜46とその下地(下地層)のパラジウムめっき被膜44との界面の高さ位置を樹脂28の外表面の高さ位置よりも低位置にしたことにある。図2でhは、はんだめっき被膜46とパラジウムめっき被膜44の界面の高さ位置が樹脂28の外表面の高さ位置よりもhだけ低位置(封止樹脂内)にあることを示す。
【0018】
前述したように、ニッケルめっき被膜42ははんだの拡散防止を目的とし、パラジウムめっき被膜44ははんだの濡れ性を向上させることを目的とするものであり、はんだめっき被膜46は実装用の端子の濡れ性を向上させ、はんだボール等の実装用の端子を強固に接合することを目的とする。
図3は柱状電極24にはんだボール50を接合した状態を示す。はんだリフローにより、はんだめっき被膜46のはんだ、およびパラジウムめっき被膜44のパラジウムは溶融したはんだ中に拡散し、はんだボール50はニッケルめっき被膜42に接合することになる。
【0019】
はんだめっき被膜46とパラジウムめっき被膜44の界面の高さ位置が樹脂28の外表面の高さ位置よりも低位置にあることから、柱状電極24にはんだボール50を接合した状態で、はんだボール50の基部が樹脂28の外表面よりも内側(封止樹脂内)に入り込んでニッケルめっき被膜42に接合されることになる。すなわち、はんだボール50と柱状電極24との接合部は、樹脂28の内壁面とニッケルめっき被膜42によって囲まれた凹部内に支持されることになり、はんだボール50が強固に支持されて外力に対する耐久性を向上させることが可能となる。
【0020】
前述したように、柱状電極付き半導体ウエハは封止用フィルム30を介して上型32と下型31とでクランプして樹脂封止する。このときに、封止用フィルム30は圧縮されて柱状電極24の頂部端面が封止用フィルム30に若干くい込むようになる。このため、樹脂封止した状態で柱状電極付き半導体ウエハは柱状電極24の頂部端面が樹脂28の外表面よりも若干突出した形状になる。このように、樹脂28の外表面よりも柱状電極24の頂部端面が突出した形状となることは、柱状電極24の頂部端面にはんだボール等の実装用の端子を接合した際に、端子の基部が柱状電極24の頂部端面に接合し、柱状電極24の頂部端面に樹脂が付着していたりすると十分な接触面積が確保できなくなり、端子の接合性を阻害するおそれがある。
【0021】
この点、本実施形態のように柱状電極24の頂部端面にはんだめっき被膜46を設けると、柱状電極24の頂部端面に設けたはんだめっき被膜46の下地層に樹脂が付着することはないから、下地層の全面にはんだボール50を確実に接合することが可能になる。また、はんだボール50の基部が樹脂28とニッケルめっき被膜42によって形成された凹部内に入り込んで接合されることにより、はんだボール50の基部で柱状電極24との接触面積が大きくなり、凹部内で樹脂28の内壁面によって支持される作用と合わせて、実装用の端子の接合強度を増大させることができるという利点がある。
【0022】
柱状電極24の頂部に設けるニッケルめっき被膜42、パラジウムめっき被膜44、はんだめっき被膜46の厚さは適宜設定できるが、本実施形態ではニッケルめっき被膜42の厚さを3μm、パラジウムめっき被膜44の厚さを0.15μm、はんだめっき被膜46の厚さを3μmとした。
はんだボールを接合した際のはんだボールと柱状電極24との界面の高さ位置の関係は、接合時にパラジウムめっきが溶融したはんだ中に拡散するから正確には、ニッケルめっき被膜42とパラジウムめっき被膜44との界面になるが、パラジウムめっき被膜44の厚さははんだめっき被膜46の厚さにくらべてはるかに薄いから、柱状電極24にはんだめっき被膜46を形成する場合には、はんだめっき被膜46の底面の高さ位置又はニッケルめっき被膜42の表面の高さ位置に注意して柱状電極24を形成するようにすればよい。
【0023】
なお、図2に示すめっき被膜41のうち、パラジウムめっき被膜44にかえて金めっき被膜を設けることも可能である。金めっき被膜を設ける場合も、金めっき被膜はパラジウムめっき被膜と同程度の厚さに形成すればよい。金めっき被膜を設けることによって、パラジウムめっき被膜と同様にはんだとニッケルめっき被膜42との濡れ性を向上させ、はんだボール等の実装用の端子と柱状電極24との接合性を良好にすることができる。
【0024】
図4は柱状電極付き半導体ウエハに形成する柱状電極24の他の構成例を示す。本実施形態では柱状電極24の頂部端面にニッケルめっき被膜42、パラジウムめっき被膜44、金めっき被膜48、はんだめっき被膜46をこの順に設けたことを特徴とする。はんだめっき被膜46と金めっき被膜48との界面の高さ位置を樹脂28の外表面の高さ位置よりも低位置にしたことは上記実施形態と同様である。
【0025】
本実施形態のように、パラジウムめっき被膜44の上に金めっき被膜48を設けた場合は、金めっき被膜48を設けない場合にくらべてパラジウムめっき被膜44の厚さを薄くできるという利点がある。本実施形態で各層の厚さは、ニッケルめっき被膜42が3μm、パラジウムめっき被膜44が0.05μm、金めっき被膜48が0.01μm、はんだめっき被膜46が3μmである。パラジウムめっき被膜44と金めっき被膜48を設けた場合は、これらの各層の厚さを薄くして、かつはんだの濡れ性を向上させることができ、はんだボール50を柱状電極24に確実に接合することが可能になる。
【0026】
図5は柱状電極付き半導体ウエハに形成する柱状電極24の他の構成例を示す。本実施形態では柱状電極24に設けるめっき被膜をニッケルめっき被膜42とはんだめっき被膜46としたものである。めっき被膜がニッケルめっき被膜42とはんだめっき被膜46によることから、製造工程が簡素であり製造コストが安くなるという利点がある。
本実施形態でニッケルめっき被膜42とはんだめっき被膜46の厚さはともに3μmである。はんだめっき被膜46とニッケルめっき被膜42の界面の高さ位置を樹脂28の外表面の高さ位置よりも低位置にすることは上記各実施形態と同様である。
【0027】
図6は柱状電極付き半導体ウエハの製造方法の実施形態を示す。本発明に係る柱状電極付き半導体ウエハの製造方法は柱状電極に設けるめっき被膜の形成方法を除いて従来方法と同一である。したがって、図6で柱状電極24を形成する製造工程を示す。
図6(a) は、半導体ウエハ10の表面に絶縁層16を介して一端側で電極端子12と電気的に接続して配線パターン22を設け、導体層18及び配線パターン22の表面にレジスト26を塗布し、配線パターン22の他端側の柱状電極24を形成する部位のレジスト26に、底面に配線パターン22の他端側が露出する開口穴26aを形成した状態を示す。
【0028】
開口穴26aを形成した後、導体層18をめっき給電層として電解銅めっきを施し開口穴26a内に銅めっき部40を形成する(図6(b))。銅めっき部40は柱状電極24の導体部の主要部となるもので、開口穴26aをほぼ充填する程度の厚さにめっきを盛り上げて形成する。柱状電極24の高さは100μm程度であり、レジスト26もこれに合わせて100μm程度の厚さに形成する。
【0029】
次に、めっき被膜を形成するため所要の電解めっきを施す。図示例は銅めっき部40の上に、めっき被膜41としてニッケルめっき被膜42、パラジウムめっき被膜44、はんだめっき被膜46を形成した状態を示す(図6(c) ) 。前述したように、ニッケルめっき被膜42の厚さは3μm、パラジウムめっき被膜44の厚さは0.15μm、はんだめっき被膜46の厚さは3μmである。
銅めっき部40、ニッケルめっき被膜42、パラジウムめっき被膜44、はんだめっき被膜46の厚さは適宜選択できるが、柱状電極付き半導体ウエハを樹脂封止した際に樹脂28の外表面の高さ位置よりも、はんだめっき被膜46とパラジウムめっき被膜44との界面の高さ位置が低位置になるように、これらのめっき被膜の厚さを設定しておくことが必要である。
【0030】
めっき被膜41を形成した後、レジスト26を溶解除去し、半導体ウエハ10の表面に露出した導体層18をエッチングすることにより、ニッケルめっき被膜42、パラジウムめっき被膜44、はんだめっき被膜46の3層構造からなるめっき被膜41が頂部端面に形成された柱状電極24を有する半導体ウエハが得られる(図6(d))。導体層18の厚さは0.05μm程度であり、柱状電極24及び配線パターン22にくらべてはるかに薄いから、柱状電極24と配線パターン22をレジスト等で被覆して保護することなく、導体層18のみをエッチングして除去することができる。
こうして得られた半導体ウエハの電極端子形成面側を柱状電極24の頂部端面に形成したはんだめっき被膜46の表面を露出させて樹脂封止することにより図1に示すような柱状電極付き半導体ウエハが得られる。
【0031】
以上説明したように、本発明に係る柱状電極付き半導体ウエハの製造方法は、従来の柱状電極付き半導体ウエハの製造方法で柱状電極の頂部端面に形成するめっき被膜のめっき構成を変え、めっき厚を調節するだけで良いから、従来方法がそのまま適用できるという利点がある。
なお、柱状電極24にはんだめっき被膜46を形成する際に使用するはんだは、Sn−Pb等の鉛を含有するタイプのもの、Sn−Ag等の鉛を含有しないタイプのもののどちらも使用可能である。
【0032】
上記のようにして形成した柱状電極付き半導体ウエハからチップサイズの半導体装置を得るには、柱状電極付き半導体ウエハに形成されている各々の柱状電極24に実装用の外部接続端子を接合し、所定の切断位置で半導体ウエハを個片に切断すればよい。前述したように、柱状電極24の頂部端面に設けたはんだめっき被膜46と表面にはんだめっき被膜が形成される下地層との界面の高さ位置を樹脂28の外表面の高さ位置よりも低位置に形成したことから、図3に示すように、柱状電極の頂部端面に設けためっき被膜と外部接続端子の接合部との界面が封止樹脂内に位置して外部接続端子が接合される。これにより、外部接続端子が強固かつ確実に支持されるようになる。
【0033】
従来の柱状電極付き半導体ウエハに設けられている柱状電極24は、上述した各実施形態でも示したように円柱状に形成されたものである。図7(b) は従来の柱状電極24を拡大して示す斜視図で、円柱状の柱状電極24が配線パターン22のパッド部22a上に立設されている状態を示す。柱状電極付き半導体ウエハは柱状電極24を形成した面側が樹脂封止され、図1、2に示すように、隣接する柱状電極24の間に樹脂28が充填される。ところが、樹脂と金属とは一般的に密着性が良いとはいえないから、柱状電極24にはんだボール等の実装用の端子を接合した際に、柱状電極24の側面と樹脂28との界面にはんだが流れ込んだり、界面に水分が吸着されたりする。
【0034】
この結果、柱状電極24に接合された実装用の端子と柱状電極24との接合信頼性が低下するという問題があった。図7(a) はこれらの問題を解消する柱状電極24の形態を示すもので、柱状電極24の側面を凹凸面形状とした例である。このように、柱状電極24の側面を凹凸面に形成しておけば、柱状電極24の側面と樹脂28との接触面積が増大し、柱状電極24の側面での樹脂28と柱状電極24とのくいつき性が向上し、柱状電極24と樹脂28との密着性が改善される。
【0035】
柱状電極24は図6で示したように、レジスト26に形成する開口穴26aの形状によって側面の形状が決められるから、レジスト26を露光、現像する際に開口穴26aの内壁面が凹凸面になるように露光すればよい。開口穴26aの形状を選択することは容易であり、柱状電極24の側面を任意の形状に形成することができる。そして、このように柱状電極24の側面を凹凸面形状に形成することにより、柱状電極24と樹脂28との密着性が良好になり、柱状電極24にはんだボール等の実装用の端子を接合した場合に柱状電極24の側面と樹脂28との界面にはんだが流れ込んだり、水分が侵入したりすることを防止することができる。
【0036】
なお、柱状電極24と樹脂28との密着性をさらに高めるために、柱状電極24を形成してレジスト26を除去した後、プラズマアッシング等によって柱状電極24の側面を粗面に形成することも有効である。
また、柱状電極24の側面を凹凸面形状、粗面等に形成して樹脂28との密着性を向上させることと合わせて、前述したように、柱状電極24の頂部端面にはんだめっき被膜を設けることによってさらに柱状電極24と実装用の端子との接合性を向上させることができ、信頼性の高い半導体装置を得ることができる。
【0037】
【発明の効果】
本発明に係る柱状電極付き半導体ウエハの製造方法によれば、柱状電極と実装用の外部接続端子とのはんだ濡れ性が良好で、柱状電極に強固にかつ確実に外部接続端子を接合することができる柱状電極付き半導体ウエハを容易に製造することが可能となる。また、本発明に係る半導体装置の製造方法によれば、外部接続端子の接合性が良好で信頼性の高いチップサイズの半導体装置を得ることができる。
【図面の簡単な説明】
【図1】柱状電極付き半導体ウエハの構成を示す断面図である。
【図2】柱状電極付き半導体ウエハの柱状電極の構成を拡大して示す断面図である。
【図3】柱状電極にはんだボールを接合した状態を示す断面図である。
【図4】柱状電極付き半導体ウエハの柱状電極の構成を拡大して示す断面図である。
【図5】柱状電極付き半導体ウエハの柱状電極の構成を拡大して示す断面図である。
【図6】柱状電極付き半導体ウエハの製造方法を示す説明図である。
【図7】柱状電極の他の形成例を示す斜視図である。
【図8】半導体ウエハを用いたチップサイズパッケージの製造で用いる柱状電極付き半導体ウエハの従来の製造方法を示す説明図である。
【図9】半導体ウエハを用いたチップサイズパッケージの製造で用いる柱状電極付き半導体ウエハの製造方法を示す説明図である。
【符号の説明】
10 半導体ウエハ
12 電極端子
18 導体層
20 レジストパターン
22 配線パターン
24 柱状電極
26 レジスト
26a 開口穴
28 樹脂
30 封止用フィルム
31 下型
32 上型
40 銅めっき部
41 めっき被膜
42 ニッケルめっき被膜
44 パラジウムめっき被膜
46 はんだめっき被膜
50 はんだボール[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a process for the preparation of the manufacturing method and semiconductor equipment semiconductor weather toothed columnar electrode used in manufacturing a chip size package with a semiconductor wafer.
[0002]
FIG. 8 shows a method for manufacturing a semiconductor wafer on which columnar electrodes used for manufacturing a chip size package using the semiconductor wafer are formed. FIG. 8A is an enlarged cross-sectional view of the
[0003]
Next,
[0004]
The
FIG. 8G shows a state in which after removing the
[0005]
The
FIG. 9 shows a method of resin-sealing the semiconductor wafer 10 on which the
[0006]
[Problems to be solved by the invention]
In the above-described manufacturing method, the top end surface of the
[0007]
However, the resin remaining on the top end surface of the
[0008]
However, even by such cleaning, the resin remaining on the top end surface of the
As described above, the conventional method of manufacturing a wafer with columnar electrodes has a problem that the resin remains on the top end surface of the columnar electrodes and the bondability between the columnar electrodes and the mounting terminals is hindered.
The present invention has been made to solve these conventional problems, and an object of the present invention is to make it possible to securely connect terminals to the top end surface of a columnar electrode, thereby providing a highly reliable chip size package. suitable method for manufacturing a semiconductor weather toothed columnar electrodes which can be obtained, and to provide a suitable manufacturing method for the semiconductor equipment made using semiconductor wafer having columnar electrodes.
[0009]
[Means for Solving the Problems]
In order to achieve the above object, the present invention has the following configuration.
That is, as a method of manufacturing a semiconductor wafer with columnar electrodes , an electrode terminal formation surface of a semiconductor wafer is covered with an insulating layer by exposing the electrode terminal, and a conductor layer is formed on the surface of the electrode terminal and the insulating layer. After forming a resist pattern on the surface of the substrate and performing copper plating using the conductor layer as a plating power supply layer to form a wiring pattern having one end connected to each electrode terminal, and removing the resist pattern, the electrode terminal of the semiconductor wafer is removed. A resist is applied to the formation surface, and an opening hole where the other end of the wiring pattern is exposed is formed on the bottom of the resist at a position where the columnar electrode on the other end of the wiring pattern is formed, and the conductive layer is used as a plating power supply layer. Copper plating is performed in the opening hole to form a columnar electrode on the other end side of the wiring pattern, and then a solder plating film is formed on the top end surface of the columnar electrode. The resist is removed, after removing the conductive layer exposed to the surface, wherein a surface of the solder plating film resin sealing the electrode terminal forming surface of the semiconductor wafer so as to expose.
[0010]
Also, when resin-sealing the electrode terminal forming surface side of the semiconductor wafer so that the surface of the solder plating film is exposed, the surface of the solder plating film protrudes from the outer surface of the sealing resin, and the solder plating film It is characterized in that resin sealing is performed so that an interface with a base layer on which a solder plating film is formed is located in a sealing resin .
[0011]
In addition, a nickel plating film is formed as a base layer of a solder plating film on the top end surface of the columnar electrode, and then a solder plating film is formed, and a nickel plating film and a solder plating film are formed on the top end surface of the columnar electrode. A palladium plating film is formed in this order as a base layer of the plating film, and then a solder plating film is formed. Further, a nickel plating film is formed on the top end surface of the columnar electrode, and gold is formed as a base layer of the solder plating film. A plating film is formed in this order, and then a solder plating film is formed. Also, a nickel plating film, a palladium plating film, and a gold plating film as an underlayer of the solder plating film are formed on the top end surface of the columnar electrode. Are formed in this order, and then a solder plating film is formed.
[0012]
Further, as a method for manufacturing a semiconductor device, a semiconductor wafer with columnar electrodes is formed according to the method for manufacturing a semiconductor wafer, and external connection terminals are provided on each of the columnar electrodes formed on the electrode terminal formation surface of the semiconductor wafer with columnar electrodes. After the bonding, the semiconductor wafer is cut into individual pieces at predetermined positions, and the external connection terminals bonded to the columnar electrodes are solder balls .
[0013]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
The semiconductor wafer with a columnar electrode according to the present invention is a semiconductor wafer with a columnar electrode used when manufacturing a chip size package using the semiconductor wafer, and is different from a conventional semiconductor wafer with a columnar electrode except for the configuration of the columnar electrode. Does not change. Therefore, the configuration of the columnar electrode characteristic of the present invention will be described below. In the following description, the same portions as those of the conventional semiconductor wafer with columnar electrodes are denoted by the same reference numerals.
[0014]
As described above, in the semiconductor wafer with columnar electrodes, the
[0015]
FIG. 2 is an enlarged sectional view showing a portion near the
[0016]
As described above, providing a plating film on the top end surface of the
[0017]
In this embodiment, a
[0018]
As described above, the
FIG. 3 shows a state in which a
[0019]
Since the height position of the interface between the
[0020]
As described above, the semiconductor wafer with the columnar electrodes is clamped by the
[0021]
In this regard, when the
[0022]
The thickness of the
The relationship between the height position of the interface between the solder ball and the
[0023]
It is also possible to provide a gold plating film instead of the
[0024]
FIG. 4 shows another configuration example of the
[0025]
When the
[0026]
FIG. 5 shows another configuration example of the
In the present embodiment, the thickness of each of the
[0027]
FIG. 6 shows an embodiment of a method for manufacturing a semiconductor wafer with columnar electrodes. The method of manufacturing a semiconductor wafer with columnar electrodes according to the present invention is the same as the conventional method except for the method of forming a plating film provided on the columnar electrodes. Therefore, a manufacturing process for forming the
FIG. 6A shows that the
[0028]
After forming the
[0029]
Next, required electrolytic plating is performed to form a plating film. The illustrated example shows a state in which a
The thicknesses of the
[0030]
After the
The semiconductor wafer with the columnar electrodes as shown in FIG. 1 is obtained by exposing the surface of the
[0031]
As described above, the method of manufacturing a semiconductor wafer with a columnar electrode according to the present invention changes the plating configuration of the plating film formed on the top end surface of the columnar electrode by the conventional method of manufacturing a semiconductor wafer with a columnar electrode, and changes the plating thickness. There is an advantage that the conventional method can be applied as it is because only adjustment is required.
The solder used when forming the
[0032]
To obtain a chip-sized semiconductor device from the semiconductor wafer with columnar electrodes formed as described above, an external connection terminal for mounting is bonded to each of the
[0033]
The
[0034]
As a result, there is a problem that the bonding reliability between the mounting terminal bonded to the
[0035]
As shown in FIG. 6, since the shape of the side surface of the
[0036]
In order to further increase the adhesion between the
As described above, a solder plating film is provided on the top end surface of the
[0037]
【The invention's effect】
ADVANTAGE OF THE INVENTION According to the manufacturing method of the semiconductor wafer with a columnar electrode according to the present invention, the solderability of the columnar electrode and the external connection terminal for mounting is good , and the external connection terminal can be firmly and reliably joined to the columnar electrode. the pillar-like electrodes with a semiconductor wafer that can be made can be easily manufactured. Further, according to the method of manufacturing a semiconductor device according to the present invention, it can be joined for external connection terminals to obtain a semiconductor device of high position Ppusaizu good reliability.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a configuration of a semiconductor wafer with columnar electrodes.
FIG. 2 is an enlarged sectional view showing a configuration of a columnar electrode of a semiconductor wafer with columnar electrodes.
FIG. 3 is a cross-sectional view showing a state where a solder ball is joined to a columnar electrode.
FIG. 4 is an enlarged sectional view showing a configuration of a columnar electrode of a semiconductor wafer with columnar electrodes.
FIG. 5 is an enlarged sectional view showing a configuration of a columnar electrode of a semiconductor wafer with columnar electrodes.
FIG. 6 is an explanatory view illustrating a method for manufacturing a semiconductor wafer with columnar electrodes.
FIG. 7 is a perspective view showing another example of forming a columnar electrode.
FIG. 8 is an explanatory view showing a conventional method for manufacturing a semiconductor wafer with columnar electrodes used in manufacturing a chip size package using a semiconductor wafer.
FIG. 9 is an explanatory view showing a method of manufacturing a semiconductor wafer with columnar electrodes used in manufacturing a chip size package using a semiconductor wafer.
[Explanation of symbols]
Claims (8)
前記レジストパターンを除去した後、半導体ウエハの電極端子形成面にレジストを塗布し、配線パターンの他端側の柱状電極を形成する部位のレジストに、底面に配線パターンの他端側が露出する開口穴を形成し、
前記導体層をめっき給電層として前記開口穴内に銅めっきを施して、前記配線パターンの他端側に柱状電極を形成した後、
該柱状電極の頂部端面にはんだめっき被膜を形成し、
前記レジストを除去して、表面に露出する前記導体層を除去した後、前記はんだめっき被膜の表面が露出するように半導体ウエハの電極端子形成面側を樹脂封止することを特徴とする柱状電極付き半導体ウエハの製造方法。 The electrode terminal forming surface of the semiconductor wafer is covered with an insulating layer by exposing the electrode terminals, and after forming a conductor layer on the surface of the electrode terminals and the insulating layer, a resist pattern is formed on the surface of the conductor layer to form the conductor layer. By applying copper plating as a plating power supply layer, one end side is formed with a wiring pattern connected to each electrode terminal,
After removing the resist pattern, a resist is applied to the electrode terminal forming surface of the semiconductor wafer, and the other end of the wiring pattern is provided with an opening hole on the bottom where the other end of the wiring pattern is exposed. To form
After performing copper plating in the opening hole using the conductor layer as a plating power supply layer and forming a columnar electrode on the other end side of the wiring pattern,
Forming a solder plating film on the top end surface of the columnar electrode,
Removing the resist, removing the conductor layer exposed on the surface, and sealing the electrode terminal forming surface side of the semiconductor wafer with a resin so that the surface of the solder plating film is exposed; Of manufacturing a semiconductor wafer with a hole .
該柱状電極付き半導体ウエハの電極端子形成面に形成された各々の柱状電極に外部接続端子を接合した後、
前記半導体ウエハを所定位置で個片に切断することを特徴とする半導体装置の製造方法。 Forming a semiconductor wafer with columnar electrodes according to the method of manufacturing a semiconductor wafer according to any one of claims 1 to 6,
After joining external connection terminals to each columnar electrode formed on the electrode terminal forming surface of the semiconductor wafer with columnar electrodes,
A method of manufacturing a semiconductor device , comprising cutting the semiconductor wafer into individual pieces at predetermined positions .
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1823799A JP3564311B2 (en) | 1999-01-27 | 1999-01-27 | Method for manufacturing semiconductor wafer with columnar electrode and method for manufacturing semiconductor device |
KR1020000003629A KR100687548B1 (en) | 1999-01-27 | 2000-01-26 | Semiconductor wafer and semiconductor device provided with columnar electrodes and methods of producing the wafer and device |
TW089101296A TW444288B (en) | 1999-01-27 | 2000-01-26 | Semiconductor wafer and semiconductor device provided with columnar electrodes and methods of producing the wafer and device |
EP00300613A EP1024531A3 (en) | 1999-01-27 | 2000-01-27 | Semiconductor wafer and device having columnar electrodes |
US10/323,645 US7220657B2 (en) | 1999-01-27 | 2002-12-20 | Semiconductor wafer and semiconductor device provided with columnar electrodes and methods of producing the wafer and device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1823799A JP3564311B2 (en) | 1999-01-27 | 1999-01-27 | Method for manufacturing semiconductor wafer with columnar electrode and method for manufacturing semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000216185A JP2000216185A (en) | 2000-08-04 |
JP3564311B2 true JP3564311B2 (en) | 2004-09-08 |
Family
ID=11966082
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1823799A Expired - Fee Related JP3564311B2 (en) | 1999-01-27 | 1999-01-27 | Method for manufacturing semiconductor wafer with columnar electrode and method for manufacturing semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3564311B2 (en) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003008228A (en) * | 2001-06-22 | 2003-01-10 | Ibiden Co Ltd | Multilayer printed wiring board and method of manufacturing the same |
JP4653447B2 (en) | 2004-09-09 | 2011-03-16 | Okiセミコンダクタ株式会社 | Manufacturing method of semiconductor device |
JP2006202969A (en) * | 2005-01-20 | 2006-08-03 | Taiyo Yuden Co Ltd | Semiconductor device and mounting body thereof |
KR20100121231A (en) * | 2009-05-08 | 2010-11-17 | 삼성전자주식회사 | Package on package preventing circuit pattern lift defect and method for fabricating the same |
US8592995B2 (en) * | 2009-07-02 | 2013-11-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and structure for adhesion of intermetallic compound (IMC) on Cu pillar bump |
JP5685807B2 (en) * | 2009-12-03 | 2015-03-18 | 富士通株式会社 | Electronic equipment |
JP2012099860A (en) * | 2012-02-06 | 2012-05-24 | Nec Corp | Wiring board with metal post, semiconductor device and semiconductor device module |
JP2014150213A (en) * | 2013-02-04 | 2014-08-21 | Fujitsu Semiconductor Ltd | Semiconductor device and semiconductor device manufacturing method |
-
1999
- 1999-01-27 JP JP1823799A patent/JP3564311B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2000216185A (en) | 2000-08-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100687548B1 (en) | Semiconductor wafer and semiconductor device provided with columnar electrodes and methods of producing the wafer and device | |
US8230591B2 (en) | Method for fabricating an electronic device substrate | |
KR100454381B1 (en) | Semiconductor device and manufacturing method thereof | |
US6350386B1 (en) | Method of making a support circuit with a tapered through-hole for a semiconductor chip assembly | |
JP5321873B2 (en) | Interconnect structure with bond pads and method of creating bump sites on bond pads | |
US6162664A (en) | Method for fabricating a surface mounting type semiconductor chip package | |
US6258631B1 (en) | Semiconductor package and the manufacturing method | |
KR100315030B1 (en) | Manufacturing method of semiconductor package | |
JP2002184904A (en) | Semiconductor device and method for manufacturing the same | |
JP4245754B2 (en) | Semiconductor device | |
US20050054187A1 (en) | Method for forming ball pads of BGA substrate | |
JP3564311B2 (en) | Method for manufacturing semiconductor wafer with columnar electrode and method for manufacturing semiconductor device | |
US6306751B1 (en) | Apparatus and method for improving ball joints in semiconductor packages | |
JP2003017531A (en) | Semiconductor device | |
US7202421B2 (en) | Electronic elements, method for manufacturing electronic elements, circuit substrates, method for manufacturing circuit substrates, electronic devices and method for manufacturing electronic devices | |
US7160796B2 (en) | Method for manufacturing wiring board and semiconductor device | |
JP7382170B2 (en) | semiconductor equipment | |
US5933711A (en) | Fabrication method for chip size semiconductor package | |
JP2004014854A (en) | Semiconductor device | |
US6415973B1 (en) | Method of application of copper solution in flip-chip, COB, and micrometal bonding | |
JP3520213B2 (en) | Semiconductor wafer with columnar electrode and method of manufacturing the same | |
US6995082B2 (en) | Bonding pad of a semiconductor device and formation method thereof | |
JP4168494B2 (en) | Manufacturing method of semiconductor device | |
US6949408B1 (en) | Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps | |
JP3656590B2 (en) | Manufacturing method of tape carrier for semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040601 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040607 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080611 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090611 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090611 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100611 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110611 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110611 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120611 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |