JP3562321B2 - Clock signal switching device - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、選択信号の論理状態に基づき、クロック信号と、このクロック信号を1/2分周した1/2分周クロック信号のいずれかの信号を選択的に出力するクロック信号切り換え装置に関するものである。
【0002】
【従来の技術】
クロック信号切り換え装置として、選択信号の論理状態に基づいて、原クロック信号と、原クロック信号を1/2分周した1/2分周クロック信号のいずれかの信号を選択的に出力する装置が知られている。
【0003】
図3は従来のクロック信号切り換え装置のブロック図である。また、図4はクロック信号切り換え装置100の基本動作を示すタイミングチャートである。クロック信号切り換え装置100は、D型フリップフロップ110およびセレクタ120から構成されている。セレクタ120は、2つのアンド回路121、122と、これらのアンド回路121、122の出力信号T10、T11が入力されるオア回路123を備えている。
【0004】
外部から入力された原クロック信号CLKはD型フリップフロップ110のクロック入力端子CKに入力され、当該D型フリップフロップ110で1/2分周される。すなわち、D型フリップフロップ110の正転出力端子Qからは原クロック信号CLKを1/2分周した1/2分周クロック信号CLK(1/2)が出力される。
【0005】
セレクタ120では、原クロック信号CLKと選択信号SELをアンド回路122で演算する。また、セレクタ120では、D型フリップフロップ110から出力された1/2分周クロック信号CLK(1/2)と選択信号SELの反転信号をアンド回路121で演算する。各アンド回路121、122の出力信号T10、T11は、オア回路123で演算されて出力信号OUTとして出力される。ここで、選択信号SELの論理状態が高レベルに保持されているときは、アンド回路122の出力信号T11として原クロック信号CLKが出力される。これに対して、アンド回路121に入力されている1/2分周クロック信号CLK(1/2)は、その出力信号T10として出力されない。このため、オア回路123からは原クロック信号CLKが出力される。
【0006】
一方、選択信号SELの論理状態が低レベル状態に切り換わると、アンド回路122が閉じ、アンド回路121が開く。このため、アンド回路121から出力された1/2分周クロック信号CLK(1/2)のみがオア回路123を介して出力される。
【0007】
このように、クロック信号切り換え装置100では、選択信号SELの論理状態に基づき、原クロック信号CLKと1/2分周クロック信号CLK(1/2)のいずれかの信号が選択的に出力される。
【0008】
【発明が解決しようとする課題】
ここで、選択信号SELの切り換わりが、原クロック信号CLKの立ち上がり、立ち下がりに一致しない場合がある。この場合、出力されるクロック信号にパルス状のノイズ、いわゆるハザードが発生する恐れがある。
【0009】
例えば、図4に示すように、時点t90に立ち上がった原クロック信号CLKが立ち下がる前の時点t100において、選択信号SELの論理状態が高レベルから低レベルに切り換わると、この切り換わりのタイミングで、オア回路123から出力されるクロック信号が切り換わる。この切り換わりに伴って、オア回路123から出力されている原クロック信号CLKの論理状態は強制的に高レベルから低レベルに移行する。この結果、出力信号OUTにハザード130が発生してしまう。このハザード130は電子機器を誤動作させる原因となる。
【0010】
本発明の課題は、上記の点に鑑みて、選択信号の論理状態に基づき、クロック信号と、そのクロック信号の1/2分周クロック信号を切り換えて出力するクロック信号切り換え装置において、クロック信号の切り換え時にハザードが発生するのを防止可能な構成を提案することにある。
【0011】
【課題を解決するための手段】
上記の課題を解決するため、本発明は、選択信号の論理状態に基づき、クロック信号と、このクロック信号を1/2分周した1/2分周クロック信号のいずれかの信号を選択的に出力するクロック信号切り換え装置において、次の構成を採用する。
【0012】
原クロック信号を1/2分周して第1の1/2分周クロック信号を生成する分周回路と、前記選択信号の論理レベルの反転時点を前記原クロック信号に同期化させる同期化回路と、前記同期化回路の出力信号がいずれか一方の論理状態にある場合にのみ、前記第1の1/2分周クロック信号に基づき、当該1/2分周クロック信号とは位相が90度ずれた第2の1/2分周クロック信号を生成するクロック信号生成回路と、前記第1および第2の1/2分周クロック信号の排他的論理和をクロック信号として出力する論理回路とを有する構成とする。
【0013】
本発明のクロック信号切り換え装置では、第1および第2の1/2分周クロック信号の位相は相互に90度ずれている。このため、クロック信号生成回路から第2の1/2分周クロック信号が出力されているときは、論理回路から出力されるクロック信号は、原クロック信号と同一周波数のクロック信号になる。一方、クロック信号生成回路から第2の1/2分周クロック信号が出力されていないときは、論理回路から出力されるクロック信号は1/2分周クロック信号(第1の1/2分周クロック信号)になる。
【0014】
また、本発明のクロック信号切り換え装置では、論理回路から出力されるクロック信号の切り換えは、同期化回路の出力信号の論理状態に基づいて、クロック信号生成回路から第2の1/2分周クロック信号を出力させるか否かで行われる。
【0015】
ここで、この同期化回路の出力信号は、選択信号の論理レベルの反転時点を原クロック信号に同期化した信号である。一方、第2の1/2分周クロック信号は、第1の1/2分周クロック信号に基づいて生成した信号である。この第1の1/2分周クロック信号は原クロック信号に基づいて生成した信号であるので、第2の1/2分周クロック信号も、前記出力信号と同様に、原クロック信号に同期化した信号である。このように、同期化回路の出力信号と第2の1/2分周クロック信号は共に原クロック信号に同期化した信号であるので、その出力信号の論理状態の変化に伴って、第2の1/2分周クロック信号の論理状態が高レベルに保持されている期間中に、その論理状態が強制的に低レベルに移行されてしまうことはない。この結果、ハザードを発生させることなく、クロック信号の切り換えを行うことできる。
【0016】
前記同期化回路はD型フリップフロップとすることができる。D型フリップフロップを用いる場合は、そのデータ入力端子に前記選択信号を入力し、クロック入力端子に前記原クロック信号を入力すれば、正転出力端子から論理レベルの反転時点が前記原クロック信号に同期化した前記選択信号を出力させることができる。
【0017】
ここで、分周回路としては、前記原クロック信号の立ち上がりあるいは立ち下がりのタイミングに基づき前記第1の1/2分周クロック信号を生成するものを採用できる。また、クロック信号生成回路としては、アンド回路と、D型フリップフロップを備えたものを採用できる。
【0018】
このようなクロック信号生成回路とした場合は、アンド回路に前記第1の1/2分周クロック信号および前記同期化された選択信号を入力する。また、D型フリップフロップのデータ入力端子に、前記アンド回路の出力信号を入力し、そのクロック入力端子に前記原クロック信号の反転信号を入力すれば、その正転出力端子から前記第2の1/2分周クロック信号を出力させることができる。
【0019】
【発明の実施の形態】
以下に図面を参照して本発明を適用したクロック信号切り換え装置を説明する。図1はクロック信号切り換え装置のブロック図、図2はクロック信号切り換え装置の基本動作を示すタイミングチャートである。なお、図2のタイミングチャートでは、各回路での信号伝搬遅延も考慮して信号の立ち上がり、立ち下がりを図示している。
【0020】
クロック信号切り換え装置1は、選択信号SELの論理状態に応じて、原クロック信号CLK1と、この原クロック信号CLK1を1/2分周した1/2分周クロック信号CLK(1/2)のいずれかの信号を選択的に出力する装置である。
【0021】
このクロック信号切り換え装置1は、外部から入力される原クロック信号CLKを1/2分周して第1の1/2分周クロック信号Q1を生成する分周回路2と、外部から入力される選択信号SELの論理レベルの反転時点を原クロック信号CLKに同期化させる同期化回路3と、この同期化回路3の出力信号Q2がいずれか一方の論理状態にある場合にのみ、第1の1/2分周クロック信号Q1に基づき、この1/2分周クロック信号Q1とは位相が90度異なる第2の1/2分周信号Q3を生成するクロック信号生成回路4と、第1および第2の1/2分周クロック信号Q1およびQ2の排他的論理和を出力信号OUTとして出力する論理回路(EX−OR回路)5とを有している。
【0022】
分周回路2および同期化回路3は、共に単独のD型フリップフロップ(D−F/F1,D−F/F2)から構成されている。クロック信号生成回路4はアンド回路6およびDフリップフロップ7(D−F/F3)から構成されている。
【0023】
クロック信号切り換え装置1において、外部から入力された原クロック信号CLKおよび選択信号SELのうち、原クロック信号CLKは、分周回路であるD型フリップフロップ2のクロック入力端子CK1に入力される。D型フリップフロップ2では、反転出力端子/Q1とデータ入力端子D1がバイパスされている。このため、その正転出力端子Q1から出力される信号Q1の論理状態は、原クロック信号CLKの立ち上がりのタイミングで低レベルから高レベル、または高レベルから低レベルに変化する。すなわち、D型フリップフロップ2の正転出力端子Q1からは原クロック信号CLKを1/2分周した第1の1/2分周クロック信号Q1が出力される。ここで、クロック信号切り換え装置1に入力された原クロック信号CLKは、同期化回路であるD型フリップフロップ3のクロック入力端子CK2にも入力される。また、クロック信号生成回路4のD型フリップフロップ7のクロック入力端子/CK3に原クロック信号CLKの反転信号が入力される。選択信号SELはD型フリップフロップ3のデータ入力端子D2に入力される。
【0024】
以下では、選択信号SELの論理状態が時点t1までは高レベルに保持され、それ以降は低レベルに保持されるものとして説明する。D型フリップフロップ3では、原クロック信号CLKの立ち上がりのタイミングにおける選択信号SELの論理状態のみによって、その正転出力端子Q2から出力される信号Q2の論理状態が決定される。このため、この正転出力端子Q2からの出力信号Q2は、時点t1以降において原クロック信号CLKが最初に立ち上がるまでは高レベル状態に保持され、その立ち上がりのタイミングに基づいて低レベル状態に移行する(時点t2)。この結果、正転出力端子Q2からは、選択信号SELの論理レベルの反転時点が原クロック信号CLKに同期化された出力信号Q2が出力される。
【0025】
それぞれのD型フリップフロップ2、3の正転出力端子Q1、Q2から出力された第1の1/2分周クロック信号Q1と出力信号Q2は、アンド回路6に入力され、それらの論理積が出力信号T1として出力される。この出力信号T1は、出力信号Q2の論理状態が高レベルになっているときには、第1の1/2分周クロック信号Q1になり、低レベルになっているときには、低レベル状態に保持される。
【0026】
このアンド回路6の出力信号T1はD型フリップフロップ7のデータ入力端子D3に入力される。このD型フリップフロップ7のクロック入力端子/CK3には原クロック信号CLKの反転信号が入力されている。このため、D型フリップフロップ7では、原クロック信号CLKの反転信号における立ち上がりのタイミング、すなわち、原クロック信号CLKの立ち下がりのタイミングにおけるデータ入力端子D3に入力さている出力信号T1の論理状態によって、その正転出力端子Q3から出力される信号Q3の論理状態が決定される。
【0027】
従って、D型フリップフロップ7の正転出力端子Q3から出力される信号Q3の論理状態は次の通りである。出力信号T1が出力信号Q2の論理レベルの反転に同期して、その出力信号T1の論理状態が低レベルに保持されるまでの間では、原クロック信号CLKの立ち下がりのタイミングに応じて高レベルから低レベル、または低レベルから高レベルに変化する。この結果、正転出力端子Q3からは1/2分周クロック信号(第2の1/2分周クロック信号)Q3が出力される。出力信号T1が出力信号Q2の論理レベルの反転に同期して、その出力信号T1の論理状態が低レベルに保持された後は、その正転出力端子Q3から出力される信号Q3の論理状態は低レベルに保持される。換言すれば、同期化回路であるD型フリップフロップ3の出力信号Q2の論理状態が高レベルにある場合にのみ、D型フリップフロップ7の正転出力端子Q3からは第2の1/2分周クロック信号Q3が出力されることになる。
【0028】
第1の1/2分周クロック信号Q1と、D型フリップフロップ7からの第2の1/2分周クロック信号Q3は論理回路5を介して出力される。
【0029】
ここで、第2の1/2分周クロック信号Q3は原クロック信号CLKの立ち下がりのタイミングに同期しているので、原クロック信号CLKの立ち上がりのタイミングに同期している第1の1/2分周クロック信号Q1とは位相が相互に90度ずれている。
【0030】
このため、Dフリップフロップ7の正転出力端子Q3から第2の1/2分周クロック信号Q3が出力されているときは、論理回路5から原クロック信号CLK1と同一周波数のクロック信号が出力される。一方、Dフリップフロップ7の正転出力端子Q3の状態が低レベルに保持されているときは、1/2分周クロック信号CLK(1/2)(第1の1/2分周クロック信号Q1)が出力される。
【0031】
以上説明したように、クロック信号切り換え装置1では、外部から入力される選択信号SELは、同期化回路であるDフリップフロップ3で原クロック信号CLKに同期化された出力信号Q2に変換される。この出力信号Q2は、その論理状態に基づいて、第2の1/2分周クロック信号Q3の出力の有無を決定する。一方、第2の1/2分周クロック信号Q3は、第1の1/2分周クロック信号Q1に基づき生成された信号であるので、原クロック信号CLKに同期化した信号である。このように、第2の1/2分周クロック信号Q3と、出力信号Q2は共に原クロック信号CLKに同期しているので、第2の1/2分周クロック信号Q3の論理状態が高レベルになっている期間中に、その論理状態が低レベルに強制的に移行されることはない。よって、パルス状のノイズを発生させることなく、出力信号OUTをクロック信号CLK1と同一周波数のクロック信号とこの1/2分周クロック信号CLK2のいずれかの信号に切り換えることができる。
【0032】
【発明の効果】
以上説明したように、本発明のクロック信号切り換え装置では、相互に位相が90度異なる第1および第2の1/2分周クロック信号を生成し、それらの排他的論理和を行うことによって原クロック信号と同一周波数のクロック信号を出力する。また、第2の1/2分周クロック信号の出力を停止することによって、1/2分周クロック信号を出力する。第2の1/2分周クロック信号の出力の停止は、原クロック信号に同期化した選択信号を用いて行われる。このようにすれば、ハザードを発生させることなく、出力信号をクロック信号あるいはその1/2分周クロック信号に切り換えることができる。
【図面の簡単な説明】
【図1】本発明を適用したクロック信号切り換え装置のブロック図である。
【図2】図1のクロック信号切り換え装置の基本動作を示すタイミングチャートである。
【図3】従来のクロック信号切り換え装置のブロック図である。
【図4】図3のクロック信号切り換え装置の基本動作を示すタイミングチャートである。
【符号の説明】
1 クロック信号切り換え装置
2 D型フリップフロップ(分周回路)
3 D型フリップフロップ(同期化回路)
4 クロック信号生成回路
5 論理回路
6 アンド回路
7 D型フリップフロップ
Q1 第1の1/2分周クロック信号
Q2 第2の1/2分周クロック信号
SEL 選択信号
CLK 原クロック信号
CLK1 原クロック信号
CLK2 1/2分周クロック信号
[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a clock signal switching device for selectively outputting a clock signal and one of a 1/2 frequency-divided clock signal obtained by dividing the clock signal by 1/2 based on a logic state of a selection signal. It is.
[0002]
[Prior art]
As the clock signal switching device, a device that selectively outputs either the original clock signal or a 1/2 frequency-divided clock signal obtained by dividing the original clock signal by 1/2 based on the logic state of the selection signal. Are known.
[0003]
FIG. 3 is a block diagram of a conventional clock signal switching device. FIG. 4 is a timing chart showing the basic operation of the clock signal switching device 100. The clock signal switching device 100 includes a D-type flip-flop 110 and a selector 120. The selector 120 includes two AND circuits 121 and 122 and an OR circuit 123 to which output signals T10 and T11 of the AND circuits 121 and 122 are input.
[0004]
The original clock signal CLK input from the outside is input to the clock input terminal CK of the D-type flip-flop 110 and is divided by 1 / in the D-type flip-flop 110. That is, the non-inverting output terminal Q of the D-type flip-flop 110 outputs a 1/2 frequency-divided clock signal CLK (1/2) obtained by dividing the original clock signal CLK by 1/2.
[0005]
In the selector 120, the original clock signal CLK and the selection signal SEL are calculated by the AND circuit 122. In the selector 120, the AND circuit 121 calculates an inverted signal of the 周 frequency-divided clock signal CLK (1/2) output from the D-type flip-flop 110 and the selection signal SEL. Output signals T10 and T11 of the AND circuits 121 and 122 are calculated by the OR circuit 123 and output as an output signal OUT. Here, when the logic state of the selection signal SEL is held at a high level, the original clock signal CLK is output as the output signal T11 of the AND circuit 122. On the other hand, the 1/2 frequency-divided clock signal CLK (1/2) input to the AND circuit 121 is not output as the output signal T10. Therefore, the original clock signal CLK is output from the OR circuit 123.
[0006]
On the other hand, when the logic state of the selection signal SEL switches to the low level state, the AND circuit 122 closes and the AND circuit 121 opens. Therefore, only the 1/2 frequency-divided clock signal CLK (1/2) output from the AND circuit 121 is output via the OR circuit 123.
[0007]
As described above, the clock signal switching device 100 selectively outputs one of the original clock signal CLK and the 1/2 frequency-divided clock signal CLK (1/2) based on the logic state of the selection signal SEL. .
[0008]
[Problems to be solved by the invention]
Here, switching of the selection signal SEL may not coincide with rising and falling of the original clock signal CLK. In this case, pulse-like noise, that is, a so-called hazard may be generated in the output clock signal.
[0009]
For example, as shown in FIG. 4, when the logic state of the selection signal SEL switches from a high level to a low level at a time point t100 before the original clock signal CLK that has risen at the time point t90 falls, at the timing of this switching. , The clock signal output from the OR circuit 123 is switched. With this switching, the logical state of the original clock signal CLK output from the OR circuit 123 is forcibly shifted from a high level to a low level. As a result, a hazard 130 occurs in the output signal OUT. The hazard 130 causes malfunction of the electronic device.
[0010]
In view of the above, an object of the present invention is to provide a clock signal switching device that switches and outputs a clock signal and a 1/2 frequency-divided clock signal of the clock signal based on the logical state of the selection signal. An object of the present invention is to propose a configuration capable of preventing occurrence of a hazard at the time of switching.
[0011]
[Means for Solving the Problems]
In order to solve the above problem, the present invention selectively selects a clock signal and one of a 1/2 frequency-divided clock signal obtained by dividing the clock signal by 1/2 based on the logic state of a selection signal. The following configuration is adopted in the clock signal switching device to output.
[0012]
A frequency dividing circuit for generating a first 1/2 frequency-divided clock signal by dividing the original clock signal by 1/2, and a synchronization circuit for synchronizing the inversion point of the logic level of the selection signal with the original clock signal Only when the output signal of the synchronizing circuit is in one of the logical states, based on the first 1/2 frequency-divided clock signal, the phase with the 1/2 frequency-divided clock signal is 90 degrees. A clock signal generation circuit for generating a shifted second 1/2 frequency-divided clock signal; and a logic circuit for outputting an exclusive OR of the first and second 1/2 frequency-divided clock signals as a clock signal. Configuration.
[0013]
In the clock signal switching device of the present invention, the phases of the first and second 1/2 frequency-divided clock signals are mutually shifted by 90 degrees. Therefore, when the second 1/2 frequency-divided clock signal is being output from the clock signal generation circuit, the clock signal output from the logic circuit has the same frequency as the original clock signal. On the other hand, when the second 1/2 frequency-divided clock signal is not output from the clock signal generation circuit, the clock signal output from the logic circuit is a 1/2 frequency-divided clock signal (the first 1/2 frequency-divided clock signal). Clock signal).
[0014]
In the clock signal switching device of the present invention, switching of the clock signal output from the logic circuit is performed by the clock signal generation circuit based on the logic state of the output signal of the synchronization circuit. This is performed depending on whether or not to output a signal.
[0015]
Here, the output signal of the synchronization circuit is a signal obtained by synchronizing the inversion point of the logic level of the selection signal with the original clock signal. On the other hand, the second 1/2 frequency-divided clock signal is a signal generated based on the first 1/2 frequency-divided clock signal. Since the first 1/2 frequency-divided clock signal is a signal generated based on the original clock signal, the second 1/2 frequency-divided clock signal is also synchronized with the original clock signal, similarly to the output signal. Signal. As described above, since the output signal of the synchronization circuit and the second 1/2 frequency-divided clock signal are both signals synchronized with the original clock signal, the second signal is synchronized with the change of the logic state of the output signal. During the period when the logic state of the 1/2 frequency-divided clock signal is held at the high level, the logic state is not forcibly shifted to the low level. As a result, clock signals can be switched without generating a hazard.
[0016]
The synchronization circuit may be a D-type flip-flop. When a D-type flip-flop is used, the selection signal is input to its data input terminal, and the original clock signal is input to the clock input terminal. The synchronized selection signal can be output.
[0017]
Here, a circuit that generates the first 1/2 frequency-divided clock signal based on the rising or falling timing of the original clock signal can be adopted as the frequency dividing circuit. As the clock signal generation circuit, a circuit including an AND circuit and a D-type flip-flop can be employed.
[0018]
In the case of such a clock signal generation circuit, the first 1/2 frequency-divided clock signal and the synchronized selection signal are input to the AND circuit. When the output signal of the AND circuit is input to the data input terminal of the D-type flip-flop and the inverted signal of the original clock signal is input to the clock input terminal, the second output signal is input from the non-inverted output terminal. / 2 frequency-divided clock signal can be output.
[0019]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a clock signal switching device to which the present invention is applied will be described with reference to the drawings. FIG. 1 is a block diagram of the clock signal switching device, and FIG. 2 is a timing chart showing the basic operation of the clock signal switching device. In the timing chart of FIG. 2, the rise and fall of the signal are illustrated in consideration of the signal propagation delay in each circuit.
[0020]
The clock signal switching device 1 selects one of the original clock signal CLK1 and a ク ロ ッ ク frequency-divided clock signal CLK (1 /) obtained by dividing the original clock signal CLK1 by 応 じ according to the logic state of the selection signal SEL. This device selectively outputs such signals.
[0021]
The clock signal switching device 1 divides a frequency of an externally input original clock signal CLK by を to generate a first 分 frequency-divided clock signal Q1, and an externally input signal. The synchronization circuit 3 for synchronizing the inversion point of the logic level of the selection signal SEL with the original clock signal CLK, and the first 1 only when the output signal Q2 of the synchronization circuit 3 is in one of the logic states. A clock signal generating circuit 4 for generating a second 1/2 frequency-divided signal Q3 having a phase which is 90 degrees different from the 1/2 frequency-divided clock signal Q1 based on the 1/2 frequency-divided clock signal Q1, And a logic circuit (EX-OR circuit) 5 for outputting an exclusive OR of the 1/2 frequency-divided clock signals Q1 and Q2 as an output signal OUT.
[0022]
The frequency dividing circuit 2 and the synchronizing circuit 3 are each composed of a single D-type flip-flop (DF / F1, DF / F2). The clock signal generation circuit 4 includes an AND circuit 6 and a D flip-flop 7 (DF / F3).
[0023]
In the clock signal switching device 1, of the original clock signal CLK and the selection signal SEL input from the outside, the original clock signal CLK is input to the clock input terminal CK1 of the D-type flip-flop 2 which is a frequency dividing circuit. In the D-type flip-flop 2, the inverted output terminal / Q1 and the data input terminal D1 are bypassed. Therefore, the logical state of the signal Q1 output from the non-inverting output terminal Q1 changes from a low level to a high level or from a high level to a low level at the rising timing of the original clock signal CLK. In other words, the non-inverting output terminal Q1 of the D-type flip-flop 2 outputs the first 1/2 frequency-divided clock signal Q1 obtained by dividing the original clock signal CLK by 1/2. Here, the original clock signal CLK input to the clock signal switching device 1 is also input to the clock input terminal CK2 of the D-type flip-flop 3, which is a synchronization circuit. Further, an inverted signal of the original clock signal CLK is input to the clock input terminal / CK3 of the D-type flip-flop 7 of the clock signal generation circuit 4. The selection signal SEL is input to the data input terminal D2 of the D-type flip-flop 3.
[0024]
In the following, a description will be given assuming that the logic state of the selection signal SEL is held at a high level until time t1, and thereafter is held at a low level. In the D-type flip-flop 3, the logic state of the signal Q2 output from the non-inverting output terminal Q2 is determined only by the logic state of the selection signal SEL at the rising timing of the original clock signal CLK. Therefore, the output signal Q2 from the non-inverting output terminal Q2 is kept at a high level until the original clock signal CLK first rises after the time t1, and shifts to a low level based on the timing of the rise. (Time t2). As a result, an output signal Q2 in which the inversion point of the logic level of the selection signal SEL is synchronized with the original clock signal CLK is output from the non-inversion output terminal Q2.
[0025]
The first 1/2 frequency-divided clock signal Q1 and the output signal Q2 output from the non-inverting output terminals Q1 and Q2 of the D-type flip-flops 2 and 3 are input to an AND circuit 6, and their logical product is calculated. It is output as an output signal T1. This output signal T1 becomes the first 1/2 frequency-divided clock signal Q1 when the logic state of the output signal Q2 is at the high level, and is held at the low level state when it is at the low level. .
[0026]
The output signal T1 of the AND circuit 6 is input to the data input terminal D3 of the D-type flip-flop 7. An inverted signal of the original clock signal CLK is input to a clock input terminal / CK3 of the D-type flip-flop 7. Therefore, in the D-type flip-flop 7, depending on the rising timing of the inverted signal of the original clock signal CLK, that is, the logic state of the output signal T1 input to the data input terminal D3 at the falling timing of the original clock signal CLK. The logic state of signal Q3 output from normal output terminal Q3 is determined.
[0027]
Accordingly, the logic state of the signal Q3 output from the non-inversion output terminal Q3 of the D-type flip-flop 7 is as follows. The output signal T1 is synchronized with the inversion of the logic level of the output signal Q2, and until the logic state of the output signal T1 is held at the low level, the output signal T1 changes to the high level in accordance with the falling timing of the original clock signal CLK. From low to high or from low to high. As a result, a 1/2 frequency-divided clock signal (second 1/2 frequency-divided clock signal) Q3 is output from the non-inverting output terminal Q3. After the output signal T1 is synchronized with the inversion of the logic level of the output signal Q2 and the logic state of the output signal T1 is held at a low level, the logic state of the signal Q3 output from the non-inverting output terminal Q3 becomes Held at a low level. In other words, only when the logic state of the output signal Q2 of the D-type flip-flop 3, which is the synchronization circuit, is at a high level, the output from the non-inverting output terminal Q3 of the D-type flip-flop 7 is equal to the second half. The cycle clock signal Q3 is output.
[0028]
The first 1/2 frequency-divided clock signal Q1 and the second 1/2 frequency-divided clock signal Q3 from the D-type flip-flop 7 are output via the logic circuit 5.
[0029]
Here, since the second 1/2 frequency-divided clock signal Q3 is synchronized with the falling timing of the original clock signal CLK, the first 1/2 frequency synchronized with the rising timing of the original clock signal CLK. The phase of the divided clock signal Q1 is shifted from that of the divided clock signal Q1 by 90 degrees.
[0030]
Therefore, when the second 1/2 frequency-divided clock signal Q3 is output from the non-inverting output terminal Q3 of the D flip-flop 7, the logic circuit 5 outputs a clock signal having the same frequency as the original clock signal CLK1. You. On the other hand, when the state of the non-inverting output terminal Q3 of the D flip-flop 7 is held at a low level, the 1/2 frequency-divided clock signal CLK (1/2) (the first 1/2 frequency-divided clock signal Q1) ) Is output.
[0031]
As described above, in the clock signal switching device 1, the selection signal SEL input from the outside is converted into the output signal Q2 synchronized with the original clock signal CLK by the D flip-flop 3, which is a synchronization circuit. The output signal Q2 determines the presence or absence of the output of the second 1/2 frequency-divided clock signal Q3 based on the logic state. On the other hand, since the second 1/2 frequency-divided clock signal Q3 is a signal generated based on the first 1/2 frequency-divided clock signal Q1, it is a signal synchronized with the original clock signal CLK. As described above, since the second 1/2 frequency-divided clock signal Q3 and the output signal Q2 are both synchronized with the original clock signal CLK, the logic state of the second 1/2 frequency-divided clock signal Q3 is high. , Its logic state is not forced to a low level. Therefore, the output signal OUT can be switched to any one of the clock signal having the same frequency as the clock signal CLK1 and the 1/2 frequency-divided clock signal CLK2 without generating pulse-like noise.
[0032]
【The invention's effect】
As described above, in the clock signal switching device of the present invention, the first and second 1/2 frequency-divided clock signals having phases different from each other by 90 degrees are generated, and exclusive OR is performed on them. A clock signal having the same frequency as the clock signal is output. Further, the output of the second 1/2 frequency-divided clock signal is stopped, thereby outputting the 1/2 frequency-divided clock signal. The output of the second 1/2 frequency-divided clock signal is stopped using a selection signal synchronized with the original clock signal. In this way, the output signal can be switched to the clock signal or its 1/2 frequency-divided clock signal without causing a hazard.
[Brief description of the drawings]
FIG. 1 is a block diagram of a clock signal switching device to which the present invention is applied.
FIG. 2 is a timing chart showing a basic operation of the clock signal switching device of FIG. 1;
FIG. 3 is a block diagram of a conventional clock signal switching device.
FIG. 4 is a timing chart showing a basic operation of the clock signal switching device of FIG. 3;
[Explanation of symbols]
1 clock signal switching device 2 D-type flip-flop (frequency divider)
3D flip-flop (synchronization circuit)
4 Clock signal generation circuit 5 Logic circuit 6 AND circuit 7 D-type flip-flop Q1 First 1/2 frequency-divided clock signal Q2 Second 1/2 frequency-divided clock signal SEL Selection signal CLK Original clock signal CLK1 Original clock signal CLK2 1/2 frequency-divided clock signal

Claims (3)

選択信号の論理状態に基づき、クロック信号と、このクロック信号を1/2分周した1/2分周クロック信号のいずれかの信号を選択的に出力するクロック信号切り換え装置において、
原クロック信号を1/2分周して第1の1/2分周クロック信号を生成する分周回路と、
前記選択信号の論理レベルの反転時点を前記原クロック信号に同期化させる同期化回路と、
前記同期化回路の出力信号がいずれか一方の論理状態にある場合にのみ、前記第1の1/2分周クロック信号に基づき、当該1/2分周クロック信号とは位相が90度ずれた第2の1/2分周クロック信号を生成するクロック信号生成回路と、
前記第1および第2の1/2分周クロック信号の排他的論理和をクロック信号として出力する論理回路とを有することを特徴とするクロック信号切り換え装置。
A clock signal switching device for selectively outputting a clock signal and one of a 1/2 frequency-divided clock signal obtained by dividing the clock signal by 1/2 based on a logic state of a selection signal,
A frequency dividing circuit for dividing the original clock signal by 1/2 to generate a first 1/2 frequency-divided clock signal;
A synchronization circuit for synchronizing the inversion point of the logic level of the selection signal with the original clock signal,
Only when the output signal of the synchronization circuit is in one of the logic states, the phase is shifted by 90 degrees from the 1/2 frequency-divided clock signal based on the first 1/2 frequency-divided clock signal. A clock signal generation circuit for generating a second 1/2 frequency-divided clock signal;
A logic circuit that outputs an exclusive OR of the first and second 1/2 frequency-divided clock signals as a clock signal.
請求項1において、
前記同期化回路はD型フリップフロップを含み、当該D型フリップフロップのデータ入力端子には前記選択信号が入力され、クロック入力端子には前記原クロック信号が入力され、正転出力端子からは論理レベルの反転時点が前記原クロック信号に同期化された前記選択信号が出力されることを特徴とするクロック信号切り換え装置。
In claim 1,
The synchronization circuit includes a D-type flip-flop. The selection signal is input to a data input terminal of the D-type flip-flop, the original clock signal is input to a clock input terminal, and a logic output is output from a non-inversion output terminal. A clock signal switching device, wherein the selection signal whose level inversion point is synchronized with the original clock signal is output.
請求項2において、
前記分周回路は、前記原クロック信号の立ち上がりあるいは立ち下がりのタイミングに基づき前記第1の1/2分周クロック信号を生成するものであり、
前記クロック信号生成回路は、アンド回路と、D型フリップフロップとを備えており、
前記アンド回路には前記第1の1/2分周クロック信号および前記同期化された選択信号が入力され、
前記D型フリップフロップのデータ入力端子には、前記アンド回路の出力信号が入力され、そのクロック入力端子には前記原クロック信号の反転信号が入力され、その正転出力端子からは前記第2の1/2分周クロック信号が出力されることを特徴とするクロック信号切り換え装置。
In claim 2,
The frequency divider circuit generates the first 1/2 frequency-divided clock signal based on the rising or falling timing of the original clock signal;
The clock signal generation circuit includes an AND circuit and a D-type flip-flop,
The AND circuit receives the first 1/2 frequency-divided clock signal and the synchronized selection signal,
An output signal of the AND circuit is input to a data input terminal of the D-type flip-flop, an inverted signal of the original clock signal is input to a clock input terminal of the D-type flip-flop. A clock signal switching device for outputting a 1/2 frequency-divided clock signal.
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