JP3561326B2 - パケットプログラム成分検出装置および方法 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明は、パケットプログラム成分検出装置および方法に関し、特に各々がパケット形式で生起する複数のプログラム成分を持つ複数の時分割多重化プログラムを含む信号ストリームからオーディオ／ビデオプログラム成分を選択するための装置および方法に関する。
【０００２】
なお、本明細書の記述は本件出願の優先権の基礎たる米国特許出願０８／２３２，７８５号（１９９４年４月２２日出願）の明細書の記載に基づくものであって、当該米国特許出願の番号を参照することによって当該米国特許出願の明細書の記載内容が本明細書の一部分を構成するものとする。
【０００３】
【従来の技術】
従来のアナログテレビジョンプログラムは、比較的狭い連続するスペクトル帯に周波数多重化された信号成分を有している。プログラム成分は必要な帯域を帯域通過フィルターで濾波し、種々の手法により各成分を分離することにより検出される。最近、デジタル信号処理に多くの開発努力が払われて、テレビジョンプログラムをデジタルに送信することが現在可能となり実用化されている。このデジタル処理は、先ず各プログラム成分を変換処理等で圧縮し、転送パケット内に成分を詰めてノイズ耐性（ノイズイミュニティ）レベルを与え、圧縮された成分を、ＱＰＳＫ（４相位相偏移変調）信号あるいはＱＡＭ（直交振幅変調）信号のようなパルス振幅変調（ＰＡＭ）信号として送信することを含む。
【０００４】
圧縮処理は十分に効率的であり、いくつかのプログラムを単一のアナログテレビジョン信号周波数帯域で送信できる。その特徴はケーブルテレビジョン、及び直接衛星放送（ＤＢＳ）のオペレーターの有限の資源を拡張できることでである。トムソンコンシューマーエレクトロニクス社により開発され、１９９４年に導入された直接衛星放送システムは複数のテレビジョンプログラムを衛星システムの各トランスポンダに時分割多重化する。各プログラムは、ビデオ（画像）成分、１つあるいは２つのオーディオ（音声）成分、プログラムあるいはプログラム供給者とのユーザー対話のためのデータ成分、及び起こり得る他の補助成分のような複数の信号成分を含んでいる。各成分はパケット形式で供給され、各パケットは成分ペイロードとサービスチャンネルの成分識別子ＳＣＩＤを含んでいる。ＳＣＩＤは簡単な２進数である。システムの最大フレキシビリティ（適応性）を提供するために、同じプログラムに対する各成分に割り当てられるＳＣＩＤは異なる。
【０００５】
各受信装置は、従って、送信されたプログラムを構成するために、受信した信号ストリームから適切な成分パケットを選択するための装置が必要である。
【０００６】
【発明の概要】
本発明の装置は、複数の時分割多重化プログラムのパケットの信号ストリームから送信されたプログラムを含む信号成分のパケットの内の予め決められたものを選択するための装置である。制御装置は、ユーザー選択と送信プログラムガイドに応答して、プログラムガイドからそれぞれのプログラム信号成分に対するパケット識別子コードＳＣＩＤを決定する。それぞれの成分のＳＣＩＤはプログラマブルレジスターに格納される。信号ストリーム内のそれぞれのパケットから、ＳＣＩＤが他のレジスターに引き続いてロードされる。比較器はプログラマブルレジスターと協動して、格納されたＳＣＩＤと信号ストリーム中のパケットからのＳＣＩＤとを比較する。それぞれの比較器からの出力信号が信号ストリーム中のそれぞれの信号成分パケットの利用を制御する。
【０００７】
【実施例】
以下、図面を参照して本発明の実施例を詳細に説明する。
【０００８】
図１は、複数の異なるテレビプログラムあるいは対話型テレビプログラムの成分である信号パケットを表しているボックス状のストリングからなる信号ストリームを示している。これらのプログラム成分は、圧縮データから形成され、各イメージに対するビデオデータの量が可変であると想定する。パケットは固定長である。同じ添字を持つパケットは、１つのプログラムの成分を表している。例えば、Ｖｉ、Ａｉ、Ｄｉはビデオ、オーディオ、及びデータのパケットを表し、Ｖ１、Ａ１、Ｄ１により指定されるパケットはプログラム１に対するビデオ、オーディオ、及びデータの成分を表し、Ｖ３、Ａ３１、Ａ３２、Ｄ３はプログラム３のビデオ、オーディオ１、オーディオ２、及びデータの成分を表している。パケットのストリングの上段ラインは、特定のプログラムの各成分が一緒にグループとして示されている。しかしながら、パケットのストリングの中央部のパケット列に示されるように、同じプログラムからのパケットはグループ化されなければならないという必要性はない。そしてまた、各成分の生成列に対しての特別な順番も存在しない。
【０００９】
図１に示されるパケットのストリングは、３つの時分割多重化プログラム、即ちプログラム１（ＰＲ１）と、プログラム２と３とに加えてプログラムガイドを表すパケット（パケットＤ４）プラスを表している。プログラムガイドは、プログラム成分を相互に関係づけるデータを含んでいる。各プログラム成分はプログラムに実質的に独立な識別子が割り当てられていて、各成分は異なる識別子ＳＣＩＤを有している。例えば、プログラム２のビデオ、オーディオ、及びデータのパケットに割り当てられているＳＣＩＤは、それぞれ１０１１１１０００１１０、００１１０１０００１１１、及び１０１０１０１０１０１０である。
【００１０】
各パケットは、図２に示されるようにプレフィックス（接頭部）とペイロードを含んで配列されている。この例のプレフィックスは５つのフィールドからなる８ビットの２バイトを含み、そのフィールドのうち４つ（Ｐ、ＢＢ、ＣＦ、ＣＳ）は１ビットフィールドであり、残りの１つ（ＳＣＩＤ）は１２ビットのフィールドである。この説明に関しては、フィールドＣＦ、ＣＳ、及びＳＣＩＤだけが関係する。ＳＣＩＤフィールドは勿論信号成分の識別子である。フィールドＣＦには、そのパケットのペイロードがスクランブルされているか否かを示すためのフラグが入っている。フィールドＣＳには、スクランブされたパケットを解読するために、２つの択一的スクランブル解読キーのどちらを利用すべきかを示すフラグが入っている。全てのパケットのプレフィックスは整列させたパケットであるので、各フィールドの位置は容易に識別可能である。
【００１１】
図３は、デジタルテレビ受信器の種々の構成要素に関係するパケット検出器を示す。信号はアンテナ１０により検出され、同調検波器（チューナ検出器）１１に供給される。検波器１１は受信信号から特定周波数バンドを抽出し、２進形式でベースバンド信号を供給する。その周波数バンドは従来の方法によりマイクロプロセッサ１９を通してユーザーにより選択される。極僅かではあるが、放送デジタル信号は、例えばリード・ソロモン（Ｒｅｅｄ−Ｓｏｌｏｍｏｎ） 順方向エラー訂正（ＦＥＣ）符号化を用いて符号化されたエラーを含んでいることがある。ベースバンド信号は次いでＦＥＣデコーダー１２に供給される。ＦＥＣデコーダー１２は受信したビデオを同期させ、図１に示した形式の信号パケットのストリームを供給する。ＦＥＣ１２は規則正しい間隔で、あるいは例えばメモリコントローラ１７からの要求に基づいてパケットを供給できる。いずれの場合でも、パケットフレーミング信号あるいはパケット同期信号がＦＥＣ回路により供給され、これらはＦＥＣ１２から各パケット情報が転送されるタイミングを示す。
【００１２】
検波された周波数バンドは、パケット形式で時分割多重化された複数のプログラムを含むことができる。有用であるには、単一のプログラムからのパケットだけが他の回路要素にまで通されるべきである。しかしながら、ユーザーはどのパケットが選択されるべきかについては知らない。この情報は、プログラムガイドに含まれ、それはそれ自身ＳＣＩＤを介してプログラム信号成分を相互に関連付けるデータだけからなるプログラムである。プログラムガイドは、各プログラムのオーディオ、ビデオ、及びデータの成分に対するＳＣＩＤの、各プログラム毎のリストである。プログラムガイド（図１のパケットＤ４）は固定ＳＣＩＤが割り当てられている。電源が受信器に投入されるとき、マイクロプロセッサ１９は、同じ様なプログラマブルＳＣＩＤレジスタ１３のバンク内の１つにプログラムガイドと関連するＳＣＩＤをロードする。ＦＥＣ１２からの信号の各検出パケットのプレフィックス部のＳＣＩＤフィールドが、他のＳＣＩＤレジスタ１４に連続的にロードされる。プログラマブルレジスタと受信ＳＣＩＤレジスタは比較器回路１５の各入力ポートに接続されており、受信ＳＣＩＤはプログラムガイドＳＣＩＤと比較される。パケットのＳＣＩＤがプログラムガイドＳＣＩＤと一致すれば、比較器１５は、マイクロプロセッサにより使用できるように、そのパケットをメモリ１８内の予め決められた位置に行かせるようにメモリコントローラ１７を支配する。受信ＳＣＩＤがプログラムガイドＳＣＩＤと一致しないときは、対応するパケットは単に破棄される。要素１３−１５は複数の整合フィルターで構成される。
【００１３】
マイクロプロセッサは、インターフェイス２０を介してのユーザーからのプログラミングコマンドを待つ。インターフェイス２０はコンピュータキーボードとして示されているが、従来のリモート制御あるいは受信器フロントパネルスイッチであってもよい。ユーザーは（アナログＴＶシステムの固有の言語での）チェンネル４で供給されるプログラムを調査するように要求できる。マイクロプロセッサ１９は、チャンネル４のプログラム成分の各ＳＣＩＤに関してメモリ１８にロードされたプログラムガイドリストを走査するようにプログラムされており、また、対応する成分信号処理パスに関連するレジスタ１３のバンク内のプログラマブルレジスタのうちのそれぞれ他の１つずつにこれらのＳＣＩＤをロードするようにプログラムされている。
【００１４】
オーディオ、ビデオ、あるいはデータのプログラム成分の受信パケットは、所要のプログラムについて、それぞれ、各オーディオ信号プロセッサ２３、ビデオ信号プロセッサ２２、あるいは補助データ信号プロセッサ２１（２４）に最終的に経路指定されなければならない。図３に示す典型的なシステム例では、最初に、メモリ１８内の予め決められたメモリ位置に各パケットが送られる。その後、各プロセッサ２１−２４がメモリ１８から成分パケットを要求する。信号成分は圧縮されているので、圧縮解除装置は連続的に入力データを要求しないということは正しく理解できよう。メモリを通して成分を送ることにより、ある程度の所要の信号減速（スロットリング）が得られる。
【００１５】
オーディオ、ビデオ及びデータのパケットは、信号プロセッサが成分データに容易にアクセスできるように、予め決められたメモリ位置にロードされる。適切なパケットが適切なメモリエリアにロードされるためには、各ＳＣＩＤ比較器がそれらのメモリエリアと関連付けられていなければならない。この関連づけはメモリコントローラ１７でハード布線によりなされてもよいし、あるいはプログラマブルになされてもよい。前者の場合には、プログラマブルレジスタの特定のものがオーディオ、ビデオ、及びデータのＳＣＩＤにそれぞれ常に割り当てられるであろう。後者の場合には、オーディオ、ビデオ、及びデータのＳＣＩＤがどのプログラマブルレジスタのいずれにロードされてもよく、各ＳＣＩＤがプログラマブルレジスタにロードされるときには、適切な関連づけがメモリコントローラ１７でプログラムされている必要がある。
【００１６】
定常状態では、プログラムＳＣＩＤがプログラマブルレジスタ１３に格納された後、受信された信号パケットのＳＣＩＤがプログラマブルＳＣＩＤレジスタ内のＳＣＩＤの全てと比較される。格納されているオーディオ、ビデオ、あるいはデータのＳＣＩＤのいずれかとの一致が得られれば、対応するパケットペイロードはそれぞれオーディオ、ビデオ、あるいはデータのメモリエリアに格納される。
【００１７】
各信号パケットは、ＦＥＣ１２から信号解読器１６を介してメモリコントローラ１７に連結されている。信号ペイロードだけがスクランブルされている。パケットがスクランブル解除されるべきか否かはパケットプレフィックス中のＣＦフラグにより決定され、どの様にスクランブル解除されるかはＣＳフラグにより決定される。ＳＣＩＤの一致が各パケットで得られなかったときは、解読器はデータを通すことが単に禁止されるだけである。その代わりに、ＳＣＩＤの一致がパケットで得られなかったときは、解読器がその最後の設定状態に従って解読することが許されても良いし、また、メモリ書込み制御が各パケットを破棄するのをできなくさせるようにしてもよい。
【００１８】
図４は、レジスター比較器回路の例を示し、この回路は図３で要素１３−１５用に使用できる。図４の回路は、複数の同じ様なレジスター比較器回路３６Ａ−３６Ｅを含む。これらの回路の各々は、１３ビットパラレル出力レジスター３７を含み、これにはマイクロプロセッサ１９から成分ＳＣＩＤの内の１つがロードされる。そのパラレル出力端子は、複数の１３個の２入力排他的ＮＯＲ回路（ＸＮＯＲ）３８−４１の各第１の入力端子にそれぞれ接続されている。この例では１２ビットの直列入力並列出力レジスター３５である他のレジスターに、現在の信号成分パケットの１２ビットのＳＣＩＤが連続的にロードされる。このレジスターの出力端子は、回路３６Ａ−３６Ｅの全てのビット対応の１２個のＸＮＯＲゲートの第２の入力端子にそれぞれ接続されている。１３番目のＸＮＯＲゲートの第二の入力端子は大地電位に接続されていて、それの利用法は以下に説明する。回路３６Ａ−３６Ｅの各々は、１３入力ＡＮＤ回路を有し、それらＡＮＤ回路には１３個のＸＮＯＲゲートの出力端子がそれぞれ接続されている。レジスター３５にロードされたＳＣＩＤが、回路３６Ａ−３６Ｅのレジスターの１つにプログラムされたＳＣＩＤと一致するときにはいつでも、対応する回路のＡＮＤゲートはローから一致を示すハイへの遷移を示す。
【００１９】
各ＡＮＤゲートの出力端子は、セットリセットフリップフロップ４４のセット入力端子に接続されており、このフリップフロップはエッジトリガーされる。フリップフロップ４４のリセット入力はパケットフレーミングパルスに接続されている。この例では、パケットフレーミングパルスは、パケットの初めで論理ローから論理ハイに変化し、パケットの持続期間中は論理ハイにとどまるパルスであると仮定している。各フリップフロップは、従って、各パケットの初めで論理ローにリセットされ、その後一致が検出されたとき、論理ローから論理ハイに変わる関連するＡＮＤゲートの遷移により論理ハイにセットされる。パケットは、この例では、ビットシリアル形式であると仮定され、パケットの各ビットはビットクロックによりＦＥＣ１２からクロックに従って出力される。突き合わせ整合はＳＣＩＤがレジスター３５にロードされた後だけ起き、パケットフレーミングパルスの立ち上がり遷移後の１６ビットクロック周期だけ起きる。
【００２０】
パケットＳＣＩＤはビットクロックによりレジスター３５にクロックに従って入力される。そのビットクロックは、ＡＮＤゲート４７を通ってレジスター３５に供給される。ＡＮＤゲート４７はＳＣＩＤがパケットビットストリーム中に起きる期間だけビットクロックを通すようにイネーブル（使用許可）にされている。イネーブルパルスは、エッジ起動型セットリセットフリップフロップ４８により生成され、そのフリップフロップは４つのビットクロック周期だけ遅延させられたパケットフレーミング信号の複製によりセットされ、また１６ビットクロック周期だけ遅延させられたパケットフレーミング信号の他の複製によりリセットされる。フリップフロップ４８は、１２ビットクロック周期の持続期間を持つイネーブル信号を出力し、この信号は、各パケットが始まった後、４ビットクロック周期で生じる。
【００２１】
同様な回路が、（代わりのシステムのための）ＦＥＣにより供給されるデータがバイトシリアルの時には、バイトシリアル信号を現在のＳＣＩＤレジスターにロードするように構成されても良い。デジタル回路技術に関する当業者であれば比較器回路を入力信号形式に適用させるのは容易にできるであろう。
【００２２】
図５は、図３の解読器１６を実現できる解読装置の例を示す。信号パケットは従来型の解読器７９により解読される。その解読器はスクランブル解除ワード入力端子ＤＷＩに供給されるスクランブル解除ワードに従ってスクランブル解除を行うように調整されている。パケットは、ＡＮＤゲート７３を介して解読器７９に供給され、そのゲートはパケットフレーミングパルスの立ち上がり遷移後の１６ビットクロック期間イネーブルとされる。このようにＡＮＤゲートをイネーブルにすることにより、パケットプレフィックスは削除され、後で使用することはできない。
【００２３】
ＡＮＤゲート７３は、また、ＳＣＩＤ検出器１５に応答するＯＲ回路７２によりイネーブルにされる。プログラムされたＳＣＩＤの内のいずれか１つが一致すれば、ＯＲ回路７２はパケットペイロードが解読器に入力できるように許可するイネーブル信号を供給する。ＳＣＩＤが一致しなければ、ＡＮＤゲート７３は現在のパケットのデータを事実上破棄する。
【００２４】
スクランブルフラグＣＦとＣＳはクロックされ、レジスター７５に格納される。ＣＦフラグは解読器７９のイネーブル入力端子ＥＮに接続される。論理１レベルを表すフラグに応答して、解読器はＦＥＣからの信号を変更せず通すように調整されている。これはスクランブル解除が行われないことを意味する。他に、ＣＦフラグが論理ローレベルを表すときは、スクランブル解除が解読器７９により達成される。
【００２５】
各プログラム成分は２つの固有のスクランブル解除コードを持っても良い。これらのスクランブル解除コードは２組の解読器レジスター７６Ａと７６Ｂに格納される。レジスター７６Ａはそれぞれマルチプレクサ７７Ａに接続された出力端子を有し、レジスター７６Ｂはそれぞれマルチプレクサ７７Ｂに接続された出力端子を有する。マルチプレクサ７７Ａと７７Ｂはそれぞれ２−１（２入力１出力）マルチプレクサ７８に接続された出力端子を有する。マルチプレクサ７８はレジスター７５内の制御フラグＣＳに応答するように接続された制御電極を有する。フラグＣＳが論理ハイあるいは論理ローの時に、解読キーが、レジスタバンク７６Ａあるいは７６Ｂ内のレジスタから選択される。マルチプレクサ７７Ａと７７Ｂは、ＦＥＣ１２から出力された現在のパケットと関連するレジスタ群７６Ａと７６Ｂ内の解読キーレジスターを選択するようＳＣＩＤ検出器出力信号により制御される。
【００２６】
レジスター７６Ａと７６Ｂは固定の解読キー値がロードされてもよい。しかしながら、スクランブルに対するフレキシビリティを備えるために、本実施例では、マイクロプロセッサ１９あるいはスマートカードインターフェイス（図示せず）のいずれかからの解読キーでプログラムされることができるレジスター７６Ａと７６Ｂを備えている。
【００２７】
図６は、図３に示したメモリコントローラ１７用の装置の例を示す。この図は、図３のレジスター１３をプログラムすることに関連する要素を示すことも含まれている。各プログラム成分はメモリ１８の異なる連続するブロックに格納される。加えて、マイクロプロセッサ１９あるいはスマートカード（図示せず）により生成されるデータのような他のデータがメモリ１８に格納されてもよい。
【００２８】
メモリアドレスはマルチプレクサ１０５により供給され、メモリ入力データはマルチプレクサ９９により供給される。出力データは他のマルチプレクサ１０４により供給される。マルチプレクサ１０４から供給される出力データはマイクロプロセッサ１９から、メモリ１８から、あるいは直接マルチプレクサ９９から出されてくる。プログラムデータは標準的な画像解像度と品質のものであると仮定され、特定のデータ速度で生起すると仮定される。他方、高品位テレビジョン信号ＨＤＴＶはかなり高いデータ速度で生じる。実際には、ＦＥＣにより供給されるデータの全てはマルチプレクサ９９を介してメモリ１８を通って送られる。但し、マルチプレクサ１０４まで直接送られる高いレートのＨＤＴＶ信号を除く。
【００２９】
メモリアドレスは、プログラムアドレス回路７９−９７から、マイクロプロセッサ１９から、スマートカード装置（図示せず）から、及び他の補助装置からマルチプレクサ１０５に供給される。特定時間での特定アドレスの選択は、ダイレクトメモリアクセス（ＤＭＡ）回路９８により制御される。ＳＣＩＤ制御信号と各信号プロセッサからの“データ要求”信号とはＤＭＡ９８に供給され、それに応答してメモリアクセス競合が調停される。ＤＭＡ９８はサービスポインタコントローラ９３と協動して、各プログラム信号成分のための適切なリードアドレスとライトアドレスを供給する。
【００３０】
種々の信号成分メモリブロックに対する各アドレスはプログラム成分の４つのグループあるいはサービスポインタレジスタ８３、８７、８８、及び９２により生成されている。各信号成分が格納されるメモリの各ブロックに対する開始ポインタは、各信号成分に対するレジスタ８７内に含まれている。開始ポインタは固定値であってもよいし、あるいはマイクロプロセッサ１９内の従来のメモリ管理方法により計算されてもよい。
【００３１】
各ブロックに対する最後のアドレスポインタはサービスレジスタ８８のバンク内に、各潜在的プログラム成分に対して１つ格納されている。開始アドレスと同様に、終了アドレスも固定値であってもよいし、マイクロプロセッサ１９により供給される計算値であってもよい。より少ないメモリでより用途の広いシステムを提供するには、開始ポインタと終了ポインタに対して計算値を使用することが好ましい。
【００３２】
メモリライトポインタあるいはヘッドポインタは加算器８０とサービスヘッドレジスタ８３とにより生成される。各潜在的なプログラム成分に対して１つのサービスヘッドレジスタが存在する。ライトポインタ値あるいはヘッドポインタ値はレジスタ８３に格納され、メモリライトサイクルの間にアドレスマルチプレクサ１０５に供給される。そのヘッドポインタ値はまた加算器８０にも入力され、１単位だけインクリメントされ、インクリメントされたポインタは次のライトサイクルのために適切なレジスタ８３内に格納される。レジスタ８３は、現在サービスされている適切なプログラム成分のために、サービスポインタコントローラ９３により選択される。
【００３３】
この例では、開始ポインタと終了ポインタとは１６ビットポインタであると仮定している。レジスタ８３は１６ビットのライトポインタあるいはヘッドポインタを供給する。他方、メモリ１８は１８ビットアドレスを有する。１８ビットライトアドレスは、開始ポインタの最上位ビットの２ビットを１６ビットヘッドポインタに連結することにより形成され、結合された１８ビットライトアドレスの最上位ビット位置に開始ポインタビットがある。開始ポインタは各レジスタ８７によりサービスポインタコントローラ９３に供給される。サービスポインタコントローラはレジスタ８７に格納されている開始ポインタから最上位開始ポインタビットを解析して、１６ビットヘッドポインタバスにこれらのビットを関連付ける。これがバス９６により図示されており、マルチプレクサ８２を出るヘッドポインタバスに結合されて図示されている。
【００３４】
同様に、メモリリードポインタあるいは末尾ポインタは加算器７９とサービス末尾レジスタ９２により生成される。各潜在的プログラム成分に対して１つのサービス末尾レジスタが存在する。リードポインタ値あるいは末尾ポインタ値はレジスタ９２に格納され、メモリリードサイクルの間にアドレスマルチプレクサ１０５に供給される。この末尾ポインタの値はまた、加算器７９にも入力され、１単位だけインクリメントされ、インクリメントされたポインタは次のリードサイクルのために適切なレジスタ９２に格納される。レジスタ９２は、現在サービスされている適切なプログラム成分のために、サービスポインタコントローラ９３により選択される。
【００３５】
レジスタ９２は１６ビット末尾ポインタを供給する。１８ビットリードアドレスは開始ポインタの最上位ビットの２ビットを１６ビット末尾ポインタに連結することにより形成され、開始ポインタビットは結合された１８ビットライトアドレスの最上位ビット位置にある。サービスポインタコントローラはレジスタ８７内に格納された開始ポインタから最上位開始ポインタビットを解析して、これらのビットを１６ビット末尾ポインタバスに関連付ける。これはバス９４により図示されており、マルチプレクサ９０を出る末尾ポインタバスと結合されて図示されている。
【００３６】
データはメモリ１８の計算されたアドレスに格納される。１バイトのデータの格納後、ヘッドポインタは１だけインクリメントされ、このプログラム成分に対する終了ポインタと比較される。もし、それらポインタが等しければ、ヘッドポインタの最上位側ビットは開始ポインタの下位側の１４ビットで置換され、ゼロがそのアドレスのヘッドポインタ部分の下位側２ビット位置におかれる。この動作はサービスポインタコントローラ９３からマルチプレクサ８２からのヘッドポインタバスに向かう矢印９７により図示されている。開始ポインタの下位側１４ビットの適用はヘッドポインタビットをオーバライトすると仮定している。アドレス内の下位側開始ポインタビットでヘッドポインタビットを置換することにより、メモリは開始ポインタの上位側２ビットにより指定されるメモリブロックを通してスクロールされる。これにより、各パケットの開始時にブロック内の固有のメモリ位置にライトアドレスを再プログラムすることが回避される。
【００３７】
ここで、ヘッドポインタが（メモリ１８からデータをリードすべき場所を示すために使用される）末尾ポインタと等しい場合には、信号がヘッド末尾クラッシュ（破損）が起きたことを示すためにマイクロプロセッサの割り込み部に送られる。更に、このプログラムチャンネルからメモリ１８への書き込みは、マイクロプロセッサがそのチャンネルを再びイネーブルにするまで使用禁止される。この場合は非常に希であり、通常の動作では決して起きない。
【００３８】
データは、各信号プロセッサの要求時に、加算器７９とレジスタ９２により計算されたアドレスでメモリ１８から取り出される。１バイトの格納されたデータの読み出し後、末尾ポインタは１単位だけインクリメントされ、サービスポインタコントローラ９３内のこの論理チャンネルに対する終了ポインタと比較される。末尾ポインタと終了ポインタが等しければ、末尾ポインタは開始ポインタの下位側１４ビットで置換され、ゼロが下位側２ビット位置におかれる。これはコントローラ９３から出てマルチプレクサ９０からの末尾ポインタバスに向かう矢印９５により図示されている。ここで、末尾ポインタがヘッドポインタに等しければ、各メモリブロックは空であると定義され、もはやバイトは、このプログラムチャンネルに対してＦＥＣからデータが更に受信されるまで、関連する信号プロセッサに送られない。
【００３９】
メモリ読み書き制御はサービスポインタコントローラ９３とダイレクトメモリアクセス（ＤＭＡ）要素９８とにより達成される。ＤＭＡはリードサイクルとライトサイクルをスケジュールするようにプログラムされている。このスケジューリングはＦＥＣ１２がメモリに書かれるべきデータを供給しつつあるか否かに依存している。ＦＥＣデータライト動作が先行して行われる。図６に示される装置例では、メモリをアクセスできる４つのタイプの装置が示されている。これらは、スマートカード（図示せず）、ＦＥＣ１２（より正確には解読器１６）、マイクロプロセッサ１９、及びオーディオプロセッサとビデオプロセッサのようなアプリケーション装置の１つである。メモリ競合は以下のように扱われる。上に記載された種々の処理要素からのデータ要求に応答するＤＭＡは、以下のようにメモリアクセスを割り当てる。メモリへのアクセスは９５ｎｓのタイムスロット内で与えられ、その間に１バイトのデータがメモリ１８から読み出され、あるいはメモリ１８に書き込まれる。“ＦＥＣ供給データ”と“ＦＥＣ非供給データ”と定義されるアクセス割り当ての２つの主要なモードがある。これらのモードの各々では、最大ＦＥＣデータ速度は５Ｍバイト／秒、即ち２００ｎｓで１バイトと想定して、タイムスロットは以下のように割り当てられる。これらは、
ＦＥＣ供給データでは、
１）ＦＥＣデータライト；
２）アプリケーション装置 リード／マイクロプロセッサ リード／ライト；
３）ＦＥＣデータライト；
４）マイクロプロセッサ リード／ライト；
ＦＥＣ非供給データでは、
１）スマートカード リード／ライト；
２）アプリケーション装置 リード／マイクロプロセッサ リード／ライト；
３）スマートカード リード／ライト；
４）マイクロプロセッサ リード／ライト；
である。ＦＥＣデータライトは引き延ばすことができないので、ＦＥＣ（あるいはより正確には解読器）はデータを供給するとき、各２００ｎｓの間隔でメモリアクセスが保証されなければならない。代替タイムスロットはアプリケーション装置及びマイクロプロセッサにより共用される。要求装置について使用可能なデータがないとき、マイクロプロセッサにはアプリケーションタイムスロットの使用が供給される。
【００４０】
コントローラ９３はＳＣＩＤ検出器と通信して、メモリライト動作についてアクセスするために、開始ポインタ、ヘッドポインタ、及び終了ポインタの各レジスタのうちのどれかを決定する。コントローラ９３はＤＭＡと通信して、メモリリード動作についてアクセスするため、開始、終了、及び末尾のレジスタのうちのどれかを決定する。ＤＭＡ９８はマルチプレクサ９９、１０４、１０５により対応するアドレスとデータの選択を制御する。
【００４１】
ＳＣＩＤレジスター１３の内の１つを、残りのＳＣＩＤレジスターを変更することなく、再プログラムすることが望まれることを考える。これは、例えば、多数のオーディオ成分の内の異なった１つを他の信号成分の処理と干渉することなく、変更することが望まれるときに起こり得る。このアクティビティには、有限の時間を必要とするメモリ空間の割り当て等のみならず、レジスター８３、８７、８８、９２の内のそれぞれ１つ中のポインタを変更することが必要である。再プログラムは瞬時に行うことができないので、再プログラミングが所定の順序で実行されなければ、ＦＥＣにより供給される望ましくないデータが信号プロセッサの内の１つを侵害し、システム“クラッシュ”を引き起こす確率が高くなる。
【００４２】
好適な再プログラミングシーケンスは、以下のようにして達成される。プログラム成分が、そのＳＣＩＤをレジスター１３の内の１つから除くことにより選択されなくなるとき、マイクロプロセッサは、ＳＣＩＤ検出器出力制御バスをテストするようにプログラムされており、そのチャンネルが現在アクティブ（生きている）か、即ち、それがそのプログラム成分パケットを現在処理しているかどうかを判別する。それがアクティブならば、システムはＳＣＩＤ検出器出力のそのサービスがアクティブでなくなる（生きていない）まで待つ。そのプログラム成分がアクティブでなくなった後、新しいＳＣＩＤの最上位の４ビットが適切なレジスターにロードされる。加えて、図４に示されるように、論理ハイのトグルビットがレジスターのＴＢビット位置にロードされる。トグルビットは１３番目のＸＮＯＲゲートに供給され、かつ１３番目のＸＮＯＲの他の入力端子とは別の論理レベルである。これによりＡＮＤゲート４２は使用禁止され、その結果、特定のプログラムサービスあるいはチャンネルが非活動化されることが保証される。（ロードデータバスは８ビット幅に過ぎないとみなされているので、この例では１２ビットの全てがレジスター３７に同時にロードされないことに注意されたい。）加えて、メモリ管理回路はＳＣＩＤの変更を適応するようにはまだ再構成されていない。従って、レジスター３７にＳＣＩＤのＬＳＢ（最下位ビット）をロードする前に、メモリ管理回路は、マイクロプロセッサ１９の制御の下に再構成され、その後、ＳＣＩＤの８個のＬＳＢがレジスター３７にロードされる。その後、トグルビットはプログラムチャンネルあるいはサービスを再活動化するようにローに設定される。
【００４３】
ＳＣＩＤ制御信号を優先順位付けすることが特に賢明であることに本発明者は気がついた。同じＳＣＩＤが１以上のＳＣＩＤレジスターにロードされることが可能であり、場合によっては望ましい。それで、システムは２以上の検出器によりＳＣＩＤの同時検出に適用できることを保証することが必要となる。それぞれのＳＣＩＤはシステム設計者により確立された階層に従って優先順位が付けられる。現在の例では、それぞれの検出器３６Ａ−３６Ｅはその順番に優先順位が付けられている。このため、ＳＣＩＤが検出器３６Ａと検出器３６Ｂ−３６Ｅの内の他のものとにより検出されたときには、出力制御信号は検出器３６Ａにより供給されるが他の全ての検出器３６Ｂ−３６Ｅからの出力制御信号は使用禁止される。他に、検出器３６Ａが現在のＳＣＩＤを検出せず、検出器３６Ｂと検出器３６Ｃ−３６Ｅのうちの他のものが現在のＳＣＩＤを検出したときには、制御信号は検出器３６Ｂから供給され、検出器３６Ｃー３６Ｅの出力は禁止される。同様に、検出器３６Ｃが、現在のＳＣＩＤを検出するための上記階層で最高の順番の検出器であるならば、検出器３６Ｄ−３６Ｅの出力信号は使用禁止され、以下同様である。
【００４４】
出力制御信号の優先順位付けは図４の回路要素５１により達成される。この機能を達成するための回路例を図７に示す。これは、ありふれた温度計デコーダーであり、詳細に説明する必要はないものである。
【図面の簡単な説明】
【図１】時分割多重化パケットテレビジョン信号を示す図である。
【図２】各信号パケットを示す図である。
【図３】本発明の一実施例による多重化成分信号のパケットを選択し処理するための受信器を示すブロック図である。
【図４】ＳＣＩＤ検出器のバンクを示す論理回路図である。
【図５】図３の要素１６のための解読装置の例を示すブロック図である。
【図６】図３の要素１７を実現できるメモリ管理回路の例を示すブロック図である。
【図７】優先順位付け回路を示す論理回路図である。
【符号の説明】
１０ アンテナ
１１ 同調検波器
１２ ＦＥＣデコーダ−
１３ プログラマブルＳＣＩＤレジスタ
１４ 受信ＳＣＩＤレジスタ
１５ ＳＣＩＤ整合検出器（比較回路）
１６ 解読器
１７ メモリコントローラ
１８ メモリ
１９ マイクロプロセッサ
２０ ユーザインターフェイス
２１ 補助データ信号プロセッサ
２２ ビデオ信号プロセッサ
２３ オーディオ信号プロセッサ
２４ 補助データ信号プロセッサ
３５ １２ビット直列入力並列出力レジスタ
３６Ａ−３６Ｅ ＳＣＩＤ検出器（レジスタ比較回路）
３７ １３ビットレジスタ
３８−４１ 排他的ＮＯＲゲート
４２ １３入力ＡＮＤゲート
４４ セットリセットフリップフロップ
４７ ＡＮＤゲート
５１ 優先順位付け回路
７２ ＯＲゲート
７３ ＡＮＤゲート
７４ 遅延回路
７５ レジスタ
７６Ａ、７６Ｂ 解読キーレジスタ
７７ 解読キーレジスタ
７７Ａ，７７Ｂ，７８ マルチプレクサ
７９ データ解読器
８０ 加算器
８１，８２，８６，８９，９０，９１ マルチプレクサ
８３ サービスヘッドポインタレジスタ
８７ サービス開始ポインタレジスタ
８８ サービス終了ポインタレジスタ
９２′ サービス末尾ポインタレジスタ
９３ サービスポインタコントローラ
９８ ＤＭＡコントローラ
９９，１０４，１０５ マルチプレクサ

Claims (15)

1. 各プログラム信号成分が信号ペイロードとサービスチャンネル識別ＳＣＩＤを含む信号パケットで生起し、異なる成分は異なるＳＣＩＤを有する、記録されたあるいは送信されたオーディオ、ビデオ、及びデータのプログラム信号成分を処理する受信器において、
   前記プログラム信号成分を含む信号の信号源と、
   前記信号源に接続され、前記信号に応答して、それぞれのプログラムのそれぞれの成分と関連するＳＣＩＤを決定するＳＣＩＤ検出手段と、
   オーディオ信号プロセッサと、ビデオ信号プロセッサと、及びデータ信号プロセッサとを含む複数の信号プロセッサと、
   前記ＳＣＩＤ検出手段に接続され、該ＳＣＩＤ検出手段で決定されたＳＣＩＤと、選択的にプログラムされた複数の信号成分ＳＣＩＤとを比較して、一致するＳＣＩＤを含む前記信号内に生じる信号パケットを検出し、対応する検出された信号プログラム成分を関連する前記信号プロセッサに供給する複数のプログラマブル整合フィルターと、
   前記複数のプログラムブル整合フィルターに接続され、所望のプログラムと関連するＳＣＩＤで該複数のプログラマブル整合フィルターをプログラミングする手段とを具備することを特徴とする装置。
2. 各前記プログラマブル整合フィルターは、
   各ＳＣＩＤのビット数と数において少なくとも等しい複数の格納要素を有し、ＳＣＩＤを供給するための入力ポートを有し、最下位ビットから最上位ビットまでＳＣＩＤの各ビットとそれぞれに関連する順番に番号が付けられた複数の出力端子とを有する第１のレジスターと、
   各ＳＣＩＤのビット数と数において少なくとも等しい複数の格納要素を有し、前記信号源に接続されて、その格納要素に前記信号の少なくとも一部をロードするための入力ポートを有し、それぞれの格納要素とそれぞれに関連する順番に番号が付けられた複数の出力端子を有する第２のレジスターと、
   該第２のレジスターの前記順番に番号が付けられた出力端子に現れる各信号が前記第１のレジスターの同様に順番に番号が付けられた出力端子に現れる信号と全て等価であるときに、制御信号を供給するように構成された論理比較手段と
   を有することを特徴とする請求項１に記載の装置。
3. 前記プログラマブル整合フィルターは、前記論理比較手段が前記制御信号を供給することを禁止するための手段を包含することを特徴とする請求項２に記載の装置。
4. 前記論理比較手段は、複数の排他的ＮＯＲ回路を包含し、それらの回路が前記第１のレジスターのそれぞれのＳＣＩＤビット出力端子に結合された各自の第１の入力端子を有し、また前記第２のレジスターの同様に順番に番号が付けられたＳＣＩＤビット出力端子に接続された各自の第２の入力端子を有することを特徴とする請求項２に記載の装置。
5. 前記論理比較手段は、前記排他的ＮＯＲ回路の全てが同じ出力状態を提示する時を決定する決定手段を更に具備することを特徴とする請求項４に記載の装置。
6. 前記論理比較手段は、選択可能な論理値のレジスタに接続された第１の入力端子と、予め決められた論理値に接続された第２の入力端子と、前記排他的ＮＯＲ回路の全てが同じ出力状態を表わす時を決定する前記決定手段に接続された出力端子とを有する更に他の排他的ＮＯＲ回路を包含し、
   前記選択可能な論理値のレジスタは、前記プログラマブル整合フィルターが再プログラムされるときに、前記排他的ＮＯＲ回路の全てが同じ出力状態を提示する時を決定する前記決定手段のその決定をさせなくするように前記予め決められた論理値と反対の論理レベルを供給するようになっていることを特徴とする請求項５に記載の装置。
7. 前記選択可能な論理値の前記源泉は、前記第１のレジスター内の更なる他の格納要素を包含することを特徴とする請求項５に記載の装置。
8. 前記信号パケットは解読装置を介して前記信号プロセッサにそれぞれ接続され、該解読装置は、
   前記信号源に接続された入力ポート、および解読された信号が利用可能な出力ポートを有し、かつ解読キー入力ポートを有する解読器と、
   それぞれの信号成分と関連する解読キーをロードするためのそれぞれの入力ポートを有し、かつそれぞれの出力ポートを有する複数のプログラマブルレジスターと、
   該複数のプログラマブルレジスターの前記出力ポートにそれぞれ接続された複数の入力ポートを有し、前記解読キー入力ポートに結合された出力ポート、および検出された信号成分と関連する解読キーを供給するための前記プログラマブル整合フィルターに結合された制御信号入力ポートを有するマルチプレクサと
   を具備することを特徴とする請求項５に記載の装置。
9. ２つの解読キーがそれぞれの信号成分と関連し、それぞれの信号パケットは前記２つの解読キーのどちらが特定のパケットのために使用されるべきかを示す解読フラグを含み、前記解読装置は前記信号パケット内の前記解読フラグに応答して、それぞれの信号パケットともに使用される前記２つの解読キーの内の前記一方を選択するための検出器を更に有することを特徴とする請求項８に記載の装置。
10. 信号パケットは解読装置を介してそれぞれの前記信号プロセッサに接続され、該解読装置は、
    前記信号源に接続された入力ポート、および解読された信号が利用可能な出力ポートを有し、かつ解読キー入力ポートを有する解読器と、
    それぞれの信号成分と関連するそれぞれの解読キーをロードするための複数のアドレスロケーションを有し、前記解読キー入力ポートに接続された出力ポートを有し、かつ前記プログラマブル整合フィルターに接続されたアドレス入力ポートを有するメモリと
    を具備することを特徴とする請求項１に記載の装置。
11. 前記複数のプログラマブル整合フィルターのそれぞれの出力端子に接続されて、該出力端子から同時には単一の出力制御信号だけを通すための優先順位付け装置を更に包含し、前記整合フィルターは、その整合フィルターの中の２以上の整合フィルターが出力制御信号を同時に供給する場合は、どの出力制御信号が通されるべきかのための優先順位付けがされることを特徴とする請求項１に記載の装置。
12. 各プログラム信号成分が信号ペイロードとサービスチャンネル識別ＳＣＩＤを含む信号パケットで生起し、異なる成分は異なるＳＣＩＤを有する、記録されたあるいは送信されたオーディオ、ビデオ、及びデータのプログラム信号成分を処理する受信器において、
    前記プログラム信号成分を含む信号を供給することと、
    前記信号から、それぞれのプログラムのそれぞれの成分と関連するＳＣＩＤを決定することと、
    前記信号から決定されたＳＣＩＤで複数のプログラマブル整合フィルターをプログラミングすることと、
    前記複数のプログラマブル整合フィルターで前記信号を整合フィルタリングして、前記プログラマブル整合フィルター内にプログラムされたＳＣＩＤの出現を検出することと、および
    対応するＳＣＩＤの検出に応答して、前記信号をそれぞれオーディオ、ビデオ、データの処理要素に接続することと
    からなることを特徴とするプログラム成分を検出するための方法。
13. 前記プログラマブル整合の２以上の整合から同時に１つのＳＣＩＤを決定するために、前記プログラマブル整合フィルターのある１つ以外の残りの全てのプログラマブル整合フィルターからの応答が禁止されるように、前記プログラマブル整合フィルターに優先順位を付けることを更に含むことを特徴とする請求項１２に記載の方法。
14. 前記受信器は、それぞれのプログラム成分と適応するように再構成可能なメモリ管理手段を包含し、それぞれの前記プログラマブル整合フィルターはプログラマブルレジスターを含み、かつ該プログラマブル整合フィルターをプログラミングするステップは、
    再プログラミングされるべき各整合フィルターが制御信号を現在出力中であるか否かを判定し、それが制御信号を出力中である場合には該制御信号が終了するまで待機することと、
    一部の新しい識別子で前記プログラマブルレジスターを再プログラミングし、同時に前記整合フィルターが出力を供給することを禁止することと、
    前記メモリ管理手段を再構成することと、
    前記新しい識別子の残りで前記プログラマブルレジスターを再プログラミングすることと、および
    前記整合フィルターの出力応答を可能にすることと
    を包含することを特徴とする請求項１２に記載の方法。
15. それぞれのパケット内の予め決められた識別子を検出することにより信号パケットのストリームから所望のプログラム成分を含むデータの予め決められた信号パケットを検出するためのプログラマブル装置であって、前記予め決められたパケットのＮビット（Ｎは整数）の識別子でプログラムされたプログラマブルレジスターと、それぞれプログラマブルレジスターに接続されて、前記プログラマブルレジスター内に含まれるＮビット識別子が前記信号パケットの前記ストリーム中の信号パケットに含まれるＮビット識別子と一致するときに、制御信号を生成するそれぞれの比較手段と、それぞれの前記プログラム成分と適応するように再構成可能なメモリ管理手段とを有するプログラマブル装置において、
    再プログラミングされるべきプログラムレジスターに接続された各比較手段が制御信号を現在出力中であるか否かを判定し、それが制御信号を出力中である場合には該制御信号が終了するまで待機することと、
    一部の新しい識別子で前記プログラマブルレジスターを再プログラミングし、同時に前記比較手段を使用禁止にすることと、
    前記メモリ管理手段を再構成することと、
    前記新しい識別子の残りで前記プログラマブルレジスターを再プログラミングすることと、および
    前記比較手段を使用許可にすることと
    からなることを特徴とする前記プログラマブルレジスターを再プログラミングする方法。

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