JP3558911B2

JP3558911B2 - D / A converter

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Publication number: JP3558911B2
Application number: JP03271399A
Authority: JP
Inventors: 和也岩田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1999-02-10
Filing date: 1999-02-10
Publication date: 2004-08-25
Anticipated expiration: 2019-02-10
Also published as: JP2000232363A

Description

【０００１】
【発明の属する技術分野】
本発明は、ディジタル信号をアナログ信号に変換するＤ／Ａ変換装置に関するものであり、特に入力されたディジタル信号をディジタルフィルタとノイズシェーパでオーバーサンプリング及びビット圧縮を行う型のＤ／Ａ変換装置に関するものである。
【０００２】
【従来の技術】
入力されたディジタル信号をディジタルフィルタとノイズシェーパでオーバーサンプリング及びビット圧縮を行う型のＤ／Ａ変換装置は、入力信号の振幅精度を時間軸精度に変換することで、回路に高精度のトリミングをしなくとも高い変換精度が実現できる。この様なＤ／Ａ変換装置としては、例えば雑誌『ラジオ技術』１９８８年５月号ｐｐ．１４０〜１４３に記載されているようなＤ／Ａ変換装置があった。
【０００３】
以下に、従来のＤ／Ａ変換装置について説明する。
図１０はＤ／Ａ変換装置のブロック図である。図１０において、１００１はディジタルフィルタ、１００２はノイズシェーパ、１００３はパルス幅変調器（ＰＷＭ）、１００４は１ビットＤ／Ａ変換器、１００５はローパスフィルタである。
まず、ディジタルフィルタ１００１は入力信号のサンプリング周波数をｐ倍（ｐは２以上の整数）のサンプリング周波数に変換しかつｆｓ／２以上の（ｆｓは入力のサンプリング周波数）不要帯域を減衰させる。次に、ノイズシェーパ１００２はディジタルフィルタ１００１の出力信号の語長制限と語長制限時に発生する再量子化ノイズの周波数特性を所定の特性に変化させる。つまり、ノイズシェーパ１００２において、入力信号はｆｓ／２以下の周波数帯域において元の信号と同等の精度を有するサンプリング周波数が高く語長が小さい信号に変換される。次に、パルス幅変調器１００３はノイズシェーパ１００２の出力信号を１ビットの信号に変換する。そして、１ビットＤ／Ａ変換器１００４はパルス幅変調器１００３の出力信号をアナログ信号に変換する。ローパスフィルタ１００５は１ビットＤ／Ａ変換器１００４の出力から所望の帯域（ｆｓ／２以下）の信号を取り出し出力信号を生成する。
以上のように、入力信号の振幅精度を時間軸精度に変換することで回路に高精度のトリミングをしなくとも高い変換精度が実現できる。
【０００４】
【発明が解決しようとする課題】
しかしながら上記従来の構成では、以下に示す問題点を有していた。
即ち、パルス幅変調器においてノイズシェーパで語長制限したデータを１ビットのディジタル信号に変換する際に高速のクロックが必要となる。例えば、ノイズシェーパの出力が１１値、６４ｆｓであれば、パルス幅変調器のクロック周波数は少なくとも１１×６４ｆｓとなる。そのため、不要輻射ノイズが広い周波数帯域にわたって発生するという問題点を有していた。
また、高速クロックはそのパルス幅が小さいため高精度なクロックが得られにくい。そのため、クロックのパルス幅変動がパルス幅変調器の出力信号のパルス幅を変動させる。即ち、クロック精度がＤ／Ａ変換器全体の精度を決定するという問題点を有していた。
【０００５】
本発明は上記従来の問題点を解決するもので、高速クロックを必要とせず、従って、不要輻射ノイズの発生を極力抑えることができ、Ｄ／Ａ変換器で発生するノイズやひずみを低減することができ、クロック精度の影響を受けにくいＤ／Ａ変換器を提供することを目的とする。
【０００６】
【課題を解決するための手段】
この目的を達成するために本発明のＤ／Ａ変換装置は、入力されたディジタル信号の不要な帯域を減衰させかつサンプリング周波数をｐ倍（ｐ≧２）するディジタルフィルタと、ディジタルフィルタの出力信号の語長を制限しかつ、語長制限する際に発生する再量子化ノイズの周波数特性を所定の特性に変換する第１のノイズシェーパと、第１のノイズシェーパの出力信号を複数の１ビットの信号列に変換するデコーダと、デコーダの出力をアナログ信号に変換する１ビットＤ／Ａ変換器列と、１ビットＤ／Ａ変換器列の出力を加算する加算機とを備え、デコーダは、第１のノイズシェーパが出力するｋ通り（ｋは正の整数）の値を０以上の整数値に変換する第１の変換器と、第１の変換器の出力を入力とする第２のノイズシェーパを少なくとも（ｋ−１）個と、少なくとも（ｋ−１）個ある第２のノイズシェーパの出力をｎ個毎にｍ個取り出して加算し、そのｎ個の加算値を１ビットの信号列に変換する第２の変換器とを備え（ｎ≦ｋ−１、ｋ≦ｍ×ｎ＋１）、第２のノイズシェーパは、第１の変換器の出力信号と帰還信号を加算する第１の加算器と、第１の加算器の出力を量子化する量子化器と、量子化器の出力に重み付けを与える係数器と、量子化器の入力から係数器の出力を減算する第２の加算器と、第２の加算器の出力を入力とする所定の伝達特性を持つフィルタとを有し、第１の加算器に入力される帰還信号はフィルタの出力であり、フィルタは、０から始まる互いに独立しかつ連続したｎ個の整数値を初期値に持ち、量子化器は、少なくとも（ｋ−１）個ある前記第２の加算器の出力が０から始まる少なくとも（ｋ−１）個の独立し且つ連続した値で、かつ出力の総和が所定の値で一定になるように第１の加算器の出力を量子化する構成としたことを特徴としている。
【０００７】
本発明のＤ／Ａ変換装置において、デコーダのフィルタは、ｚ^−１の１次の伝達関数で記述される伝達特性を有すること、および量子化器が第１の加算器の出力が負であれば０を、正であれば第１の加算器の出力を１ビットＤ／Ａ変換器の数（少なくとも（ｋ−１）個）で除算後整数値に変換した値を量子化値として出力することが好ましい。
【０００８】
また、本発明のＤ／Ａ変換装置において、デコーダのフィルタは、１−（１−ｚ^−１）^２で記述される伝達特性を有し、量子化器は第１の加算器の出力が負であれば−１を、正であれば前記第１の加算器の出力を１ビットＤ／Ａ変換器の数（少なくとも（ｋ−１）個）で除算後整数値に変換した値を量子化値としてまた前記量子化値が３以上の場合は２を量子化値として出力するようにすることが好ましい。
さらに、本発明のＤ／Ａ変換装置において、デコーダが、入力信号のサンプリング時間において、デコーダの出力値が変化するときに流れるパルス状の電源電流の和が一定となるような１ビットの信号列を出力する第３の変換器を備えた構成とすることが好ましい。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
（実施の形態１）
図１は本発明の実施の形態１におけるＤ／Ａ変換装置のブロック図を示す。
図２は図１に示した実施の形態１におけるＤ／Ａ変換装置の動作説明図を示す。
図１において、１０１は入力端子、１０２はディジタルフィルタ、１０３はノイズシェーパ、１０４はデコーダ、１０５は１ビットＤ／Ａ変換器列、１０６は加算器、１０７は出力端子である。
図２において、２０１は入力端子、２０２は変換器、２０３はノイズシェーパ、２０４は加算器、２０５は量子化器、２０６は係数器、２０７は加算器、２０８はフィルタ、２０９は変換器である。
【００１０】
この様に構成された本発明の実施の形態１のＤ／Ａ変換装置について、以下その動作を説明する。
入力端子１０１を通じてディジタル信号が入力される。この信号がコンパクトディスク（ＣＤ）から再生されたものであれば、サンプリング周波数（ｆｓ）４４．１ｋＨｚ、語長１６ビットの信号である。
ディジタルフィルタ１０２は、入力端子１０１を介して入力された信号のサンプリング周波数をｐ倍（ｐは正の整数）し、且つ不要な帯域を減衰させる。ＣＤを例に取れば、ｐは４か８で、２０ｋＨｚ以上を６０ｄＢ以上減衰させるのが一般的である。
【００１１】
次に、ノイズシェーパ１０３はディジタルフィルタ１０２の出力を数ビットの語長を持つディジタル信号に変換する。このとき入力端子１０１から入力された信号のｆｓ／２以下の周波数帯域における性能（ダイナミックレンジ等）を劣化させずに語長制限を行うために、オーバーサンプリング及び再量子化ノイズの周波数特性を所望の特性（ｆｓ／２以下の周波数帯域で元の入力信号と同等のダイナミックレンジが得られる）に変換する。ＣＤを例に取れば、入力信号（１６ビット以上、４ｆｓまたは８ｆｓ、１６ビット以上になるのはディジタルフィルタでの演算誤差を少なくするためである）を１〜４ビット（２〜１６値）程度に語長制限、３２ｆｓ〜２５６ｆｓ程度にオーバーサンプリング、量子化ノイズの周波数特性を１次〜５次程度の微分特性またはハイパス特性に変換するのが一般的である。本実施の形態１ではノイズシェーパ１０３の出力語長は３値（１．５８ビット）以上とする。
【００１２】
デコーダ１０４は、まず、ノイズシェーパ１０３の出力（ｋ値）を少なくとも（ｋ−１）個の１ビット（２値）の信号列に変換する。入力がｋ値であるのに出力が（ｋ−１）個で十分なのは、入力が０の場合は（ｋ−１）個の出力を全て０にする事で実現できるからである。そして、この（ｋ−１）個の１ビット信号列は、ｎ個毎にｍ個取り出し加算され、そしてそのｎ個の加算値は再び１ビットの信号列に変換され、出力される（なお、ｎ，ｍはｎ≦ｋ−１、ｋ≦ｍ×ｎ＋１を満足する整数）。
１ビットのＤ／Ａ変換器列１０５は、デコーダ１０４の出力をアナログ信号に変換する。
そして、加算器１０６は１ビットＤ／Ａ変換器列１０５の出力を加算し、出力端子１０７を介して信号を出力する。
【００１３】
次に、デコーダ１０４の動作を図２を用いて説明する。
まず、変換器２０２は、入力端子２０１から入力されたｋ値の信号（ノイズシェーパ１０３の出力）を０から始まる連続した正の整数値に変換する。これは、例えば、入力端子２０１からの入力が−２〜＋２の５値の信号であれば、この信号に２を加算して０〜４の５値の信号に変換することを意味する。
この様に変換された信号は（ｋ−１）個あるノイズシェーパ２０３にて１ビットの信号列に変換される。
【００１４】
次に、ノイズシェーパ２０３の動作を説明する。加算器２０４は変換器２０２の出力とフィルタ２０８の出力を加算する。そして、量子化器２０５は加算器２０４の出力を量子化する。加算器２０７は量子化器２０５の入力信号から係数器２０６で量子化器２０５の出力に対して重み付けを行った出力信号の差、即ち量子化器２０５で発生した量子化ノイズを算出する。フィルタ２０８はこの量子化ノイズの周波数特性を所望の特性に変換し、加算器２０４に出力する。以上の構成で、ノイズシェーパを実現している。
ここで、量子化器２０５は加算器２０４の出力を（ｋ−１）で除算し、除算結果を整数化する。更に（ｋ−１）個あるノイズシェーパ２０３で発生する量子化ノイズの総和が一定値になるように量子化器の出力値を制御している。具体的には、フィルタ２０８の初期値を０から始まる（ｋ−１）個の独立しかつ連続した正の整数値とし、かつ（ｋ−１）個ある加算器２０７の出力（−Ｎｉ：量子化ノイズ）が０から始まる（ｋ−１）個の独立しかつ連続した値になるようにしている。この様にして、量子化器２０５は加算器２０４の出力を量子化している。
【００１５】
次に、変換器２０９は、（ｋ−１）個あるノイズシェーパ２０３の出力をｎ個の１ビット信号列に変換して出力する。変換器２０９の動作を説明する。まず、変換器２０９には、ノイズシェーパ２０３の出力タイミング毎に（ｋ−１）個の信号が入力される。この（ｋ−１）個の入力信号を例えば図２に示したノイズシェーパ０を基準に、ｎ個飛びに（１≦ｎ≦ｋ−１）入力信号をｍ個取り出し（ｋ≦ｍ×ｎ＋１）、それを加算する。同様にノイズシェーパ１を基準にｎ個飛びに入力信号をｍ個取り出し、加算する。つまり、一つの出力は、ノイズシェーパ０，ｎ，２ｎ，３ｎ，…，ｍ（ｎ−１）の出力の加算値、また他の出力は、ノイズシェーパ１，ｎ＋１，２ｎ＋１，…，ｍ（ｎ−１）＋１の出力の加算値となり、変換器２０９の入力信号の入力サンプル毎にこれらの信号がｎ個出力される。以上の処理で、変換器２０９への（ｋ−１）個の入力信号は、各ｍ個ずつ加算されたｎ個の信号に変換される。更に、この加算された信号を１ビット（２値）の信号に変換後、出力する。
そして１ビットＤ／Ａ変換器列１０５でアナログ信号に変換後、加算器１０６で加算され出力端子１０７から出力される。
【００１６】
次に、デコーダ１０４の動作を数式を用いて説明する。ノイズシェーパ２０３の入力信号をｘ、フィルタ２０８の伝達関数をＨ（ｚ）、各量子化器２０５で発生する量子化ノイズをＮｉ（ｉ＝０，１，…，ｋ−１）、各量子化器２０５の出力をＱｉ、各１ビットＤ／Ａ変換器の出力及び発生する誤差をそれぞれＤｉ及びＥｉ、各１ビットＤ／Ａ変換器の出力値の総加平均値をＤ、加算器１０６の出力をｙとすると（数１）、（数２）、（数３）が成立する。ここで、数式は量子化器２０５のサンプリングレートを基準に表現している。そのため、変換器２０９の出力を加算したものは量子化器２０５の出力を直接加算した場合と等価になるため省いている。
【００１７】
【数１】
Ｑｉ＝［ｘ＋｛１−Ｈ（ｚ）｝・Ｎｉ］／（ｋ−１）
【数２】
Ｄｉ＝Ｄ＋Ｅｉ
【数３】
ｙ＝ΣＤｉ・Ｑｉ
また、１ビットＤ／Ａ変換器の出力の平均値Ｄは総加平均であるから（数４）で算出できる。
【数４】
Ｄ＝ΣＤｉ／（ｋ−１）
従って、（数２）と（数４）より（数５）の関係が成立する。
【数５】
ΣＥｉ＝０
以上の数式を用いて（数３）を整理すると（数６）となる。

【００１８】
また、量子化器２０５は量子化ノイズＮｉの総和が一定になるように加算器２０４の出力を量子化している。（数７）
【数７】
ΣＮｉ＝一定
また、｛１−Ｈ（ｚ）｝を微分特性とすると、｛１−Ｈ（ｚ）｝と一定値との積、即ち一定値の微分は０となる。（数８）
【数８】
｛１−Ｈ（ｚ）｝・ΣＮｉ＝０
以上より、（数９）、（数１０）が成立するから、出力ｙは（数１１）となる。

【数１０】

【数１１】
ｙ＝Ｄ・ｘ＋｛１−Ｈ（ｚ）｝／（ｋ−１）・ΣＥｉ・Ｎｉ
【００１９】
従って、（数１１）より加算器１０６の出力は１ビットＤ／Ａ変換器の出力平均値Ｄとノイズシェーパ１０３の出力との積と、１ビットＤ／Ａ変換器で発生する誤差と｛１−Ｈ（ｚ）｝との積の和で表現できる。｛１−Ｈ（ｚ）｝は微分特性であるため、ｆｓ／２以下の帯域で１ビットＤ／Ａ変換器で発生する誤差成分を小さくでき、１ビットＤ／Ａ変換器の回路精度を高めなくても、精度の良いＤ／Ａ変換装置を提供できる。
【００２０】
以上の様に、本発明の第１の実施例に示したＤ／Ａ変換装置はディジタルフィルタ及びノイズシェーパで帯域制限、オーバーサンプリング、語長制限、及び量子化ノイズの周波数特性変換を行い、そのデータをデコーダで複数の１ビットの信号列に変換後、１ビットのＤ／Ａ変換器列でアナログ信号に変換し加算器で加算して出力する構成を有している。
【００２１】
そのため、ノイズシェーパの出力をＰＷＭ等を用いて１つの１ビット信号列に変換する必要がないため高いクロックを必要としない。そのため、不要輻射ノイズの発生が少なくなる。また、デコーダから出力される１ビットの信号列はノイズシェーパの出力階調数より小さいため、１ビットＤ／Ａ変換器列の数を小さくできる。そのため、回路規模を小さくできる。また、１ビットＤ／Ａ変換器で発生する誤差はデコーダのノイズシェーパ特性により低減できる。そのため、１ビットＤ／Ａ変換器の回路精度を高めなくとも高精度なＤ／Ａ変換装置が実現できる。
【００２２】
（実施の形態２）
図３は本発明の第２の実施の形態におけるＤ／Ａ変換装置のデコーダのブロック図を示す。
図３に示す実施の形態２のデコーダ１０４は、図２に示す実施の形態１のデコーダ１０４において、各ノイズシェーパ３０３のフィルタ３０８の伝達関数を具体的なものとしたものであり、図３中、入力端子３０１、変換器３０２、加算器３０４、量子化器３０５、係数器３０６、加算器３０７および変換器３０９は図２の対応する構成要素２０１、２０２、２０４、２０５、２０６、２０７および２０９と基本的に同一の機能および構成を有する。
【００２３】
そこで、以下では、デコーダ１０４のノイズシェーパ３０３の動作を具体的に説明する。加算器３０４は変換器３０２の出力とフィルタ３０８の出力を加算する。そして、量子化器３０５は加算器３０４の出力を量子化する。加算器３０７は量子化器３０５の入力信号から係数器３０６で量子化器３０５の出力を重み付けした出力信号の差を算出する。即ち量子化器３０５で発生した量子化ノイズを算出する。フィルタ３０８はこの量子化ノイズの周波数特性を所望の特性に変換し、加算器３０４に出力する。以上の構成で、ノイズシェーパを構成する。本第２の実施の形態ではフィルタ３０８の伝達関数をｚ^−１の１次の伝達特性で与える。ここでは、簡単になるようにフィルタ３０８の伝達特性をｚ^−１とすると、（数１）より全体では１次のノイズシェーパを構成する。
【００２４】
そして、量子化器３０５は（数７）を満たすために以下の動作をする。まず、（ｋ−１）個のフィルタ３０８は１次の多項式であるため、各々において１個の初期値を有する。この初期値０から始まる（ｋ−１）個の連続した正の整数値とし、加算器３０４の出力が負であれば０を出力する。また、正であれば加算器３０４の出力を１ビットＤ／Ａ変換器の数（少なくとも（ｋ−１）個）で除算し、その結果を整数値に量子化し出力する。更に、量子化値が１以上にならない様に２以上は１を出力する。
【００２５】
具体例を示す。入力端子３０１に入力される信号は−２〜＋２の５値の信号で｛−２，−１，０，１，２，０｝の信号が入力した場合の各部の出力値を表１に示す。ここでは、説明を簡単化するために１ビットＤ／Ａ変換器１０５の振幅値を１、発生する変換誤差を０としている。この表１より、入力信号である変換器３０２の出力と各ノイズシェーパの出力加算結果は一対一で対応していることがわかる。
【００２６】
【表１】

【００２７】
次に例えば、４つの量子化器３０５から出力される２値信号列を２つの２値信号列に変換することを考えると、４つの２値の信号列は、変換器３０９で２つの１ビット（２値）の信号列に変換される。この様子を（表２）を用いて説明する。（表２）における量子化器３０５の４つの出力を上から順にノイズシェーパ０，１，２，３の出力とする。４つの信号列を２つの信号列にするから、変換器３０９の出力はノイズシェーパ０と２及び、ノイズシェーパ１と３の出力の加算値となる。次のこの加算結果を例えばＰＷＭ等で２値信号に変換する。（表２）の出力は後述する図６で示される波形にて、０，１，２の出力階調を２値信号のパルス幅に置き換えて表現している。
【００２８】
【表２】

以上のようにして、全体としてノイズシェーパ３０３は１次のノイズシェーパ特性を実現している。その結果、ｆｓ／２以下の帯域で１ビットＤ／Ａ変換器で発生する誤差成分を小さくでき、１ビットＤ／Ａ変換器の回路精度を高めなくても、精度の良いＤ／Ａ変換装置を提供できる。
【００２９】
以上の様に、本発明の第２の実施の形態に示したＤ／Ａ変換装置はディジタルフィルタ及びノイズシェーパで帯域制限、オーバーサンプリング、語長制限、及び量子化ノイズの周波数特性変換を行い、そのデータをデコーダで１ビットの信号列に変換し、１ビットのＤ／Ａ変換器列でアナログ信号に変換し加算器で加算して出力する構成を有している。
そのため、実施の形態２においても実施の形態１と同様の作用効果を奏することができる。
【００３０】
（実施の形態３）
図４は本発明の第３の実施の形態におけるＤ／Ａ変換装置のデコーダのブロック図を示す。
図４を図２、図３と比較すれば明かなように、ノイズシェーパ４０３のフィルタ４０８の伝達関数を２次のノイズシェーパ特性を与えるように設定したことが特徴である。したがって、入力端子４０１、変換器４０２、加算器４０４、量子化器４０５、係数器４０６、加算器４０７および変換器４０９は、図２、図３に示すものと基本的に同一の機能・構成を有する。
【００３１】
この様に構成された本発明の第３の実施の形態のＤ／Ａ変換装置について、以下その動作について本発明の第１の実施の形態と異なる動作をする部分を中心に説明をする。
デコーダ１０４の動作を図４を用いて説明する。
まず、変換器４０２は、入力端子４０１から入力されたｋ値の信号（ノイズシェーパ１０３の出力）を０から始まる連続した正の整数値に変換する。例えば、入力が−２〜＋２の５値の信号であればこの信号を０〜４の５値の信号に変換することを意味する。
この様に変換された信号は（ｋ−１）個あるノイズシェーパ４０３にて１ビットの信号列に変換され、そして１ビットＤ／Ａ変換器列１０５でアナログ信号に変換後加算器１０６で加算され出力端子１０７から出力される。
【００３２】
次に、ノイズシェーパ４０３の動作を説明する。加算器４０４は変換器４０２の出力とフィルタ４０８の出力を加算する。そして、量子化器４０５は加算器４０４の出力を量子化する。加算器４０７は量子化器４０５の入力信号から係数器４０６で量子化器４０５の出力を重み付けした出力信号の差を算出する。即ち量子化器４０５で発生した量子化ノイズを算出する。フィルタ４０８はこの量子化ノイズの周波数特性を所望の特性に変換し、加算器４０４に出力する。以上の構成で、ノイズシェーパを構成する。本第３の実施の形態ではフィルタ４０８の伝達関数を１−（１−ｚ^−１）^２に設定し、（数１）より明らかなように全体では２次のノイズシェーパを構成する。
【００３３】
そして、量子化器４０５は（数７）を満たすために以下の動作をする。まず、（ｋ−１）個のフィルタ４０８は２次の多項式であるため、各々において２個の初期値を有する。この２つの初期値を同一とし、かつ０から始まる（ｋ−１）個の連続した正の整数値とし、加算器４０４の出力が負であれば−１を出力する。また、正であれば加算器４０４の出力を１ビットＤ／Ａ変換器の数（少なくとも（ｋ−１）個）で除算し、その結果を整数に量子化し出力する。更に、量子化値が２以上にならない様に３以上は２を出力する。
【００３４】
具体例を示す。入力端子４０１に入力される信号は−２〜＋２の５値の信号で｛−２，−１，０，１，２，０｝の信号が入力した場合の各部の出力値を（表３）に示す。ここでは、説明を簡単化するために１ビットＤ／Ａ変換器１０５の振幅値を１、発生する変換誤差を０としている。この（表３）より、入力信号である変換器４０２の出力と各ノイズシェーパの出力加算結果は一対一で対応していることがわかる。
【００３５】
【表３】

【００３６】
次に例えば、４つの量子化器４０５から出力される２値信号列を２つの２値信号列に変換することを考えると、４つの２値の信号列は、変換器４０９で２つの１ビット（２値）の信号列に変換される。この様子を（表４）を用いて説明する。（表４）における量子化器４０５の４つの出力を上から順にノイズシェーパ０，１，２，３の出力とする。４つの信号列を２つの信号列にするから、変換器４０９の出力はノイズシェーパ０と２及び、ノイズシェーパ１と３の出力の加算値となる。次のこの加算結果を例えばＰＷＭ等で２値信号に変換する。（表４）の出力は後述する図６で示される波形にて、０，１，２の出力階調を２値信号のパルス幅に置き換えて表現している。ノイズシェーパ４０３の動作タイミングの２倍で動作させることで、０，１，２の出力階調を２値信号のパルス幅に置き換えて表現している。
【００３７】
【表４】

【００３８】
以上のようにして、全体としてノイズシェーパ４０３は２次のノイズシェーパ特性を実現している。その結果、ｆｓ／２以下の帯域で１ビットＤ／Ａ変換器で発生する誤差成分を小さくでき、１ビットＤ／Ａ変換器の回路精度を高めなくても、精度の良いＤ／Ａ変換装置を提供できる。
以上の様に、本発明の第３の実施の形態においても、第１、第２の実施の形態と同様の作用・効果を奏することができる。
【００３９】
（実施の形態４）
図５は本発明の第４の実施例におけるＤ／Ａ変換装置のブロック図を示す。
図５に示す本発明の第４の実施の形態のデコーダ１０４は、図２に示す本発明の第１の実施の形態のデコーダ１０４の出力側の変換器の出力に対し、さらに一つの変換器５１０を接続して構成したもので、入力端子５０１、変換器５０２、ノイズシェーパ５０３、加算器５０４、量子化器５０５、係数器５０６、加算器５０７、フィルタ５０８、変換器５０９は、図２に示した入力端子２０１、変換器２０２、ノイズシェーパ２０３、加算器２０４、量子化器２０５、係数器２０６、加算器２０７、フィルタ２０８、変換器２０９とまったく同一の動作をする。
【００４０】
図６，図７，図８，図９は図５に示した変換器５１０の動作説明図である。
この様に構成された本発明の第４の実施の形態のＤ／Ａ変換装置について、以下その動作を本発明の第１の実施の形態と異なる動作をする部分を中心に説明をする。即ち、異なる動作をする変換器５１０を中心に説明する。
実施の形態１，２，３で述べたように、デコーダ１０４はノイズシェーパ１０３の出力信号を複数の１ビット信号列に変換する。ここで、変換器５１０は、変換器５０９の出力信号をもとに、出力信号の出力値が変化する時に流れるパルス状の電源電流の和が一定になるように１ビットの信号列を出力する。
【００４１】
以下、具体例を示して説明する。ここではフィルタ５０８の伝達関数をｚ^−１とし、入力端子５０１に入力される信号は−２〜＋２の５値の信号で｛−２，−１，０，１，２，０｝の信号が入力した場合を考える。変換器５１０を除いては、（表１）及び（表２）に示す動作をする。これらの表よりデコーダ１０４の出力信号は図６に示すパルス幅を持つ２値の信号列を出力する。このパルス信号が出力される際に（出力パルスの振幅値が変化するところ）同図に示したパルス状の電源電流が流れる。このパルス電流が回路の電源ラインやグランドラインの共通インピーダンス等により、１ビットＤ／Ａ変換器間で互いに影響を及ぼしたり、電源やグランド電位の変化を発生させ、Ｄ／Ａ変換器の出力波形に影響を及ぼし、出力信号の品質即ちＤ／Ａ変換装置の性能（歪率やダイナミックレンジ等）が劣化する等の問題点がある。また、パルス電流の発生は、デコーダ１０４の出力値により変化する問題点もある。
【００４２】
変換器５１０は、変換器５０９の出力信号に基づき、電源電流の発生を１サンプルの間で一定としている。図６からわかるように出力１と出力２の組み合わせの時が一番パルスの変化回数が多くなる。例えば、図７に示すように変換器５０９の出力が０と１の場合、変換器５０９だけでは出力１の出力パルスの変化時点のみにパルス状の電流が発生し、図６の出力１と出力２の組み合わせとは異なる。そこで、図７に示すように変換器５１０からパルスを発生させると、トータルの電源電流は、図６に示した出力１と出力２の組み合わせと同一となる。また、図８に示すように、出力１と出力１同士では、出力１のタイミングで図７に示した例の２倍のパルス電流が流れる。そこで、図８に示すように電源電流が互いにうち消しあうようなパルスを変換器５１０から出力することで、トータル電源電流が一定の形となる。更に、図９に示すように出力２同士の場合も同様に、出力２の波形が１つの場合と比較して、２倍になっている。この電源電流を打ち消しあうように、変換器５１０からパルスを出力するとトータルの電源電流は、デコーダ１０４の出力値に関係なく一定の形にすることができる。
以上のようにして、変換器５１０は変換器５０９の出力値に応じて全体として一定の電源電流が流れるように制御することで、信号データ、即ち、入力データに関係なく電源電流を一定にすることができ、Ｄ／Ａ変換器の出力の性能を劣化させることがないＤ／Ａ変換装置を提供できる。
【００４３】
【発明の効果】
以上の様に、入力された信号をディジタルフィルタ及びノイズシェーパで帯域制限、オーバーサンプリング、語長制限、及び量子化ノイズの周波数特性変換を行い、そのデータをデコーダで複数の１ビットの信号列に変換し、１ビットのＤ／Ａ変換器列でアナログ信号に変換し加算器で加算して出力することで、ノイズシェーパの出力をＰＷＭ等を用いて１つの１ビット信号列に変換する必要がないため高いクロックを必要としない。そのため、不要輻射ノイズの発生が少なくなる効果が得られる。
【００４４】
また、デコーダから出力される１ビットの信号列はノイズシェーパの出力階調数より小さいため、１ビットＤ／Ａ変換器列の数を小さくできる。そのため、回路規模を小さくできる。
また、１ビットＤ／Ａ変換器で発生する誤差はデコーダのノイズシェーパ特性により低減できる。そのため、１ビットＤ／Ａ変換器の回路精度を高めなくとも高精度なＤ／Ａ変換装置が実現できる効果が得られる。
また、１ビットＤ／Ａ変換器で発生するパルス状の電源電流を出力信号に関係なく一定とすることができるため、電源電位やグランド電位の変動によりＤ／Ａ変換器の出力が変動することがない。そのため、高精度なＤ／Ａ変換装置が実現できる効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるＤ／Ａ変換装置の構成を示すブロック図。
【図２】本発明の第１の実施の形態におけるＤ／Ａ変換装置のデコーダの構成を示すブロック図。
【図３】本発明の第２の実施の形態におけるＤ／Ａ変換装置のデコーダの構成を示すブロック図。
【図４】本発明の第３の実施の形態におけるＤ／Ａ変換装置のデコーダの構成を示すブロック図。
【図５】本発明の第４の実施の形態におけるＤ／Ａ変換装置のデコーダの構成を示すブロック図。
【図６】本発明の第４の実施の形態におけるＤ／Ａ変換装置のデコーダの動作を説明する説明図。
【図７】本発明の第４の実施の形態におけるＤ／Ａ変換装置のデコーダの動作を説明する説明図。
【図８】本発明の第４の実施の形態におけるＤ／Ａ変換装置のデコーダの動作を説明する説明図。
【図９】本発明の第４の実施の形態におけるＤ／Ａ変換装置のデコーダの動作を説明する説明図。
【図１０】従来のＤ／Ａ変換装置の構成を示すブロック図。
【符号の説明】
１０１入力端子
１０２ディジタルフィルタ
１０３ノイズシェーパ
１０４デコーダ
１０５１ビットＤ／Ａ変換器列
１０６加算器
１０７出力端子
２０２、３０２、４０２変換器
２０３、３０３、４０３ノイズシェーパ
２０４、３０４、４０４加算器
２０５、３０５、４０５量子化器
２０６、３０６、４０６係数器
２０７、３０７、４０７加算器
２０８、３０８、４０８フィルタ
２０９、３０９、４０９、５０９変換器
５１０変換器[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a digital-to-analog (D / A) converter for converting a digital signal into an analog signal, and more particularly to a digital-to-analog (D / A) converter that performs oversampling and bit compression of an input digital signal using a digital filter and a noise shaper. Things.
[0002]
[Prior art]
A D / A converter that performs oversampling and bit compression of an input digital signal using a digital filter and a noise shaper converts the amplitude accuracy of the input signal to time axis accuracy, thereby performing high-precision trimming on the circuit. A high conversion accuracy can be realized without doing so. As such a D / A converter, for example, a magazine “Radio Technology”, May 1988, pp. There was a D / A converter as described in 140-143.
[0003]
Hereinafter, a conventional D / A converter will be described.
FIG. 10 is a block diagram of the D / A converter. In FIG. 10, 1001 is a digital filter, 1002 is a noise shaper, 1003 is a pulse width modulator (PWM), 1004 is a 1-bit D / A converter, and 1005 is a low-pass filter.
First, the digital filter 1001 converts the sampling frequency of the input signal to a sampling frequency p times (p is an integer of 2 or more) and attenuates an unnecessary band of fs / 2 or more (fs is the sampling frequency of the input). Next, the noise shaper 1002 limits the word length of the output signal of the digital filter 1001 and changes the frequency characteristics of the requantization noise generated when the word length is limited to predetermined characteristics. That is, in the noise shaper 1002, the input signal is converted into a signal having a high sampling frequency and a small word length having the same accuracy as the original signal in a frequency band of fs / 2 or less. Next, the pulse width modulator 1003 converts the output signal of the noise shaper 1002 into a 1-bit signal. Then, 1-bit D / A converter 1004 converts the output signal of pulse width modulator 1003 into an analog signal. The low-pass filter 1005 extracts a signal of a desired band (fs / 2 or less) from the output of the 1-bit D / A converter 1004 and generates an output signal.
As described above, by converting the amplitude accuracy of the input signal to the time axis accuracy, high conversion accuracy can be realized without performing high-precision trimming on the circuit.
[0004]
[Problems to be solved by the invention]
However, the above conventional configuration has the following problems.
That is, a high-speed clock is required when the data whose word length is limited by the noise shaper is converted into a 1-bit digital signal in the pulse width modulator. For example, if the output of the noise shaper is 11 values and 64 fs, the clock frequency of the pulse width modulator is at least 11 × 64 fs. Therefore, there is a problem that unnecessary radiation noise is generated over a wide frequency band.
In addition, since the high-speed clock has a small pulse width, it is difficult to obtain a high-accuracy clock. Therefore, the pulse width fluctuation of the clock changes the pulse width of the output signal of the pulse width modulator. That is, there has been a problem that the clock accuracy determines the accuracy of the entire D / A converter.
[0005]
SUMMARY OF THE INVENTION The present invention solves the above-mentioned conventional problems, and does not require a high-speed clock. Therefore, it is possible to suppress the generation of unnecessary radiation noise as much as possible, and to reduce noise and distortion generated in a D / A converter. And a D / A converter that is less affected by clock accuracy.
[0006]
[Means for Solving the Problems]
In order to achieve this object, a D / A converter according to the present invention includes a digital filter that attenuates an unnecessary band of an input digital signal and increases the sampling frequency p times (p ≧ 2), and an output signal of the digital filter. And a first noise shaper for converting the frequency characteristic of requantization noise generated when the word length is restricted to a predetermined characteristic, and converting the output signal of the first noise shaper into a plurality of 1-bit signals. A decoder for converting the output of the decoder into an analog signal, and an adder for adding the output of the 1-bit D / A converter train. A first converter that converts k values (k is a positive integer) output by the first noise shaper into an integer value of 0 or more, and a second noise that receives an output of the first converter as an input Fewer shapers Also, (k-1) and at least (k-1) outputs of the second noise shaper having at least (k-1) m are extracted and added every n, and the added values of n are converted into a 1-bit signal sequence. (N ≦ k−1, k ≦ m × n + 1), and the second noise shaper includes a first adder that adds the output signal of the first converter and the feedback signal. A quantizer for quantizing the output of the first adder, a coefficient unit for weighting the output of the quantizer, a second adder for subtracting the output of the coefficient unit from the input of the quantizer, A filter having a predetermined transfer characteristic with the output of the second adder as an input, wherein a feedback signal input to the first adder is an output of the filter, and the filters are independent of each other starting from 0. And an initial value of n consecutive integer values, and the quantizer performs at least (k-1) second integers. Are quantized such that the outputs of the adders are at least (k-1) independent and continuous values starting from 0 and the sum of the outputs is constant at a predetermined value. It is characterized by having a configuration.
[0007]
In the D / A converter of the present invention, the filter of the decoder is z ^-1 , And the quantizer sets the output of the first adder to 1 bit if the output of the first adder is negative and 1 bit if the output of the first adder is negative. It is preferable that a value converted into an integer value after division by the number of D / A converters (at least (k-1)) is output as a quantization value.
[0008]
In the D / A converter of the present invention, the filter of the decoder is 1- (1-z ^-1 ) ² , And the quantizer converts the output of the first adder to -1 if the output of the first adder is negative, and outputs the output of the first adder to a 1-bit D / A converter if the output is positive. It is preferable to output a value converted to an integer value after division by the number (at least (k-1)) as a quantized value, and to output 2 as a quantized value when the quantized value is 3 or more. .
Further, in the D / A converter according to the present invention, the decoder is arranged such that a one-bit signal train in which the sum of pulse-like power supply currents flowing when the output value of the decoder changes is constant during the sampling time of the input signal. Is preferably provided with a third converter that outputs
[0009]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(Embodiment 1)
FIG. 1 shows a block diagram of a D / A converter according to Embodiment 1 of the present invention.
FIG. 2 is a diagram illustrating the operation of the D / A converter according to the first embodiment shown in FIG.
In FIG. 1, 101 is an input terminal, 102 is a digital filter, 103 is a noise shaper, 104 is a decoder, 105 is a 1-bit D / A converter train, 106 is an adder, and 107 is an output terminal.
2, reference numeral 201 denotes an input terminal, 202 denotes a converter, 203 denotes a noise shaper, 204 denotes an adder, 205 denotes a quantizer, 206 denotes a coefficient unit, 207 denotes an adder, 208 denotes a filter, and 209 denotes a converter. .
[0010]
The operation of the D / A converter according to Embodiment 1 of the present invention thus configured will be described below.
A digital signal is input through the input terminal 101. If this signal is reproduced from a compact disk (CD), it is a signal having a sampling frequency (fs) of 44.1 kHz and a word length of 16 bits.
The digital filter 102 multiplies the sampling frequency of a signal input through the input terminal 101 by p (p is a positive integer) and attenuates unnecessary bands. Taking a CD as an example, it is common that p is 4 or 8, and 20 kHz or more is attenuated by 60 dB or more.
[0011]
Next, the noise shaper 103 converts the output of the digital filter 102 into a digital signal having a word length of several bits. At this time, in order to limit the word length without deteriorating the performance (dynamic range or the like) in the frequency band of fs / 2 or less of the signal input from the input terminal 101, the frequency characteristics of oversampling and requantization noise are desired. (A dynamic range equivalent to that of the original input signal is obtained in a frequency band of fs / 2 or less). Taking a CD as an example, an input signal (16 bits or more, 4 fs or 8 fs, 16 bits or more is for reducing an operation error in a digital filter) is about 1 to 4 bits (2 to 16 values). Generally, the word length is limited, the oversampling is performed at about 32 fs to 256 fs, and the frequency characteristics of the quantization noise are converted into the first to fifth order differential characteristics or high-pass characteristics. In the first embodiment, the output word length of the noise shaper 103 is ternary (1.58 bits) or more.
[0012]
First, the decoder 104 converts the output (k value) of the noise shaper 103 into at least (k-1) 1-bit (binary) signal strings. The reason that (k-1) outputs are sufficient even if the input has the k value is that if the input is 0, it can be realized by setting all (k-1) outputs to 0. Then, the (k-1) 1-bit signal sequences are extracted and added for every n signals, and the n added values are converted into a 1-bit signal sequence again and output ( n and m are integers satisfying n ≦ k−1 and k ≦ m × n + 1).
The 1-bit D / A converter array 105 converts the output of the decoder 104 into an analog signal.
Then, the adder 106 adds the outputs of the 1-bit D / A converter train 105 and outputs a signal via the output terminal 107.
[0013]
Next, the operation of the decoder 104 will be described with reference to FIG.
First, the converter 202 converts a k-value signal (output of the noise shaper 103) input from the input terminal 201 into a continuous positive integer value starting from 0. This means that, for example, if the input from the input terminal 201 is a quinary signal of −2 to +2, 2 is added to this signal and converted to a quinary signal of 0 to 4.
The signal thus converted is converted into a 1-bit signal sequence by the (k-1) noise shapers 203.
[0014]
Next, the operation of the noise shaper 203 will be described. The adder 204 adds the output of the converter 202 and the output of the filter 208. Then, the quantizer 205 quantizes the output of the adder 204. The adder 207 calculates the difference between the output signals obtained by weighting the output of the quantizer 205 by the coefficient unit 206 from the input signal of the quantizer 205, that is, the quantization noise generated by the quantizer 205. The filter 208 converts the frequency characteristics of the quantization noise into desired characteristics and outputs the desired characteristics to the adder 204. With the above configuration, a noise shaper is realized.
Here, the quantizer 205 divides the output of the adder 204 by (k-1), and converts the division result into an integer. Further, the output value of the quantizer is controlled so that the sum of the quantization noise generated by the (k-1) noise shapers 203 becomes a constant value. Specifically, the initial value of the filter 208 is (k-1) independent and continuous positive integer values starting from 0, and the outputs (-Ni: quantum) of the (k-1) adders 207 are provided. (K-1) independent and continuous values starting from 0. Thus, the quantizer 205 quantizes the output of the adder 204.
[0015]
Next, the converter 209 converts the outputs of the (k-1) noise shapers 203 into n 1-bit signal strings and outputs the result. The operation of the converter 209 will be described. First, (k−1) signals are input to the converter 209 at each output timing of the noise shaper 203. The (k-1) input signals are taken out at intervals of n (1.ltoreq.n.ltoreq.k-1) m (k.ltoreq.m.times.n + 1) with reference to the noise shaper 0 shown in FIG. , Add it. Similarly, m input signals are extracted at intervals of n with respect to the noise shaper 1 and added. That is, one output is the sum of the outputs of the noise shapers 0, n, 2n, 3n,..., M (n−1), and the other output is the noise shapers 1, n + 1, 2n + 1,. The sum of the outputs of -1) +1 is obtained, and n signals are output for each input sample of the input signal of the converter 209. Through the above processing, the (k-1) input signals to the converter 209 are converted into n signals obtained by adding m signals each. Further, the added signal is converted into a 1-bit (binary) signal and output.
After being converted into an analog signal by the 1-bit D / A converter train 105, the signal is added by the adder 106 and output from the output terminal 107.
[0016]
Next, the operation of the decoder 104 will be described using mathematical expressions. The input signal of the noise shaper 203 is x, the transfer function of the filter 208 is H (z), the quantization noise generated by each quantizer 205 is Ni (i = 0, 1,..., K−1), and each quantization is The output of the adder 106 is Qi, the output of each 1-bit D / A converter and the generated error are Di and Ei, the sum of the output values of each 1-bit D / A converter is D, and the output of the adder 106 is D. Assuming that the output is y, (Equation 1), (Equation 2), and (Equation 3) hold. Here, the expression is expressed based on the sampling rate of the quantizer 205. Therefore, the sum of the outputs of the converter 209 is equivalent to the case where the output of the quantizer 205 is directly added, and is omitted.
[0017]
(Equation 1)
Qi = [x + {1-H (z)}. Ni] / (k-1)
(Equation 2)
Di = D + Ei
(Equation 3)
y = ΣDi ・ Qi
Also, the average value D of the output of the 1-bit D / A converter is the total averaging, and can be calculated by (Equation 4).
(Equation 4)
D = ΣDi / (k−1)
Therefore, the relationship of (Expression 5) is established from (Expression 2) and (Expression 4).
(Equation 5)
ΣEi = 0
(Equation 3) is rearranged into (Equation 6) using the above equations.

[0018]
Further, the quantizer 205 quantizes the output of the adder 204 so that the sum of the quantization noise Ni is constant. (Equation 7)
(Equation 7)
ΣNi = constant
When {1-H (z)} is a differential characteristic, the product of {1-H (z)} and a constant value, that is, the derivative of the constant value is zero. (Equation 8)
(Equation 8)
{1-H (z)}. {Ni = 0
As described above, since (Equation 9) and (Equation 10) are satisfied, the output y is (Equation 11).

(Equation 10)

(Equation 11)
y = D · x + {1-H (z)} / (k−1) · {Ei · Ni
[0019]
Therefore, according to (Equation 11), the output of the adder 106 is obtained by multiplying the product of the output average value D of the 1-bit D / A converter by the output of the noise shaper 103, the error generated by the 1-bit D / A converter, and ｛1 −H (z)}. Since {1-H (z)} is a differential characteristic, an error component generated in the 1-bit D / A converter can be reduced in a band of fs / 2 or less, and the circuit accuracy of the 1-bit D / A converter is improved. Even without this, an accurate D / A converter can be provided.
[0020]
As described above, the D / A converter according to the first embodiment of the present invention performs band limitation, oversampling, word length limitation, and frequency characteristic conversion of quantization noise with a digital filter and a noise shaper. After converting data into a plurality of 1-bit signal strings by a decoder, the data is converted into an analog signal by a 1-bit D / A converter string, added by an adder, and output.
[0021]
Therefore, since it is not necessary to convert the output of the noise shaper into one 1-bit signal sequence using PWM or the like, a high clock is not required. Therefore, generation of unnecessary radiation noise is reduced. Further, since the 1-bit signal train output from the decoder is smaller than the number of output gradations of the noise shaper, the number of 1-bit D / A converter trains can be reduced. Therefore, the circuit scale can be reduced. Further, the error generated in the 1-bit D / A converter can be reduced by the noise shaper characteristic of the decoder. Therefore, a highly accurate D / A converter can be realized without increasing the circuit accuracy of the 1-bit D / A converter.
[0022]
(Embodiment 2)
FIG. 3 shows a block diagram of a decoder of a D / A converter according to a second embodiment of the present invention.
The decoder 104 according to the second embodiment shown in FIG. 3 has a specific transfer function of the filter 308 of each noise shaper 303 in the decoder 104 according to the first embodiment shown in FIG. , An input terminal 301, a converter 302, an adder 304, a quantizer 305, a coefficient unit 306, an adder 307, and a converter 309 correspond to the corresponding

components

201, 202, 204, 205, 206, 207 and 209 of FIG. Has basically the same function and configuration.
[0023]
Therefore, the operation of the noise shaper 303 of the decoder 104 will be specifically described below. The adder 304 adds the output of the converter 302 and the output of the filter 308. Then, the quantizer 305 quantizes the output of the adder 304. The adder 307 calculates a difference between output signals obtained by weighting the output of the quantizer 305 by the coefficient unit 306 from the input signal of the quantizer 305. That is, the quantization noise generated by the quantizer 305 is calculated. The filter 308 converts the frequency characteristics of the quantization noise into desired characteristics, and outputs the desired characteristics to the adder 304. With the above configuration, a noise shaper is configured. In the second embodiment, the transfer function of the filter 308 is z ^-1 Given by the first order transfer characteristic of Here, the transfer characteristic of filter 308 is set to z for simplicity. ^-1 Then, the first-order noise shaper is configured as a whole from (Equation 1).
[0024]
Then, the quantizer 305 performs the following operation to satisfy (Equation 7). First, since the (k-1) filters 308 are first-order polynomials, each has one initial value. (K-1) consecutive positive integer values starting from the initial value 0 are set, and 0 is output if the output of the adder 304 is negative. If it is positive, the output of the adder 304 is divided by the number of 1-bit D / A converters (at least (k-1)), and the result is quantized to an integer value and output. Further, 1 is output for 2 or more so that the quantization value does not become 1 or more.
[0025]
A specific example will be described. The signal input to the input terminal 301 is a five-valued signal of -2 to +2, and Table 1 shows output values of each part when a {-2, -1, 0, 1, 2, 2, 0} signal is input. . Here, in order to simplify the explanation, the amplitude value of the 1-bit D / A converter 105 is set to 1, and the generated conversion error is set to 0. From Table 1, it can be seen that the output of the converter 302, which is the input signal, and the output addition result of each noise shaper correspond one-to-one.
[0026]
[Table 1]

[0027]
Next, for example, considering that the binary signal sequence output from the four quantizers 305 is converted into two binary signal sequences, the four binary signal sequences are converted into two 1-bit signals by the converter 309. It is converted into a (binary) signal sequence. This situation will be described with reference to (Table 2). Let the four outputs of the quantizer 305 in Table 2 be the outputs of the

noise shapers

0, 1, 2, and 3 in order from the top. Since the four signal trains are converted into two signal trains, the output of the converter 309 is the sum of the outputs of the noise shapers 0 and 2 and the noise shapers 1 and 3. Next, this addition result is converted into a binary signal by, for example, PWM. The output of (Table 2) is expressed by replacing the output gradations of 0, 1, and 2 with the pulse width of the binary signal in the waveform shown in FIG.
[0028]
[Table 2]

As described above, the noise shaper 303 realizes a primary noise shaper characteristic as a whole. As a result, an error component generated by the 1-bit D / A converter can be reduced in a band of fs / 2 or less, and a high-precision D / A converter can be performed without increasing the circuit accuracy of the 1-bit D / A converter. Can be provided.
[0029]
As described above, the D / A converter according to the second embodiment of the present invention performs band limitation, oversampling, word length limitation, and frequency characteristic conversion of quantization noise using a digital filter and a noise shaper. The data is converted into a 1-bit signal sequence by a decoder, converted into an analog signal by a 1-bit D / A converter sequence, added by an adder, and output.
Therefore, the same operation and effect as in the first embodiment can be obtained in the second embodiment.
[0030]
(Embodiment 3)
FIG. 4 shows a block diagram of a decoder of a D / A converter according to the third embodiment of the present invention.
As is clear from comparison of FIG. 4 with FIGS. 2 and 3, a characteristic is that the transfer function of the filter 408 of the noise shaper 403 is set to give a second-order noise shaper characteristic. Therefore, the input terminal 401, the converter 402, the adder 404, the quantizer 405, the coefficient unit 406, the adder 407, and the converter 409 have basically the same function and configuration as those shown in FIGS. Have.
[0031]
The operation of the D / A converter according to the third embodiment of the present invention having the above-described configuration will be described below, focusing on parts that operate differently from the first embodiment of the present invention.
The operation of the decoder 104 will be described with reference to FIG.
First, the converter 402 converts a k-value signal (output of the noise shaper 103) input from the input terminal 401 into a continuous positive integer value starting from 0. For example, if the input is a quinary signal of -2 to +2, this means that the signal is converted to a quinary signal of 0 to 4.
The signal thus converted is converted into a 1-bit signal sequence by (k-1) noise shapers 403, converted into an analog signal by a 1-bit D / A converter sequence 105, and then added by an adder 106. The signal is output from the output terminal 107.
[0032]
Next, the operation of the noise shaper 403 will be described. Adder 404 adds the output of converter 402 and the output of filter 408. Then, the quantizer 405 quantizes the output of the adder 404. The adder 407 calculates the difference between the output signals obtained by weighting the output of the quantizer 405 by the coefficient unit 406 from the input signal of the quantizer 405. That is, the quantization noise generated by the quantizer 405 is calculated. The filter 408 converts the frequency characteristics of the quantization noise into desired characteristics, and outputs the desired characteristics to the adder 404. With the above configuration, a noise shaper is configured. In the third embodiment, the transfer function of the filter 408 is expressed as 1- (1-z ^-1 ) ² And a second-order noise shaper is configured as a whole as is clear from (Equation 1).
[0033]
Then, the quantizer 405 performs the following operation to satisfy (Equation 7). First, since the (k-1) filters 408 are second-order polynomials, each has two initial values. The two initial values are set to be the same, and are (k-1) consecutive positive integer values starting from 0. If the output of the adder 404 is negative, -1 is output. If it is positive, the output of the adder 404 is divided by the number of 1-bit D / A converters (at least (k-1)), and the result is quantized to an integer and output. Further, 2 is output for 3 or more so that the quantization value does not become 2 or more.
[0034]
A specific example will be described. The signal input to the input terminal 401 is a 5-valued signal of -2 to +2, and the output value of each unit when the signal of {-2, -1, 0, 1, 2, 0} is input is shown in Table 3. Shown in Here, in order to simplify the explanation, the amplitude value of the 1-bit D / A converter 105 is set to 1, and the generated conversion error is set to 0. From this (Table 3), it can be seen that the output of the converter 402, which is the input signal, and the output addition result of each noise shaper correspond one-to-one.
[0035]
[Table 3]

[0036]
Next, for example, considering that the binary signal sequence output from the four quantizers 405 is converted into two binary signal sequences, the four binary signal sequences are converted into two 1-bit signals by the converter 409. It is converted into a (binary) signal sequence. This situation will be described using (Table 4). The four outputs of the quantizer 405 in (Table 4) are output from the

noise shapers

0, 1, 2, and 3 in order from the top. Since the four signal trains are converted into two signal trains, the output of converter 409 is the sum of the outputs of noise shapers 0 and 2 and noise shapers 1 and 3. Next, this addition result is converted into a binary signal by, for example, PWM. The output of (Table 4) is expressed by replacing the output gradations of 0, 1, and 2 with the pulse width of the binary signal in the waveform shown in FIG. By operating at twice the operation timing of the noise shaper 403, the output gradations of 0, 1, and 2 are expressed by replacing them with the pulse width of the binary signal.
[0037]
[Table 4]

[0038]
As described above, the noise shaper 403 realizes a secondary noise shaper characteristic as a whole. As a result, an error component generated by the 1-bit D / A converter can be reduced in a band of fs / 2 or less, and a high-precision D / A converter can be performed without increasing the circuit accuracy of the 1-bit D / A converter. Can be provided.
As described above, also in the third embodiment of the present invention, the same operation and effect as those of the first and second embodiments can be obtained.
[0039]
(Embodiment 4)
FIG. 5 is a block diagram of a D / A converter according to a fourth embodiment of the present invention.
The decoder 104 according to the fourth embodiment of the present invention shown in FIG. 5 has one more converter than the output of the converter on the output side of the decoder 104 according to the first embodiment of the present invention shown in FIG. 510 are connected, and an input terminal 501, a converter 502, a noise shaper 503, an adder 504, a quantizer 505, a coefficient unit 506, an adder 507, a filter 508, and a converter 509 are shown in FIG. The input terminal 201, the converter 202, the noise shaper 203, the adder 204, the quantizer 205, the coefficient unit 206, the adder 207, the filter 208, and the converter 209 perform exactly the same operations as shown.
[0040]
FIGS. 6, 7, 8, and 9 are explanatory diagrams of the operation of the converter 510 shown in FIG.
The operation of the D / A converter according to the fourth embodiment of the present invention having the above-described configuration will be described below, focusing on parts that operate differently from the first embodiment of the present invention. That is, the description focuses on the converter 510 that operates differently.
As described in the first, second, and third embodiments, the decoder 104 converts the output signal of the noise shaper 103 into a plurality of 1-bit signal strings. Here, converter 510 outputs a 1-bit signal sequence based on the output signal of converter 509 such that the sum of pulsed power supply currents flowing when the output value of the output signal changes is constant. .
[0041]
Hereinafter, a specific example will be described. Here, the transfer function of the filter 508 is z ^-1 It is assumed that the signal input to the input terminal 501 is a 5-valued signal of -2 to +2 and a signal of {-2, -1, 0, 1, 2, 0} is input. The operations shown in (Table 1) and (Table 2) are performed except for the converter 510. From these tables, the output signal of the decoder 104 outputs a binary signal sequence having a pulse width shown in FIG. When this pulse signal is output (where the amplitude value of the output pulse changes), the pulsed power supply current shown in FIG. This pulse current affects each other between the 1-bit D / A converters due to the common impedance of the power supply line and the ground line of the circuit, causes a change in the power supply and the ground potential, and generates an output waveform of the D / A converter. And the quality of the output signal, that is, the performance (distortion rate, dynamic range, etc.) of the D / A converter is deteriorated. There is also a problem that the generation of the pulse current changes depending on the output value of the decoder 104.
[0042]
Converter 510 makes the generation of the power supply current constant for one sample based on the output signal of converter 509. As can be seen from FIG. 6, the number of pulse changes is greatest when the output 1 and the output 2 are combined. For example, as shown in FIG. 7, when the output of the converter 509 is 0 and 1, only the converter 509 generates a pulse-shaped current only at the time when the output pulse of the output 1 changes, and the output 1 and the output of FIG. 2 is different from the combination. Therefore, when a pulse is generated from converter 510 as shown in FIG. 7, the total power supply current becomes the same as the combination of output 1 and output 2 shown in FIG. Also, as shown in FIG. 8, a pulse current twice as large as that in the example shown in FIG. Therefore, as shown in FIG. 8, the converter 510 outputs pulses such that the power supply currents cancel each other out, so that the total power supply current becomes constant. Further, as shown in FIG. 9, the waveform of the output 2 is twice as large as that of the case of one output 2 as shown in FIG. When a pulse is output from converter 510 so as to cancel out this power supply current, the total power supply current can be made constant regardless of the output value of decoder 104.
As described above, converter 510 controls the constant power supply current as a whole according to the output value of converter 509, thereby making the power supply current constant regardless of the signal data, that is, the input data. Thus, a D / A converter that does not degrade the output performance of the D / A converter can be provided.
[0043]
【The invention's effect】
As described above, the input signal is subjected to band limitation, oversampling, word length limitation, and frequency characteristic conversion of quantization noise by a digital filter and a noise shaper, and the data is converted into a plurality of 1-bit signal strings by a decoder. It is necessary to convert the output of the noise shaper into one 1-bit signal sequence using PWM or the like by converting the signal and converting it into an analog signal with a 1-bit D / A converter sequence and adding and outputting the analog signal with an adder. There is no need for high clocks. Therefore, an effect of reducing generation of unnecessary radiation noise can be obtained.
[0044]
Further, since the 1-bit signal train output from the decoder is smaller than the number of output gradations of the noise shaper, the number of 1-bit D / A converter trains can be reduced. Therefore, the circuit scale can be reduced.
Further, the error generated in the 1-bit D / A converter can be reduced by the noise shaper characteristic of the decoder. Therefore, an effect that a highly accurate D / A converter can be realized without increasing the circuit accuracy of the 1-bit D / A converter is obtained.
In addition, since the pulsed power supply current generated by the 1-bit D / A converter can be constant regardless of the output signal, the output of the D / A converter fluctuates due to fluctuations in the power supply potential and the ground potential. There is no. Therefore, an effect that a highly accurate D / A converter can be realized is obtained.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a D / A converter according to a first embodiment of the present invention.
FIG. 2 is a block diagram showing a configuration of a decoder of the D / A converter according to the first embodiment of the present invention.
FIG. 3 is a block diagram illustrating a configuration of a decoder of a D / A converter according to a second embodiment of the present invention.
FIG. 4 is a block diagram showing a configuration of a decoder of a D / A converter according to a third embodiment of the present invention.
FIG. 5 is a block diagram showing a configuration of a decoder of a D / A converter according to a fourth embodiment of the present invention.
FIG. 6 is an explanatory diagram illustrating an operation of a decoder of a D / A converter according to a fourth embodiment of the present invention.
FIG. 7 is an explanatory diagram illustrating an operation of a decoder of a D / A converter according to a fourth embodiment of the present invention.
FIG. 8 is an explanatory diagram illustrating an operation of a decoder of a D / A converter according to a fourth embodiment of the present invention.
FIG. 9 is an explanatory diagram illustrating an operation of a decoder of a D / A converter according to a fourth embodiment of the present invention.
FIG. 10 is a block diagram showing a configuration of a conventional D / A converter.
[Explanation of symbols]
101 input terminal
102 Digital filter
103 Noise Shaper
104 decoder
105 1-bit D / A converter train
106 adder
107 output terminal
202, 302, 402 converter
203, 303, 403 Noise shaper
204, 304, 404 adder
205, 305, 405 Quantizer
206, 306, 406 Coefficient unit
207, 307, 407 Adder
208, 308, 408 filters
209, 309, 409, 509 Converter
510 converter

Claims

A digital filter for attenuating an unnecessary band of the input digital signal and p times the sampling frequency (p ≧ 2);
A first noise shaper that limits a word length of the output signal of the digital filter and converts a frequency characteristic of requantization noise generated when the word length is limited into a predetermined characteristic;
A decoder for converting an output signal of the first noise shaper into a plurality of 1-bit signal strings capable of expressing a gradation smaller than an output gradation of the first noise shaper;
A 1-bit D / A converter train for converting the output of the decoder into an analog signal;
An adder for adding the output of the 1-bit D / A converter sequence,
A first converter for converting k values (k is a positive integer) output from the first noise shaper into integer values of 0 or more;
At least (k-1) second noise shapers having the output of the first converter as an input;
A second converter for extracting and adding m outputs of at least (k-1) second noise shapers every n and converting the n added values into a 1-bit signal sequence; Equipped (n ≦ k−1, k ≦ m × n + 1),
A second adder that takes the output signal of the first converter as one addition value,
A quantizer for quantizing an output of the first adder;
A coefficient unit that weights the output of the quantizer;
A second adder for subtracting the output of the coefficient unit from the input of the quantizer;
A filter having a predetermined transfer characteristic having an output of the second adder as an input,
The filter has an initial value of n independent and consecutive integer values starting from 0, an output of which is input to the first adder and added to an output of the first converter ,
The quantizer has at least (k-1) at least (k-1) independent and continuous values of the outputs of the second adders starting from 0, and the sum of the outputs is a predetermined value. Wherein the output of the first adder is quantized so as to be constant.

The filter of the decoder has a transfer characteristic described by a first-order transfer function of z ⁻¹ ,
The quantizer of the decoder converts the output of the first adder to 0 if the output of the first adder is negative, and outputs the output of the first adder to the number of 1-bit D / A converters (at least (k− The D / A converter according to claim 1, wherein a value converted into an integer value after division by 1) is output as a quantization value.

The filter of the decoder has a transfer characteristic described by 1- (1-z- ¹ ) ² ,
The quantizer of the decoder converts the output of the first adder to -1 if the output of the first adder is negative, or to the number of 1-bit D / A converters (at least (k 2. The D / D converter according to claim 1, wherein a value converted into an integer value after division by -1) is output as a quantization value, and when the quantization value is 3 or more, 2 is output as a quantization value. A converter.

The decoder includes a third converter that outputs a 1-bit signal train such that the sum of pulsed power supply currents flowing when the output value of the decoder changes during the sampling time of the input signal is constant. 2. The D / A converter according to claim 1, wherein: