JP3557175B2

JP3557175B2 - Semiconductor storage device

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Publication number: JP3557175B2
Application number: JP2001036023A
Authority: JP
Inventors: 恒夫稲場; 大三郎高島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-01-05
Filing date: 2001-02-13
Publication date: 2004-08-25
Anticipated expiration: 2019-08-25
Also published as: JP2001256784A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係わり、特にダイナミックＲＡＭ（ＤＲＡＭ）のセル構成及びセンスアンプ回路の改良をはかった半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、メモリセル構成及び読み出し・再書き込みシーケンスは、図１４に示すようになっている。即ち、図１４（ａ）に示すように、セルトランジスタＱＭのゲートはワード線ＷＬに接続され、ドレインはビット線ＢＬ１に接続され、ソースはセルキャパシタＣＭの一端に接続され、セルキャパシタＣＭの他端はプレート電極ＰＬに接続されている。そして、上記のトランジスタＱＭ及びキャパシタＣＭからなるメモリセルＭＣは、図１４（ｂ）に示す信号によって駆動される。今後のＤＲＡＭの大容量化に際して、消費電力の増大を抑え、デバイスの信頼性を確保するために電源電圧を低下させる必要が生じるが、大容量化に伴う消費電流の増加により、上記従来のメモリセル及び読み出し・再書き込み方法では消費電力を抑えることは困難である。また、上記従来のメモリセルでは、セル容量が一定ならば、電源電圧の低下に伴って読み出し信号量が減少する。しかし、センスアンプ感度の下限に限界があることや、α線による信号量の減少などを考えると、あるレベルの読み出し信号量は必要不可欠であり、結果としてセルキャパシタの容量を増大させる必要がある。
【０００３】
一方、ＤＲＡＭのセンスアンプとして最も多く使用されているものに、図１５に示すフリップフロップ型センスアンプがある。これは、回路構成が単純である等の長所を持つ反面、センスに要する時間が大きいという短所を持つ。また、今後要求されるであろう電源電圧の低電圧化に際しては、センスアンプを構成する４つのトランジスタＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２のゲート・ソース間電位差が最大でも電源電圧の１／２しかとれず、またトランジスタのしきい値電圧を大幅に低減することは現実的ではないため、センスアンプ動作は更に遅くなる。
【０００４】
例えば、ビット線電位の振幅を１Ｖとした場合、センスアンプトランジスタのゲート・ソース間には最大でも０．５Ｖの電位差しか得られない。ｎ型トランジスタＱｎ１，Ｑｎ２のしきい値電圧が０．６Ｖ、ｐ型トランジスタＱｐ１，Ｑｐ２のしきい値電圧が−０．６Ｖとすると、これらのトランジスタはもはやサブスレッショルド領域でしか動作できず、結果としてセンスに要する時間は大幅に増加し、実用的なセンス速度は得られなくなる。
【０００５】
また、センス時のセンスアンプ駆動線の電位は、メモリセルへの書き込み電位と等しいため、これら２つの電位を異なるものとして最適化することはできなかった。
【０００６】
【発明が解決しようとする課題】
このように従来のＤＲＡＭにおいては、電源電圧を低下させると、それに比例してメモリセルからの読み出し信号量は減少する。読み出し信号量を大きくするためにセルキャパシタの容量を大きくすると、消費電力の増大を招く問題があった。
【０００７】
また、従来のフリップフロップ型センスアンプは、センスに要する時間が大きく、さらに低電源電圧化が困難である。これらの問題点は、センスアンプを構成する４つのトランジスタのゲートとビット線とが接続されているために、動作するトランジスタのゲートとセンスアンプ駆動線の間の電位差が十分にとれないことに起因する。
【０００８】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、センス動作の高速化，低電源電圧化への対応及び低電源電圧動作時のセンス動作の高速化をはかり得る半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
【００１０】
即ち、本発明（請求項１）は、複数のビット線対と複数のワード線とが交差して配置され、これらの各交差部にメモリセルが設けられたメモリセルアレイと、前記ビット線対の一方に第１のトランスファゲートを介して接続された第１のビット線及び該ビット線対の他方に第２のトランスファゲートを介して接続された第２のビット線からなるセンスアンプ側ビット線対と、前記センスアンプ側ビット線対の間に配置されたフリップフロップ型センスアンプ回路とを備えた半導体記憶装置において、前記センスアンプ回路は、ゲートが共通接続された第１のｐ型トランジスタ及び第１のｎ型トランジスタの各ドレインが第１のビット線に接続され、ゲートが共通接続された第２のｐ型トランジスタ及び第２のｎ型トランジスタの各ドレインが第２のビット線に接続され、第１及び第２のｐ型トランジスタの各ソースが第１のセンスアンプ駆動線に接続され、第１及び第２のｎ型トランジスタの各ソースが第２のセンスアンプ駆動線に接続され、第１のｐ型トランジスタのゲートが第３のトランスファゲートを介して第２のビット線に接続され、第２のｐ型トランジスタのゲートが第４のトランスファゲートを介して第１のビット線に接続された構成をとることを特徴とする。
【００１１】
ここで、本発明の望ましい実施態様としては、次のものがあげられる。
【００１２】
（１）センスアンプ回路の動作において、メモリセルからの信号がビット線に読み出された後に、第１，第２のトランスファゲートをオフすることによって、セルアレイ部のビット線対と第１，第２のビット線を電気的に分離し、第１のセンスアンプ駆動線の電位を第１の電位に、第２のセンスアンプ駆動線の電位を第２の電位にして第１，第２のビット線の電位を第１，第２の電位にセンスし、その後に第３，第４のトランスファゲートをオフにして、第１のｎ型トランジスタのゲート及び第１のｐ型トランジスタのゲートと第２のビット線を、そして第２のｎ型トランジスタのゲート及び第２のｐ型トランジスタのゲートと第１のビット線を電気的に分離してゲート電位を記憶させ、その後に第１のセンスアンプ駆動線の電位を第１，第２の電位の範囲内の電位であるところの第３の電位にし、また第２のセンスアンプ駆動線の電位を第１，第２の電位の範囲内の電位であるところの第４の電位にし、第１，第２のトランスファゲートをオンにして、メモリセルの第３の電位又は第４の電位を再書き込みする。
【００１３】
（２）センスアンプ回路の動作において、第１，第２のｐ型トランジスタと第１，第２のｎ型トランジスタのゲート電位を記憶させた後に、第１，第２のビット線のうち、その電位が第１の電位となっているビット線の電位を第３の電位以下にし、第１，第２のビット線のうちその電位が第２の電位となっているビット線の電位を第４の電位以上にし、第１，第２のセンスアンプ駆動線のうち、その電位が第１の電位となっているセンスアンプ駆動線の電位を第３の電位以下にし、第１，第２のセンスアンプ駆動線のうち、その電位が第２の電位となっているセンスアンプ駆動線の電位を第４の電位以上にし、その後に第１のセンスアンプ駆動線の電位を第１，第２の電位の範囲内の電位であるところの第３の電位にし、また第２のセンスアンプ駆動線の電位を第１，第２の電位の範囲内の電位であるところの第４の電位にし、第１，第２のトランスファゲートをオンにして、メモリセルへ第３の電位又は第４の電位を再書き込みする。
【００１４】
また、本発明（請求項２）は、請求項１において、第１のｎ型トランジスタと第２のｎ型トランジスタをビット線方向に分離して配置し、それらの間に第３のトランスファゲートと第４のトランスファゲートをビット線方向に分離して配置し、さらにそれらの間に第１，第２のｐ型トランジスタを配置することを特徴とする。
【００１５】
また、本発明（請求項３）は、請求項１において、第１のｐ型トランジスタと第２のｐ型トランジスタをビット線方向に分離して配置し、それらの間に第３のトランスファゲートと第４のトランスファゲートをビット線方向に分離して配置し、さらにそれらの間に第１，第２のｎ型トランジスタを配置することを特徴とする。
【００２０】
また、本発明（請求項４）は、半導体記憶装置において、複数のビット線対と複数のワード線とが交差して配置され、これらの交差部に１個のトランジスタと１個のキャパシタからなり、トランジスタのゲートがワード線に接続され、ドレインが対をなすビット線の一方に接続され、ソースがキャパシタの第１の端子に接続され、キャパシタの第２の端子が対をなすビット線の他方に接続された構成をとるメモリセルが設けられたメモリセルアレイと、前記ビット線対の一方に第１のトランスファゲートを介して接続された第１のビット線及び該ビット線対の他方に第２のトランスファゲートを介して接続された第２のビット線からなるセンスアンプ側ビット線対と、前記センスアンプ側ビット線対の間に配置され、ゲートが共通接続された第１のｐ型及びｎ型トランジスタの各ドレインが第１のビット線に接続され、ゲートが共通接続された第２のｐ型及びｎ型トランジスタの各ドレインが第２のビット線に接続され、第１及び第２のｐ型トランジスタの各ソースが第１のセンスアンプ駆動線に接続され、第１及び第２のｎ型トランジスタの各ソースが第２のセンスアンプ駆動線に接続され、第１のｐ型トランジスタのゲートが第３のトランスファゲートを介して第２のビット線に接続され、第２のｐ型トランジスタのゲートが第４のトランスファゲートを介して第１のビット線に接続された構成をとるフリップフロップ型センスアンプ回路と、を備えたことを特徴とする。
【００２１】
ここで、本発明の望ましい実施態様としては、次のものがあげられる。
【００２２】
（１）読み出し及び再書き込み動作において、メモリセルからの信号がビット線対に読み出された後に、第１，第２のトランスファゲートをオフすることによってセルアレイ部のビット線対と第１，第２のビット線を電気的に分離し、第１のセンスアンプ駆動線の電位を第１の電位に、第２のセンスアンプ駆動線の電位を第２の電位にして、第１，第２のビット線の電位を第１，第２の電位にセンスし、その後に第３，第４のトランスファゲートをオフにして、第１のｎ型トランジスタのゲート及び第１のｐ型トランジスタのゲートと第２のビット線を、そして第２のｎ型トランジスタのゲート及び第２のｐ型トランジスタのゲートと第１のビット線を電気的に分離してゲート電位を記憶させ、その後、第１のセンスアンプ駆動線の電位を、
（第３の電位−第２の電位）≦２／３（第１の電位−第２の電位）
なる関係式を満たすような第３の電位にし、また第２のセンスアンプ駆動線の電位を、
（第４の電位−第２の電位）≧１／３（第１の電位−第２の電位）
なる関係式を満たすような第４の電位にし、第１，第２のトランスファゲートをオンにして、メモリセルへの再書き込みを行うこと。
【００２３】
（２）センスアンプとして請求項３のような構成を採用し、読み出し及び再書き込み動作において、メモリセルからの信号が第１，第２のビット線に読み出された後に、第１，第２のトランスファゲートをオフすることによって、第１，第２のビット線と第３，第４のビット線を電気的に分離し、第１のセンスアンプ駆動線の電位を第１の電位に、第２のセンスアンプ駆動線の電位を第２の電位に、第３のセンスアンプ駆動線の電位を、
（第３の電位−第２の電位）≦２／３（第１の電位−第２の電位）
なる関係式を満たすような第３の電位にし、また第４のセンスアンプ駆動線の電位を、
（第４の電位−第２の電位）≧１／３（第１の電位−第２の電位）
なる関係式を満たすような第４の電位にして、メモリセルへの再書き込みを行うこと。
【００２４】
（作用）
本発明（請求項１，４）によれば、センスアンプ回路において、第１，第２のｎ型，ｐ型トランジスタのゲートに、第３，第４のトランスファゲートをオフすることで第１，第２の電位を記憶させ、それによって第１，第２のｎ型，ｐ型トランジスタのゲートとセンスアンプ駆動線の間の電位差をリストア開始時にも大きく保つことができ、これによりセンス動作の高速化，低電源電圧化，低消費電力化を実現することが可能となる。
【００２５】
また、本発明（請求項２）によれば、第１，第２のｐ型トランジスタを形成する領域の外側に第１，第２のｎ型トランジスタを分離配置しているため、各領域間においてｐ型及びｎ型トランジスタの各ゲートを接続するための配線は１本で済む。これにより、チップ面積の縮小をはかることが可能となる。
【００２６】
ちなみに、第１，第２のｐ型トランジスタを同一領域（例えばｎウェル）、第１，第２のｎ型トランジスタを同一領域（例えばｐウェル）に形成した場合、これらのウェル間に２本のビット線と、ｐ型及びｎ型トランジスタの各ゲートを接続するための２本の配線が必要となる。２本の配線はビット線と同じ層であるため、各ウェル間にビット線が４本配置されることになり、チップ面積の増大を招く。また、２本の配線をビット線と別の配線で形成することは、新たな配線の必要が生じ製作コストの増大を招き現実的でない。
【００２７】
つまり、本発明では各領域間を接続するビット線は３本で良くなり、これによりチップ面積の縮小をはかることが可能となるのである。
【００２８】
また、本発明（請求項３）によれば、第１，第２のｎ型トランジスタを形成する領域の外側に第１，第２のｐ型トランジスタを分離配置しているため、各領域間においてｐ型及びｎ型トランジスタの各ゲートを接続するための配線は１本で済む。これにより、チップ面積の縮小をはかることが可能となる。
【００２９】
また、本発明（請求項４）によれば、センスアンプ回路において、メモリセルから信号が読み出された後に第１，第２のトランスファゲートをオフにし、センスアンプ部のみで信号のセンスを行い、インバータ回路によってリストアを行うことにより、請求項２と同様にセンス動作の高速化，低電源電圧化，低消費電力化を実現することが可能となる。
【００３０】
【発明の実施の形態】
以下、図面を参照して本発明の実施例を説明する。
【００３１】
（実施例１）
図１は、本発明の第１の実施例に係わる半導体記憶装置のメモリセルの回路構成図である。
【００３２】
ＢＬ１，ＢＬ２はビット線対を構成するセルアレイ部のビット線を表わし、ＷＬはワード線を表わす。ビット線対とワード線の交差点にはメモリセルＭＣが設置される。メモリセルＭＣはセルトランジスタＱＭとセルキャパシタＣＭから構成され、ＱＭのドレインはＢＬ１に、ＱＭのゲートはＷＬに、ＱＭのソースはＣＭの第１の端子に、ＣＭの第２の端子はＢＬ２に接続される。また、ＳＮはストレージノードを表わす。
【００３３】
図２を用いて、本メモリセルの読み出し・再書き込み動作について説明する。図２（ａ）は２つのメモリセルを示し、図２（ｂ）は駆動信号を示している。プリチャージサイクルにおいては、ワード線ＷＬ１，ＷＬ２はＶｓｓ、イコライズ信号ＥＱＬはＶｃｃ、ビット線ＢＬ１，ＢＬ２はＶｃｃ／２である。その後、ＥＱＬがＶｓｓとなり、ＷＬ１が選択されてＶｃｃ＋αとなると、メモリセルＭＣ１からＢＬ１，ＢＬ２に信号が読み出され、ＢＬ１，ＢＬ２の電位はそれぞれＶｃｃ／２＋ΔＶｓ，Ｖｃｃ／２−ΔＶｓとなる。
【００３４】
なお、これは読み出された信号が高レベルの場合であり、低レベルの信号が読み出された場合はそれぞれＶｃｃ／２−ΔＶｓ，Ｖｃｃ／２＋ΔＶｓとなる。以下は高レベルの信号の読み出しについて述べ、［］で表わす括弧内に低レベルの信号の読み出しの場合のＢＬ１，ＢＬ２の電位を示す。
【００３５】
次いで、センスアンプを駆動してＢＬ１，ＢＬ２の電位をそれぞれＶｃｃ−β，Ｖｓｓ＋β［Ｖｓｓ＋β，Ｖｃｃ−β］にして、メモリセルＭＣ１への再書き込みを行う。ここで、βはβ≧ １／３（Ｖｃｃ−Ｖｓｓ）なる関係を満たす必要がある。その後、ＷＬ１をＶｓｓとし、ＥＱＬをＶｃｃとしてイコライズを行う。このとき、ストレージノードＳＮ１はフローティング状態であるため、ＳＮ１の電位はＢＬ２の電位変化によって３／２Ｖｃｃ−２β［Ｖｓｓ−Ｖｃｃ／２＋２β］となる。
【００３６】
ここで、ＭＣ１と逆の情報がＭＣ２に記録されている場合を考えると、ＭＣ２の情報が上記と同様に読み出された場合、再書き込み時においてＳＮ１の電位は２Ｖｃｃ−３β［Ｖｓｓ−Ｖｃｃ＋３β］となる。このときのＳＮ１の電位はβ＝１／３ＶｃｃのときにＶｃｃ（Ｖｓｓ）となるため、上記のβの条件がこれにより決定される。また、メモリセルからの読み出し信号量ΔＶｓは、図１４に示す従来のメモリセルと比較して、β＝１／３Ｖｃｃで約４／３倍、β＝３／８Ｖｃｃで同等となる。
【００３７】
（実施例２）
図３は、本発明の第２の実施例に係わるメモリセル及びメモリセルアレイの回路構成図である。
【００３８】
ＢＬ１とＢＬ２及びＢＬ３とＢＬ４を交差させ、メモリセルを全て同方向に設置することで、ビット線対を構成するＢＬ１とＢＬ２（ＢＬ３とＢＬ４）のビット線容量を等しくする。
【００３９】
（実施例３）
図４は、本発明の第３の実施例に係わるメモリセルの素子構造を示すもので、（ａ）はメモリセルを上部から見た平面図、（ｂ）は（ａ）のＡ−Ａ′断面図であり、（ｃ）は（ａ）のＢ−Ｂ′断面図である。
【００４０】
本実施例は、ＳＯＩ基板を用いて素子を作成している。即ち、セルトランジスタＱＭは基板上に形成された絶縁膜上に設置され、そのセルトランジスタＱＭの上部にセルキャパシタＣＭが設置される。セルトランジスタＱＭには縦型トランジスタであるＳＧＴ（ＳｕｒｒｏｕｎｄｉｎｇＧａｔｅＴｒａｎｓｉｓｔｏｒ）を用い、高濃度不純物層で形成されるドレインが下部ビット線ＢＬ１をも同時に形成する。高濃度不純物層で形成されるセルトランジスタＱＭのソースの上部にはセルキャパシタＣＭの第１の端子が設置され、ストレージノードを形成する。セルキャパシタＣＭの第２の端子は上部ビット線ＢＬ２に接続される。
【００４１】
このような縦型のセル構造をとることで、４Ｆ２サイズのメモリセルが実現でき、メモリセルの高密度化，高集積化が可能となる。
【００４２】
（実施例４）
図５は、本発明の第４の実施例に係わるセンスアンプ及びメモリセルの回路構成図である。ＢＬ１，ＢＬ２はセルアレイ部のビット線対を表わし、それぞれワード線との交差点には複数個のメモリセルが配置される。ＢＬ１’，ＢＬ２’はセンスアンプ部のビット線対を表わし、トランスファゲートＱＴＧ１，ＱＴＧ２を介してＢＬ１，ＢＬ２と接続される。
【００４３】
ＢＬ１’，ＢＬ２’の間には、ｐ型トランジスタＱｐ１，Ｑｐ２から構成されるｐ型センスアンプＰＳＡと、ｎ型トランジスタＱｎ１，Ｑｎ２から構成されるｎ型センスアンプＮＳＡが配置される。また、Ｑｐ１，Ｑｐ２のドレインとソースは、一方がｐ型センスアンプ駆動線ＳＡＰに接続され、もう一方はそれぞれＢＬ１’，ＢＬ２’に接続される。Ｑｎ１，Ｑｎ２のドレインとソースは、一方がｎ型センスアンプ駆動線／ＳＡＮに接続され、もう一方はそれぞれＢＬ１’，ＢＬ２’に接続される。Ｑｐ１，Ｑｎ１のゲートは、トランスファゲートＱＴＧ３を介してＢＬ２’に接続され、Ｑｐ２，Ｑｎ２のゲートはトランスファゲートＱＴＧ４を介してＢＬ１’に接続される。
【００４４】
また、トランスファゲートＱＴＧ１，ＱＴＧ２はそれぞれ制御信号φＴで、トランスファゲートＱＴＧ３，ＱＴＧ４はそれぞれ制御信号φＳで制御される。ビットラインとセンスアンプ駆動線は、イコライズ信号ＥＱＬで電源電圧の中間電位Ｖｃｃ／２にイコライズされる。
【００４５】
図６を用いて、本センスアンプの動作を説明する。
【００４６】
プリチャージサイクルにおいては、ワード線ＷＬはＶｓｓ、クロックφＴ，φＳはＶｃｃ＋α、イコライズ信号ＥＱＬはＶｃｃ＋αであり、そのため、セルアレイ部のビット線ＢＬ１，ＢＬ２と、センスアンプ部のビット線ＢＬ１’，ＢＬ２’と、センスアンプ駆動線／ＳＡＮ，ＳＡＰと、ｐ型センスアンプとｎ型センスアンプを構成するトランジスタのゲートＶＧ１，ＶＧ２はＶｃｃ／２となる。その後、イコライズ信号ＥＱＬがＶｓｓとなった後、ワード線ＷＬが選択されてＶｃｃ＋αとなると、ビット線ＢＬ１，２，１’，２’ に信号が読み出され、ＢＬ１とＢＬ１’の電位はＶｃｃ／２＋ΔＶｓに、ＢＬ２とＢＬ２’の電位はＶｃｃ／２−ΔＶｓになる。
【００４７】
なお、これは読み出された信号が高レベルの場合であり、低レベルの信号が読み出された場合はＢＬ１とＢＬ１’の電位はＶｃｃ／２−ΔＶｓに、ＢＬ２とＢＬ２’の電位はＶｃｃ／２＋ΔＶｓになる。ここでは、高レベルの読み出しを例として述べる。
【００４８】
次いで、クロックφＴをＶｓｓとして、セルアレイ部のビット線ＢＬ１，ＢＬ２とセンスアンプ部のビット線ＢＬ３，ＢＬ４を電気的に分離する。そしてｐ型センスアンプ駆動線ＳＡＰをＶｃｃに、ｎ型センスアンプ駆動線／ＳＡＮをＶｓｓにし、センスアンプ部でのみセンスを行う。その後、クロックφＳをＶｓｓとして、ｐ型センスアンプとｎ型センスアンプを構成する４つのトランジスタＱｐ１，Ｑｐ２，Ｑｎ１，Ｑｎ２のゲートＶＧ１，ＶＧ２の電位を記憶させる。そして、イコライズ信号ＥＱＬをＶｃｃ＋αとして、センスアンプ駆動線ＳＡＰ，／ＳＡＮとセンスアンプ部のビット線ＢＬ１’，ＢＬ２’をＶｃｃ／２にイコライズする。この時においても、ｐ型センスアンプＰＳＡとｎ型センスアンプＮＳＡを構成するトランジスタＱｐ１，Ｑｐ２，Ｑｎ１，Ｑｎ２のゲートＶＧ１，ＶＧ２の電位はＶｃｃ，Ｖｓｓに保持される。
【００４９】
イコライズ終了後、イコライズ信号ＥＱＬをＶｓｓとし、クロックφＴをＶｃｃ＋αとし、ｐ型センスアンプ駆動線ＳＡＰをＶｃｃ−βに、ｎ型センスアンプ駆動線／ＳＡＮをＶｓｓ＋βとして、メモリセルに情報を書きこむ。その後、ワード線ＷＬをＶｓｓとし、イコライズ信号ＥＱＬをＶｃｃ＋αとする。
【００５０】
上記動作の際、ｎ型センスアンプとｐ型センスアンプを構成する４つのトランジスタＱｐ１，Ｑｐ２，Ｑｎ１，Ｑｎ２のゲートＶＧ１，ＶＧ２の電位を記憶させる際は、セルアレイ部のビット線ＢＬ１，ＢＬ２は電気的に分離されているため、ビット線容量は小さい。そのため、この時のセンス動作は高速に行われる。
【００５１】
また、メモリセルへの情報の再書き込み時には、ゲートＶＧ１，ＶＧ２の電位はビット線の振幅に係わらず、Ｖｃｃ，Ｖｓｓとなっているため、大きなゲート・ソース間の電位差が与えられ、高速に再書き込みが行われる。加えて、メモリセルへの情報の再書き込み時には、βの範囲をβ≧ １／３（Ｖｃｃ−Ｖｓｓ）とすることでビット線の電位をＶｃｃ−β，Ｖｓｓ＋βとし、メモリセルのストレージノードの電位変動をＶｃｃ〜Ｖｓｓ以内とする。
【００５２】
これにより信頼性を確保し、ビット線電位の振幅を減少させることで低消費電流が実現される。
【００５３】
チップの外部へのデータの読み出しは、クロックφＴをオフにしてのセンス時、クロックφＴをオンにしての再書き込み時のどちらにおいても行うことが可能である。また、外部からのデータの書き込みは、クロックφＳをオンにして逆のデータをゲートＶＧ１，ＶＧ２に記憶させた後、φＳをオフにして、メモリセルに書き込まれる。
【００５４】
図７は、図６の動作波形を基本とした別の動作を示す。
【００５５】
相違点は、前述の例が、メモリセルへの情報の再書き込み時に、ｐ型センスアンプ駆動線ＳＡＰをＶｃｃ−βに、ｎ型センスアンプ駆動線ＳＡＮをＶｓｓ＋βにしていたのに対して、本例ではｐ型センスアンプ駆動線ＳＡＰをＶｃｃに、ｎ型センスアンプ駆動線／ＳＡＮをＶｓｓとしている点と、前述の例が、メモリセルへの情報の再書き込みの前にセンスアンプ部のビット線対ＢＬ１，ＢＬ２とセンスアンプ駆動線ＳＡＰ，／ＳＡＮの電位をイコライズして中間電位Ｖｃｃ／２にしていたのに対して、本例ではこれらのイコライズを行っていない点である。
【００５６】
本例の場合、クロックφＴをオンにして、セルアレイ部のビット線ＢＬ１，ＢＬ２とセンスアンプ部のビット線ＢＬ１’，ＢＬ２’を電気的に接続した際、ビット線ＢＬ１’とＢＬ２’の間の電位差はＶｃｃから減少する。従来のように、ゲートＶＧ１，ＶＧ２とビット線ＢＬ１’，ＢＬ２’が常に接続されている場合、ゲートＶＧ１，ＶＧ２の電位も変化し、その結果、センスアンプ駆動線とゲートの間の電位差が減少し、再書き込みの速度は遅くなる。
【００５７】
これに対して本例の場合、ビット線ＢＬ１’，ＢＬ２’の電位が変動しても、ゲートＶＧ１，ＶＧ２の電位は保たれるためにセンスアンプ駆動線とゲートの間の電位差はＶｃｃに保たれ、再書き込みは高速に行われる。
【００５８】
（実施例５）
図８は、本発明の第５の実施例に係わるセンスアンプの回路構成図である。ＢＬ１，ＢＬ２はセルアレイ部のビット線対を表わし、それぞれワード線ＷＬとの交差点には複数個のメモリセルが配置される。ＢＬ１’，ＢＬ２’はセンスアンプ部のビット線対を表わし、トランスファゲートＱＴＧ１，ＱＴＧ２を介してＢＬ１，ＢＬ２と接続される。ＢＬ１’とＢＬ２’の間には、ｐ型トランジスタＱｐ１，Ｑｐ２から構成されるｐ型センスアンプＰＳＡと、ｎ型トランジスタＱｎ１，Ｑｎ２から構成されるｎ型センスアンプＮＳＡが配置される。
【００５９】
Ｑｐ１とＱｎ１のゲートはＢＬ２’に接続され、Ｑｐ２，Ｑｎ２のゲートはＢＬ１’に接続される。また、Ｑｐ１，Ｑｐ２のドレインとソースは、一方がｐ型センスアンプ駆動線ＳＡＰ１に、もう一方はそれぞれＢＬ２’，ＢＬ１’に接続される。Ｑｎ１，Ｑｎ２のドレインとソースは、一方がｎ型センスアンプ駆動線／ＳＡＮ１に、もう一方はそれぞれＢＬ２’，ＢＬ１’に接続される。
【００６０】
インバータ回路ＩＮＶ１はｐ型トランジスタＱＰ３とｎ型トランジスタＱｎ３から構成され、Ｑｐ３のソースはＳＡＰ２に、Ｑｎ３のソースは／ＳＡＮ２に接続され、Ｑｐ３のドレインとＱｎ３のドレインは互いに接続されてＢＬ１に接続される。Ｑｐ３とＱｎ３のゲートは互いに接続され、ＢＬ２’に接続される。
【００６１】
インバータ回路ＩＮＶ２はｐ型トランジスタＱｐ４とｎ型トランジスタＱｎ４から構成され、Ｑｐ４のソースはＳＡＰ２に、Ｑｎ４のソースは／ＳＡＮ２に接続され、Ｑｐ４のドレインとＱｎ４のドレインは互いに接続されてＢＬ２に接続される。Ｑｐ４とＱｎ４のゲートは互いに接続され、ＢＬ１’に接続される。また、トランスファゲートＱＴＧ１，ＱＴＧ２はそれぞれ制御信号φＴで制御される。
【００６２】
図９を用いて、本センスアンプの動作を説明する。
【００６３】
プリチャージサイクルにおいては、ワード線ＷＬはＶｓｓ、クロックφＴはＶｃｃ＋α、イコライズ信号ＥＱＬはＶｃｃであり、セルアレイ部のビット線ＢＬ１，ＢＬ２とセンスアンプ部のビット線ＢＬ１’，ＢＬ２’とセンスアンプ駆動線ＳＡＰ１，ＳＡＰ２，／ＳＡＮ１，／ＳＡＮ２はＶｃｃ／２である。その後、イコライズ信号ＥＱＬがＶｓｓとなった後、ワード線ＷＬが選択されてＶｃｃ＋αとなると、メモリセルから信号がビット線ＢＬ１，２，１’，２’ に読み出され、ビット線ＢＬ１，ＢＬ１’の電位はＶｃｃ／２＋ΔＶｓに、ビット線ＢＬ２，ＢＬ２’の電位はＶｃｃ／２−ΔＶｓになる。
【００６４】
なお、これは読み出された信号が高レベルの場合であり、低レベルの信号が読み出された場合のビット線ＢＬ１，ＢＬ１’の電位はＶｃｃ／２−ΔＶｓに、ビット線ＢＬ２，ＢＬ２’の電位はＶｃｃ／２＋ΔＶｓになる。ここでは、高レベルの信号を読み出す場合を例として述べる。
【００６５】
次いで、クロックφＴをＶｓｓとして、セルアレイ部のビット線ＢＬ１，ＢＬ２とセンスアンプ部のビット線ＢＬ１’，ＢＬ２’を電気的に分離する。そして、ｐ型センスアンプ駆動線ＳＡＰ１の電位をＶｃｃに、ｎ型センスアンプ駆動線／ＳＡＮ１の電位をＶｓｓにし、センスアンプ部でセンスを行う。このとき、ＳＡＰ２と／ＳＡＮ２の電位をそれぞれＶｃｃ−β，Ｖｓｓ＋β（β≧ １／３（Ｖｃｃ−Ｖｓｓ））としてインバータ回路ＩＮＶ１，ＩＮＶ２を活性化し、セルアレイ部のビット線ＢＬ１，ＢＬ２の電位をＶｃｃ−β，Ｖｓｓ＋βにしてメモリセルへの再書き込みを行う。その後、ワード線ＷＬをＶｓｓとし、イコライズ信号ＥＱＬをＶｃｃとする。
【００６６】
上記動作の際、センスアンプ動作時には、センスアンプ部のビット線ＢＬ１’，ＢＬ２’は、セルアレイ部のビット線ＢＬ１，ＢＬ２と電気的に分離されているため、ビット線容量は小さくなる。そのために、ＰＳＡ，ＮＳＡによるセンス動作は高速に行われる。また、メモリセルへの再書き込みは、インバータ回路ＩＮＶ１，ＩＮＶ２によって行われるが、ＰＳＡ，ＮＳＡの動作開始と同時に再書き込みが行われるため、再書き込み動作も高速に行われる。
【００６７】
また、インバータ回路ＩＮＶ１，ＩＮＶ２において、ＳＡＰ２，／ＳＡＮ２にはセンスアンプ駆動線に与える信号とは独立した信号を与えることで、メモリセルのストレージノードの電位変動をＶｃｃ〜Ｖｓｓ以内として信頼性を確保する。また、ビット線電位の振幅を減少させることで低消費電流が実現される。
【００６８】
（実施例６）
図１０は、本発明の第６の実施例に係わるセンスアンプの回路構成図である。本実施例は、情報再書き込み用インバータ回路ＩＮＶ１，ＩＮＶ２の出力端子の接続されるビット線ＢＬ５，ＢＬ６を、トランスファゲートによってセルアレイ部のビット線ＢＬ３（ＢＬ１’），ＢＬ４（ＢＬ２’）と電気的に分離可能としている。つまり、本例は複数のセルアレイで１つのセンスアンプを共有する、いわゆるシェアードセンスアンプ方式の回路構成に先の第５の実施例を適用したものである。
【００６９】
図１１を用いて、本実施例におけるセンスアンプの動作を説明する。
【００７０】
図１１は図１０中のセンスアンプの左側のメモリセルＭＣ１の情報を読み出し、再書き込みする場合の動作波形である。先の第５の実施例と異なる点は、イコライズ信号ＥＱＬの電位がＶｓｓとなってイコライズ動作が終了した後にトランスファゲートＱＴＧ５，ＱＴＧ６をオフにして、読み出しを行わないメモリセルの接続されているビット線ＢＬ７，ＢＬ８をビット線ＢＬ５，ＢＬ６と電気的に分離する動作を行っている点である。
【００７１】
（実施例７）
図１２は、本発明の第７の実施例に係わるセンスアンプの回路構成図である。本実施例も先の第６の実施例と同様に、いわゆるシェアードセンスアンプ方式に対応している。第６の実施例がトランスファゲートによって読み出し・再書き込みを行うメモリセルを選択していたのに対して、本実施例では再書き込み用インバータ回路を複数設け、読み出し・再書き込み動作を行うメモリセルに接続されている再書き込み用インバータ回路のみを動作させることでシェアードセンスアンプ方式に対応する。
【００７２】
センスアンプ部のビット線ＢＬ３，ＢＬ４のそれぞれの両端にはトランスファゲートＱＴＧ１，ＱＴＧ２及びＱＴＧ３，ＱＴＧ４が設けられ、それらを介してセルアレイ部のビット線ＢＬ１，ＢＬ２及びＢＬ５，ＢＬ６と接続される。再書き込み用インバータ回路は各セルアレイに対して一組ずつ設置され、各インバータ回路の駆動線対ＳＡＰ２，／ＳＡＮ２及びＳＡＰ３，／ＳＡＮ３は、各インバータ対毎に設置される。
【００７３】
図１３を用いて、本実施例におけるセンスアンプの動作を説明する。
【００７４】
図１３は図１２中のセンスアンプの左側のメモリセルＭＣ１の情報を読み出し、再書き込みする場合の動作波形である。イコライズ信号ＥＱＬの電位がＶｓｓとなってイコライズ動作が終了した後に、読み出し・再書き込み動作を行わないセルアレイのビット線ＢＬ５，ＢＬ６を、トランスファゲートＱＴＧ３，ＱＴＧ４をオフすることによって電気的に分離する。その後、選択されたワード線ＷＬ１の電位をＶｃｃ＋αにしてメモリセルの情報をビット線に読み出した後、トランスファゲートＱＴＧ１，ＱＴＧ２をオフにしてセルアレイ部のビット線ＢＬ１，ＢＬ２とセンスアンプ部のビット線ＢＬ３，ＢＬ４を電気的に分離する。
【００７５】
次いで、センスアンプ駆動線ＳＡＰ１，／ＳＡＮ１の電位をそれぞれＶｃｃ，Ｖｓｓにしてセンス動作を行う。また、再書き込みは、再書き込み用インバータ回路駆動線ＳＡＰ２，／ＳＡＮ２のみの電位をそれぞれＶｃｃ−β，Ｖｓｓ＋β（β≧ １／３（Ｖｃｃ−Ｖｓｓ））とすることで行う。このとき、ＳＡＰ３，／ＳＡＮ３の電位は変化させない。
【００７６】
なお、本発明は上述した各実施例に限定されるものではない。実施例で説明した図５、図８、図１０、図１２のセンスアンプ回路は、必ずしも図１のようなメモリセルに限らず、セルキャパシタの第２の端子をプレートに接続した通常のメモリセル構造を有するＤＲＡＭに適用することもできる。また、メモリセル構造は図４に何等限定されるものではなく、仕様に応じて適宜変更可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００７７】
（実施例８）
先に説明した第４の実施例におけるセンスアンプ（図５）においては、ｎ型，ｐ型センスアンプをそれぞれ構成するｎ型トランジスタのゲートとｐ型トランジスタのゲートが接続されるため、従来の配置方法ではｎ型トランジスタのゲートとｐ型トランジスタのゲートを接続するために、図２２に示すように本来のビット線以外にゲート接続のための２本のビット線を新たに配置する必要が生ずる。これにより、センスアンプの面積は従来よりもビット線の配線幅と間隔幅だけは最低でも増加する。また、ビット線以外をｎ型トランジスタとｐ型トランジスタのそれぞれのゲートの接続に用いた場合、構成上従来から使用している配線層は使用できないため、新たな配線層を形成する必要が生じるが、これは製作コスト等の点からみて現実的でない。
【００７８】
このように、従来のセンスアンプトランジスタ配置方法で、図５に示すような回路構成のセンスアンプを設置した場合、設置に要する面積が大きい。これはｎ型センスアンプを構成するｎ型トランジスタとｐ型センスアンプを構成するｐ型トランジスタのゲートが接続されているためである。
【００７９】
そこで本実施例では、図５に示すような回路構成のセンスアンプの設置において、ビット線長方向と垂直な方向のセンスアンプの幅が、図１５に示す一般的なフリップフロップ形センスアンプを従来方法で設置した場合と比較して、ほぼ同じ幅となることを目的としている。
【００８０】
図１６は、本発明の第８の実施例に係わるセンスアンプのトランジスタ配置を模式的な回路図で示したものである。この図には示さないが前記図５と同様に、セルアレイ部のビット線対ＢＬ１，ＢＬ２にトランスファゲートＱＴＧ１，ＱＴＧ２を介して、センスアンプ部のビット線対ＢＬ１’，ＢＬ２’が接続されている。
【００８１】
ＢＬ１’，ＢＬ２’の間には、ｎ型センスアンプを構成するｎ型トランジスタＱｎ１，Ｑｎ２と、ｐ型センスアンプを構成するｐ型トランジスタＱｐ１，Ｑｐ２と、トランスファゲートＱＴＧ３，ＱＴＧ４が配置される。各トランジスタの接続関係は前記図５と同様であるが、本実施例ではＱｎ１，Ｑｎ２をビット線方向に分離して配置し、これらＱｎ１，Ｑｎ２間にＱＴＧ３，ＱＴＧ４を分離して配置し、さらにＱＴＧ３，ＱＴＧ４間にＱｐ１，Ｑｐ２を配置している。
【００８２】
図１７は、図１６で示すセンスアンプ回路のレイアウト配置図である。分割して配置されたｎ型トランジスタＱｎからなるセンスアンプＮＳＡの間にトランスファーゲートＱＴＧが２個配置され、その間にｐ型トランジスタＱｐからなるセンスアンプＰＳＡが配置される。
【００８３】
このような配置を行うことで、各領域（Ｑｐ１，Ｑｐ２を形成したｎウェル、Ｑｎ１，ＱＴＧ３を形成したｐウェル、Ｑｎ２，ＱＴＧ４を形成したｐウェル）間を接続するビット線の数を少なくすることができる（２本のビット線と、ｐ型トランジスタ及びｎ型トランジスタのゲートを接続するための１本の配線）。これにより、チップ面積の縮小をはかることが可能となる。
【００８４】
図１８は、図１６で示すセンスアンプ回路の別のレイアウト配置図である。図１７とはＱＴＧのゲートパターンを変えているのみで、他は全く同様である。このような配置を行うことで、前記の配置と同様に、各領域間を接続するビット線の数を少なくすることができ、チップ面積の縮小をはかることが可能となる。
【００８５】
（実施例９）
図１９は、本発明の第９の実施例に係わるセンスアンプのトランジスタ配置を模式的な回路図で示したものである。実質的な接続関係は図１６と同じであるが、本実施例では、Ｑｐ１，Ｑｐ２をビット線方向に分離して配置し、これらＱｐ１，Ｑｐ２間にＱＴＧ３，ＱＴＧ４を分離して配置し、さらにＱＴＧ３，ＱＴＧ４間にＱｎ１，Ｑｎ２を配置している。
【００８６】
図２０は、図１９で示すセンスアンプ回路のレイアウト配置図である。分割して配置されたｐ型トランジスタＱｐからなるＰＳＡの間にＱＴＧが２個配置され、その間にｎ型トランジスタＱｎからなるＮＳＡが配置される。
【００８７】
このような配置を行うことで、第８の実施例と同様に、各領域間を接続するビット線の数を少なくすることができ、チップ面積の縮小をはかることが可能となる。
【００８８】
図２１は、図１９で示すセンスアンプ回路の別のレイアウト配置図である。図２０とはＱＴＧのゲートパターンを変えているのみで、他は全く同様である。このような配置を行うことで、前記の配置と同様に、各領域間を接続するビット線の数を少なくすることができ、チップ面積の縮小をはかることが可能となる。
【００８９】
（実施例１０）
次に、本発明に使用するメモリセルの素子構造の例について、図２３〜図３１を参照して説明する。なお、以下の図で（ａ）はメモリセルを上部から見た平面図で、（ｂ）は（ａ）のＡ−Ａ′断面図である。
【００９０】
（実施例１０−１）
図２３に示すように、ＢＬ１，ＢＬ２はそれぞれビット線を表し、ＢＬ１とＢＬ２はビット線対を形成する。ＳＮはストレーシノードを、ＷＬはワード線を表す。
【００９１】
セルキャパシタはビット線の下に形成され、一方の端子ＰＬはその上部にあるビット線に、もう一方の端子ＳＮはセルトランジシタの拡散層（ソース）に接続される。セルトランジスタのドレインを形成する拡散層は、図２３（ａ）に示すように、セルキャパシタの一端が接続されたビット線と対を成すビット線の下部に達するように形成され、そこでコンタクトを介してビット線と接続される。
【００９２】
このような構成をとることで、８Ｆ２サイズの信号量増加メモリセルを実現することが可能となる。
【００９３】
図２４に示す例は、図２３の例のＳＮの形状をいわゆるクラウン（王冠）タイプにしたものである。また、図２５に示す例は、図２３の例のＳＮの形状をいわゆるフィン（翼）タイプにしたものである。
【００９４】
（実施例１０−２）
図２６に示すように、ＢＬ１，ＢＬ２はそれぞれビット線を表し、ＢＬ１とＢＬ２はビット線対を形成する。ＳＮはストレーシノードを、ＷＬはワード線を表す。
【００９５】
セルキャパシタはビット線の下に形成され、一方の端子ＰＬはその上部にあるビット線に、もう一方の端子ＳＮはセルトランジスタの拡散層（ソース）に接続される。セルトランジスタのドレインは第１配線層とダイレクトコンタクトを介して接続され、第１配線層は、ダイレクトコンタクトの上部にあるビット線と対を成すビット線の下でコンタクトを介してそのビット線と接続される。
【００９６】
このような構成を取ることで、８Ｆ２サイズの信号量増加メモリセルを実現することが可能となる。
【００９７】
図２７に示す例は、図２６の例のＳＮの形状をいわゆるクラウン（王冠）タイプにしたものである。図２８に示す例は、図２６の例のＳＮの形状をいわゆるフィン（翼）タイプにしたものである。
【００９８】
（実施例１０−３）
図２９に示すように、ＢＬ１，ＢＬ２はそれぞれビット線を表し、ＢＬ１とＢＬ２でビット線対を形成する。ＳＮはストレーシノードを、ＷＬはワード線を表す。
【００９９】
ビット線とセルトランジスタのドレインは、第１配線層を介してコンタクトとダイレクトコンタクトで接続される。セルキャパシタはビット線の下に形成され、一方の端子ＳＮはセルトランジスタの拡散層（ソース）に、もう一方の端子ＰＬは、Ｔ字形の第１配線層に接続される。第１配線層は、セルキャパシタの上部にあるビット線と対を成すビット線の下まで延び、そこでコンタクトを介してビット線と接続される。また、上述したように、ダイレクトコンタクトを介してセルトランジスタのドレインとも接続される。
【０１００】
このような構成をとることで、８Ｆ２サイズの信号量増加メモリセルを実現できる。
【０１０１】
図３０に示す例は、図２９の例のＳＮの形状をいわゆるクラウン（王冠）タイプにしたものである。また、図３１の例は、図２９の例のＳＮの形状をいわゆるフィン（翼）タイプにしたものである。
【０１０２】
なお、本発明は上述した各実施例に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。
【０１０３】
【発明の効果】
以上説明したように、本発明のセンスアンプ及びセンス方式によれば、センス時間の高速化，低電源電圧化への対応及び低電源電圧動作時のセンス動作の高速化をはかることができ、さらにセンスアンプ部でのビット線電位の振幅とセルアレイ部でのビット線電位の振幅を異なるものとすることも可能である。
【図面の簡単な説明】
【図１】第１の実施例に係わる半導体記憶装置のメモリセルを示す回路構成図。
【図２】第１の実施例における読み出し・再書き込み動作を説明するための図。
【図３】第２の実施例に係わるメモリセル及びメモリセルアレイの回路構成図。
【図４】第３の実施例に係わるメモリセルの素子構造を示す図。
【図５】第４の実施例に係わるセンスアンプ及びメモリセルの回路構成図。
【図６】第４の実施例におけるセンスアンプの動作を説明するための図。
【図７】図６の動作波形を基本とした別の動作を示す図。
【図８】第５の実施例に係わるセンスアンプの回路構成図。
【図９】第５の実施例におけるセンスアンプの動作を説明するための図。
【図１０】第６の実施例に係わるセンスアンプの回路構成図。
【図１１】第６の実施例におけるセンスアンプの動作を説明するための図。
【図１２】第７の実施例に係わるセンスアンプの回路構成図。
【図１３】第７の実施例におけるセンスアンプの動作を説明するための図。
【図１４】従来のメモリセル構成及び読み出し・再書き込みシーケンスを示す図。
【図１５】従来のフリップフロップ型センスアンプを示す回路構成図。
【図１６】第８の実施例に係わるセンスアンプのトランジスタ配置を示す回路構成図。
【図１７】図１６で示すセンスアンプのレイアウト配置図。
【図１８】図１６で示すセンスアンプの別のレイアウト配置図。
【図１９】第９の実施例に係わるセンスアンプのトランジスタ配置を示す回路構成図。
【図２０】図１９で示すセンスアンプのレイアウト配置図。
【図２１】図１９で示すセンスアンプの別のレイアウト配置図。
【図２２】第４の実施例におけるセンスアンプの一般的なレイアウト配置図。
【図２３】第１０の実施例に係わるメモリセルの素子構造を示す平面図と断面図。
【図２４】第１０の実施例に係わるメモリセルの素子構造を示す平面図と断面図。
【図２５】第１０の実施例に係わるメモリセルの素子構造を示す平面図と断面図。
【図２６】第１０の実施例に係わるメモリセルの素子構造を示す平面図と断面図。
【図２７】第１０の実施例に係わるメモリセルの素子構造を示す平面図と断面図。
【図２８】第１０の実施例に係わるメモリセルの素子構造を示す平面図と断面図。
【図２９】第１０の実施例に係わるメモリセルの素子構造を示す平面図と断面図。
【図３０】第１０の実施例に係わるメモリセルの素子構造を示す平面図と断面図。
【図３１】第１０の実施例に係わるメモリセルの素子構造を示す平面図と断面図。
【符号の説明】
１…セルアレイ
２…センスアンプ回路
ＭＣ…メモリセル
ＱＭ …セルトランジスタ
ＣＭ …セルキャパシタ
ＰＳＡ…ｐ型トランジスタからなるセンスアンプ
ＮＳＡ…ｎ型トランジスタからなるセンスアンプ
ＢＬ…ビット線
ＷＬ…ワード線
ＱＴＧ…トランスファゲート
Ｑｎ…ＮＳＡを構成するｎ型トランジスタ
Ｑｐ…ＰＳＡを構成するｐ型トランジスタ
ＶＧ …ゲート
ＳＡＰ…ｐ型センスアンプ駆動線
／ＳＡＮ…ｎ型センスアンプ駆動線
φＴ，φＳ …クロック
ＥＱＬ…イコライズ信号
ＩＮＶインバータ回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device in which a cell configuration of a dynamic RAM (DRAM) and a sense amplifier circuit are improved.
[0002]
[Prior art]
Conventionally, a memory cell configuration and a read / rewrite sequence are as shown in FIG. That is, as shown in FIG. 14A, the gate of the cell transistor QM is connected to the word line WL, the drain is connected to the bit line BL1, the source is connected to one end of the cell capacitor CM, and the other is connected to the cell capacitor CM. The end is connected to the plate electrode PL. The memory cell MC including the transistor QM and the capacitor CM is driven by a signal shown in FIG. In order to increase the capacity of the DRAM in the future, it is necessary to suppress the increase in power consumption and to reduce the power supply voltage in order to ensure the reliability of the device. It is difficult to suppress power consumption by the cell and the read / rewrite method. Further, in the above-mentioned conventional memory cell, if the cell capacity is constant, the amount of read signals decreases as the power supply voltage decreases. However, given that the lower limit of the sensitivity of the sense amplifier is limited and the amount of signal due to α rays decreases, a certain level of read signal amount is indispensable, and as a result, the capacity of the cell capacitor needs to be increased. .
[0003]
On the other hand, a flip-flop type sense amplifier shown in FIG. 15 is most frequently used as a DRAM sense amplifier. This has advantages such as a simple circuit configuration, but has a disadvantage that the time required for sensing is long. When the power supply voltage, which will be required in the future, is reduced, the potential difference between the gate and the source of the four transistors Qn1, Qn2, Qp1, and Qp2 constituting the sense amplifier is only １／ of the power supply voltage at the maximum. However, since it is not practical to greatly reduce the threshold voltage of the transistor, the operation of the sense amplifier is further delayed.
[0004]
For example, when the amplitude of the bit line potential is 1 V, a potential of at most 0.5 V can be obtained between the gate and the source of the sense amplifier transistor. If the threshold voltages of n-type transistors Qn1 and Qn2 are 0.6V and the threshold voltages of p-type transistors Qp1 and Qp2 are -0.6V, these transistors can no longer operate only in the sub-threshold region. As a result, the time required for sensing greatly increases, and a practical sensing speed cannot be obtained.
[0005]
In addition, since the potential of the sense amplifier driving line at the time of sensing is equal to the potential for writing to the memory cell, it was not possible to optimize these two potentials as different ones.
[0006]
[Problems to be solved by the invention]
As described above, in the conventional DRAM, when the power supply voltage is reduced, the read signal amount from the memory cell is reduced in proportion thereto. If the capacity of the cell capacitor is increased in order to increase the read signal amount, there is a problem that power consumption increases.
[0007]
Further, the conventional flip-flop type sense amplifier requires a long time for sensing, and it is difficult to lower the power supply voltage. These problems are caused by the fact that the potential difference between the gate of the operating transistor and the sense amplifier drive line cannot be sufficiently obtained because the gates of the four transistors constituting the sense amplifier are connected to the bit lines. I do.
[0008]
The present invention has been made in view of the above circumstances, and aims to speed up the sensing operation, cope with a lower power supply voltage, and speed up the sensing operation at the time of low power supply voltage operation. It is to provide a semiconductor memory device.
[0009]
[Means for Solving the Problems]
(Constitution)
In order to solve the above problems, the present invention employs the following configuration.
[0010]
That is, the present invention (claim 1) provides a memory cell array in which a plurality of bit line pairs and a plurality of word lines are arranged to cross each other, and a memory cell is provided at each of these intersections. A sense amplifier side bit line pair including a first bit line connected to one via a first transfer gate and a second bit line connected to the other of the bit line pair via a second transfer gate; And a flip-flop type sense amplifier circuit arranged between the pair of bit lines on the sense amplifier side, wherein the sense amplifier circuit includes a first p-type transistor having a gate commonly connected, and a The drains of the first n-type transistor are connected to the first bit line, and the drains of the second p-type transistor and the second n-type transistor whose gates are connected in common are 2, each source of the first and second p-type transistors is connected to a first sense amplifier drive line, and each source of the first and second n-type transistors is connected to a second sense amplifier. Connected to the drive line, the gate of the first p-type transistor is connected to the second bit line via the third transfer gate, and the gate of the second p-type transistor is connected to the second bit line via the fourth transfer gate. It is characterized in that it is configured to be connected to one bit line.
[0011]
Here, preferred embodiments of the present invention include the following.
[0012]
(1) In the operation of the sense amplifier circuit, by turning off the first and second transfer gates after the signal from the memory cell is read out to the bit line, the bit line pair of the cell array unit and the first and second transfer gates are turned off. 2 bit lines are electrically separated from each other, and the potential of the first sense amplifier drive line is set to the first potential, and the potential of the second sense amplifier drive line is set to the second potential. The potential of the line is sensed at the first and second potentials, and then the third and fourth transfer gates are turned off, and the gates of the first n-type transistor and the first p-type transistor and the second And the gate of the second n-type transistor and the gate of the second p-type transistor are electrically separated from the first bit line to store the gate potential, and then the first sense amplifier drive The potential of the line A third potential which is a potential within the range of the second potential, and a fourth potential which is a potential within the range of the first and second potentials. Then, the first and second transfer gates are turned on, and the third potential or the fourth potential of the memory cell is rewritten.
[0013]
(2) In the operation of the sense amplifier circuit, after storing the gate potentials of the first and second p-type transistors and the first and second n-type transistors, The potential of the bit line whose potential is the first potential is lower than or equal to the third potential, and the potential of the bit line whose potential is the second potential among the first and second bit lines is changed to the fourth potential. Of the first and second sense amplifier drive lines, and the potential of the sense amplifier drive line of which the potential is the first potential is set to be equal to or lower than the third potential. Among the amplifier drive lines, the potential of the sense amplifier drive line whose potential is the second potential is set to be equal to or higher than the fourth potential, and then the potential of the first sense amplifier drive line is set to the first and second potentials. And a third sense potential which is a potential within the range of The potential of the amplifier drive line is set to a fourth potential which is a potential within the range of the first and second potentials, the first and second transfer gates are turned on, and the third potential or the third potential is applied to the memory cell. 4 is rewritten.
[0014]
Further, according to the present invention (claim 2), in claim 1, the first n-type transistor and the second n-type transistor are separated from each other in the bit line direction, and a third transfer gate and a third transfer gate are disposed therebetween. The fourth transfer gate is arranged separately in the bit line direction, and further, the first and second p-type transistors are arranged therebetween.
[0015]
Further, according to the present invention (claim 3), in claim 1, the first p-type transistor and the second p-type transistor are arranged separately in the bit line direction, and a third transfer gate and a third transfer gate are provided therebetween. The fourth transfer gate is arranged separately in the bit line direction, and further, the first and second n-type transistors are arranged therebetween.
[0020]
The present invention (claim 4 In the semiconductor memory device, in a semiconductor memory device, a plurality of bit line pairs and a plurality of word lines are arranged so as to intersect with each other, and one intersection is formed of one transistor and one capacitor, and the gate of the transistor is connected to the word line. A memory having a configuration in which a drain is connected to one of the paired bit lines, a source is connected to a first terminal of the capacitor, and a second terminal of the capacitor is connected to the other of the paired bit lines. A memory cell array provided with cells, a first bit line connected to one of the bit line pairs via a first transfer gate, and a first bit line connected to the other of the bit line pairs via a second transfer gate And a first p-type and n-type transistor disposed between the sense amplifier-side bit line pair and having a gate connected in common. Each drain of the transistor is connected to the first bit line, and each drain of the second p-type and n-type transistors whose gates are commonly connected is connected to the second bit line, and the first and second p-type transistors are connected. Each source of the transistor is connected to the first sense amplifier drive line, each source of the first and second n-type transistors is connected to the second sense amplifier drive line, and the gate of the first p-type transistor is connected to the first sense amplifier drive line. 3 is connected to the second bit line via a third transfer gate, and the gate of the second p-type transistor is connected to the first bit line via a fourth transfer gate. And a circuit.
[0021]
Here, preferred embodiments of the present invention include the following.
[0022]
(1) In the read and rewrite operations, after the signal from the memory cell is read out to the bit line pair, the first and second transfer gates are turned off to connect the bit line pair of the cell array unit with the first and second bit lines. The second bit line is electrically separated, the potential of the first sense amplifier drive line is set to the first potential, and the potential of the second sense amplifier drive line is set to the second potential. The potential of the bit line is sensed to the first and second potentials, and then the third and fourth transfer gates are turned off, and the gates of the first n-type transistor and the first p-type transistor are 2 bit line, and the gate of the second n-type transistor and the gate of the second p-type transistor are electrically separated from the first bit line to store the gate potential. Drive line potential,
(Third potential−second potential) ≦ 2/3 (first potential−second potential)
The third potential satisfying the following relational expression, and the potential of the second sense amplifier drive line is
(Fourth potential−second potential) ≧ １／ (first potential−second potential)
Setting the fourth potential so as to satisfy the following relational expression, turning on the first and second transfer gates, and rewriting the memory cell.
[0023]
(2) The sense amplifier employs the configuration as described in claim 3, and in the read and rewrite operations, after the signal from the memory cell is read out to the first and second bit lines, By turning off the transfer gate, the first and second bit lines are electrically separated from the third and fourth bit lines, and the potential of the first sense amplifier drive line is changed to the first potential. The potential of the second sense amplifier drive line is set to the second potential, and the potential of the third sense amplifier drive line is set to
(Third potential−second potential) ≦ 2/3 (first potential−second potential)
The third potential satisfying the following relational expression, and the potential of the fourth sense amplifier drive line is
(Fourth potential−second potential) ≧ １／ (first potential−second potential)
Rewriting to a memory cell is performed with a fourth potential that satisfies the following relational expression.
[0024]
(Action)
The present invention (claim 1, 4 According to), in the sense amplifier circuit, the first and second potentials are stored in the gates of the first and second n-type and p-type transistors by turning off the third and fourth transfer gates. As a result, the potential difference between the gates of the first and second n-type and p-type transistors and the sense amplifier drive line can be kept large even at the start of restoration, thereby increasing the speed of the sensing operation, reducing the power supply voltage, and reducing the potential. Power consumption can be realized.
[0025]
Further, according to the present invention (claim 2), since the first and second n-type transistors are separately arranged outside the regions where the first and second p-type transistors are formed, the region between the respective regions is formed. Only one wiring is required to connect the gates of the p-type and n-type transistors. This makes it possible to reduce the chip area.
[0026]
Incidentally, when the first and second p-type transistors are formed in the same region (for example, n-well) and the first and second n-type transistors are formed in the same region (for example, p-well), two lines are formed between these wells. Two wirings are needed to connect the bit line to the gates of the p-type and n-type transistors. Since the two wirings are on the same layer as the bit lines, four bit lines are arranged between each well, resulting in an increase in chip area. Also, forming two wirings with wirings different from the bit lines requires new wirings, increases the manufacturing cost, and is not realistic.
[0027]
In other words, in the present invention, only three bit lines are required to connect the respective regions, thereby making it possible to reduce the chip area.
[0028]
Further, according to the present invention (claim 3), since the first and second p-type transistors are separately arranged outside the regions where the first and second n-type transistors are formed, the region between the respective regions is formed. Only one wiring is required to connect the gates of the p-type and n-type transistors. This makes it possible to reduce the chip area.
[0029]
According to the present invention (claim 4), in the sense amplifier circuit, after the signal is read from the memory cell, the first and second transfer gates are turned off, and the signal is sensed only by the sense amplifier unit. By performing the restoration by the inverter circuit, it is possible to realize a high-speed sensing operation, a low power supply voltage, and low power consumption as in the second aspect.
[0030]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0031]
(Example 1)
FIG. 1 is a circuit configuration diagram of a memory cell of a semiconductor memory device according to a first embodiment of the present invention.
[0032]
BL1 and BL2 represent bit lines of a cell array part forming a bit line pair, and WL represents a word line. A memory cell MC is provided at the intersection of the bit line pair and the word line. The memory cell MC includes a cell transistor QM and a cell capacitor CM. The drain of QM is connected to BL1, the gate of QM is connected to WL, the source of QM is connected to the first terminal of CM, and the second terminal of CM is connected to BL2. Connected. SN represents a storage node.
[0033]
The read / rewrite operation of this memory cell will be described with reference to FIG. FIG. 2A shows two memory cells, and FIG. 2B shows a drive signal. In the precharge cycle, the word lines WL1 and WL2 are at Vss, the equalize signal EQL is at Vcc, and the bit lines BL1 and BL2 are at Vcc / 2. Thereafter, when EQL becomes Vss and WL1 is selected and becomes Vcc + α, signals are read from the memory cell MC1 to BL1 and BL2, and the potentials of BL1 and BL2 become Vcc / 2 + ΔVs and Vcc / 2−ΔVs, respectively.
[0034]
Note that this is the case where the read signal is at a high level, and when a low level signal is read, they are Vcc / 2-ΔVs and Vcc / 2 + ΔVs, respectively. Hereinafter, reading of a high-level signal is described, and the potentials of BL1 and BL2 in the case of reading a low-level signal are shown in parentheses indicated by [].
[0035]
Next, the sense amplifier is driven to set the potentials of BL1 and BL2 to Vcc-β, Vss + β [Vss + β, Vcc-β], respectively, and rewrite the memory cell MC1. Here, β needs to satisfy the relationship of β ≧ (Vcc−Vss). Thereafter, equalization is performed by setting WL1 to Vss and EQL to Vcc. At this time, since the storage node SN1 is in a floating state, the potential of SN1 becomes 3/2 Vcc-2β [Vss-Vcc / 2 + 2β] due to a change in the potential of BL2.
[0036]
Here, considering the case where information opposite to MC1 is recorded in MC2, when the information of MC2 is read in the same manner as above, the potential of SN1 at the time of rewriting is 2Vcc-3β [Vss-Vcc + 3β]. It becomes. Since the potential of SN1 at this time becomes Vcc (Vss) when β = 1/3 Vcc, the above condition of β is determined by this. Further, the read signal amount ΔVs from the memory cell is approximately 4/3 times at β = 1/3 Vcc and equal at β = 3/8 Vcc as compared with the conventional memory cell shown in FIG.
[0037]
(Example 2)
FIG. 3 is a circuit configuration diagram of a memory cell and a memory cell array according to a second embodiment of the present invention.
[0038]
By crossing BL1 and BL2 and BL3 and BL4 and arranging all the memory cells in the same direction, the bit line capacitances of BL1 and BL2 (BL3 and BL4) forming the bit line pair are made equal.
[0039]
(Example 3)
4A and 4B show an element structure of a memory cell according to a third embodiment of the present invention. FIG. 4A is a plan view of the memory cell as viewed from above, and FIG. It is sectional drawing, (c) is BB 'sectional drawing of (a).
[0040]
In this embodiment, an element is formed using an SOI substrate. That is, the cell transistor QM is provided on the insulating film formed on the substrate, and the cell capacitor CM is provided above the cell transistor QM. A vertical transistor SGT (Surrounding Gate Transistor) is used as the cell transistor QM, and a drain formed of a high-concentration impurity layer also forms the lower bit line BL1 at the same time. A first terminal of a cell capacitor CM is disposed above a source of a cell transistor QM formed of a high concentration impurity layer to form a storage node. The second terminal of the cell capacitor CM is connected to the upper bit line BL2.
[0041]
By adopting such a vertical cell structure, a 4F2 size memory cell can be realized, and the density and integration of the memory cell can be increased.
[0042]
(Example 4)
FIG. 5 is a circuit configuration diagram of a sense amplifier and a memory cell according to a fourth embodiment of the present invention. BL1 and BL2 represent bit line pairs in the cell array portion, and a plurality of memory cells are arranged at intersections with word lines, respectively. BL1 'and BL2' represent a bit line pair of the sense amplifier unit, and are connected to BL1 and BL2 via transfer gates QTG1 and QTG2.
[0043]
A p-type sense amplifier PSA composed of p-type transistors Qp1 and Qp2 and an n-type sense amplifier NSA composed of n-type transistors Qn1 and Qn2 are arranged between BL1 ′ and BL2 ′. One of drains and sources of Qp1 and Qp2 is connected to the p-type sense amplifier drive line SAP, and the other is connected to BL1 ′ and BL2 ′, respectively. One of the drains and sources of Qn1 and Qn2 is connected to an n-type sense amplifier drive line / SAN, and the other is connected to BL1 'and BL2', respectively. The gates of Qp1 and Qn1 are connected to BL2 'via a transfer gate QTG3, and the gates of Qp2 and Qn2 are connected to BL1' via a transfer gate QTG4.
[0044]
The transfer gates QTG1 and QTG2 are each controlled by a control signal φT, and the transfer gates QTG3 and QTG4 are each controlled by a control signal φS. The bit line and the sense amplifier drive line are equalized to the intermediate potential Vcc / 2 of the power supply voltage by the equalizing signal EQL.
[0045]
The operation of the sense amplifier will be described with reference to FIG.
[0046]
In the precharge cycle, the word line WL is at Vss, the clocks φT and φS are at Vcc + α, and the equalizing signal EQL is at Vcc + α. Therefore, the bit lines BL1 and BL2 in the cell array section and the bit lines BL1 ′ and BL2 ′ in the sense amplifier section are provided. And the sense amplifier drive lines / SAN, SAP, and the gates VG1, VG2 of the transistors constituting the p-type sense amplifier and the n-type sense amplifier become Vcc / 2. Thereafter, after the equalizing signal EQL becomes Vss, when the word line WL is selected and becomes Vcc + α, a signal is read out to the bit lines BL1, 2, 1 ', 2', and the potentials of BL1 and BL1 'become Vcc /. At 2 + ΔVs, the potential of BL2 and BL2 ′ becomes Vcc / 2−ΔVs.
[0047]
Note that this is a case where the read signal is at a high level, and when a low level signal is read, the potentials of BL1 and BL1 'are Vcc / 2-ΔVs, and the potentials of BL2 and BL2' are Vcc. / 2 + ΔVs. Here, a high-level read will be described as an example.
[0048]
Next, the clock φT is set to Vss to electrically separate the bit lines BL1 and BL2 in the cell array section from the bit lines BL3 and BL4 in the sense amplifier section. Then, the p-type sense amplifier drive line SAP is set to Vcc, and the n-type sense amplifier drive line / SAN is set to Vss, and sense is performed only in the sense amplifier unit. Thereafter, the potential of the gates VG1 and VG2 of the four transistors Qp1, Qp2, Qn1, and Qn2 forming the p-type sense amplifier and the n-type sense amplifier is stored using the clock φS as Vss. Then, the equalizing signal EQL is set to Vcc + α, and the sense amplifier drive lines SAP and / SAN and the bit lines BL1 ′ and BL2 ′ of the sense amplifier section are equalized to Vcc / 2. Also at this time, the potentials of the gates VG1, VG2 of the transistors Qp1, Qp2, Qn1, Qn2 constituting the p-type sense amplifier PSA and the n-type sense amplifier NSA are held at Vcc, Vss.
[0049]
After the equalization is completed, information is written in the memory cell by setting the equalizing signal EQL to Vss, the clock φT to Vcc + α, the p-type sense amplifier driving line SAP to Vcc−β, and the n-type sense amplifier driving line / SAN to Vss + β. Thereafter, the word line WL is set to Vss, and the equalizing signal EQL is set to Vcc + α.
[0050]
In the above operation, when the potentials of the gates VG1 and VG2 of the four transistors Qp1, Qp2, Qn1, and Qn2 forming the n-type sense amplifier and the p-type sense amplifier are stored, the bit lines BL1 and BL2 of the cell array section are electrically connected. The bit line capacitance is small. Therefore, the sensing operation at this time is performed at high speed.
[0051]
In addition, when information is rewritten to the memory cell, the potentials of the gates VG1 and VG2 are Vcc and Vss regardless of the amplitude of the bit line. Writing is performed. In addition, when information is rewritten to the memory cell, the range of β is set to β ≧ (Vcc−Vss), thereby setting the potential of the bit line to Vcc−β, Vss + β, and the potential of the storage node of the memory cell. The variation is within Vcc to Vss.
[0052]
As a result, reliability is ensured, and low current consumption is realized by reducing the amplitude of the bit line potential.
[0053]
Data can be read out of the chip both at the time of sensing with the clock φT turned off and at the time of rewriting with the clock φT turned on. When writing data from the outside, the clock φS is turned on and the opposite data is stored in the gates VG1 and VG2, and then φS is turned off and written into the memory cell.
[0054]
FIG. 7 shows another operation based on the operation waveform of FIG.
[0055]
The difference is that the p-type sense amplifier drive line SAP is set to Vcc-β and the n-type sense amplifier drive line SAN is set to Vss + β at the time of rewriting information to a memory cell in the above-described example. In the example, the p-type sense amplifier drive line SAP is set to Vcc and the n-type sense amplifier drive line / SAN is set to Vss. The above-described example shows that the bit line of the sense amplifier unit is rewritten before the information is rewritten to the memory cell. Although the potentials of the pair BL1 and BL2 and the sense amplifier drive lines SAP and / SAN are equalized to the intermediate potential Vcc / 2, this embodiment is different from the first embodiment in that these equalizations are not performed.
[0056]
In the case of this example, when the clock φT is turned on and the bit lines BL1 and BL2 of the cell array section are electrically connected to the bit lines BL1 ′ and BL2 ′ of the sense amplifier section, the potential between the bit lines BL1 ′ and BL2 ′ is increased. The potential difference decreases from Vcc. When the gates VG1 and VG2 are always connected to the bit lines BL1 'and BL2' as in the related art, the potentials of the gates VG1 and VG2 also change, and as a result, the potential difference between the sense amplifier drive line and the gate decreases. However, the rewriting speed becomes slow.
[0057]
On the other hand, in the case of this example, even if the potentials of the bit lines BL1 'and BL2' fluctuate, the potentials of the gates VG1 and VG2 are maintained, so that the potential difference between the sense amplifier drive line and the gate is maintained at Vcc. Rewriting is performed at high speed.
[0058]
(Example 5)
FIG. 8 is a circuit configuration diagram of a sense amplifier according to the fifth embodiment of the present invention. BL1 and BL2 represent bit line pairs in the cell array portion, and a plurality of memory cells are arranged at intersections with the word lines WL. BL1 'and BL2' represent a bit line pair of the sense amplifier unit, and are connected to BL1 and BL2 via transfer gates QTG1 and QTG2. A p-type sense amplifier PSA composed of p-type transistors Qp1 and Qp2 and an n-type sense amplifier NSA composed of n-type transistors Qn1 and Qn2 are arranged between BL1 ′ and BL2 ′.
[0059]
The gates of Qp1 and Qn1 are connected to BL2 ', and the gates of Qp2 and Qn2 are connected to BL1'. One of the drains and sources of Qp1 and Qp2 is connected to the p-type sense amplifier drive line SAP1, and the other is connected to BL2 'and BL1', respectively. One of the drains and sources of Qn1 and Qn2 is connected to the n-type sense amplifier drive line / SAN1, and the other is connected to BL2 'and BL1', respectively.
[0060]
The inverter circuit INV1 includes a p-type transistor QP3 and an n-type transistor Qn3. The source of Qp3 is connected to SAP2, the source of Qn3 is connected to / SAN2, and the drain of Qp3 and the drain of Qn3 are connected to each other and connected to BL1. You. The gates of Qp3 and Qn3 are connected to each other and to BL2 '.
[0061]
The inverter circuit INV2 includes a p-type transistor Qp4 and an n-type transistor Qn4. The source of Qp4 is connected to SAP2, the source of Qn4 is connected to / SAN2, and the drain of Qp4 and the drain of Qn4 are connected to each other and connected to BL2. You. The gates of Qp4 and Qn4 are connected to each other and to BL1 '. The transfer gates QTG1 and QTG2 are each controlled by a control signal φT.
[0062]
The operation of the sense amplifier will be described with reference to FIG.
[0063]
In the precharge cycle, the word line WL is at Vss, the clock φT is at Vcc + α, the equalize signal EQL is at Vcc, the bit lines BL1 and BL2 in the cell array section, the bit lines BL1 ′ and BL2 ′ in the sense amplifier section, and the sense amplifier drive line. SAP1, SAP2, / SAN1, and / SAN2 are Vcc / 2. Thereafter, after the equalizing signal EQL becomes Vss, when the word line WL is selected and becomes Vcc + α, a signal is read from the memory cell to the bit lines BL1, 2, 1 ', 2' and the bit lines BL1, BL1 '. Becomes Vcc / 2 + ΔVs, and the potentials of the bit lines BL2 and BL2 ′ become Vcc / 2−ΔVs.
[0064]
Note that this is the case where the read signal is at a high level, and the potentials of the bit lines BL1 and BL1 'when the low level signal is read are set to Vcc / 2-ΔVs, and the bit lines BL2 and BL2' are set. Is Vcc / 2 + ΔVs. Here, a case where a high-level signal is read will be described as an example.
[0065]
Next, the clock φT is set to Vss to electrically separate the bit lines BL1 and BL2 in the cell array section from the bit lines BL1 ′ and BL2 ′ in the sense amplifier section. Then, the potential of the p-type sense amplifier drive line SAP1 is set to Vcc and the potential of the n-type sense amplifier drive line / SAN1 is set to Vss, and the sense amplifier performs sensing. At this time, the inverters INV1 and INV2 are activated by setting the potentials of SAP2 and / SAN2 to Vcc-β and Vss + β (β ≧ １／ (Vcc-Vss)), and the potentials of the bit lines BL1 and BL2 in the cell array section are set to Vcc. -Β, Vss + β to rewrite the memory cell. Thereafter, the word line WL is set to Vss, and the equalizing signal EQL is set to Vcc.
[0066]
In the above operation, during the sense amplifier operation, the bit lines BL1 'and BL2' of the sense amplifier section are electrically separated from the bit lines BL1 and BL2 of the cell array section, so that the bit line capacity is reduced. Therefore, the sensing operation by the PSA and NSA is performed at high speed. The rewriting to the memory cell is performed by the inverter circuits INV1 and INV2. However, the rewriting is performed simultaneously with the start of the operation of the PSA and NSA, so that the rewriting operation is performed at high speed.
[0067]
In addition, in the inverter circuits INV1 and INV2, a signal independent of a signal applied to the sense amplifier drive line is applied to SAP2 and / SAN2, thereby ensuring the reliability of the storage node of the memory cell within the range of Vcc to Vss. I do. Also, low current consumption is realized by reducing the amplitude of the bit line potential.
[0068]
(Example 6)
FIG. 10 is a circuit configuration diagram of a sense amplifier according to the sixth embodiment of the present invention. In this embodiment, the bit lines BL5 and BL6 connected to the output terminals of the information rewriting inverter circuits INV1 and INV2 are electrically connected to the bit lines BL3 (BL1 ') and BL4 (BL2') of the cell array section by a transfer gate. To be separable. That is, the present embodiment is an application of the fifth embodiment to a so-called shared sense amplifier circuit configuration in which one sense amplifier is shared by a plurality of cell arrays.
[0069]
The operation of the sense amplifier in this embodiment will be described with reference to FIG.
[0070]
FIG. 11 shows operation waveforms when information in the memory cell MC1 on the left side of the sense amplifier in FIG. 10 is read and rewritten. The difference from the fifth embodiment is that the transfer gates QTG5 and QTG6 are turned off after the equalizing signal EQL becomes Vss and the equalizing operation is completed, and the connected bit of the memory cell which does not perform reading is set. The point is that the operation of electrically separating the lines BL7 and BL8 from the bit lines BL5 and BL6 is performed.
[0071]
(Example 7)
FIG. 12 is a circuit diagram of a sense amplifier according to a seventh embodiment of the present invention. This embodiment also corresponds to a so-called shared sense amplifier system, similarly to the sixth embodiment. In contrast to the sixth embodiment in which the transfer gate selects a memory cell for reading / rewriting, in the present embodiment, a plurality of inverter circuits for rewriting are provided, and a memory cell for performing the reading / rewriting operation is provided. By operating only the connected rewriting inverter circuit, it corresponds to the shared sense amplifier system.
[0072]
Transfer gates QTG1, QTG2 and QTG3, QTG4 are provided at both ends of each of the bit lines BL3, BL4 in the sense amplifier section, and are connected to the bit lines BL1, BL2, BL5, BL6 in the cell array section via these. One set of rewrite inverter circuits is provided for each cell array, and drive line pairs SAP2, / SAN2 and SAP3, / SAN3 of each inverter circuit are provided for each inverter pair.
[0073]
The operation of the sense amplifier in this embodiment will be described with reference to FIG.
[0074]
FIG. 13 shows operation waveforms when information in the memory cell MC1 on the left side of the sense amplifier in FIG. 12 is read and rewritten. After the potential of the equalizing signal EQL becomes Vss and the equalizing operation is completed, the bit lines BL5 and BL6 of the cell array in which the read / rewrite operation is not performed are electrically separated by turning off the transfer gates QTG3 and QTG4. Thereafter, the potential of the selected word line WL1 is set to Vcc + α to read the information of the memory cell to the bit lines, and then the transfer gates QTG1 and QTG2 are turned off to turn off the bit lines BL1 and BL2 in the cell array section and the bit lines in the sense amplifier section. BL3 and BL4 are electrically separated.
[0075]
Next, the sense operation is performed by setting the potentials of the sense amplifier drive lines SAP1 and / SAN1 to Vcc and Vss, respectively. Rewriting is performed by setting the potentials of only the rewriting inverter circuit drive lines SAP2 and / SAN2 to Vcc-β and Vss + β (β ≧ (Vcc-Vss)). At this time, the potentials of SAP3 and / SAN3 are not changed.
[0076]
The present invention is not limited to the embodiments described above. The sense amplifier circuits of FIGS. 5, 8, 10, and 12 described in the embodiments are not necessarily limited to the memory cells as shown in FIG. 1, but may be ordinary memory cells in which a second terminal of a cell capacitor is connected to a plate. The present invention can be applied to a DRAM having a structure. In addition, the memory cell structure is not limited to FIG. 4 at all, and can be appropriately changed according to specifications. In addition, various modifications can be made without departing from the scope of the present invention.
[0077]
(Example 8)
In the sense amplifier (FIG. 5) according to the fourth embodiment described above, since the gates of the n-type and p-type transistors constituting the n-type and p-type sense amplifiers are connected, the conventional arrangement is used. In the method, in order to connect the gate of the n-type transistor and the gate of the p-type transistor, it is necessary to newly arrange two bit lines for gate connection in addition to the original bit lines as shown in FIG. As a result, the area of the sense amplifier increases at least only in the wiring width and the interval width of the bit lines as compared with the related art. In addition, when a bit line other than the bit line is used to connect the respective gates of the n-type transistor and the p-type transistor, a wiring layer which has been conventionally used cannot be used due to the configuration, so that a new wiring layer needs to be formed. However, this is not practical in terms of production cost and the like.
[0078]
As described above, when a sense amplifier having a circuit configuration as shown in FIG. 5 is installed by the conventional sense amplifier transistor arrangement method, the area required for installation is large. This is because the gates of the n-type transistor forming the n-type sense amplifier and the p-type transistor forming the p-type sense amplifier are connected.
[0079]
Therefore, in the present embodiment, when a sense amplifier having a circuit configuration as shown in FIG. 5 is installed, the width of the sense amplifier in a direction perpendicular to the bit line length direction is different from that of the general flip-flop type sense amplifier shown in FIG. It is intended to be almost the same width as when installed by the method.
[0080]
FIG. 16 is a schematic circuit diagram showing a transistor arrangement of a sense amplifier according to the eighth embodiment of the present invention. Although not shown in this figure, similarly to FIG. 5, the bit line pair BL1 ', BL2' of the sense amplifier unit is connected to the bit line pair BL1, BL2 of the cell array unit via transfer gates QTG1, QTG2. .
[0081]
Between BL1 'and BL2', n-type transistors Qn1 and Qn2 forming an n-type sense amplifier, p-type transistors Qp1 and Qp2 forming a p-type sense amplifier, and transfer gates QTG3 and QTG4 are arranged. The connection relationship of each transistor is the same as that of FIG. 5, but in this embodiment, Qn1 and Qn2 are arranged separately in the bit line direction, and QTG3 and QTG4 are arranged separately between these Qn1 and Qn2. Qp1 and Qp2 are arranged between QTG3 and QTG4.
[0082]
FIG. 17 is a layout layout diagram of the sense amplifier circuit shown in FIG. Two transfer gates QTG are arranged between sense amplifiers NSA formed of divided n-type transistors Qn, and a sense amplifier PSA formed of p-type transistors Qp is arranged therebetween.
[0083]
By performing such an arrangement, the number of bit lines connecting the respective regions (the n-well where Qp1 and Qp2 are formed, the p-well where Qn1 and QTG3 are formed, and the p-well where Qn2 and QTG4 are formed) is reduced. (Two bit lines and one wiring for connecting the gates of the p-type transistor and the n-type transistor). This makes it possible to reduce the chip area.
[0084]
FIG. 18 is another layout layout diagram of the sense amplifier circuit shown in FIG. 17 is the same as FIG. 17 except that the gate pattern of QTG is changed. By performing such an arrangement, similarly to the above-described arrangement, the number of bit lines connecting between the regions can be reduced, and the chip area can be reduced.
[0085]
(Example 9)
FIG. 19 is a schematic circuit diagram showing a transistor arrangement of a sense amplifier according to the ninth embodiment of the present invention. Although the actual connection relationship is the same as that of FIG. 16, in this embodiment, Qp1 and Qp2 are arranged separately in the bit line direction, and QTG3 and QTG4 are arranged separately between these Qp1 and Qp2. Qn1 and Qn2 are arranged between QTG3 and QTG4.
[0086]
FIG. 20 is a layout layout of the sense amplifier circuit shown in FIG. Two QTGs are arranged between the PSAs composed of the divided p-type transistors Qp, and an NSA composed of the n-type transistors Qn is arranged between them.
[0087]
By performing such an arrangement, as in the eighth embodiment, the number of bit lines connecting between the regions can be reduced, and the chip area can be reduced.
[0088]
FIG. 21 is another layout arrangement diagram of the sense amplifier circuit shown in FIG. 20 is the same as FIG. 20 except that the gate pattern of QTG is changed. By performing such an arrangement, similarly to the above-described arrangement, the number of bit lines connecting between the regions can be reduced, and the chip area can be reduced.
[0089]
(Example 10)
Next, an example of an element structure of a memory cell used in the present invention will be described with reference to FIGS. In the following figures, (a) is a plan view of the memory cell viewed from above, and (b) is a cross-sectional view taken along the line AA 'of (a).
[0090]
(Example 10-1)
As shown in FIG. 23, BL1 and BL2 each represent a bit line, and BL1 and BL2 form a bit line pair. SN indicates a streak node, and WL indicates a word line.
[0091]
The cell capacitor is formed below the bit line, one terminal PL is connected to the bit line above it, and the other terminal SN is connected to the diffusion layer (source) of the cell transistor. The diffusion layer forming the drain of the cell transistor is formed such that one end of the cell capacitor reaches the lower part of the bit line paired with the connected bit line, as shown in FIG. Connected to the bit line.
[0092]
With such a configuration, it is possible to realize a memory cell with an increased signal amount of 8F2 size.
[0093]
In the example shown in FIG. 24, the shape of the SN shown in FIG. 23 is a so-called crown type. In the example shown in FIG. 25, the shape of the SN in FIG. 23 is a so-called fin (wing) type.
[0094]
(Example 10-2)
As shown in FIG. 26, BL1 and BL2 each represent a bit line, and BL1 and BL2 form a bit line pair. SN indicates a streak node, and WL indicates a word line.
[0095]
The cell capacitor is formed below the bit line, one terminal PL is connected to the bit line above it, and the other terminal SN is connected to the diffusion layer (source) of the cell transistor. The drain of the cell transistor is connected to the first wiring layer via a direct contact, and the first wiring layer is connected to the bit line via the contact below the bit line paired with the bit line above the direct contact. Is done.
[0096]
With such a configuration, it is possible to realize an 8F2 size signal amount increasing memory cell.
[0097]
In the example shown in FIG. 27, the shape of the SN in the example of FIG. 26 is a so-called crown type. The example shown in FIG. 28 is a so-called fin (wing) type of SN shown in FIG.
[0098]
(Example 10-3)
As shown in FIG. 29, BL1 and BL2 each represent a bit line, and BL1 and BL2 form a bit line pair. SN indicates a streak node, and WL indicates a word line.
[0099]
The bit line and the drain of the cell transistor are connected via a first wiring layer to a contact and a direct contact. The cell capacitor is formed below the bit line, one terminal SN is connected to the diffusion layer (source) of the cell transistor, and the other terminal PL is connected to a T-shaped first wiring layer. The first wiring layer extends below a bit line paired with the bit line above the cell capacitor, and is connected to the bit line via a contact there. Further, as described above, it is also connected to the drain of the cell transistor via the direct contact.
[0100]
By adopting such a configuration, a memory cell with an increased signal amount of 8F2 size can be realized.
[0101]
In the example shown in FIG. 30, the shape of the SN in FIG. 29 is a so-called crown type. In the example of FIG. 31, the shape of the SN in the example of FIG. 29 is a so-called fin (wing) type.
[0102]
The present invention is not limited to the above-described embodiments, and can be implemented with various modifications without departing from the scope of the invention.
[0103]
【The invention's effect】
As described above, according to the sense amplifier and the sensing method of the present invention, it is possible to speed up the sensing time, cope with the reduction of the power supply voltage, and speed up the sensing operation at the time of the low power supply voltage operation. It is also possible to make the amplitude of the bit line potential in the sense amplifier different from the amplitude of the bit line potential in the cell array.
[Brief description of the drawings]
FIG. 1 is a circuit configuration diagram showing a memory cell of a semiconductor memory device according to a first embodiment.
FIG. 2 is a diagram for explaining a read / rewrite operation in the first embodiment.
FIG. 3 is a circuit configuration diagram of a memory cell and a memory cell array according to a second embodiment.
FIG. 4 is a diagram showing an element structure of a memory cell according to a third embodiment.
FIG. 5 is a circuit configuration diagram of a sense amplifier and a memory cell according to a fourth embodiment.
FIG. 6 is a diagram illustrating an operation of a sense amplifier according to a fourth embodiment.
FIG. 7 is a view showing another operation based on the operation waveform of FIG. 6;
FIG. 8 is a circuit diagram of a sense amplifier according to a fifth embodiment.
FIG. 9 is a diagram for explaining the operation of the sense amplifier in the fifth embodiment.
FIG. 10 is a circuit configuration diagram of a sense amplifier according to a sixth embodiment.
FIG. 11 is a diagram for explaining the operation of the sense amplifier in the sixth embodiment.
FIG. 12 is a circuit configuration diagram of a sense amplifier according to a seventh embodiment.
FIG. 13 is a diagram for explaining the operation of the sense amplifier in the seventh embodiment.
FIG. 14 is a diagram showing a conventional memory cell configuration and a read / rewrite sequence.
FIG. 15 is a circuit diagram showing a conventional flip-flop type sense amplifier.
FIG. 16 is a circuit diagram showing a transistor arrangement of a sense amplifier according to an eighth embodiment.
FIG. 17 is a layout layout diagram of the sense amplifier shown in FIG. 16;
18 is another layout diagram of the sense amplifier shown in FIG.
FIG. 19 is a circuit diagram showing a transistor arrangement of a sense amplifier according to a ninth embodiment;
20 is a layout diagram of the sense amplifier shown in FIG. 19;
21 is another layout diagram of the sense amplifier shown in FIG.
FIG. 22 is a general layout layout of a sense amplifier according to a fourth embodiment.
FIGS. 23A and 23B are a plan view and a sectional view showing an element structure of a memory cell according to a tenth embodiment.
FIGS. 24A and 24B are a plan view and a sectional view showing an element structure of a memory cell according to a tenth embodiment.
FIG. 25 is a plan view and a cross-sectional view showing an element structure of a memory cell according to a tenth embodiment.
FIGS. 26A and 26B are a plan view and a sectional view showing an element structure of a memory cell according to a tenth embodiment.
FIGS. 27A and 27B are a plan view and a sectional view showing an element structure of a memory cell according to a tenth embodiment.
FIG. 28 is a plan view and a cross-sectional view showing an element structure of a memory cell according to a tenth embodiment.
FIG. 29 is a plan view and a cross-sectional view showing an element structure of a memory cell according to a tenth embodiment.
FIGS. 30A and 30B are a plan view and a sectional view showing an element structure of a memory cell according to a tenth embodiment.
FIGS. 31A and 31B are a plan view and a sectional view showing an element structure of a memory cell according to a tenth embodiment.
[Explanation of symbols]
1: Cell array
2. Sense amplifier circuit
MC: memory cell
QM: Cell transistor
CM: Cell capacitor
PSA: sense amplifier consisting of p-type transistors
NSA: Sense amplifier composed of n-type transistors
BL: bit line
WL: Word line
QTG: Transfer gate
Qn: n-type transistor constituting NSA
Qp: p-type transistor constituting PSA
VG ... gate
SAP: p-type sense amplifier drive line
/ SAN: n-type sense amplifier drive line
φT, φS ... clock
EQL: Equalize signal
INV inverter circuit

Claims

A memory cell array in which a plurality of bit line pairs and a plurality of word lines are arranged to cross each other, and a memory cell is provided at each of these intersections;
A sense comprising a first bit line connected to one of the bit line pairs via a first transfer gate and a second bit line connected to the other of the bit line pair via a second transfer gate. An amplifier side bit line pair,
The drains of the first p-type transistor and the first n-type transistor which are arranged between the pair of sense amplifier-side bit lines and whose gates are commonly connected are connected to the first bit line, and the gates are commonly connected. The drains of the second p-type transistor and the second n-type transistor are connected to a second bit line, and the sources of the first and second p-type transistors are connected to a first sense amplifier drive line. , The sources of the first and second n-type transistors are connected to a second sense amplifier drive line, and the gate of the first p-type transistor is connected to a second bit line via a third transfer gate. A flip-flop type sense amplifier circuit in which a gate of a second p-type transistor is connected to a first bit line via a fourth transfer gate;
With
The sense amplifier circuit stores read data in a common connection gate of a first p-type and n-type transistor and a common connection gate of a second p-type and n-type transistor when reading data from the memory cell. And a second activation for restoring read data to the memory cell.
The third and fourth transfer gates are turned on at the time of the first activation of the sense amplifier circuit, and are turned off at the time of the second activation of the sense amplifier circuit;
A semiconductor memory device characterized by the above-mentioned.

A memory cell array in which a plurality of bit line pairs and a plurality of word lines are arranged to cross each other, and a memory cell is provided at each of these intersections;
A sense comprising a first bit line connected to one of the bit line pairs via a first transfer gate and a second bit line connected to the other of the bit line pair via a second transfer gate. An amplifier side bit line pair,
The drains of the first p-type transistor and the first n-type transistor which are arranged between the pair of sense amplifier-side bit lines and whose gates are commonly connected are connected to the first bit line, and the gates are commonly connected. The drains of the second p-type transistor and the second n-type transistor are connected to a second bit line, and the sources of the first and second p-type transistors are connected to a first sense amplifier drive line. , The sources of the first and second n-type transistors are connected to a second sense amplifier drive line, and the gate of the first p-type transistor is connected to a second bit line via a third transfer gate. A flip-flop type sense amplifier circuit in which a gate of a second p-type transistor is connected to a first bit line via a fourth transfer gate;
With
A first n-type transistor and a second n-type transistor are arranged separately in the bit line direction, and a third transfer gate and a fourth transfer gate are connected between the first and second n-type transistors by a bit line. A semiconductor memory device in which the first and second p-type transistors are arranged between the third and fourth transfer gates .
The sense amplifier circuit stores read data in a common connection gate of a first p-type and n-type transistor and a common connection gate of a second p-type and n-type transistor when reading data from the memory cell. And a second activation for restoring read data to the memory cell.
The third and fourth transfer gates are turned on at the time of the first activation of the sense amplifier circuit, and are turned off at the time of the second activation of the sense amplifier circuit;
A semiconductor memory device characterized by the above-mentioned.

A memory cell array in which a plurality of bit line pairs and a plurality of word lines are arranged to cross each other, and a memory cell is provided at each of these intersections;
A sense comprising a first bit line connected to one of the bit line pairs via a first transfer gate and a second bit line connected to the other of the bit line pair via a second transfer gate. An amplifier side bit line pair,
The drains of the first p-type transistor and the first n-type transistor which are arranged between the pair of sense amplifier-side bit lines and whose gates are commonly connected are connected to the first bit line, and the gates are commonly connected. The drains of the second p-type transistor and the second n-type transistor are connected to a second bit line, and the sources of the first and second p-type transistors are connected to a first sense amplifier drive line. , The sources of the first and second n-type transistors are connected to a second sense amplifier drive line, and the gate of the first p-type transistor is connected to a second bit line via a third transfer gate. A flip-flop type sense amplifier circuit in which a gate of a second p-type transistor is connected to a first bit line via a fourth transfer gate;
With
A first p-type transistor and a second p-type transistor are separately arranged in the bit line direction, and a third transfer gate and a fourth transfer gate are connected between the first and second p-type transistors by a bit line. A semiconductor memory device in which the first and second n-type transistors are arranged between the third and fourth transfer gates .
The sense amplifier circuit stores read data in a common connection gate of a first p-type and n-type transistor and a common connection gate of a second p-type and n-type transistor when reading data from the memory cell. And a second activation for restoring read data to the memory cell.
The third and fourth transfer gates are turned on at the time of the first activation of the sense amplifier circuit, and are turned off at the time of the second activation of the sense amplifier circuit;
A semiconductor memory device characterized by the above-mentioned.

A plurality of bit line pairs and a plurality of word lines are arranged so as to intersect, and one intersection and one transistor are formed at these intersections. The gate of the transistor is connected to the word line, and the drain forms a pair. A memory cell array provided with a memory cell connected to one of the bit lines, having a source connected to a first terminal of the capacitor, and a second terminal of the capacitor connected to the other of the paired bit lines; ,
A sense comprising a first bit line connected to one of the bit line pairs via a first transfer gate and a second bit line connected to the other of the bit line pair via a second transfer gate. An amplifier side bit line pair,
A second p-type and n-type transistor, which is disposed between the sense amplifier side bit line pairs and whose gates are commonly connected, is connected to the first bit line and whose gates are commonly connected. Each drain of the p-type and n-type transistors is connected to the second bit line, each source of the first and second p-type transistors is connected to the first sense amplifier drive line, and the first and second n-type transistors are connected. Each source of the p-type transistor is connected to the second sense amplifier drive line, the gate of the first p-type transistor is connected to the second bit line via the third transfer gate, and the A flip-flop type sense amplifier circuit having a configuration in which a gate is connected to a first bit line via a fourth transfer gate;
With
The sense amplifier circuit stores read data in a common connection gate of a first p-type and n-type transistor and a common connection gate of a second p-type and n-type transistor when reading data from the memory cell. And a second activation for restoring read data to the memory cell.
The third and fourth transfer gates are turned on at the time of the first activation of the sense amplifier circuit, and are turned off at the time of the second activation of the sense amplifier circuit;
A semiconductor memory device characterized by the above-mentioned.

The first and second transfer gates are off when the sense amplifier circuit is activated for the first time, and the first and second transfer gates are on when the sense amplifier circuit is activated for the second time. The semiconductor memory device according to claim 1.

5. The semiconductor memory device according to claim 1, wherein said sense amplifier side bit line pair is precharged between a first activation and a second activation of said sense amplifier circuit. .