JP3556560B2 - Spread spectrum signal receiver - Google Patents

Description

【０００５】
で与えられ、時間波形は次式（２）で与えられる。
【０００６】
【数２】

【０００７】
ただし、ｘ（０）＝１である。Ｘ_ｒｃ（ｆ）は送受のフィルタに割り振ることが可能である。すなわち、送受信器にそれぞれ、
【０００８】
【数３】

【０００９】
の特性を持つフィルタを割り当てることが可能であり、これをルートロールオフフィルタという。ルートロールオフフィルタのインパルス応答は、下記式（３）
【００１０】
【数４】

となる。
【００１１】
いま、Ｔ＝１，β＝０．２２として、上記式（２）と（３）をプロットしたものを図１８に示す。また、ｔを０．２５おきにルートロールオフ波形の値を求めたものを図１９に示す。これが、４倍オーバーサンプルに対応するルートロールオフフィルタの係数となる。
【００１２】
通常は、４倍オーバーサンプリングされた信号には、この４倍オーバーサンプリングに対応するタップ係数をもつルートロールオフフィルタを用い、１／４チップの時間分解能をもつ信号を生成する。かかる信号は、そのまま逆拡散器１１に送られ逆拡散される。逆拡散器１１は、１／４チップの精度で位相調整することが可能であり、ＤＬＬ９で最適な位相調整された場合、受信信号とローカルの拡散符号の位相を最悪でも１／８に抑えることが可能となる。
【００１３】
同様に２倍オーバーサンプリングを行なった場合は、受信信号とローカルの拡散符号の相対位相は１／２チップの精度で位相調整することが可能であり、ＤＬＬ９で最適な位相調整された場合でも、最悪で１／４チップの位相差が生じることになる。
【００１４】
受信信号に対してアナログ的に理想的なフィルタリングがされたとすると、（送信側にロールオフフィルタ７を持つ場合も、送受信両側にルートロールオフフィルタ７を持つ場合も）受信波形はロールオフ波形になる。いま、孤立波（図１８のロールオフ波形）が受信された場合、サンプリング点と信号ピークの位相差に対する減衰量は図２０に示す表の様になる。
【００１５】
一般的には、４倍オーバーサンプリングされた信号の最悪の場合の減衰量は０．２３（ｄＢ）であり、２倍オーバーサンプリングされた信号の最悪の場合の減衰量は０．９４（ｄＢ）となる。このように、受信信号とローカルの拡散符号の位相がずれると、逆拡散信号に電力損失が生じる。さらにこれと同時に、理想的には直交した関係にある他ユーザの信号からも干渉を受けることとなり、通信品質が劣化する原因となる。
【００１６】
【発明が解決しようとする課題】
一般には１チップ長の１／Ｎの時間分離能を持つ信号を得るには、チップレートのＮ倍のクロックでサンプリングを行なう必要がある。
しかしながら、チップレートは高速化の傾向にあり、それに応じてサンプリング周波数を高くすることは、ハードウェアの規模、消費電力などの増大を招くため、望ましくない。例えば、１９９８年から日本でサービスされているチップレートが１．２２８８（Ｍチップ／秒）なのに対し、２００１年からサービスが予定されているチップレートでは３．８４（Ｍチップ／秒）と３倍以上になっている。将来的にはさらに高速な十数Ｍチップ／秒のシステムも検討されている。そこで、オーバーサンプル数をあまり上げずに、高い時間分解能を持つ方式が望まれていた。
【００１７】
特開平１１−４１１４１号公報［スペクトル拡散信号受信方法およびスペクトル拡散信号受信装置］では、低いサンプリング周波数でサンプルした信号を用いて、高い位相精度を提供するために、複数のタイミングで逆拡散を行ない、その相関値（または電力）から中間の位相の相関値（または電力）を補間するものが開示されている。該特開平１１−４１１４１号公報に記載の方法では、サンプリング周波数を低くすることは可能である。しかしながら、サンプル点の中間の位相の相関値を得るために、複数の位相の相関値を必要とするため、複数の相関器が必要となるという欠点がある。
【００１８】
本発明は、前記の問題点を解消するためになされたものであって、チップレートの２倍のクロックでサンプリングを行なった信号から、１／４チップの時間分解能をもつ信号や４倍オーバーサンプリングを行なった信号から１／８チップの時間分解能をもつ信号等を生成する方法を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明では、上記の目的を達成するために、次の構成を有する。
本発明の第１の要旨は、直接拡散によるスペクトル拡散された信号を受信復調するスペクトル拡散通信受信機において、受信信号をチップレートのＮ₁／Ｎ₂倍のクロックでサンプリングするアナログ−デジタル変換器と、アナログ−デジタル変換器から出力された信号をそれぞれ入力信号とし、かつ、並列に設けられた、チップレートのＮ₁／Ｎ₂倍のクロックに対応するＮ₂個のルートロールオフフィルタと、Ｎ₂個のルートロールオフフィルタの出力を並直列変換してチップレートのＮ ₁ 倍のクロックの信号を出力する並直列変換器と、並直列変換器の出力に対して拡散符号の位相の位相状態を示す位相制御信号を出力する同期保持部と、同期保持部からの位相制御信号に基づいて拡散符号の位相を制御するための拡散符号制御信号を生成する位相制御部と、拡散符号制御信号に基づいて拡散符号を生成する拡散符号生成部と、を具備することを特徴とするスペクトル拡散信号受信機にある。
【００２０】
本発明の第２の要旨は、第１の要旨において、Ｎ_２＝２であり、第１のルートロールオフフィルタの係数は、チップレートのＮ_１倍のクロックに対応するルートロールオフフィルタ係数を位相差順に従って交互に２分割した第１、第２係数群のうちの第１係数群とし、第２のルートロールオフフィルタの係数は、第２係数群とすることを特徴とするスペクトル拡散信号受信機にある。
【００２１】
本発明の第３の要旨は、第１の要旨において、Ｎ_２＝３であり、第１のルートロールオフフィルタの係数は、チップレートのＮ_１倍のクロックに対応するルートロールオフフィルタ係数を位相差順に従って２位相差離散間隔毎に３分割した第１、第２、及び第３係数群のうちの第１係数群とし、第２のルートロールオフフィルタの係数は、第２係数群とし、第３のルートロールオフフィルタの係数は、第３係数群とすることを特徴とするスペクトル拡散信号受信機にある。
【００２２】
本発明の第４の要旨は、第１の要旨において、位相制御部は拡散符号制御信号によりＮ_２／Ｎ_１チップ単位で拡散符号の位相を制御することを特徴とするスペクトル拡散受信機にある。
【００２３】
本発明の第５の要旨は、直接拡散によるスペクトル拡散された信号を受信復調するスペクトル拡散信号受信機において、受信信号をチップレートのＮ_１／Ｎ_２倍のクロックでサンプリングするアナログ−デジタル変換器と、アナログ−デジタル変換器から出力された信号を入力信号とする、チップレートのＮ_１／Ｎ_２倍のクロックに対応するＮ_２個のルートロールオフフィルタと、Ｎ_２個のルートロールオフフィルタ出力のうち１つを選択して出力するセレクタと、セレクタの出力に対して拡散符号の位相を調整するための位相制御信号を出力する同期保持部と、同期保持部からの位相制御信号に基づいて拡散符号の位相を制御するための拡散符号制御信号、及びセレクタを制御するセレクタ制御信号を生成する位相制御部と、拡散符号制御信号に基づいて拡散符号を生成する拡散符号生成部と、を具備することを特徴とするスペクトル拡散信号受信機にある。
【００２４】
本発明の第６の要旨は、第５の要旨において、Ｎ_２＝２であり、第１のルートロールオフフィルタの係数はチップレートのＮ_１倍のクロックに対応するルートロールオフフィルタ係数を位相差順に従って交互に２分割した第１、第２係数群のうちの第１係数群とし、第２のルートロールオフフィルタの係数は第２係数群とすることを特徴とするスペクトル拡散受信機にある。
【００２５】
本発明の第７の要旨は、第５の要旨において、Ｎ_２＝３であり、第１のルートロールオフフィルタの係数はチップレートのＮ_１倍のクロックに対応するルートロールオフフィルタ係数を位相差順に従って２位相差離散間隔毎に３分割した第１、第２、及び第３係数群のうちの第１係数群とし、第２のルートロールオフフィルタの係数は、第２係数群とし、第３のルートロールオフフィルタの係数は、第３係数群とすることを特徴とするスペクトル拡散受信機にある。
【００２６】
本発明の第８の要旨は、第５の要旨において、位相制御部はセレクタ制御信号により１／Ｎ_１チップ単位の位相制御を行い、拡散符号制御信号によりＮ_２／Ｎ_１チップ単位で拡散符号の位相制御を行うことを特徴とするスペクトル拡散受信機にある。
【００２７】
本発明の第９の要旨は、直接拡散によるスペクトル拡散された信号を受信復調するスペクトル拡散信号受信機において、受信信号をチップレートのＮ_１／Ｎ_２倍のクロックでサンプリングするアナログ−デジタル変換器と、アナログ−デジタル変換器から出力された信号を入力信号とする、チップレートのＮ_１／Ｎ_２倍のクロックに対応するルートロールオフフィルタと、ルートロールオフフィルタの出力を平均化する１又は複数の平均化フィルタと、ルートロールオフフィルタの出力と前記平均化フィルタの出力のうち１つを選択して出力するセレクタと、セレクタの出力に対して、拡散符号の位相を調整するための位相制御信号を出力する同期保持部と、同期保持部からの位相制御信号に基づいて拡散符号の位相制御を指示する拡散符号制御信号、及びセレクタの切換制御を指示するセレクタ制御信号を生成する位相制御部と、拡散符号制御信号に基づいて拡散符号を生成する拡散符号生成部と、を具備することを特徴とするスペクトル拡散信号受信機にある。
【００２８】
本発明の第１０の要旨は、第９の要旨において、Ｎ_１＞２、Ｎ_２＝２となる整数であり、平均化フィルタはＫ（１＋Ｄ）となる伝達関数を持つフィルタであることを特徴とするスペクトル拡散信号受信機にある。ただし、Ｄは遅延、Ｋは係数を意味する。
【００２９】
本発明の第１１の要旨は、第９の要旨において、Ｎ_１＞３、Ｎ_２＝３となる整数であり、平均化フィルタは（Ｋ１＋Ｋ２Ｄ）となる伝達関数を持つフィルタと、（Ｋ２＋Ｋ１Ｄ）となる伝達関数を持つフィルタとを有することを特徴とするスペクトル拡散信号受信機。ただし、Ｄは遅延、Ｋ１，Ｋ２は係数を意味する。
【００３０】
本発明の第１２の要旨は、第９の要旨において、Ｎ_１＞４、Ｎ_２＝４となる整数であり、平均化フィルタは（Ｋ１＋Ｋ２Ｄ）となる伝達関数を持つフィルタと、Ｋ（１＋Ｄ）となる伝達関数を持つフィルタと、（Ｋ２＋Ｋ１Ｄ）となる伝達関数を持つフィルタを有することを特徴とするスペクトル拡散信号受信機。ただし、Ｄは遅延を、Ｋ、Ｋ１、及びＫ２は係数を、それぞれ意味する。
【００３１】
本発明の第１３の要旨は、第９の要旨において、位相制御部はセレクタ制御信号により１／Ｎ_１チップ単位の位相制御を行い、拡散符号制御信号によりＮ_２／Ｎ_１チップ単位で拡散符号の位相を制御することを特徴とするスペクトル拡散信号受信機にある。
【００３２】
本発明の第１４の要旨は、第９の要旨において、位相制御部はセレクタ制御信号により１／Ｎ_２チップ単位の位相制御を行い、拡散符号制御信号によりＮ_２／Ｎ_１チップ単位で拡散符号の位相を制御することを特徴とするスペクトル拡散信号受信機にある。
【００３３】
本発明の第１５の要旨は、直接拡散によるスペクトル拡散された信号を受信復調するスペクトル拡散信号受信機において、受信信号をチップレートのＮ倍のクロックでサンプリングするアナログ−デジタル変換器と、チップレートのＮ倍のクロックに対応するルートロールオフフィルタと、ルートロールオフフィルタ出力を平均化する係数可変の平均化フィルタと、平均化フィルタ出力に対して拡散符号の位相を調整するための位相制御信号を出力する同期保持部と、同期保持部からの位相制御信号に基づいて、拡散符号の位相を制御するための拡散符号制御信号および平均化フィルタの係数を制御するフィルタ制御信号を生成する位相制御部と、拡散符号制御信号に基づいて拡散符号を生成する拡散符号生成部と、を具備することを特徴とするスペクトル拡散通信受信機にある。
【００３４】
本発明の第１６の要旨は、第１５の要旨において、平均化フィルタは（Ｋ１＋Ｋ２Ｄ）なる伝達関数をもち、Ｋ１およびＫ２がフィルタ制御信号によって変化されることを特徴とするスペクトル拡散信号受信機にある。
【００３５】
本発明の第１７の要旨は、第１５の要旨において、位相制御部はフィルタ制御信号により１／Ｎチップ以内の位相制御を行い、拡散符号制御信号により１／Ｎチップ単位で拡散符号の位相を制御することを特徴とするスペクトル拡散受信機にある。
【００３６】
上記本発明の要旨によれば、チップレートの２倍のクロックでサンプリングを行なった信号から、１／４チップの時間分解能をもつ信号を生成すること、及び４倍オーバーサンプリングを行なった信号から１／８チップの時間分解能をもつ信号を生成することも可能となる。
上記構成では、特開平１１−４１１４１号公報の技術内容と異なり、逆拡散を行なう前の段階で信号の時間分解能を上げる処理を行なっているため、余分な回路の追加が抑えられる。
【００３７】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を詳細に説明する。尚、同一構成には同一符号を付して説明を省略する。
本実施形態での位相分解能向上手段としては、大きく分けて以下の２通りの実現手段がある。
（１）複数の異なるタップ係数を持つルートロールオフフィルタを用いる場合。
（２）２倍オーバーサンプルに対応するルートロールオフフィルタを通過させた後に、この信号と１／４チップずれた信号を生成し、ＤＬＬ９で両者を切替える制御を行なうことにより、１／４チップ精度のパス位相を検出し、１／４チップ精度の位相に対応した逆拡散を行なう場合。以下、より具体的に説明する。
【００３８】
本発明の第１の実施形態では、上記（１）に示した複数の異なるタップ係数を持つルートロールオフフィルタを用いる場合について説明する。
一般に、ルートロールオフフィルタの係数は、サンプリング周波数によって異なる。すなわち、オーバーサンプル数が［４］でタップ数が［３３］なら図１９に示す係数を持ち、オーバーサンプル数が［２］でタップ数が［１７］なら図１の様な係数を持つフィルタを用いる。また、オーバーサンプル数が同じく［２］でも、タップ数を［１６］として、図２に示す係数を持つフィルタの位相（図１と０．２５の位相差）を構成することも可能である。尚、ルートロールオフファクタはすべて等しくβ＝０．２２としている。
【００３９】
図３は、本実施形態に係るルートロールオフフィルタを用いたスペクトル拡散信号受信機の概略ブロック図を示している。図３の構成では、図１７のルートロールオフフィルタ７に替えて、図１の表に示す係数を持つルートロールオフフィルタ７ａと図２の係数を持つルートロールオフフィルタ７ｂを並列に設け、更にルートロールオフフィルタ７ａ、７ｂの出力信号Ｓ１，Ｓ２を並直列変換する並直列変換器１３を設け、並直列変換器１３から出力される信号をＤＤＬ９及び逆拡散機１１に入力する構成としている。
【００４０】
受信信号の同相成分と直交成分が、一旦Ａ／Ｄ変換器５にて２倍（［Ｎ１／Ｎ２］＝４／２倍）オーバーサンプルのデジタル信号に変換された後で、ルートロールオフフィルタ７ａ、７ｂを並列に用いると、ルートロールオフフィルタ７ａを通った信号Ｓ１とルートロールオフフィルタ７ｂを通った信号Ｓ２は互いに「１／２」サンプルずれた位相の信号となる。これを並直列変換器１３により並直列変換することにより、２倍オーバーサンプルのＡ／Ｄ変換を行なった信号から、チップクロックの４倍（［Ｎ１］倍）クロックの信号を生成することができる。
並直列変換器１３から出力された４倍クロックの信号は、ＤＬＬ９と逆拡散器１１入力され、ＤＬＬ９で受信位相の１／４精度で同期追従処理がなされ、その１／４精度に基づく拡散符号の位相制御信号により逆拡散器１１のローカルの拡散符号を制御しながら逆拡散信号が生成される。
【００４１】
図４は、図２の受信機の変形例であって、並直列変換器１３に変わってセレクタ１５を設け、ＤＬＬ９からの制御信号によりセレクタ１５内の切換えを可能とした場合を示している。また、上記ＤＬＬ９、逆拡散器１１についても詳細なブロック図を示している。
図４では、ルートロールオフフィルタ７ａ、７ｂの出力側にセレクタ回路１５と、直列に設けた２個の［Ｔ／２］遅延器１９ａ，１９ｂと、該２個の［Ｔ／２］遅延器１９ａ，１９ｂの入出力側に設けた乗算器１７ａ，１７ｂ，１７ｃと、該乗算器１７ａ，１７ｂ，１７ｃの出力側に各々設けた積分ダンプフィルタ２１ａ，２１ｂ，２１ｃと、該積分ダンプフィルタ２１ａ，２１ｃの出力側に各々設けた絶対値検出器２３ａ，２３ｃと、該積分値検出器２３ａ，２３ｃの出力結果を加算する加算器２５と、該加算器２５の出力結果を判定処理するループフィルタ２７と、位相制御部２９と、クロック発生器３１と、拡散符号発生器３３とを設けている。
【００４２】
セレクタ１５からの信号が、［Ｔ／２］遅延器１９ａにより遅延され、乗算器１７ｂにて拡散符号発生器３３からの拡散符号を乗算された後に整合フィルタである積分ダンプフィルタ２１ｂを介して逆拡散した復調シンボルが得られる。係る構成が図３の逆拡散器１１に相当する。
【００４３】
一方、前記乗算器１７ａ、積分ダンプフィルタ２１ａ及び絶対値検出器２３ａが、Ｔ／２進み位相系の相関部を構成しており、セレクタ１５からの信号が乗算器１７ａにて拡散符号生成器３３から出力される拡散符号と乗積され、積分ダンプフィルタ２１ａを介して進み位相の復調シンボルを得て、更に絶対値検出器２３ａによりその復調シンボルの絶対値を求めて加算器２５に送られる。
【００４４】
また、同様に乗算器１７ｃ、積分ダンプフィルタ２１ｃ及び絶対値検出器２３ｃが、Ｔ／２遅れ位相系の相関部を構成しており、セレクタ１５からの信号が２個のＴ／２遅延器１９ａ，１９ｂにより遅延された後に、乗算器１７ｃにて拡散符号生成器３３からの１／２チップ単位遅れた拡散符号と乗積され、積分ダンプフィルタ２１ｃを介して遅れ位相の復調シンボルを得て、更に絶対値検出器２３ｃを介して加算器２５に送られる。尚、加算器２５で行う両相関部出力の比較処理は、前記のように絶対値に変わって電力でもよく、比較可能なパラメータであればよい。
【００４５】
ループフィルタ２７では、加算器２５から差分値の極性（大小）に基づいて出力された、例えば１ビット信号を一定区間に渡って図示しない積分器により積分し、その積分結果を閾値処理する等により位相制御信号ｘを生成し、位相制御部２９に出力する。位相制御部２９では、入力した位相制御信号ｘに基づいて、加算器２５での差分値が［０］となるようにクロック発生器３１を制御するクロック制御信号ｘｃ、及び／又はセレクタ１５を制御するセレクタ制御信号ｘｓを出力する。すなわち、ループフィルタ２７の出力信号により、位相制御部２９を介して拡散符号発生器３３のクロック位相とセレクタ１５の切換制御が行なわれる。尚、ループフィルタ２７は、受信信号とローカルの拡散信号の位相ずれを示す信号を生成できるものであればよい。
い。
前記拡散符号発生器３３では、１／２チップ単位の位相制御ができるものとし、１／４チップ単位の位相制御はセレクタ１５の切換制御により行なうことができる。よって、拡散符号発生器３３とセレクタ１５を制御することにより、１／４チップ単位の位相制御ができ、精度のよい同期追従が可能となる。
【００４６】
以上説明したように、要求される時間分解能に対して、サンプリング周波数を低く抑えることにより、Ａ／Ｄ変換器５の簡単化、および省消費電力化が可能となり、また以降のデジタル信号のクロック３１を低く抑えることが可能とるため、デジタル信号処理部においても、装置の簡単化、および省消費電力化が達成される。
【００４７】
上記した図３の構成によりＡ／Ｄ変換を低いサンプリングレートで可能となるが、更にルートロールオフフィルタの数を減らし、又並直列変換後も２倍クロックの信号とする場合について以下に説明する。
本発明の第２の実施形態では、上記（２）で示した場合として、２倍オーバーサンプルの信号のまま図１の係数を持つルートロールオフフィルタ７ａを通過させ、逆拡散を行なうＤＬＬで１／４チップ単位の位相調整を行なう場合について説明する。
【００４８】
図５は、図１に示す係数から図２の示す係数に近似させた結果を示している。図５に示すように係数を１／２チップ分ずらして和を求めることで、ある程度係数の近似ができることがわかる。このように図１の係数から図２の係数が簡単に近似できるということは、図１の係数を持つフィルタを通過した信号から、図２の係数を持つフィルタを通過した信号を生成できるということである。具体的には、図６に示すように遅延器３５の入出力信号を加算器３７で加算し、更に乗積器３９にて係数０．５５５を乗積するトランスパーサルフィルタ４１を適用できる。
【００４９】
図１の係数を持つルートロールオフフィルタ７ａと図６のトランスパーサルフィルタ４１を用い、ＤＬＬ部で１／４チップ単位の位相調整を行う構成を図７に示す。
ルートロールオフフィルタ７ａの出力Ｓ１そのままと、図６のトランスパーサルフィルタ４１を通してルートロールオフフィルタ７ａの出力Ｓ１を平均化したものとをセレクタ１５の入力とし、ＤＬＬの制御でルートロールオフフィルタ７ａ出力Ｓ１とトランスパーサルフィルタ４１の出力を切替える。２つの入力信号は近似的に１／４チップの位相差があるので、ＤＬＬの制御として１／２チップ精度のクロック発生器３１と、このセレクタ１５の制御を組合せることにより１／４チップ精度で入力信号との相関を求めることができる。
【００５０】
以上の構成のように、第１の実施形態に較べてルートロールオフフィルタを少なくし、減らしたルートロールオフフィルタの変わりに簡単な構成のトランスパーサルフィルタ４１を用いることで、上記と同様の効果を得ることができる。
【００５１】
次に、上記実施の形態に変更を加えたその他の実施形態について説明する。
図８は、本発明の第３の実施形態の受信機の概略ブロック図である。
本実施の形態では、ルートロールオフフィルタ出力までは上記構成と同一であり、図１７に対してサンプリング周波数を４倍から２倍に低減している。
ルートロールオフフィルタ７の出力に対してＫ（１＋Ｄ）なる伝達関数を持つ平均化フィルタ４３を通過させており、近似的に１／４チップ相当の遅延を与えている。
セレクタ部１５では、ルートロールオフフィルタ１７の出力と平均化フィルタ４３の出力を選択しており、これによって１／４チップの遅延の調整が可能になる。
【００５２】
前記ＤＬＬ９においてループフィルタ２７（図７）の位相制御信号ｘに基づいて位相制御部２９（図７）から出力されるセレクタ制御信号ｘｓによりセレクタ１５の切換制御がなされて１／４チップ位相制御が可能となり、また同じく位相制御部２９から出力されるクロック制御信号ｘｃにより拡散符号発生器３３（逆拡散部１１）のローカル信号の位相制御がなされて１／２チップ精度位相制御が可能となっている。
【００５３】
位相制御部２９にて行われる位相制御信号ｘからセレクタ制御信号ｘｓとクロック制御信号ｘｃの生成内容は、以下の制御ルールに基づいて各制御信号ｘｓ，ｘｃを生成する。尚、セレクタ１５は［０］の時には、ルートロールオフフィルタ１７の出力をＤＬＬ９に入力し、［１］の時には平均化フィルタ４３の出力をＤＬＬ９に入力するものとする。
【００５４】
（ａ）位相制御信号ｘ＝０の場合：セレクタ１５及び逆拡散部１１のローカル信号は、現状を維持する。
（ｂ）位相制御信号ｘ＝＋１／４の場合：セレクタ１５の状態が［０］なら［１］に切り換える。セレクタ１５の状態が［１］なら［０］にして、逆拡散部１１のローカル信号を１／２チップ進ませる。
【００５５】
（ｃ）位相制御信号ｘ＝−１／４の場合：セレクタ１５の状態が［１］なら［０］にする。セレクタ１５の状態が［０］なら［１］にして、逆拡散部１１のローカル信号を１／２チップ遅らせる。
（ｄ）位相制御信号ｘ＝＋１／２の場合：逆拡散部１１のローカル信号を１／２チップ進ませる。
【００５６】
（ｅ）位相制御信号ｘ＝−１／２の場合：逆拡散部１１のローカル信号を１／２チップ遅らせる。
（ｆ）位相制御信号ｘ＝＋３／４の場合：セレクタ１５の状態が［０］なら［１］に切り換える。セレクタ１５の状態が［１］なら［０］にして、逆拡散部１１のローカル信号を１チップ進ませる。
【００５７】
（ｇ）位相制御信号ｘ＝−３／４の場合：セレクタ１５の状態が［１］なら［０］に切り換える。セレクタ１５の状態が［０］なら［１］にして、逆拡散部１１のローカル信号を１チップ遅らせる。
（ｈ）位相制御信号ｘ＝＋１の場合：逆拡散部１１のローカル信号を１チップ進ませる。（ｉ）位相制御信号ｘ＝−１の場合：逆拡散部１１のローカル信号を１チップ遅らせる。
【００５８】
図９は、第４の実施の形態の受信機の概略ブロック図であり、前記第３の実施の形態よりも細かい位相精度を持つ場合である。
すなわち、ルートロールオフフィルタ１７の出力に対して近似的に１／４チップ相当の遅延をあたえるＫ（１＋Ｄ）の伝達関数を持つフィルタ４３だけでなく、１／８チップの遅延を与える（Ｋ１＋Ｋ２Ｄ）のフィルタ４７および、３／８チップの遅延を与える（Ｋ２＋Ｋ１Ｄ）のフィルタ４９を用い、ルートロールオフフィルタ１７の出力を平均化するこれらのフィルタ４３、４７、４９をもセレクタ１５ｂにより切替え可能とすることで、１／８チップ精度でＤＬＬ９の制御が可能になる。
【００５９】
図１０は、第５の実施の形態の受信機の概略ブロック図であり、前記第４の実施の形態よりもさらに細かい位相精度を持つ場合を示している。
本実施形態では、前記第３、第４の実施の形態に示した様にセレクタ１５でフィルタを選択するのではなく、セレクタ制御信号ｘｓ１，ｘｓ２でフィルタ係数Ｋ１，Ｋ２を直接制御する選択手段１５ｃとして、ＤＬＬ９と逆拡散器１１の前段に設けるものである。
【００６０】
選択手段１５ｃは、遅延器５１とフィルタ係数器５３、５５と加算器５７により構成し、ルートロ−ルオフフィイルタ１７の出力に対して任意の遅延を可能とするために（Ｋ１＋Ｋ２Ｄ）の係数を直接制御可能としている。この構成により、任意の精度で受信信号の位相を制御することが可能になる。
【００６１】
図１１は、第６の実施の形態の受信機の概略ブロック図である。前記第３、４、５の実施の形態では、ルートロールオフフィルタ１７の出力からあくまで近似的にサンプル点の中間の位相の信号を生成しているのに対し、これはそれぞれの位相に対応したルートロールオフフィルタ７ａ，７ｂを使っているので、より正確な値が得られる。尚、各ルートロールオフフィルタ７ａ，７ｂには図１と図２に示したような、互いに位相のずれた信号を生成するようなフィルタを用いる。
【００６２】
例えば、２つのルートロールオフフィルタ７ａ，７ｂは、チップレートの整数倍のクロックに対応するルートロールオフフィルタ係数ｘ１，ｘ２，ｘ３，…，ｘｎを位相差順に従って交互に２分割し、奇数番目（ｘ１，ｘ３，ｘ５，…）を係数とするルートロールオフフィルタ７ａと偶数番目（ｘ２，ｘ４，ｘ６…）を係数とするルートロールオフフィルタ７ｂとする。
具体的には、例えば図１９の係数の場合には、位相ｔ＝−４，−３．５，−３，・・・，３，３．５，４に対応する係数ｘ（ｔ）をルートロールオフフィルタ７ａの係数とし、位相ｔ＝−３．７５，−３．２５，−２．７５，・・・，２．７５，３．２５，３．７５に対応する係数ｘ（ｔ）をルートロールオフフィルタ７ｂの係数とする。
【００６３】
図１２は、第７の実施の形態の受信機の概略ブロック図であり、前記第６の実施の形態をより簡単化した構成例である。第６の実施の形態では２つのルートロールオフフィルタ７ａ，７ｂを用意していたが、そのシフトレジスト部は共有が可能であるため、本実施形態では図１２に示すようにシフトレジスト部６１を共用して異なるフィルタ係数を２通り用意することで、図１１の回路構成よりも簡単となる。また、フィルタ係数を４通り用意して１／８チップの位相精度を得ることも可能である。
【００６４】
図１３は、第８の実施形態の受信機の概略ブロック図であり、ルートロールオフフィルタ１７を複数系統の係数を持たない通常の構成とするかわりに、シフトレジスト部６１のフィルタ係数（ｘ１，ｘ２，ｘ３，…，ｘｎ）をセレクタ制御信号ｘｓに従って設定する構成とすることもできる。
【００６５】
図１４は、第９の実施の形態の受信機の概略ブロック図であり、サンプリング周波数をチップレートの４／３倍にした場合である。３つの係数の異なるルートロールオフフィルタ７ｃ，７ｄ，７ｅを用い、セレクタ部１５ｃで３つのルートロールオフフィルタ７ｃ，７ｄ，７ｅの出力から一つを選択している。これによってやはり１／４チップの遅延の調整が可能になる。
【００６６】
３つの係数の異なるルートロールオフフィルタ７ｃ，７ｄ，７ｅは、例えば、チップレートの整数倍のクロックに対応するルートロールオフフィルタ係数ｘ１，ｘ２，ｘ３，…ｘＭを分割して、２個の離散間隔毎に（ｘ１，ｘ４，ｘ７，…）を係数とするルートロールオフフィルタ７ｃ、（ｘ２，ｘ５，ｘ８，…）を係数とするルートロールオフフィルタ７ｄ、（ｘ３，ｘ６，ｘ９，…）を係数とするルートロールオフフィルタ７ｅとして構成されるフィルタとできる。
より具体的には、後述する図１６に示すように、３個のフィルタには其々２個の係数間隔毎に係数を割り振る。
【００６７】
ＤＬＬにおいてループフィルタ２７の位相制御信号ｘに基づいて位相制御部２９から出力されるセレクタ制御信号ｘｓ３によりセレクタ１５ｃの切換制御がなされて１／４チップ位相制御が可能となり、また同じく位相制御部２９から出力されるクロック制御信号ｘｃにより逆拡散部１１のローカル信号の位相制御がなされて１／２チップ精度位相制御が可能となっている。
【００６８】
位相制御部２９にて行われる位相制御信号ｘからセレクタ制御信号ｘｓ３とクロック制御信号ｘｃの生成内容は、以下の制御ルールに基づいて各制御信号ｘｓ３，ｘｃを生成する。尚、位相制御信号ｘの意味は前記第３の実施形態の場合と同じである。
（ａ１）位相制御信号ｘ＝０の場合：現状を維持する。
【００６９】
（ｂ１）位相制御信号ｘ＝＋１／４の場合：セレクタ１５ｃの状態が［０］なら、セレクタ１５ｃを［１］にする。セレクタ１５ｃの状態が［１］なら、セレクタ１５ｃを［２］とする。セレクタ１５ｃの状態が［２］なら、セレクタを［０］にして、ローカル信号を３／４チップ進ませる。
【００７０】
（ｃ１）位相制御信号ｘ＝−１／４の場合：セレクタ１５ｃの状態が［１］なら、セレクタを［０］にする。セレクタ１５ｃの状態が［２］なら、セレクタ１５ｃを［１］にする。セレクタ１５ｃの状態が［０］なら、セレクタを２にして、ローカル信号を３／４チップ遅らせる。
【００７１】
（ｄ１）位相制御信号ｘ＝＋１／２の場合：セレクタ１５ｃの状態が［０］なら、セレクタを［２］にする。セレクタ１５ｃの状態が［１］なら、セレクタを［０］にして、ローカル信号を３／４チップ進ませる。セレクタ１５ｃの状態が［２］なら、セレクタを［１］にして、ローカル信号を３／４チップ進ませる。
【００７２】
（ｅ１）位相制御信号ｘ＝−１／２の場合：セレクタ１５ｃの状態が［２］なら、セレクタを［０］にする。セレクタ１５ｃの状態が［１］なら、セレクタを［２］にして、ローカル信号を３／４チップ遅らせる。セレクタ１５ｃの状態が［０］なら、セレクタを［１］にして、ローカル信号を３／４チップ遅らせる。
【００７３】
（ｆ１）位相制御信号ｘ＝＋３／４の場合：ローカル信号を３／４チップ進ませる。
（ｇ１）位相制御信号ｘ＝−３／４の場合：ローカル信号を３／４チップ遅らせる。
【００７４】
（ｈ１）位相制御信号ｘ＝＋１の場合：セレクタ１５ｃの状態が［０］なら、セレクタを［１］にして、ローカル信号を３／４チップ進ませる。セレクタ１５ｃの状態が［１］なら、セレクタを［２］にして、ローカル信号を３／４チップ進ませる。セレクタ１５ｃの状態が［２］なら、セレクタを［０］にして、ローカル信号を６／４チップ進ませる。
【００７５】
（ｉ１）位相制御信号ｘ＝−１の場合：セレクタ１５ｃの状態が［１］なら、セレクタを［０］にして、ローカル信号を３／４チップ遅らせる。セレクタ１５ｃの状態が［２］なら、セレクタ１５ｃを［１］にして、ローカル信号を３／４チップ遅らせる。セレクタ１５ｃの状態が［０］なら、セレクタを［２］にして、ローカル信号を６／４チップ遅らせる。
【００７６】
図１５は、第１０の実施形態の受信機の概略ブロック図であり、図１４のように４／３倍サンプルした信号に対して、ルートロールオフフィルタ７ｃを通過させ、ルートロールオフフィルタ７ｃの出力に対して（０．４＋０．８Ｄ）なる伝達関数を持つフィルタ６３と（０．８＋０．４Ｄ）なる伝達関数を持つフィルタ６５を通過させて平均化し、近似的に１／４チップ及び、１／２チップ相当の遅延を与えている。セレクタ１５ｃでルートロールオフフィルタ７ｃの出力と２つの平均化フィルタ６３，６５の出力を選択することにより、１／４チップの遅延の調整が可能になる。尚、ＤＬＬ部から得られる位相制御信号ｘからセレクタ１５ｃの切替制御方法と拡散符号発生器３３のローカル信号の制御方法については前記第９の実施形態と同一である。
図１６は、４／３倍オーバーサンプルに対応した係数から４倍オーバーサンプルの信号を近似した結果を図１９のインパルス応答結果と比較しつつ示している。
【００７７】
【発明の効果】
以上説明した本願発明の要旨によれば、要求される時間分解能に対して、サンプリング周波数を低く抑えることにより、Ａ／Ｄ変換装置の簡単化、および省消費電力化が可能となり、また以降のデジタル信号のクロックを低く抑えることが可能となるため、デジタル信号処理部においても、装置の簡単化、および省消費電力化が達成される。
また、特開平１１−４１１４１号公報に開示された構成と異なり、逆拡散を行なう前の段階で信号の時間分解能を上げる処理を行なっているため、余分な回路の追加が抑えられる。
【図面の簡単な説明】
【図１】オーバーサンプル数２、タップ数１７でのルートロールオフフィルタの係数（位相差ｔでのインパルス応答）を示す表である。
【図２】オーバーサンプル数２、タップ数１６でのルートロールオフフィルタの係数（位相差ｔでのインパルス応答）を示す表である。
【図３】本発明の第１の実施形態に係る２つのルートロールオフフィルタを用いたスペクトル拡散信号受信機の概略ブロック図である。
【図４】本発明の第１の実施形態の変形例を示すスペクトル拡散信号受信機の概略ブロック図である。
【図５】図１のルートロールオフフィルタの係数が図２のルートロールオフフィルタの係数に近似する説明表である。
【図６】ルートロールオフフィルタ出力を平均化するトランスパーサルフィルタのブロック図である。
【図７】本発明の第２の実施形態に係る、ルートロールオフフィルタとトランスパーサルフィルタを組み合せたスペクトル拡散信号受信機の概略ブロック図である。
【図８】本発明の第３の実施形態に係るスペクトル拡散信号受信機の概略ブロック図である。
【図９】本発明の第４の実施形態に係るスペクトル拡散信号受信機の概略ブロック図である。
【図１０】本発明の第５の実施形態に係るスペクトル拡散信号受信機の概略ブロック図である。
【図１１】本発明の第６の実施形態に係るスペクトル拡散信号受信機の概略ブロック図である。
【図１２】本発明の第７の実施形態に係るスペクトル拡散信号受信機の概略ブロック図である。
【図１３】本発明の第８の実施形態に係るスペクトル拡散信号受信機の概略ブロック図である。
【図１４】本発明の第９の実施形態に係るスペクトル拡散信号受信機の概略ブロック図である。
【図１５】本発明の第１０の実施形態に係るスペクトル拡散信号受信機の概略ブロック図である。
【図１６】４／３オーバーサンプルのルートオフフィルタの出力で４倍オーバーサンプリング出力を近似する場合の説明図表である。
【図１７】従来の４倍オーバーサンプルの場合のスペクトル拡散信号受信機の概略ブロックである。
【図１８】ルートロールオフフィルタの波形を示す説明図である。
【図１９】オーバーサンプル数４でのルートロールオフフィルタの係数（位相差ｔでのインパルス応答）を示す表である。
【図２０】図１８を受信する場合の、サンプル点と信号ピークの位相差に対する減衰量を示す表である。
【符号の説明】
５ Ａ／Ｄ変換器
７ａ，７ｂ，１７ ルートロールオフフィルタ
９ ＤＬＬ
１１ 逆拡散器
１３ 並直列変換器
１５，１５ｂ，１５ｃ セレクタ
２９ 位相制御部
４１ トランスバーサルフィルタ
４３，４７，４９ 平均化フィルタ
ｘ 位相制御信号
ｘｃ クロック制御信号
ｘｓ、ｘｓ１，ｘｓ２、ｘｓ３ セレクタ制御信号[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention belongs to the field of wireless communication using a spread spectrum technique by direct spreading.
[0002]
[Prior art]
FIG. 17 shows the configuration of a general receiver for spread spectrum communication. The signal received by the antenna 1 is converted into a baseband signal by the converter 3 and becomes a restored signal having an I-phase component and a Q-phase component. In order to digitally process the received signal, the A / D converter 5 samples the received signal with a clock four times the chip rate, and further passes the digital DLL through a root roll-off filter 7 corresponding to four times oversampling. (Delay lock loop) 9 holds the phase. In this case, the phase of the path can be followed with [1/4] chip accuracy. A demodulated symbol is obtained by performing despreading by the despreader 11 using this phase.
[0003]
Here, the root roll-off filter will be described.
John G. Proakis, "Digital Communications", 3rd Edition, McGraw-Hill. p. From 542, a signal having a raised cosine frequency characteristic does not have intersymbol interference between symbols of the symbol period T. The spectrum is represented by the following equation (1)
[0004]
(Equation 1)

[0005]
And the time waveform is given by the following equation (2).
[0006]
(Equation 2)

[0007]
However, x (0) = 1. X_rc(F) can be assigned to a transmission / reception filter. In other words,
[0008]
(Equation 3)

[0009]
Can be assigned, and this is called a root roll-off filter. The impulse response of the root roll-off filter is given by the following equation (3)
[0010]
(Equation 4)

It becomes.
[0011]
Now, FIG. 18 shows a plot of the above equations (2) and (3) with T = 1 and β = 0.22. FIG. 19 shows the values of the root roll-off waveform obtained every t of 0.25. This is the coefficient of the root roll-off filter corresponding to 4 times oversampling.
[0012]
Normally, a signal having a time resolution of 1/4 chip is generated by using a root roll-off filter having a tap coefficient corresponding to the 4 times oversampling for the signal which is 4 times oversampled. Such a signal is directly sent to the despreader 11 and despread. The despreader 11 can adjust the phase with an accuracy of 1/4 chip. When the phase is adjusted optimally by the DLL 9, the phase of the received signal and the local spreading code is suppressed to 1/8 at worst. Becomes possible.
[0013]
Similarly, when double oversampling is performed, the relative phase between the received signal and the local spreading code can be adjusted with an accuracy of 1/2 chip. Even when the phase is optimally adjusted by the DLL 9, In the worst case, a phase difference of 1/4 chip occurs.
[0014]
Assuming that the received signal is ideally filtered in an analog manner, the received waveform becomes a roll-off waveform (both with the roll-off filter 7 on the transmitting side and with the root roll-off filter 7 on both the transmitting and receiving sides). Become. Now, when an isolated wave (the roll-off waveform in FIG. 18) is received, the amount of attenuation with respect to the phase difference between the sampling point and the signal peak is as shown in the table in FIG.
[0015]
In general, the worst case attenuation of a 4 times oversampled signal is 0.23 (dB) and the worst case attenuation of a 2 times oversampled signal is 0.94 (dB). It becomes. If the phase of the received signal and the phase of the local spreading code are shifted, power loss occurs in the despread signal. Further, at the same time, interference is also received from signals of other users which are ideally orthogonal to each other, which causes deterioration of communication quality.
[0016]
[Problems to be solved by the invention]
Generally, in order to obtain a signal having a time resolution of 1 / N of one chip length, it is necessary to perform sampling with a clock N times the chip rate.
However, the chip rate tends to increase, and it is not desirable to increase the sampling frequency in response to the increase in the scale of hardware and power consumption. For example, the chip rate provided in Japan since 1998 was 1.2288 (M chips / second), while the chip rate planned for service from 2001 is 3.84 (M chips / second), which is three times higher. That's all. In the future, even higher-speed systems with more than 10 M chips / sec are under study. Therefore, a system having a high time resolution without increasing the number of oversamples is desired.
[0017]
Japanese Patent Application Laid-Open No. H11-41141 [spread spectrum signal receiving method and spread spectrum signal receiving apparatus] performs despreading at a plurality of timings using a signal sampled at a low sampling frequency in order to provide high phase accuracy. , An interpolator that interpolates a correlation value (or power) of an intermediate phase from the correlation value (or power). In the method described in JP-A-11-41141, it is possible to lower the sampling frequency. However, there is a disadvantage that a plurality of correlators are required because a plurality of phase correlation values are required to obtain a correlation value of a phase intermediate between the sample points.
[0018]
SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problem, and it is an object of the present invention to convert a signal sampled with a clock twice as high as a chip rate into a signal having a time resolution of 1/4 chip or a 4 times oversampling. It is an object of the present invention to provide a method for generating a signal or the like having a time resolution of 1/8 chip from a signal on which the above has been performed.
[0019]
[Means for Solving the Problems]
The present invention has the following configuration to achieve the above object.
A first gist of the present invention is to provide a spread spectrum communication receiver for receiving and demodulating a signal subjected to spread spectrum by direct spreading, wherein the received signal is converted to a chip rate of N.₁/ N_TwoAn analog-to-digital converter that samples with a double clock and a signal output from the analog-to-digital converter are input signals, respectively, and are provided in parallel at a chip rate of N.₁/ N_TwoN corresponding to double clock_TwoRoot roll-off filters and N_TwoThe output of the root roll-off filters isN ₁ A parallel-to-serial converter that outputs a double clock signal, a synchronization holding unit that outputs a phase control signal indicating a phase state of a phase of a spreading code with respect to the output of the parallel-to-serial converter, and a phase control from the synchronization holding unit A phase control unit that generates a spread code control signal for controlling the phase of the spread code based on the signal, and a spread code generation unit that generates a spread code based on the spread code control signal, comprising: Spread spectrum signal receiver.
[0020]
According to a second aspect of the present invention, in the first aspect,₂= 2, and the coefficient of the first root roll-off filter is the chip rate N₁The root roll-off filter coefficient corresponding to the double clock is alternately divided into two in accordance with the order of the phase difference to form a first coefficient group among first and second coefficient groups, and a coefficient of the second root roll-off filter is a second coefficient group. A spread spectrum signal receiver characterized by a coefficient group.
[0021]
According to a third aspect of the present invention, in the first aspect, N₂= 3, and the coefficient of the first root roll-off filter is N at the chip rate.₁A root roll-off filter coefficient corresponding to the double clock is divided into three at intervals of two phase differences in accordance with the order of phase differences, and is defined as a first coefficient group among first, second, and third coefficient groups, and a second root A coefficient of the roll-off filter is a second coefficient group, and a coefficient of the third root roll-off filter is a third coefficient group.
[0022]
According to a fourth aspect of the present invention, in the first aspect, the phase control unit uses the spreading code control signal to transmit N₂/ N₁A spread spectrum receiver is characterized in that the phase of a spread code is controlled on a chip-by-chip basis.
[0023]
A fifth gist of the present invention is to provide a spread spectrum signal receiver which receives and demodulates a signal spread spectrum by direct spreading and converts the received signal to a chip rate of N.₁/ N₂An analog-to-digital converter that samples at twice the clock rate, and a chip rate N which is a signal output from the analog-to-digital converter.₁/ N₂N corresponding to double clock₂Root roll-off filters and N₂A selector that selects and outputs one of the root roll-off filter outputs, a synchronization holding unit that outputs a phase control signal for adjusting the phase of the spreading code with respect to the output of the selector, and a synchronization holding unit. A phase control unit for generating a spread code control signal for controlling the phase of a spread code based on the phase control signal of the above, and a selector control signal for controlling a selector, and a spreader for generating a spread code based on the spread code control signal And a code generation unit.
[0024]
A sixth aspect of the present invention is the fifth aspect, wherein₂= 2, and the coefficient of the first root roll-off filter is N at the chip rate.₁A root roll-off filter coefficient corresponding to the double clock is divided into two in accordance with the order of the phase difference, and the first and second coefficient groups are set as a first coefficient group, and a coefficient of the second root roll-off filter is a second coefficient. A spread spectrum receiver characterized by being a group.
[0025]
A seventh aspect of the present invention is the fifth aspect, wherein₂= 3, and the coefficient of the first root roll-off filter is N at the chip rate.₁A root roll-off filter coefficient corresponding to the double clock is divided into three at intervals of two phase differences in accordance with the order of phase differences, and is defined as a first coefficient group among first, second, and third coefficient groups, and a second root The coefficient of the roll-off filter is a second coefficient group, and the coefficient of the third root roll-off filter is a third coefficient group.
[0026]
According to an eighth aspect of the present invention, in the fifth aspect, the phase control unit uses the selector control signal to generate 1 / N₁Performs phase control on a chip-by-chip basis.₂/ N₁A spread spectrum receiver characterized in that phase control of a spread code is performed on a chip basis.
[0027]
A ninth aspect of the present invention is to provide a spread spectrum signal receiver for receiving and demodulating a signal spread spectrum by direct spreading, wherein the received signal is converted to a chip rate of N.₁/ N₂An analog-to-digital converter that samples at twice the clock rate, and a chip rate N that uses a signal output from the analog-to-digital converter as an input signal.₁/ N₂A root roll-off filter corresponding to a double clock, one or more averaging filters for averaging the output of the root roll-off filter, and one of an output of the root roll-off filter and an output of the averaging filter is selected. And a selector for outputting a phase control signal for adjusting the phase of the spreading code with respect to the output of the selector, and a phase control of the spreading code based on the phase control signal from the synchronization holding unit. And a phase control unit that generates a selector control signal that instructs switching control of the selector, and a spread code generation unit that generates a spread code based on the spread code control signal. Features a spread spectrum signal receiver.
[0028]
A tenth aspect of the present invention is the ninth aspect, wherein₁> 2, N₂= 2, and the averaging filter is a filter having a transfer function of K (1 + D) in the spread spectrum signal receiver. Here, D means a delay and K means a coefficient.
[0029]
An eleventh aspect of the present invention is the ninth aspect, wherein₁> 3, N₂= 3, and the averaging filter includes a filter having a transfer function of (K1 + K2D) and a filter having a transfer function of (K2 + K1D). Here, D is a delay, and K1 and K2 are coefficients.
[0030]
A twelfth aspect of the present invention is the ninth aspect, wherein₁> 4, N₂= 4, and the averaging filter includes a filter having a transfer function of (K1 + K2D), a filter having a transfer function of K (1 + D), and a filter having a transfer function of (K2 + K1D). A spread spectrum signal receiver. Here, D means delay, and K, K1 and K2 means coefficients.
[0031]
According to a thirteenth aspect of the present invention, in the ninth aspect, the phase control unit uses 1 / N₁Performs phase control on a chip-by-chip basis.₂/ N₁A spread spectrum signal receiver is characterized in that the phase of a spread code is controlled on a chip-by-chip basis.
[0032]
According to a fourteenth aspect of the present invention, in the ninth aspect, the phase control unit uses 1 / N₂Performs phase control on a chip-by-chip basis.₂/ N₁A spread spectrum signal receiver is characterized in that the phase of a spread code is controlled on a chip-by-chip basis.
[0033]
According to a fifteenth aspect of the present invention, there is provided a spread spectrum signal receiver for receiving and demodulating a signal spread spectrum by direct spreading, comprising: an analog-digital converter for sampling a received signal at a clock N times the chip rate; A root roll-off filter corresponding to N times the clock, a variable-averaging filter for averaging the output of the root roll-off filter, and a phase control signal for adjusting the phase of the spreading code with respect to the output of the averaging filter And a phase control for generating a spread code control signal for controlling the phase of the spread code and a filter control signal for controlling the coefficient of the averaging filter based on the phase control signal from the synchronization hold unit And a spreading code generation unit that generates a spreading code based on a spreading code control signal, In that the spread spectrum communications receiver.
[0034]
A sixteenth aspect of the present invention is the spread spectrum signal receiver according to the fifteenth aspect, wherein the averaging filter has a transfer function of (K1 + K2D), and K1 and K2 are changed by a filter control signal. is there.
[0035]
According to a seventeenth aspect of the present invention, in the fifteenth aspect, in accordance with the fifteenth aspect, the phase control unit performs phase control within 1 / N chip by the filter control signal, and adjusts the phase of the spreading code in 1 / N chip units by the spreading code control signal. A spread spectrum receiver characterized by controlling.
[0036]
According to the gist of the present invention, a signal having a time resolution of 1/4 chip is generated from a signal sampled with a clock twice as high as a chip rate, and 1 It is also possible to generate a signal having a time resolution of / 8 chip.
In the above configuration, unlike the technical content of Japanese Patent Application Laid-Open No. H11-41141, the processing for increasing the time resolution of the signal is performed before the despreading is performed, so that the addition of an extra circuit is suppressed.
[0037]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that the same components are denoted by the same reference numerals, and description thereof is omitted.
As the phase resolution improving means in the present embodiment, there are roughly the following two realizing means.
(1) When using a root roll-off filter having a plurality of different tap coefficients.
(2) After passing through a root roll-off filter corresponding to a double oversampling, a signal shifted by 1/4 chip from this signal is generated, and control for switching between the two is performed by DLL 9, thereby achieving 1/4 chip accuracy. Is detected, and despreading corresponding to a phase of 1/4 chip precision is performed. Hereinafter, a more specific description will be given.
[0038]
In the first embodiment of the present invention, a case where the root roll-off filter having a plurality of different tap coefficients shown in the above (1) is used will be described.
Generally, the coefficients of the root roll-off filter differ depending on the sampling frequency. That is, if the number of oversamples is [4] and the number of taps is [33], the filter having the coefficients shown in FIG. 19 is used. If the number of oversamples is [2] and the number of taps is [17], a filter having the coefficients shown in FIG. Used. Also, even if the number of oversamples is the same [2], it is also possible to configure the phase of the filter having the coefficient shown in FIG. 2 (the phase difference of 0.25 from FIG. 1) by setting the number of taps to [16]. Note that the root roll-off factors are all equal and β = 0.22.
[0039]
FIG. 3 is a schematic block diagram of a spread spectrum signal receiver using the root roll-off filter according to the present embodiment. In the configuration of FIG. 3, instead of the root roll-off filter 7 of FIG. 17, a root roll-off filter 7a having the coefficients shown in the table of FIG. 1 and a root roll-off filter 7b having the coefficients of FIG. A parallel-serial converter 13 for parallel-to-serial conversion of the output signals S1 and S2 of the root roll-off filters 7a and 7b is provided, and a signal output from the parallel-serial converter 13 is input to the DDL 9 and the despreader 11.
[0040]
After the in-phase component and the quadrature component of the received signal are once converted into a double ([N1 / N2] = 4/2) oversampled digital signal by the A / D converter 5, the root roll-off filter 7a , 7b are used in parallel, the signal S1 that has passed through the root roll-off filter 7a and the signal S2 that has passed through the root roll-off filter 7b have a phase shifted by "1/2" sample from each other. This is parallel-serial-converted by the parallel-serial converter 13, whereby a signal of a clock four times (N1) times the chip clock can be generated from the signal that has been subjected to the A / D conversion of twice the oversampling. .
The quadrupled clock signal output from the parallel-to-serial converter 13 is input to the DLL 9 and the despreader 11, where the DLL 9 performs synchronization tracking processing at 1/4 precision of the reception phase, and a spreading code based on the 1/4 precision. The despread signal is generated while controlling the local spreading code of the despreader 11 by the phase control signal of.
[0041]
FIG. 4 shows a modification of the receiver of FIG. 2, in which a selector 15 is provided instead of the parallel-to-serial converter 13 and switching within the selector 15 is enabled by a control signal from the DLL 9. Further, a detailed block diagram of the DLL 9 and the despreader 11 is also shown.
In FIG. 4, the selector circuit 15 on the output side of the root roll-off filters 7a and 7b, two [T / 2] delay units 19a and 19b provided in series, and the two [T / 2] delay units Multipliers 17a, 17b, 17c provided on the input and output sides of 19a, 19b, integral dump filters 21a, 21b, 21c provided on the output sides of the multipliers 17a, 17b, 17c, and integral dump filters 21a, An absolute value detector 23a, 23c provided on the output side of 21c, an adder 25 for adding the output results of the integral value detectors 23a, 23c, and a loop filter 27 for determining the output result of the adder 25 , A phase control unit 29, a clock generator 31, and a spreading code generator 33.
[0042]
The signal from the selector 15 is delayed by the [T / 2] delay unit 19a, multiplied by the spreading code from the spreading code generator 33 by the multiplier 17b, and then inverted via the integration dump filter 21b, which is a matched filter. A spread demodulated symbol is obtained. Such a configuration corresponds to the despreader 11 in FIG.
[0043]
On the other hand, the multiplier 17a, the integral dump filter 21a, and the absolute value detector 23a constitute a T / 2-lead phase correlator, and the signal from the selector 15 is sent to the spreading code generator 33 by the multiplier 17a. Are multiplied by the spread code output from the multiplexing unit, and a demodulated symbol of the advanced phase is obtained through the integration dump filter 21a. The absolute value detector 23a obtains the absolute value of the demodulated symbol and sends it to the adder 25.
[0044]
Similarly, the multiplier 17c, the integral dump filter 21c, and the absolute value detector 23c constitute a correlator of a T / 2 delay phase system, and the signal from the selector 15 receives two T / 2 delayers 19a. , 19b, is multiplied by the spreading code delayed by 1/2 chip unit from the spreading code generator 33 in the multiplier 17c, and a demodulated symbol having a delayed phase is obtained through the integration dump filter 21c. Further, it is sent to the adder 25 via the absolute value detector 23c. Note that the comparison processing of the outputs of both correlators performed by the adder 25 may be performed by using electric power instead of the absolute value as described above, or any parameter that can be compared.
[0045]
The loop filter 27 integrates, for example, a 1-bit signal output from the adder 25 based on the polarity (large or small) of the difference value by a not-shown integrator over a certain interval, and performs a threshold process on the integration result. A phase control signal x is generated and output to the phase control unit 29. The phase control unit 29 controls the clock control signal xc for controlling the clock generator 31 and / or the selector 15 based on the input phase control signal x so that the difference value in the adder 25 becomes [0]. And outputs a selector control signal xs. That is, the output signal of the loop filter 27 controls the clock phase of the spread code generator 33 and the switching of the selector 15 via the phase control unit 29. The loop filter 27 may be any filter that can generate a signal indicating the phase shift between the received signal and the local spread signal.
No.
The spread code generator 33 can perform phase control in units of チ ッ プ chip, and the phase control in units of チ ッ プ chip can be performed by switching control of the selector 15. Therefore, by controlling the spread code generator 33 and the selector 15, phase control can be performed in units of 1/4 chip, and accurate synchronization tracking can be performed.
[0046]
As described above, by lowering the sampling frequency with respect to the required time resolution, the A / D converter 5 can be simplified and power consumption can be reduced. Can be reduced, so that the digital signal processing unit can also achieve simplification of the device and power saving.
[0047]
Although the A / D conversion can be performed at a low sampling rate by the above-described configuration of FIG. 3, a case where the number of root roll-off filters is further reduced and a signal of a double clock is used after parallel-to-serial conversion will be described below. .
In the second embodiment of the present invention, as shown in the above (2), a signal of 2 times oversampled is passed through the root roll-off filter 7a having the coefficient of FIG. A case where the phase adjustment is performed in units of / 4 chip will be described.
[0048]
FIG. 5 shows a result obtained by approximating the coefficient shown in FIG. 1 to the coefficient shown in FIG. As shown in FIG. 5, it is understood that the coefficients can be approximated to some extent by calculating the sum by shifting the coefficients by １ ／ chip. Thus, the fact that the coefficient of FIG. 2 can be easily approximated from the coefficient of FIG. 1 means that a signal passed through the filter having the coefficient of FIG. 2 can be generated from a signal passed through the filter having the coefficient of FIG. It is. Specifically, as shown in FIG. 6, a transpersal filter 41 that adds the input and output signals of the delay unit 35 by the adder 37 and multiplies the coefficient by the multiplier 39 by 0.555 can be applied.
[0049]
FIG. 7 shows a configuration in which the DLL unit performs phase adjustment in units of 1/4 chip using the root roll-off filter 7a having the coefficient of FIG. 1 and the transpersal filter 41 of FIG.
The output S1 of the root roll-off filter 7a as it is and the output S1 of the root roll-off filter 7a averaged through the transpersal filter 41 of FIG. 6 are input to the selector 15, and the root roll-off filter 7a is controlled by the DLL. The output S1 and the output of the transpersal filter 41 are switched. Since the two input signals have a phase difference of approximately 1/4 chip, a combination of the clock generator 31 with 1/2 chip accuracy and the control of the selector 15 as the DLL control can be used. Can be used to determine the correlation with the input signal.
[0050]
As in the above configuration, the number of root roll-off filters is reduced as compared with the first embodiment, and a transposal filter 41 having a simple configuration is used in place of the reduced root roll-off filter. The effect can be obtained.
[0051]
Next, another embodiment in which the above embodiment is modified will be described.
FIG. 8 is a schematic block diagram of a receiver according to the third embodiment of the present invention.
In the present embodiment, the configuration up to the output of the root roll-off filter is the same as that of the above configuration, and the sampling frequency is reduced from 4 times to 2 times as compared with FIG.
The output of the root roll-off filter 7 is passed through an averaging filter 43 having a transfer function of K (1 + D), and a delay equivalent to approximately 1/4 chip is given.
In the selector section 15, the output of the root roll-off filter 17 and the output of the averaging filter 43 are selected, so that the delay of 1/4 chip can be adjusted.
[0052]
In the DLL 9, switching control of the selector 15 is performed by a selector control signal xs output from the phase control unit 29 (FIG. 7) based on the phase control signal x of the loop filter 27 (FIG. 7), and 1/4 chip phase control is performed. The phase control of the local signal of the spreading code generator 33 (despreading unit 11) is also performed by the clock control signal xc output from the phase control unit 29, and the half-chip precision phase control becomes possible. I have.
[0053]
The generation of the selector control signal xs and the clock control signal xc from the phase control signal x performed by the phase control unit 29 generates the control signals xs and xc based on the following control rules. When the selector 15 is [0], the output of the root roll-off filter 17 is input to the DLL 9, and when the selector is [1], the output of the averaging filter 43 is input to the DLL 9.
[0054]
(A) When the phase control signal x = 0: The local signals of the selector 15 and the despreading unit 11 maintain the current state.
(B) When the phase control signal x = + ／: If the state of the selector 15 is [0], the state is switched to [1]. If the state of the selector 15 is [1], the state is set to [0], and the local signal of the despreading unit 11 is advanced by チ ッ プ chip.
[0055]
(C) When the phase control signal x = − ／: If the state of the selector 15 is [1], the state is set to [0]. If the state of the selector 15 is [0], the state is set to [1], and the local signal of the despreading unit 11 is delayed by チ ッ プ chip.
(D) When the phase control signal x = + ／: The local signal of the despreading unit 11 is advanced by チ ッ プ chip.
[0056]
(E) When the phase control signal x = -1 / 2: The local signal of the despreading unit 11 is delayed by 1/2 chip.
(F) When the phase control signal x = + 3/4: If the state of the selector 15 is [0], it is switched to [1]. If the state of the selector 15 is [1], the state is set to [0], and the local signal of the despreading unit 11 is advanced by one chip.
[0057]
(G) When the phase control signal x = -3 / 4: If the state of the selector 15 is [1], the state is switched to [0]. If the state of the selector 15 is [0], the state is set to [1], and the local signal of the despreading unit 11 is delayed by one chip.
(H) When the phase control signal x = + 1: The local signal of the despreading unit 11 is advanced by one chip. (I) When the phase control signal x = −1: The local signal of the despreading unit 11 is delayed by one chip.
[0058]
FIG. 9 is a schematic block diagram of a receiver according to the fourth embodiment, in which the phase accuracy is finer than that of the third embodiment.
That is, not only the filter 43 having a transfer function of K (1 + D) that gives a delay of approximately 1/4 chip to the output of the root roll-off filter 17, but also a delay of 1/8 chip is given (K1 + K2D). Filter 47 and a filter 49 (K2 + K1D) that gives a delay of 3/8 chip, and these filters 43, 47, and 49 for averaging the output of the root roll-off filter 17 can also be switched by the selector 15b. Thus, the DLL 9 can be controlled with 1/8 chip accuracy.
[0059]
FIG. 10 is a schematic block diagram of a receiver according to the fifth embodiment, and shows a case where the phase accuracy is finer than that of the fourth embodiment.
In this embodiment, instead of selecting a filter by the selector 15 as shown in the third and fourth embodiments, a selector 15c for directly controlling the filter coefficients K1 and K2 by the selector control signals xs1 and xs2. Provided before the DLL 9 and the despreader 11.
[0060]
The selecting means 15c comprises a delay unit 51, filter coefficient units 53 and 55, and an adder 57, and can directly control the coefficient of (K1 + K2D) so as to allow an arbitrary delay to the output of the root roll-off filter 17. And With this configuration, it is possible to control the phase of the received signal with arbitrary accuracy.
[0061]
FIG. 11 is a schematic block diagram of a receiver according to the sixth embodiment. In the third, fourth, and fifth embodiments, a signal having a phase intermediate to the sample point is generated approximately only from the output of the root roll-off filter 17, but this corresponds to each phase. Since the root roll-off filters 7a and 7b are used, more accurate values can be obtained. Note that, as each of the root roll-off filters 7a and 7b, a filter that generates signals having phases shifted from each other as shown in FIGS. 1 and 2 is used.
[0062]
For example, the two root roll-off filters 7a and 7b alternately divide the root roll-off filter coefficients x1, x2, x3,..., Xn corresponding to clocks of an integral multiple of the chip rate into two in accordance with the order of the phase difference, and (X1, x3, x5,...) And a root roll-off filter 7b having even-numbered (x2, x4, x6...) Coefficients.
Specifically, for example, in the case of the coefficient in FIG. 19, the coefficient x (t) corresponding to the phase t = −4, −3.5, −3,. The coefficients x (t) corresponding to the phases t = −3.75, −3.25, −2.75,..., 2.75, 3.25, 3.75 are set as the coefficients of the roll-off filter 7a. The coefficient of the root roll-off filter 7b is used.
[0063]
FIG. 12 is a schematic block diagram of a receiver according to the seventh embodiment, and is a configuration example obtained by further simplifying the sixth embodiment. In the sixth embodiment, two route roll-off filters 7a and 7b are prepared. However, the shift resist section can be shared, and in this embodiment, the shift resist section 61 is provided as shown in FIG. By preparing two different filter coefficients in common, it becomes simpler than the circuit configuration of FIG. It is also possible to prepare four filter coefficients and obtain a phase accuracy of 1/8 chip.
[0064]
FIG. 13 is a schematic block diagram of a receiver according to the eighth embodiment. Instead of the root roll-off filter 17 having a normal configuration having no multiple system coefficients, a filter coefficient (x1, .., xn) may be set according to the selector control signal xs.
[0065]
FIG. 14 is a schematic block diagram of the receiver according to the ninth embodiment, in which the sampling frequency is set to 4/3 times the chip rate. Using the root roll-off filters 7c, 7d, and 7e having three different coefficients, the selector 15c selects one of the outputs of the three root roll-off filters 7c, 7d, and 7e. This also allows adjustment of the delay of 1/4 chip.
[0066]
The root roll-off filters 7c, 7d, and 7e having three different coefficients, for example, divide the root roll-off filter coefficients x1, x2, x3,. A root roll-off filter 7c having coefficients (x1, x4, x7,...) For each interval, a root roll-off filter 7d having coefficients (x2, x5, x8,...), (X3, x6, x9,...) May be a filter configured as a root roll-off filter 7e having a coefficient of
More specifically, as shown in FIG. 16, which will be described later, coefficients are allocated to three filters at intervals of two coefficients.
[0067]
In the DLL, switching of the selector 15c is performed by a selector control signal xs3 output from the phase control unit 29 based on the phase control signal x of the loop filter 27, and 1/4 chip phase control becomes possible. The phase control of the local signal of the despreading unit 11 is performed by the clock control signal xc output from the, and the half-chip precision phase control is possible.
[0068]
The content of generation of the selector control signal xs3 and the clock control signal xc from the phase control signal x performed by the phase control unit 29 generates the control signals xs3 and xc based on the following control rules. The meaning of the phase control signal x is the same as that in the third embodiment.
(A1) When the phase control signal x = 0: The current state is maintained.
[0069]
(B1) When the phase control signal x = + ／: If the state of the selector 15c is [0], the selector 15c is set to [1]. If the state of the selector 15c is [1], the selector 15c is set to [2]. If the state of the selector 15c is [2], the selector is set to [0] and the local signal is advanced by 3/4 chip.
[0070]
(C1) When the phase control signal x =-／: If the state of the selector 15c is [1], the selector is set to [0]. If the state of the selector 15c is [2], the selector 15c is set to [1]. If the state of the selector 15c is [0], the selector is set to 2 and the local signal is delayed by 3/4 chip.
[0071]
(D1) When the phase control signal x = + ／: If the state of the selector 15c is [0], the selector is set to [2]. If the state of the selector 15c is [1], the selector is set to [0] and the local signal is advanced by 3/4 chip. If the state of the selector 15c is [2], the selector is set to [1] and the local signal is advanced by 3/4 chip.
[0072]
(E1) When the phase control signal x = − ／: If the state of the selector 15c is [2], the selector is set to [0]. If the state of the selector 15c is [1], the selector is set to [2] and the local signal is delayed by 3/4 chip. If the state of the selector 15c is [0], the selector is set to [1] and the local signal is delayed by 3/4 chip.
[0073]
(F1) When the phase control signal x = + 3/4: The local signal is advanced by 3/4 chip.
(G1) When the phase control signal x = -3 / 4: The local signal is delayed by 3/4 chip.
[0074]
(H1) When the phase control signal x = + 1: If the state of the selector 15c is [0], the selector is set to [1] and the local signal is advanced by 3/4 chip. If the state of the selector 15c is [1], the selector is set to [2] and the local signal is advanced by 3/4 chip. If the state of the selector 15c is [2], the selector is set to [0] and the local signal is advanced by 6/4 chip.
[0075]
(I1) When the phase control signal x = -1: If the state of the selector 15c is [1], the selector is set to [0] and the local signal is delayed by 3/4 chip. If the state of the selector 15c is [2], the selector 15c is set to [1] to delay the local signal by ／ chip. If the state of the selector 15c is [0], the selector is set to [2] and the local signal is delayed by 6/4 chip.
[0076]
FIG. 15 is a schematic block diagram of a receiver according to the tenth embodiment. A signal that is 4/3 times sampled as shown in FIG. 14 is passed through a root roll-off filter 7c. The output is passed through a filter 63 having a transfer function of (0.4 + 0.8D) and a filter 65 having a transfer function of (0.8 + 0.4D), averaged, and approximately 1/4 chip and 1 / 2 chip equivalent delay. By selecting the output of the root roll-off filter 7c and the outputs of the two averaging filters 63 and 65 by the selector 15c, it is possible to adjust the delay of 1/4 chip. The switching control method of the selector 15c from the phase control signal x obtained from the DLL unit and the local signal control method of the spreading code generator 33 are the same as those in the ninth embodiment.
FIG. 16 shows a result obtained by approximating the signal of the 4 × oversample from the coefficient corresponding to the 4/3 × oversample while comparing with the impulse response result of FIG. 19.
[0077]
【The invention's effect】
According to the gist of the present invention described above, it is possible to simplify the A / D converter and reduce power consumption by suppressing the sampling frequency with respect to the required time resolution. Since the signal clock can be kept low, the simplification of the device and the reduction of power consumption can be achieved also in the digital signal processing unit.
Further, unlike the configuration disclosed in Japanese Patent Application Laid-Open No. H11-41141, the processing for increasing the time resolution of the signal is performed before the despreading, so that the addition of an extra circuit can be suppressed.
[Brief description of the drawings]
FIG. 1 is a table showing coefficients of a root roll-off filter (impulse response at a phase difference t) when the number of oversamples is 2 and the number of taps is 17;
FIG. 2 is a table showing coefficients of a root roll-off filter (impulse response at a phase difference t) when the number of oversamples is 2 and the number of taps is 16;
FIG. 3 is a schematic block diagram of a spread spectrum signal receiver using two root roll-off filters according to the first embodiment of the present invention.
FIG. 4 is a schematic block diagram of a spread spectrum signal receiver showing a modification of the first embodiment of the present invention.
FIG. 5 is an explanatory table in which coefficients of the root roll-off filter of FIG. 1 are close to coefficients of the root roll-off filter of FIG. 2;
FIG. 6 is a block diagram of a transpersal filter for averaging a root roll-off filter output.
FIG. 7 is a schematic block diagram of a spread spectrum signal receiver in which a root roll-off filter and a transpersal filter are combined according to a second embodiment of the present invention.
FIG. 8 is a schematic block diagram of a spread spectrum signal receiver according to a third embodiment of the present invention.
FIG. 9 is a schematic block diagram of a spread spectrum signal receiver according to a fourth embodiment of the present invention.
FIG. 10 is a schematic block diagram of a spread spectrum signal receiver according to a fifth embodiment of the present invention.
FIG. 11 is a schematic block diagram of a spread spectrum signal receiver according to a sixth embodiment of the present invention.
FIG. 12 is a schematic block diagram of a spread spectrum signal receiver according to a seventh embodiment of the present invention.
FIG. 13 is a schematic block diagram of a spread spectrum signal receiver according to an eighth embodiment of the present invention.
FIG. 14 is a schematic block diagram of a spread spectrum signal receiver according to a ninth embodiment of the present invention.
FIG. 15 is a schematic block diagram of a spread spectrum signal receiver according to a tenth embodiment of the present invention.
FIG. 16 is an explanatory diagram in a case where a 4 × oversampling output is approximated by a 4/3 oversampling root-off filter output.
FIG. 17 is a schematic block diagram of a conventional spread spectrum signal receiver in the case of 4 × oversampling.
FIG. 18 is an explanatory diagram showing a waveform of a root roll-off filter.
FIG. 19 is a table showing coefficients (impulse response at a phase difference t) of a root roll-off filter when the number of oversamples is four.
FIG. 20 is a table showing the amount of attenuation with respect to the phase difference between a sample point and a signal peak when receiving FIG. 18;
[Explanation of symbols]
5 A / D converter
7a, 7b, 17 Root roll-off filter
9 DLL
11 Despreader
13 Parallel-serial converter
15, 15b, 15c selector
29 Phase controller
41 Transversal filter
43, 47, 49 Averaging filter
x phase control signal
xc clock control signal
xs, xs1, xs2, xs3 selector control signal

Claims (17)

In a spread spectrum communication receiver that receives and demodulates a signal subjected to spread spectrum by direct spreading,
Digital converter, - analog sampling the received signal at the N ₁ / N ₂ times the chip clock rate
N ₂ root roll-off filters corresponding to clocks of N ₁ / N ₂ times the chip rate, provided in parallel with the signals output from the analog-to-digital converter, respectively, and
A parallel-to-serial converter that performs parallel-to-serial conversion on the outputs of the N ₂ root roll-off filters and outputs a clock signal of N ₁ times the chip rate;
A synchronization holding unit that outputs a phase control signal indicating the phase state of the phase of the spreading code with respect to the output of the parallel-serial converter,
Based on a phase control signal from the synchronization holding unit, a phase control unit that generates a spread code control signal for controlling the phase of the spread code,
A spread code generation unit that generates a spread code based on the spread code control signal. 2. The method of claim 1, wherein N ₂ = 2;
The coefficient of the first root roll-off filter is a _first coefficient of a first and second coefficient group obtained by alternately dividing a root roll-off filter coefficient corresponding to a clock of N1 times the chip rate into two in accordance with the order of phase difference. Group
A spread spectrum signal receiver, wherein the coefficients of the second root roll-off filter are a second coefficient group. 2. The method of claim 1, wherein N ₂ = 3;
Coefficient of the first root roll-off filter, first, second, and third was 3 divided every 2 phase difference discretization interval in accordance with the phase Sajun route rolloff filter coefficients corresponding to N ₁ times the chip clock rate The first coefficient group among the three coefficient groups,
The coefficients of the second root roll-off filter are a second coefficient group,
A spread spectrum signal receiver, wherein the coefficients of the third root roll-off filter are a third coefficient group. According to claim 1, wherein the phase control unit, the spread spectrum receiver and controlling the spread code phase at N _{2 /} N ₁ chip units by the spreading code control signal. In a spread spectrum signal receiver that receives and demodulates a signal that has been spread spectrum by direct spreading,
Digital converter, - the received signal, analog sampled at N _{1 /} N ₂ times the chip clock rate
N ₂ root roll-off filters corresponding to N ₁ / N ₂ times the clock of the chip rate, using a signal output from the analog-digital converter as an input signal;
A selector for selecting and outputting one of the N ₂ root roll-off filter outputs;
A synchronization holding unit that outputs a phase control signal for adjusting the phase of the spreading code with respect to the output of the selector,
Based on a phase control signal from the synchronization holding unit, a spread code control signal for controlling the phase of the spread code, and a phase control unit that generates a selector control signal for controlling the selector,
A spread code generation unit that generates a spread code based on the spread code control signal. In claim 5, N ₂ = 2;
The coefficient of the first root roll-off filter is a _first coefficient of a first and second coefficient group obtained by alternately dividing a root roll-off filter coefficient corresponding to a clock of N1 times the chip rate into two in accordance with the order of phase difference. Group
A spread spectrum receiver, wherein the coefficients of the second root roll-off filter are a second coefficient group. In claim 5, N ₂ = 3;
Coefficient of the first root roll-off filter, first, second, and third was 3 divided every 2 phase difference discretization interval in accordance with the phase Sajun route rolloff filter coefficients corresponding to N ₁ times the chip clock rate The first coefficient group among the three coefficient groups,
The coefficients of the second root roll-off filter are a second coefficient group,
A spread spectrum receiver, wherein the coefficients of the third root roll-off filter are a third coefficient group. Characterized in claim 5, wherein the phase controller performs the phase control of the 1 / N ₁ chip units by a selector control signal, to perform phase control of the spreading code with N _{2 /} N ₁ chip units by the spreading code control signal And spread spectrum receiver. In a spread spectrum signal receiver that receives and demodulates a signal that has been spread spectrum by direct spreading,
Digital converter, - the received signal, analog sampled at N _{1 /} N ₂ times the chip clock rate
And an input signal the output signal from the digital converter, the root roll-off filters corresponding to N _{1 /} N ₂ times the chip clock rate, - said analog
One or more averaging filters for averaging the output of the root roll-off filter;
A selector for selecting and outputting one of an output of the root roll-off filter and an output of the averaging filter;
For the output of the selector, a synchronization holding unit that outputs a phase control signal for adjusting the phase of the spreading code,
Based on a phase control signal from the synchronization holding unit, a spread code control signal that instructs phase control of the spread code, and a phase control unit that generates a selector control signal that instructs switching control of the selector,
A spread code generation unit that generates a spread code based on the spread code control signal. 10. The spread spectrum signal receiver according to claim 9, wherein N ₁ > 2 and N ₂ = 2, and the averaging filter is a filter having a transfer function of K (1 + D). Here, D means a delay and K means a coefficient. 10. The averaging filter according to claim 9, wherein N ₁ > 3 and N ₂ = 3, and the averaging filter includes a filter having a transfer function of (K1 + K2D) and a filter having a transfer function of (K2 + K1D). A spread spectrum signal receiver, comprising: Here, D is a delay, and K1 and K2 are coefficients. 10. The averaging filter according to claim 9, wherein N ₁ > 4 and N ₂ = 4, and the averaging filter includes a filter having a transfer function of (K1 + K2D) and a filter having a transfer function of K (1 + D); A spread spectrum signal receiver comprising a filter having a transfer function of (K2 + K1D). Here, D means delay, and K, K1 and K2 means coefficients. According to claim 9, wherein the phase control unit, characterized in that perform phase control of the 1 / N ₁ chip units by the selector control signal to control the spread code phase at N _{2 /} N ₁ chip units by the spreading code control signal Spread spectrum signal receiver. 10. The phase control unit according to claim 9, wherein the phase control unit performs phase control on a 1 / N ₂ chip basis by a selector control signal and controls a phase of a spread code on a N ₂ / N ₁ chip basis by a spread code control signal. Spread spectrum signal receiver. In a spread spectrum signal receiver that receives and demodulates a signal that has been spread spectrum by direct spreading,
An analog-to-digital converter that samples a received signal at a clock N times the chip rate;
A root roll-off filter corresponding to a clock of N times the chip rate; a variable-coefficient averaging filter for averaging the output of the root roll-off filter;
A synchronization holding unit that outputs a phase control signal for adjusting the phase of a spreading code with respect to the averaging filter output,
Based on a phase control signal from the synchronization holding unit, a phase control unit that generates a spread code control signal for controlling the phase of the spread code and a filter control signal for controlling the coefficient of the averaging filter,
A spread code generation unit for generating a spread code based on the spread code control signal. 16. The spread spectrum signal receiver according to claim 15, wherein the averaging filter has a transfer function of (K1 + K2D), and K1 and K2 are changed by a filter control signal. 16. The spectrum according to claim 15, wherein the phase control unit performs phase control within 1 / N chip by a filter control signal, and controls a phase of a spread code in 1 / N chip units by a spread code control signal. Spread receiver.

Images