JP3556482B2 - Constant voltage generator - Google Patents
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Description
【0001】
【発明の属する技術分野】
この発明は、定電圧発生回路に係り、特にバンドギャップリファレンス(BGR)回路を用いた基準電圧発生回路に関する。
【0002】
【従来の技術】
従来より、半導体集積回路内の基準電圧発生回路として、電源電圧依存性および温度依存性の小さいBGR回路が用いられている。BGR回路において、電源投入時に速やかに基準電圧が得られるようにするために、一旦出力端子を電源電位まで持ち上げた後、安定点に移行させるパワーオンリセット機能を持たせることがよく行われる。
【0003】
図5は、その様なBGR回路の構成を示す。このBGR回路は、電源VCCと接地VSSの間に3つの電流経路が形成されている。第1の電流経路は、PMOSトランジスタQP1、NMOSトランジスタQN1およびダイオードD1の直列回路である。第2の電流経路は、PMOSトランジスタQP2、NMOSトランジスタQN2、抵抗R1、およびダイオードD2の直列回路である。ダイオードD2は、第1の電流経路のダイオードD1に対して、N個分のpn接合面積を持つものとする。第3の電流経路は、PMOSトランジスタQP3、抵抗R2ダイオードおよびD3の直列回路である。
【0004】
第2の電流経路のPMOSトランジスタQP1は、ゲートとドレインが接続され、第1および第3の電流回路のPMOSトランジスタQP1およびQP3のゲートはPMOSトランジスタQP2のゲートに接続されている。従ってこれらのPMOSトランジスタQP1〜QP3は、カレントミラー回路を構成しており、第2の電流回路のドレイン電流I0を基準として、第1および第3の電流回路にも同じ電流I0が流れる。
このBGR回路の出力基準電圧Vrefは、第3の電流経路の電流I0と抵抗R2、およびダイオードD3の端子電圧Vf3を用いて、次の数1で表される。
【0005】
【数1】
Vref=Vf3+R2・I0
【0006】
この様に表される基準電圧Vrefを温度依存性のない定電圧とするために、第2の電流経路のダイオードD2と第1の電流経路のダイオードD1の面積比(電流容量比)N、および第2の電流経路に挿入された抵抗R1と第3の電流経路の抵抗R2との比が最適設定される。いま、第2の電流経路において、NMOSトランジスタQN2と抵抗R1の接続ノードの電位をVf22、抵抗R1とダイオードD2の接続ノードの電位をVf21とすると、電流I0は、次の数2で表される。
【0007】
【数2】
I0=(Vf22−Vf21)/R1
【0008】
第1の電流経路のNMOSトランジスタQN1はゲートとドレインが接続され、第2の電流経路のNMOSトランジスタQN2のゲートはNMOSトランジスタQN1のゲートと共通接続されているから、これらのNMOSトランジスタQN1,QN2のソースノードの電位Vf1,Vf22は等しい。また、第1の電流経路のダイオードD1と第3の電流経路のダイオードD3とが同じ素子であれば、Vf3=Vf1である。これらの関係を数1に入れると、数1は、次のように書き替えることができる。
【0009】
【数3】
Vref=Vf1+(R2/R1)(Vf1−Vf21)
【0010】
数3の右辺第2項におけるVf1−Vf21は、ダイオードD1とD2の同じ電流値での順方向電圧の差であり、ダイオードD2のダイオードD1に対する電流容量比Nを用いて、下記数4で表される。
【0011】
【数4】
Vf1−Vf21=(kT/q)ln N
【0012】
但し、kはボルツマン定数、qは単位電荷、Tは温度である。数4を数3に代入すると、次の数5が得られる。
【0013】
【数5】
Vref=Vf1+(R2/R1)(kT/q)ln N
【0014】
数5の右辺第1項は、ダイオードD1の順方向電圧であり、負の温度係数を持つ。右辺第2項は、一次の正の温度係数を持つ。従って、抵抗比R2/R1及び電流容量比Nを最適設定することにより、数5の基準電圧Vrefは温度依存性の小さいものとすることができる。
【0015】
図5のBGR回路では、電源投入時に回路を起動するために、カレントミラー回路を構成するPMOSトランジスタQP1〜QP3のゲートと接地VSSの間に、NMOSトランジスタQN3が設けられている。このNMOSトランジスタQN3のゲートは、パワーオンリセット信号PONRSTにより制御される。電源投入時、パワーオンリセット信号PONRSTをVCCとして、PMOSトランジスタQP1〜QP3のゲートを強制的に接地電位VSSにして、PMOSトランジスタQP1〜QP3をオンさせる。これにより、基準電圧出力端は一旦、Vref=VCCに引き上げられる。その後、制御信号PONRSTをVSSに戻すことにより、出力基準電圧VrefはVCCから所望の基準電圧例えば、1.25Vの定常状態に移行する。
【0016】
【発明が解決しようとする課題】
上述したBGR回路を用いた基準電圧発生回路では、各電流経路が動作中定常的に電流を流す。このため、消費電力を小さくするためには、各電流経路の抵抗を大きくして、定常電流を小さくすることが必要である。
しかし、定常電流を小さくした場合、パワーオンリセットにより一旦電源電位VCCまで上昇させた基準電圧出力端が定常状態に戻るまでに時間がかかる、という問題がある。図6は、その様子を示すパワーオンリセット時の動作波形である。
【0017】
この発明は、上記事情を考慮してなされたもので、定常状態での消費電力増大を伴うことなく、電源投入時の定常状態への高速復帰を可能とした定電圧発生回路を提供することを目的としている。
【0018】
【課題を解決するための手段】
この発明に係る第1の定電圧発生回路は、電源端子間に、定電流を流す第1の電流源トランジスタ、第1の抵抗、及びダイオードが直列接続されて、前記第1の電流源トランジスタと第1の抵抗の接続ノードを電圧出力端子とした主電流経路と、電源投入時に前記第1の電流源トランジスタを強制的にオンさせて前記出力端子を電源電位にリセットするパワーオンリセット回路とを有する定電圧発生回路において、前記第1の電流源トランジスタと並列接続された第2の電流源トランジスタ、及び前記第1の抵抗と並列接続された第2の抵抗を有する補助電流経路と、この補助電流経路内に挿入されて、定常状態で補助電流経路を非導通とし、電源投入時に一定時間補助電流経路を導通させるスイッチ回路と、を有することを特徴とする。
【0019】
ここで例えば、前記主電流経路は、前記第1の電流源トランジスタが基準電流値を反映した定電流を流すカレントミラー回路を含むバンドギャップリファレンス回路の出力回路である。
また、前記補助電流経路の第2の電流源トランジスタと第2の抵抗は、好ましくは、前記電圧出力端子に得られる出力電圧が前記スイッチ回路のオンオフに拘わらず一定になるように素子パラメータが設定される。より具体的には、第2の電流源トランジスタは、第1の電流源トランジスタとゲートが共通駆動されて第1の電流源トランジスタと同じ定電流を流すものであり、第2の抵抗は第1の抵抗と同じ抵抗値を有するものとする。
【0020】
この発明に係る第2の定電圧発生回路は、電源端子間に第1の電流源トランジスタと第1のダイオードとが直列接続され、第1のダイオードに第1の抵抗が並列接続された第1の電流経路と、電源端子間に第2の電流源トランジスタと第2の抵抗、及び前記第1のダイオードより電流容量が大きい第2のダイオードが直列接続され、これら第2の抵抗と第2のダイオードの直列回路に前記第1の抵抗と同じ値の第3の抵抗が並列接続された第2の電流経路と、電源端子間に第3の電流源トランジスタと第4の抵抗が直列接続されて、第3の電流源トランジスタと第4の抵抗の接続ノードを出力端子とする第3の電流経路と、前記第1の電流経路における第1の電流源トランジスタと第1のダイオードの接続ノードと、前記第2の電流経路における第2の電流源トランジスタと第2の抵抗の接続ノードとが差動入力端子に接続されてそれらの接続ノードを同電位に保つように前記第1,第2及び第3の電流源トランジスタのゲートを共通駆動する差動増幅器と、電源投入時に前記第1乃至第3の電流源トランジスタを強制的にオンさせて前記出力端子を電源電位にリセットするパワーオンリセット回路と、前記第3の電流経路に併設されて電源端子間に直列に入る、前記差動増幅器の出力によりゲートが駆動される第4の電流源トランジスタと第5の抵抗とを有する補助電流経路と、この補助電流経路内に挿入されて、定常状態で補助電流経路を非導通とし、電源投入時に一定時間前記補助電流経路を導通させるスイッチ回路と、を有することを特徴とする。
【0021】
この発明に係る第3の定電圧発生回路は、定電流源を備えた差動増幅器と、電源端子と電圧出力端子の間に介在して、前記差動増幅器の出力によりゲートが制御される電流源トランジスタと、前記電圧出力端子と基準電位端子の間に第1の抵抗と第1の第1のダイオードが直列接続されその接続ノードが前記差動増幅器の一方の入力端子に接続された、前記電流源トランジスタにより電流が供給される第1の電流経路と、前記電圧出力端子と基準電位端子の間に第2及び第3の抵抗と、前記第1のダイオードより電流容量の大きい第2のダイオードとが直列接続され第2及び第3の抵抗の接続ノードが前記差動増幅器の他方の入力端子に接続された、前記電流源トランジスタにより電流が供給される第2の電流経路と、電源投入時、前記差動増幅器の定電流源を制御して電流値を増大させる制御回路と、を有することを特徴とする。
【0022】
この発明による第1及び第2の定電圧発生回路では、出力段である主電流経路に対して並列に補助電流経路を設け、電源投入時時に補助電流経路を導通させて電流経路を低抵抗とすることにより、電圧出力端子の定常状態への復帰を高速化することができる。補助電流経路にはスイッチ回路を備えて、定常状態では補助電流経路を非導通とすることにより、電流経路の抵抗値を大きく保つことができる。これにより、定常状態での消費電力は従来と変わらないものとすることができる。
【0023】
またこの発明による第3の定電圧発生回路では、ダイオードを含む二つの電流経路を差動増幅器により負帰還制御して基準電圧を発生するタイプの定電圧発生回路であって、電源投入時に差動増幅器の定電流源の電流値を増大させることにより、回路の定常状態への移行を移行を速やかに行うことができる。
【0024】
【発明の実施の形態】
以下、図面を参照して、この発明の実施例を説明する。
図1は、この発明の一実施例によるBGR回路である。このBGR回路の基本構成は、図5の従来回路と同様であり、対応する部分には図5と同一符号を付してある。このBGR回路の出力回路となる主電流経路1は、電源電位VCCと接地電位VSSの間に直列接続された電流源PMOSトランジスタQP3と抵抗R2及びダイオードD3により構成されている。PMOSトランジスタQP3と抵抗R2との接続ノードが電圧出力端子OUTとなる。
【0025】
PMOSトランジスタ対QP1,QP2はPMOSカレントミラー回路を構成しており、これらのトランジスタQP1,QP2を電流源とする電流経路4,5のダイオードD1,D2に定電流I1が供給される。またPPMOSトランジスタQP2とQP3の対もレントミラーを構成しており、これにより主電流経路1にはPMOSトランジスタQP3により定電流I1が流される。
【0026】
このBGR回路が、ダイオードD1とD2の接合面積比(電流容量比)、及び抵抗R1とR2の値を設定することにより、出力端子OUTに温度依存性の小さい基準電圧Vrefを出力することは、先の数5で説明した通りである。
この実施例では、この様なBGR回路の主電流経路1に対して補助電流経路2が併設されている。補助電流経路2は、PMOSトランジスタQP5がオンの時に主電流経路1の電流源PMOSトランジスタQP3に並列接続される電流源PMOSトランジスタQP4と、NMOSトランジスタQN4がオンの時に主電流経路1の抵抗R2と並列接続される抵抗R3を有する。PMOSトランジスタQP4のゲートはPMOSトランジスタQP3のゲートと共通接続される。
【0027】
補助電流経路2の電流源PMOSトランジスタQP4のドレインと出力端子OUTの間に挿入されたPMOSトランジスタQP5と、出力端子OUTと抵抗R3の間に挿入されたNMOSトランジスタQN4とは、補助電流経路2を選択的に導通、非導通とするためのスイッチ回路3を構成している。NMOSトランジスタQN4のゲートは、制御信号Aにより駆動され、PMOSトランジスタQP5のゲートは制御信号AをインバータINVにより反転した信号により駆動される。
【0028】
スイッチ回路3は、電源投入時に一定時間補助電流経路2を導通させるように、制御信号Aにより制御される。より具体的には、電源投入時、パワーオンリセット用NMOSトランジスタQN3がオン駆動された時、これがオフになった後一定時間スイッチ回路3がオン駆動される。但し、スイッチ回路3のオン駆動のタイミングは、パワーオンリセット用NMOSトランジスタQN3のオン駆動と同時であってもよい。
【0029】
この実施例によるBGR回路の動作を次に説明する。
図2は、電源投入時の各部動作波形を示している。電源投入時、即ちタイミングt0でパワーオンリセット信号PONRSTがVCCになり、この実施例では同時にスイッチ回路2の制御信号AがVCCになる。これにより、BGR回路では、各電流源PMOSトランジスタQP1〜QP3が全てゲートにVCCが与えられてオンになり、出力端子OUTは強制的にVCCになる。タイミングt1でパワーオンリセット信号PONRSTがVSSになり、出力端子OUTは安定点に向かって移行する。
【0030】
この後、制御信号Aは更に一定時間VCCを保つ。このとき、一旦VCCになった出力端子OUTの放電路は、二つの抵抗R2,R3の並列回路である。従って、図2に破線で示した主電流経路1のみの場合の出力電圧変化に対して、補助電流経路2を持つこの実施例の場合、より短時間に安定出力状態に復帰する。補助電流経路2を非導通とするタイミングt2は、出力端子OUTが定常状態の出力電圧例えば、1.25Vになる前後とする。
【0031】
定常状態では、補助電流経路2は非導通であり、主電流経路1にはPMOSトランジスタQP3により定電流I1が流れる。従って、定常状態での消費電力は、従来と変わらない。このときダイオードD3の端子電圧をVrefとすると、下記数6で表される出力電圧が得られる。これが温度依存性のない定電圧になることは、図5で説明したとおりである。
【0032】
【数6】
Vref=Vf+R2・I1
【0033】
この実施例において、補助電流経路2の導通、非導通により出力端子OUTの電位変動が生じないようにすることが好ましい。従って、補助電流経路2の電流源PMOSトランジスタQP4と抵抗R3は、電圧出力端子OUTに得られる出力電圧がスイッチ回路3のオンオフに拘わらず一定になるように、言い換えれば、補助電流経路2の導通、非導通に拘わらず一定になるように、素子パラメータが設定される。
【0034】
具体的には例えば、補助電流経路2の電流源PMOSトランジスタQP4による電流I2が、主電流経路1の電流源PMOSトランジスタQP3による電流I1と等しくなるように、これらのPMOSトランジスタQP3,QP4の素子寸法は同じとする。また、主電流経路1の抵抗R2と補助電流経路2の抵抗R3を同じ抵抗値とする。
【0035】
この条件において、補助電流経路2を導通状態に保って出力端子OUTに得られる出力電圧は、ダイオードD3の電流が変わることによるダイオード端子電圧Vrefの誤差を無視すれば、下記数7となる。
【0036】
【数7】
【0037】
補助電流経路2の導通、非導通に拘わらず出力電圧を一定に保つ条件は、I1=I2,R2=R3に限られない。より一般的には、下記数8の条件を満たせばよい。
【0038】
【数8】
(I1+I2)[R2・R3/(R2+R3)]
【0039】
数8の条件を満たす範囲で補助電流経路2の電流源PMOSトランジスタQP4と抵抗R3の素子パラメータを選択することにより、補助電流経路2を設けたことによる回路動作への悪影響を防止することが可能になる。
以上のようにこの実施例によるBGR回路では、補助電流経路2を付加することにより、定常状態での消費電力を増大させることなく、電源投入時の出力電圧の定常状態への復帰が短時間に行われる。
【0040】
図3は、この発明を別のタイプのBGR回路に適用した実施例である。
この実施例によるBGR回路は、電源VCCと接地VSS間に設けられた3つの電流経路11,12及び13と、差動増幅器14とを有する。第1の電流経路11は、電流源PMOSトランジスタQP11とダイオードD1の直列回路であり、第2の電流経路12は、電流源PMOSトランジスタQP12と抵抗R11及びダイオードD2の直列回路である。第1の電流経路11のダイオードD1、及び第2の電流経路12の抵抗R11とダイオードD2の直列回路に対して、同じ値の抵抗R0が並列接続されている。ダイオードD2は、第1の電流経路11におけるダイオードD1の複数個分の接合面積(即ち電流容量)を有する。
【0041】
第3の電流経路13は出力回路となる主電流経路であって、電流源PMOSトランジスタQP13と抵抗R12の直列回路である。
これらの電流経路11,12,13の電流源PMOSトランジスタQP11,QP12,QP13のゲートは差動増幅器14の出力により共通に駆動される。差動増幅器14の反転入力端子、非反転入力端子にはそれぞれ、第1の電流経路11のPMOSトランジスタQP11とダイオードD1の接続ノードN1と、第2の電流経路12におけるPMOSトランジスタQP12と抵抗R11との接続ノードN2とが接続される。従って定常状態では、高入力インピーダンス及び高利得の差動増幅器14により、第1及び第2の電流経路11及び12における接続ノードN1及びN2を同電位に保つ制御がなされる。
【0042】
電源投入時に電流源PMOSトランジスタQP11,QP12,QP13を強制的にオンさせて、出力端子OUTを電源電位VCCにリセットするパワーオンリセット用のNMOSトランジスタQN11を有することは、先の実施例と同様である。
またこの実施例においても、出力回路となる電流経路13に対して補助電流経路15が併設される。補助電流経路15は、PMOSトランジスタQP15がオンの時に電流経路13の電流源PMOSトランジスタQP13に並列接続される電流源PMOSトランジスタQP14と、NMOSトランジスタQN12がオンの時に電流経路13の抵抗R12と並列接続される抵抗R13を有する。PMOSトランジスタQP14のゲートはPMOSトランジスタQP13のゲートと共通接続される。
【0043】
補助電流経路15の電流源PMOSトランジスタQP14のドレインと出力端子OUTの間に挿入されたPMOSトランジスタQP15と、出力端子OUTと抵抗R13の間に挿入されたNMOSトランジスタQN12とは、補助電流経路15を選択的に導通、非導通とするためのスイッチ回路16を構成している。このスイッチ回路16が制御信号AとインバータINVによる反転信号により制御される点も、先の実施例と同様である。
【0044】
この実施例のBGR回路においても、ダイオードD1,D2の面積比と抵抗R11,R12の設定により、温度依存性の小さい基準電圧を発生することができる。その基本原理は、先の実施例と同様である。いま、電流源PMOSトランジスタQP11,QP12,QP13が同じ寸法であるとすると、これらは差動増幅器14により共通に駆動されるから、電流経路11,12及び13には同じ電流I1が供給される。
このとき出力電圧Vrefは、下記数9で表される。
【0045】
【数9】
Vref=R12・I1
【0046】
第1,第2の電流経路11,12のノードN1,N2は、差動増幅器14により同電位になるように制御されるから、ダイオードD1,D2の順方向電圧をそれぞれVf1,Vf2、面積比をNとして、次の数10の関係が得られる。
【0047】
【数10】
【0048】
数10を用いて、数9は、下記数11のように表される。
【0049】
【数11】
Vref=(R12/R0){Vf1+(R0/R11)(kT/q)lnN}
【0050】
従って先の実施例と同様に、数11の右辺第1項の負の温度係数と第2項の正の温度係数により、温度補償ができる。
そしてこの実施例の場合にも、補助電流経路15とこれを制御するスイッチ回路16により、先の実施例と同様にして電源投入時の出力の定常状態への高速復帰が可能になる。
【0051】
図4は、この発明の更に別の実施例によるBGR回路である。ここまでの実施例では、BGR回路の出力段電流経路の抵抗を電源投入時に小さくすることにより、出力電圧の定常状態への復帰を早めた。これに対し、この実施例は、差動増幅器によりダイオードを含む電流経路を制御するタイプのBGR回路の場合に、差動増幅器の電流源の制御により同様の効果を得るものである。
【0052】
差動増幅器41は、能動負荷を構成するPMOSトランジスタ対QP23,QP22と差動ドライバNMOSトランジスタQN22,QN21を有し、トランジスタ対QN22,QN21の共通ソースと接地VSSの間に電流源用NMOSトランジスタQN23が設けられている。
この差動増幅器41の出力によりゲートが制御される電流源PMOSトランジスタQP21はソースがVCCに接続され、ドレインが電圧出力端子OUTに接続される。そして、電圧出力端子OUTと接地VSSの間に、ダイオードを含む二つの電流経路42,43が併設されている。第1の電流経路42は、抵抗R21とダイオードD1の直列回路である。第2の電流経路43は、抵抗R22,R23及びダイオードD2の直列回路である。先の実施例と同様に、第2の電流経路43のダイオードD2は、第1の電流経路42のダイオードD1に比べて複数個分の接合容量を持つ。
【0053】
第1の電流経路42の抵抗R21とダイオードD1の接続ノードN1は、差動増幅器41の反転入力端子に接続され、第2の電流経路43の抵抗R22とR23の接続ノードN2は、差動増幅器41の非反転入力端子に接続されている。これにより、二つの電流経路42,43のノードN1,N2を同電位に保つ負帰還制御が行われる。
【0054】
差動増幅器41の電流源NMOSトランジスタQN23は、そのゲートにゲート・ドレインが接続されたNMOSトランジスタQN24とともにNMOSカレントミラーを構成している。NMOSトランジスタQN24のドレインと電源VSSの間に設けられた電流源PMOSトランジスタQP24は、更にウィルソン型カレントミラー回路44により制御される。
【0055】
ウィルソン型カレントミラー回路44は、PMOSトランジスタ対QP26,QP25によるカレントミラーを主体として構成されている。PMOSトランジスタQP26のドレインは、ゲート・ドレインが共通接続されたNMOSトランジスタQN27及びダイオードD0を介して接地され、PMOSトランジスタQP25のドレインは、ゲートがNMOSトランジスタQN27と共通接続されたNMOSトランジスタQN26及び抵抗R31を介して接地される。このウィルソン型カレントミラー回路44では、ダイオードD0と抵抗R31により決まる定電流I0が発生される。この定電流が、PMOSトランジスタQP25と共にカレントミラーを構成するPMOSトランジスタQP24に反映され、さらにNMOSトランジスタQN24を介して電流源NMOSトランジスタQN23に反映されて、差動増幅器41の定電流源となる。
【0056】
電源投入時、カレントミラー回路44のPMOSトランジスタQP26のドレインを強制的に電源電位VCCに設定して回路を起動するために、パワーオンリセット信号PONRSTにより制御されるPMOSトランジスタQP27が、PMOSトランジスタQP26と並列に設けられている。また、電流経路42のPMOSトランジスタQP21のゲートと接地の間に、パワーオンリセット信号PONRSTにより制御されるNMOSトランジスタQN1が設けられている。
【0057】
更にこの実施例では、電源投入時の電圧出力端子OUTの出力を安定点に速やかに移行させる目的で、カレントミラー回路44のNMOSトランジスタQN26側の抵抗R31に並列に、スイッチ素子としてのNMOSトランジスタQN25と抵抗R32が接続されている。NMOSトランジスタQN25のゲートは、先の実施例と同様の制御信号Aにより駆動される。
【0058】
この実施例のBGR回路においても、次のような原理で定常状態での温度依存性を小さくすることができる。この実施例の場合、二つの電流経路42,43の電流値I1,I2は、ノードN1,N2が差動増幅器41の働きにより同電位になるため、抵抗R21,R22により、次のような関係を持つ。
【0059】
【数12】
I1/I2=R22/R21
【0060】
また、出力端子OUTに得られる基準電圧Vrefは、ダイオードD1の順方向電圧をVf1として、次の式で与えられる。
【0061】
【数13】
Vref=Vf1+R21・I1
【0062】
ノードN1,N2の電位が等しいことから、ダイオードD1,D2の順方向電圧Vf1,Vf2の間に次の関係が成り立つ。
【0063】
【数14】
Vf1=R23・I2+Vf2
I2=(Vf1−Vf2)/R23
【0064】
順方向電圧の差分Vf1−Vf2は、ダイオードD2のダイオードD1に対する面積比Nとそれぞれの電流I1,I2の比で決まり、次のように表される。
【0065】
【数15】
Vf1−Vf2=(kT/q)ln (N・I1/I2)
【0066】
数15は、数12を用いて次のように書き替えられる。
【0067】
【数16】
Vf1−Vf2=(kT/q)ln (N・R22/R21)
【0068】
数14に数16を代入すると、次の数17が得られる。
【0069】
【数17】
I2=(1/R23)(kT/q)ln (N・R22/R21)
【0070】
更に、数17に数12の関係を代入すると、次の数18が得られる。
【0071】
【数18】
I1=(R22/R21・R23)(kT/q)ln (N・R22/R21)
【0072】
数18を数13に代入すると、出力基準電圧Vrefは、次の数19のように表される。
【0073】
【数19】
Vref=Vf1+(R22/R23)(kT/q)ln (N・R22/R21)
【0074】
先の実施例と同様に、数19の右辺第1項は、負の温度係数を持ち、右辺第2項は正の温度係数を持つ。従って、抵抗R21,R22,R23を最適設定することにより、温度依存性のない基準電圧Vrefを得ることができる。
【0075】
そしてこの実施例の場合、電源投入時、パワーオンリセット信号PONRSTによりNMOSトランジスタQN25がオンになり、カレントミラー回路44における抵抗R31に対して抵抗R32が並列接続される。例えば、抵抗R32の抵抗値を抵抗R31のそれと同じとすれば、抵抗値は1/2になる。これにより、電源投入時、カレントミラー回路44により発生される電流値が定常状態での電流値I0より大きくなる。この電流値は、PMOSトランジスタQP24の出力電流に反映され、更にその電流はNMOSトランジスタQN24により差動増幅器41の電流源NMOSトランジスタQN23の電流に反映される。
【0076】
差動増幅器41は、電流が大きい方が出力電圧に対する負帰還の反応速度が速い。従って、電源投入時、出力端子OUTの電圧の安定点への移行が加速されることになる。出力基準電圧Vrefが所望の定常値に近くなった時点で、パワーオンリセット信号PONRSTが“L”レベルに戻るように、その信号幅が設定される。以上により、先の実施例と同様に、電源投入時の定常動作点への移行を速やかにし、しかも定常状態での消費電力増大を抑えることができる。
【0077】
【発明の効果】
以上述べたようにこの発明によれば、BGR回路等の定電圧発生回路において、電源投入時に出力段電流経路の抵抗値制御を行い、或いは差動増幅器を持つBGR回路の場合には差動増幅器の電流源の制御を行うことにより、定常状態での消費電力を低く保ながら、電源投入時に速やかに定常状態へ復帰させることができる。
【図面の簡単な説明】
【図1】この発明の一実施例によるBGR回路を示す。
【図2】同実施例のBGR回路の電源投入時の動作波形を示す。
【図3】この発明の他の実施例によるBGR回路を示す。
【図4】この発明の他の実施例によるBGR回路を示す。
【図5】従来のBGR回路を示す。
【図6】図5のBGR回路の電源投入時の出力電圧波形を示す。
【符号の説明】1,4,5…電流経路、2…補助電流経路、3…スイッチ回路、11〜13…電流経路、14…差動増幅器、15…補助電流経路、16…スイッチ回路、41…差動増幅器、42,43…電流経路。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a constant voltage generation circuit, and more particularly to a reference voltage generation circuit using a band gap reference (BGR) circuit.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, as a reference voltage generating circuit in a semiconductor integrated circuit, a BGR circuit having low power supply voltage dependency and temperature dependency has been used. In order to quickly obtain a reference voltage when power is turned on, a BGR circuit is often provided with a power-on reset function of temporarily raising an output terminal to a power supply potential and then shifting to a stable point.
[0003]
FIG. 5 shows a configuration of such a BGR circuit. In this BGR circuit, three current paths are formed between the power supply VCC and the ground VSS. The first current path is a series circuit of a PMOS transistor QP1, an NMOS transistor QN1, and a diode D1. The second current path is a series circuit of a PMOS transistor QP2, an NMOS transistor QN2, a resistor R1, and a diode D2. The diode D2 has N pn junction areas with respect to the diode D1 in the first current path. The third current path is a series circuit of a PMOS transistor QP3, a resistor R2 diode and D3.
[0004]
The gate and the drain of the PMOS transistor QP1 of the second current path are connected, and the gates of the PMOS transistors QP1 and QP3 of the first and third current circuits are connected to the gate of the PMOS transistor QP2. Therefore, these PMOS transistors QP1 to QP3 form a current mirror circuit, and the same current I0 flows through the first and third current circuits with reference to the drain current I0 of the second current circuit.
The output reference voltage Vref of this BGR circuit is expressed by the following
[0005]
(Equation 1)
Vref = Vf3 + R2 · I0
[0006]
In order to make the reference voltage Vref expressed as described above a constant voltage having no temperature dependency, the area ratio (current capacity ratio) N of the diode D2 of the second current path and the diode D1 of the first current path, and The ratio between the resistance R1 inserted in the second current path and the resistance R2 in the third current path is optimally set. Now, assuming that the potential at the connection node between the NMOS transistor QN2 and the resistor R1 is Vf22 and the potential at the connection node between the resistor R1 and the diode D2 is Vf21 in the second current path, the current I0 is expressed by the following equation 2. .
[0007]
(Equation 2)
I0 = (Vf22−Vf21) / R1
[0008]
The gate and drain of the NMOS transistor QN1 in the first current path are connected, and the gate of the NMOS transistor QN2 in the second current path is commonly connected to the gate of the NMOS transistor QN1. The potentials Vf1 and Vf22 of the source nodes are equal. If the diode D1 in the first current path and the diode D3 in the third current path are the same element, Vf3 = Vf1. When these relationships are put into
[0009]
(Equation 3)
Vref = Vf1 + (R2 / R1) (Vf1-Vf21)
[0010]
Vf1−Vf21 in the second term on the right side of
[0011]
(Equation 4)
Vf1-Vf21 = (kT / q) ln N
[0012]
Here, k is Boltzmann's constant, q is unit charge, and T is temperature. By substituting Equation 4 into
[0013]
(Equation 5)
Vref = Vf1 + (R2 / R1) (kT / q) ln N
[0014]
The first term on the right side of
[0015]
In the BGR circuit of FIG. 5, an NMOS transistor QN3 is provided between the gates of the PMOS transistors QP1 to QP3 constituting the current mirror circuit and the ground VSS in order to start the circuit when the power is turned on. The gate of the NMOS transistor QN3 is controlled by a power-on reset signal PONRST. When the power is turned on, the power-on reset signal PONRST is set to VCC, the gates of the PMOS transistors QP1 to QP3 are forcibly set to the ground potential VSS, and the PMOS transistors QP1 to QP3 are turned on. Thereby, the reference voltage output terminal is temporarily raised to Vref = VCC. Thereafter, by returning the control signal PONRST to VSS, the output reference voltage Vref shifts from VCC to a steady state of a desired reference voltage, for example, 1.25 V.
[0016]
[Problems to be solved by the invention]
In the reference voltage generation circuit using the BGR circuit described above, each current path constantly supplies current during operation. Therefore, in order to reduce power consumption, it is necessary to increase the resistance of each current path and reduce the steady-state current.
However, when the steady-state current is reduced, there is a problem that it takes time for the reference voltage output terminal, which has been once raised to the power supply potential VCC by the power-on reset, to return to the steady state. FIG. 6 is an operation waveform at the time of power-on reset, showing the state.
[0017]
The present invention has been made in view of the above circumstances, and provides a constant voltage generation circuit capable of quickly returning to a steady state when power is turned on without increasing power consumption in a steady state. The purpose is.
[0018]
[Means for Solving the Problems]
A first constant voltage generating circuit according to the present invention is configured such that a first current source transistor, a first resistor, and a diode, which allow a constant current to flow, are connected in series between power supply terminals. A main current path having a connection node of the first resistor as a voltage output terminal, and a power-on reset circuit for forcibly turning on the first current source transistor at power-on to reset the output terminal to a power supply potential. An auxiliary current path having a second current source transistor connected in parallel with the first current source transistor, and a second resistor connected in parallel with the first resistor; And a switch circuit inserted into the current path to make the auxiliary current path non-conductive in a steady state and to make the auxiliary current path conductive for a certain period of time when power is turned on.
[0019]
Here, for example, the main current path is an output circuit of a bandgap reference circuit including a current mirror circuit in which the first current source transistor flows a constant current reflecting a reference current value.
Preferably, the element parameters of the second current source transistor and the second resistor of the auxiliary current path are set such that the output voltage obtained at the voltage output terminal is constant regardless of whether the switch circuit is on or off. Is done. More specifically, the second current source transistor has a gate driven in common with the first current source transistor so that the same constant current flows as the first current source transistor, and the second resistor has the first resistance. Has the same resistance value as
[0020]
A second constant voltage generating circuit according to the present invention includes a first constant voltage generating circuit in which a first current source transistor and a first diode are connected in series between power supply terminals, and a first resistor is connected in parallel to the first diode. , A second current source transistor, a second resistor, and a second diode having a larger current capacity than the first diode are connected in series between a power supply terminal and the second resistor and the second resistor. A second current path in which a third resistor having the same value as the first resistor is connected in parallel to a series circuit of diodes, and a third current source transistor and a fourth resistor are connected in series between power supply terminals. A third current path having a connection node between the third current source transistor and the fourth resistor as an output terminal, a connection node between the first current source transistor and the first diode in the first current path, In the second current path A connection node between the second current source transistor and the second resistor is connected to a differential input terminal so that the connection node between the first current source transistor and the second current source transistor is maintained at the same potential. A differential amplifier for commonly driving gates, a power-on reset circuit for forcibly turning on the first to third current source transistors when power is turned on, and resetting the output terminal to a power supply potential; An auxiliary current path having a fourth current source transistor and a fifth resistor, the gate being driven by the output of the differential amplifier, which is provided in parallel with the path and enters in series between the power supply terminals; A switch circuit that is inserted to make the auxiliary current path non-conductive in a steady state and to make the auxiliary current path conductive for a certain period of time when power is turned on.
[0021]
A third constant voltage generating circuit according to the present invention includes a differential amplifier having a constant current source and a current interposed between a power supply terminal and a voltage output terminal, the gate of which is controlled by the output of the differential amplifier. A source transistor, a first resistor and a first diode connected in series between the voltage output terminal and the reference potential terminal, and a connection node thereof is connected to one input terminal of the differential amplifier; A first current path to which a current is supplied by a current source transistor, second and third resistors between the voltage output terminal and a reference potential terminal, and a second diode having a larger current capacity than the first diode A second current path to which a current is supplied by the current source transistor, wherein a second current path is connected to the other input terminal of the differential amplifier, and a second current path is connected to the other input terminal of the differential amplifier. , The differential And having a control circuit to increase the current value by controlling the constant current source width unit.
[0022]
In the first and second constant voltage generating circuits according to the present invention, the auxiliary current path is provided in parallel with the main current path as the output stage, and when the power is turned on, the auxiliary current path is made conductive so that the current path has a low resistance. By doing so, it is possible to speed up the return of the voltage output terminal to the steady state. By providing a switch circuit in the auxiliary current path and making the auxiliary current path non-conductive in a steady state, the resistance value of the current path can be kept large. As a result, power consumption in a steady state can be made the same as that in the related art.
[0023]
The third constant voltage generating circuit according to the present invention is a constant voltage generating circuit of a type that generates a reference voltage by performing negative feedback control on two current paths including a diode by a differential amplifier. By increasing the current value of the constant current source of the amplifier, the transition to the steady state of the circuit can be performed quickly.
[0024]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 shows a BGR circuit according to one embodiment of the present invention. The basic configuration of this BGR circuit is the same as that of the conventional circuit shown in FIG. 5, and corresponding parts are denoted by the same reference numerals as in FIG. A main
[0025]
The PMOS transistor pair QP1 and QP2 constitute a PMOS current mirror circuit, and the constant current I1 is supplied to the diodes D1 and D2 of the
[0026]
This BGR circuit sets the junction area ratio (current capacity ratio) of the diodes D1 and D2 and the values of the resistors R1 and R2, thereby outputting the reference voltage Vref having small temperature dependence to the output terminal OUT. This is as described in
In this embodiment, an auxiliary current path 2 is provided in addition to the main
[0027]
The PMOS transistor QP5 inserted between the drain of the current source PMOS transistor QP4 of the auxiliary current path 2 and the output terminal OUT, and the NMOS transistor QN4 inserted between the output terminal OUT and the resistor R3 are connected to the auxiliary current path 2. A
[0028]
The
[0029]
The operation of the BGR circuit according to this embodiment will now be described.
FIG. 2 shows operation waveforms of the respective units when the power is turned on. When the power is turned on, that is, at timing t0, the power-on reset signal PONRST becomes VCC. In this embodiment, the control signal A of the switch circuit 2 becomes VCC at the same time. As a result, in the BGR circuit, all the current source PMOS transistors QP1 to QP3 are turned on with VCC applied to their gates, and the output terminal OUT is forced to VCC. At timing t1, the power-on reset signal PONRST becomes VSS, and the output terminal OUT shifts to a stable point.
[0030]
Thereafter, the control signal A keeps VCC for a certain time. At this time, the discharge path of the output terminal OUT once at VCC is a parallel circuit of two resistors R2 and R3. Therefore, in the case of the embodiment having the auxiliary current path 2 in response to the output voltage change in the case of only the main
[0031]
In the steady state, auxiliary current path 2 is non-conductive, and constant current I1 flows through main
[0032]
(Equation 6)
Vref = Vf + R2 · I1
[0033]
In this embodiment, it is preferable that the potential of the output terminal OUT does not fluctuate due to conduction or non-conduction of the auxiliary current path 2. Therefore, the current source PMOS transistor QP4 and the resistor R3 of the auxiliary current path 2 are controlled so that the output voltage obtained at the voltage output terminal OUT is constant irrespective of the on / off state of the
[0034]
Specifically, for example, the element sizes of the PMOS transistors QP3 and QP4 are set such that the current I2 generated by the current source PMOS transistor QP4 of the auxiliary current path 2 becomes equal to the current I1 generated by the current source PMOS transistor QP3 of the main
[0035]
Under this condition, the output voltage obtained at the output terminal OUT while the auxiliary current path 2 is kept conductive becomes the following equation 7 if the error of the diode terminal voltage Vref due to the change of the current of the diode D3 is ignored.
[0036]
(Equation 7)
[0037]
The condition for keeping the output voltage constant irrespective of the conduction or non-conduction of the auxiliary current path 2 is not limited to I1 = I2, R2 = R3. More generally, it suffices to satisfy the following condition (8).
[0038]
(Equation 8)
(I1 + I2) [R2 · R3 / (R2 + R3)]
[0039]
By selecting the element parameters of the current source PMOS transistor QP4 and the resistor R3 of the auxiliary current path 2 within a range satisfying the condition of Expression 8, it is possible to prevent the adverse effect on the circuit operation due to the provision of the auxiliary current path 2 become.
As described above, in the BGR circuit according to this embodiment, by adding the auxiliary current path 2, the output voltage can be returned to the steady state at power-on in a short time without increasing power consumption in the steady state. Done.
[0040]
FIG. 3 shows an embodiment in which the present invention is applied to another type of BGR circuit.
The BGR circuit according to this embodiment has three
[0041]
The third
The gates of the current source PMOS transistors QP11, QP12, QP13 of these
[0042]
The power-on reset NMOS transistor QN11 for forcibly turning on the current source PMOS transistors QP11, QP12, and QP13 at power-on and resetting the output terminal OUT to the power supply potential VCC is the same as in the previous embodiment. is there.
Also in this embodiment, an auxiliary
[0043]
The PMOS transistor QP15 inserted between the drain of the current source PMOS transistor QP14 of the auxiliary
[0044]
Also in the BGR circuit of this embodiment, a reference voltage with low temperature dependency can be generated by setting the area ratio of the diodes D1 and D2 and the settings of the resistors R11 and R12. The basic principle is the same as in the previous embodiment. Now, assuming that the current source PMOS transistors QP11, QP12, QP13 have the same size, they are commonly driven by the
At this time, the output voltage Vref is expressed by the following equation (9).
[0045]
(Equation 9)
Vref = R12 · I1
[0046]
Since the nodes N1 and N2 of the first and second
[0047]
(Equation 10)
[0048]
Using
[0049]
(Equation 11)
Vref = (R12 / R0) {Vf1 + (R0 / R11) (kT / q) lnN}
[0050]
Therefore, as in the previous embodiment, the temperature can be compensated for by the negative temperature coefficient of the first term on the right side of
Also in the case of this embodiment, the auxiliary
[0051]
FIG. 4 shows a BGR circuit according to still another embodiment of the present invention. In the embodiments described above, the resistance of the output stage current path of the BGR circuit is reduced when the power is turned on, so that the output voltage returns to the steady state earlier. On the other hand, in this embodiment, in the case of a BGR circuit of a type in which a current path including a diode is controlled by a differential amplifier, a similar effect is obtained by controlling the current source of the differential amplifier.
[0052]
The
The source of the current source PMOS transistor QP21 whose gate is controlled by the output of the
[0053]
A connection node N1 between the resistor R21 of the first
[0054]
The current source NMOS transistor QN23 of the
[0055]
The Wilson-type
[0056]
When the power is turned on, the PMOS transistor QP27 controlled by the power-on reset signal PONRST is connected to the PMOS transistor QP26 in order to forcibly set the drain of the PMOS transistor QP26 of the
[0057]
Further, in this embodiment, in order to quickly shift the output of the voltage output terminal OUT to a stable point when the power is turned on, the NMOS transistor QN25 as a switch element is connected in parallel with the resistor R31 on the NMOS transistor QN26 side of the
[0058]
Also in the BGR circuit of this embodiment, the temperature dependency in a steady state can be reduced by the following principle. In the case of this embodiment, the current values I1 and I2 of the two
[0059]
(Equation 12)
I1 / I2 = R22 / R21
[0060]
The reference voltage Vref obtained at the output terminal OUT is given by the following equation, where Vf1 is the forward voltage of the diode D1.
[0061]
(Equation 13)
Vref = Vf1 + R21 · I1
[0062]
Since the potentials of the nodes N1 and N2 are equal, the following relationship holds between the forward voltages Vf1 and Vf2 of the diodes D1 and D2.
[0063]
[Equation 14]
Vf1 = R23 · I2 + Vf2
I2 = (Vf1-Vf2) / R23
[0064]
The forward voltage difference Vf1-Vf2 is determined by the area ratio N of the diode D2 to the diode D1 and the ratio of the currents I1 and I2, and is expressed as follows.
[0065]
(Equation 15)
Vf1−Vf2 = (kT / q) ln (N · I1 / I2)
[0066]
[0067]
(Equation 16)
Vf1−Vf2 = (kT / q) ln (N · R22 / R21)
[0068]
By substituting
[0069]
[Equation 17]
I2 = (1 / R23) (kT / q) ln (NR22 / R21)
[0070]
Further, when the relationship of
[0071]
(Equation 18)
I1 = (R22 / R21 · R23) (kT / q) ln (N · R22 / R21)
[0072]
When Expression 18 is substituted into
[0073]
[Equation 19]
Vref = Vf1 + (R22 / R23) (kT / q) ln (N · R22 / R21)
[0074]
As in the previous embodiment, the first term on the right side of Equation 19 has a negative temperature coefficient, and the second term on the right side has a positive temperature coefficient. Therefore, by optimally setting the resistors R21, R22, and R23, a reference voltage Vref having no temperature dependency can be obtained.
[0075]
In this embodiment, when the power is turned on, the NMOS transistor QN25 is turned on by the power-on reset signal PONRST, and the resistor R32 is connected in parallel to the resistor R31 in the
[0076]
In the
[0077]
【The invention's effect】
As described above, according to the present invention, in a constant voltage generating circuit such as a BGR circuit, a resistance value of an output stage current path is controlled at the time of power-on, or a differential amplifier By controlling the current source, it is possible to quickly return to the steady state when the power is turned on, while keeping the power consumption in the steady state low.
[Brief description of the drawings]
FIG. 1 shows a BGR circuit according to an embodiment of the present invention.
FIG. 2 shows an operation waveform when the power of the BGR circuit of the embodiment is turned on.
FIG. 3 shows a BGR circuit according to another embodiment of the present invention.
FIG. 4 shows a BGR circuit according to another embodiment of the present invention.
FIG. 5 shows a conventional BGR circuit.
6 shows an output voltage waveform when the power of the BGR circuit of FIG. 5 is turned on.
DESCRIPTION OF
Claims (6)
電源投入時に前記第1の電流源トランジスタを強制的にオンさせて前記出力端子を電源電位にリセットするパワーオンリセット回路とを有する定電圧発生回路において、
前記第1の電流源トランジスタと並列接続された第2の電流源トランジスタ、及び前記第1の抵抗と並列接続された第2の抵抗を有する補助電流経路と、
この補助電流経路内に挿入されて、定常状態で補助電流経路を非導通とし、電源投入時に一定時間補助電流経路を導通させるスイッチ回路と、
を有することを特徴とする定電圧発生回路。A first current source transistor for flowing a constant current, a first resistor, and a diode are connected in series between power supply terminals, and a connection node between the first current source transistor and the first resistor is used as a voltage output terminal. Main current path;
A power-on reset circuit for forcibly turning on the first current source transistor at power-on to reset the output terminal to a power supply potential.
An auxiliary current path having a second current source transistor connected in parallel with the first current source transistor, and a second resistance connected in parallel with the first resistance;
A switch circuit inserted into the auxiliary current path to make the auxiliary current path non-conductive in a steady state and to make the auxiliary current path conductive for a certain period of time at power-on;
A constant voltage generation circuit, comprising:
ことを特徴とする請求項1記載の定電圧発生回路。2. The constant voltage according to claim 1, wherein the main current path is an output circuit of a band gap reference circuit including a current mirror circuit in which the first current source transistor flows a constant current reflecting a reference current value. Generator circuit.
ことを特徴とする請求項1記載の定電圧発生回路。The element parameters of the second current source transistor and the second resistor of the auxiliary current path are set such that the output voltage obtained at the voltage output terminal is constant regardless of whether the switch circuit is on or off. 2. The constant voltage generation circuit according to claim 1, wherein:
前記第2の抵抗は前記第1の抵抗と同じ抵抗値を有する
ことを特徴とする請求項1記載の定電圧発生回路。The second current source transistor has a gate that is commonly driven with the first current source transistor and flows the same constant current as the first current source transistor.
2. The constant voltage generating circuit according to claim 1, wherein said second resistor has the same resistance value as said first resistor.
電源端子間に第2の電流源トランジスタと第2の抵抗、及び前記第1のダイオードより電流容量が大きい第2のダイオードが直列接続され、これら第2の抵抗と第2のダイオードの直列回路に前記第1の抵抗と同じ値の第3の抵抗が並列接続された第2の電流経路と、
電源端子間に第3の電流源トランジスタと第4の抵抗が直列接続されて、第3の電流源トランジスタと第4の抵抗の接続ノードを出力端子とする第3の電流経路と、
前記第1の電流経路における第1の電流源トランジスタと第1のダイオードの接続ノードと、前記第2の電流経路における第2の電流源トランジスタと第2の抵抗の接続ノードとが差動入力端子に接続されてそれらの接続ノードを同電位に保つように前記第1,第2及び第3の電流源トランジスタのゲートを共通駆動する差動増幅器と、
電源投入時に前記第1乃至第3の電流源トランジスタを強制的にオンさせて前記出力端子を電源電位にリセットするパワーオンリセット回路と、
前記第3の電流経路に併設されて電源端子間に直列に入る、前記差動増幅器の出力によりゲートが駆動される第4の電流源トランジスタと第5の抵抗とを有する補助電流経路と、
この補助電流経路内に挿入されて、定常状態で補助電流経路を非導通とし、電源投入時に一定時間前記補助電流経路を導通させるスイッチ回路と、
を有することを特徴とする定電圧発生回路。A first current path in which a first current source transistor and a first diode are connected in series between power supply terminals, and a first resistor is connected in parallel to the first diode;
A second current source transistor, a second resistor, and a second diode having a larger current capacity than the first diode are connected in series between the power supply terminals, and a series circuit of the second resistor and the second diode is connected. A second current path in which a third resistor having the same value as the first resistor is connected in parallel;
A third current path in which a third current source transistor and a fourth resistor are connected in series between the power supply terminals, and a third current path having a connection node between the third current source transistor and the fourth resistor as an output terminal;
A connection node between the first current source transistor and the first diode in the first current path and a connection node between the second current source transistor and the second resistor in the second current path are differential input terminals. And a common amplifier for commonly driving the gates of the first, second and third current source transistors so as to keep their connection nodes at the same potential;
A power-on reset circuit for forcibly turning on the first to third current source transistors at power-on to reset the output terminal to a power supply potential;
An auxiliary current path having a fourth current source transistor having a gate driven by an output of the differential amplifier and a fifth resistor, the auxiliary current path being provided in parallel with the third current path and entering in series between power supply terminals;
A switch circuit that is inserted into the auxiliary current path, makes the auxiliary current path non-conductive in a steady state, and makes the auxiliary current path conductive for a certain time when power is turned on;
A constant voltage generation circuit, comprising:
電源端子と電圧出力端子の間に介在して、前記差動増幅器の出力によりゲートが制御される電流源トランジスタと、
前記電圧出力端子と基準電位端子の間に第1の抵抗と第1の第1のダイオードが直列接続されその接続ノードが前記差動増幅器の一方の入力端子に接続された、前記電流源トランジスタにより電流が供給される第1の電流経路と、
前記電圧出力端子と基準電位端子の間に第2及び第3の抵抗と、前記第1のダイオードより電流容量の大きい第2のダイオードとが直列接続され第2及び第3の抵抗の接続ノードが前記差動増幅器の他方の入力端子に接続された、前記電流源トランジスタにより電流が供給される第2の電流経路と、
電源投入時、前記差動増幅器の定電流源を制御して電流値を増大させる制御回路と、
を有することを特徴とする定電圧発生回路。A differential amplifier with a constant current source,
A current source transistor interposed between a power supply terminal and a voltage output terminal, the gate of which is controlled by the output of the differential amplifier;
A first resistor and a first diode are connected in series between the voltage output terminal and the reference potential terminal, and a connection node thereof is connected to one input terminal of the differential amplifier. A first current path through which current is supplied;
A second and third resistor and a second diode having a larger current capacity than the first diode are connected in series between the voltage output terminal and the reference potential terminal, and a connection node of the second and third resistors is connected. A second current path connected to the other input terminal of the differential amplifier and supplied with current by the current source transistor;
At power-on, a control circuit for controlling the constant current source of the differential amplifier to increase the current value,
A constant voltage generation circuit, comprising:
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