JP3555091B2

JP3555091B2 - Method and apparatus for modular exponentiation operation

Info

Publication number: JP3555091B2
Application number: JP28685394A
Authority: JP
Inventors: 晋司石井; 喜義山中; 勝一大山
Original assignee: NTT Electronics Corp; Nippon Telegraph and Telephone Corp
Current assignee: NTT Electronics Corp; Nippon Telegraph and Telephone Corp
Priority date: 1994-11-21
Filing date: 1994-11-21
Publication date: 2004-08-18
Anticipated expiration: 2019-08-18
Also published as: JPH08147266A

Description

【０００１】
【産業上の利用分野】
本発明は、冗長２進演算方法を利用して桁数の多い羃乗剰余演算を高速に行う方法及びその装置に関するものである。
【０００２】
【従来の技術】
羃乗剰余演算は乗算及び剰余算の繰返しにより実行できるが、桁数の多い乗算及び剰余算を高速に行おうとすると、桁上がり・桁借りのキャリーの伝搬遅延の問題が顕著になる。そこで、従来より、キャリーの伝搬を防ぐ工夫をなした演算方法が種々提案されているが、そのうちの一つに冗長２進演算方法がある（例えば、ＩＥＥＥＪＯＵＲＮＡＬＯＦＳＯＬＩＤ−ＳＴＡＴＥＣＩＲＣＵＩＴＳ，Ｖｏｌ．２５，Ｎｏ．３，Ｊｕｎｅ，１９９０，Ａ．Ｖａｎｄｅｍｅｕｌｅｂｒｏｅｃｋｅ，Ｅ．Ｖａｎｚｉｅｌｅｇｈｅｍ，Ｔ．ＤｅｎａｙｅｒａｎｄＰ．Ｇ．Ａ．Ｊｅｓｐｅｒｓ“ＡＮｅｗＣａｒｒｙ−ＦｒｅｅＤｉｖｉｓｉｏｎＡｌｇｏｒｉｔｈｍａｎｄｉｔｓＡｐｐｌｉｃａｔｉｏｎｔｏａＳｉｎｇｌｅ−Ｃｈｉｐ１０２４−ｂＲＳＡＰｒｏｃｅｓｓｏｒ ”参照）。
【０００３】
【発明が解決しようとする課題】
ところが、この冗長２進演算方法では、除算や剰余算を行う場合、法の最上位ビットが常に“１”でなければならないという制約があり、その結果、法のビット数が限定されてしまうという問題があった。
【０００４】
本発明の目的は、法の最上位ビットが“１”でなくても冗長２進演算方法による羃乗剰余演算を可能とする方法及びその装置を提供することにある。
【０００５】
【課題を解決するための手段】
本発明では、前記目的を達成するため、法Ｎと該法Ｎ以下の自然数からなる数Ａ及び羃指数Ｂとを入力し、法Ｎがｄビットに限定される冗長２進演算方法を利用して羃乗剰余演算Ｒ＝Ａ^ＢｍｏｄＮを行い、少なくとも演算結果の剰余Ｒを出力する羃乗剰余演算方法及び装置において、法Ｎのデータを上位からｍビット毎に入力用前段データ記憶手段に取り込むとともに該法Ｎのデータが何ｍビット入力されたかをデータカウント手段で計測し、入力用前段データ記憶手段に最初に取り込まれたデータの先頭から何ビット目に最初に“１”が現れたかを検出し、該検出したビット数をビットシフト量として決定し、入力用前段データ記憶手段内のデータを入力用後段データ記憶手段に順次転送し、入力用前段データ記憶手段内のデータを下位ｍビットとし入力用後段データ記憶手段内のデータを上位ｍビットとして、その２ｍビットを前記ビットシフト量だけ上位にシフトし、該シフトした後の２ｍビットのデータの上位ｍビットをｍビットシフトデータ記憶手段に格納し、法Ｎのデータ入力完了後、データカウント手段の値とｍビットシフトデータ記憶手段の容量／ｍとの差分をシフト量としてシフト量記憶手段に記憶し、ｍビットシフトデータ記憶手段のデータをシフト量記憶手段の値だけ上位にｍビット単位にシフトして法記憶手段に記憶し、数Ａのデータを上位からｍビット毎に入力用前段データ記憶手段に取り込むとともに該数Ａのデータが何ｍビット入力されたかをデータカウント手段で計測し、入力用前段データ記憶手段内のデータを入力用後段データ記憶手段に順次転送し、入力用前段データ記憶手段内のデータを下位ｍビットとし入力用後段データ記憶手段内のデータを上位ｍビットとして、その２ｍビットを前記ビットシフト量だけ上位にシフトし、該シフトした後の２ｍビットのデータの上位ｍビットをｍビットシフトデータ記憶手段に格納し、数Ａのデータ入力完了後、ｍビットシフトデータ記憶手段のデータをシフト量記憶手段の値だけ上位にｍビット単位にシフトして数記憶手段に記憶し、羃指数Ｂのデータを羃指数記憶手段に直接取り込んで記憶するとともに該羃指数Ｂのデータが何ビット入力されたかをデータカウント手段で計測して記憶し、記憶された法Ｎ、数Ａ及び羃指数Ｂのデータを使用して冗長２進演算手段に羃乗剰余演算を行わせ、演算結果の剰余Ｒを剰余記憶手段に記憶し、剰余記憶手段より剰余Ｒのデータを上位からｍビット毎に出力用前段データ記憶手段に取り込み、出力用前段データ記憶手段内のデータを出力用後段データ記憶手段に順次転送し、出力用前段データ記憶手段内のデータを下位ｍビットとし出力用後段データ記憶手段内のデータを上位ｍビットとして、その２ｍビットを前記ビットシフト量だけ下位にシフトして出力することを特徴とする。
【０００６】
【作用】
従来の冗長２進演算方法を利用した演算器では法の最上位ビットを“１”に制限している。そのため、法のビット数も一意に限定されてしまう。一方、本発明の羃乗剰余演算方法及び装置によれば、法を任意にシフトして入力する手段を有し、これを利用することにより法を格納する時は最上位ビットが必ず“１”になるようにすることができる。従って、法レジスタのビット長以下であればいかなるビット長でも羃乗剰余演算を実行することが可能になり、冗長２進数を利用した羃乗剰余演算を法におけるビット長を限定することなく行うことができるようになる。
【０００７】
【実施例】
従来から多数ビット長で高速処理が必要な四則演算に用いられてきた冗長２進演算器に、本発明のパラメタの入出力補正部を加えることにより、法レジスタ以下のビット長であれば、法のビット長に制限のない羃乗剰余演算を行うことができる。
【０００８】
まず、乗算及び剰余算を組み合わせることにより、法を任意のビット長とした羃乗剰余演算が実行可能であることを示す。
【０００９】
羃乗剰余演算Ｒ＝Ａ^ＢｍｏｄＮは、ｋビットの羃指数Ｂのデータが入力された時、ｋ≧ｉ≧１なるｉを用いて、
Ｂ＝ｂ_ｋ×２^ｋ−１＋ｂ_ｋ−１×２^ｋ−２＋……＋ｂ_ｉ×２^ｉ−１＋……＋ｂ_２×２^１＋ｂ_１×２^０
とし、

で求めることができる。即ち、羃乗剰余演算は乗算及び剰余算の繰り返しにより求めることができる。
【００１０】
この演算処理を冗長２進演算方法により実行するには、法Ｎのビット長が冗長２進演算器のビット長と等しくなければならないことは前述した通りであるが、法Ｎのビット長が冗長２進演算器のビット長より短い時、Ｎ・２^ｊが冗長２進演算器のビット長と等しくなるようにｊを決定し、

を実行すれば、目的のＲ＝Ａ^ＢｍｏｄＮの演算を実行することができる。
【００１１】
羃乗剰余演算としてＡ^ＢｍｏｄＮの演算を行い、演算結果の剰余Ｒを出力する例について述べる。この例は以下のフェーズに分けることができる。
（１）演算に必要な３つのパラメタのパラメタレジスタへの入力
（２）冗長２進演算部へ各パラメタを入力するためのパラメタ変換
（３）冗長２進演算部での羃乗剰余演算
（４）演算結果の出力
以下、各フェーズ毎に説明する。
【００１２】
図１は本発明の一実施例を示すもので、図中、１はパラメタ入出力補正部、２はパラメタレジスタ部、３はパラメタ変換部、４は改良型冗長２進演算部、５は状態遷移制御部である。
【００１３】
図２はパラメタ入出力補正部１及びパラメタレジスタ部２の詳細を示すもので、ここではデータの入出力を８ビットのデータバスで行う例を示す。
【００１４】
カウンタ部６は入力される８ビットのデータをカウントアップする。入力用前段バッファ部７は８ビットのデータを蓄積するレジスタである。第１オクテット先頭“１”検出部８は８ビットのデータの先頭から何ビット目に“１”があるかを検出する。ビットシフト量決定部９は第１オクテット先頭“１”検出部８の値からビットシフト量を決定する。入力用後段バッファ部１０は８ビットのデータを蓄積するレジスタである。
【００１５】
入力用ビットシフト部１１は１６ビット入力で上位８ビット出力のバレルレジスタであり、シフト量はビットシフト量決定部９で決まる。バイトシフト部１２は８ビットデータを上位に１バイト単位で任意にシフトさせることができるレジスタである。バイトシフト量記憶部１３は法Ｎ及び数Ａ入力時のバイトシフト量を記憶しておく。
【００１６】
出力用前段バッファ部１４は８ビットのデータを蓄積するレジスタである。出力用後段バッファ部１５は８ビットのデータを蓄積するレジスタである。出力用ビットシフト部１６は１６ビット入力で上位８ビット出力のバレルレジスタであり、シフト量はビットシフト量決定部９で決まる。
【００１７】
法Ｎレジスタ２１は法Ｎを格納しておくレジスタである。数Ａレジスタ２２は数Ａを格納しておくレジスタである。羃指数Ｂレジスタ２３は羃指数Ｂを格納しておくレジスタである。剰余Ｒレジスタ２４は演算結果の剰余Ｒを格納しておくレジスタである。
【００１８】
また、図３はパラメタ変換部３及び改良型冗長２進演算部４の詳細を示すものである。
【００１９】
冗長２進表現の法Ｎレジスタ３１は冗長２進表現の法Ｎを格納しておくレジスタである。冗長２進表現の数Ａレジスタ３２は冗長２進表現の数Ａを格納しておくレジスタである。冗長２進表現の剰余Ｒレジスタ３３は冗長２進表現の剰余Ｒを格納しておくレジスタである。初期化回路３４は剰余Ｒレジスタ２４を初期化する。レジスタ３５は羃指数Ｂのビット長を格納する。レジスタ３６は法Ｎのビット長（ｎ）を格納する。
【００２０】
改良型冗長２進演算部４は従来から用いられている冗長２進演算回路のパラメタ入力を改良したものである。冗長２進数乗算部４１は冗長２進数による乗算を実行する。冗長２進数除算部４２は冗長２進数による除算を実行する。冗長２進数乗算パラメタ入力部４３は冗長２進表現の剰余Ｒもしくは数Ａを乗数として冗長２進数乗算部４１に入力する。被乗数レジスタ４４は冗長２進表現の剰余Ｒを被乗数として冗長２進数乗算部４１に入力する。被除数レジスタ４５は冗長２進表現の法Ｎを被除数として冗長２進数除算部４２に入力する。冗長２進数演算途中結果レジスタ４６は冗長２進表現の演算途中結果を格納する。演算途中結果レジスタ４７は通常の２進数による演算途中結果を格納する。
【００２１】
図４は本実施例の全体的な動作フローチャートを、また、図５は羃乗剰余演算時の詳細な動作フローチャートを示すもので、以下、これらに従って動作を説明する。
【００２２】
（１）演算に必要な３つのパラメタのパラメタレジスタへの入力
まず、演算の前にパラメタの入力を開始する（Ｓ１）。ここで、状態遷移制御部５は入力バイト数を数えるカウンタ部６の初期化を指示する。状態遷移制御部５は入力パラメタが法Ｎあるいは羃指数Ｂの入力か否か（Ｓ２）及び法Ｎか否か（Ｓ３）によって指示内容が異なるが、最初は法Ｎの入力を行うものと仮定する。また、以降、状態遷移制御部５はパラメタの入力が終了するまでカウンタ部６にカウントアップを指示する。
【００２３】
状態遷移制御部５は法Ｎの入力であれば、ビットシフト量決定部９の初期化を指示する（Ｓ４）。なお、数Ａあるいは羃指数Ｂの入力の場合はビットシフト量決定部９はそのままの状態を保つ。
【００２４】
状態遷移制御部５は８ビットのデータバスを介して最初に入力用前段バッファ部７に入力された１バイトデータのみを第１オクテット先頭“１”検出部８に取り込むように指示し、第１オクテット先頭“１”検出部８は取り込んだ８ビットのデータの先頭から何ビット目に最初の“１”があるかを検出する。この際、検出された値（０〜７）はビットシフト量決定部９で用いられ、該ビットシフト量決定部９では第１オクテット先頭“１”検出部８からの値が「０」であればビットシフト量を「０」、「１」であればビットシフト量を「１」、……と決定する（Ｓ５）。
【００２５】
入力用前段バッファ部７に格納された１バイトのデータは次の１バイトのデータが入力される前に入力用後段バッファ部１０に転送される。状態遷移制御部５は転送が終了した後に２バイト目以降のデータの入力を指示する。次のデータがある場合は第２オクテットが入力用前段バッファ部７に入力される。
【００２６】
入力用後段バッファ部１０及び入力用前段バッファ部７の２バイトのデータが揃うと、入力用後段バッファ部１０の８ビットを上位８ビット（第１オクテット）とし、入力用前段バッファ部７の８ビットを下位８ビット（第２オクテット）とした計１６ビットのデータを入力用ビットシフト部１１に転送する。入力用ビットシフト部１１ではビットシフト量決定部９で決めたビットシフト量だけ上位にずらしたデータを出力する。
【００２７】
前記出力はバイトシフト部１２のＬＳＢ側から入力される。そして、入力用ビットシフト部１１の出力の上位８ビットのみがバイトシフト部１２に入力される。これにより、入力された第１オクテットが１０進数で「１〜２５５」のどのような値であってもバイトシフト部１２に入力される値は１０進数で「１２８〜２５５」となり、先頭ビットは必ず“１”になる。
【００２８】
第３オクテット目以降は、第２オクテットの後を追うように、カウンタ部６、入力用前段バッファ部７、入力用後段バッファ部１０、入力用ビットシフト部１１を経てバイトシフト部１２に入力される。以降、全データが入力されるまでこの動作を続け、状態遷移制御部５が最後のデータの入力終了を検出する。
【００２９】
法Ｎのデータ入力の場合、バイトシフト部１２に入力された第１オクテットが最上位に移動するように１バイトづつシフトし、空いたところに“０”を補いながらパラメタの補正シフトが行われる（Ｓ８）。このようにして、パラメタ長が計測され（Ｓ６）、状態遷移制御部５からパラメタ長が格納される（Ｓ７）。このパラメタ長はバイトシフト量記憶部１３に記憶される。
【００３０】
法Ｎのデータ入力時には法Ｎレジスタ２１へ、数Ａのデータ入力時は数Ａレジスタ２２へパラメタの格納が行われる（Ｓ９）。法Ｎ入力時にはその後に数Ａを入力することがあるので、さらに続けて数Ａを入力する場合にはステップＳ２に戻り、そうでない場合は終了する（Ｓ１０）。
【００３１】
法Ｎのパラメタが入力された後に数Ａのパラメタの入力が行われるが、その工程は法Ｎの場合とほぼ同じである。唯一、法Ｎの場合と異なる点は、入力用ビットシフト部１１でのビットシフト量とバイトシフト部１２でのバイトシフト量の決定方法であり、数Ａの場合のビットシフト量は法Ｎの場合に決定した値をそのまま用いる。従って、第１オクテット先頭“１”検出部８は動作しない。数Ａのデータは入力後、入力用ビットシフト部１１でビットシフト量決定部９の値の分、ビットシフトされ（Ｓ１１）、バイトシフト部１２でバイトシフト量記憶部１３の値の分、パラメタの補正シフトが行われる（Ｓ８）。
【００３２】
羃指数Ｂの入力に関しては、法Ｎや数Ａのようにシフトさせて入力する必要はないので、カウンタ部６の出力から直接、羃指数Ｂレジスタ２３にパラメタ格納が行われる（Ｓ９）。
以上のようにして３つのパラメタの入力が完了する。
【００３３】
（２）冗長２進演算部へパラメタを入力するためのパラメタ変換
冗長２進演算は、通常、使用する２進表現とは異なり、２ビットで通常の１ビット分のデータを示す。そこで、通常の２進表現を冗長２進表現に変換する必要がある。法Ｎレジスタ２１及び数Ａレジスタ２２に格納されたパラメタは冗長２進表現に変換されて、冗長２進表現の法Ｎレジスタ３１及び冗長２進表現の数Ａレジスタ３２に格納される。
【００３４】
（３）冗長２進演算部での羃乗剰余演算
冗長２進乗算部４１の被乗数レジスタ４４には常に冗長２進表現の剰余Ｒレジスタ３３のデータが入力される。冗長２進除算部４２の被除数レジスタ４５には常に冗長２進表現の法Ｎレジスタ３１のデータが入力される。また、冗長２進除算部４２の除数として、常に冗長２進乗算部４１での乗算結果が入力される。
【００３５】
演算が開始される（Ｓ１２１）と、まず、初期化回路３４により剰余Ｒレジスタ２４及び冗長２進表現の剰余Ｒレジスタ３３が“１”に初期化される（Ｒ＝１，ｉ＝ｋ）（Ｓ１２２）。
【００３６】
▲１▼冗長２進表現の剰余Ｒレジスタ３３のデータを冗長２進乗算部４１の冗長２進乗算数パラメタ入力部４３に入力する。入力後、冗長２進乗算部４１及び冗長２進除算部４２において乗算及び除算が行われ（Ｓ１２３）、冗長２進演算途中結果レジスタ４６に途中結果が出力される。
【００３７】
この演算（Ｒ_ｉ＋１＝｛Ｒ_ｉ・（Ｒ_ｉ・２^ｊ）｝ｍｏｄ（Ｎ・２^ｊ）：但し、ｊ＝バイトシフト量記憶部１３の値＋ビットシフト量決定部９の値）の結果が冗長２進数演算途中結果レジスタ４６に出力され、通常の２進数表現に戻した結果が演算途中結果レジスタ４７に出力される。この値が次の剰余Ｒレジスタ２４のデータとなる。剰余Ｒレジスタ２４のデータは再び冗長２進表現に変換され、冗長２進表現の剰余Ｒレジスタ３３に格納される。
【００３８】
▲２▼羃指数Ｂレジスタ２３のデータの先頭ビットを見て“１”（ｂ_ｉ＝１）でなければ（Ｓ１２４）、この作業は飛ばす。
【００３９】
冗長２進数乗算パラメタ入力部４３に冗長２進表現の数Ａレジスタ３２のデータを入力し、乗算・除算を行い（Ｓ１２５）、その演算（Ｒ_ｉ＋１＝｛Ａ・（Ｒ_ｉ・２^ｊ）｝ｍｏｄ（Ｎ・２^ｊ））の結果が冗長２進数演算途中結果レジスタ４６に出力され、通常の２進数表現に戻した結果が演算途中結果レジスタ４７に出力される。
【００４０】
▲３▼羃指数Ｂレジスタ２３のデータの先頭ビットの値を破棄し、次のビットを先頭ビットとする。同時に羃指数Ｂビット長レジスタ３５の値が０（ｉ＝０）でなければ１減らし（ｉ＝ｉ−１）、▲１▼に戻る。ｉ＝０になれば、このフェーズを終了する（Ｓ１２６，Ｓ１２７，Ｓ１２８）。
【００４１】
（４）演算結果の出力
剰余Ｒレジスタ２４の値が求める演算結果である。但し、この値は２ｊ倍されているので、パラメタ出力時に以下のようにして逆補正する。
【００４２】
状態遷移制御部５の指示により、剰余Ｒレジスタ２４内の演算結果の第１オクテットが出力用前段バッファ部１４に取り込まれる。次に、出力用前段バッファ部１４に取り込まれた第１オクテットが出力用後段バッファ部１５に移され、第２オクテットが出力用前段バッファ部１４に取り込まれる。
【００４３】
出力用後段バッファ部１５の８ビットを上位８ビット（第１オクテット）とし、出力用前段バッファ部１４の８ビットを下位８ビット（第２オクテット）とした計１６ビットのデータは、出力用ビットシフト部１６にて、法Ｎの入力時に決定したビットシフト量決定部９からの値により下位にシフトする。そして、出力用ビットシフト部１６の出力の上位８ビットのみが８ビットのデータとして出力される。出力すべきデータのオクテット数は、法Ｎの入力時のカウンタ部６の値を減少させて０になるまで出力する（Ｓ１３〜Ｓ１７）。
【００４４】
なお、演算結果以外の法Ｎ、数Ａのパラメタ出力は剰余Ｒレジスタ２４からの出力の場合と全く同じである。また、羃指数Ｂの出力はビットシフトやバイトシフトは行われていないので、羃指数レジスタ２３から直接出力する。
【００４５】
【発明の効果】
以上説明したように本発明によれば、冗長２進演算方法の長所である多倍長の高速演算性を生かしつつ、短所である羃乗剰余演算の際の法の最上位ビットが“１”に限定される、即ちビット長が一定値に限定されるという制約を解決することができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す構成図
【図２】パラメタ入出力補正部及びパラメタレジスタ部の詳細を示す構成図
【図３】パラメタ変換部及び改良型冗長２進演算部の詳細を示す構成図
【図４】全体的な動作フローチャート
【図５】羃乗剰余演算時の詳細な動作フローチャート
【符号の説明】
１…パラメタ入出力補正部、２…パラメタレジスタ部、３…パラメタ変換部、４…改良型冗長２進演算部、５…状態遷移制御部。[0001]
[Industrial applications]
The present invention relates to a method and apparatus for performing a modular exponentiation operation with a large number of digits at high speed using a redundant binary operation method.
[0002]
[Prior art]
The modular exponentiation operation can be executed by repetition of multiplication and remainder calculation. However, when multiplication and remainder calculation with a large number of digits are performed at high speed, the problem of carry propagation delay of carry and borrow becomes significant. In view of this, conventionally, various arithmetic methods devised to prevent carry propagation have been proposed, and one of them is a redundant binary arithmetic method (for example, IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol. 25). , No. 3, June, 1990, A. Vandemeulebroecke, E. Vanzieleghem, T. Denayer and PGA Jespers, "A New Carry-Response Promotion Agreement Promotion Agreement. reference).
[0003]
[Problems to be solved by the invention]
However, in this redundant binary arithmetic method, when performing division or remainder arithmetic, there is a restriction that the most significant bit of the modulus must always be "1", and as a result, the number of bits of the modulus is limited. There was a problem.
[0004]
An object of the present invention is to provide a method and an apparatus for enabling a modular exponentiation operation by a redundant binary operation method even if the most significant bit of the modulus is not "1".
[0005]
[Means for Solving the Problems]
In the present invention, in order to achieve the above object, a modulus N, a number A consisting of a natural number equal to or less than the modulus N and a power exponent B are input, and a redundant binary operation method in which the modulus N is limited to d bits is used. Modular exponentiation operation R = A ^B mod N, and at least a remainder R of the operation result is output. The number of m bits of the data of the modulus N was input and measured by the data counting means, and the first bit in the data from the head of the data first taken into the input preceding-stage data storage means. Is detected, the detected number of bits is determined as a bit shift amount, the data in the input pre-stage data storage unit is sequentially transferred to the input post-stage data storage unit, and the data in the input pre-stage data storage unit is stored in the lower order. The data in the input post-stage data storage means is set as the upper m bits, and the 2m bits are shifted upward by the bit shift amount, and the upper m bits of the shifted 2m bits data are stored in the m bit shift data. After completion of the data input of the modulus N, the difference between the value of the data counting means and the capacity / m of the m-bit shift data storage means is stored in the shift amount storage means as the shift amount, and the m-bit shift data storage means is stored. Is shifted upward by the value of the shift amount storage means in units of m bits and stored in the modal storage means. The number of m bits of data input is measured by the data count means, and the data in the input preceding data storage means is sequentially transferred to the input subsequent data storage means. After transferring, the data in the input pre-stage data storage means is set to the lower m bits, the data in the input post-stage data storage means is set to the upper m bits, and the 2m bits are shifted upward by the bit shift amount. Is stored in the m-bit shift data storage means, and after completion of the data input of the number A, the data of the m-bit shift data storage means is shifted upward by the value of the shift amount storage means in units of m bits. The data is shifted and stored in the number storage means, the data of the exponent exponent B is directly taken and stored in the exponent exponent storage means, and how many bits of the data of the exponent exponent B are input is measured and stored by the data counting means. Using the stored data of the modulus N, the number A, and the exponent exponent B, the redundant binary arithmetic means performs a modular exponentiation operation, and stores the remainder R of the operation result in the residual storage means, The data of the remainder R is fetched from the remainder storage means into the output pre-stage data storage means for each m bits from the high order, and the data in the output pre-stage data storage means is sequentially transferred to the output post-stage data storage means, and the output pre-stage data storage is performed. The data in the means is the lower m bits and the data in the output post-data storage means is the upper m bits, and the 2m bits are shifted down by the bit shift amount and output.
[0006]
[Action]
In a conventional arithmetic unit using a redundant binary arithmetic method, the most significant bit of the modulus is limited to "1". Therefore, the number of modulo bits is also uniquely limited. On the other hand, according to the modular exponentiation operation method and apparatus of the present invention, there is provided a means for arbitrarily shifting and inputting the modulus, and by using this, when storing the modulus, the most significant bit is always "1". Can be Therefore, it is possible to execute a modular exponentiation operation with any bit length as long as it is equal to or less than the bit length of the modulus register, and to perform a modular exponentiation operation using a redundant binary number without limiting the bit length in the modulus. Will be able to
[0007]
【Example】
By adding an input / output correction unit of the parameter of the present invention to a redundant binary arithmetic unit conventionally used for arithmetic operations requiring high speed processing with a large number of bits, if the bit length is less than the modulus register, Can perform modular exponentiation with no restriction on the bit length of.
[0008]
First, it is shown that a modular exponentiation operation with a modulo arbitrary bit length can be executed by combining multiplication and remainder arithmetic.
[0009]
羃乗remainder operation ^R = A B mod N, when data of羃指number B of k bits is input, with k ≧ i ≧ 1 becomes i,
B = b _k × 2 ^k−1 + b _k−1 × 2 ^k−2 +... + B _i × 2 ⁱ⁻¹ +... + B ₂ × 2 ¹ + b ₁ × 2 ⁰
age,

Can be obtained by That is, the modular exponentiation operation can be obtained by repeating multiplication and remainder arithmetic.
[0010]
As described above, the bit length of the modulus N must be equal to the bit length of the redundant binary arithmetic unit in order to execute this arithmetic processing by the redundant binary calculation method. When shorter than the bit length of the binary operator, j is determined so that N · 2 ^j is equal to the bit length of the redundant binary operator;

Is executed, the desired operation of R = A ^B mod N can be executed.
[0011]
Performs calculation of A ^B mod N as羃乗remainder operation, describes an example of outputting the remainder R of the calculation result. This example can be divided into the following phases:
(1) Inputting three parameters necessary for the operation to the parameter register (2) Parameter conversion for inputting each parameter to the redundant binary operation unit (3) Modulo exponentiation operation in the redundant binary operation unit (4 ) Output of calculation result The following describes each phase.
[0012]
FIG. 1 shows an embodiment of the present invention, in which 1 is a parameter input / output correction unit, 2 is a parameter register unit, 3 is a parameter conversion unit, 4 is an improved redundant binary operation unit, and 5 is a state. It is a transition control unit.
[0013]
FIG. 2 shows the details of the parameter input / output correction unit 1 and the parameter register unit 2. Here, an example in which data input / output is performed through an 8-bit data bus is shown.
[0014]
The counter unit 6 counts up input 8-bit data. The input pre-buffer unit 7 is a register for storing 8-bit data. The first octet head "1" detection unit 8 detects at what bit "1" from the head of the 8-bit data. The bit shift amount determiner 9 determines the bit shift amount from the value of the first octet head “1” detector 8. The input post-buffer unit 10 is a register for storing 8-bit data.
[0015]
The input bit shift unit 11 is a barrel register that outputs 16 bits and outputs the upper 8 bits, and the shift amount is determined by the bit shift amount determination unit 9. The byte shift unit 12 is a register that can arbitrarily shift 8-bit data to a higher order in byte units. The byte shift amount storage unit 13 stores the byte shift amount when the modulus N and the number A are input.
[0016]
The output pre-buffer unit 14 is a register for storing 8-bit data. The output post-buffer unit 15 is a register for storing 8-bit data. The output bit shift unit 16 is a barrel register that inputs 16 bits and outputs upper 8 bits, and the shift amount is determined by the bit shift amount determination unit 9.
[0017]
The modulus N register 21 is a register for storing the modulus N. The number A register 22 is a register for storing the number A. The exponent B register 23 is a register for storing the exponent B. The remainder R register 24 is a register for storing the remainder R of the operation result.
[0018]
FIG. 3 shows details of the parameter conversion unit 3 and the improved redundant binary operation unit 4.
[0019]
The redundant binary representation modulus N register 31 is a register for storing the redundant binary representation modulus N. The redundant binary expression number A register 32 is a register for storing the redundant binary expression number A. The remainder R register 33 of the redundant binary expression is a register for storing the remainder R of the redundant binary expression. The initialization circuit 34 initializes the remainder R register 24. The register 35 stores the bit length of the exponent B. The register 36 stores the bit length (n) of the modulus N.
[0020]
The improved redundant binary operation unit 4 is obtained by improving parameter input of a conventionally used redundant binary operation circuit. The redundant binary number multiplying unit 41 executes multiplication by a redundant binary number. The redundant binary number division unit 42 performs division by a redundant binary number. The redundant binary multiplication parameter input unit 43 inputs the remainder R or the number A of the redundant binary expression as a multiplier to the redundant binary multiplication unit 41. The multiplicand register 44 inputs the remainder R in the redundant binary representation to the redundant binary multiplier 41 as a multiplicand. The dividend register 45 inputs the modulus N of the redundant binary representation to the redundant binary division unit 42 as a dividend. The redundant binary number calculation middle result register 46 stores the calculation middle result of the redundant binary expression. The halfway calculation result register 47 stores the halfway calculation result by a normal binary number.
[0021]
FIG. 4 is an overall operation flowchart of the present embodiment, and FIG. 5 is a detailed operation flowchart at the time of the modular exponentiation operation.
[0022]
(1) Input of Three Parameters Required for Operation to Parameter Register First, input of parameters is started before the operation (S1). Here, the state transition control unit 5 instructs the initialization of the counter unit 6 that counts the number of input bytes. The state transition control unit 5 has different instructions depending on whether the input parameter is a modulus N or an exponent B (S2) and a modulus N (S3), but it is assumed that the modulus N is initially input. I do. Thereafter, the state transition control unit 5 instructs the counter unit 6 to count up until the input of the parameter is completed.
[0023]
If the input is modulus N, the state transition control unit 5 instructs the bit shift amount determination unit 9 to initialize (S4). When the number A or the exponent B is input, the bit shift amount determination unit 9 keeps the state.
[0024]
The state transition control unit 5 instructs the first octet head "1" detection unit 8 to take in only the 1-byte data initially input to the input pre-stage buffer unit 7 via the 8-bit data bus. The octet head "1" detection unit 8 detects at what bit from the head of the fetched 8-bit data the first "1" is. At this time, the detected values (0 to 7) are used by the bit shift amount determining unit 9, and the bit shift amount determining unit 9 determines that the value from the first octet head "1" detecting unit 8 is "0". For example, if the bit shift amount is “0”, and if it is “1”, the bit shift amount is determined to be “1”,... (S5).
[0025]
The one-byte data stored in the input first-stage buffer unit 7 is transferred to the input second-stage buffer unit 10 before the next one-byte data is input. After the completion of the transfer, the state transition control unit 5 instructs the input of the data after the second byte. If there is next data, the second octet is input to the input preceding buffer unit 7.
[0026]
When the 2-byte data of the input rear-stage buffer unit 10 and the input front-stage buffer unit 7 are completed, the 8 bits of the input rear-stage buffer unit 10 are set to the upper 8 bits (first octet) and the 8 bits of the input front-stage buffer unit 7 are set. The data of a total of 16 bits in which the bits are lower 8 bits (second octet) is transferred to the input bit shift unit 11. The input bit shift unit 11 outputs data shifted upward by the bit shift amount determined by the bit shift amount determination unit 9.
[0027]
The output is input from the LSB side of the byte shift unit 12. Then, only the upper 8 bits of the output of the input bit shift unit 11 are input to the byte shift unit 12. Thus, even if the input first octet is any value of "1 to 255" in decimal, the value input to the byte shift unit 12 is "128 to 255" in decimal, and the leading bit is Becomes "1" without fail.
[0028]
After the third octet, the data is input to the byte shift unit 12 via the counter unit 6, the input pre-buffer unit 7, the input post-buffer unit 10, and the input bit shift unit 11 so as to follow the second octet. You. Thereafter, this operation is continued until all data is input, and the state transition control unit 5 detects the end of input of the last data.
[0029]
In the case of modulo N data input, the first octet input to the byte shift unit 12 is shifted one byte at a time so as to move to the highest position, and the parameter is corrected and shifted while compensating for "0" in the empty space. (S8). In this way, the parameter length is measured (S6), and the parameter length is stored from the state transition control unit 5 (S7). This parameter length is stored in the byte shift amount storage unit 13.
[0030]
When data of modulus N is input, parameters are stored in the modulus N register 21 and when data of number A is input, parameters are stored in the number A register 22 (S9). At the time of inputting the modulus N, the number A may be input thereafter. Therefore, when the number A is further input, the process returns to the step S2, and when not, the process ends (S10).
[0031]
After the parameters of the modulus N are input, the parameters of the number A are input, and the process is almost the same as that of the method N. The only difference from the method N is the method of determining the bit shift amount in the input bit shift unit 11 and the byte shift amount in the byte shift unit 12. The value determined in this case is used as it is. Therefore, the first octet head "1" detecting section 8 does not operate. After the data of the number A is input, it is bit-shifted by the value of the bit shift amount determination unit 9 by the input bit shift unit 11 (S11), and is shifted by the byte shift unit 12 by the value of the byte shift amount storage unit 13, Is performed (S8).
[0032]
As for the input of the exponent exponent B, it is not necessary to shift and input like the modulus N or the number A, so that the parameter is directly stored in the exponent exponent B register 23 from the output of the counter unit 6 (S9).
The input of the three parameters is completed as described above.
[0033]
(2) Parameter Conversion for Inputting Parameters to the Redundant Binary Operation Unit The redundant binary operation is different from the binary expression used in general, and shows two bits of data of one ordinary bit. Therefore, it is necessary to convert a normal binary representation into a redundant binary representation. The parameters stored in the modulus N register 21 and the number A register 22 are converted into a redundant binary expression, and stored in a redundant binary expression modulus N register 31 and a redundant binary expression number A register 32.
[0034]
(3) Exponentiation remainder operation in redundant binary operation unit The multiplicand register 44 of the redundant binary multiplication unit 41 always receives the data of the remainder R register 33 in the redundant binary expression. The dividend register 45 of the redundant binary divider 42 always receives the data of the redundant binary representation modulus N register 31. As the divisor of the redundant binary division unit 42, the multiplication result of the redundant binary multiplication unit 41 is always input.
[0035]
When the operation is started (S121), first, the initialization circuit 34 initializes the remainder R register 24 and the remainder R register 33 in the redundant binary expression to “1” (R = 1, i = k) ( S122).
[0036]
{Circle around (1)} The data of the redundant R register 33 in the redundant binary expression is input to the redundant binary multiplier parameter input unit 43 of the redundant binary multiplier 41. After the input, multiplication and division are performed in the redundant binary multiplication unit 41 and the redundant binary division unit 42 (S123), and the intermediate result is output to the redundant binary operation intermediate result register 46.
[0037]
Result of this operation (R _{i + 1} = {R _i · (R _i · 2 ^j )} mod (N · 2 ^j ): where j = value of byte shift amount storage unit 13 + value of bit shift amount determination unit 9) Is output to the redundant binary arithmetic operation result register 46, and the result returned to the normal binary representation is output to the arithmetic intermediate result register 47. This value becomes the data of the next remainder R register 24. The data in the remainder R register 24 is again converted into a redundant binary representation and stored in the redundant R remainder 33 register.
[0038]
▲ 2 ▼ watching first bit of data羃指number B register _{23 "1" (b i =} 1) unless (S124), this task skip.
[0039]
The data of the number A register 32 in the redundant binary representation is input to the redundant binary multiplication parameter input unit 43, multiplication and division are performed (S125), and the operation (R _{i + 1} = {A · (R _i · 2 ^j )}). The result of mod (N · 2 ^j )) is output to the redundant binary number calculation intermediate result register 46, and the result returned to the normal binary representation is output to the arithmetic halfway result register 47.
[0040]
(3) The value of the first bit of the data of the exponent B register 23 is discarded, and the next bit is set as the first bit. At the same time, if the value of the exponent exponent B bit length register 35 is not 0 (i = 0), the value is reduced by 1 (i = i−1) and the process returns to (1). When i = 0, this phase ends (S126, S127, S128).
[0041]
(4) Output of Operation Result The value of the remainder R register 24 is the operation result to be obtained. However, since this value is multiplied by 2j, inverse correction is performed as follows when outputting parameters.
[0042]
In response to an instruction from the state transition control unit 5, the first octet of the operation result in the remainder R register 24 is taken into the output pre-stage buffer unit 14. Next, the first octet taken into the output pre-buffer section 14 is moved to the output post-buffer section 15, and the second octet is taken into the output pre-buffer section 14.
[0043]
A total of 16 bits of data, in which the 8 bits of the output post-buffer unit 15 are upper 8 bits (first octet) and the 8 bits of the output pre-buffer unit 14 are lower 8 bits (second octet), are output bit The shift unit 16 shifts to the lower order according to the value from the bit shift amount determination unit 9 determined when the modulus N is input. Then, only the upper 8 bits of the output of the output bit shift unit 16 are output as 8-bit data. The number of octets of the data to be output is output until the value of the counter unit 6 at the time of input of the modulus N is reduced to 0 (S13 to S17).
[0044]
The output of the parameters of the modulus N and the number A other than the operation result is exactly the same as that of the output from the remainder R register 24. Further, since the output of the exponent B is not bit-shifted or byte-shifted, it is directly output from the exponent register 23.
[0045]
【The invention's effect】
As described above, according to the present invention, the most significant bit of the method for the modular exponentiation operation, which is a disadvantage, is “1” while taking advantage of the multiple-length high-speed operation, which is an advantage of the redundant binary operation method. , That is, the limitation that the bit length is limited to a constant value can be solved.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an embodiment of the present invention. FIG. 2 is a block diagram showing details of a parameter input / output correction unit and a parameter register unit. FIG. 3 is a detail of a parameter conversion unit and an improved redundant binary operation unit. FIG. 4 is an overall operation flowchart. FIG. 5 is a detailed operation flowchart at the time of modular exponentiation operation.
DESCRIPTION OF SYMBOLS 1 ... Parameter input / output correction part, 2 ... Parameter register part, 3 ... Parameter conversion part, 4 ... Improved redundant binary operation part, 5 ... State transition control part.

Claims

A modulo N, a number A consisting of a natural number less than or equal to the modulus N and a power exponent B are input, and a modular exponentiation operation R = A ^B mod N using a redundant binary operation method in which the modulus N is limited to d bits. , And at least the remainder R of the operation result is output,
The data of the modulus N is taken into the input preceding data storage means for each m bits from the higher order, and the number of m bits of the data of the modulus N is measured by the data counting means,
Detecting at which bit from the beginning of the data first taken into the input pre-stage data storage means a "1" first appears;
The detected bit number is determined as a bit shift amount,
Sequentially transferring the data in the input pre-stage data storage means to the input post-stage data storage means,
The data in the input pre-stage data storage means is set to the lower m bits, the data in the input post-stage data storage means is set to the upper m bits, and the 2m bits are shifted upward by the bit shift amount.
Storing the upper m bits of the shifted 2m bit data in m bit shifted data storage means;
After completion of the data input of the modulus N, the difference between the value of the data count means and the capacity / m of the m-bit shift data storage means is stored in the shift amount storage means as a shift amount,
data in the m-bit shift data storage means is shifted upward by the value of the shift amount storage means in m-bit units and stored in the modulus storage means;
The data of the number A is taken into the input preceding data storage means for each m bits from the high order, and the number of m bits of the data of the number A is measured by the data counting means,
Sequentially transferring the data in the input pre-stage data storage means to the input post-stage data storage means,
The data in the input pre-stage data storage means is set to the lower m bits, the data in the input post-stage data storage means is set to the upper m bits, and the 2m bits are shifted upward by the bit shift amount.
Storing the upper m bits of the shifted 2m bit data in m bit shifted data storage means;
After the data input of the number A is completed, the data in the m-bit shift data storage means is shifted upward by the value of the shift amount storage means in m-bit units and stored in the number storage means,
The data of the exponent exponent B is directly taken into the exponent exponent storage means and stored, and how many bits of the data of the exponent exponent B are input is measured and stored by the data counting means, and the stored modulus N, number A and exponent are stored. Using the data of the exponent B, the redundant binary arithmetic means performs a modular exponentiation operation,
Storing the remainder R of the operation result in the remainder storage means,
The data of the remainder R is fetched from the remainder storage means into the output pre-stage data storage means for each m bits from the high order,
Sequentially transferring the data in the output pre-stage data storage means to the output post-stage data storage means,
The data in the output pre-stage data storage means is the lower m bits, the data in the output post-data storage means is the upper m bits, and the 2m bits are shifted down by the bit shift amount and output. Modulo exponentiation method.

The data of the modulus N is fetched from the legal storage means into the output pre-stage data storage means for each m bits from the high order,
Sequentially transferring the data in the output pre-stage data storage means to the output post-stage data storage means,
The data in the output pre-stage data storage means is the lower m bits, the data in the output post-stage data storage means is the upper m bits, and the 2m bits are shifted down by the bit shift amount determined at the time of data input and output. 2. The method according to claim 1, further comprising:

The data of the number A is fetched from the number storage means into the output pre-stage data storage means for each m bits from the higher order,
Sequentially transferring the data in the output pre-stage data storage means to the output post-stage data storage means,
The data in the output pre-stage data storage means is set to the lower m bits, the data in the output post-stage data storage means is set to the upper m bits, and the 2 m bits are shifted to the lower order by the bit shift amount determined at the time of inputting the modulus N data. 2. The method according to claim 1, further comprising outputting the result.

The data of the exponent exponent B is taken from the exponent exponent storage means into the output pre-stage data storage means for each m bits from the high order,
Sequentially transferring the data in the output pre-stage data storage means to the output post-stage data storage means,
2. The modular exponentiation arithmetic method according to claim 1, wherein the data in the output pre-stage data storage means is set as the lower m bits, and the data in the output post-stage data storage means is output as it is as the upper m bits.

A modulo N, a number A consisting of a natural number less than or equal to the modulus N and a power exponent B are input, and a modular exponentiation operation R = A ^B mod N using a redundant binary operation method in which the modulus N is limited to d bits. And a modular exponentiation operation device that outputs at least the remainder R of the operation result,
Input pre-stage data storage means for taking in modulo N or data of number A every m bits from the higher order;
Data counting means for measuring how many bits of data of modulo N or number A are input and how many bits of data of exponent B are input;
A leading "1" bit detecting means for detecting at which bit "1" first appears from the beginning of modulo N data first taken into the input preceding data storage means;
Bit shift amount determining means for determining the number of bits detected by the leading "1" bit detecting means as a bit shift amount;
An input post-stage data storage unit that receives data of the input pre-stage data storage unit next,
2m-bit upper shift means for shifting the data in the input preceding data storage means to lower m bits and the data in the input latter data storage means to upper m bits to shift the data upward by the shift amount determined by the bit shift amount determining means; ,
Redundant binary arithmetic means for performing modular exponentiation by a redundant binary arithmetic method using data of modulus N, number A and exponent B;
2 m-bit data after shifting by 2 m-bit high-order shift means or m bits for storing the remainder R obtained by redundant binary operation means or the high-order m bits of modulo N, number A, or exponent B data Shift data storage means,
A shift amount storing means for storing, as a shift amount, a difference between the value of the data counting means and the capacity / m of the m-bit shift data storing means after completion of the data input of the modulus N;
an output pre-stage data storage means for taking in the remainder R of the operation result from the m-bit data shift storage means or data of the modulus N or the number A or the exponent B in addition to the m bits from the upper bit for each m bits;
An output post-stage data storage unit that receives data of the output pre-stage data storage unit next;
The data in the output pre-stage data storage means are the lower m bits, and the data in the output post-data storage means are the upper m bits. A 2m-bit lower shift means for shifting lower by a shift amount;

A modulo N-redundant binary conversion means for converting the modulo N into a redundant binary representation;
A number A-redundant binary conversion means for converting the number A into a redundant binary representation;
A number A-redundant binary conversion means for converting the remainder R into a redundant binary representation;
Operation result storage means for storing the remainder R of the operation result;
Initialization means for initializing the contents of the operation result storage means to "1";
When data of a power exponent B of k bits is input, B = b _k × 2 ^k−1 + b _k−1 × 2 ^k−2 +... + b _i × 2 ⁱ using i satisfying k ≧ i ≧ 1 ^-1 +... + B ₂ × 2 ¹ + b ₁ × 2 ⁰
When i = k, the remainder R and the modulus N of the operation result are expressed in redundant binary notation, and the same number of bits as the number of bits stored in the modulus N is used, starting from the higher-order bits and R × 2 ^d−k = (R × R × 2 ^{d -K} ) mod (N × 2 ^d−k ), and if b _i = 1, R × 2 ^d−k = (A × R × 2 ^d−k ) mod (N × 2 ^d) N × 2 ^d−k- bit redundant binary power residue means for performing the operation of ^−k ) and repeating the above operation until i becomes 0 by decreasing i by one;
Full addition means for returning a redundant binary number to a normal binary number;
6. The modular exponentiation arithmetic unit according to claim 5, further comprising redundant binary arithmetic means comprising: an arithmetic result output means for outputting as a modular exponentiation operation result for obtaining the higher order dk of the arithmetic result storage means.