JP3551194B1 - Electro-optical device, its driving circuit, element driving device, and electronic equipment - Google Patents
Electro-optical device, its driving circuit, element driving device, and electronic equipment Download PDFInfo
- Publication number
- JP3551194B1 JP3551194B1 JP2003146592A JP2003146592A JP3551194B1 JP 3551194 B1 JP3551194 B1 JP 3551194B1 JP 2003146592 A JP2003146592 A JP 2003146592A JP 2003146592 A JP2003146592 A JP 2003146592A JP 3551194 B1 JP3551194 B1 JP 3551194B1
- Authority
- JP
- Japan
- Prior art keywords
- chip
- layer
- driving
- circuit
- electro
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000012360 testing method Methods 0.000 claims description 23
- 239000011159 matrix material Substances 0.000 claims description 11
- 238000012423 maintenance Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 abstract description 19
- 239000010410 layer Substances 0.000 description 469
- 239000010408 film Substances 0.000 description 112
- 238000006243 chemical reaction Methods 0.000 description 88
- 238000000034 method Methods 0.000 description 83
- 239000000758 substrate Substances 0.000 description 76
- 229910052751 metal Inorganic materials 0.000 description 61
- 239000002184 metal Substances 0.000 description 61
- 229920005989 resin Polymers 0.000 description 56
- 239000011347 resin Substances 0.000 description 56
- 238000004519 manufacturing process Methods 0.000 description 49
- 239000003990 capacitor Substances 0.000 description 44
- 239000000463 material Substances 0.000 description 32
- 238000011049 filling Methods 0.000 description 28
- 230000008569 process Effects 0.000 description 19
- 230000002829 reductive effect Effects 0.000 description 19
- 230000015572 biosynthetic process Effects 0.000 description 17
- 230000004888 barrier function Effects 0.000 description 16
- 238000005530 etching Methods 0.000 description 16
- 239000010931 gold Substances 0.000 description 16
- 239000002585 base Substances 0.000 description 15
- 230000006870 function Effects 0.000 description 14
- 238000000059 patterning Methods 0.000 description 14
- 238000004544 sputter deposition Methods 0.000 description 14
- 230000003287 optical effect Effects 0.000 description 13
- 238000000151 deposition Methods 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 11
- 239000013256 coordination polymer Substances 0.000 description 11
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 11
- 229910052737 gold Inorganic materials 0.000 description 11
- 238000012545 processing Methods 0.000 description 10
- 239000010949 copper Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 9
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 9
- 230000001681 protective effect Effects 0.000 description 9
- 239000000523 sample Substances 0.000 description 9
- 238000007789 sealing Methods 0.000 description 9
- 239000010936 titanium Substances 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 229910052802 copper Inorganic materials 0.000 description 7
- 239000011521 glass Substances 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 6
- 239000012790 adhesive layer Substances 0.000 description 6
- 229910052738 indium Inorganic materials 0.000 description 6
- 239000007788 liquid Substances 0.000 description 6
- 239000004973 liquid crystal related substance Substances 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- 230000009471 action Effects 0.000 description 5
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 5
- 239000011368 organic material Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 4
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 4
- 239000010405 anode material Substances 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- -1 polyphenylene Polymers 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- 239000011575 calcium Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000010030 laminating Methods 0.000 description 3
- PQXKHYXIUOZZFA-UHFFFAOYSA-M lithium fluoride Chemical compound [Li+].[F-] PQXKHYXIUOZZFA-UHFFFAOYSA-M 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 238000002834 transmittance Methods 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 239000004952 Polyamide Substances 0.000 description 2
- 229920000265 Polyparaphenylene Polymers 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000003086 colorant Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 229920006015 heat resistant resin Polymers 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910003437 indium oxide Inorganic materials 0.000 description 2
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 239000000178 monomer Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 229920003023 plastic Polymers 0.000 description 2
- 229920003227 poly(N-vinyl carbazole) Polymers 0.000 description 2
- 229920002647 polyamide Polymers 0.000 description 2
- DTLKWZKUAHYQGX-UHFFFAOYSA-N polyanine Natural products CC1CCC2(NC1)OC3CC4C5CCC6CC(CCC6(C)C5CCC4(C)C3C2C)OC7OC(CO)C(O)C(OC8OCC(O)C(O)C8O)C7OC9OCC(O)C(O)C9O DTLKWZKUAHYQGX-UHFFFAOYSA-N 0.000 description 2
- 239000002861 polymer material Substances 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000001771 vacuum deposition Methods 0.000 description 2
- 125000000391 vinyl group Chemical group [H]C([*])=C([H])[H] 0.000 description 2
- 229920002554 vinyl polymer Polymers 0.000 description 2
- 239000011787 zinc oxide Substances 0.000 description 2
- OYPRJOBELJOOCE-UHFFFAOYSA-N Calcium Chemical compound [Ca] OYPRJOBELJOOCE-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 229910052783 alkali metal Inorganic materials 0.000 description 1
- 150000001340 alkali metals Chemical class 0.000 description 1
- 150000008378 aryl ethers Chemical class 0.000 description 1
- 125000003118 aryl group Chemical group 0.000 description 1
- OYLGJCQECKOTOL-UHFFFAOYSA-L barium fluoride Chemical compound [F-].[F-].[Ba+2] OYLGJCQECKOTOL-UHFFFAOYSA-L 0.000 description 1
- 229910001632 barium fluoride Inorganic materials 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052791 calcium Inorganic materials 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000006837 decompression Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000010419 fine particle Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 230000005525 hole transport Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 238000007733 ion plating Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 229910052745 lead Inorganic materials 0.000 description 1
- 239000011133 lead Substances 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- VMTCKFAPVIWNOF-UHFFFAOYSA-N methane tetrahydrofluoride Chemical compound C.F.F.F.F VMTCKFAPVIWNOF-UHFFFAOYSA-N 0.000 description 1
- 239000003094 microcapsule Substances 0.000 description 1
- 229910052754 neon Inorganic materials 0.000 description 1
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000002294 plasma sputter deposition Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000090 poly(aryl ether) Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000000379 polymerizing effect Effects 0.000 description 1
- 229920000123 polythiophene Polymers 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- SCPYDCQAZCOKTP-UHFFFAOYSA-N silanol Chemical compound [SiH3]O SCPYDCQAZCOKTP-UHFFFAOYSA-N 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000035882 stress Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
Images
Landscapes
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
- Electroluminescent Light Sources (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Control Of El Displays (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
【課題】電気光学素子などの被駆動素子を駆動する回路において能動素子の特性のバラツキを抑制する
【解決手段】電気光学装置Dは、複数の有機EL素子10と複数の画素駆動用ICチップ37と走査用ICチップ33とを有する。各画素駆動用ICチップ37は、画素デコーダ371と複数の画素回路377とを有する。各画素回路は、有機EL素子10を駆動する。一方、画素デコーダ371は、1以上の画素回路377を順次に選択するとともにその単位回路に有機EL素子10を駆動するための動作を行なわせる選択制御を行なう。走査用ICチップ33は、複数の画素駆動用ICチップ37のうち1以上のICチップを順次に選択するとともに当該選択したICチップの画素デコーダ371に選択制御を行なわせる。
【選択図】 図1Kind Code: A1 Abstract: An electro-optical device D includes a plurality of organic EL elements 10 and a plurality of pixel driving IC chips 37 in a circuit for driving a driven element such as an electro-optical element. And a scanning IC chip 33. Each pixel driving IC chip 37 has a pixel decoder 371 and a plurality of pixel circuits 377. Each pixel circuit drives the organic EL element 10. On the other hand, the pixel decoder 371 performs selection control for sequentially selecting one or more pixel circuits 377 and causing the unit circuit to perform an operation for driving the organic EL element 10. The scanning IC chip 33 sequentially selects one or more IC chips among the plurality of pixel driving IC chips 37 and causes the pixel decoder 371 of the selected IC chip to perform selection control.
[Selection diagram] Fig. 1
Description
【0001】
【発明の属する技術分野】
本発明は、複数の被駆動素子を駆動する素子駆動装置に関し、特に、電気的作用を光学的作用に変換する電気光学素子を被駆動素子として用いた電気光学装置に関する。また、本発明は、素子駆動装置および電気光学装置を用いた電子機器に関する。
【0002】
【従来の技術】
携帯電話機やPDA(Personal Digital Assistant)など各種の電子機器の表示装置として、電気的作用を光学的作用に変換する電気光学素子を利用したものが提案されている。この種の表示装置の典型的な例は、電気光学素子として有機ELを用いた有機EL表示装置や、電気光学素子として液晶を用いた液晶表示装置である。
【0003】
これらの表示装置は、表示の最小単位となる画素ごとに画素回路を備えている。この画素回路は、電気光学素子に供給される電流または電圧を制御するための回路である。各画素回路は、特許文献1に開示されているように、シリコン基板上に形成された駆動素子を含む。
【0004】
【特許文献1】
特開平9−146477号公報(段落0013および段落0014)
【0005】
【発明が解決しようとする課題】
この種の表示装置において表示品位を向上させるためには、画素回路の電気的な特性がすべての画素にわたって均一であることが望ましい。しかしながら、低温ポリシリコンは、その再結晶化に際して特性のバラツキが生じやすく、また、結晶欠陥が発生する場合もある。このため、低温ポリシリコンからなる薄膜トランジスタを用いた表示装置においては、画素回路の電気的な特性をすべての画素にわたって均一化することが極めて困難であった。特に、表示画像の高精細化や大画面化のために画素数が増加すると、各画素回路の特性のバラツキが生じる可能性は更に高くなるから、表示品位の低下の問題はいっそう顕著となる。
【0006】
本発明は、このような事情に鑑みてなされたものであり、その目的は、電気光学素子などの被駆動素子を駆動する装置において能動素子の特性のバラツキを抑制することにある。
【0007】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る電気光学装置は、所定の複数の電気光学素子を駆動する所定の複数の単位回路と、当該所定の複数の単位回路のうち1以上の単位回路を順次に選択するとともに当該選択した1以上の単位回路に電気光学素子を駆動するための動作を行なわせる選択制御を行なう制御回路と、を有する素子駆動用ICチップを備え、前記素子駆動用ICチップが前記電気光学素子に対応して複数マトリクス状に設けられ、当該複数の素子駆動用ICチップのうち1以上の素子駆動用ICチップを順次選択するとともに当該選択した素子駆動用ICチップの制御回路に前記選択制御を行なわせる選択回路を具備することを特徴とする。
この構成においては、電気光学素子を駆動するための単位回路がICチップに含められる。ICチップに含まれる能動素子は、低温ポリシリコンなどからなる薄膜トランジスタと比較して、その特性のバラツキが少ない。したがって、たとえ表示画像の高精細化や大画面化のために電気光学素子の数が増えたとしても、これを駆動するための単位回路の特性にバラツキが生じる可能性は抑えられ、これにより電気光学装置の歩留まりが高められる。また、ICチップに含まれる能動素子は低温ポリシリコンなどからなる薄膜トランジスタと比較して低い電圧で駆動されるから、電気光学装置の消費電力の低減が図られる。 ところで、選択回路が各単位回路を直接的に選択する従来の構成のもとでは、選択回路から複数の単位回路の各々に至る多数の配線(走査線)が必要である。一方、本発明においては、複数の画素駆動用ICチップの各々が複数の単位回路を含み、これらの画素駆動用ICチップが電気光学素子を駆動すべきICチップとして順次に選択される。したがって、各単位回路ごとに選択のための配線が設けられる必要はなく、従来の構成と比較して配線の本数が削減される。例えば、配線数が最少となる構成においては、画素駆動用ICチップごとに、選択回路が当該画素駆動用ICチップを選択するための1本の配線を設ければ足りる。この構成によれば、選択回路から複数の単位回路の各々に至る配線が必要である従来の構成と比較して配線数が著しく低減される。
【0008】
なお、本発明における電気光学素子は、電流の供給や電圧の印加といった電気的な作用を、輝度や透過率の変化といった光学的な作用に変換し、または光学的な作用を電気的な作用に変換する。このような電気光学素子の典型的な例は、単位回路から供給される電流に応じた輝度にて発光する有機EL素子や、単位回路により印加される電圧に応じて配向方向(すなわち光の透過率)が変化する液晶である。もっとも、これ以外の電気光学素子を用いた装置にも本発明は適用され得る。好ましい態様において、複数の電気光学素子の各々は平面内の異なる位置に配置される。例えば、複数の電気光学素子は、行方向および列方向にわたってマトリクス状に配置される。
また、本発明における「電気光学素子を駆動するための動作」とは、電気光学素子に対して電流や電圧を供給する動作のほか、この電流や電圧を、電気光学素子に対する実際の供給に先立って容量素子に保持させる動作も含む概念である。
【0009】
より具体的な態様において、各素子駆動用ICチップは、当該素子駆動用ICチップに含まれる1以上の単位回路を順次に特定する特定回路を有し、制御回路は、特定回路によって特定された1以上の単位回路を対象として選択制御を行なう。この態様によれば、少ない配線数にもかかわらず所期の電気光学素子が制御回路によって確実に駆動される。
【0010】
より好ましい態様において、選択回路は、選択した素子駆動用ICチップにクロック信号を出力し、各素子駆動用ICチップの特定回路は、当該素子駆動用ICチップに含まれる1以上の単位回路を、選択回路から供給されるクロック信号に同期して順次に特定する。この構成によれば、選択された素子駆動用ICチップに対してクロック信号が供給されるから、各素子駆動用ICチップによる電気光学駆動素子の駆動動作が容易に整合される。
【0011】
さらに好ましい態様において、各単位回路は、電気光学素子を駆動するための駆動電流または駆動電圧に応じた電荷を保持する保持回路と、保持回路によって保持された電荷を維持する維持回路とを有する。この構成によれば、保持回路によって保持された電荷が一定に維持される。保持回路として例えばキャパシタを用いた場合には、保持されていた電荷がリークによって損なわれる可能性がある。上記態様によれば、保持回路によって保持された電荷が一定に維持されるから、所期の駆動電流または駆動電圧とは異なる電流または電圧が電気光学素子に与えられることが防止される。
【0012】
ところで、各素子駆動用ICチップは、その接続端子にプローブ針を接触させることによって動作の検査が行なわれ得る。しかしながら、この場合には、各接続端子をプローブ針が接触し得るに十分な大きさとする必要がある。そこで、本発明の好ましい態様において、各素子駆動用ICチップの制御回路は、各単位回路の動作を検査するためのテスト信号を当該素子駆動用ICチップに含まれる単位回路に出力する。この態様によれば、テスト信号の供給によって各単位回路の動作が検査される。したがって、このテスト信号によって検査される回路の接続端子については、プローブ針を接触させ得るに十分な大きさとする必要はない。すなわち、素子駆動用ICチップの一部または全部の接続端子がプローブ針の接触に要する大きさよりも小さくされるから、素子駆動用ICチップのサイズが低減される。
【0013】
本発明が適用される装置は、電気光学素子を備えた電気光学装置に限られない。すなわち、複数の被駆動素子を含む各種の装置に本発明が適用される。本発明に係る素子駆動装置は、所定の複数の被駆動素子を駆動する所定の複数の単位回路と、当該所定の複数の単位回路のうち1以上の単位回路を順次に選択するとともに当該選択した1以上の単位回路に被駆動素子を駆動するための動作を行なわせる選択制御を行なう制御回路と、を有する素子駆動用ICチップを備え、前記素子駆動用ICチップが前記複数の被駆動素子に対応してマトリクス状に複数設けられ、当該複数の素子駆動用ICチップのうち1以上の素子駆動用ICチップを順次選択するとともに当該選択した素子駆動用ICチップの制御回路に前記選択制御を行なわせる選択回路を具備することを特徴とする。この素子駆動装置によっても、本発明の第1の特徴に係る電気光学装置と同様の効果が得られる。
【0021】
本発明に係る電子機器は、上述した特徴を有する電気光学装置を備える。この電子機器によれば電気光学装置における能動素子の特性のバラツキが抑えられる。特に、電気光学装置が表示装置として用いられる電子機器においては、表示品位が高い水準に維持される。
【0023】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態について説明する。以下に示す形態は本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の範囲内で任意に変更可能である。また、以下に示す各図においては、各構成要素を図面上で認識され得る程度の大きさとするため、各構成要素の寸法や比率などを実際のものとは適宜に異ならせてある。
【0024】
<A:電気光学装置の構成>
まず、画像を表示するための装置として本発明に係る電気光学装置を適用した形態を説明する。図1は、本発明の実施形態に係る電気光学装置の構成を示す斜視図である。同図に示されるように、電気光学装置Dは、支持基板6と有機EL層1と配線形成層2と電子部品層3とを有する。この支持基板6は、ガラス、プラスチック、金属、セラミックなどからなる板状またはフィルム状の部材である。電子部品層3は支持基板6の一方の面に設けられている。また、配線形成層2は電子部品層3からみて支持基板6の反対側に設けられ、有機EL層1は配線形成層2からみて支持基板6とは反対側に設けられている。
【0025】
有機EL層1は、多数の有機EL素子10を電気光学素子として含んでいる。これらの有機EL素子10は、行方向(X方向)および列方向(Y方向)にわたってマトリクス状に配置されている。各有機EL素子10は、電流の供給によって駆動され、これにより発光する素子(被駆動素子)である。各有機EL素子10から発せられた光は、図1における上方向(すなわち支持基板6とは反対方向)に出射する。なお、本実施形態においては、列方向にm個の有機EL素子10が配置され、行方向にn個の有機EL素子10が配置された場合を想定する。したがって、画素数の合計は「m×n」個である。
【0026】
電子部品層3は、各有機EL素子10を駆動するための多数の電子部品を含む。具体的には、CMOS(Complementary Metal−Oxide Semiconductor)型またはバイポーラ型のトランジスタを用いた半導体集積回路(ICチップ)や、抵抗またはキャパシタなどの受動素子、TFTチップ、あるいは板状のペーパー電池といった各種の電子部品が電子部品層3に含まれる。図1に示されるように、本実施形態における電子部品層3は、制御用ICチップ31と、複数の走査用ICチップ33と、複数のカラムデータ変換用ICチップ35と、複数の画素駆動用ICチップ37とを電子部品として含む。
【0027】
一方、配線形成層2は、電子部品層3と有機EL層1との間に位置する。この配線形成層2は多数の配線を含む。具体的には、配線形成層2は、電子部品層3に含まれる電子部品同士を接続するための配線を有する。配線形成層2は、図1に示されるように、複数の走査制御線群YLと複数のデータ線DLとを含む。各走査制御線群YLは、各走査用ICチップ33と複数の画素駆動用ICチップ37とを電気的に接続する配線である。一方、各データ線は、各カラムデータ変換用ICチップ35と複数の画素駆動用ICチップ37とを電気的に接続する配線である。また、配線形成層2は、電子部品層3に含まれる電子部品と有機EL層1に含まれる有機EL素子10とを接続する配線を含む。例えば、配線形成層2は、ひとつの画素駆動用ICチップ37と複数の有機EL素子10とを電気的に接続する配線(図1においては図示が省略されている)を含む。
【0028】
次に、図2を参照して、電子部品層3の具体的な構成を説明する。同図に示されるように、複数の画素駆動用ICチップ37は、行方向(X方向)および列方向(Y方向)にわたってマトリクス状に配置される。各画素駆動用ICチップ37は、有機EL層1に含まれる多数の有機EL素子10のうち予め定められた数の有機EL素子10ごとに設けられている。画素駆動用ICチップ37と有機EL素子10との対応関係は以下の通りである。
【0029】
本実施形態においては、有機EL層1に含まれる合計「m×n」個の有機EL素子10を複数のグループ(以下「素子グループ」という)に区分する。具体的には、図3に示されるように、行方向に並ぶn個の有機EL素子10をq個ごとに区分するとともに、列方向に並ぶm個の有機EL素子10をp個ごとに区分して、ひとつの領域に属する「p×q」個の有機EL素子10によってひとつの素子グループを構成する。そして、各素子グループごとにひとつの画素駆動用ICチップ37が割り当てられる。すなわち、図3に示されるように、各画素駆動用ICチップ37は、ひとつの素子グループに属する「p×q」個の有機EL素子10と対向するように配置され、これらの有機EL素子10を駆動する役割を担っている。
【0030】
また、図2に示されるように、複数の走査用ICチップ33は、支持基板6のひとつまたは2つの縁辺に沿って列方向に並ぶように配置される。各走査用ICチップ33は、複数の画素駆動用ICチップ37のうち有機EL素子10の駆動を実行すべきICチップを順番に選択するための回路を有する。一方、複数のカラムデータ変換用ICチップ35は、支持基板6の他の縁辺に沿って行方向に並ぶように配置される。各カラムデータ変換用ICチップ35は、画像を表すデータ(以下「画像データ」という)Xdに基づいて、各有機EL素子10に流れる電流を制御する。画像データXdは、各有機EL素子10の輝度(階調)を指定するデータである。
【0031】
一方、制御用ICチップ31は、複数の走査用ICチップ33の列と複数のカラムデータ変換用ICチップ35の行とが交差する部分(すなわち支持基板6の隅部分)に配置される。この制御用ICチップ31は、各走査用ICチップ33と各カラムデータ変換用ICチップ35とを統括的に制御する。具体的には、制御用ICチップ31は、コンピュータシステムなどの外部装置(図示略)に接続されており、この外部装置から、画像データXdや表示動作のタイミングを規定するための制御信号(例えばクロック信号)を受信する。制御用ICチップ31は表示メモリ31aを備えている。この表示メモリ31aは、外部装置から供給された画像データXdを一時的に記憶するための手段である。
【0032】
そして、制御用ICチップ31は、複数の走査用ICチップ33をひとつずつ選択するための信号(後述するリセット信号RSET、クロック信号YSCL、およびチップ選択クロック信号YECL)を、外部装置から供給される制御信号に基づいて生成し、これらの信号を各走査用ICチップ33に供給する(図5参照)。また、制御用ICチップ31は、表示メモリ31aに記憶された画像データXdを各カラムデータ変換用ICチップ35に供給する(図9参照)。さらに、制御用ICチップ31は、各画素駆動用ICチップ37の動作を強制的に停止させるための強制オフ信号Doffを生成し、この信号を配線形成層2に含まれる配線を介して各画素駆動用ICチップ37に出力する。
【0033】
次に、画素駆動用ICチップ37、走査用ICチップ33およびカラムデータ変換用ICチップ35の各々について構成および動作を説明する。なお、以下では、画素駆動用ICチップ37および走査用ICチップ33の構成および動作を説明した後に、カラムデータ変換用ICチップ35の構成および動作を説明する。
【0034】
[画素駆動用ICチップ37の構成]
各画素駆動用ICチップ37は、それに割り当てられた複数の有機EL素子10を駆動するための回路を含む。より具体的には、図4に示されるように、各画素駆動用ICチップ37は、画素デコーダ371と画素カウンタ374と複数の画素回路377とを有する。各画素回路377は、ひとつの素子グループに属する複数の有機EL素子10の各々と1対1に対応するようにマトリクス状に配置されている。したがって、各画素駆動用ICチップ37は、合計「p×q」個の画素回路377を含む。各画素回路377は、ひとつの有機EL素子10を駆動するための回路である。したがって、ひとつの画素駆動用ICチップ37によって、有機EL層1に含まれる「p×q」個の有機EL素子10が駆動される。
【0035】
図4に示されるように、行方向に並ぶq個の画素回路377は、1本のワード線WLi(iは1≦i≦mを満たす整数)、1本の保持制御信号線HLi、および1本の発光制御信号線GCLiを介して相互に接続されている。各ワード線WLi、各保持制御信号線HLi、および各発光制御信号線GCLiの一端は画素デコーダ371に接続されている。この構成のもと、行方向に並ぶq個の画素回路377には、ワード線WLiを介して選択信号XWiが、保持信号線HLiを介して保持制御信号XHiが、発光制御信号線GCLiを介して発光制御信号XGCiが、それぞれ画素デコーダ371から供給される。一方、また、列方向に並ぶp個の画素回路377は、1本のデータ線DLj(jは1≦j≦nを満たす整数)を介してカラムデータ変換用ICチップ35に接続されている。
【0036】
また、ひとつの画素駆動用ICチップ37に含まれるすべての画素回路377は、共通のテスト信号線TSLを介して画素デコーダ371に接続されている。この構成のもと、各画素回路377には、画素デコーダ371からテスト信号線TSLを介してテスト信号TSが同時に供給される。これにより、すべての画素回路377について一斉に動作のテストが実行される。
【0037】
[走査用ICチップ33の構成]
次に、図5を参照して、走査用ICチップ33の具体的な構成を説明する。なお、以下では、説明の便宜のために、行方向に並ぶ複数(「n/q」個)の画素駆動用ICチップ37からなるグループを「画素駆動用ICチップ群」と表記する。
【0038】
図5に示されるように、本実施形態においては、2つの(すなわち2行分の)画素駆動用ICチップ群ごとにひとつの走査用ICチップ33が設けられている。各走査用ICチップ33は、2つの画素駆動用ICチップ群に属する複数(「2n/q」個)の画素駆動用ICチップ37の動作を制御する。なお、以下では、説明の便宜のために、走査用ICチップ33の個数を「r(=m/2p)」と表記する。また、ひとつの走査用ICチップ33に対応する2つの画素駆動用ICチップ群のうち一方の画素駆動用ICチップ群を「第1の画素駆動用ICチップ群370a」と表記するとともに、他方の画素駆動用ICチップ群を「第2の画素駆動用ICチップ群370b」と表記する。
【0039】
各走査用ICチップ33は、配線形成層2に含まれる走査制御線群YLk(kは1≦k≦rを満たす整数)を介して、当該走査用ICチップ33に割り当てられた2つの画素駆動用ICチップ37に接続されている。各走査制御線群YLkは、第1のローカルクロック信号線LCak、第2のローカルクロック信号線LCbk、およびローカルリセット信号線LRSを含む。より具体的には、各走査用ICチップ33は、第1のローカルクロック信号線LCakを介して、第1の画素駆動用ICチップ群370aに属する複数の画素駆動用ICチップ37に接続されている。同様に、各走査用ICチップ33は、第2のローカルクロック信号線LCbkを介して、第2の画素駆動用ICチップ群370bに属する複数の画素駆動用ICチップ37に接続されている。また、隣り合う2つの走査用ICチップ33同士は、配線形成層2に含まれる配線によって電気的に接続されている。
【0040】
ここで、図6は、各画素回路377の走査に関わる信号の波形を表すタイミングチャートである。同図に示すリセット信号RSET、クロック信号YSCLおよびチップ選択クロック信号YECLは、制御用ICチップ31から各走査用ICチップ33に供給される信号である。このうちリセット信号RSETは、「m×n」個のすべての有機EL素子10を走査するために要する期間(以下「データ書込期間」という)の時間長を規定するための信号であり、各データ書込期間の開始時点においてHレベルに立ち上がる。一方、クロック信号YSCLは、ひとつの水平走査期間の時間長に相当する周期を有する信号である。この水平走査期間は、ひとつの行に属するn個の画素回路377が同時に選択される期間に相当する。また、チップ選択クロック信号YECLは、複数の走査用ICチップ33のうち実際に画素駆動用ICチップ37の制御を実行すべき走査用ICチップ33を選択するための信号である。したがって、チップ選択クロック信号YECLは、ひとつのデータ書込期間において、走査線ICチップの数に相当する「r」回だけHレベルに立ち上がる。
【0041】
各走査用ICチップ33は、このチップ選択クロック信号YECLによって選択されると、第1のローカルクロック信号SCKakおよび第2のローカルクロック信号SCKbkを順次に出力する。第1のローカルクロック信号SCKakおよび第2のローカルクロック信号SCKbkは、各画素駆動用ICチップ群に属する複数の画素回路377を各行ごとに選択するためのクロック信号である。
【0042】
より具体的には、図6に示されるように、第k番目の走査用ICチップ33は、まず、第1の画素駆動用ICチップ群370aに属する複数の画素駆動用ICチップ37に対して第1のローカルクロック信号SCKakを出力する。この第1のローカルクロック信号SCKakは、第1の画素駆動用ICチップ群370aにおいて列方向に並ぶ画素回路377の数である「p」個の水平走査期間に相当する期間にわたって、クロック信号YSCLと同一の周期にてレベル変動する信号である。また、チップ選択クロック信号YECLによって選択された走査用ICチップ33は、第1のローカルクロック信号SCKakに基づくp行分の画素回路377の選択が完了すると、第2の画素駆動用ICチップ群370bに属する複数の画素駆動用ICチップ37に対して第2のローカルクロック信号SCKbkを出力する。この第2のローカルクロック信号SCKbkは、第2の画素駆動用ICチップ群370bにおいて列方向に並ぶ画素回路377の数である「p」個の水平走査期間に相当する期間にわたって、クロック信号YSCLと同一の周期にてレベル変動する信号である。第1のローカルクロック信号SCKakおよび第2のローカルクロック信号SCKbkは、それぞれ第1のローカルクロック信号線LCakおよび第2のローカルクロック信号線LCbkを介して伝送される。
【0043】
一方、各走査用ICチップ33は、第2のローカルクロック信号SCKbkに基づくp行分の画素回路377の選択が完了すると、図6に示されるように、次段の走査用ICチップ33に出力されるイネーブル信号EOkをHレベルに反転させる。このイネーブル信号EOkは、走査用ICチップ33による2行分の画素駆動用ICチップ群の選択が完了したことを次段の走査用ICチップ33に通知するための信号である。Hレベルのイネーブル信号EOkが供給された第(k+1)段目の走査用ICチップ33は、上記と同様の手順により第1のローカルクロック信号SCKak+1および第2のローカルクロック信号SCKbk+1を出力する。
【0044】
[画素回路377の構成]
次に、図7を参照して、単位回路たる画素回路377の電気的な構成を説明する。なお、図7においては、第i行目の第j列目に位置するひとつの画素回路377が図示されている。この構成はすべての画素回路377に共通する構成である。
【0045】
画素回路377は、複数のMOSトランジスタとひとつのキャパシタC0とから構成される。具体的には、画素回路377は、一対のスイッチング用トランジスタQ1aおよびQ1bと、一対の読み込み用トランジスタQ2aおよびQ2bと、キャパシタC0と、発行制御用トランジスタQ3と、テスト用トランジスタQ8aおよびQ8bと、アナログメモリ部377aとを有する。このうちトランジスタQ1a、Q1b、Q2a、Q2bおよびQ3はpチャネル型のMOSトランジスタであり、トランジスタQ8aおよびQ8bはnチャネル型のMOSトランジスタである。トランジスタQ2bは、有機EL素子10に定電流を供給するための駆動用トランジスタであり、トランジスタQ3は、この定電流の導通・非導通を制御するためのトランジスタである。
【0046】
トランジスタQ1aは、データ線DLjとトランジスタQ1bとに接続され、そのゲート端子はワード線WLiに接続されている。また、トランジスタQ1bは、キャパシタC0の一端とトランジスタQ1aとに接続され、そのゲート端子はワード線WLiに接続されている。一方、キャパシタC0の他端は電源線L1に接続されている。この電源線L1には電源電圧VDDが印加されている。
【0047】
トランジスタQ2aおよびQ2bはカレントミラー回路を構成する。具体的には、トランジスタQ2aおよびQ2bの各々のゲート端子は、キャパシタC0の一端に接続されている。また、一方のトランジスタQ2aはトランジスタQ1aと電源線L1とに接続されている。したがって、ワード線WLiに供給される選択信号XWiがLレベルに遷移すると、トランジスタQ1aおよびQ1bはともにオン状態となる。こうしてトランジスタQ1bがオン状態になると、トランジスタQ2bはゲート端子とドレイン端子とが接続されたダイオードとして機能する。したがって、データ線DLjのデータ信号Djに応じた電流が、電源線L1→トランジスタQ2a→トランジスタQ1a→データ線DLjという経路で流れ、トランジスタQ2aのゲート電圧に応じた電荷がキャパシタC0に蓄積される。また、他方のトランジスタQ2bはトランジスタQ3のソース端子と電源線L1とに接続されている。トランジスタQ2bは、トランジスタQ2aとカレントミラー回路を構成し、キャパシタC0に蓄えられた電荷、すなわちトランジスタQ2bのゲート電圧に応じた電流をトランジスタQ3に流す。
【0048】
トランジスタQ3のゲート端子は発光制御信号線GCLiに接続されている。また、トランジスタQ3のドレイン端子は、配線形成層2に含まれる配線を介して有機EL素子10に接続されている。この構成のもと、発光制御信号XGCiがLレベルに遷移するとトランジスタQ3はオン状態となる。このとき、トランジスタQ2bのゲート電圧に応じた駆動電流IelがトランジスタQ2bおよびQ3を介して有機EL素子10に供給される。この駆動電流Ielの供給によって有機EL素子10は発光する。なお、本実施形態においては、トランジスタQ2a、Q2bおよびQ3としてp型のトランジスタが用いられているが、これらのトランジスタは、有機EL素子10や電源線L1との接続関係に応じて、適宜にn型のトランジスタに変更され得る。
【0049】
一方、アナログメモリ部377aは、キャパシタC0に蓄えられた電荷を一定に維持する回路である。具体的には、アナログメモリ部377aは、トランジスタQ4a、Q4b、Q5、Q6およびQ7を有する。このうちトランジスタQ4aおよびQ4bはnチャネル型のMOSトランジスタであり、トランジスタQ5、Q6およびQ7はpチャネル型のMOSトランジスタである。トランジスタQ4aおよびQ4bはカレントミラー回路を構成する。同様に、トランジスタQ5およびQ6はカレントミラー回路を構成する。
【0050】
トランジスタQ5は、電源線L1とトランジスタQ4aとに接続されており、そのゲート端子はキャパシタC0の一端に接続されている。トランジスタQ6は、電源線L1とトランジスタQ4bとに接続されており、そのゲート端子はトランジスタQ7に接続されている。このトランジスタQ7は、キャパシタC0の一端とトランジスタQ6とに接続されており、そのゲート端子は保持信号線HLiに接続されている。したがって、トランジスタQ7は、保持信号XHiがLレベルになるとオン状態となる。
【0051】
一方、トランジスタQ4aは、トランジスタQ5と接地線とに接続されており、そのゲート端子はトランジスタQ5に接続されている。また、トランジスタQ4bは、トランジスタQ6と接地線とに接続されており、そのゲート端子はトランジスタQ5とトランジスタQ4aのゲート端子とに接続されている。
【0052】
この構成のもと、アナログメモリ部377aは以下のように動作する。すなわち、キャパシタC0にデータ信号に応じた電荷が蓄積されると、トランジスタQ2bのゲート電圧に応じた電流がトランジスタQ5からトランジスタQ4aに流れる。ここで、トランジスタQ4aとQ4bとは等倍のカレントミラー回路を構成しているから、トランジスタQ4aに流れる電流と等しい電流がトランジスタQ4bに流れ、さらにその電流がトランジスタQ6に流れる。そして、この状態においてトランジスタQ7がオン状態になると、トランジスタQ6のゲート電圧がトランジスタQ7を介してキャパシタC0にフィードバックされる。これにより、キャパシタC0に蓄えられた電荷が一定に維持されるのである。なお、他の態様においては、アナログメモリ部377aに代えて不揮発性メモリ回路が採用され得る。また、アナログメモリ部377aは、低消費電力化やプログラムのホットスタートなどのためにいったん消灯された表示を速やかに再開させるために有効な回路であるが、本発明に必須のものではない。
【0053】
次に、画素駆動用ICチップ37に含まれる画素カウンタ374および画素デコーダ371について説明する。図4に示される画素カウンタ374は、ひとつの画素駆動用ICチップ37に含まれる各行の画素回路377を選択の対象として順番に特定するための手段である。この画素カウンタ374には、ローカルリセット信号線LRSと、第1のローカルクロック信号線LCakまたは第2のローカルクロック信号線LCbkとが接続されている。
【0054】
詳述すると、画素カウンタ374は、走査用ICチップ33から供給される第1のローカルクロック信号SCKakまたは第2のローカルクロック信号SCKbkがHレベルに立ち上がるたびにカウント値を「1」ずつ増加させる。さらに、画素カウンタ374は、走査用ICチップ33から供給されるローカルリセット信号RSがHレベルに立ち上がるたびにカウント値を「0」にリセットする。したがって、画素カウンタ374によるカウント値は、ひとつのデータ書込期間において、「0」から水平走査期間ごとに「1」ずつ増加して「p」までの値をとり得る。画素カウンタ374によるカウント値は画素デコーダ371に出力される。
【0055】
この画素デコーダ371は、ひとつの画素駆動用ICチップ37に含まれる各行の画素回路377を順番に選択するための手段である。この画素デコーダ371には、第1のローカルクロック信号線LCakまたは第2のローカルクロック信号線LCbkが接続されている。そして、画素デコーダ371は、画素カウンタ374によるカウント値に対応する行に属する複数の(q個の)画素回路377を一斉に選択する。すなわち、画素デコーダ371は、選択信号XWi、保持制御信号XHiおよび発光制御信号XGCiのレベルを以下に示すように制御する。
【0056】
図8に示されるように、選択信号XWiは、データ書込期間におけるひとつの水平走査期間においてLレベルとなる信号である。すなわち、選択信号XWiは、データ書込期間のうち第1のローカルクロック信号LCakまたは第2のローカルクロック信号LCbkの第i番目の立ち上がりとともにLレベルに反転し、第(i+1)番目の立ち上がりとともにHレベルに反転する。したがって、選択信号XW1、XW2、…、XWpは、第1のローカルクロック信号LCakまたは第2のローカルクロック信号LCbkの立ち上がりに同期して順番にLレベルに反転する。また、保持制御信号XHiは、選択信号XWiがLレベルに立ち下がってから所定の時間だけ経過したタイミングでHレベルに反転し、1水平走査期間に相当する期間が経過するとLレベルに反転する。さらに、発光制御信号XGCiは、選択信号XWiのレベルを反転させた信号である。したがって、発光制御信号XGC1、XGC2、…、XGCpは、第1のローカルクロック信号LCakまたは第2のローカルクロック信号LCbkの立ち上がりに同期して順番にHレベルに反転する。
【0057】
一方、図7に示されるように、トランジスタQ8aおよびQ8bのゲート端子はテスト信号線TSLに接続されている。このうちトランジスタQ8aのドレイン端子はトランジスタQ3のドレイン端子に接続されている。画素回路377の動作をテストするモード(テストモード)においては、強制オフ信号Doffに応じてトランジスタQ3がオフ状態とされ、テスト信号TSがHレベルに反転することによってトランジスタQ8aがオン状態とされる。これにより、有機EL素子10の陽極層はトランジスタQ8aを介して接地線に接続される。また、トランジスタQ8bのドレイン端子はデータ線DLに接続されている。また、テストモードにおいてテスト信号TSがHレベルに反転すると、トランジスタQ8bがオン状態となる。これにより、データ線DLはトランジスタQ8bを介して接地線に接続される。このときトランジスタQa1およびQb1がオン状態になると、トランジスタQ2aのゲート電圧は強制的に接地電位となる。このテストモードにおいて、選択信号XWiやデータ信号Dj、または保持信号XHiの所定のレベルとすることにより、画素回路377のリーク電流やキャパシタC0の電位保持性などが検査される。テストモードにおいては、画素カウンタ374のカウント値が「p」よりも大きい複数の数値に設定され、これらの数値の各々に割り当てられた内容のテストが実行される。なお、トランジスタQ8aおよびQ8bとして、pチャネル型のトランジスタも採用され得る。
【0058】
次に、各画素回路377の動作を説明する。ここでは、第i行目の第j列目に位置するひとつの画素回路377に特に着目して動作を説明するが、この動作はすべての画素回路377に共通するものである。
【0059】
まず、画素デコーダ371から供給される選択信号XWiが水平走査期間の開始時点においてLレベルに反転すると、第i行目に属するすべての画素回路377のトランジスタQ1aおよびQ1bがオン状態になる。この結果、データ信号Djに応じた電流がトランジスタQ2aを流れ、その電流に応じた電荷がキャパシタC0に蓄えられる。一方、水平走査期間の開始時点において発光制御信号XGCiがHレベルに反転すると、トランジスタQ3はオフ状態となる。したがって、キャパシタC0の充電中に電流が有機EL素子10に流れることはない。また、選択信号XWiがLレベルに反転してから所定の時間が経過した時点で保持制御信号XHiがHレベルに反転し、トランジスタQ7がオフ状態となる。
【0060】
続いて、水平走査期間の終了時点において選択信号XWiがHレベルに反転すると、第i行目に属するすべての画素回路377のトランジスタQ1aおよびQ1bがオフ状態となる。一方、水平走査期間の終了時点において発光制御信号XGCiがLレベルに反転すると、第i行目に属するすべての画素回路377のトランジスタQ3がオン状態になる。これにより、キャパシタC0に保持された電圧に応じた駆動電流Ielが、トランジスタQ2bおよびQ3を経由して有機EL素子10に供給される。この結果、有機EL素子10は駆動電流Ielの大きさに応じた輝度にて発光する。
【0061】
また、水平走査期間の終了時点から所定の時間だけ遅れた時点において保持制御信号XHiがLレベルに反転すると、第i行目に属するすべての画素回路377のトランジスタQ7がオン状態になる。したがって、トランジスタQ2bのゲート電圧はアナログメモリ部377aによって一定に維持される。
【0062】
一方、上述したように、画素デコーダ371には制御用ICチップ31から強制オフ信号Doffが供給される。この強制オフ信号DoffがHレベルに反転すると、画素デコーダ371は、すべての発光制御信号XGC1、XGC2、…、XGCpをHレベルに反転させる。これにより、画素駆動用ICチップ37内のすべての画素回路377におけるトランジスタQ3がオフ状態となる。したがって、すべての有機EL素子10は、強制オフ信号Doffに応じて発光を停止する。
【0063】
[画素回路377の選択動作]
次に、以上に示した構成のもとで実行される画素回路377の選択動作について詳述する。
まず、図6に示されるように、制御用ICチップ31から各走査用ICチップ33に供給されるリセット信号RSETが所定の期間にわたってHレベルとされる。各走査用ICチップ33は、このリセット信号RSETの立ち上がりを契機として、次段の走査用ICチップ33に供給するイネーブル信号EOkをLレベルに設定する。さらに、各走査用ICチップ33は、第1の画素駆動用ICチップ群370aおよび第2の画素駆動用ICチップ群370bに供給されるローカルリセット信号RSを所定の期間にわたってHレベルに反転させる。この結果、各画素駆動用ICチップ群に含まれる画素カウンタ374はカウント値を「0」にリセットする。
【0064】
一方、チップ選択クロック信号YECLがデータ書込期間の最初にHレベルに反転することにより、第1段目の走査用ICチップ33が選択される。この走査用ICチップ33は、制御用ICチップ31から供給されるクロック信号YSCLに基づいて、第1のローカルクロック信号SCKa1のクロックパルスを出力する。この第1のローカルクロック信号SCKa1は、第1のローカルクロック信号線LCa1を介して第1の画素駆動用ICチップ群370aに供給される。
【0065】
また、第1の画素駆動用ICチップ群370aに属する画素回路377の画素カウンタ374は、第1のローカルクロック信号LCa1におけるクロックパルスの最初の立ち上がりを契機としてカウント値を「0」から「1」に増加させる。一方、画素デコーダ371は、このカウント値「1」に対応する第1行目の画素回路377を選択するとともにこれらの画素回路377に対応する有機EL素子10に対してデータ信号Djに応じた電流を流すための動作(以下「選択動作」という)を実行する。
【0066】
すなわち、画素デコーダ371は、このカウント値「1」に対応する選択信号XW1を1水平走査期間にわたってLレベルに反転させる。この結果、第1行目に属するすべての画素回路377のトランジスタQ1aおよびQ2aがオン状態となる。すなわち、第1行目に属するすべての画素回路377が選択される。これにより、データ信号Djの電流に応じた電荷がキャパシタC0に充電される。また、1行分の画素回路377が選択されている期間において、画素デコーダ371は、保持制御信号XH1をHレベルとすることによってトランジスタをオフ状態にするとともに、発光制御信号XGC1をHレベルとすることによってトランジスタQ3をオフ状態にする。
【0067】
一方、選択信号をLレベルに反転させてから1水平走査期間が経過すると、画素デコーダ371は、選択信号XW1をHレベルに反転させる。これにより、第1行目に属するすべての画素回路377において、トランジスタQ1aおよびQ1bがオフ状態になる。また、画素デコーダ371は、選択信号XW1の立ち上がりからやや遅れた時点で、保持制御信号XH1をLレベルに反転させる。この結果、第1行目に属する画素回路377のトランジスタQ7はオン状態となる。さらに、画素デコーダ371は、選択信号XW1の立ち上がりと同時に発光制御信号XGC1をLレベルに反転させる。この結果、第1行目に属する画素回路377のトランジスタQ3はオン状態となる。
【0068】
以上の動作により、第1行目に属するすべての画素回路377において、キャパシタC0に保持された電圧に応じた電流IelがトランジスタQ2bのソース・ドレイン間に流れる。したがって、有機EL素子10は、データ信号Djに応じた輝度(階調)にて発光する。
【0069】
こうして第1行目の画素回路377について選択動作が完了すると、画素カウンタ374はカウント値を「1」から「2」に増加させる。そして、第2番目の水平走査期間においては、第1の画素駆動用ICチップ群370aに属する第2行目の画素回路377を対象として、上記と同様の選択動作が実行される。この後、第1の画素駆動用ICチップ群370aに属する第p行目の画素回路377まで同様の選択動作が実行される。すなわち、各水平走査期間の開始時点において画素カウンタ374によるカウント値が「1」だけ増加されるたびに、そのカウント値により特定される行の画素回路377について選択動作が実行される。より一般的に表記すれば、画素カウンタ374によるカウント値が「k」であるとき、第1の画素駆動用ICチップ群370aに属する第k行目の画素回路377が選択され、これらの画素回路377に対応する有機EL素子10がデータ信号Djに応じた輝度にて発光する。
【0070】
次に、第1の画素駆動用ICチップ群370aに属するp行分のすべての画素回路377について選択動作が完了すると、第1段目の走査用ICチップ33は、クロック信号YSCLに基づいて、第2のローカルクロック信号SCKb1のクロックパルスを出力する。この第2のローカルクロック信号SCKb1は、第2のローカルクロック信号線LCb1を介して第2の画素駆動用ICチップ群370bに供給される。そして、第2の画素駆動用ICチップ群370bに属する各画素駆動用ICチップ37において、第1の画素駆動用ICチップ群370aについて上述したのと同様の選択動作が繰り返される。すなわち、第2の画素駆動用ICチップ群370bに属する画素回路377の各行が水平走査期間ごとに選択され、これらの画素回路377に対応する有機EL素子10がデータ信号Djに応じた輝度にて発光する。
【0071】
一方、第2の画素駆動用ICチップ群370bに属する第p行目の画素回路377について選択動作が終了すると、第1段目の走査用ICチップ33は、第2段目の走査用ICチップ33に供給されるイネーブル信号EO1をHレベルに反転させる。これにより、第2段目の走査用ICチップ33に対応する第1の画素駆動用ICチップ群370a(第3行目の画素駆動用ICチップ37)、および第2の画素駆動用ICチップ群370b(第4行目の画素駆動用ICチップ37)を対象として、上述した選択動作が順次に実行される。以後においても同様に、チップ選択クロック信号YECLとイネーブル信号EOとによって走査用ICチップ33が選択され、この選択された走査用ICチップ33に対応する第1の画素駆動用ICチップ群370a、および第2の画素駆動用ICチップ群370bを対象として同様の選択動作が順次に実行される。より一般的に表記すれば、チップ選択クロック信号YECLとイネーブル信号EOk−1によって第k段目の走査用ICチップ33が選択されると、まず、第1の画素駆動用ICチップ群370a(第(2k−1)行目の画素駆動用ICチップ群)に属するp行分の画素回路377について順次に選択動作が実行される。そして、これが完了すると、第k段目の走査用ICチップ33に対応する第2の画素駆動用ICチップ群370b(第(2k)行目の画素駆動用ICチップ群)に属するp行分の画素回路377について順次に選択動作が実行される。以上の動作の結果、外部装置から供給される画像データXdに応じた画像が表示されることとなる。
【0072】
本実施形態に係る走査用ICチップ33と画素駆動用ICチップ37とによれば、以下の効果が得られる。
(1)各画素回路377を順次に選択するための画素カウンタ374および画素デコーダ371が画素駆動用ICチップ37に設けられ、各画素駆動用ICチップ37は走査制御線群YLkを介して走査用ICチップ33に接続されている。したがって、走査制御線群YLkが画素回路377の各行ごとに設けられる必要はない。この結果、画素回路377の各行ごとに走査線が設けられた従来の構成と比較して、走査制御線群YLkの本数が少なくなり、走査制御線群YLkが占めるスペースが削減される。一方、走査制御線群YLkの本数が少なくなるということは、従来の構成と同じスペースにより幅の広い配線が形成され得ることを意味している。この場合には、配線のインピーダンスが低減されるから、たとえ電気光学装置Dが多数の画素からなる大画面を有する場合であっても、表示品位が良好で高輝度な表示装置が実現される。また、駆動用ICチップを走査用ICチップ33に接続するためのパッドの数が少なくなるから、画素駆動用ICチップ37の大きさが低減される。
(2)テスト信号TSによって各画素回路377のテストが実行されるから、画素駆動用ICチップ37のうち有機EL素子10に接続されるパッド(接続端子)を小さくすることができる。すなわち、画素駆動用ICチップ37のパッドにプローブ針を機械的に接触させて画素回路377のテストを行なう場合には、画素駆動用ICチップ37のパッドをそのプローブ針の接触に十分な大きさとする必要がある。これに対し、本実施形態によれば、テスト信号TSの供給によって画素回路377がテストされるから、画素駆動用ICチップ37のうち有機EL素子10に接続されるべきパッドにはプローブ針を接触させる必要はない。したがって、画素駆動用ICチップ37のパッドをプローブ針の接触に必要な大きさよりも十分に小さくすることができる。これにより画素駆動用ICチップ37のサイズが縮小され、しかも走査用ICチップ33と各画素駆動用ICチップ37とを接続するための配線数が削減されるので、さらなる高解像度が実現される。
【0073】
なお、図5においては、ひとつの走査用ICチップ33が2行分の画素駆動用ICチップ37の制御を担う構成を例示したが、ひとつの走査用ICチップ33に割り当てられる画素駆動用ICチップ37の数はこれに限られない。
【0074】
[カラムデータ変換用ICチップ35の構成]
次に、各カラムデータ変換用ICチップ35の構成を説明する。図2に示されるように、本実施形態においては、複数列(ここでは合計「s」列とする)の画素駆動用ICチップ37ごとにひとつのカラムデータ変換用ICチップ35が設けられている。各カラムデータ変換用ICチップ35は、これらの画素駆動用ICチップ37に含まれる画素回路377に対し、データ線DLjを介してデータ信号Djを供給する。
【0075】
図9に示されるように、各カラムデータ変換用ICチップ35は、イネーブル制御回路351、第1のラッチ回路353、第2のラッチ回路354、D/A変換回路356および基準電流供給回路358を有する。なお、図9においては、第1段目のカラムデータ変換用ICチップ35の構成のみが詳細に図示されているが、第2段目以降のカラムデータ変換用ICチップ35も同じ構成である。
【0076】
各カラムデータ変換用ICチップ35は、データ制御線LXDを介して制御用ICチップ31に接続される。このデータ制御線LXDは、イネーブル信号線LXECL、画像データ信号線LXd、クロック信号線LXCL、基準電流制御線LBP、およびラッチパルス信号線LLPを含む。
【0077】
このうちイネーブル信号線LXECLは、制御用ICチップ31から第1段目のカラムデータ変換用ICチップ35のイネーブル制御回路351に対してイネーブル制御信号XECLを供給するための配線である。イネーブル制御回路351は、イネーブル制御信号XECLに基づいてイネーブル信号ENを生成する。このイネーブル信号ENは、第1のラッチ回路353および基準電流供給回路358の動作の許可または不許可を示す。イネーブル制御回路351によって生成されたイネーブル信号ENは、ANDゲート353a、353bおよび359の入力端子に出力される。
【0078】
各カラムデータ変換用ICチップ35のイネーブル制御回路351は、次段のカラムデータ変換用ICチップ35のイネーブル制御回路351に対してカスケード接続されている。この構成のもと、第2段目以降のカラムデータ変換用ICチップ35のイネーブル制御回路351は、それぞれ前段のカラムデータ変換用ICチップ35のイネーブル制御回路351からイネーブル信号ENを受信し、この信号に基づいてイネーブル信号ENを生成する。
【0079】
第1のラッチ回路353には、ANDゲート353aの出力端子とANDゲート353bの出力端子とが接続されている。このうちANDゲート353aの入力端子には、制御用ICチップ31から画像データ信号線LXdを介して画像データXdが入力される。すなわち、ANDゲート353aは、イネーブル信号ENと画像データXdとの論理積を第1のラッチ回路353に出力する。換言すれば、イネーブル信号ENがHレベルである期間に限って、制御用ICチップ31から出力された画像データXdがANDゲート353aを介して第1のラッチ回路353に供給される。一方、ANDゲート353bの入力端子には、制御用ICチップ31からクロック信号線LXCLを介してクロック信号XCLが入力される。すなわち、ANDゲート353bは、イネーブル信号ENとクロック信号XCLとの論理積を第1のラッチ回路353に出力する。換言すれば、イネーブル信号ENがHレベルである期間に限って、制御用ICチップ31から出力されたクロック信号XCLがANDゲート353bを介して第1のラッチ回路353に供給される。クロック信号XCLはいわゆるドットクロックである。以上の構成のもと、第1のラッチ回路353は、イネーブル信号ENがHレベルである期間において、画像データXdをクロック信XCLに同期して順次に保持する。一方、イネーブル信号ENは、「s」個の画素回路377に対する画像データXdが第1のラッチ回路353に取り込まれた時点でLレベルに反転する。したがって、第1のラッチ回路353には、「s」個の画素回路377に対する画像データXdが取り込まれることとなる。
【0080】
第1のラッチ回路353の出力端子は第2のラッチ回路354の入力端子に接続されている。一方、第2のラッチ回路354の出力端子はD/A変換回路356の入力端子に接続されている。また、第2のラッチ回路354には、制御用ICチップ31からラッチパルス信号線LLPを介してラッチパルス信号LPが入力される。ラッチパルス信号LPは、水平走査期間の開始時点においてHレベルに反転する信号である。第2のラッチ回路354は、第1のラッチ回路353に保持された「s」個の画素回路377の画像データXdをラッチパルス信号LPの立ち上がりにおいて一斉に取り込み、この取り込んだ画像データXdをD/A変換回路356に出力する。すなわち、第1のラッチ回路353と第2のラッチ回路354とによって、シリアル/パラレル変換が実行される。
【0081】
D/A変換回路356は、第2のラッチ回路354から出力された画像データに応じた電流を、「s」本のデータ線に対してデータ信号Djとして出力する回路である。すなわち、D/A変換回路356は、第2のラッチ回路354から出力される画像データXdをアナログ信号たるデータ信号Djに変換し、このデータ信号Djをデータ線DLjに出力する。本実施形態におけるD/A変換回路356は、基準電流供給回路358から供給される基準電流Irに基づいて、画像データXdをデータ信号Djに変換する。
【0082】
この基準電流供給回路358には、図9に示されるように、ANDゲート359の出力端子が接続されている。このANDゲート359の入力端子には、制御用ICチップ31から基準電流制御線LBPを介して基準電流書込信号BPが入力される。ANDゲート359は、イネーブル信号ENと基準電流書込信号BPとの論理積を演算し、その結果を制御パルス信号CPとして出力する。換言すると、イネーブル信号ENがHレベルである期間に限って、制御用ICチップ31から出力された基準電流書込信号BPがANDゲート359を介して制御パルス信号CPとして基準電流供給回路358に供給される。この基準電流書込信号BPは、基準電流供給回路358に対して基準電流Irの生成を指示するための信号である。なお、本実施形態においては、第1のラッチ回路353による画像データXdの取り込み動作の許否と、基準電流供給回路358による基準電流Irの生成動作の許否とが共通のイネーブル信号ENによって制御される。しかしながら、これらの動作の許否が別個の信号によって制御される構成も採用され得る。
【0083】
次に、図10は、各カラムデータ変換用ICチップ35における基準電流供給回路358の構成を示す図である。なお、同図においては第1段目および第2段目のカラムデータ変換用ICチップ35に含まれる基準電流供給回路358のみが図示されているが、他のカラムデータ変換用ICチップ35の基準電流供給回路358も同じ構成である。また、以下では、第1段目のカラムデータ変換用ICチップ35に含まれる基準電流供給回路358を単に「第1段目の基準電流供給回路358」と表記し、第2段目以降の複数のカラムデータ変換用ICチップ35に含まれる基準電流供給回路358の各々を単に「第2段目以降の基準電流供給回路358」と表記する。
【0084】
図10に示されるように、各基準電流供給回路358は、定電流源3581、キャパシタC1、および第1〜第4のスイッチ手段SW1〜SW4を有する。また、各基準電流供給回路358は、トランジスタTsw、T1、T2、T3、Tmを有する。このうちトランジスタTsw、T1、T2、Tmは、それぞれnチャネル型のFET(Field Effect Transistor)である。一方、トランジスタT3はpチャネル型のFETである。
【0085】
第2段目以降の基準電流供給回路358の構成は、第1段目の基準電流供給回路358の構成と同じである。ただし、第2段目以降の基準電流供給回路358と第1段目の基準電流供給回路358とでは、第4のスイッチ手段SW4の接続状態が異なっている。すなわち、第1段目の基準電流供給回路358においては、トランジスタTswのゲート端子と第4のスイッチ手段SW4とに高位側の電源電位(VDD)が印加される。したがって、第1段目の基準電流供給回路358においては、トランジスタTswは常にオン状態となる一方、トランジスタTmのドレイン端子と第1のスイッチ手段SW1の一端とは第4のスイッチ手段SW4を介して常に接続されている。これに対し、第2段目以降の基準電流供給回路358においては、トランジスタTswのゲート端子と第4のスイッチ手段SW4とに低位側の電源電位(接地電位)が印加されている。したがって、第2段目以降の基準電流供給回路358においては、トランジスタTswは常にオフ状態となる一方、トランジスタTmのドレイン端子と第1のスイッチ手段の一端とは常に切断されている。したがって、第2段目以降の基準電流供給回路358において、定電流源3581、トランジスタT1およびトランジスタTmは動作に関与しない。
【0086】
定電流源3581は、一定の電流Ioを生成し、その定電流IoをトランジスタTswのドレイン端子に供給する。このトランジスタTswのソース端子は、トランジスタT1のドレイン端子に接続されている。トランジスタT1はダイオード接続されており、そのソース端子は接地されている。また、トランジスタT1のゲート端子はトランジスタTmのゲート端子に接続されている。したがって、トランジスタT1とトランジスタTmとはカレントミラー回路を構成する。すなわち、トランジスタTmには、トランジスタT1を流れる定電流Ioに応じた参照電流Irefが流れる。トランジスタTmのソース端子は接地されている。
【0087】
トランジスタTmのドレイン端子は、第4のスイッチ手段SW4を介して第1のスイッチ手段SW1の一端に接続されている。第1のスイッチ手段SW1の他端は、第2のスイッチ手段SW2の一端とトランジスタT3のドレイン端子とに接続されている。この第2のスイッチ手段SW2の他端は、トランジスタT3のゲート端子に接続されている。キャパシタC1の一端はトランジスタT3のゲート端子に接続されている。キャパシタC1の他端とトランジスタT3のソース端子とは電源線に接続されている。
【0088】
一方、トランジスタT3のドレイン端子は、第3のスイッチ手段SW3の一端に接続されている。第3のスイッチ手段SW3の他端は、トランジスタT2のドレイン端子に接続されている。トランジスタT2のソース端子は接地されている。
【0089】
また、第1のスイッチ手段SW1および第2のスイッチ手段SW2は、制御パルス信号CP(CP1、CP2、…)に応じてオン状態およびオフ状態のいずれかに切り換えられる。より具体的には、第1および第2のスイッチ手段SW1、SW2の各々は、制御パルス信号CPがHレベルのときにオン状態となり、制御パルス信号CPがLレベルのときにオフ状態となる。
【0090】
また、第3のスイッチ手段SW3は、制御反転パルス信号CSW(CSW1、CSW2、…)に応じてオン状態およびオフ状態のいずれかに切り換えられる。この制御反転パルス信号CSWは、制御パルス信号CPのレベルを反転させたうえで遅延させた信号である。すなわち、遅延回路3586とNORゲート3585とからなるゲート回路に対して制御パルス信号CPが入力され、この出力信号が制御反転パルス信号CSWとして第3のスイッチ手段SW3に供給される。より具体的には、図11に示されるように、制御パルス信号CPがHレベルのとき制御反転パルス信号CSWはLレベルとなる。このとき、第3のスイッチ手段SW3はオフ状態となる。一方、制御パルス信号CPがLレベルに反転してから僅かに遅れた時点で制御反転パルス信号CSWはHレベルとなる。このとき、第3のスイッチ手段SW3はオン状態となる。
【0091】
以上に示された構成のもと、イネーブル信号ENおよび基準電流書込信号BPがともにHレベルになると、制御パルス信号CPはHレベルとなり、第1および第2のスイッチ手段SW1、SW2がともにオン状態となる。このとき、第1段目の電流供給回路358においては、定電流源3581によって生成された定電流Ioに比例した大きさの電流がトランジスタTm、第1および第2のスイッチ手段SW1、SW2を流れ、その電流に応じた電荷がキャパシタC1に蓄えられる。一方、第3のスイッチ手段SW3はオフ状態となっているから、第2のトランジスタT2に電流は流れない。
【0092】
次に、制御パルス信号CPがLレベルに反転すると、第1および第2のスイッチ手段SW1、SW2がオフ状態となり、第3のスイッチ手段SW3がオン状態となる。この結果、トランジスタT3には、キャパシタC1に蓄えられた電荷、すなわちトランジスタT3のゲート電圧に応じた基準電流Ir1が流れる。この基準電流Ir1はトランジスタT2に供給される。
【0093】
一方、第1段目の基準電流供給回路358における第1のスイッチ手段SW1の一端は、基準電流供給線Lrを介して、第2段目以降のすべての基準電流供給回路358における第4のスイッチ手段SW4の一端に接続されている。したがって、第1段目の基準電流供給回路358において第1および第2のスイッチ手段SW1、SW2がオフ状態になると、第2段目以降のすべての基準電流供給回路358に対し、参照電流Irefが基準電流供給線Lrを介して供給される。そして、この基準電流供給線Lrを介して供給された参照電流Irefに応じた電荷が、第2段目以降の各基準電流供給回路358のキャパシタC1に蓄えられることとなる。
【0094】
このように、本実施形態においては、ひとつのカラムデータ変換用ICチップ35の定電流源3581から出力された定電流Ioに比例した参照電流Irefが、他のカラムデータ変換用ICチップ35の基準電流供給回路358に供給される。したがって、すべてのカラムデータ変換用ICチップ35において用いられる基準電流Irの大きさは等しくなる。なお、図10に示したキャパシタC1に代えて、基準電流Irを保持する機能を備えた他の手段(例えばキャパシタC1と等価な機能を備えた不揮発性メモリ)も採用され得る。
【0095】
次に、図12および図13を参照して、D/A変換回路356の具体的な構成を説明する。なお、図12においては第1段目のカラムデータ変換用ICチップ35のD/A変換回路356が図示されているが、その他のカラムデータ変換用ICチップ35のD/A変換回路356も同様の構成である。
【0096】
図12に示されるように、各カラムデータ変換用ICチップ35のD/A変換回路356は、そのカラムデータ変換用ICチップ35に割り当てられたデータ線の本数に相当する「s」個のD/A変換部356aを有する。基準電流供給回路358から出力された電流Ir1は、これら「s」個のD/A変換部356aの各々に供給される。各D/A変換部356aは、ひとつの画素回路377に対応する画像データXdを第2のラッチ回路354から受信する。そして、各D/A変換部356aは、その画像データを電流Ir1に基づいてデータ信号Djに変換し、得られたデータ信号Djをデータ線XLjに出力する。なお、本実施形態においては、画像データXdは6ビットのデータである。
【0097】
次に、図13は、各D/A変換部356aの構成を示す図である。同図に示されるように、D/A変換部356aは、6個のトランジスタTrc1〜Trc6と、6個のトランジスタTs1〜Ts6とを有する。
【0098】
トランジスタTrc1〜Trc6のゲート端子は、基準電流供給回路358におけるトランジスタT2のゲート端子に接続されている。したがって、トランジスタTrc1〜Trc6の各々は、トランジスタT2とともにカレントミラー回路を構成する。この構成により、トランジスタTrc1〜Trc6は、それぞれ所定の電流値を出力する定電流源として機能する。本実施形態においては、トランジスタTrc1〜Trc6の出力電流比(Ia:Ib:Ic:Id:Ie:If)が1:2:4:8:16:32となるように、各トランジスタTrc1〜Trc6のサイズが選定されている。
【0099】
トランジスタTs1〜Ts6のドレイン端子は、それぞれトランジスタTrc1〜Trc6に接続されている。また、トランジスタTs1〜Ts6のソース端子は1本のデータ線XLjに接続されている。一方、第2のラッチ回路354から出力された画像データXdの各ビットは、トランジスタTs1〜Ts6にそれぞれ供給される。具体的には、画像データXdの最下位ビットはトランジスタTs1に供給され、画像データXdの最上位ビットはトランジスタTs6に供給されるといった具合である。この構成により、トランジスタTs1〜Ts6は、第2のラッチ回路354から供給される画像データの各ビットに応じてオン状態またはオフ状態のいずれかに切り換えられる。
【0100】
以上の構成のもと、トランジスタTrc1〜Trc6から出力された電流は、トランジスタTs1〜Ts6の状態に応じて選択的にデータ線XLjに供給される。この結果、画像データXdの内容に応じた電流がデータ信号Djとしてデータ線XLjに流される。上述した各トランジスタTrc1〜Trc6の出力電流比から明らかなように、データ信号Djの電流値は64種類の値を採り得る。したがって、有機EL素子10の輝度は、6ビットの画像データXdに応じて64階調に制御される。
【0101】
[カラムデータ変換用ICチップ35の動作]
次に、以上に示した構成のもとで実行されるデータ信号Djの供給動作について詳述する。上述したように、各画素回路377はひとつのデータ書込期間にわたって順次に選択される。そして、カラムデータ変換用ICチップ35から各画素回路377に対するデータ信号Djの供給は、画素回路377の走査に同期するようにひとつのフレーム(垂直走査期間)にわたって順次に実行される。また、本実施形態においては、図11に示されるように、各基準電流供給回路358におけるキャパシタC1の充電が各データ書込期間の間の期間、すなわち各フレームの一部分の期間(以下「設定期間」という)において順次に実行される。なお、画像の表示は、画素回路377にデータ信号を供給する期間以外の期間において行なわれる。すなわち、画像の表示は、設定期間およびデータ書込期間のいずれにおいても行なわれることがある。
【0102】
まず、設定期間が始まると、第1段目のカラムデータ変換用ICチップ35に供給される基準電流書込信号BPと、イネーブル制御回路351によって生成されるイネーブル信号ENとがともにHレベルに反転する。これにより制御パルス信号CP1がHレベルに遷移すると、第1段目の基準電流供給回路358における第1および第2のスイッチ手段SW1、SW2がオン状態となる。一方、図11に示されるように、制御パルス信号CP1のレベル反転に伴なって、制御反転パルス信号CSW1がLレベルに反転する。したがって、第1段目の基準電流供給回路358における第3のスイッチ手段SW3がオフ状態となる。この結果、定電流源3581から供給される定電流Ioに応じた電荷が、第1段目の基準電流供給回路358のキャパシタC1に蓄えられる。
【0103】
次に、図11に示されるように、制御パルス信号CP1がLレベルに反転する。これにより、第1段目の基準電流供給回路358における第1および第2のスイッチ手段SW1、SW2がオフ状態となる。また、このとき、制御反転パルス信号CSW1がHレベルに反転する。したがって、第1段目の基準電流供給回路358における第3のスイッチ手段がオン状態となる。この結果、第1段目の基準電流供給回路358におけるキャパシタC1の充電が終了する。
【0104】
続いて、第2段目のカラムデータ変換用ICチップ35に供給される基準電流書込信号BPと、そのカラムデータ変換用ICチップ35のイネーブル制御回路351によって生成されるイネーブル信号ENとがともにHレベルに反転する。これにより制御パルス信号CP2がHレベルに反転すると、第2段目の基準電流供給回路358における第1および第2のスイッチ手段SW1、SW2がオン状態となる。また、このとき制御反転パルス信号CSW2がLレベルに反転し、第2段目の基準電流供給回路358における第3のスイッチ手段がオフ状態となる。この結果、第1段目のカラムデータ変換用ICチップ35における定電流Ioに応じた参照電流Irefが基準電流供給線Lrを介して第2段目のカラムデータ変換用ICチップ35に供給される。そして、この参照電流Irefに応じた電荷が第2段目のカラムデータ変換用ICチップ35のキャパシタC1に充電される。
【0105】
次に、図11に示されるように、制御パルス信号CP2がLレベルに反転し、制御反転パルス信号CSW2がHレベルに反転する。これにより、第2段目の基準電流供給回路358における第1および第2のスイッチ手段SW1、SW2がオフ状態となり、第3のスイッチ手段SW3がオン状態となる。この結果、第2段目の基準電流供給回路358におけるキャパシタC1の充電が終了する。
【0106】
その後、他のカラムデータ変換用ICチップ35においても同様の動作が実行される。この結果、設定期間の終了時点においては、第1段目の基準電流供給回路358から供給される参照電流Ire fに応じた電荷が、第2段目以降のすべての基準電流供給回路358のキャパシタC1に蓄えられる。すなわち、第1段目の基準電流供給回路358から供給される参照電流Irefが、時分割で各基準電流供給回路358のキャパシタC1に対して順次にコピーされる。なお、本実施形態においてはフレームごとに1回の設定期間が設けられた場合を例示したが、複数のフレームごとに1回の設定期間を設けた構成も採用され得る。あるいは、D/A変換回路356がデータ信号Djを出力する合間の期間(線順次走査の帰線相当期間)に各基準電流供給回路358のキャパシタC1が充電される構成も採用され得る。すなわち、1回の設定期間は、複数のフレームに分散して設けられてもよいし、1フレーム期間内に分散して設けられてもよいが、設定期間におけるキャパシタC1の充電は帰線期間に実行されることが望ましい。
【0107】
一方、設定期間に続くデータ書込期間においては、各行の画素回路377の走査に同期して、カラムデータ変換用ICチップ35によるデータ信号の出力が実行される。すなわち、各カラムデータ変換用ICチップ35においては、基準電流供給回路358のキャパシタC1の電荷に応じた基準電流Ir(Ir1、Ir2、…)を基準値としてデータ信号Djが生成され、このデータ信号Djが現に選択されている画素回路377に対して供給される。画素回路377を走査する動作やこれに伴う画素回路377の動作については上述した通りである。
【0108】
本実施形態に係るカラムデータ変換用ICチップ35によれば、以下の効果が得られる。
(1)本実施形態においては、第1段目の基準電流供給回路358から第2段目以降のすべての基準電流供給回路358に対して参照電流Irefが供給される。そして、各基準電流供給回路358は、この参照電流Irefに応じた基準電流IrをD/A変換回路356に供給する。この構成によれば、すべての基準電流供給回路358における基準電流Irの大きさは同一となる。したがって、各カラムデータ変換用ICチップ35から出力されるデータ信号Djの出力誤差が抑制される。この結果、表示画像のうちカラムデータ変換用ICチップ35の境界に相当する部分に縦スジが発生する不具合が防止される。
(2)本実施形態においては、第1段目のカラムデータ変換用ICチップ35と第2段目以降のカラムデータ変換用ICチップ35とが同じ構成である。したがって、電気光学装置Dの製造に際して、第1段目のカラムデータ変換用ICチップ35と第2段目以降のカラムデータ変換用ICチップ35とが区別される必要はない。したがって、第1段目のカラムデータ変換用ICチップ35から他のカラムデータ変換用ICチップ35に対して参照電流Irefを出力する構成が採用されているとはいえ、従来の電気光学装置と比較して製造コストが大幅に増大することはない。
【0109】
なお、D/A変換回路356や基準電流供給回路358が画素駆動用ICチップ37に設けられた構成としてもよい。この構成によっても上記と同様の効果が得られる。
【0110】
<B:電気光学装置の積層構造および製造方法>
次に、本発明に係る電気光学装置Dの積層構造とその製造方法とを説明する。以下では、それぞれ製造方法が異なる3種類の電気光学装置Dを例示し、その各々について積層構造と製造方法とを説明する。なお、以下では、画素駆動用ICチップ37、制御用ICチップ31、走査用ICチップ33およびカラムデータ変換用ICチップ35の各々を特に区別しない場合には、これらを総称して「ICチップ30」と表記する。
【0111】
[第1の製造方法による積層構造]
まず、図14を参照して、第1の製造方法によって得られる電気光学装置Dの積層構造を説明する。同図に示されるように、電子部品層3は、下地層301、メタル層302、ICチップ30および充填層304を含む。図14に示されたICチップ30は画素駆動用ICチップ37である。
【0112】
下地層301は、支持基板6の一方の面を全体にわたって覆う層であり、例えば酸化シリコン、窒化シリコンまたは酸化窒化シリコンなどの絶縁性材料からなる。この下地層301は、支持基板6から溶出した不純物が画素駆動用ICチップ37などの電子部品に混入するのを防ぐための層である。
【0113】
メタル層302は、下地層301の面上に設けられた層であり、例えば銅(Cu)や金(Au)などの金属によって形成される。このメタル層302は、マウント部302aとアライメントマーク302bとを含む。このうちマウント部302aは、支持基板6に対するICチップ30の密着性を高めるとともに、支持基板6側から入射してICチップ30に向かう光を遮るための層である。したがって、マウント部302aは、ICチップ30が配置されるべき領域と重なるように設けられる。このマウント部302aによって、光の照射に起因したICチップ30の誤動作が防止される。一方、アライメントマーク302bは、ICチップ30と支持基板6との相対的な位置を所期の位置に調整するためのマークである。
【0114】
ICチップ30は、接続端子たる複数のパッドPを有する。各ICチップ30は、パッドPが形成された面(以下「パッド形成面」という)を支持基板6とは反対側に向けた状態でマウント部302a上に配置される。このICチップ30のうちパッド形成面とは反対側の面、すなわち、支持基板6上に実装された段階で支持基板6と対向する面(以下「サブストレート面」という)にはメタル層30aが設けられている。
【0115】
図15は、画素駆動用ICチップ37のパッド形成面を示す平面図である。同図に示されるように、画素駆動用ICチップ37に設けられた複数のパッドPは、大きさが異なる第1パッドP1と第2パッドP2とに区別される。このうち第2パッドP2は、画素駆動用ICチップ37を他のICチップ(制御用ICチップ31、走査用ICチップ33およびカラムデータ変換用ICチップ35)や電源線に接続するための端子である。各第2パッドP2は、画素駆動用ICチップ37の検査に際してプローブ針を機械的に接触させるために十分な大きさとなっている。具体的には、各第2パッドP2の平面形状は、縦方向および横方向の長さがともに70μm(マイクロメートル)〜100μm程度の矩形である。一方、第1パッドP1は、画素駆動用ICチップ37を有機EL素子10に接続するための端子である。各第1パッドP1は第2パッドP2よりも小さい。具体的には、各第1パッドの平面形状は、縦方向および横方向の長さがともに10μm〜30μm程度の矩形である。
【0116】
このように、本実施形態における画素駆動用ICチップ37は、大きさが異なる2種類のパッドPを有する。したがって、すべてのパッドPが第2パッドと同一の大きさである場合と比較して、各ICチップ30におけるパッド形成面の面積を小さくすることができる。特に、画素駆動用ICチップ37はひとつの電気光学装置Dに対して多数設けられるから、各画素駆動用ICチップ37のサイズの低減は電気光学装置D全体のサイズの低減に対して有効に寄与し得る。この効果を得るためには、第1パッドの面積を、第2パッドの面積の1/50〜1/6とすることが望ましい。なお、制御用ICチップ31、走査用ICチップ33およびカラムデータ変換用ICチップ35のパッドは、上述した第2パッドと同様のサイズである。ただし、これらのICチップにおける一部または全部のパッドを、上述した第1パッドと同様のサイズとしてもよい。
【0117】
図14に示されるように、充填層304は、各ICチップ30の間の領域に設けられた層である。すなわち、充填層304は、支持基板6の表面(より具体的には下地層301の表面)とICチップ30のパッド形成面との段差を埋めるように設けられる。この充填層304は、高い放熱性を有する材料によって形成される。具体的には、充填層304は、例えば銅(Cu)、ニッケル(Ni)または錫(Sn)などの金属からなる。これにより、電気光学装置D全体の熱的な均一性が高められ、熱に起因した不具合が解消される。
【0118】
次に、配線形成層2は、第1絶縁層41、第1配線層43、第2絶縁層45、第2配線層47、陽極層49、第3絶縁層50、バンク層52、導電層54、バリア層56および陰極層58を含む。このうち第1絶縁層41、第2絶縁層45および第3絶縁層50は、例えば無機質の珪素を含む材料、または300℃以上の耐熱性を有する有機材料からなる。これらの絶縁層のうち少なくとも第1絶縁層41は、ポリアリールエーテル系樹脂(例えばSiLK)、アリールエーテル系樹脂、芳香族ポリマー、ポリイミド、フッ素添加ポリイミド、フッ素樹脂、ベンゾシクロブテン、ポリフェニレン系樹脂、ポリパラフェニレン系樹脂の中から選択された1または複数の材料からなる。一方、第2絶縁層45および第3絶縁層50は、第1絶縁層41と同様の材料、あるいはTEOS(テトラエチルオキシシラン)/O2膜またはスピンオンガラス膜(SOG)と称されるSiO2膜からなる。より好ましい態様において、第1絶縁層41および第2絶縁層45は低誘電率の絶縁材料からなる。これによれば、配線間のクロストークが抑制される。
【0119】
第1絶縁層41は、ICチップ30および充填層304が設けられた支持基板6の全面を覆う層である。この第1絶縁層41のうち各ICチップ30のパッドPと重なる部分にはコンタクトホール41aが設けられている。各コンタクトホール41aの開口の大きさは、製造上の誤差(ICチップ30が配置される位置の誤差やコンタクトホール41aが設けられる位置の誤差)が生じた場合であっても各ICチップ30のパッドPがコンタクトホール41aを介して露出するように決定される。上述したように、ICチップ30の第1パッドと第2パッドとは大きさが異なる。したがって、第1パッドに対応するコンタクトホール41aの開口の大きさと、第2パッドに対応するコンタクトホール41aの開口の大きさとは異なる。具体的には、第1パッドP1の縦方向および横方向の長さをともに16μm程度とした場合、このパッドP1に対応するコンタクトホール41aは、開口の縦方向および横方向の長さがともに4μm程度であることが望ましい。一方、第2パッドP2の縦方向および横方向の長さをともに80μm程度とした場合、このパッドP2に対応するコンタクトホール41aは、開口の縦方向および横方向の長さがともに60μm程度であることが望ましい。
【0120】
第1配線層43は、第1絶縁層41の面上に設けられるとともに、コンタクトホール41aを介して各ICチップ30のパッドPと電気的に接続される。第1配線層43は、例えばアルミニウム(Al)やこれを含む合金など導電性が高い金属からなる。この第1配線層43は、陽極配線43aおよび陰極電源線43bを含む。このうち陽極配線43aは陽極層49に接続される。一方、陰極電源線43bは、有機EL素子10の陰極層58に接続される。第1配線層43は、カラムデータ変換用ICチップ35から画素回路377にデータ信号Djを供給するためのデータ線DLや、制御用ICチップ31からカラムデータ変換用ICチップ35にデータ制御信号XD(図9参照)を供給するためのデータ制御線LXDなどを含む。
【0121】
第2絶縁層45は、第1配線層43が設けられた第1絶縁層41の表面を覆うように設けられる。この第2絶縁層45のうち第1配線層43の一部と重なる部分にはコンタクトホール45aが設けられている。一方、第2配線層47は、第2絶縁層45の面上に設けられるとともに、コンタクトホール45aを介して第1配線層43と電気的に導通する。この第2配線層47は、第1配線層43と同様に導電性が高い金属からなる。本実施形態における第2配線層47は、アルミニウムからなる層とチタン(Ti)からなる層とが積層された構造である。この構造によれば、アルムニウムの層がチタンの層によって覆われるから、陽極層49として用いられる酸化物によってアルミニウムの層が酸化される事態が回避される。
【0122】
この第2配線層47は、走査用ICチップ33から画素駆動用ICチップ37に至る走査制御線群YLを含む。さらに、第2配線層47は、制御用ICチップ31から画素駆動用ICチップ37に強制オフ信号Doffを供給するための配線や、制御用ICチップ31から走査用ICチップ33に対して各種の信号(リセット信号RSET、クロック信号YSCLおよびチップ選択クロック信号YECL)を供給するための配線を含む。第2配線層47のうちカラムデータ変換用ICチップ35と画素駆動用ICチップ37とを接続する配線は、第1配線層43のうち走査用ICチップ33と画素駆動用ICチップ37とを接続する配線と直交するように形成される。
【0123】
高位側の電源電位が印加される電源線、および低位側の電源電位(接地電位)が印加される電源線は、第1配線層43と第2配線層47とが適宜に組み合わされることによって形成される。ここで、図16は、電気光学装置Dの構成を示す平面図である。同図におけるXIVA−XIVB線からみた断面図が図14に相当する。図16に示されるように、第1配線層43と第2配線層47とからなる電源線Lは、マトリクス状に並ぶ有機EL素子10の間隙に設けられている。したがって、電源線Lの平面形状は格子状である。
【0124】
陽極層49は、第2配線層47の表面に設けられる。この陽極層49は、陽極部49aと接続中間部49bとを含む。このうち陽極部49aは、後述するEL層13の直下に形成される層である。したがって、陽極部49aは、複数の有機EL素子10に対応する位置に設けられてマトリクス状に並ぶ。一方、接続中間部49bは、陰極層58と第1配線層43とを接続するための層である。この接続中間部49bは、各有機EL素子10の間隙に位置する。具体的には、図16に示されるように、接続中間部49bは、相互に斜め方向に隣接する2つの有機EL素子10の間隙に設けられる。したがって、複数の接続中間部49bはマトリクス状に並ぶこととなる。ただし、接続中間部49bは、有機EL素子10の駆動に用いられる電流値に応じて適宜に省略され得る。
【0125】
この陽極層49は、例えば、酸化インジウムと酸化錫との化合物(ITO:Indium Tin Oxide)や、酸化インジウムと酸化亜鉛との化合物(In2O3−ZnO)、あるいは金(Au)といった仕事関数の大きい導電材料からなる。なお、有機EL素子10から発せられた光は陽極層49とは反対側に出射するから、陽極層49が光を透過する性質を備える必要はない。
【0126】
次に、第3絶縁層50は、第2配線層47と陽極層49とが設けられた第2絶縁層45を覆うように設けられる。この第3絶縁層50は、画素開口部50aと陰極コンタクト部50bとを有する。このうち画素開口部50aは、陽極層49のうち陽極部49aに対応するように開口した部分である。一方、陰極コンタクト部50bは、陽極層49のうち接続中間部49bに対応して開口した部分である。
【0127】
バンク層52は、陽極層49および第2配線層47が形成された第2絶縁層45の表面を覆う層である。このバンク層52は、例えば感光性のポリイミド、アクリル、ポリアミドといった有機樹脂材料からなる。バンク層52は、相互に隣接する有機EL素子10同士を仕切るための層である。したがって、バンク層52は、有機EL素子10に対応するように開口した画素開口部52aを有する。さらに、本実施形態におけるバンク層52は、陰極層58を第2配線層47に導通させるための陰極コンタクト部52bを有する。この陰極コンタクト部52bは、図16に示されるように、接続中間部49bに対応するように開口した部分である。
【0128】
導電層54は、第2配線層47の一部と陰極層58とを接続するための層である。具体的には、導電層54は、バンク層52の表面から、陰極コンタクト部52bと第3絶縁層50の陰極コンタクト部50bとを介して第2配線層47の表面に至る。この導電層54は、アルミニウム合金など導電性の高い金属によって形成される。バリア層56は、導電層54の酸化を防止するための層であり、この導電層54を覆うように設けられる。このバリア層56は、例えば、チタンからなる層と金からなる層とが積層された構造を有する。
【0129】
次に、陰極層58は、有機EL素子10を構成するEL層13の表面上に設けられた層である。この陰極層58は、バリア層56および導電層54を介して第2配線層47と導通する。陰極層58は、有機EL素子10から発せられた光を透過させる性質(透明性)を有する。より望ましい態様において、陰極層58は、仕事関数の低い材料によって形成される。具体的には、陰極層58は、弗化リチウム(LiF)や弗化バリウムなどからなる第1膜と、カルシウム(Ca)からなる第2膜と、金からなる第3膜とが積層された構造を有する。このうち第1膜および第2膜の材料は、周期律表のうち第2族または第3族に属する金属や、その金属を含む合金または化合物のなかから選択されることが望ましい。一方、第3膜は、第1膜や第2膜の抵抗を低減するための膜である。この第3膜の材料としては、Auのほかに、Pt、NiまたはPbが用いられる。また、第3膜は、In、ZnまたはSnを含む酸化物によっても形成され得る。
【0130】
次に、有機EL層1は、EL層13と封止層15とを含む。このうちEL層13は、公知のEL材料からなる。すなわち、EL層13は、正孔注入層、正孔輸送層、発光層、電子輸送層および電子注入層が公知の技術によって積層された構造を有する。このEL層13は、配線形成層2に含まれる陽極層49(陽極部49a)と陰極層58との間に介在するように設けられる。この構成のもと、陽極層49と陰極層58との間に電流が流れると、正孔と電子との再結合によってEL層13から光が発せられる。EL層13の材料としては無機EL材料および有機EL材料のいずれを用いることもできる。なお、有機EL材料には、低分子系材料と高分子材料とがある。
【0131】
封止層15は、EL層13を外部と遮断するための層である。EL層13から発せられた光が外部に出射するように、封止層15は光透過性を有する。この封止層15は、複数の平坦化樹脂層151と複数のバリア層152とが交互に積層された構造を有する。このうち平坦化樹脂層151は、アクリル系やビニル系の樹脂モノマーまたは樹脂オリゴマーを重合硬化させて形成される。また、バリア層152は、Al2O3やSiO2、窒化膜などの(金属)酸化物からなる。なお、この封止層15の上方に保護材が貼り付けられた構成としてもよい。あるいは、図14に示された封止層15の代わりに保護材が貼り付けられた構成としてもよい。この保護材としては、例えばガラスや硬質のプラスチックなどからなり光透過性を有する板状(またはフィルム状)の部材が用いられ得る。
【0132】
[第1の製造方法]
次に、図14に示された電気光学装置Dの製造方法を説明する。
まず、図17に示されるように、支持基板6の一方の面上に下地層301が形成される。この下地層301は、例えば、プラズマCVD法により酸化シリコンが堆積されることによって得られる。この下地層301の厚さは100nm(ナノメートル)〜300nm程度である。次に、下地層301の面上にメタル層302が形成される。すなわち、まず、下地層301の全面を覆うように、銅や金などからなる金属膜がスパッタリングによって形成される。そして、フォトリソグラフィ技術を用いたパターニング処理およびエッチング処理が金属膜に施される。これにより、図17に示されるように、マウント部302aとアライメントマーク302bとを含むメタル層302が得られる。
【0133】
次に、図18に示されるように、パッド形成面を支持基板6とは反対側に向けた態勢で各ICチップ30(ここでは画素駆動用ICチップ37)がマウント部302aに配置される。このICチップ30の配置には、マウント精度が±5μm以内である高精度ベアチップマウンタが用いられる。さらに、各ICチップ30と支持基板6との相対的な位置関係は、アライメントマーク302bの観察によって調整される。
【0134】
各ICチップ30には予め以下に示される加工が施されている。すなわち、ダイシングによりICチップ30に分割される前のウェハーには、そのサブストレート面に相当する面に保護テープ(図示略)が貼り付けられる。この保護テープは、紫外線硬化性を有する材料からなる。したがって、マウント部302aに配置された各ICチップ30のパッド形成面には保護テープが貼り付けられている。一方、ウェハーのうち各ICチップ30のパッド形成面に相当する面には研削が施される。この研削により、各ICチップ30は配線形成層2の形成に好適な厚さとされる。具体的には、ICチップ30の厚さは100μm以下(より好適には25μm〜30μm程度)である。さらに、ウェハーは、パッド形成面に相当する面にメタル層30aが形成された後にダイシングされる。なお、他の態様においては、メタル層30aに代えて、ダイボンディングテープが貼り付けられる。
【0135】
次に、図19に示されるように、支持基板6上に配置された各ICチップ30の隙間を埋めるように充填層304が形成される。この充填層304は、ICチップ30をマスクとして用いた電界メッキによって得られる。充填層304は、各ICチップ30よりも薄く形成される。具体的には、充填層304は、ICチップ30よりも0.1μm〜3μmほど薄く形成される。
【0136】
この後、各ICチップ30のサブストレート面に貼り付けられた保護テープが除去される。具体的には、まず、ICチップ30のサブストレート面に紫外線が照射される。これにより、保護テープの接着力が低下する。続いて、ICチップ30のサブストレート面に有機溶剤を塗布することによって保護テープが完全に除去される。
【0137】
次に、図20に示されるように、ICチップ30および充填層304が設けられた支持基板6の全面を覆うように第1絶縁層41が形成される。すなわち、まず、TEOS/O2を用いたプラズマCVD法によって、支持基板6の全面を覆うように絶縁膜が形成される。この絶縁膜の厚さは400nm〜900nm程度である。また、この方法によって形成される絶縁膜の平坦度が配線を形成するために十分でない場合には、CMP(化学的機械研磨)法によって絶縁膜が平坦化される。なお、この絶縁膜は、絶縁材料の塗布および焼成によっても形成され得る。すなわち、シラノール(Si(OH)4)をアルコールに溶かした溶媒が支持基板6上に塗布され、これが400℃程度の温度でベーキングされることによって絶縁膜が得られる。以上の工程を経ることにより、各ICチップ30は支持基板6上にモールドされる。
【0138】
次に、図20に示されるように、この絶縁膜のうちICチップ30のパッドPに対応する部分が除去されてコンタクトホール41aが形成される。これらのコンタクトホール41aは、フォトリソグラフィ技術を用いたパターニング処理およびエッチング処理によって一括して形成される。以上の工程によって第1絶縁層41が得られる。さらに、コンタクトホール41aを介してパッドPの表面が露出すると、そのパッドPの表面に形成された酸化膜が逆スパッタリングによって除去される。
【0139】
続いて、図21に示されるように、第1絶縁層41の面上に第1配線層43が形成される。すなわち、まず、第1絶縁層41を覆うように金属膜が形成される。この金属膜は、例えば、スパッタリングによってアルミニウム合金が堆積されることによって得られる。金属膜の厚さは300nm〜500nm程度である。この金属膜は、コンタクトホール41aを介してICチップ30のパッドP表面に至る。次いで、フォトリソグラフィ技術を用いたパターニング処理およびエッチング処理が金属膜に施される。これにより、図21に示されるように、陽極配線43aと陰極電源線43bとを含む第1配線層43が得られる。なお、第1配線層43は、インクジェット技術によっても形成され得る。すなわち、金属の微粒子を含むインクがインクジェットヘッドから支持基板6上に吐出され、このインクが熱処理により乾燥させられることによって第1配線層43が得られる。
【0140】
次に、図22に示されるように、第1配線層43が形成された第1絶縁層41の表面を覆うように第2絶縁層45が形成される。この第2絶縁層45は、上述した第1絶縁層41と同様の方法によって形成される。すなわち、まず、プラズマCVD法またはスパッタリングによって絶縁膜が形成される。この絶縁膜の厚さは500nm〜900nm程度である。この絶縁膜の平坦度が陽極の形成のために十分でない場合には、CMP法によって表面が平坦化される。続いて、この絶縁膜のうち第1配線層43の一部と重なる部分にコンタクトホール45aが一括して形成されて第2絶縁層45が得られる。このコンタクトホール45aは、陽極配線43aや陰極電源線43bの一部と重なる部分に形成される。
【0141】
次に、図23に示されるように、第2配線層47となる金属膜701が第2絶縁層45の全面を覆うように形成される。この金属膜701は、例えばスパッタリングや真空蒸着法、あるいは上述したインクジェット法によって形成され得る。金属膜701は、例えば、第2絶縁層45の面上に形成された第1膜と、この第1膜を覆う第2膜とを有する。このうち第1膜は、例えばアルミニウム合金によって300nm〜500nm程度の厚さに形成される。一方、第2膜は、例えばチタンによって50nm〜100nm程度の厚さに形成される。この後、図23に示されるように、金属膜701を覆う陽極材料膜702が形成される。この陽極材料膜702は、例えばスパッタリングによって50nmから150nm程度の厚さに形成される。
【0142】
続いて、フォトリソグラフィ技術を用いたパターニングおよびエッチングによって、陽極材料膜702および金属膜701の一部が選択的に除去される。これにより、図24に示されるように、第2配線層47と陽極層49とが得られる。このうち陽極層49は、EL層13の直下に位置することになる陽極部49aと、有機EL素子10の間隙に位置することになる接続中間部49bとを有する。
【0143】
この後、図25に示されるように、第3絶縁層50が形成される。すなわち、まず、プラズマCVD法によって酸化シリコンが150nm〜300nm程度の厚さに堆積される。そして、この酸化シリコン膜のうち画素開口部50aと陰極コンタクト部50bとに相当する領域がフォトリソグラフィ技術により選択的に除去されることによって、第3絶縁層50が得られる。なお、酸化シリコン膜の選択的な除去に際して、酸化シリコン膜のうち支持基板6の周縁近傍に位置する部分も除去される。
【0144】
次に、図26に示されるように、バンク層52となる樹脂膜705が形成される。具体的には、感光性のポリイミド、アクリル、ポリアミドなどの有機材料を塗布し、この有機材料を加熱により硬化させることによって樹脂膜705が得られる。この樹脂膜705の厚さは1.0μm〜3.5μm程度である。EL層13から発せられてICチップに向かう光が遮られるように、樹脂膜705は、仕上がり状態において不透明である。この後、フォトマスクを用いたパターニング処理および現像処理が樹脂膜705に施され、陰極コンタクト部52bが開口される。この結果、図26に示されるように、陽極層49の接続中間部49bが露出する。また、陰極コンタクト部52bの形成に際して、樹脂膜705のうち支持基板6の周縁近傍に位置する部分も除去される。
【0145】
続いて、図27に示されるように、樹脂膜705をマスクとしたエッチングによって接続中間部49bの一部が除去される。この結果、第2配線層47のバリア層(Ti層)が露出する。この後、図28に示されるように、導電層54となる金属膜707が形成される。この金属膜707は、スパッタリングによってアルミニウムなどの金属が堆積されることにより得られる。金属膜707の厚さは300nm〜500nm程度である。続いて、図28に示されるように、バリア層56となる金属膜708が形成される。この金属膜708は、チタンからなる極薄い膜と、金からなる厚さ5nm〜15nm程度の膜とが積層されたものである。この金属膜708は、例えばスパッタリングによって形成される。続いて、フォトマスクを用いたパターニング処理およびエッチング処理が金属膜707および金属膜708に施される。これにより、図29に示されるように、導電層54とバリア層56とが得られる。なお、この工程の後に、樹脂膜705のうち陰極コンタクト部52b以外の部分を覆うように黒色の無反射化層を設けてもよい。この無反射化層は、光反射率が低い層(すなわち光吸収率が高い層)であり、例えば、CrO3、MnO2、Mn2O3、NiO、Pr2O5などの酸化物や、カーボン粒子を含有する樹脂材料からなる。
【0146】
続いて、樹脂膜705に対し、導電層54をマスクとした再露光および現像が施される。この結果、図30に示されるように、樹脂膜705のうち陽極部49aの上方に画素部加工部52aが設けられる。そして、樹脂膜705がベークされることによってバンク形状が固定される。以上の工程によってバンク層52が得られる。次いで、バンク層52に対して4弗化メタンを反応ガスとしたプラズマ処理が施されて、その表面に撥液基が導入される。これにより、バンク層52の表面は撥液性を示すこととなる。一方、第3絶縁層50や陽極層49には撥液基が導入されないから、これらの層の表面は親液性を示す。
【0147】
次に、図31に示されるように、バンク層52の画素開口部52a内にEL層13が形成される。EL層13が高分子系材料によって形成される場合には、まず、例えばPEDO(ポリチオフェン)/PSSまたはPAni(ポリアニン)が正孔注入層として塗布される。次いで、この正孔注入層と重なるように、ポリパラフェニレンビニレン(PPV)系、ポリビニルカルバゾール(PVK)系、またはポリフルオレイン系などの発光材料を溶剤に溶かした液が塗布される。上述したように、第3絶縁層50や陽極層49の表面は親液性を示す一方、バンク層52の表面は撥液性を示す。したがって、EL層13の液は、バンク層52の画素開口部52a内に効率よく滞留する。なお、EL層13が高分子系材料によって形成される場合には、その形成に際して、インクジェット法や印刷、スピンコート法などの簡易な方法が用いられる。一方、EL層13が低分子系材料によって形成される場合には、その形成に際して、シャドーマスクを使用した蒸着法または転写法などが利用される。また、バンク層52の画素開口部52aごとに、三原色のいずれかの光を発するEL層13を形成すれば、カラー表示が可能となる。あるいは、白色光を発するEL層13の上方にカラーフィルタを形成してもよい。もちろん、単色のみを発光する構成としてもよい。
【0148】
次に、図32に示されるように、バンク層52およびEL層13の全面を覆うように陰極層58が形成される。すなわち、マルチチャンバー方式(クラスターツール方式)の成膜装置により真空中で連続蒸着が施される。この結果、ごく薄いBaFやLiFなどのアルカリ金属の弗化膜と、約10nm〜20nmのCa膜と、約2nm〜15nmのAu膜とが積層された構造を有する陰極層58が形成される。なお、この陰極層58の形成は、耐熱性の低い有機材料によってEL層13が形成された後に行なわれる。したがって、陰極層58は可能な限り低温な環境にて成膜されることが望ましい。
【0149】
この後、図14に示されたように、平坦化樹脂層151とバリア層152とを含む封止層15が形成される。具体的には、まず、アクリル系やビニル系といった樹脂のモノマーまたはオリゴマーが真空中で噴霧され、陰極層58に対して樹脂によるコーティングが施される。続いて、この樹脂層に対して紫外線が照射される。これによって樹脂層が重合硬化されて、上述した平坦化樹脂層151が得られる。次に、Al2O3やSiO2といった金属酸化物の薄膜が各種の成膜法によって平坦化樹脂層151の表面に形成されて、バリア層152が得られる。この成膜には、真空蒸着法やスパッタリング、またはイオンプレーティング法といった各種の成膜法が用いられる。本実施形態においては、この平坦化樹脂層151とバリア層152とが複数回にわたって形成される。この結果、図14に示したように、複数の平坦化樹脂層151と複数のバリア層152とが交互に積層された封止層15が得られる。この後、最上層たるバリア層152の表面に保護材が貼り付けられる。以上の工程により電気光学装置Dが完成する。
【0150】
第1の製造方法によれば、以下の効果を得ることができる。
(1)電子部品層3、配線形成層2および有機EL層1の計3層を順番に積層することによって電気光学装置Dが得られるので、製造工程の簡素化および製造コストの低減が図られる。しかも、各層が隙間なく積層された構造であるため、非常に薄型(厚さ1mm(ミリメートル)程度)で軽量な電気光学装置が得られる。
(2)有機EL素子10を駆動する画素回路377を含む画素駆動用ICチップ37は電子部品層3に設けられる一方、有機EL素子10は電子部品層3の上方に位置する有機EL層1に設けられている。したがって、有機EL素子10が配置されるべき位置を選定するときに画素回路377を配置すべきスペースを考慮する必要がない。すなわち、画素回路377による制限を受けることなく開口率を向上させることができる。
(3)電子部品層3と有機EL層1との間に位置する配線形成層2に各種の配線が一括して形成されるので、これらの配線を電子部品層3または有機EL層1に含ませた場合と比較して、配線のレイアウト設計の自由度を向上させることができる。
(4)第1絶縁層41のコンタクトホール41aはフォトリソグラフィ技術によって一括して形成され、このコンタクトホール41aを埋めるように第1配線層43が一括して形成される。したがって、ICチップ30の第1パッドP1が縦16μm×横16μm程度の微小なサイズであっても、各第1パッドP1と第1配線層43とは一括して確実に接続される。また、パッドPの数が多くても配線との接続に要する時間は変わらないから、生産性の向上や配線の高密度化が図られる。
【0151】
[第2の製造方法による積層構造]
次に、図33を参照して、第2の製造方法によって得られる電気光学装置Dの積層構造を説明する。同図に示す各部のうち第1の製造方法に係る電気光学装置Dと同様の部分には図14の各部と共通の符号が付されている。電気光学装置Dの平面的な構成は図16に示された通りである。図33に示された電気光学装置Dは、電子部品層3の構造を除いて、図14に示された電気光学装置Dと同様の構成を有する。
【0152】
図33に示されるように、この電気光学装置Dの電子部品層3は、充填層305、遮光層306、下地層307およびICチップ(ここでは画素駆動用ICチップ37)を含む。このうち充填層305は、各ICチップ30の間隙を埋めるように、支持基板6の全面にわたって設けられる。充填層305は、高い放熱性を有する材料によって形成される。これにより、電気光学装置D全体の熱的な均一性が高められ、熱に起因した不具合の発生を抑えることができる。また、充填層305は、線膨張係数がICチップ30と近似する材料によって形成される。したがって、充填層305とICチップ30との線膨張係数の相違に起因した熱応力の発生が抑えられる。具体的には、充填層305は、シリカフィラーを混入した耐熱性の樹脂材料、低融点ガラス、酸化物、または銅などの金属からなる。
【0153】
遮光層306は、ICチップ30が配置される領域を含む支持基板6の全面を覆うように充填層305の面上に設けられる。この遮光層306は、支持基板6側から入射してICチップ30に向かう光を遮るための層であり、例えばアルミニウムや銅などの金属からなる。この遮光層306により、光の照射に起因したICチップ30の誤動作が防止される。なお、充填層306が遮光性の導電材料からなる場合には、この遮光層306は省略され得る。
【0154】
一方、下地層307は、支持基板6の全面を覆うように遮光層306の面上に設けられる。この下地層307は、配線形成層2を形成するための下地となる層であり、例えば酸化シリコンからなる。この下地層307により、充填層305の変形に伴なって発生した応力が緩和される。各ICチップ30は、サブストレート面を支持基板6に向けた態勢で下地層307の面上に配置される。支持基板6または充填層305からICチップ30に対する不純物の侵入は下地層307によって防止される。また、下地層307は、配線形成層2に含まれる配線と遮光層42とを電気的に絶縁させる役割も担っている。
【0155】
[第2の製造方法]
次に、図33に示された電気光学装置Dの製造方法を説明する。
まず、図34に示されるように、基板710の全面にわたって光剥離層712が形成される。この基板710は、光透過性を有する板状の部材であり、例えばガラスなどからなる。一方、光剥離層712は、例えばプラズマCVD法によってアモルファスシリコンが堆積されることにより得られる。
【0156】
続いて、図35に示されるように、この光剥離層712の表面に金属層714が形成される。この金属層714は、例えばスパッタリングなどの方法によってアルミニウムが堆積されることにより得られる。この後、金属層714に対して、フォトマスクを用いたパターニング処理およびエッチング処理が施される。これにより、各ICチップ30の位置を調整するためのアライメントマークが形成される。
【0157】
次に、図35に示されるように、光剥離層712を覆うように樹脂膜716が形成される。この樹脂膜716は、後の工程において第1絶縁層41となる層であり、耐熱性の有機材料からなる。樹脂膜716は、スピンコートや塗布などの方法によって形成される。この段階において、樹脂膜716は半重合状態にあり、接着性を有する。樹脂膜716の厚さは0.1μm〜5μm程度である。
【0158】
次に、図36に示されるように、樹脂膜716の所定の位置に各ICチップ30が配置される。このとき、各ICチップ30は、パッド形成面を基板710側に向けた態勢で樹脂膜716の面上に配置される。したがって、この後の工程におけるパッドPの損傷が防止される。また、各ICチップ30と基板710との相対的な位置関係は、金属層714のアライメントマークを観察することによって調整される。このICチップ30の配置には、マウント精度が±5μm以内の高精度ベアチップマウンタが用いられる。すべてのICチップ30が配置された後、樹脂膜716をベークして完全に重合させる。これにより、樹脂膜716と各ICチップ30との接着性が向上する。
【0159】
次に、図37に示されるように、ICチップ30が配置された基板710の全面を覆う下地層307が形成される。この下地層307は、例えばプラズマCVD法によってSiO2が堆積されることにより得られる。下地層307の厚さは100nm〜500nm程度である。続いて、図37に示されるように、下地層307の全面を覆う遮光層306が形成される。この遮光層306は、例えば銅やアルミニウムなどの金属がスパッタリングによって堆積されることにより得られる。
【0160】
さらに、図38に示されるように、各ICチップ30の間隙を埋めるように硬質樹脂が充填される。この硬質樹脂は、例えばシリカフィラーを混入した耐熱性の樹脂材料や低融点ガラスである。続いて、この硬質樹脂を介して、ICチップ30のサブストレート面に支持基板6が貼り付けられる。このとき、ICチップ30は、支持基板6と基板710との間隔を調整するためのスペーサとして用いられる。この後、加熱により硬質樹脂を固化させることによって充填層305が得られる。
【0161】
次に、図38に示されるように、紫外光であるエキシマレーザ光Rが基板710側から照射される。これにより光剥離層712が爆裂する。すなわち、光剥離層712に含まれる水素がガス化し、この層に亀裂が生じる。この状態で、光剥離層712を介して基板710が剥離される。続いて、エッチング液によって金属層714および光剥離層712が除去される。このエッチング液は、金属層714および光剥離層712を溶解させる一方、樹脂膜716には何らの影響も与えない液体である。
【0162】
この後、図39に示されるように、ICチップ30の配置された面が上方に向くように支持基板6の上下を反転させる。これにより、図33に示された電気光学装置Dの電子部品層3が形成される。この製造方法によって得られた電子部品層3においては、各ICチップ30のパッド形成面と下地層307の表面とがほぼ同一の面内に位置する。この後、パターニング処理およびエッチング処理が樹脂膜716に施されて、第1絶縁層41が得られる。以後の製造工程は、図20から図32に示された第1の製造方法と同様である。
【0163】
第2の製造方法によれば以下の効果が得られる、
(1)各ICチップ30の間隙が充填層305によって埋められるので、各ICチップ30の表面に合わせて充填層305を平坦化する必要がない。したがって、製造工程の簡素化が図られる。しかも、第1の製造方法と比較して、ICチップ30を薄くする必要がないから、各ICチップ30の取り扱いが容易となる。したがって、製造工程中にICチップ30の不良が発生する可能性を低減することができる。
(2)各ICチップ30のパッドPを基板710に向けた状態で下地層307や充填層305が形成されるので、これらの層の形成に際してパッドPが損傷することは回避される。したがって、各ICチップ30と第1配線層43との電気的な接続不良が防止される。この結果、電気光学装置Dの特性が高い水準に維持され、しかも歩留まりを向上させることができる。
(3)各ICチップ30は下地層307や充填層305によって固定されるので、各ICチップ30を基板710上に密着させたうえで固定する必要がない。すなわち、各ICチップ30を単に配置するだけで済むので、各ICチップ30のマウントに要する時間が短縮される。
(4)パッドPが露出した電子部品層3に配線形成層2が積層されるので、例えばICチップ30のパッドPと配線形成層2の配線とをフォトグラフィ技術によって一括して接続させることができる。したがって、各ICチップ30のパッドPと配線とを接続するためのバンプなどを設ける必要はない。この結果、製造工程の簡素化や製造時間の短縮化が図られる。
(5)第1絶縁層41となる樹脂膜716が各ICチップ30を接着するための層として用いられるから、絶縁層41とは別個に接着層を設ける方法と比較して製造工程が簡素化される。ただし、第1絶縁層41と別個に接着層を設ける方法も採用され得る。すなわち、図35中の樹脂膜716に代えて、各ICチップを接着するための接着層を設け、基板710の剥離後にこの接着層を除去する方法も採用され得る。この場合には、接着層の除去後に第1絶縁層41が形成される。
【0164】
ところで、高位側または低位側の電源電位が印加される電源線は第1配線層43および第2配線層47が形成される工程とは別個の工程にて形成され得る。例えば、以下に示すように、第2の製造方法のうち各ICチップ30が配置される工程の直前に電源線の形成工程が実行され得る。
【0165】
まず、図36に示されたように各ICチップ30が配置される前に、樹脂膜716の面上に電源線309が形成される。図40においては、後の工程において樹脂膜716上に配置される各ICチップ30の外形が破線で示されている。電源線309は、各ICチップ30が配置されるべき領域以外の領域のうち金属層714のアライメントマークと重ならない位置に形成される。
【0166】
具体的には、まず、アルミニウムや銅といった導電性材料からなる導電層が樹脂膜716の面上に形成される。この導電層は、例えば無電解メッキ、スパッタリングまたはインクジェット技術によって形成され得る。次に、この導電層に対してパターニング処理およびエッチング処理が施されて、図40に示された電源線309が得られる。この後、図36に示された工程と同様に各ICチップ30が樹脂膜716の面上に配置され、次いで、電源線309およびICチップ30を覆うように遮光層306および下地層307が形成される。これ以降の工程は上述した通りである。なお、他の例において、電源線309が形成される工程は、各ICチップ30が樹脂膜716の面上に配置された直後に実行され得る。なお、上述した第1の製造方法や以下に示す第3の製造方法においても、同様の手順により電源線309が形成され得る。
【0167】
図41は、この製造方法によって得られる電気光学装置Dの積層構造を示す図である。同図に示されるように、この電気光学装置Dにおいては、電源線309が下地層307と第1絶縁層41との間に位置する。この電源線309は、第1絶縁層41に設けられたコンタクトホール41aを介して第1配線層43に接続される。
【0168】
[第3の製造方法による積層構造]
次に、図42を参照して、第3の製造方法によって得られる電気光学装置Dの積層構造を説明する。同図に示す各部のうち第1の製造方法に係る電気光学装置Dと同様の部分には図14の各部と共通の符号が付されている。電気光学装置Dの平面的な構成は図16に示された通りである。
【0169】
図42に示されるように、第3の製造方法によって得られる電気光学装置Dにおいては、ICチップ30のパッドPにバンプ(突起電極)308が形成されている。このバンプ308は、例えばインジウム(In)または金(Au)などの金属からなる。バンプ308はバンプ42に接続されている。このバンプ42は、第1絶縁層41に開口するコンタクトホール41aを介して第1配線層43に接続されている。バンプ42は、バンプ308と同様に、例えばインジウムや金などの金属からなる。
【0170】
[第3の製造方法]
次に、図42に示された電気光学装置Dの製造方法を説明する。
まず、図43に示されるように、基板720の全面を覆うように絶縁層722が形成される。この基板720は、光透過性を有する板状の部材であり、例えばガラスなどからなる。一方、絶縁層722は、例えばプラズマCVD法によってSiO2が堆積されることによって得られる。さらに、この絶縁層722の平坦度が不十分である場合にはCMP法によって平坦化される。続いて、図43に示されるように、絶縁層722の全面にわたって光剥離層724が形成される。この光剥離層724は、例えばプラズマCVD法によってアモルファスシリコンが堆積されることにより得られる。
【0171】
次に、図44に示されるように、光剥離層724の全面にわたって絶縁膜726が形成される。この絶縁膜726は、プラズマCVD法によってSiO2が堆積されることにより得られる。絶縁膜726は、図42に示した第3絶縁層50となる層である。この後、図44に示されるように、陽極層49となる導電膜728が絶縁膜726の面上に形成される。この導電膜728は、例えばITOなど仕事関数の大きい導電材料がスパッタリングによって堆積されることにより得られる。さらに、図44に示されるように、第2配線層47となる金属膜730が導電膜728を覆うように形成される。この金属膜730は、チタンなどからなる層の表面にアルミニウムなどからなる層が積層されることによって得られる。金属膜730の形成には、例えばスパッタリングが用いられる。次いで、図45に示されるように、フォトマスクを用いたパターニング処理およびエッチング処理が導電膜728および金属膜730に施されて、図42に示した陽極層49および第2配線層47が得られる。
【0172】
次に、図46に示されるように第2絶縁層45が形成される。この第2絶縁層45は、SiO2などからなる絶縁層が陽極層49および第2配線層47を覆うように形成された後に、フォトマスクを用いたパターニング処理およびエッチング処理が施されることによって得られる。続いて、図47に示されるように第1配線層43が形成される。この第1配線層43は、スパッタリングによって形成されたアルミニウムなどの金属層に対してパターニング処理およびエッチング処理が施されることによって得られる。
【0173】
この後、図48に示されるように、第1絶縁層41が形成される。すなわち、まず、SiO2などの絶縁膜が第1配線層43を覆うように形成される。そして、この絶縁膜のうちICチップ30のパッドPと対向すべき部分がパターニング処理およびエッチング処理によって除去されて第1絶縁層41が得られる。続いて、図49に示されるように、第1配線層43のうちICチップのバンプ308と対向すべき部分にバンプ42が形成される。このバンプ42は、例えばリフトオフ法によって0.5μmから5μm程度の厚さに形成される。バンプ42は、インジウムや金などの金属からなる。バンプ42がインジウムによって形成される場合には、その表面が金などの金属によって覆われる。これにより、バンプ42の酸化が防止される。
【0174】
一方、各ICチップ30のパッドPにバンプ308が形成される。このバンプ308は、インジウムや金などの金属からなる。バンプ308の厚さは2μm〜10μm程度である。この後、図50に示されるように、各ICチップ30が、そのバンプ308を第1配線層43上のバンプ42に対向させた状態で第1絶縁層41上に配置される。各ICチップの配置には、マウント精度が±5μm以内である高精度ベアチップマウンタが用いられる。続いて、バンプ42およびバンプ308が瞬間的に加熱される。これにより、バンプ42とバンプ308とが接合する。
【0175】
次に、図51に示されるように、各ICチップ30の間隙を埋めるように樹脂材料が充填される。この樹脂材料は、カーボン粒子が含有されており遮光性を有する。この後、図51に示されるように、ICチップ30のサブストレート面に支持基板6が貼り付けられる。さらに、ICチップ30間に充填された樹脂材料が硬化されて充填層305が得られる。
【0176】
続いて、図51に示されるように、紫外光であるエキシマレーザ光Rが基板720側から照射される。これにより光剥離層724が爆裂し、図52に示されるように基板720が光剥離層724を介して剥離される。さらに、絶縁膜726上に残っているアモルファスシリコンがエッチング処理によって除去される。
【0177】
この後、フォトマスクを用いたパターニング処理およびエッチング処理が絶縁膜726に施され、図42に示された第3絶縁層50が得られる。この後の製造工程は、図26から図32に示された第1の製造方法と同様である。
【0178】
第3の製造方法によれば、以下の効果が得られる。
上述した第1および第2の製造方法のように電子部品層3や各配線層および各絶縁層が形成された後に陽極層49が形成されると、これらの層の段差によって陽極層49表面の平坦度が低下する可能性がある。これに対し、第3の製造方法によれば、陽極層49となる導電膜728が他の要素よりも先に平坦な基板720上に形成されるので、陽極層49の表面の平坦度が極めて高い水準に維持される。これにより、有機EL素子10の厚さの均一性が保たれるから、発光輝度が表示面の全域にわたって均一となる。なお、第3の製造方法は、能動素子を含むICチップ30が電気光学装置Dに用いられる場合のほか、低温ポリシリコンなどによって形成された能動素子が電気光学装置Dに用いられる場合にも同様に適用され得る。
【0179】
<C:電子機器>
次に、本発明に係る電子機器について説明する。
[パーソナルコンピュータ]
図53は、本発明に係る電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。同図に示されるように、パーソナルコンピュータ81は、キーボード811を備えた本体部812と、上述した電気光学装置Dを備えた表示部814とを備えている。
【0180】
この構成においては、画像の表示に関わる各種の機能を備えたICチップが電子部品層3に含められ得る。この種のICチップとしては、例えば、表示バッファメモリやCPUを備えたICチップ、あるいはMPEG(Motion Picture Experts Group)やMP3(MPEG Audio Layer−3)などに準拠したデータ伸長機能を備えたICチップなどがある。また、電気光学装置Dの表示面がタッチパネルとして用いられる場合には、その入力に関わる機能を備えたICチップが電子部品層3に含められ得る。
【0181】
[電子書籍]
次に、図54は、本発明に係る電子機器の一例たる電子書籍の構成を示す斜視図である。同図に示されるように、電子書籍83は、本体部830と第1の表示部831と第2の表示部832とを有する。このうち本体部830は、利用者による操作を受け付けるキーボードを備える。第1の表示部831は、上述した電気光学装置D、すなわち有機EL素子10の発光によって画像を表示する電気光学装置Dを備える。一方、第2の表示部832は、複数の画素によって画像を表示する電気光学装置D’を備えている。ただし、第2の表示部832の画素自体は発光しない。具体的には、電気泳動ディスプレイ、反射型LCD(Liquid Crystal Display)、トナーディスプレイ、ツイストボールディスプレイなどの非発光型ディスプレイが第2の表示部832の電気光学装置D’として用いられる。
【0182】
第1の表示部831は、本体部830の周縁にヒンジを介して取り付けられている。したがって、第1の表示部831は、本体部830の周縁を軸として回転し得る。一方、第2の表示部832は、第1の表示部831のうち本体部830とは反対側の周縁にヒンジを介して取り付けられている。したがって、第2の表示部832は、第1の表示部831の周縁を軸として回転し得る。
【0183】
この構成のもと、有機EL素子10を発光させることによって第1の表示部831による表示が行なわれる。一方、第2の表示部832による表示がなされる場合には、第1の表示部831の有機EL素子10がほぼ同一の輝度にて発光する。第1の表示部831から発せられた光は、第2の表示部832の表示面にて反射した後に観察者によって観察される。すなわち、第1の表示部831は、それ自体が表示装置として機能するだけでなく、第2の表示部832によって画像が表示されるときの照明装置(いわゆるフロントライト)としても機能する。この構成によれば、第2の表示部832が非発光型ディスプレイであるにも拘わらず、その表示の明るさを確保するための照明装置を独立に設ける必要がない。この結果、第1の表示部831と第2の表示部832の厚さの合計を約2mm以下とすることが可能となり、紙を用いた書籍よりも薄く軽量であり、なおかつ高機能な電子書籍が実現される。
【0184】
なお、本発明が適用され得る電子機器は、図53および図54に示した機器に限られない。すなわち、この他にも、携帯電話機、ゲーム機、電子ペーパー、ビデオカメラ、デジタルスチルカメラ、カーナビゲーション装置、カーステレオ、運転操作パネル、プリンタ、スキャナ、テレビ、ビデオプレーヤ、ページャ、電子手帳、電卓、ワードプロセッサなど、画像を表示する機能を備えた各種の機器に本発明が適用され得る。
【0185】
<D:変形例>
以上に示された形態はあくまでも例示であり、これらの形態に対しては種々の変形が加えられ得る。変形の一例は以下の通りである。
【0186】
(1)画素駆動用ICチップ37、走査用ICチップ33、カラムデータ変換用ICチップ35および制御用ICチップ31がひとつの支持基板6上に配置された構成を例示したが、走査用ICチップ33、カラムデータ変換用ICチップ35および制御用ICチップ31の一部または全部が他の基板に配置された構成としてもよい。また、走査用ICチップ33、カラムデータ変換用ICチップ35および制御用ICチップ31の一部または全部がひとつのICチップとして構成されていてもよい。
【0187】
(2)電子機器の一例たるパーソナルコンピュータについて示したように、本発明を各種の電子機器に適用することにより、システム化および集積化された素子基板やパッケージが実現される。すなわち、この素子基板においては、各種の能動素子や受動素子を有する電子部品層が、各電子部品の接続端子に接続された配線を有する配線形成層によって封止される。電子部品層に含まれる能動素子の一例としては、各種の機能を実現するためのICチップ(CMOS型やバイポーラ型)、メモリまたは化合物半導体といった各種の部品がある。一方、電子部品層に含まれる受動素子の一例としては、抵抗、コンデンサまたはインダクタンスといった各種のチップ部品がある。この素子基板によれば、種々の電子部品がシステム化および集積化されているので、電子機器の小型化、軽量化および高性能化が図られる。
【0188】
(3)EL素子を用いた装置以外の電気光学装置にも本発明は適用され得る。すなわち、電気的作用を光学的作用に変換する電気光学素子を備えた装置であれば本発明は適用される。この種の電気光学装置としては、液晶を用いた液晶表示装置、着色された液体と当該液体に分散された白色の粒子とを含むマイクロカプセルを用いた電気泳動表示装置、極性が相違する領域ごとに異なる色に塗り分けられたツイストボールを用いたツイストボールディスプレイ、黒色トナーを用いたトナーディスプレイ、蛍光体を用いたフィールドエミッションディスプレイ、LED(Light Emitting Diode)を用いたLEDディスプレイ、ヘリウムやネオンなどの高圧ガスを用いたプラズマディスプレイパネル(PDP)などがある。
【0189】
また、本発明に係る電気光学装置は画像を表示するための装置に限られない。例えば、有機EL、LEDまたはフィールドエミッション素子(FED)を用いた画像形成装置や、電子写真装置の光学エンジン部分にも本発明が適用され得る。この種の装置においては、画像データに応じた光が感光ドラムなどの感光体に照射され、これにより形成された潜像にトナーが吸着される。そして、このトナーが用紙などの記録材に転写される。本発明に係る電気光学装置は、画像データに応じた光を感光体に照射するための装置にも適用され得る。すなわち、この場合の電気光学装置は、各々が感光体に光を照射する発光素子(電気光学素子)と、各発光素子を個別に駆動する駆動回路とを備える。より望ましい態様において、A4サイズやA3サイズといった各種の記録材の幅に合わせてライン露光が可能な構成が採用される。本発明に係る電気光学装置によれば、高性能で薄型の印刷装置や複合機が実現され得る。
【0190】
さらに、照射光量に応じた電流または電圧を出力するCCD(Charge CoupledDevice)などの電気光学素子を用いた電気光学装置にも本発明は適用され得る。この電気光学装置は、例えばデジタルカメラにおける光センサアレイ装置(撮像装置)として使用される。この種の光センサアレイ装置は、上記実施形態に係る電気光学装置Dの有機EL素子10に代えてCCDを設けるとともに、CCDから出力されたアナログ信号をデジタル信号に変換するA/D変換回路をD/A変換回路356の代わりに設けることによって実現される。また、他の態様においては、表示装置として用いられる電気光学装置と光センサアレイ装置として用いられる電気光学装置とが一体に組み合わされる。この装置によれば、光センサアレイ装置によって検出された周囲の明るさに応じて、表示装置による発光輝度が自動的に調整され得る。
【0191】
また、電気光学素子以外の素子を備えた装置にも本発明は適用され得る。すなわち、各々が平面内の異なる位置に配置された(例えばマトリクス状に配置された)複数の被駆動素子と、各被駆動素子を駆動するための単位回路とを備えた素子駆動装置にも本発明は適用され得る。例えば、本発明に係る電気光学装置の電気光学素子(例えば上述した光センサアレイのCCD)に代えて、圧力や静電気を検出する素子を被駆動素子として用いれば、利用者による操作を検出する装置が実現される。この素子駆動装置は、各種の電子機器において、例えばタッチパネルや薄型キーボードなどの入力装置として利用され得る。
【0192】
【発明の効果】
以上に説明したように、本発明によれば、電気光学素子などの被駆動素子を駆動する回路において能動素子の特性のバラツキが抑制される。
【図面の簡単な説明】
【図1】本発明の実施形態に係る電気光学装置の構成を示す斜視図である。
【図2】電子部品層の構成を示す平面図である。
【図3】画素駆動用ICチップと有機EL素子との対応関係を示す図である。
【図4】画素駆動用ICチップの構成を示すブロック図である。
【図5】走査用ICチップと画素駆動用ICチップとの関係を示すブロック図である。
【図6】走査用ICチップの動作を説明するためのタイミングチャートである。
【図7】画素回路の構成を示す回路図である。
【図8】画素回路の走査を説明するためのタイミングチャートである。
【図9】カラムデータ変換用ICチップの構成を示すブロック図である。
【図10】基準電流供給回路の構成を示す回路図である。
【図11】設定期間における動作を示すタイミングチャートである。
【図12】D/A変換回路の構成を示すブロック図である。
【図13】D/A変換部の構成を示す回路図である。
【図14】第1の製造方法によって得られる電気光学装置の構成を示す断面図である。
【図15】画素駆動用ICチップのパッド形成面の構成を示す図である。
【図16】電気光学装置の構成を示す平面図である。
【図17】第1の製造方法のうち下地層およびメタル層が形成される工程を示す図である。
【図18】同方法のうちICチップが配置される工程を示す図である。
【図19】同方法のうち充填層が形成される工程を示す図である。
【図20】同方法のうち第1絶縁層が形成される工程を示す図である。
【図21】同方法のうち第1配線層が形成される工程を示す図である。
【図22】同方法のうち第2絶縁層が形成される工程を示す図である。
【図23】同方法のうち金属膜および陽極材料膜が形成される工程を示す図である。
【図24】同方法のうち第2配線層および陽極層が形成される工程を示す図である。
【図25】同方法のうち第3絶縁層が形成される工程を示す図である。
【図26】同方法のうち樹脂層が形成される工程を示す図である。
【図27】同方法のうち陽極層の一部が除去される工程を示す図である。
【図28】同方法のうち導電層およびバリア層が形成される工程を示す図である。
【図29】同方法のうち導電層およびバリア層が形成される工程を示す図である。
【図30】同方法のうちバンク層が形成される工程を示す図である。
【図31】同方法のうちEL層が形成される工程を示す図である。
【図32】同方法のうち陰極層が形成される工程を示す図である。
【図33】第2の製造方法によって得られる電気光学装置の構成を示す断面図である。
【図34】同方法のうち基板上に光剥離層が形成される工程を示す図である。
【図35】同方法のうち金属層および接着層が形成される工程を示す図である。
【図36】同方法のうちICチップが配置される工程を示す図である。
【図37】同方法のうち下地層および遮光層が形成される工程を示す図である。
【図38】同方法のうち支持基板が貼り付けられる工程を示す図である。
【図39】同方法において基板が剥離された状態を示す図である。
【図40】同方法の他の例のうち電源線が形成される工程を示す図である。
【図41】同方法の他の例によって得られる電気光学装置の構成を示す断面図である。
【図42】第3の製造方法によって得られる電気光学装置の構成を示す断面図である。
【図43】同方法のうち光剥離層が形成される工程を示す図である。
【図44】同方法のうち絶縁層および導電層が形成される工程を示す図である。
【図45】同方法のうち第2配線層および陽極層が形成される工程を示す図である。
【図46】同方法のうち第2絶縁層が形成される工程を示す図である。
【図47】同方法のうち第1配線層が形成される工程を示す図である。
【図48】同方法のうち第1絶縁層が形成される工程を示す図である。
【図49】同方法のうちバンプが形成される工程を示す図である。
【図50】同方法のうちICチップが配置される工程を示す図である。
【図51】同方法のうち支持基板が貼り付けられる工程を示す図である。
【図52】同方法において基板が剥離された状態を示す図である。
【図53】電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図54】電子機器の一例たる電子書籍の構成を示す斜視図である。
【符号の説明】
D……電気光学装置、1……有機EL層、10……有機EL素子(電気光学素子、被駆動素子)、13……EL層、15……封止層、2……配線形成層、3……電子部品層、30……ICチップ、31……制御用ICチップ、33……走査用ICチップ(選択回路)、35……カラムデータ変換用ICチップ(データ供給回路)、351……イネーブル制御回路(制御回路)、353……第1のラッチ回路、353a……ANDゲート、353b……ANDゲート、354……第2のラッチ回路、356……D/A変換回路(データ信号出力回路)、356a……D/A変換部、358……基準電流供給回路、C1……キャパシタ(保持回路)、359……ANDゲート、37……画素駆動用ICチップ(素子駆動用ICチップ)、370a……第1の画素駆動用ICチップ群、370b……第2の画素駆動用ICチップ群、371……画素デコーダ(制御回路)、374……画素カウンタ(特定回路)、377……画素回路、377a……アナログメモリ部(維持回路)、C0……キャパシタ(保持回路)、6……支持基板、YLk……走査制御線群、LCak……第1のローカルクロック信号線、LCbk……第2のローカルクロック信号線、LRS……ローカルリセット信号線、WLi……ワード線、HLi……保持信号線、GCLi……発行制御信号線、TSL……テスト信号線、LXD……データ制御線、LXECL……イネーブル信号線、LXd……画像データ信号線、LXCL……クロック信号線、LBP……基準電流制御線、LLP……ラッチパルス信号線、Lr……電流供給線。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an element driving device that drives a plurality of driven elements, and more particularly, to an electro-optical device that uses an electro-optical element that converts an electric action into an optical action as a driven element. Further, the present invention relates to an electronic apparatus using the element driving device and the electro-optical device.
[0002]
[Prior art]
2. Description of the Related Art As a display device of various electronic devices such as a mobile phone and a PDA (Personal Digital Assistant), a device using an electro-optical element that converts an electric action into an optical action has been proposed. Typical examples of this type of display device include an organic EL display device using organic EL as an electro-optical element and a liquid crystal display device using liquid crystal as an electro-optical element.
[0003]
These display devices include a pixel circuit for each pixel that is the minimum unit of display. This pixel circuit is a circuit for controlling a current or a voltage supplied to the electro-optical element. Each pixel circuit includes a driving element formed on a silicon substrate as disclosed in
[0004]
[Patent Document 1]
Japanese Patent Application Laid-Open No. 9-146577 (paragraphs 0013 and 0014)
[0005]
[Problems to be solved by the invention]
In order to improve display quality in this type of display device, it is desirable that the electrical characteristics of the pixel circuit be uniform over all pixels. However, low-temperature polysilicon tends to have variations in characteristics upon recrystallization, and crystal defects may occur. For this reason, in a display device using a thin film transistor made of low-temperature polysilicon, it has been extremely difficult to make the electrical characteristics of the pixel circuit uniform over all pixels. In particular, when the number of pixels is increased due to higher definition and a larger screen of a display image, there is a higher possibility that variations in the characteristics of each pixel circuit will occur, so that the problem of deterioration in display quality becomes even more remarkable.
[0006]
The present invention has been made in view of such circumstances, and an object of the present invention is to suppress variations in characteristics of active elements in a device that drives a driven element such as an electro-optical element.
[0007]
[Means for Solving the Problems]
In order to solve the above problem, an electro-optical device according to the present invention includes a plurality of unit circuits for driving a plurality of electro-optical elements, and one or more unit circuits among the plurality of unit circuits. A control circuit for performing selection control for sequentially selecting and causing one or more of the selected unit circuits to perform an operation for driving the electro-optical element. Are provided in a plurality of matrices corresponding to the electro-optical elements, sequentially select one or more element driving IC chips among the plurality of element driving IC chips, and control the selected element driving IC chip. And a selection circuit for performing the selection control.
In this configuration, a unit circuit for driving the electro-optical element is included in the IC chip. The active element included in the IC chip has less variation in characteristics as compared with a thin film transistor made of low-temperature polysilicon or the like. Therefore, even if the number of electro-optical elements is increased to increase the definition of a display image or increase the screen size, the possibility of variations in the characteristics of unit circuits for driving the elements is suppressed, thereby reducing the number of electro-optical elements. The yield of the optical device is increased. Further, since the active elements included in the IC chip are driven at a lower voltage than the thin film transistors made of low-temperature polysilicon or the like, the power consumption of the electro-optical device can be reduced. By the way, in the conventional configuration in which the selection circuit directly selects each unit circuit, a large number of wirings (scan lines) from the selection circuit to each of the plurality of unit circuits are required. On the other hand, in the present invention, each of the plurality of pixel driving IC chips includes a plurality of unit circuits, and these pixel driving IC chips are sequentially selected as IC chips to drive the electro-optical element. Therefore, it is not necessary to provide a wiring for selection for each unit circuit, and the number of wirings is reduced as compared with the conventional configuration. For example, in a configuration in which the number of wirings is minimized, it is sufficient for the selection circuit to provide one wiring for selecting the pixel driving IC chip for each pixel driving IC chip. According to this configuration, the number of wirings is significantly reduced as compared with a conventional configuration that requires wiring from the selection circuit to each of the plurality of unit circuits.
[0008]
Note that the electro-optical element according to the present invention converts an electrical action such as current supply or voltage application into an optical action such as a change in luminance or transmittance, or converts an optical action into an electrical action. Convert. Typical examples of such an electro-optical element include an organic EL element that emits light at a luminance corresponding to a current supplied from a unit circuit, and an alignment direction (that is, light transmission) according to a voltage applied by the unit circuit. Liquid crystal whose ratio changes. However, the present invention can be applied to devices using other electro-optical elements. In a preferred embodiment, each of the plurality of electro-optical elements is arranged at a different position in a plane. For example, a plurality of electro-optical elements are arranged in a matrix in a row direction and a column direction.
In addition, the “operation for driving the electro-optical element” in the present invention refers to an operation of supplying a current or a voltage to the electro-optical element, and the current or the voltage before the actual supply to the electro-optical element. This is a concept that also includes the operation of causing the capacitor to hold the capacitor.
[0009]
In a more specific aspect, each element driving IC chip has a specific circuit for sequentially specifying one or more unit circuits included in the element driving IC chip, and the control circuit is specified by the specific circuit. Selection control is performed on one or more unit circuits. According to this aspect, the intended electro-optical element is reliably driven by the control circuit despite the small number of wirings.
[0010]
In a more preferred aspect, the selection circuit outputs a clock signal to the selected element driving IC chip, and the specific circuit of each element driving IC chip includes one or more unit circuits included in the element driving IC chip. The identification is sequentially performed in synchronization with the clock signal supplied from the selection circuit. According to this configuration, since the clock signal is supplied to the selected element driving IC chip, the driving operation of the electro-optical driving element by each element driving IC chip is easily matched.
[0011]
In a further preferred aspect, each unit circuit includes a holding circuit that holds a charge corresponding to a drive current or a drive voltage for driving the electro-optical element, and a holding circuit that holds the charge held by the holding circuit. According to this configuration, the charge held by the holding circuit is kept constant. When, for example, a capacitor is used as the holding circuit, the stored charge may be damaged by leakage. According to the above aspect, since the electric charge held by the holding circuit is kept constant, it is possible to prevent a current or a voltage different from an intended drive current or drive voltage from being applied to the electro-optical element.
[0012]
The operation of each element driving IC chip can be inspected by bringing a probe needle into contact with its connection terminal. However, in this case, it is necessary to make each connection terminal large enough to allow the probe needle to contact. Therefore, in a preferred embodiment of the present invention, the control circuit of each element driving IC chip outputs a test signal for inspecting the operation of each unit circuit to the unit circuit included in the element driving IC chip. According to this aspect, the operation of each unit circuit is inspected by supplying the test signal. Therefore, the connection terminals of the circuit inspected by the test signal need not be large enough to allow the probe needle to come into contact. That is, the size of the element driving IC chip is reduced because a part or all of the connection terminals of the element driving IC chip are made smaller than the size required for contact with the probe needle.
[0013]
The device to which the present invention is applied is not limited to an electro-optical device having an electro-optical element. That is, the present invention is applied to various devices including a plurality of driven elements. The element driving device according to the present invention sequentially selects one or more unit circuits for driving a predetermined plurality of driven elements and one or more unit circuits among the predetermined plurality of unit circuits. And a control circuit for performing selection control for causing at least one unit circuit to perform an operation for driving the driven element. An IC chip for driving the element comprising: A plurality of the plurality of element driving IC chips are provided correspondingly, and one or more element driving IC chips are sequentially selected from the plurality of element driving IC chips, and the selection control is performed by a control circuit of the selected element driving IC chip. A selection circuit for causing the selection circuit. With this element driving device, the same effect as the electro-optical device according to the first aspect of the present invention can be obtained.
[0021]
An electronic apparatus according to the present invention includes an electro-optical device having the above-described characteristics. According to this electronic apparatus, variations in the characteristics of the active elements in the electro-optical device can be suppressed. In particular, in electronic equipment in which the electro-optical device is used as a display device, the display quality is maintained at a high level.
[0023]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. The following embodiments show one embodiment of the present invention, and do not limit the present invention, and can be arbitrarily changed within the scope of the present invention. In each of the drawings described below, dimensions and ratios of the respective components are appropriately different from actual ones in order to make the respective components large enough to be recognized in the drawings.
[0024]
<A: Configuration of electro-optical device>
First, an embodiment in which the electro-optical device according to the invention is applied as a device for displaying an image will be described. FIG. 1 is a perspective view illustrating a configuration of an electro-optical device according to an embodiment of the present invention. As shown in the figure, the electro-optical device D has a
[0025]
The
[0026]
[0027]
On the other hand, the
[0028]
Next, a specific configuration of the
[0029]
In the present embodiment, a total of “m × n”
[0030]
Further, as shown in FIG. 2, the plurality of
[0031]
On the other hand, the
[0032]
Then, the
[0033]
Next, the configuration and operation of each of the pixel driving
[0034]
[Configuration of Pixel Driving IC Chip 37]
Each pixel driving
[0035]
As shown in FIG. 4, the
[0036]
All the
[0037]
[Configuration of Scanning IC Chip 33]
Next, a specific configuration of the
[0038]
As shown in FIG. 5, in this embodiment, one
[0039]
Each of the
[0040]
Here, FIG. 6 is a timing chart showing a waveform of a signal related to scanning of each
[0041]
When each
[0042]
More specifically, as shown in FIG. 6, the k-th
[0043]
On the other hand, when the selection of the
[0044]
[Configuration of Pixel Circuit 377]
Next, an electrical configuration of the
[0045]
The
[0046]
Transistor Q1a is connected to data line DLj and transistor Q1b, and its gate terminal is connected to word line WLi. The transistor Q1b is connected to one end of the capacitor C0 and the transistor Q1a, and has a gate terminal connected to the word line WLi. On the other hand, the other end of the capacitor C0 is connected to the power line L1. The power supply voltage VDD is applied to the power supply line L1.
[0047]
Transistors Q2a and Q2b form a current mirror circuit. Specifically, each gate terminal of transistors Q2a and Q2b is connected to one end of capacitor C0. One transistor Q2a is connected to the transistor Q1a and the power supply line L1. Therefore, when selection signal XWi supplied to word line WLi transitions to L level, transistors Q1a and Q1b are both turned on. When the transistor Q1b is turned on in this manner, the transistor Q2b functions as a diode whose gate terminal and drain terminal are connected. Therefore, a current corresponding to the data signal Dj of the data line DLj flows through the power supply line L1, the transistor Q2a, the transistor Q1a, and the data line DLj, and the charge corresponding to the gate voltage of the transistor Q2a is accumulated in the capacitor C0. The other transistor Q2b is connected to the source terminal of the transistor Q3 and the power supply line L1. The transistor Q2b forms a current mirror circuit with the transistor Q2a, and causes the electric charge stored in the capacitor C0, that is, a current corresponding to the gate voltage of the transistor Q2b to flow through the transistor Q3.
[0048]
The gate terminal of the transistor Q3 is connected to the light emission control signal line GCLi. Further, the drain terminal of the transistor Q3 is connected to the
[0049]
On the other hand, the
[0050]
The transistor Q5 is connected to the power supply line L1 and the transistor Q4a, and has a gate terminal connected to one end of the capacitor C0. Transistor Q6 is connected to power supply line L1 and transistor Q4b, and its gate terminal is connected to transistor Q7. The transistor Q7 is connected to one end of the capacitor C0 and the transistor Q6, and has a gate terminal connected to the holding signal line HLi. Therefore, transistor Q7 is turned on when holding signal XHi goes low.
[0051]
On the other hand, the transistor Q4a is connected to the transistor Q5 and the ground line, and has a gate terminal connected to the transistor Q5. The transistor Q4b is connected to the transistor Q6 and the ground line, and has a gate terminal connected to the transistor Q5 and a gate terminal of the transistor Q4a.
[0052]
With this configuration, the
[0053]
Next, the
[0054]
More specifically, the
[0055]
The
[0056]
As shown in FIG. 8, the selection signal XWi is a signal that is at the L level in one horizontal scanning period in the data writing period. That is, the selection signal XWi inverts to the L level at the i-th rise of the first local clock signal LCak or the second local clock signal LCbk in the data write period, and goes high at the (i + 1) -th rise. Invert to level. Therefore, the selection signals XW1, XW2,..., XWp are sequentially inverted to the L level in synchronization with the rising of the first local clock signal LCak or the second local clock signal LCbk. The hold control signal XHi is inverted to the H level at a timing when a predetermined time has elapsed after the selection signal XWi has fallen to the L level, and is inverted to the L level when a period corresponding to one horizontal scanning period has elapsed. Further, the light emission control signal XGCi is a signal obtained by inverting the level of the selection signal XWi. Therefore, the light emission control signals XGC1, XGC2,..., XGCp are sequentially inverted to the H level in synchronization with the rise of the first local clock signal LCak or the second local clock signal LCbk.
[0057]
On the other hand, as shown in FIG. 7, the gate terminals of transistors Q8a and Q8b are connected to test signal line TSL. The drain terminal of the transistor Q8a is connected to the drain terminal of the transistor Q3. In a mode for testing the operation of the pixel circuit 377 (test mode), the transistor Q3 is turned off in response to the forced off signal Doff, and the transistor Q8a is turned on by inverting the test signal TS to the H level. . Thereby, the anode layer of the
[0058]
Next, the operation of each
[0059]
First, when the selection signal XWi supplied from the
[0060]
Subsequently, when the selection signal XWi is inverted to the H level at the end of the horizontal scanning period, the transistors Q1a and Q1b of all the
[0061]
Further, when the holding control signal XHi is inverted to the L level at a point in time delayed by a predetermined time from the end of the horizontal scanning period, the transistors Q7 of all the
[0062]
On the other hand, as described above, the
[0063]
[Selection Operation of Pixel Circuit 377]
Next, a selection operation of the
First, as shown in FIG. 6, the reset signal RSET supplied from the
[0064]
On the other hand, the first-stage
[0065]
Further, the
[0066]
That is, the
[0067]
On the other hand, when one horizontal scanning period has elapsed since the selection signal was inverted to the L level, the
[0068]
With the above operation, in all the
[0069]
When the selection operation is completed for the
[0070]
Next, when the selection operation is completed for all the
[0071]
On the other hand, when the selection operation for the p-th row of
[0072]
According to the
(1) A
(2) Since the test of each
[0073]
In FIG. 5, the configuration in which one
[0074]
[Configuration of Column Data Conversion IC Chip 35]
Next, the configuration of each column data
[0075]
As shown in FIG. 9, each column data
[0076]
Each column data
[0077]
The enable signal line LXECL is a wiring for supplying the enable control signal XECL from the
[0078]
The enable
[0079]
The output terminal of the AND
[0080]
An output terminal of the
[0081]
The D /
[0082]
The output terminal of an AND
[0083]
Next, FIG. 10 is a diagram showing a configuration of the reference
[0084]
As shown in FIG. 10, each reference
[0085]
The configuration of the reference
[0086]
The constant
[0087]
The drain terminal of the transistor Tm is connected to one end of the first switch SW1 via the fourth switch SW4. The other end of the first switch means SW1 is connected to one end of the second switch means SW2 and the drain terminal of the transistor T3. The other end of the second switch means SW2 is connected to the gate terminal of the transistor T3. One end of the capacitor C1 is connected to the gate terminal of the transistor T3. The other end of the capacitor C1 and the source terminal of the transistor T3 are connected to a power supply line.
[0088]
On the other hand, the drain terminal of the transistor T3 is connected to one end of the third switch means SW3. The other end of the third switch means SW3 is connected to the drain terminal of the transistor T2. The source terminal of the transistor T2 is grounded.
[0089]
Further, the first switch means SW1 and the second switch means SW2 are switched between an on state and an off state according to the control pulse signal CP (CP1, CP2,...). More specifically, each of the first and second switch means SW1 and SW2 is turned on when the control pulse signal CP is at the H level, and is turned off when the control pulse signal CP is at the L level.
[0090]
Further, the third switch means SW3 is switched between an on state and an off state according to the control inversion pulse signal CSW (CSW1, CSW2,...). The control inversion pulse signal CSW is a signal obtained by inverting and delaying the level of the control pulse signal CP. That is, the control pulse signal CP is input to the gate circuit including the
[0091]
In the configuration described above, when both the enable signal EN and the reference current write signal BP go to H level, the control pulse signal CP goes to H level, and both the first and second switch means SW1, SW2 are turned on. State. At this time, in the first stage
[0092]
Next, when the control pulse signal CP is inverted to the L level, the first and second switch means SW1 and SW2 are turned off, and the third switch means SW3 is turned on. As a result, the charge stored in the capacitor C1, that is, the reference current Ir1 corresponding to the gate voltage of the transistor T3 flows through the transistor T3. This reference current Ir1 is supplied to the transistor T2.
[0093]
On the other hand, one end of the first switch means SW1 in the first-stage reference
[0094]
As described above, in this embodiment, the reference current Iref proportional to the constant current Io output from the constant
[0095]
Next, a specific configuration of the D /
[0096]
As shown in FIG. 12, the D /
[0097]
Next, FIG. 13 is a diagram illustrating a configuration of each D / A
[0098]
The gate terminals of the transistors Trc1 to Trc6 are connected to the gate terminal of the transistor T2 in the reference
[0099]
The drain terminals of the transistors Ts1 to Ts6 are connected to the transistors Trc1 to Trc6, respectively. The source terminals of the transistors Ts1 to Ts6 are connected to one data line XLj. On the other hand, each bit of the image data Xd output from the
[0100]
With the above configuration, the currents output from the transistors Trc1 to Trc6 are selectively supplied to the data line XLj according to the states of the transistors Ts1 to Ts6. As a result, a current corresponding to the content of the image data Xd flows to the data line XLj as the data signal Dj. As is clear from the output current ratios of the transistors Trc1 to Trc6, the current value of the data signal Dj can take 64 values. Therefore, the luminance of the
[0101]
[Operation of Column Data Conversion IC Chip 35]
Next, the operation of supplying the data signal Dj performed under the above configuration will be described in detail. As described above, each
[0102]
First, when the setting period starts, both the reference current write signal BP supplied to the first-stage column data
[0103]
Next, as shown in FIG. 11, the control pulse signal CP1 is inverted to the L level. As a result, the first and second switch means SW1 and SW2 in the first-stage reference
[0104]
Subsequently, both the reference current write signal BP supplied to the second-stage column data
[0105]
Next, as shown in FIG. 11, the control pulse signal CP2 is inverted to L level, and the control inverted pulse signal CSW2 is inverted to H level. As a result, the first and second switch means SW1 and SW2 in the second-stage reference
[0106]
After that, the same operation is performed in the other column data conversion IC chips 35. As a result, at the end of the set period, the electric charge according to the reference current Iref supplied from the first-stage reference
[0107]
On the other hand, in the data writing period following the setting period, the output of the data signal by the column data
[0108]
According to the column data
(1) In the present embodiment, the reference current Iref is supplied from the first-stage reference
(2) In the present embodiment, the first-stage column data
[0109]
Note that the D /
[0110]
<B: Laminated structure and manufacturing method of electro-optical device>
Next, a laminated structure of the electro-optical device D according to the present invention and a method of manufacturing the same will be described. Hereinafter, three types of electro-optical devices D having different manufacturing methods will be exemplified, and a laminated structure and a manufacturing method will be described for each of them. In the following, the pixel driving
[0111]
[Laminated Structure by First Manufacturing Method]
First, a laminated structure of the electro-optical device D obtained by the first manufacturing method will be described with reference to FIG. As shown in the figure, the
[0112]
The
[0113]
The
[0114]
The
[0115]
FIG. 15 is a plan view showing a pad formation surface of the pixel driving
[0116]
As described above, the pixel driving
[0117]
As shown in FIG. 14, the
[0118]
Next, the
[0119]
The first insulating
[0120]
The
[0121]
The second insulating
[0122]
The
[0123]
The power supply line to which the higher power supply potential is applied and the power supply line to which the lower power supply potential (ground potential) is applied are formed by appropriately combining the
[0124]
The
[0125]
The
[0126]
Next, the third insulating
[0127]
The
[0128]
The
[0129]
Next, the
[0130]
Next, the
[0131]
The
[0132]
[First manufacturing method]
Next, a method for manufacturing the electro-optical device D shown in FIG. 14 will be described.
First, as shown in FIG. 17, an
[0133]
Next, as shown in FIG. 18, each IC chip 30 (here, the pixel driving IC chip 37) is arranged on the
[0134]
Each
[0135]
Next, as shown in FIG. 19, a
[0136]
Thereafter, the protection tape attached to the substrate surface of each
[0137]
Next, as shown in FIG. 20, a first insulating
[0138]
Next, as shown in FIG. 20, a portion of the insulating film corresponding to pad P of
[0139]
Subsequently, as shown in FIG. 21, a
[0140]
Next, as shown in FIG. 22, a second insulating
[0141]
Next, as shown in FIG. 23, a metal film 701 to be the
[0142]
Subsequently, a part of the
[0143]
Thereafter, as shown in FIG. 25, a third insulating
[0144]
Next, as shown in FIG. 26, a
[0145]
Subsequently, as shown in FIG. 27, a part of the connection
[0146]
Subsequently, re-exposure and development are performed on the
[0147]
Next, as shown in FIG. 31, the
[0148]
Next, as shown in FIG. 32, a
[0149]
Thereafter, as shown in FIG. 14, the
[0150]
According to the first manufacturing method, the following effects can be obtained.
(1) Since the electro-optical device D is obtained by sequentially laminating a total of three layers of the
(2) The pixel driving
(3) Since various wirings are collectively formed on the
(4) The contact holes 41a of the first insulating
[0151]
[Laminated Structure by Second Manufacturing Method]
Next, a laminated structure of the electro-optical device D obtained by the second manufacturing method will be described with reference to FIG. 14 that are the same as those of the electro-optical device D according to the first manufacturing method are denoted by the same reference numerals as those of FIG. 14. The planar configuration of the electro-optical device D is as shown in FIG. The electro-optical device D shown in FIG. 33 has the same configuration as the electro-optical device D shown in FIG. 14 except for the structure of the
[0152]
As shown in FIG. 33, the
[0153]
The
[0154]
On the other hand, the
[0155]
[Second manufacturing method]
Next, a method for manufacturing the electro-optical device D shown in FIG. 33 will be described.
First, as shown in FIG. 34, a
[0156]
Subsequently, as shown in FIG. 35, a
[0157]
Next, as shown in FIG. 35, a
[0158]
Next, as shown in FIG. 36, each
[0159]
Next, as shown in FIG. 37, a
[0160]
Further, as shown in FIG. 38, a hard resin is filled so as to fill the gap between the IC chips 30. The hard resin is, for example, a heat-resistant resin material mixed with a silica filler or a low-melting glass. Subsequently, the
[0161]
Next, as shown in FIG. 38, excimer laser light R, which is ultraviolet light, is emitted from the
[0162]
Thereafter, as shown in FIG. 39, the
[0163]
According to the second manufacturing method, the following effects can be obtained.
(1) Since the gap between each
(2) Since the
(3) Since each
(4) Since the
(5) Since the
[0164]
Incidentally, the power supply line to which the higher or lower power supply potential is applied can be formed in a step different from the step in which the
[0165]
First,
[0166]
Specifically, first, a conductive layer made of a conductive material such as aluminum or copper is formed on the surface of the
[0167]
FIG. 41 is a diagram showing a laminated structure of the electro-optical device D obtained by this manufacturing method. As shown in the figure, in the electro-optical device D, the
[0168]
[Laminated Structure by Third Manufacturing Method]
Next, a laminated structure of the electro-optical device D obtained by the third manufacturing method will be described with reference to FIG. 14 that are the same as those of the electro-optical device D according to the first manufacturing method are denoted by the same reference numerals as those of FIG. 14. The planar configuration of the electro-optical device D is as shown in FIG.
[0169]
As shown in FIG. 42, in the electro-optical device D obtained by the third manufacturing method, bumps (protruding electrodes) 308 are formed on the pads P of the
[0170]
[Third Manufacturing Method]
Next, a method for manufacturing the electro-optical device D shown in FIG. 42 will be described.
First, as shown in FIG. 43, an insulating
[0171]
Next, as shown in FIG. 44, an insulating
[0172]
Next, a second insulating
[0173]
Thereafter, as shown in FIG. 48, the first insulating
[0174]
On the other hand, bumps 308 are formed on the pads P of each
[0175]
Next, as shown in FIG. 51, a resin material is filled so as to fill the gap between the IC chips 30. This resin material contains carbon particles and has a light-shielding property. Thereafter, as shown in FIG. 51, the
[0176]
Subsequently, as shown in FIG. 51, excimer laser light R, which is ultraviolet light, is emitted from the
[0177]
Thereafter, patterning processing and etching processing using a photomask are performed on the insulating
[0178]
According to the third manufacturing method, the following effects can be obtained.
When the
[0179]
<C: Electronic equipment>
Next, an electronic device according to the present invention will be described.
[Personal computer]
FIG. 53 is a perspective view showing a configuration of a personal computer as an example of the electronic apparatus according to the invention. As shown in the figure, the
[0180]
In this configuration, an IC chip having various functions related to image display can be included in the
[0181]
[E-book]
Next, FIG. 54 is a perspective view illustrating a configuration of an electronic book as an example of the electronic apparatus according to the invention. As shown in the figure, the
[0182]
The
[0183]
With this configuration, the
[0184]
The electronic devices to which the present invention can be applied are not limited to the devices shown in FIGS. In other words, in addition to this, mobile phones, game machines, electronic paper, video cameras, digital still cameras, car navigation devices, car stereos, driving operation panels, printers, scanners, televisions, video players, pagers, electronic organizers, calculators, The present invention can be applied to various devices having a function of displaying an image, such as a word processor.
[0185]
<D: Modification>
The embodiments described above are merely examples, and various modifications can be made to these embodiments. An example of the modification is as follows.
[0186]
(1) The configuration in which the pixel driving
[0187]
(2) As shown in the personal computer as an example of the electronic device, by applying the present invention to various electronic devices, a systemized and integrated element substrate or package is realized. That is, in this element substrate, an electronic component layer having various active elements and passive elements is sealed by a wiring forming layer having a wiring connected to a connection terminal of each electronic component. Examples of the active element included in the electronic component layer include various components such as an IC chip (CMOS type or bipolar type) for realizing various functions, a memory, or a compound semiconductor. On the other hand, examples of passive elements included in the electronic component layer include various chip components such as a resistor, a capacitor, and an inductance. According to this element substrate, since various electronic components are systematized and integrated, the size, weight, and performance of the electronic device can be reduced.
[0188]
(3) The present invention can be applied to electro-optical devices other than devices using EL elements. In other words, the present invention is applicable to any device provided with an electro-optical element that converts an electric action into an optical action. Examples of this type of electro-optical device include a liquid crystal display device using a liquid crystal, an electrophoretic display device using a microcapsule containing a colored liquid and white particles dispersed in the liquid, and an area having different polarities. Twisted ball display using twisted balls painted in different colors, toner display using black toner, field emission display using phosphor, LED display using LED (Light Emitting Diode), helium and neon, etc. And a plasma display panel (PDP) using a high-pressure gas.
[0189]
Further, the electro-optical device according to the present invention is not limited to a device for displaying an image. For example, the present invention can be applied to an image forming apparatus using an organic EL, an LED, or a field emission element (FED) or an optical engine of an electrophotographic apparatus. In this type of apparatus, light corresponding to image data is irradiated on a photosensitive body such as a photosensitive drum, and toner is attracted to a latent image formed thereby. Then, the toner is transferred to a recording material such as paper. The electro-optical device according to the present invention can be applied to a device for irradiating a photosensitive member with light according to image data. That is, the electro-optical device in this case includes a light-emitting element (electro-optical element) that irradiates light to the photoconductor, and a drive circuit that individually drives each light-emitting element. In a more desirable mode, a configuration is employed in which line exposure can be performed according to the width of various recording materials such as A4 size and A3 size. According to the electro-optical device of the present invention, a high-performance and thin printing device or multifunction peripheral can be realized.
[0190]
Further, the present invention can be applied to an electro-optical device using an electro-optical element such as a CCD (Charge Coupled Device) that outputs a current or a voltage according to the irradiation light amount. This electro-optical device is used, for example, as an optical sensor array device (imaging device) in a digital camera. This type of optical sensor array device includes a CCD instead of the
[0191]
In addition, the present invention can be applied to a device including an element other than the electro-optical element. That is, the present invention is also applied to an element driving apparatus including a plurality of driven elements each arranged at a different position in a plane (for example, arranged in a matrix) and a unit circuit for driving each driven element. The invention can be applied. For example, if an element for detecting pressure or static electricity is used as a driven element instead of the electro-optical element of the electro-optical device according to the present invention (for example, the CCD of the above-described optical sensor array), an apparatus for detecting an operation by a user Is realized. This element driving device can be used as an input device such as a touch panel and a thin keyboard in various electronic devices.
[0192]
【The invention's effect】
As described above, according to the present invention, in a circuit for driving a driven element such as an electro-optical element, variation in characteristics of an active element is suppressed.
[Brief description of the drawings]
FIG. 1 is a perspective view illustrating a configuration of an electro-optical device according to an embodiment of the invention.
FIG. 2 is a plan view showing a configuration of an electronic component layer.
FIG. 3 is a diagram showing a correspondence relationship between a pixel driving IC chip and an organic EL element.
FIG. 4 is a block diagram illustrating a configuration of a pixel driving IC chip.
FIG. 5 is a block diagram illustrating a relationship between a scanning IC chip and a pixel driving IC chip.
FIG. 6 is a timing chart for explaining the operation of the scanning IC chip.
FIG. 7 is a circuit diagram illustrating a configuration of a pixel circuit.
FIG. 8 is a timing chart for explaining scanning of a pixel circuit.
FIG. 9 is a block diagram illustrating a configuration of a column data conversion IC chip.
FIG. 10 is a circuit diagram showing a configuration of a reference current supply circuit.
FIG. 11 is a timing chart showing an operation in a set period.
FIG. 12 is a block diagram illustrating a configuration of a D / A conversion circuit.
FIG. 13 is a circuit diagram illustrating a configuration of a D / A conversion unit.
FIG. 14 is a cross-sectional view illustrating a configuration of an electro-optical device obtained by a first manufacturing method.
FIG. 15 is a diagram illustrating a configuration of a pad formation surface of a pixel driving IC chip.
FIG. 16 is a plan view illustrating a configuration of an electro-optical device.
FIG. 17 is a diagram showing a step of forming a base layer and a metal layer in the first manufacturing method.
FIG. 18 is a view showing a step of arranging IC chips in the same method.
FIG. 19 is a view showing a step of forming a filling layer in the same method.
FIG. 20 is a diagram showing a step of forming a first insulating layer in the same method.
FIG. 21 is a view showing a step of forming a first wiring layer in the same method.
FIG. 22 is a view showing a step of forming a second insulating layer in the same method.
FIG. 23 is a view showing a step of forming a metal film and an anode material film in the same method.
FIG. 24 is a view showing a step of forming a second wiring layer and an anode layer in the same method.
FIG. 25 is a view showing a step of forming a third insulating layer in the same method.
FIG. 26 is a view showing a step of forming a resin layer in the same method.
FIG. 27 is a view showing a step of removing a part of the anode layer in the same method.
FIG. 28 is a diagram showing a step of forming a conductive layer and a barrier layer in the same method.
FIG. 29 is a diagram showing a step of forming a conductive layer and a barrier layer in the same method.
FIG. 30 is a view showing a step of forming a bank layer in the same method.
FIG. 31 is a view showing a step of forming an EL layer in the same method.
FIG. 32 is a view showing a step of forming a cathode layer in the same method.
FIG. 33 is a cross-sectional view illustrating a configuration of an electro-optical device obtained by a second manufacturing method.
FIG. 34 is a view showing a step of forming a photo-peeling layer on a substrate in the same method.
FIG. 35 is a view showing a step of forming a metal layer and an adhesive layer in the same method.
FIG. 36 is a view showing a step of arranging the IC chips in the same method.
FIG. 37 is a view showing a step of forming a base layer and a light shielding layer in the same method.
FIG. 38 is a view showing a step of attaching a support substrate in the same method.
FIG. 39 is a view showing a state in which the substrate has been peeled off in the same method.
FIG. 40 is a view showing a step of forming a power supply line in another example of the same method.
FIG. 41 is a cross-sectional view showing a configuration of an electro-optical device obtained by another example of the same method.
FIG. 42 is a cross-sectional view illustrating a configuration of an electro-optical device obtained by a third manufacturing method.
FIG. 43 is a view showing a step of forming a photo-peeling layer in the same method.
FIG. 44 is a view showing a step of forming an insulating layer and a conductive layer in the same method.
FIG. 45 is a view showing a step of forming a second wiring layer and an anode layer in the same method.
FIG. 46 is a view showing a step of forming a second insulating layer in the same method.
FIG. 47 is a view showing a step of forming a first wiring layer in the same method.
FIG. 48 is a diagram showing a step of forming a first insulating layer in the same method.
FIG. 49 is a view showing a step of forming a bump in the same method.
FIG. 50 is a view showing a step of arranging the IC chips in the same method.
FIG. 51 is a view showing a step of attaching a supporting substrate in the same method.
FIG. 52 is a diagram showing a state in which the substrate has been peeled off in the same method.
FIG. 53 is a perspective view illustrating a configuration of a personal computer as an example of an electronic apparatus.
FIG. 54 is a perspective view illustrating a configuration of an electronic book as an example of an electronic apparatus.
[Explanation of symbols]
D: electro-optical device, 1: organic EL layer, 10: organic EL element (electro-optical element, driven element), 13: EL layer, 15: sealing layer, 2: wiring forming layer, 3 ... electronic component layer, 30 ... IC chip, 31 ... control IC chip, 33 ... scanning IC chip (selection circuit), 35 ... column data conversion IC chip (data supply circuit), 351 ... , An enable control circuit (control circuit), 353, a first latch circuit, 353a, an AND gate, 353b, an AND gate, 354, a second latch circuit, 356, a D / A conversion circuit (data signal Output circuit), 356a D / A converter, 358 Reference current supply circuit, C1 Capacitor (holding circuit), 359 AND gate, 37 Pixel driving IC chip (Element driving IC chip) ), 370a .., A first pixel driving IC chip group, 370b... A second pixel driving IC chip group, 371... A pixel decoder (control circuit), 374. 377a... Analog memory section (maintenance circuit), C0... Capacitor (holding circuit), 6... Support substrate, YLk... Scanning control line group, LCak. Local clock signal line, LRS ... local reset signal line, WLi ... word line, HLi ... hold signal line, GCLi ... issue control signal line, TSL ... test signal line, LXD ... data control line, LXECL ... Enable signal line, LXd ... Image data signal line, LXCL ... Clock signal line, LBP ... Reference current control line, LLP ... Latch pulse signal line, Lr ... current supply line.
Claims (8)
当該所定の複数の単位回路のうち1以上の単位回路を順次に選択するとともに当該選択した1以上の単位回路に電気光学素子を駆動するための動作を行なわせる選択制御を行なう制御回路と、を有する素子駆動用ICチップを備え、
前記素子駆動用ICチップが前記電気光学素子に対応して複数マトリクス状に設けられ、
当該複数の素子駆動用ICチップのうち1以上の素子駆動用ICチップを順次選択するとともに当該選択した素子駆動用ICチップの制御回路に前記選択制御を行なわせる選択回路を具備すること
を特徴とする電気光学装置。A plurality of predetermined unit circuits for driving a plurality of predetermined electro-optical elements,
A control circuit for sequentially selecting one or more unit circuits of the plurality of predetermined unit circuits and performing selection control for causing the selected one or more unit circuits to perform an operation for driving the electro-optical element; Device driving IC chip having
A plurality of the element driving IC chips are provided in a matrix corresponding to the electro-optical element;
A selecting circuit for sequentially selecting one or more element driving IC chips from the plurality of element driving IC chips and causing a control circuit of the selected element driving IC chips to perform the selection control. Electro-optical device.
前記制御回路は、前記特定回路によって特定された1以上の単位回路を対象として前記選択制御を行なう
請求項1に記載の電気光学装置。Each of the element driving IC chips has a specific circuit for sequentially specifying one or more unit circuits included in the element driving IC chip,
2. The electro-optical device according to claim 1, wherein the control circuit performs the selection control on one or more unit circuits specified by the specific circuit.
前記各素子駆動用ICチップの前記特定回路は、当該素子駆動用ICチップに含まれる1以上の単位回路を、前記選択回路から供給されるクロック信号に同期して順次に特定する
請求項2に記載の電気光学装置。The selection circuit outputs a clock signal to the selected element driving IC chip,
3. The device according to claim 2, wherein the specifying circuit of each of the element driving IC chips sequentially specifies one or more unit circuits included in the element driving IC chip in synchronization with a clock signal supplied from the selection circuit. An electro-optical device according to claim 1.
電気光学素子を駆動するための駆動電流または駆動電圧に応じた電荷を保持する保持回路と、
前記保持回路によって保持された電荷を維持する維持回路と
を有する請求項1に記載の電気光学装置。Each of the unit circuits,
A holding circuit for holding a charge corresponding to a driving current or a driving voltage for driving the electro-optical element,
The electro-optical device according to claim 1, further comprising: a maintenance circuit configured to maintain the charge held by the holding circuit.
請求項1に記載の電気光学装置。2. The electro-optical device according to claim 1, wherein the control circuit outputs a test signal for inspecting an operation of each of the unit circuits to each of the unit circuits.
所定の複数の電気光学素子を駆動する所定の複数の単位回路と、
当該所定の複数の単位回路のうち1以上の単位回路を順次に選択するとともに当該選択した1以上の単位回路に電気光学素子を駆動するための動作を行なわせる選択制御を行なう制御回路と、を有する素子駆動用ICチップを備え、
前記素子駆動用ICチップが前記複数の電気光学素子に対応してマトリクス状に複数設けられ、
当該複数の素子駆動用ICチップのうち1以上の素子駆動用ICチップを順次選択するとともに当該選択した素子駆動用ICチップの制御回路に前記選択制御を行なわせる選択回路を具備すること
を特徴とする電気光学装置の駆動回路。In a circuit for driving the electro-optical device,
A plurality of predetermined unit circuits for driving a plurality of predetermined electro-optical elements,
A control circuit for sequentially selecting one or more unit circuits of the plurality of predetermined unit circuits and performing selection control for causing the selected one or more unit circuits to perform an operation for driving the electro-optical element; Device driving IC chip having
A plurality of the element driving IC chips are provided in a matrix corresponding to the plurality of electro-optical elements,
A selecting circuit for sequentially selecting one or more element driving IC chips from the plurality of element driving IC chips and causing a control circuit of the selected element driving IC chips to perform the selection control. Drive circuit of the electro-optical device.
当該所定の複数の単位回路のうち1以上の単位回路を順次に選択するとともに当該選択した1以上の単位回路に被駆動素子を駆動するための動作を行なわせる選択制御を行なう制御回路と、を有する素子駆動用ICチップを備え、
前記素子駆動用ICチップが前記複数の被駆動素子に対応してマトリクス状に複数設けられ、
当該複数の素子駆動用ICチップのうち1以上の素子駆動用ICチップを順次選択するとともに当該選択した素子駆動用ICチップの制御回路に前記選択制御を行なわせる選択回路を具備すること
を特徴とする素子駆動装置。A plurality of predetermined unit circuits for driving a plurality of predetermined driven elements;
A control circuit for sequentially selecting one or more unit circuits of the predetermined plurality of unit circuits and performing selection control for causing the selected one or more unit circuits to perform an operation for driving a driven element; Device driving IC chip having
A plurality of the element driving IC chips are provided in a matrix corresponding to the plurality of driven elements,
A selecting circuit for sequentially selecting one or more element driving IC chips among the plurality of element driving IC chips and causing a control circuit of the selected element driving IC chip to perform the selection control. Device driving device.
Priority Applications (10)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003146592A JP3551194B1 (en) | 2002-05-29 | 2003-05-23 | Electro-optical device, its driving circuit, element driving device, and electronic equipment |
US10/445,079 US7183582B2 (en) | 2002-05-29 | 2003-05-27 | Electro-optical device and method of manufacturing the same, element driving device and method of manufacturing the same, element substrate, and electronic apparatus |
TW092114424A TWI230918B (en) | 2002-05-29 | 2003-05-28 | Optoelectronic device and its manufacturing method, device driving apparatus and its manufacturing method, device substrate and electronic machine |
KR1020047004157A KR100633738B1 (en) | 2002-05-29 | 2003-05-29 | Electrooptic device and production method therefor, and electronic equipment |
KR1020067018752A KR100740162B1 (en) | 2002-05-29 | 2003-05-29 | Electrooptic device |
PCT/JP2003/006795 WO2003100753A1 (en) | 2002-05-29 | 2003-05-29 | Electrooptic device and production method therefor, element drive device and production method therefor, element substrate and electronic equipment |
CNB038017261A CN100430784C (en) | 2002-05-29 | 2003-05-29 | Electrooptic device and production method therefor, element drive device and production method therefor, element substrate and electronic equipment |
EP03733185A EP1533779A4 (en) | 2002-05-29 | 2003-05-29 | Electrooptic device and production method therefor, element drive device and production method therefor, element substrate and electronic equipment |
KR1020067008566A KR100690551B1 (en) | 2002-05-29 | 2003-05-29 | Electrooptic device and element drive device |
US11/476,687 US7364928B2 (en) | 2002-05-29 | 2006-06-29 | Electro-optical device and method of manufacturing the same, element driving device and method of manufacturing the same, element substrate, and electronic apparatus |
Applications Claiming Priority (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002156512 | 2002-05-29 | ||
JP2002316083 | 2002-10-30 | ||
JP2003038276 | 2003-02-17 | ||
JP2003042657 | 2003-02-20 | ||
JP2003112791 | 2003-04-17 | ||
JP2003146592A JP3551194B1 (en) | 2002-05-29 | 2003-05-23 | Electro-optical device, its driving circuit, element driving device, and electronic equipment |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003337423A Division JP3876870B2 (en) | 2002-05-29 | 2003-09-29 | ELECTRO-OPTICAL DEVICE, ITS DRIVE CIRCUIT, ELEMENT DRIVE DEVICE, AND ELECTRONIC DEVICE |
Publications (2)
Publication Number | Publication Date |
---|---|
JP3551194B1 true JP3551194B1 (en) | 2004-08-04 |
JP2005003697A JP2005003697A (en) | 2005-01-06 |
Family
ID=32913347
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003146592A Expired - Lifetime JP3551194B1 (en) | 2002-05-29 | 2003-05-23 | Electro-optical device, its driving circuit, element driving device, and electronic equipment |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3551194B1 (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006119618A (en) * | 2004-09-21 | 2006-05-11 | Casio Comput Co Ltd | Display panel, its driving method and its manufacturing method |
JP2008304945A (en) * | 2004-09-21 | 2008-12-18 | Casio Comput Co Ltd | Display panel, its driving method and its manufacturing method |
US8902597B2 (en) | 2010-12-01 | 2014-12-02 | Seiko Epson Corporation | Thin-film transistor forming substrate, semiconductor device, and electric apparatus |
-
2003
- 2003-05-23 JP JP2003146592A patent/JP3551194B1/en not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006119618A (en) * | 2004-09-21 | 2006-05-11 | Casio Comput Co Ltd | Display panel, its driving method and its manufacturing method |
JP2008304945A (en) * | 2004-09-21 | 2008-12-18 | Casio Comput Co Ltd | Display panel, its driving method and its manufacturing method |
US8902597B2 (en) | 2010-12-01 | 2014-12-02 | Seiko Epson Corporation | Thin-film transistor forming substrate, semiconductor device, and electric apparatus |
Also Published As
Publication number | Publication date |
---|---|
JP2005003697A (en) | 2005-01-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100690551B1 (en) | Electrooptic device and element drive device | |
US10468462B2 (en) | Manufacturing method of organic light emitting device, organic light emitting device and electronic apparatus | |
EP3506246B1 (en) | Display apparatus | |
JP2006004907A (en) | Electroluminescent device and electronic device | |
CN108269829B (en) | Display device and method of manufacturing the same | |
US11749188B2 (en) | Display element, display apparatus, and image pickup apparatus | |
JP2003015548A (en) | Method for manufacturing organic el display body, method for arranging semiconductor device, method for manufacturing semiconductor device, method for manufacturing optoelectronic device, optoelectronic device, and electronic equipment | |
JP4461710B2 (en) | Electro-optical device and electronic apparatus | |
JP3551193B1 (en) | Electro-optical device and its manufacturing method, element driving device and its manufacturing method, element substrate, and electronic equipment | |
JP2006091860A (en) | Display device, driving method of the same, and electronic device | |
US11508292B2 (en) | Display device | |
JP3551194B1 (en) | Electro-optical device, its driving circuit, element driving device, and electronic equipment | |
CN100520540C (en) | Optoelectronic device, element driving device and electronic equipment | |
JP3876870B2 (en) | ELECTRO-OPTICAL DEVICE, ITS DRIVE CIRCUIT, ELEMENT DRIVE DEVICE, AND ELECTRONIC DEVICE | |
JP2021015954A (en) | Thin film transistor substrate | |
JP4055688B2 (en) | Manufacturing method of electro-optical device | |
JP2005003698A (en) | Electro-optical apparatus, its driving circuit, element-driving device, and electronic equipment | |
JP2006186324A (en) | Light-emitting device comprising light-emitting element | |
US20240292654A1 (en) | Display Substrate and Display Apparatus | |
US20240276821A1 (en) | Electronic component, display device, photoelectric conversion device, electronic apparatus, illumination device, and moving body | |
JP2024116063A (en) | Electronic components, display devices, photoelectric conversion devices, electronic equipment, lighting devices and mobile objects | |
KR102648973B1 (en) | Display Having Thermoelectric Cooling System | |
JP2024081574A (en) | Light-emitting device, display device, photoelectric conversion device, electronic device, and wearable device | |
KR20240119709A (en) | Light emitting display apparatus | |
US20060289879A1 (en) | Dual-face display apparatus, systems, and methods |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040330 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040412 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 3551194 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080514 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090514 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100514 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110514 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120514 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130514 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140514 Year of fee payment: 10 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |