JP3551193B1 - Electro-optical device and its manufacturing method, element driving device and its manufacturing method, element substrate, and electronic equipment - Google Patents

Electro-optical device and its manufacturing method, element driving device and its manufacturing method, element substrate, and electronic equipment Download PDF

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Abstract

【課題】電気光学素子などの被駆動素子を駆動する回路において能動素子の特性のバラツキを抑制する
【解決手段】電気光学装置Ｄは、素子層１と配線形成層２と電子部品層３とを有する。素子層１は、各々が平面内の異なる位置に配置された複数の有機ＥＬ素子１０を有する。電子部品層３は画素駆動用ＩＣチップ３７を有する。この画素駆動用ＩＣチップ３７は、各々が異なる有機ＥＬ素子１０を駆動するための複数の画素回路３７７を含んでいる。配線形成層２は、素子層１と電子部品層３との間に位置する。この配線形成層２は、画素駆動用ＩＣチップ３７に含まれる各画素回路３７７と当該画素回路３７７に対応する有機ＥＬ素子１０とを接続する配線を有する。
【選択図】 図１Kind Code: A1 An electro-optical device includes an element layer, a wiring forming layer, and an electronic component layer. Have. The element layer 1 has a plurality of organic EL elements 10 each arranged at a different position in a plane. The electronic component layer 3 has a pixel driving IC chip 37. The pixel drive IC chip 37 includes a plurality of pixel circuits 377 for driving different organic EL elements 10. The wiring forming layer 2 is located between the element layer 1 and the electronic component layer 3. The wiring forming layer 2 has a wiring connecting each pixel circuit 377 included in the pixel driving IC chip 37 and the organic EL element 10 corresponding to the pixel circuit 377.
[Selection diagram] Fig. 1

Description

【０００１】
【発明の属する技術分野】
本発明は、複数の被駆動素子を駆動する素子駆動装置およびその製造方法に関し、特に、電気的作用を光学的作用に変換する電気光学素子を被駆動素子として用いた電気光学装置およびその製造方法に関する。また、本発明は、素子駆動装置および電気光学装置に用いて好適な素子基板、ならびに電気光学装置および素子駆動装置を備えた電子機器に関する。
【０００２】
【従来の技術】
携帯電話機やＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）など各種の電子機器の表示装置として、電気的作用を光学的作用に変換する電気光学素子を利用したものが提案されている。この種の表示装置の典型的な例は、電気光学素子として有機ＥＬを用いた有機ＥＬ表示装置や、電気光学素子として液晶を用いた液晶表示装置である。
【０００３】
これらの表示装置は、表示の最小単位となる画素ごとに画素回路を備えている。この画素回路は、電気光学素子に供給される電流または電圧を制御するための回路である。各画素回路は、特許文献１に開示されているように、シリコン基板上に形成された駆動素子を含む。
【０００４】
【特許文献１】
特開平９−１４６４７７号公報（段落００１３および段落００１４）
【０００５】
【発明が解決しようとする課題】
この種の表示装置において表示品位を向上させるためには、画素回路の電気的な特性がすべての画素にわたって均一であることが望ましい。しかしながら、低温ポリシリコンは、その再結晶化に際して特性のバラツキが生じやすく、また、結晶欠陥が発生する場合もある。このため、低温ポリシリコンからなる薄膜トランジスタを用いた表示装置においては、画素回路の電気的な特性をすべての画素にわたって均一化することが極めて困難であった。特に、表示画像の高精細化や大画面化のために画素数が増加すると、各画素回路の特性のバラツキが生じる可能性は更に高くなるから、表示品位の低下の問題はいっそう顕著となる。
【０００６】
本発明は、このような事情に鑑みてなされたものであり、その目的は、電気光学素子などの被駆動素子を駆動する回路において能動素子の特性のバラツキを抑制し、これにより回路の性能や機能、集積度を向上させることにある。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る電気光学装置は、基板と、複数の電気光学素子と、電気光学素子を駆動する複数の単位回路を有し、接続端子が設けられている素子駆動用ＩＣチップと、前記素子駆動用ＩＣチップに含まれる各単位回路と当該単位回路に対応する電気光学素子とを接続する配線を含む配線形成層と、を備え、前記基板上に前記素子駆動用ＩＣチップが、前記接続端子が形成されている面を上にして配置され、前記素子駆動用ＩＣチップの上に前記配線形成層が形成され、前記複数の電気光学素子が前記配線形成層の上に形成されていることを特徴とする。
この構成においては、電気光学素子を駆動するための複数の単位回路がＩＣチップとして配置される。ＩＣチップに含まれる能動素子は、低温ポリシリコンなどからなる薄膜トランジスタと比較して、その特性のバラツキが少ない。したがって、たとえ表示画像の高精細化や大画面化のために画素数が増えたとしても、電気光学素子を駆動するための単位回路の特性にバラツキが生じる可能性は抑えられ、これにより電気光学装置の歩留まりが高められる。しかも、ＩＣチップに含まれる能動素子は低温ポリシリコンなどからなる薄膜トランジスタと比較して低い電圧で駆動されるから、電気光学装置の消費電力の低減が図られる。
【０００８】
なお、本発明における電気光学素子は、電流の供給や電圧の印加といった電気的な作用を、輝度や透過率の変化といった光学的な作用に変換し、または光学的な作用を電気的な作用に変換する。このような電気光学素子の典型的な例は、単位回路から供給される電流に応じた輝度にて発光する有機ＥＬ素子や、単位回路により印加される電圧に応じて配向方向（すなわち光の透過率）が変化する液晶である。もっとも、これ以外の電気光学素子を用いた装置にも本発明は適用され得る。
また、好ましい態様において、複数の電気光学素子の各々は平面内の異なる位置に配置される。例えば、複数の電気光学素子は、行方向および列方向にわたってマトリクス状に配置される。
【０００９】
より好ましい態様において、電子部品層は、各々が複数の単位回路を備える複数の素子駆動用ＩＣチップを有し、配線形成層は、各素子駆動用ＩＣチップに含まれる単位回路の各々と、当該単位回路に対応する電気光学素子とを接続する配線を有する。
【００１０】
さらに好ましい態様において、電子部品層は、複数の素子駆動用ＩＣチップのうち電気光学素子の駆動を実行すべきＩＣチップを選択する選択用ＩＣチップを含む。この構成においては、選択用ＩＣチップは、配線形成層に含まれる配線を介して各素子駆動用ＩＣチップに接続される。したがって、素子駆動用ＩＣチップを選択する回路が薄膜トランジスタによって形成される構成と比較して、素子駆動用ＩＣチップを選択する動作の安定化が図られる。したがって、電気光学装置の歩留まりが高められるとともに、消費電力が低減される。
【００１１】
他の態様において、電子部品層は、電気光学素子に供給すべき電流または印加すべき電圧を指示するデータ信号を各素子駆動用ＩＣチップの単位回路に出力するデータ供給用ＩＣチップを含み、データ供給用ＩＣチップは、配線形成層に含まれる配線を介して各素子駆動用ＩＣチップに接続される。この構成によっても、データ信号を単位回路に出力する回路が薄膜トランジスタによって形成される構成と比較して、素子駆動用ＩＣチップにデータ信号を供給する動作の安定化や高速化が図られる。したがって、電気光学装置の歩留まりが高められるとともに消費電力が低減される。
【００１２】
さらに他の態様において、電子部品層は、複数の素子駆動用ＩＣチップのうち電気光学素子の駆動を実行すべきＩＣチップを選択する選択用ＩＣチップと、各電気光学素子に供給すべき電流または印加すべき電圧を指示するデータ信号を各素子駆動用ＩＣチップの単位回路に出力するデータ供給用ＩＣチップと、選択用ＩＣチップおよびデータ供給用ＩＣチップの動作を制御する制御用ＩＣチップとを含み、選択用ＩＣチップおよびデータ供給用ＩＣチップは配線形成層に含まれる配線を介して各素子駆動用ＩＣチップに接続され、制御用ＩＣチップは配線形成層に含まれる配線を介して選択用ＩＣチップおよびデータ供給用ＩＣチップに接続される。この構成によっても、電気光学装置の歩留まり高められるとともに消費電力が低減される。
【００１３】
本発明の好ましい態様において、複数の素子駆動用ＩＣチップの各々は、その素子駆動用ＩＣチップに含まれる複数の単位回路に対応する複数の電気光学素子と対向する位置に配置される。この構成によれば、素子駆動用ＩＣチップの配置位置とは無関係に電気光学素子の態様が選定され得るから、例えば、同種の素子駆動用ＩＣチップを用いて、配列ピッチが異なる電気光学素子が駆動され得る。
【００１４】
好ましい態様において、本発明に係る電気光学装置は、複数の素子駆動用ＩＣチップからみて配線形成層とは反対側に設けられて光を遮断する遮光層を具備する。この態様によれば、電子部品層からみて配線形成層の反対側から入射する光が遮光層によって遮断される。したがって、光の照射に起因した素子駆動用ＩＣチップの誤動作が防止される。
【００１５】
さらに他の態様において、本発明に係る電気光学装置は、各素子駆動用ＩＣチップの間に充填された充填層を具備する。この構成によれば、電子部品層のうち配線形成層と対向する面が充填層によって平坦化あるは補強される。したがって、配線形成層に含まれる配線の断線や短絡が防止され、良好な特性を有する配線が簡易な工程によって形成される。より好ましい態様において、充填層は、素子駆動用ＩＣチップと熱膨張係数が近似する材料によって形成される。この態様によれば、素子駆動用ＩＣチップと充填層との熱膨張係数の相違に起因した熱応力の発生が抑えられる。さらに、充填層は、放熱性に優れた材料によって形成される。この態様によれば、電気光学装置全体の熱的な均一性が高められるから、熱に起因した不具合の発生が抑えられる。
【００１６】
素子駆動用ＩＣチップが、その素子駆動用ＩＣチップのうち配線形成層と対向する端子形成面に設けられて電気光学素子に接続される第１の接続端子と、端子形成面に設けられて電源線に接続される第２の接続端子とを有する態様のもとでは、望ましくは、第１の接続端子のうち端子形成面と平行な面の面積が、第２の接続端子のうち端子形成面と平行な面の面積の１／６以下とされる。この態様によれば、第２の接続端子にプローブ針を接触させて素子駆動用ＩＣチップの動作が検査される。一方、第１の接続端子は第２の接続端子の面積の１／６以下であるから、すべての接続端子を第１の接続端子と同一のサイズとした場合と比較して、素子駆動用ＩＣチップの端子形成面の面積が低減される。したがって、ひとつの電気光学装置について更に多数の素子駆動用ＩＣチップが配置され得る。なお、具体的には、第２の接続端子の平面形状は縦および横が１００μｍ〜７０μｍ程度の矩形とされ、第１の接続端子の平面形状は縦および横が３０μｍ〜１０μｍ程度の矩形とされる。また、より好ましい態様において、第１の接続端子のうち端子形成面と平行な面の面積は、第２の接続端子のうち端子形成面と平行な面の面積の１／５０以上とされる。
【００１７】
また、本発明に係る電子機器は、上述した各態様に係る電気光学装置を備える。この電子機器においては、電気光学素子を駆動するための単位回路について特性のバラツキが抑えられる。特に、電気光学装置を表示装置として用いた電子機器においては、表示品位が高い水準に維持される。
【００１８】
より好ましくは、電子機器は、発光型の電気光学装置を有する第１の表示部と、非発光型の電気光学装置を有する第２の表示部とを備える。このうち発光型の電気光学装置は、それ自体が光を発する電気光学素子を有する。発光型の電気光学装置の典型的な例は、供給された電流に応じた輝度にて発光する有機ＥＬ素子を電気光学素子として用いた有機ＥＬ表示装置である。一方、非発光型の電気光学装置は、それ自体は発光しない電気光学素子を有する。非発光型の電気光学装置の典型的な例は、印加電圧に応じて透過率が変化する液晶を電気光学素子として用いた液晶表示装置である。この電子機器において、発光型の電気光学装置から出射した光は非発光型の電気光学装置に至って画像表示に供される。したがって、非発光型の電気光学装置による表示の視認性を確保するために照明装置が別途に設けられる必要はない。あるいは、照明装置を設けたとしても、その照明装置による出射光量は低減される。この電子機器の好ましい態様において、第１の表示部と第２の表示部とは、各々の電気光学装置の表示面が特定の角度をなす体勢とされるように相互に移動可能に接続される。この態様によれば、第１の表示部から発せられた光が第２の表示部に効率的に至るように第１の表示部と第２の表示部との相対的な位置関係が調整される。
【００１９】
本発明が適用される装置は、電気光学素子を備えた電気光学装置に限られない。すなわち、複数の被駆動素子を含む各種の装置に本発明が適用され、基板と、複数の被駆動素子と、被駆動素子を駆動する複数の単位回路を有し、接続端子が設けられている素子駆動用ＩＣチップと、前記素子駆動用ＩＣチップに含まれる各単位回路と当該単位回路に対応する被駆動素子とを接続する配線を含む配線形成層と、を備え、前記基板上に前記素子駆動用ＩＣチップが、前記接続端子が形成されている面を上にして配置され、前記素子駆動用ＩＣチップの上に前記配線形成層が形成され、前記複数の被駆動素子が前記配線形成層の上に形成されていることを特徴とする。この素子駆動装置によっても、本発明に係る電気光学装置と同様の効果が得られる。
【００２１】
本発明に係る電気光学装置は、以下に示される第１ないし第３の製造方法によって得られる。
すなわち、第１の製造方法は、各々が電気光学素子を駆動する複数の単位回路を有する素子駆動用ＩＣチップを、接続端子を有する端子形成面が一方の側に向くように配置し、当該素子駆動用ＩＣチップを含む電子部品層を形成する工程と、電子部品層のうち素子駆動用ＩＣチップの接続端子が向けられた面上に、素子駆動用ＩＣチップに含まれる各単位回路と当該単位回路に対応する電気光学素子とを接続する配線を含む配線形成層を形成する工程と、配線形成層からみて電子部品層の反対側に、複数の電気光学素子を含む素子層を形成する工程とを有する。この方法によって得られる電気光学装置によれば、電気光学素子を駆動するための単位回路について特性のバラツキが抑えられる。
【００２２】
また、第２の製造方法は、基板の一方の面上に、前記複数の電気光学装置を駆動する複数の単位回路を有する素子駆動用ＩＣチップを、接続端子を有する端子形成面が前記基板の平坦な面に対向するように配置して、当該素子駆動用ＩＣチップを含む電子部品層を形成する工程と、前記基板を電子部品層から剥離する工程と、前記電子部品層のうち前記基板が剥離された面上に、前記素子駆動用ＩＣチップに含まれる各単位回路と当該単位回路に対応する電気光学素子とを接続するための配線を含む配線形成層を形成する工程と、 前記配線形成層からみて前記電子部品層の反対側に、前記複数の電気光学素子を含む素子層を形成する工程とを有する。
この製造方法によれば、素子駆動用ＩＣチップの端子形成面が基板によって同一面内に揃えられる。換言すれば、電子部品層のうち配線形成面と対向すべき面が平坦化される。したがって、配線形成層の形成が容易になり、配線の断線や短絡が有効に防止される。例えば、配線形成層を構成する配線層の膜厚の均一性が高められ、これらの配線層の形状に関わる誤差が低減される。これにより、電気光学装置の歩留まりが高められる。しかも、素子駆動用ＩＣチップが端子形成面を基板に対向させた状態で配置されるから、その後の工程における接続端子の損傷が回避される。
【００２３】
第２の製造方法の好ましい態様においては、電子部品層を形成する工程に先立って基板の一方の面上に剥離層を形成する工程が実施され、電子部品層を形成する工程においては、剥離層からみて基板の反対側に電子部品層が形成される一方、基板を剥離する工程においては、剥離層を境界として基板が電子部品層から剥離される。この態様によれば、剥離層を介して基板が容易に剥離される。
より好ましい態様においては、剥離層に対して剥離エネルギーが付与されることによって基板が剥離される。具体的には、光などの電磁波の照射や電磁誘導などによって剥離層に剥離エネルギーが付与される。この態様によれば、剥離エネルギーが剥離層に対して確実かつ短時間に付与されるから、電気光学装置の生産性や歩留まりが高められる。また、剥離層が形成される基板として剥離エネルギーを透過させる部材を用いれば、剥離エネルギーが基板を介して剥離層に与えられ得る。
【００２４】
また、第２の製造方法の好ましい態様においては、電子部品層を形成する工程に先立って基板の一方の面上に接着層を形成する工程が実施され、電子部品層を形成する工程においては、素子駆動用ＩＣチップの端子形成面が接着層に接着される。この態様によれば、素子駆動用ＩＣチップが基板上に配置されるときの衝撃や応力が接着層によって緩和されるから、電気光学装置の製造過程において素子駆動用ＩＣチップに不良が発生することが防止される。
なお、この態様のもとで配線形成層の形成に先立って接着層が除去される場合には、接着層は、素子駆動用ＩＣチップの接続端子に影響を与えないガスや液体、または光によって除去され得る材料によって形成されることが望ましい。こうすれば、製造過程における素子駆動用ＩＣチップの接続端子の損傷が回避されるから、接続端子と配線形成層の配線とが確実に導通される。
もっとも、他の態様においては、接着層が除去されることなく配線形成層の下地として用いられる。すなわち、この態様においては、接着層が絶縁材料によって形成される一方、配線形成層を形成する工程において、電子部品層を覆う接着層の面上に配線形成層が形成される。電子部品層の各ＩＣチップと配線形成層の各配線との間に絶縁層を独立して形成する場合には、各ＩＣチップが絶縁層に沈み込んだり、接着剤がＩＣチップの脇からはみ出したりすることによって配線形成層の平坦性が損なわれるおそれがある。本態様によれば、電子部品層を覆う接着層の面上に配線形成層が形成されるから、この問題が解消される。さらに、配線形成層の絶縁層を独立に形成する工程が省略されるから、製造工程の簡素化や製造コストの低減が図られる。
【００２５】
一方、第３の製造方法は、複数の電気光学素子を有する電気光学装置を製造する方法において、前記電気光学素子に対して電流を供給する、または電圧を印加するための電極を基板の一方の面上に形成し、この電極と、前記電気光学素子を駆動する複数の単位回路の各々とを接続するための配線を含む配線形成層を前記電極の上に形成する工程と、 前記電気光学素子を駆動する複数の単位回路を有する素子駆動用ＩＣチップを配置して、該ＩＣチップを含む電子部品層を前記配線形成層の上に形成する工程と、前記基板を前記電極から剥離する工程と、 前記剥離工程の後に、前記配線形成層に対して前記電子部品層の反対側に前記電極と接触する前記電気光学素子を形成して複数の電気光学素子を含む素子層を形成する工程とを有する。
この製造方法においては電極が基板上に形成されるから、電極の表面は配線形成層や電子部品層の影響を受けることなく平坦である。したがって、この電極に接触するように設けられる電気光学素子の特性が均一化される。
【００２６】
第３の製造方法の好ましい態様においては、電子部品層を形成する工程に先立って基板の一方の面上に剥離層を形成する工程が実施され、配線形成層を形成する工程において、剥離層からみて基板の反対側に配線形成層が形成される一方、基板を剥離する工程において、剥離層を境界として基板が配線形成層から剥離される。この態様によれば、剥離層を介して基板が確実かつ容易に剥離される。
【００２７】
第２または第３の製造方法の好ましい態様においては、基板を剥離する工程に先立って電子部品層に支持基板を固定する工程が実施される。この態様によれば、電子部品層が支持基板によって支持されるから、製造過程における取り扱いが容易となる。
【００２８】
さらに、第２または第３の製造方法に係る他の態様においては、配線形成層を形成する工程が、単位回路と電気光学素子とを接続するための配線を形成する工程と、この配線を覆うとともに当該配線の一部に対応して開口する絶縁層を形成する工程と、この絶縁層の開口に電極部を形成する工程とを有する一方、電子部品層を形成する工程において、素子駆動用ＩＣチップの接続端子に設けられた突起電極が電極部に接合される。この態様によれば、素子駆動用ＩＣチップを配線形成層に配置する工程において、接続端子と配線とは確実かつ容易に導通される。
【００２９】
また、上述した第１ないし第３の製造方法に係る好ましい態様において、電子部品層を形成する工程は、各々が複数の単位回路を備える複数の素子駆動用ＩＣチップを配置する工程と、各素子駆動用ＩＣチップの間に充填層を形成する工程とを含む。この態様によれば、各素子駆動用ＩＣチップが充填層によって固定されるから、素子駆動用ＩＣチップを配置する工程においては、各ＩＣチップが基板上にボンディングされることなく単に配置されるだけでも、ＩＣチップが所期の位置からずれることが防止される。したがって、各ＩＣチップの配置が極めて短い時間で行なわれ得る。なお、より好ましい態様において、充填層は、熱膨張係数が各ＩＣチップと近似する材料、または放熱性に優れた材料によって形成される。
【００３０】
また、他の態様において、電子部品層を形成する工程は、複数の素子駆動用ＩＣチップと充填層との間に下地層を形成する工程を含む。この態様によれば、各ＩＣチップと充填層との間に下地層が介在するから、充填層の変形などに起因して電子部品層に応力が生じたとしても、その応力に起因した歪みは下地層によって緩和される。したがって、歪みのない平坦な面上に配線形成層が形成される。また、後述するように導電性材料によって遮光層を設ける場合、下地層は、配線形成層と遮光層とを電気的に絶縁する役割も担う。
【００３１】
さらに他の態様において、電子部品層を形成する工程は、電子部品層からみて配線形成層とは反対側に光を遮断する遮光層を形成する工程を含む。この態様によれば、電子部品層からみて配線形成層の反対側や側面から各ＩＣチップに向かう光が遮光層によって遮断される。したがって、光の照射に起因した素子駆動用ＩＣチップの誤動作が防止される。より望ましい態様において、遮光層は導電性を有する材料によって形成される。この態様によれば、遮光層が接地線として使用され得る。したがって、電源インピーダンスに起因した輝度勾配やクロストークが効果的に低減される。さらに、放熱性の高い材料によって遮光層が形成された態様によれば、電気光学素子による発熱に起因した電気光学素子の特性のバラツキが抑えられる。
【００３２】
また、第１ないし第３の製造方法に係る好ましい態様においては、電子部品層を形成する工程において、各々が複数の端子回路を備える複数の素子駆動用ＩＣチップが、各素子駆動用ＩＣチップに含まれる複数の単位回路に対応する複数の電気光学素子と対向すべき位置に配置される。
【００３３】
上述した第１ないし第３の製造方法は、複数の被駆動素子を備えた素子駆動装
置にも同様に適用され得る。
すなわち、素子駆動装置を得るための第１の製造方法は、複数の被駆動素子を有する素子駆動装置を製造する方法において、被駆動素子を駆動する複数の単位回路を有する素子駆動用ＩＣチップを、接続端子を有する端子形成面が一方の側に向くように配置し、当該素子駆動用ＩＣチップを含む電子部品層を形成する工程と、前記電子部品層のうち前記素子駆動用ＩＣチップの接続端子が向けられた面上に、前記素子駆動用ＩＣチップに含まれる各単位回路と当該単位回路に対応する被駆動素子とを接続する配線を含む配線形成層を形成する工程と、前記配線形成層からみて前記電子部品層の反対側に、前記複数の被駆動素子を含む素子層を形成する工程とを有する。
また、素子駆動装置を得るための第２の製造方法は、基板の一方の面上に、被駆動素子を駆動する複数の単位回路を有する素子駆動用ＩＣチップを、接続端子を有する端子形成面を前記基板の平坦な面に対向するように配置して、当該素子駆動用ＩＣチップを含む電子部品層を形成する工程と、前記基板を電子部品層から剥離する工程と、前記電子部品層のうち前記基板が剥離された面上に、前記素子駆動用ＩＣチップに含まれる各単位回路と当該単位回路に対応する被駆動素子とを接続するための配線を含む配線形成層を形成する工程と、前記配線形成層からみて前記電子部品層の反対側に、前記複数の被駆動素子を含む素子層を形成する工程とを有する。
また、素子駆動装置を得るための第３の製造方法は、被駆動素子に対して電流を供給する、または電圧を印加するための電極を基板の一方の面上に形成し、この電極と、前記被駆動素子を駆動する複数の前記単位回路の各々とを接続するための配線を含む配線形成層を前記電極の上に形成する工程と、前記被駆動素子を駆動する複数の単位回路を有する素子駆動用ＩＣチップを配置して、該ＩＣチップを含む電子部品層を前記配線形成層の上に形成する工程と、前記基板を前記電極から剥離する工程と、前記剥離工程の後に、前記配線形成層に対して前記電子部品層の反対側に前記電極と接触する前記被駆動素子を形成して複数の被駆動素子を含む素子層を形成する工程と、を有する。
【００３４】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態について説明する。以下に示す形態は本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の範囲内で任意に変更可能である。また、以下に示す各図においては、各構成要素を図面上で認識され得る程度の大きさとするため、各構成要素の寸法や比率などを実際のものとは適宜に異ならせてある。
【００３５】
＜Ａ：電気光学装置の構成＞
まず、画像を表示するための装置として本発明に係る電気光学装置を適用した形態を説明する。図１は、本発明の実施形態に係る電気光学装置の構成を示す斜視図である。同図に示されるように、電気光学装置Ｄは、支持基板６と有機ＥＬ層１と配線形成層２と電子部品層３とを有する。この支持基板６は、ガラス、プラスチック、金属、セラミックなどからなる板状またはフィルム状の部材である。電子部品層３は支持基板６の一方の面に設けられている。また、配線形成層２は電子部品層３からみて支持基板６の反対側に設けられ、有機ＥＬ層１は配線形成層２からみて支持基板６とは反対側に設けられている。
【００３６】
有機ＥＬ層１は、多数の有機ＥＬ素子１０を電気光学素子として含んでいる。これらの有機ＥＬ素子１０は、行方向（Ｘ方向）および列方向（Ｙ方向）にわたってマトリクス状に配置されている。各有機ＥＬ素子１０は、電流の供給によって駆動され、これにより発光する素子（被駆動素子）である。各有機ＥＬ素子１０から発せられた光は、図１における上方向（すなわち支持基板６とは反対方向）に出射する。なお、本実施形態においては、列方向にｍ個の有機ＥＬ素子１０が配置され、行方向にｎ個の有機ＥＬ素子１０が配置された場合を想定する。したがって、画素数の合計は「ｍ×ｎ」個である。
【００３７】
電子部品層３は、各有機ＥＬ素子１０を駆動するための多数の電子部品を含む。具体的には、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型またはバイポーラ型のトランジスタを用いた半導体集積回路（ＩＣチップ）や、抵抗またはキャパシタなどの受動素子、ＴＦＴチップ、あるいは板状のペーパー電池といった各種の電子部品が電子部品層３に含まれる。図１に示されるように、本実施形態における電子部品層３は、制御用ＩＣチップ３１と、複数の走査用ＩＣチップ３３と、複数のカラムデータ変換用ＩＣチップ３５と、複数の画素駆動用ＩＣチップ３７とを電子部品として含む。
【００３８】
一方、配線形成層２は、電子部品層３と有機ＥＬ層１との間に位置する。この配線形成層２は多数の配線を含む。具体的には、配線形成層２は、電子部品層３に含まれる電子部品同士を接続するための配線を有する。配線形成層２は、図１に示されるように、複数の走査制御線群ＹＬと複数のデータ線ＤＬとを含む。各走査制御線群ＹＬは、各走査用ＩＣチップ３３と複数の画素駆動用ＩＣチップ３７とを電気的に接続する配線である。一方、各データ線は、各カラムデータ変換用ＩＣチップ３５と複数の画素駆動用ＩＣチップ３７とを電気的に接続する配線である。また、配線形成層２は、電子部品層３に含まれる電子部品と有機ＥＬ層１に含まれる有機ＥＬ素子１０とを接続する配線を含む。例えば、配線形成層２は、ひとつの画素駆動用ＩＣチップ３７と複数の有機ＥＬ素子１０とを電気的に接続する配線（図１においては図示が省略されている）を含む。
【００３９】
次に、図２を参照して、電子部品層３の具体的な構成を説明する。同図に示されるように、複数の画素駆動用ＩＣチップ３７は、行方向（Ｘ方向）および列方向（Ｙ方向）にわたってマトリクス状に配置される。各画素駆動用ＩＣチップ３７は、有機ＥＬ層１に含まれる多数の有機ＥＬ素子１０のうち予め定められた数の有機ＥＬ素子１０ごとに設けられている。画素駆動用ＩＣチップ３７と有機ＥＬ素子１０との対応関係は以下の通りである。
【００４０】
本実施形態においては、有機ＥＬ層１に含まれる合計「ｍ×ｎ」個の有機ＥＬ素子１０を複数のグループ（以下「素子グループ」という）に区分する。具体的には、図３に示されるように、行方向に並ぶｎ個の有機ＥＬ素子１０をｑ個ごとに区分するとともに、列方向に並ぶｍ個の有機ＥＬ素子１０をｐ個ごとに区分して、ひとつの領域に属する「ｐ×ｑ」個の有機ＥＬ素子１０によってひとつの素子グループを構成する。そして、各素子グループごとにひとつの画素駆動用ＩＣチップ３７が割り当てられる。すなわち、図３に示されるように、各画素駆動用ＩＣチップ３７は、ひとつの素子グループに属する「ｐ×ｑ」個の有機ＥＬ素子１０と対向するように配置され、これらの有機ＥＬ素子１０を駆動する役割を担っている。
【００４１】
また、図２に示されるように、複数の走査用ＩＣチップ３３は、支持基板６のひとつまたは２つの縁辺に沿って列方向に並ぶように配置される。各走査用ＩＣチップ３３は、複数の画素駆動用ＩＣチップ３７のうち有機ＥＬ素子１０の駆動を実行すべきＩＣチップを順番に選択するための回路を有する。一方、複数のカラムデータ変換用ＩＣチップ３５は、支持基板６の他の縁辺に沿って行方向に並ぶように配置される。各カラムデータ変換用ＩＣチップ３５は、画像を表すデータ（以下「画像データ」という）Ｘｄに基づいて、各有機ＥＬ素子１０に流れる電流を制御する。画像データＸｄは、各有機ＥＬ素子１０の輝度（階調）を指定するデータである。
【００４２】
一方、制御用ＩＣチップ３１は、複数の走査用ＩＣチップ３３の列と複数のカラムデータ変換用ＩＣチップ３５の行とが交差する部分（すなわち支持基板６の隅部分）に配置される。この制御用ＩＣチップ３１は、各走査用ＩＣチップ３３と各カラムデータ変換用ＩＣチップ３５とを統括的に制御する。具体的には、制御用ＩＣチップ３１は、コンピュータシステムなどの外部装置（図示略）に接続されており、この外部装置から、画像データＸｄや表示動作のタイミングを規定するための制御信号（例えばクロック信号）を受信する。制御用ＩＣチップ３１は表示メモリ３１ａを備えている。この表示メモリ３１ａは、外部装置から供給された画像データＸｄを一時的に記憶するための手段である。
【００４３】
そして、制御用ＩＣチップ３１は、複数の走査用ＩＣチップ３３をひとつずつ選択するための信号（後述するリセット信号ＲＳＥＴ、クロック信号ＹＳＣＬ、およびチップ選択クロック信号ＹＥＣＬ）を、外部装置から供給される制御信号に基づいて生成し、これらの信号を各走査用ＩＣチップ３３に供給する（図５参照）。また、制御用ＩＣチップ３１は、表示メモリ３１ａに記憶された画像データＸｄを各カラムデータ変換用ＩＣチップ３５に供給する（図９参照）。さらに、制御用ＩＣチップ３１は、各画素駆動用ＩＣチップ３７の動作を強制的に停止させるための強制オフ信号Ｄｏｆｆを生成し、この信号を配線形成層２に含まれる配線を介して各画素駆動用ＩＣチップ３７に出力する。
【００４４】
次に、画素駆動用ＩＣチップ３７、走査用ＩＣチップ３３およびカラムデータ変換用ＩＣチップ３５の各々について構成および動作を説明する。なお、以下では、画素駆動用ＩＣチップ３７および走査用ＩＣチップ３３の構成および動作を説明した後に、カラムデータ変換用ＩＣチップ３５の構成および動作を説明する。
【００４５】
［画素駆動用ＩＣチップ３７の構成］
各画素駆動用ＩＣチップ３７は、それに割り当てられた複数の有機ＥＬ素子１０を駆動するための回路を含む。より具体的には、図４に示されるように、各画素駆動用ＩＣチップ３７は、画素デコーダ３７１と画素カウンタ３７４と複数の画素回路３７７とを有する。各画素回路３７７は、ひとつの素子グループに属する複数の有機ＥＬ素子１０の各々と１対１に対応するようにマトリクス状に配置されている。したがって、各画素駆動用ＩＣチップ３７は、合計「ｐ×ｑ」個の画素回路３７７を含む。各画素回路３７７は、ひとつの有機ＥＬ素子１０を駆動するための回路である。したがって、ひとつの画素駆動用ＩＣチップ３７によって、有機ＥＬ層１に含まれる「ｐ×ｑ」個の有機ＥＬ素子１０が駆動される。
【００４６】
図４に示されるように、行方向に並ぶｑ個の画素回路３７７は、１本のワード線ＷＬｉ（ｉは１≦ｉ≦ｍを満たす整数）、１本の保持制御信号線ＨＬｉ、および１本の発光制御信号線ＧＣＬｉを介して相互に接続されている。各ワード線ＷＬｉ、各保持制御信号線ＨＬｉ、および各発光制御信号線ＧＣＬｉの一端は画素デコーダ３７１に接続されている。この構成のもと、行方向に並ぶｑ個の画素回路３７７には、ワード線ＷＬｉを介して選択信号ＸＷｉが、保持信号線ＨＬｉを介して保持制御信号ＸＨｉが、発光制御信号線ＧＣＬｉを介して発光制御信号ＸＧＣｉが、それぞれ画素デコーダ３７１から供給される。一方、また、列方向に並ぶｐ個の画素回路３７７は、１本のデータ線ＤＬｊ（ｊは１≦ｊ≦ｎを満たす整数）を介してカラムデータ変換用ＩＣチップ３５に接続されている。
【００４７】
また、ひとつの画素駆動用ＩＣチップ３７に含まれるすべての画素回路３７７は、共通のテスト信号線ＴＳＬを介して画素デコーダ３７１に接続されている。この構成のもと、各画素回路３７７には、画素デコーダ３７１からテスト信号線ＴＳＬを介してテスト信号ＴＳが同時に供給される。これにより、すべての画素回路３７７について一斉に動作のテストが実行される。
【００４８】
［走査用ＩＣチップ３３の構成］
次に、図５を参照して、走査用ＩＣチップ３３の具体的な構成を説明する。なお、以下では、説明の便宜のために、行方向に並ぶ複数（「ｎ／ｑ」個）の画素駆動用ＩＣチップ３７からなるグループを「画素駆動用ＩＣチップ群」と表記する。
【００４９】
図５に示されるように、本実施形態においては、２つの（すなわち２行分の）画素駆動用ＩＣチップ群ごとにひとつの走査用ＩＣチップ３３が設けられている。各走査用ＩＣチップ３３は、２つの画素駆動用ＩＣチップ群に属する複数（「２ｎ／ｑ」個）の画素駆動用ＩＣチップ３７の動作を制御する。なお、以下では、説明の便宜のために、走査用ＩＣチップ３３の個数を「ｒ（＝ｍ／２ｐ）」と表記する。また、ひとつの走査用ＩＣチップ３３に対応する２つの画素駆動用ＩＣチップ群のうち一方の画素駆動用ＩＣチップ群を「第１の画素駆動用ＩＣチップ群３７０ａ」と表記するとともに、他方の画素駆動用ＩＣチップ群を「第２の画素駆動用ＩＣチップ群３７０ｂ」と表記する。
【００５０】
各走査用ＩＣチップ３３は、配線形成層２に含まれる走査制御線群ＹＬｋ（ｋは１≦ｋ≦ｒを満たす整数）を介して、当該走査用ＩＣチップ３３に割り当てられた２つの画素駆動用ＩＣチップ３７に接続されている。各走査制御線群ＹＬｋは、第１のローカルクロック信号線ＬＣａｋ、第２のローカルクロック信号線ＬＣｂｋ、およびローカルリセット信号線ＬＲＳを含む。より具体的には、各走査用ＩＣチップ３３は、第１のローカルクロック信号線ＬＣａｋを介して、第１の画素駆動用ＩＣチップ群３７０ａに属する複数の画素駆動用ＩＣチップ３７に接続されている。同様に、各走査用ＩＣチップ３３は、第２のローカルクロック信号線ＬＣｂｋを介して、第２の画素駆動用ＩＣチップ群３７０ｂに属する複数の画素駆動用ＩＣチップ３７に接続されている。また、隣り合う２つの走査用ＩＣチップ３３同士は、配線形成層２に含まれる配線によって電気的に接続されている。
【００５１】
ここで、図６は、各画素回路３７７の走査に関わる信号の波形を表すタイミングチャートである。同図に示すリセット信号ＲＳＥＴ、クロック信号ＹＳＣＬおよびチップ選択クロック信号ＹＥＣＬは、制御用ＩＣチップ３１から各走査用ＩＣチップ３３に供給される信号である。このうちリセット信号ＲＳＥＴは、「ｍ×ｎ」個のすべての有機ＥＬ素子１０を走査するために要する期間（以下「データ書込期間」という）の時間長を規定するための信号であり、各データ書込期間の開始時点においてＨレベルに立ち上がる。一方、クロック信号ＹＳＣＬは、ひとつの水平走査期間の時間長に相当する周期を有する信号である。この水平走査期間は、ひとつの行に属するｎ個の画素回路３７７が同時に選択される期間に相当する。また、チップ選択クロック信号ＹＥＣＬは、複数の走査用ＩＣチップ３３のうち実際に画素駆動用ＩＣチップ３７の制御を実行すべき走査用ＩＣチップ３３を選択するための信号である。したがって、チップ選択クロック信号ＹＥＣＬは、ひとつのデータ書込期間において、走査線ＩＣチップの数に相当する「ｒ」回だけＨレベルに立ち上がる。
【００５２】
各走査用ＩＣチップ３３は、このチップ選択クロック信号ＹＥＣＬによって選択されると、第１のローカルクロック信号ＳＣＫａｋおよび第２のローカルクロック信号ＳＣＫｂｋを順次に出力する。第１のローカルクロック信号ＳＣＫａｋおよび第２のローカルクロック信号ＳＣＫｂｋは、各画素駆動用ＩＣチップ群に属する複数の画素回路３７７を各行ごとに選択するためのクロック信号である。
【００５３】
より具体的には、図６に示されるように、第ｋ番目の走査用ＩＣチップ３３は、まず、第１の画素駆動用ＩＣチップ群３７０ａに属する複数の画素駆動用ＩＣチップ３７に対して第１のローカルクロック信号ＳＣＫａｋを出力する。この第１のローカルクロック信号ＳＣＫａｋは、第１の画素駆動用ＩＣチップ群３７０ａにおいて列方向に並ぶ画素回路３７７の数である「ｐ」個の水平走査期間に相当する期間にわたって、クロック信号ＹＳＣＬと同一の周期にてレベル変動する信号である。また、チップ選択クロック信号ＹＥＣＬによって選択された走査用ＩＣチップ３３は、第１のローカルクロック信号ＳＣＫａｋに基づくｐ行分の画素回路３７７の選択が完了すると、第２の画素駆動用ＩＣチップ群３７０ｂに属する複数の画素駆動用ＩＣチップ３７に対して第２のローカルクロック信号ＳＣＫｂｋを出力する。この第２のローカルクロック信号ＳＣＫｂｋは、第２の画素駆動用ＩＣチップ群３７０ｂにおいて列方向に並ぶ画素回路３７７の数である「ｐ」個の水平走査期間に相当する期間にわたって、クロック信号ＹＳＣＬと同一の周期にてレベル変動する信号である。第１のローカルクロック信号ＳＣＫａｋおよび第２のローカルクロック信号ＳＣＫｂｋは、それぞれ第１のローカルクロック信号線ＬＣａｋおよび第２のローカルクロック信号線ＬＣｂｋを介して伝送される。
【００５４】
一方、各走査用ＩＣチップ３３は、第２のローカルクロック信号ＳＣＫｂｋに基づくｐ行分の画素回路３７７の選択が完了すると、図６に示されるように、次段の走査用ＩＣチップ３３に出力されるイネーブル信号ＥＯｋをＨレベルに反転させる。このイネーブル信号ＥＯｋは、走査用ＩＣチップ３３による２行分の画素駆動用ＩＣチップ群の選択が完了したことを次段の走査用ＩＣチップ３３に通知するための信号である。Ｈレベルのイネーブル信号ＥＯｋが供給された第（ｋ＋１）段目の走査用ＩＣチップ３３は、上記と同様の手順により第１のローカルクロック信号ＳＣＫａｋ＋１および第２のローカルクロック信号ＳＣＫｂｋ＋１を出力する。
【００５５】
［画素回路３７７の構成］
次に、図７を参照して、単位回路たる画素回路３７７の電気的な構成を説明する。なお、図７においては、第ｉ行目の第ｊ列目に位置するひとつの画素回路３７７が図示されている。この構成はすべての画素回路３７７に共通する構成である。
【００５６】
画素回路３７７は、複数のＭＯＳトランジスタとひとつのキャパシタＣ０とから構成される。具体的には、画素回路３７７は、一対のスイッチング用トランジスタＱ１ａおよびＱ１ｂと、一対の読み込み用トランジスタＱ２ａおよびＱ２ｂと、キャパシタＣ０と、発行制御用トランジスタＱ３と、テスト用トランジスタＱ８ａおよびＱ８ｂと、アナログメモリ部３７７ａとを有する。このうちトランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂおよびＱ３はｐチャネル型のＭＯＳトランジスタであり、トランジスタＱ８ａおよびＱ８ｂはｎチャネル型のＭＯＳトランジスタである。トランジスタＱ２ｂは、有機ＥＬ素子１０に定電流を供給するための駆動用トランジスタであり、トランジスタＱ３は、この定電流の導通・非導通を制御するためのトランジスタである。
【００５７】
トランジスタＱ１ａは、データ線ＤＬｊとトランジスタＱ１ｂとに接続され、そのゲート端子はワード線ＷＬｉに接続されている。また、トランジスタＱ１ｂは、キャパシタＣ０の一端とトランジスタＱ１ａとに接続され、そのゲート端子はワード線ＷＬｉに接続されている。一方、キャパシタＣ０の他端は電源線Ｌ１に接続されている。この電源線Ｌ１には電源電圧ＶＤＤが印加されている。
【００５８】
トランジスタＱ２ａおよびＱ２ｂはカレントミラー回路を構成する。具体的には、トランジスタＱ２ａおよびＱ２ｂの各々のゲート端子は、キャパシタＣ０の一端に接続されている。また、一方のトランジスタＱ２ａはトランジスタＱ１ａと電源線Ｌ１とに接続されている。したがって、ワード線ＷＬｉに供給される選択信号ＸＷｉがＬレベルに遷移すると、トランジスタＱ１ａおよびＱ１ｂはともにオン状態となる。こうしてトランジスタＱ１ｂがオン状態になると、トランジスタＱ２ｂはゲート端子とドレイン端子とが接続されたダイオードとして機能する。したがって、データ線ＤＬｊのデータ信号Ｄｊに応じた電流が、電源線Ｌ１→トランジスタＱ２ａ→トランジスタＱ１ａ→データ線ＤＬｊという経路で流れ、トランジスタＱ２ａのゲート電圧に応じた電荷がキャパシタＣ０に蓄積される。また、他方のトランジスタＱ２ｂはトランジスタＱ３のソース端子と電源線Ｌ１とに接続されている。トランジスタＱ２ｂは、トランジスタＱ２ａとカレントミラー回路を構成し、キャパシタＣ０に蓄えられた電荷、すなわちトランジスタＱ２ｂのゲート電圧に応じた電流をトランジスタＱ３に流す。
【００５９】
トランジスタＱ３のゲート端子は発光制御信号線ＧＣＬｉに接続されている。また、トランジスタＱ３のドレイン端子は、配線形成層２に含まれる配線を介して有機ＥＬ素子１０に接続されている。この構成のもと、発光制御信号ＸＧＣｉがＬレベルに遷移するとトランジスタＱ３はオン状態となる。このとき、トランジスタＱ２ｂのゲート電圧に応じた駆動電流ＩｅｌがトランジスタＱ２ｂおよびＱ３を介して有機ＥＬ素子１０に供給される。この駆動電流Ｉｅｌの供給によって有機ＥＬ素子１０は発光する。なお、本実施形態においては、トランジスタＱ２ａ、Ｑ２ｂおよびＱ３としてｐ型のトランジスタが用いられているが、これらのトランジスタは、有機ＥＬ素子１０や電源線Ｌ１との接続関係に応じて、適宜にｎ型のトランジスタに変更され得る。
【００６０】
一方、アナログメモリ部３７７ａは、キャパシタＣ０に蓄えられた電荷を一定に維持する回路である。具体的には、アナログメモリ部３７７ａは、トランジスタＱ４ａ、Ｑ４ｂ、Ｑ５、Ｑ６およびＱ７を有する。このうちトランジスタＱ４ａおよびＱ４ｂはｎチャネル型のＭＯＳトランジスタであり、トランジスタＱ５、Ｑ６およびＱ７はｐチャネル型のＭＯＳトランジスタである。トランジスタＱ４ａおよびＱ４ｂはカレントミラー回路を構成する。同様に、トランジスタＱ５およびＱ６はカレントミラー回路を構成する。
【００６１】
トランジスタＱ５は、電源線Ｌ１とトランジスタＱ４ａとに接続されており、そのゲート端子はキャパシタＣ０の一端に接続されている。トランジスタＱ６は、電源線Ｌ１とトランジスタＱ４ｂとに接続されており、そのゲート端子はトランジスタＱ７に接続されている。このトランジスタＱ７は、キャパシタＣ０の一端とトランジスタＱ６とに接続されており、そのゲート端子は保持信号線ＨＬｉに接続されている。したがって、トランジスタＱ７は、保持信号ＸＨｉがＬレベルになるとオン状態となる。
【００６２】
一方、トランジスタＱ４ａは、トランジスタＱ５と接地線とに接続されており、そのゲート端子はトランジスタＱ５に接続されている。また、トランジスタＱ４ｂは、トランジスタＱ６と接地線とに接続されており、そのゲート端子はトランジスタＱ５とトランジスタＱ４ａのゲート端子とに接続されている。
【００６３】
この構成のもと、アナログメモリ部３７７ａは以下のように動作する。すなわち、キャパシタＣ０にデータ信号に応じた電荷が蓄積されると、トランジスタＱ２ｂのゲート電圧に応じた電流がトランジスタＱ５からトランジスタＱ４ａに流れる。ここで、トランジスタＱ４ａとＱ４ｂとは等倍のカレントミラー回路を構成しているから、トランジスタＱ４ａに流れる電流と等しい電流がトランジスタＱ４ｂに流れ、さらにその電流がトランジスタＱ６に流れる。そして、この状態においてトランジスタＱ７がオン状態になると、トランジスタＱ６のゲート電圧がトランジスタＱ７を介してキャパシタＣ０にフィードバックされる。これにより、キャパシタＣ０に蓄えられた電荷が一定に維持されるのである。なお、他の態様においては、アナログメモリ部３７７ａに代えて不揮発性メモリ回路が採用され得る。また、アナログメモリ部３７７ａは、低消費電力化やプログラムのホットスタートなどのためにいったん消灯された表示を速やかに再開させるために有効な回路であるが、本発明に必須のものではない。
【００６４】
次に、画素駆動用ＩＣチップ３７に含まれる画素カウンタ３７４および画素デコーダ３７１について説明する。図４に示される画素カウンタ３７４は、ひとつの画素駆動用ＩＣチップ３７に含まれる各行の画素回路３７７を選択の対象として順番に特定するための手段である。この画素カウンタ３７４には、ローカルリセット信号線ＬＲＳと、第１のローカルクロック信号線ＬＣａｋまたは第２のローカルクロック信号線ＬＣｂｋとが接続されている。
【００６５】
詳述すると、画素カウンタ３７４は、走査用ＩＣチップ３３から供給される第１のローカルクロック信号ＳＣＫａｋまたは第２のローカルクロック信号ＳＣＫｂｋがＨレベルに立ち上がるたびにカウント値を「１」ずつ増加させる。さらに、画素カウンタ３７４は、走査用ＩＣチップ３３から供給されるローカルリセット信号ＲＳがＨレベルに立ち上がるたびにカウント値を「０」にリセットする。したがって、画素カウンタ３７４によるカウント値は、ひとつのデータ書込期間において、「０」から水平走査期間ごとに「１」ずつ増加して「ｐ」までの値をとり得る。画素カウンタ３７４によるカウント値は画素デコーダ３７１に出力される。
【００６６】
この画素デコーダ３７１は、ひとつの画素駆動用ＩＣチップ３７に含まれる各行の画素回路３７７を順番に選択するための手段である。この画素デコーダ３７１には、第１のローカルクロック信号線ＬＣａｋまたは第２のローカルクロック信号線ＬＣｂｋが接続されている。そして、画素デコーダ３７１は、画素カウンタ３７４によるカウント値に対応する行に属する複数の（ｑ個の）画素回路３７７を一斉に選択する。すなわち、画素デコーダ３７１は、選択信号ＸＷｉ、保持制御信号ＸＨｉおよび発光制御信号ＸＧＣｉのレベルを以下に示すように制御する。
【００６７】
図８に示されるように、選択信号ＸＷｉは、データ書込期間におけるひとつの水平走査期間においてＬレベルとなる信号である。すなわち、選択信号ＸＷｉは、データ書込期間のうち第１のローカルクロック信号ＬＣａｋまたは第２のローカルクロック信号ＬＣｂｋの第ｉ番目の立ち上がりとともにＬレベルに反転し、第（ｉ＋１）番目の立ち上がりとともにＨレベルに反転する。したがって、選択信号ＸＷ１、ＸＷ２、…、ＸＷｐは、第１のローカルクロック信号ＬＣａｋまたは第２のローカルクロック信号ＬＣｂｋの立ち上がりに同期して順番にＬレベルに反転する。また、保持制御信号ＸＨｉは、選択信号ＸＷｉがＬレベルに立ち下がってから所定の時間だけ経過したタイミングでＨレベルに反転し、１水平走査期間に相当する期間が経過するとＬレベルに反転する。さらに、発光制御信号ＸＧＣｉは、選択信号ＸＷｉのレベルを反転させた信号である。したがって、発光制御信号ＸＧＣ１、ＸＧＣ２、…、ＸＧＣｐは、第１のローカルクロック信号ＬＣａｋまたは第２のローカルクロック信号ＬＣｂｋの立ち上がりに同期して順番にＨレベルに反転する。
【００６８】
一方、図７に示されるように、トランジスタＱ８ａおよびＱ８ｂのゲート端子はテスト信号線ＴＳＬに接続されている。このうちトランジスタＱ８ａのドレイン端子はトランジスタＱ３のドレイン端子に接続されている。画素回路３７７の動作をテストするモード（テストモード）においては、強制オフ信号Ｄｏｆｆに応じてトランジスタＱ３がオフ状態とされ、テスト信号ＴＳがＨレベルに反転することによってトランジスタＱ８ａがオン状態とされる。これにより、有機ＥＬ素子１０の陽極層はトランジスタＱ８ａを介して接地線に接続される。また、トランジスタＱ８ｂのドレイン端子はデータ線ＤＬに接続されている。また、テストモードにおいてテスト信号ＴＳがＨレベルに反転すると、トランジスタＱ８ｂがオン状態となる。これにより、データ線ＤＬはトランジスタＱ８ｂを介して接地線に接続される。このときトランジスタＱａ１およびＱｂ１がオン状態になると、トランジスタＱ２ａのゲート電圧は強制的に接地電位となる。このテストモードにおいて、選択信号ＸＷｉやデータ信号Ｄｊ、または保持信号ＸＨｉの所定のレベルとすることにより、画素回路３７７のリーク電流やキャパシタＣ０の電位保持性などが検査される。テストモードにおいては、画素カウンタ３７４のカウント値が「ｐ」よりも大きい複数の数値に設定され、これらの数値の各々に割り当てられた内容のテストが実行される。なお、トランジスタＱ８ａおよびＱ８ｂとして、ｐチャネル型のトランジスタも採用され得る。
【００６９】
次に、各画素回路３７７の動作を説明する。ここでは、第ｉ行目の第ｊ列目に位置するひとつの画素回路３７７に特に着目して動作を説明するが、この動作はすべての画素回路３７７に共通するものである。
【００７０】
まず、画素デコーダ３７１から供給される選択信号ＸＷｉが水平走査期間の開始時点においてＬレベルに反転すると、第ｉ行目に属するすべての画素回路３７７のトランジスタＱ１ａおよびＱ１ｂがオン状態になる。この結果、データ信号Ｄｊに応じた電流がトランジスタＱ２ａを流れ、その電流に応じた電荷がキャパシタＣ０に蓄えられる。一方、水平走査期間の開始時点において発光制御信号ＸＧＣｉがＨレベルに反転すると、トランジスタＱ３はオフ状態となる。したがって、キャパシタＣ０の充電中に電流が有機ＥＬ素子１０に流れることはない。また、選択信号ＸＷｉがＬレベルに反転してから所定の時間が経過した時点で保持制御信号ＸＨｉがＨレベルに反転し、トランジスタＱ７がオフ状態となる。
【００７１】
続いて、水平走査期間の終了時点において選択信号ＸＷｉがＨレベルに反転すると、第ｉ行目に属するすべての画素回路３７７のトランジスタＱ１ａおよびＱ１ｂがオフ状態となる。一方、水平走査期間の終了時点において発光制御信号ＸＧＣｉがＬレベルに反転すると、第ｉ行目に属するすべての画素回路３７７のトランジスタＱ３がオン状態になる。これにより、キャパシタＣ０に保持された電圧に応じた駆動電流Ｉｅｌが、トランジスタＱ２ｂおよびＱ３を経由して有機ＥＬ素子１０に供給される。この結果、有機ＥＬ素子１０は駆動電流Ｉｅｌの大きさに応じた輝度にて発光する。
【００７２】
また、水平走査期間の終了時点から所定の時間だけ遅れた時点において保持制御信号ＸＨｉがＬレベルに反転すると、第ｉ行目に属するすべての画素回路３７７のトランジスタＱ７がオン状態になる。したがって、トランジスタＱ２ｂのゲート電圧はアナログメモリ部３７７ａによって一定に維持される。
【００７３】
一方、上述したように、画素デコーダ３７１には制御用ＩＣチップ３１から強制オフ信号Ｄｏｆｆが供給される。この強制オフ信号ＤｏｆｆがＨレベルに反転すると、画素デコーダ３７１は、すべての発光制御信号ＸＧＣ１、ＸＧＣ２、…、ＸＧＣｐをＨレベルに反転させる。これにより、画素駆動用ＩＣチップ３７内のすべての画素回路３７７におけるトランジスタＱ３がオフ状態となる。したがって、すべての有機ＥＬ素子１０は、強制オフ信号Ｄｏｆｆに応じて発光を停止する。
【００７４】
［画素回路３７７の選択動作］
次に、以上に示した構成のもとで実行される画素回路３７７の選択動作について詳述する。
まず、図６に示されるように、制御用ＩＣチップ３１から各走査用ＩＣチップ３３に供給されるリセット信号ＲＳＥＴが所定の期間にわたってＨレベルとされる。各走査用ＩＣチップ３３は、このリセット信号ＲＳＥＴの立ち上がりを契機として、次段の走査用ＩＣチップ３３に供給するイネーブル信号ＥＯｋをＬレベルに設定する。さらに、各走査用ＩＣチップ３３は、第１の画素駆動用ＩＣチップ群３７０ａおよび第２の画素駆動用ＩＣチップ群３７０ｂに供給されるローカルリセット信号ＲＳを所定の期間にわたってＨレベルに反転させる。この結果、各画素駆動用ＩＣチップ群に含まれる画素カウンタ３７４はカウント値を「０」にリセットする。
【００７５】
一方、チップ選択クロック信号ＹＥＣＬがデータ書込期間の最初にＨレベルに反転することにより、第１段目の走査用ＩＣチップ３３が選択される。この走査用ＩＣチップ３３は、制御用ＩＣチップ３１から供給されるクロック信号ＹＳＣＬに基づいて、第１のローカルクロック信号ＳＣＫａ１のクロックパルスを出力する。この第１のローカルクロック信号ＳＣＫａ１は、第１のローカルクロック信号線ＬＣａ１を介して第１の画素駆動用ＩＣチップ群３７０ａに供給される。
【００７６】
また、第１の画素駆動用ＩＣチップ群３７０ａに属する画素回路３７７の画素カウンタ３７４は、第１のローカルクロック信号ＬＣａ１におけるクロックパルスの最初の立ち上がりを契機としてカウント値を「０」から「１」に増加させる。一方、画素デコーダ３７１は、このカウント値「１」に対応する第１行目の画素回路３７７を選択するとともにこれらの画素回路３７７に対応する有機ＥＬ素子１０に対してデータ信号Ｄｊに応じた電流を流すための動作（以下「選択動作」という）を実行する。
【００７７】
すなわち、画素デコーダ３７１は、このカウント値「１」に対応する選択信号ＸＷ１を１水平走査期間にわたってＬレベルに反転させる。この結果、第１行目に属するすべての画素回路３７７のトランジスタＱ１ａおよびＱ２ａがオン状態となる。すなわち、第１行目に属するすべての画素回路３７７が選択される。これにより、データ信号Ｄｊの電流に応じた電荷がキャパシタＣ０に充電される。また、１行分の画素回路３７７が選択されている期間において、画素デコーダ３７１は、保持制御信号ＸＨ１をＨレベルとすることによってトランジスタをオフ状態にするとともに、発光制御信号ＸＧＣ１をＨレベルとすることによってトランジスタＱ３をオフ状態にする。
【００７８】
一方、選択信号をＬレベルに反転させてから１水平走査期間が経過すると、画素デコーダ３７１は、選択信号ＸＷ１をＨレベルに反転させる。これにより、第１行目に属するすべての画素回路３７７において、トランジスタＱ１ａおよびＱ１ｂがオフ状態になる。また、画素デコーダ３７１は、選択信号ＸＷ１の立ち上がりからやや遅れた時点で、保持制御信号ＸＨ１をＬレベルに反転させる。この結果、第１行目に属する画素回路３７７のトランジスタＱ７はオン状態となる。さらに、画素デコーダ３７１は、選択信号ＸＷ１の立ち上がりと同時に発光制御信号ＸＧＣ１をＬレベルに反転させる。この結果、第１行目に属する画素回路３７７のトランジスタＱ３はオン状態となる。
【００７９】
以上の動作により、第１行目に属するすべての画素回路３７７において、キャパシタＣ０に保持された電圧に応じた電流ＩｅｌがトランジスタＱ２ｂのソース・ドレイン間に流れる。したがって、有機ＥＬ素子１０は、データ信号Ｄｊに応じた輝度（階調）にて発光する。
【００８０】
こうして第１行目の画素回路３７７について選択動作が完了すると、画素カウンタ３７４はカウント値を「１」から「２」に増加させる。そして、第２番目の水平走査期間においては、第１の画素駆動用ＩＣチップ群３７０ａに属する第２行目の画素回路３７７を対象として、上記と同様の選択動作が実行される。この後、第１の画素駆動用ＩＣチップ群３７０ａに属する第ｐ行目の画素回路３７７まで同様の選択動作が実行される。すなわち、各水平走査期間の開始時点において画素カウンタ３７４によるカウント値が「１」だけ増加されるたびに、そのカウント値により特定される行の画素回路３７７について選択動作が実行される。より一般的に表記すれば、画素カウンタ３７４によるカウント値が「ｋ」であるとき、第１の画素駆動用ＩＣチップ群３７０ａに属する第ｋ行目の画素回路３７７が選択され、これらの画素回路３７７に対応する有機ＥＬ素子１０がデータ信号Ｄｊに応じた輝度にて発光する。
【００８１】
次に、第１の画素駆動用ＩＣチップ群３７０ａに属するｐ行分のすべての画素回路３７７について選択動作が完了すると、第１段目の走査用ＩＣチップ３３は、クロック信号ＹＳＣＬに基づいて、第２のローカルクロック信号ＳＣＫｂ１のクロックパルスを出力する。この第２のローカルクロック信号ＳＣＫｂ１は、第２のローカルクロック信号線ＬＣｂ１を介して第２の画素駆動用ＩＣチップ群３７０ｂに供給される。そして、第２の画素駆動用ＩＣチップ群３７０ｂに属する各画素駆動用ＩＣチップ３７において、第１の画素駆動用ＩＣチップ群３７０ａについて上述したのと同様の選択動作が繰り返される。すなわち、第２の画素駆動用ＩＣチップ群３７０ｂに属する画素回路３７７の各行が水平走査期間ごとに選択され、これらの画素回路３７７に対応する有機ＥＬ素子１０がデータ信号Ｄｊに応じた輝度にて発光する。
【００８２】
一方、第２の画素駆動用ＩＣチップ群３７０ｂに属する第ｐ行目の画素回路３７７について選択動作が終了すると、第１段目の走査用ＩＣチップ３３は、第２段目の走査用ＩＣチップ３３に供給されるイネーブル信号ＥＯ１をＨレベルに反転させる。これにより、第２段目の走査用ＩＣチップ３３に対応する第１の画素駆動用ＩＣチップ群３７０ａ（第３行目の画素駆動用ＩＣチップ３７）、および第２の画素駆動用ＩＣチップ群３７０ｂ（第４行目の画素駆動用ＩＣチップ３７）を対象として、上述した選択動作が順次に実行される。以後においても同様に、チップ選択クロック信号ＹＥＣＬとイネーブル信号ＥＯとによって走査用ＩＣチップ３３が選択され、この選択された走査用ＩＣチップ３３に対応する第１の画素駆動用ＩＣチップ群３７０ａ、および第２の画素駆動用ＩＣチップ群３７０ｂを対象として同様の選択動作が順次に実行される。より一般的に表記すれば、チップ選択クロック信号ＹＥＣＬとイネーブル信号ＥＯｋ−１によって第ｋ段目の走査用ＩＣチップ３３が選択されると、まず、第１の画素駆動用ＩＣチップ群３７０ａ（第（２ｋ−１）行目の画素駆動用ＩＣチップ群）に属するｐ行分の画素回路３７７について順次に選択動作が実行される。そして、これが完了すると、第ｋ段目の走査用ＩＣチップ３３に対応する第２の画素駆動用ＩＣチップ群３７０ｂ（第（２ｋ）行目の画素駆動用ＩＣチップ群）に属するｐ行分の画素回路３７７について順次に選択動作が実行される。以上の動作の結果、外部装置から供給される画像データＸｄに応じた画像が表示されることとなる。
【００８３】
本実施形態に係る走査用ＩＣチップ３３と画素駆動用ＩＣチップ３７とによれば、以下の効果が得られる。
（１）各画素回路３７７を順次に選択するための画素カウンタ３７４および画素デコーダ３７１が画素駆動用ＩＣチップ３７に設けられ、各画素駆動用ＩＣチップ３７は走査制御線群ＹＬｋを介して走査用ＩＣチップ３３に接続されている。したがって、走査制御線群ＹＬｋが画素回路３７７の各行ごとに設けられる必要はない。この結果、画素回路３７７の各行ごとに走査線が設けられた従来の構成と比較して、走査制御線群ＹＬｋの本数が少なくなり、走査制御線群ＹＬｋが占めるスペースが削減される。一方、走査制御線群ＹＬｋの本数が少なくなるということは、従来の構成と同じスペースにより幅の広い配線が形成され得ることを意味している。この場合には、配線のインピーダンスが低減されるから、たとえ電気光学装置Ｄが多数の画素からなる大画面を有する場合であっても、表示品位が良好で高輝度な表示装置が実現される。また、駆動用ＩＣチップを走査用ＩＣチップ３３に接続するためのパッドの数が少なくなるから、画素駆動用ＩＣチップ３７の大きさが低減される。
（２）テスト信号ＴＳによって各画素回路３７７のテストが実行されるから、画素駆動用ＩＣチップ３７のうち有機ＥＬ素子１０に接続されるパッド（接続端子）を小さくすることができる。すなわち、画素駆動用ＩＣチップ３７のパッドにプローブ針を機械的に接触させて画素回路３７７のテストを行なう場合には、画素駆動用ＩＣチップ３７のパッドをそのプローブ針の接触に十分な大きさとする必要がある。これに対し、本実施形態によれば、テスト信号ＴＳの供給によって画素回路３７７がテストされるから、画素駆動用ＩＣチップ３７のうち有機ＥＬ素子１０に接続されるべきパッドにはプローブ針を接触させる必要はない。したがって、画素駆動用ＩＣチップ３７のパッドをプローブ針の接触に必要な大きさよりも十分に小さくすることができる。これにより画素駆動用ＩＣチップ３７のサイズが縮小され、しかも走査用ＩＣチップ３３と各画素駆動用ＩＣチップ３７とを接続するための配線数が削減されるので、さらなる高解像度が実現される。
【００８４】
なお、図５においては、ひとつの走査用ＩＣチップ３３が２行分の画素駆動用ＩＣチップ３７の制御を担う構成を例示したが、ひとつの走査用ＩＣチップ３３に割り当てられる画素駆動用ＩＣチップ３７の数はこれに限られない。
【００８５】
［カラムデータ変換用ＩＣチップ３５の構成］
次に、各カラムデータ変換用ＩＣチップ３５の構成を説明する。図２に示されるように、本実施形態においては、複数列（ここでは合計「ｓ」列とする）の画素駆動用ＩＣチップ３７ごとにひとつのカラムデータ変換用ＩＣチップ３５が設けられている。各カラムデータ変換用ＩＣチップ３５は、これらの画素駆動用ＩＣチップ３７に含まれる画素回路３７７に対し、データ線ＤＬｊを介してデータ信号Ｄｊを供給する。
【００８６】
図９に示されるように、各カラムデータ変換用ＩＣチップ３５は、イネーブル制御回路３５１、第１のラッチ回路３５３、第２のラッチ回路３５４、Ｄ／Ａ変換回路３５６および基準電流供給回路３５８を有する。なお、図９においては、第１段目のカラムデータ変換用ＩＣチップ３５の構成のみが詳細に図示されているが、第２段目以降のカラムデータ変換用ＩＣチップ３５も同じ構成である。
【００８７】
各カラムデータ変換用ＩＣチップ３５は、データ制御線ＬＸＤを介して制御用ＩＣチップ３１に接続される。このデータ制御線ＬＸＤは、イネーブル信号線ＬＸＥＣＬ、画像データ信号線ＬＸｄ、クロック信号線ＬＸＣＬ、基準電流制御線ＬＢＰ、およびラッチパルス信号線ＬＬＰを含む。
【００８８】
このうちイネーブル信号線ＬＸＥＣＬは、制御用ＩＣチップ３１から第１段目のカラムデータ変換用ＩＣチップ３５のイネーブル制御回路３５１に対してイネーブル制御信号ＸＥＣＬを供給するための配線である。イネーブル制御回路３５１は、イネーブル制御信号ＸＥＣＬに基づいてイネーブル信号ＥＮを生成する。このイネーブル信号ＥＮは、第１のラッチ回路３５３および基準電流供給回路３５８の動作の許可または不許可を示す。イネーブル制御回路３５１によって生成されたイネーブル信号ＥＮは、ＡＮＤゲート３５３ａ、３５３ｂおよび３５９の入力端子に出力される。
【００８９】
各カラムデータ変換用ＩＣチップ３５のイネーブル制御回路３５１は、次段のカラムデータ変換用ＩＣチップ３５のイネーブル制御回路３５１に対してカスケード接続されている。この構成のもと、第２段目以降のカラムデータ変換用ＩＣチップ３５のイネーブル制御回路３５１は、それぞれ前段のカラムデータ変換用ＩＣチップ３５のイネーブル制御回路３５１からイネーブル信号ＥＮを受信し、この信号に基づいてイネーブル信号ＥＮを生成する。
【００９０】
第１のラッチ回路３５３には、ＡＮＤゲート３５３ａの出力端子とＡＮＤゲート３５３ｂの出力端子とが接続されている。このうちＡＮＤゲート３５３ａの入力端子には、制御用ＩＣチップ３１から画像データ信号線ＬＸｄを介して画像データＸｄが入力される。すなわち、ＡＮＤゲート３５３ａは、イネーブル信号ＥＮと画像データＸｄとの論理積を第１のラッチ回路３５３に出力する。換言すれば、イネーブル信号ＥＮがＨレベルである期間に限って、制御用ＩＣチップ３１から出力された画像データＸｄがＡＮＤゲート３５３ａを介して第１のラッチ回路３５３に供給される。一方、ＡＮＤゲート３５３ｂの入力端子には、制御用ＩＣチップ３１からクロック信号線ＬＸＣＬを介してクロック信号ＸＣＬが入力される。すなわち、ＡＮＤゲート３５３ｂは、イネーブル信号ＥＮとクロック信号ＸＣＬとの論理積を第１のラッチ回路３５３に出力する。換言すれば、イネーブル信号ＥＮがＨレベルである期間に限って、制御用ＩＣチップ３１から出力されたクロック信号ＸＣＬがＡＮＤゲート３５３ｂを介して第１のラッチ回路３５３に供給される。クロック信号ＸＣＬはいわゆるドットクロックである。以上の構成のもと、第１のラッチ回路３５３は、イネーブル信号ＥＮがＨレベルである期間において、画像データＸｄをクロック信ＸＣＬに同期して順次に保持する。一方、イネーブル信号ＥＮは、「ｓ」個の画素回路３７７に対する画像データＸｄが第１のラッチ回路３５３に取り込まれた時点でＬレベルに反転する。したがって、第１のラッチ回路３５３には、「ｓ」個の画素回路３７７に対する画像データＸｄが取り込まれることとなる。
【００９１】
第１のラッチ回路３５３の出力端子は第２のラッチ回路３５４の入力端子に接続されている。一方、第２のラッチ回路３５４の出力端子はＤ／Ａ変換回路３５６の入力端子に接続されている。また、第２のラッチ回路３５４には、制御用ＩＣチップ３１からラッチパルス信号線ＬＬＰを介してラッチパルス信号ＬＰが入力される。ラッチパルス信号ＬＰは、水平走査期間の開始時点においてＨレベルに反転する信号である。第２のラッチ回路３５４は、第１のラッチ回路３５３に保持された「ｓ」個の画素回路３７７の画像データＸｄをラッチパルス信号ＬＰの立ち上がりにおいて一斉に取り込み、この取り込んだ画像データＸｄをＤ／Ａ変換回路３５６に出力する。すなわち、第１のラッチ回路３５３と第２のラッチ回路３５４とによって、シリアル／パラレル変換が実行される。
【００９２】
Ｄ／Ａ変換回路３５６は、第２のラッチ回路３５４から出力された画像データに応じた電流を、「ｓ」本のデータ線に対してデータ信号Ｄｊとして出力する回路である。すなわち、Ｄ／Ａ変換回路３５６は、第２のラッチ回路３５４から出力される画像データＸｄをアナログ信号たるデータ信号Ｄｊに変換し、このデータ信号Ｄｊをデータ線ＤＬｊに出力する。本実施形態におけるＤ／Ａ変換回路３５６は、基準電流供給回路３５８から供給される基準電流Ｉｒに基づいて、画像データＸｄをデータ信号Ｄｊに変換する。
【００９３】
この基準電流供給回路３５８には、図９に示されるように、ＡＮＤゲート３５９の出力端子が接続されている。このＡＮＤゲート３５９の入力端子には、制御用ＩＣチップ３１から基準電流制御線ＬＢＰを介して基準電流書込信号ＢＰが入力される。ＡＮＤゲート３５９は、イネーブル信号ＥＮと基準電流書込信号ＢＰとの論理積を演算し、その結果を制御パルス信号ＣＰとして出力する。換言すると、イネーブル信号ＥＮがＨレベルである期間に限って、制御用ＩＣチップ３１から出力された基準電流書込信号ＢＰがＡＮＤゲート３５９を介して制御パルス信号ＣＰとして基準電流供給回路３５８に供給される。この基準電流書込信号ＢＰは、基準電流供給回路３５８に対して基準電流Ｉｒの生成を指示するための信号である。なお、本実施形態においては、第１のラッチ回路３５３による画像データＸｄの取り込み動作の許否と、基準電流供給回路３５８による基準電流Ｉｒの生成動作の許否とが共通のイネーブル信号ＥＮによって制御される。しかしながら、これらの動作の許否が別個の信号によって制御される構成も採用され得る。
【００９４】
次に、図１０は、各カラムデータ変換用ＩＣチップ３５における基準電流供給回路３５８の構成を示す図である。なお、同図においては第１段目および第２段目のカラムデータ変換用ＩＣチップ３５に含まれる基準電流供給回路３５８のみが図示されているが、他のカラムデータ変換用ＩＣチップ３５の基準電流供給回路３５８も同じ構成である。また、以下では、第１段目のカラムデータ変換用ＩＣチップ３５に含まれる基準電流供給回路３５８を単に「第１段目の基準電流供給回路３５８」と表記し、第２段目以降の複数のカラムデータ変換用ＩＣチップ３５に含まれる基準電流供給回路３５８の各々を単に「第２段目以降の基準電流供給回路３５８」と表記する。
【００９５】
図１０に示されるように、各基準電流供給回路３５８は、定電流源３５８１、キャパシタＣ１、および第１〜第４のスイッチ手段ＳＷ１〜ＳＷ４を有する。また、各基準電流供給回路３５８は、トランジスタＴｓｗ、Ｔ１、Ｔ２、Ｔ３、Ｔｍを有する。このうちトランジスタＴｓｗ、Ｔ１、Ｔ２、Ｔｍは、それぞれｎチャネル型のＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。一方、トランジスタＴ３はｐチャネル型のＦＥＴである。
【００９６】
第２段目以降の基準電流供給回路３５８の構成は、第１段目の基準電流供給回路３５８の構成と同じである。ただし、第２段目以降の基準電流供給回路３５８と第１段目の基準電流供給回路３５８とでは、第４のスイッチ手段ＳＷ４の接続状態が異なっている。すなわち、第１段目の基準電流供給回路３５８においては、トランジスタＴｓｗのゲート端子と第４のスイッチ手段ＳＷ４とに高位側の電源電位（ＶＤＤ）が印加される。したがって、第１段目の基準電流供給回路３５８においては、トランジスタＴｓｗは常にオン状態となる一方、トランジスタＴｍのドレイン端子と第１のスイッチ手段ＳＷ１の一端とは第４のスイッチ手段ＳＷ４を介して常に接続されている。これに対し、第２段目以降の基準電流供給回路３５８においては、トランジスタＴｓｗのゲート端子と第４のスイッチ手段ＳＷ４とに低位側の電源電位（接地電位）が印加されている。したがって、第２段目以降の基準電流供給回路３５８においては、トランジスタＴｓｗは常にオフ状態となる一方、トランジスタＴｍのドレイン端子と第１のスイッチ手段の一端とは常に切断されている。したがって、第２段目以降の基準電流供給回路３５８において、定電流源３５８１、トランジスタＴ１およびトランジスタＴｍは動作に関与しない。
【００９７】
定電流源３５８１は、一定の電流Ｉｏを生成し、その定電流ＩｏをトランジスタＴｓｗのドレイン端子に供給する。このトランジスタＴｓｗのソース端子は、トランジスタＴ１のドレイン端子に接続されている。トランジスタＴ１はダイオード接続されており、そのソース端子は接地されている。また、トランジスタＴ１のゲート端子はトランジスタＴｍのゲート端子に接続されている。したがって、トランジスタＴ１とトランジスタＴｍとはカレントミラー回路を構成する。すなわち、トランジスタＴｍには、トランジスタＴ１を流れる定電流Ｉｏに応じた参照電流Ｉｒｅｆが流れる。トランジスタＴｍのソース端子は接地されている。
【００９８】
トランジスタＴｍのドレイン端子は、第４のスイッチ手段ＳＷ４を介して第１のスイッチ手段ＳＷ１の一端に接続されている。第１のスイッチ手段ＳＷ１の他端は、第２のスイッチ手段ＳＷ２の一端とトランジスタＴ３のドレイン端子とに接続されている。この第２のスイッチ手段ＳＷ２の他端は、トランジスタＴ３のゲート端子に接続されている。キャパシタＣ１の一端はトランジスタＴ３のゲート端子に接続されている。キャパシタＣ１の他端とトランジスタＴ３のソース端子とは電源線に接続されている。
【００９９】
一方、トランジスタＴ３のドレイン端子は、第３のスイッチ手段ＳＷ３の一端に接続されている。第３のスイッチ手段ＳＷ３の他端は、トランジスタＴ２のドレイン端子に接続されている。トランジスタＴ２のソース端子は接地されている。
【０１００】
また、第１のスイッチ手段ＳＷ１および第２のスイッチ手段ＳＷ２は、制御パルス信号ＣＰ（ＣＰ１、ＣＰ２、…）に応じてオン状態およびオフ状態のいずれかに切り換えられる。より具体的には、第１および第２のスイッチ手段ＳＷ１、ＳＷ２の各々は、制御パルス信号ＣＰがＨレベルのときにオン状態となり、制御パルス信号ＣＰがＬレベルのときにオフ状態となる。
【０１０１】
また、第３のスイッチ手段ＳＷ３は、制御反転パルス信号ＣＳＷ（ＣＳＷ１、ＣＳＷ２、…）に応じてオン状態およびオフ状態のいずれかに切り換えられる。この制御反転パルス信号ＣＳＷは、制御パルス信号ＣＰのレベルを反転させたうえで遅延させた信号である。すなわち、遅延回路３５８６とＮＯＲゲート３５８５とからなるゲート回路に対して制御パルス信号ＣＰが入力され、この出力信号が制御反転パルス信号ＣＳＷとして第３のスイッチ手段ＳＷ３に供給される。より具体的には、図１１に示されるように、制御パルス信号ＣＰがＨレベルのとき制御反転パルス信号ＣＳＷはＬレベルとなる。このとき、第３のスイッチ手段ＳＷ３はオフ状態となる。一方、制御パルス信号ＣＰがＬレベルに反転してから僅かに遅れた時点で制御反転パルス信号ＣＳＷはＨレベルとなる。このとき、第３のスイッチ手段ＳＷ３はオン状態となる。
【０１０２】
以上に示された構成のもと、イネーブル信号ＥＮおよび基準電流書込信号ＢＰがともにＨレベルになると、制御パルス信号ＣＰはＨレベルとなり、第１および第２のスイッチ手段ＳＷ１、ＳＷ２がともにオン状態となる。このとき、第１段目の電流供給回路３５８においては、定電流源３５８１によって生成された定電流Ｉｏに比例した大きさの電流がトランジスタＴｍ、第１および第２のスイッチ手段ＳＷ１、ＳＷ２を流れ、その電流に応じた電荷がキャパシタＣ１に蓄えられる。一方、第３のスイッチ手段ＳＷ３はオフ状態となっているから、第２のトランジスタＴ２に電流は流れない。
【０１０３】
次に、制御パルス信号ＣＰがＬレベルに反転すると、第１および第２のスイッチ手段ＳＷ１、ＳＷ２がオフ状態となり、第３のスイッチ手段ＳＷ３がオン状態となる。この結果、トランジスタＴ３には、キャパシタＣ１に蓄えられた電荷、すなわちトランジスタＴ３のゲート電圧に応じた基準電流Ｉｒ１が流れる。この基準電流Ｉｒ１はトランジスタＴ２に供給される。
【０１０４】
一方、第１段目の基準電流供給回路３５８における第１のスイッチ手段ＳＷ１の一端は、基準電流供給線Ｌｒを介して、第２段目以降のすべての基準電流供給回路３５８における第４のスイッチ手段ＳＷ４の一端に接続されている。したがって、第１段目の基準電流供給回路３５８において第１および第２のスイッチ手段ＳＷ１、ＳＷ２がオフ状態になると、第２段目以降のすべての基準電流供給回路３５８に対し、参照電流Ｉｒｅｆが基準電流供給線Ｌｒを介して供給される。そして、この基準電流供給線Ｌｒを介して供給された参照電流Ｉｒｅｆに応じた電荷が、第２段目以降の各基準電流供給回路３５８のキャパシタＣ１に蓄えられることとなる。
【０１０５】
このように、本実施形態においては、ひとつのカラムデータ変換用ＩＣチップ３５の定電流源３５８１から出力された定電流Ｉｏに比例した参照電流Ｉｒｅｆが、他のカラムデータ変換用ＩＣチップ３５の基準電流供給回路３５８に供給される。したがって、すべてのカラムデータ変換用ＩＣチップ３５において用いられる基準電流Ｉｒの大きさは等しくなる。なお、図１０に示したキャパシタＣ１に代えて、基準電流Ｉｒを保持する機能を備えた他の手段（例えばキャパシタＣ１と等価な機能を備えた不揮発性メモリ）も採用され得る。
【０１０６】
次に、図１２および図１３を参照して、Ｄ／Ａ変換回路３５６の具体的な構成を説明する。なお、図１２においては第１段目のカラムデータ変換用ＩＣチップ３５のＤ／Ａ変換回路３５６が図示されているが、その他のカラムデータ変換用ＩＣチップ３５のＤ／Ａ変換回路３５６も同様の構成である。
【０１０７】
図１２に示されるように、各カラムデータ変換用ＩＣチップ３５のＤ／Ａ変換回路３５６は、そのカラムデータ変換用ＩＣチップ３５に割り当てられたデータ線の本数に相当する「ｓ」個のＤ／Ａ変換部３５６ａを有する。基準電流供給回路３５８から出力された電流Ｉｒ１は、これら「ｓ」個のＤ／Ａ変換部３５６ａの各々に供給される。各Ｄ／Ａ変換部３５６ａは、ひとつの画素回路３７７に対応する画像データＸｄを第２のラッチ回路３５４から受信する。そして、各Ｄ／Ａ変換部３５６ａは、その画像データを電流Ｉｒ１に基づいてデータ信号Ｄｊに変換し、得られたデータ信号Ｄｊをデータ線ＸＬｊに出力する。なお、本実施形態においては、画像データＸｄは６ビットのデータである。
【０１０８】
次に、図１３は、各Ｄ／Ａ変換部３５６ａの構成を示す図である。同図に示されるように、Ｄ／Ａ変換部３５６ａは、６個のトランジスタＴｒｃ１〜Ｔｒｃ６と、６個のトランジスタＴｓ１〜Ｔｓ６とを有する。
【０１０９】
トランジスタＴｒｃ１〜Ｔｒｃ６のゲート端子は、基準電流供給回路３５８におけるトランジスタＴ２のゲート端子に接続されている。したがって、トランジスタＴｒｃ１〜Ｔｒｃ６の各々は、トランジスタＴ２とともにカレントミラー回路を構成する。この構成により、トランジスタＴｒｃ１〜Ｔｒｃ６は、それぞれ所定の電流値を出力する定電流源として機能する。本実施形態においては、トランジスタＴｒｃ１〜Ｔｒｃ６の出力電流比（Ｉａ：Ｉｂ：Ｉｃ：Ｉｄ：Ｉｅ：Ｉｆ）が１：２：４：８：１６：３２となるように、各トランジスタＴｒｃ１〜Ｔｒｃ６のサイズが選定されている。
【０１１０】
トランジスタＴｓ１〜Ｔｓ６のドレイン端子は、それぞれトランジスタＴｒｃ１〜Ｔｒｃ６に接続されている。また、トランジスタＴｓ１〜Ｔｓ６のソース端子は１本のデータ線ＸＬｊに接続されている。一方、第２のラッチ回路３５４から出力された画像データＸｄの各ビットは、トランジスタＴｓ１〜Ｔｓ６にそれぞれ供給される。具体的には、画像データＸｄの最下位ビットはトランジスタＴｓ１に供給され、画像データＸｄの最上位ビットはトランジスタＴｓ６に供給されるといった具合である。この構成により、トランジスタＴｓ１〜Ｔｓ６は、第２のラッチ回路３５４から供給される画像データの各ビットに応じてオン状態またはオフ状態のいずれかに切り換えられる。
【０１１１】
以上の構成のもと、トランジスタＴｒｃ１〜Ｔｒｃ６から出力された電流は、トランジスタＴｓ１〜Ｔｓ６の状態に応じて選択的にデータ線ＸＬｊに供給される。この結果、画像データＸｄの内容に応じた電流がデータ信号Ｄｊとしてデータ線ＸＬｊに流される。上述した各トランジスタＴｒｃ１〜Ｔｒｃ６の出力電流比から明らかなように、データ信号Ｄｊの電流値は６４種類の値を採り得る。したがって、有機ＥＬ素子１０の輝度は、６ビットの画像データＸｄに応じて６４階調に制御される。
【０１１２】
［カラムデータ変換用ＩＣチップ３５の動作］
次に、以上に示した構成のもとで実行されるデータ信号Ｄｊの供給動作について詳述する。上述したように、各画素回路３７７はひとつのデータ書込期間にわたって順次に選択される。そして、カラムデータ変換用ＩＣチップ３５から各画素回路３７７に対するデータ信号Ｄｊの供給は、画素回路３７７の走査に同期するようにひとつのフレーム（垂直走査期間）にわたって順次に実行される。また、本実施形態においては、図１１に示されるように、各基準電流供給回路３５８におけるキャパシタＣ１の充電が各データ書込期間の間の期間、すなわち各フレームの一部分の期間（以下「設定期間」という）において順次に実行される。なお、画像の表示は、画素回路３７７にデータ信号を供給する期間以外の期間において行なわれる。すなわち、画像の表示は、設定期間およびデータ書込期間のいずれにおいても行なわれることがある。
【０１１３】
まず、設定期間が始まると、第１段目のカラムデータ変換用ＩＣチップ３５に供給される基準電流書込信号ＢＰと、イネーブル制御回路３５１によって生成されるイネーブル信号ＥＮとがともにＨレベルに反転する。これにより制御パルス信号ＣＰ１がＨレベルに遷移すると、第１段目の基準電流供給回路３５８における第１および第２のスイッチ手段ＳＷ１、ＳＷ２がオン状態となる。一方、図１１に示されるように、制御パルス信号ＣＰ１のレベル反転に伴なって、制御反転パルス信号ＣＳＷ１がＬレベルに反転する。したがって、第１段目の基準電流供給回路３５８における第３のスイッチ手段ＳＷ３がオフ状態となる。この結果、定電流源３５８１から供給される定電流Ｉｏに応じた電荷が、第１段目の基準電流供給回路３５８のキャパシタＣ１に蓄えられる。
【０１１４】
次に、図１１に示されるように、制御パルス信号ＣＰ１がＬレベルに反転する。これにより、第１段目の基準電流供給回路３５８における第１および第２のスイッチ手段ＳＷ１、ＳＷ２がオフ状態となる。また、このとき、制御反転パルス信号ＣＳＷ１がＨレベルに反転する。したがって、第１段目の基準電流供給回路３５８における第３のスイッチ手段がオン状態となる。この結果、第１段目の基準電流供給回路３５８におけるキャパシタＣ１の充電が終了する。
【０１１５】
続いて、第２段目のカラムデータ変換用ＩＣチップ３５に供給される基準電流書込信号ＢＰと、そのカラムデータ変換用ＩＣチップ３５のイネーブル制御回路３５１によって生成されるイネーブル信号ＥＮとがともにＨレベルに反転する。これにより制御パルス信号ＣＰ２がＨレベルに反転すると、第２段目の基準電流供給回路３５８における第１および第２のスイッチ手段ＳＷ１、ＳＷ２がオン状態となる。また、このとき制御反転パルス信号ＣＳＷ２がＬレベルに反転し、第２段目の基準電流供給回路３５８における第３のスイッチ手段がオフ状態となる。この結果、第１段目のカラムデータ変換用ＩＣチップ３５における定電流Ｉｏに応じた参照電流Ｉｒｅｆが基準電流供給線Ｌｒを介して第２段目のカラムデータ変換用ＩＣチップ３５に供給される。そして、この参照電流Ｉｒｅｆに応じた電荷が第２段目のカラムデータ変換用ＩＣチップ３５のキャパシタＣ１に充電される。
【０１１６】
次に、図１１に示されるように、制御パルス信号ＣＰ２がＬレベルに反転し、制御反転パルス信号ＣＳＷ２がＨレベルに反転する。これにより、第２段目の基準電流供給回路３５８における第１および第２のスイッチ手段ＳＷ１、ＳＷ２がオフ状態となり、第３のスイッチ手段ＳＷ３がオン状態となる。この結果、第２段目の基準電流供給回路３５８におけるキャパシタＣ１の充電が終了する。
【０１１７】
その後、他のカラムデータ変換用ＩＣチップ３５においても同様の動作が実行される。この結果、設定期間の終了時点においては、第１段目の基準電流供給回路３５８から供給される参照電流Ｉｒｅｆに応じた電荷が、第２段目以降のすべての基準電流供給回路３５８のキャパシタＣ１に蓄えられる。すなわち、第１段目の基準電流供給回路３５８から供給される参照電流Ｉｒｅｆが、時分割で各基準電流供給回路３５８のキャパシタＣ１に対して順次にコピーされる。なお、本実施形態においてはフレームごとに１回の設定期間が設けられた場合を例示したが、複数のフレームごとに１回の設定期間を設けた構成も採用され得る。あるいは、Ｄ／Ａ変換回路３５６がデータ信号Ｄｊを出力する合間の期間（線順次走査の帰線相当期間）に各基準電流供給回路３５８のキャパシタＣ１が充電される構成も採用され得る。すなわち、１回の設定期間は、複数のフレームに分散して設けられてもよいし、１フレーム期間内に分散して設けられてもよいが、設定期間におけるキャパシタＣ１の充電は帰線期間に実行されることが望ましい。
【０１１８】
一方、設定期間に続くデータ書込期間においては、各行の画素回路３７７の走査に同期して、カラムデータ変換用ＩＣチップ３５によるデータ信号の出力が実行される。すなわち、各カラムデータ変換用ＩＣチップ３５においては、基準電流供給回路３５８のキャパシタＣ１の電荷に応じた基準電流Ｉｒ（Ｉｒ１、Ｉｒ２、…）を基準値としてデータ信号Ｄｊが生成され、このデータ信号Ｄｊが現に選択されている画素回路３７７に対して供給される。画素回路３７７を走査する動作やこれに伴う画素回路３７７の動作については上述した通りである。
【０１１９】
本実施形態に係るカラムデータ変換用ＩＣチップ３５によれば、以下の効果が得られる。
（１）本実施形態においては、第１段目の基準電流供給回路３５８から第２段目以降のすべての基準電流供給回路３５８に対して参照電流Ｉｒｅｆが供給される。そして、各基準電流供給回路３５８は、この参照電流Ｉｒｅｆに応じた基準電流ＩｒをＤ／Ａ変換回路３５６に供給する。この構成によれば、すべての基準電流供給回路３５８における基準電流Ｉｒの大きさは同一となる。したがって、各カラムデータ変換用ＩＣチップ３５から出力されるデータ信号Ｄｊの出力誤差が抑制される。この結果、表示画像のうちカラムデータ変換用ＩＣチップ３５の境界に相当する部分に縦スジが発生する不具合が防止される。
（２）本実施形態においては、第１段目のカラムデータ変換用ＩＣチップ３５と第２段目以降のカラムデータ変換用ＩＣチップ３５とが同じ構成である。したがって、電気光学装置Ｄの製造に際して、第１段目のカラムデータ変換用ＩＣチップ３５と第２段目以降のカラムデータ変換用ＩＣチップ３５とが区別される必要はない。したがって、第１段目のカラムデータ変換用ＩＣチップ３５から他のカラムデータ変換用ＩＣチップ３５に対して参照電流Ｉｒｅｆを出力する構成が採用されているとはいえ、従来の電気光学装置と比較して製造コストが大幅に増大することはない。
【０１２０】
なお、Ｄ／Ａ変換回路３５６や基準電流供給回路３５８が画素駆動用ＩＣチップ３７に設けられた構成としてもよい。この構成によっても上記と同様の効果が得られる。
【０１２１】
＜Ｂ：電気光学装置の積層構造および製造方法＞
次に、本発明に係る電気光学装置Ｄの積層構造とその製造方法とを説明する。以下では、それぞれ製造方法が異なる３種類の電気光学装置Ｄを例示し、その各々について積層構造と製造方法とを説明する。なお、以下では、画素駆動用ＩＣチップ３７、制御用ＩＣチップ３１、走査用ＩＣチップ３３およびカラムデータ変換用ＩＣチップ３５の各々を特に区別しない場合には、これらを総称して「ＩＣチップ３０」と表記する。
【０１２２】
［第１の製造方法による積層構造］
まず、図１４を参照して、第１の製造方法によって得られる電気光学装置Ｄの積層構造を説明する。同図に示されるように、電子部品層３は、下地層３０１、メタル層３０２、ＩＣチップ３０および充填層３０４を含む。図１４に示されたＩＣチップ３０は画素駆動用ＩＣチップ３７である。
【０１２３】
下地層３０１は、支持基板６の一方の面を全体にわたって覆う層であり、例えば酸化シリコン、窒化シリコンまたは酸化窒化シリコンなどの絶縁性材料からなる。この下地層３０１は、支持基板６から溶出した不純物が画素駆動用ＩＣチップ３７などの電子部品に混入するのを防ぐための層である。
【０１２４】
メタル層３０２は、下地層３０１の面上に設けられた層であり、例えば銅（Ｃｕ）や金（Ａｕ）などの金属によって形成される。このメタル層３０２は、マウント部３０２ａとアライメントマーク３０２ｂとを含む。このうちマウント部３０２ａは、支持基板６に対するＩＣチップ３０の密着性を高めるとともに、支持基板６側から入射してＩＣチップ３０に向かう光を遮るための層である。したがって、マウント部３０２ａは、ＩＣチップ３０が配置されるべき領域と重なるように設けられる。このマウント部３０２ａによって、光の照射に起因したＩＣチップ３０の誤動作が防止される。一方、アライメントマーク３０２ｂは、ＩＣチップ３０と支持基板６との相対的な位置を所期の位置に調整するためのマークである。
【０１２５】
ＩＣチップ３０は、接続端子たる複数のパッドＰを有する。各ＩＣチップ３０は、パッドＰが形成された面（以下「パッド形成面」という）を支持基板６とは反対側に向けた状態でマウント部３０２ａ上に配置される。このＩＣチップ３０のうちパッド形成面とは反対側の面、すなわち、支持基板６上に実装された段階で支持基板６と対向する面（以下「サブストレート面」という）にはメタル層３０ａが設けられている。
【０１２６】
図１５は、画素駆動用ＩＣチップ３７のパッド形成面を示す平面図である。同図に示されるように、画素駆動用ＩＣチップ３７に設けられた複数のパッドＰは、大きさが異なる第１パッドＰ１と第２パッドＰ２とに区別される。このうち第２パッドＰ２は、画素駆動用ＩＣチップ３７を他のＩＣチップ（制御用ＩＣチップ３１、走査用ＩＣチップ３３およびカラムデータ変換用ＩＣチップ３５）や電源線に接続するための端子である。各第２パッドＰ２は、画素駆動用ＩＣチップ３７の検査に際してプローブ針を機械的に接触させるために十分な大きさとなっている。具体的には、各第２パッドＰ２の平面形状は、縦方向および横方向の長さがともに７０μｍ（マイクロメートル）〜１００μｍ程度の矩形である。一方、第１パッドＰ１は、画素駆動用ＩＣチップ３７を有機ＥＬ素子１０に接続するための端子である。各第１パッドＰ１は第２パッドＰ２よりも小さい。具体的には、各第１パッドの平面形状は、縦方向および横方向の長さがともに１０μｍ〜３０μｍ程度の矩形である。
【０１２７】
このように、本実施形態における画素駆動用ＩＣチップ３７は、大きさが異なる２種類のパッドＰを有する。したがって、すべてのパッドＰが第２パッドと同一の大きさである場合と比較して、各ＩＣチップ３０におけるパッド形成面の面積を小さくすることができる。特に、画素駆動用ＩＣチップ３７はひとつの電気光学装置Ｄに対して多数設けられるから、各画素駆動用ＩＣチップ３７のサイズの低減は電気光学装置Ｄ全体のサイズの低減に対して有効に寄与し得る。この効果を得るためには、第１パッドの面積を、第２パッドの面積の１／５０〜１／６とすることが望ましい。なお、制御用ＩＣチップ３１、走査用ＩＣチップ３３およびカラムデータ変換用ＩＣチップ３５のパッドは、上述した第２パッドと同様のサイズである。ただし、これらのＩＣチップにおける一部または全部のパッドを、上述した第１パッドと同様のサイズとしてもよい。
【０１２８】
図１４に示されるように、充填層３０４は、各ＩＣチップ３０の間の領域に設けられた層である。すなわち、充填層３０４は、支持基板６の表面（より具体的には下地層３０１の表面）とＩＣチップ３０のパッド形成面との段差を埋めるように設けられる。この充填層３０４は、高い放熱性を有する材料によって形成される。具体的には、充填層３０４は、例えば銅（Ｃｕ）、ニッケル（Ｎｉ）または錫（Ｓｎ）などの金属からなる。これにより、電気光学装置Ｄ全体の熱的な均一性が高められ、熱に起因した不具合が解消される。
【０１２９】
次に、配線形成層２は、第１絶縁層４１、第１配線層４３、第２絶縁層４５、第２配線層４７、陽極層４９、第３絶縁層５０、バンク層５２、導電層５４、バリア層５６および陰極層５８を含む。このうち第１絶縁層４１、第２絶縁層４５および第３絶縁層５０は、例えば無機質の珪素を含む材料、または３００℃以上の耐熱性を有する有機材料からなる。これらの絶縁層のうち少なくとも第１絶縁層４１は、ポリアリールエーテル系樹脂（例えばＳｉＬＫ）、アリールエーテル系樹脂、芳香族ポリマー、ポリイミド、フッ素添加ポリイミド、フッ素樹脂、ベンゾシクロブテン、ポリフェニレン系樹脂、ポリパラフェニレン系樹脂の中から選択された１または複数の材料からなる。一方、第２絶縁層４５および第３絶縁層５０は、第１絶縁層４１と同様の材料、あるいはＴＥＯＳ（テトラエチルオキシシラン）／Ｏ２膜またはスピンオンガラス膜（ＳＯＧ）と称されるＳｉＯ２膜からなる。より好ましい態様において、第１絶縁層４１および第２絶縁層４５は低誘電率の絶縁材料からなる。これによれば、配線間のクロストークが抑制される。
【０１３０】
第１絶縁層４１は、ＩＣチップ３０および充填層３０４が設けられた支持基板６の全面を覆う層である。この第１絶縁層４１のうち各ＩＣチップ３０のパッドＰと重なる部分にはコンタクトホール４１ａが設けられている。各コンタクトホール４１ａの開口の大きさは、製造上の誤差（ＩＣチップ３０が配置される位置の誤差やコンタクトホール４１ａが設けられる位置の誤差）が生じた場合であっても各ＩＣチップ３０のパッドＰがコンタクトホール４１ａを介して露出するように決定される。上述したように、ＩＣチップ３０の第１パッドと第２パッドとは大きさが異なる。したがって、第１パッドに対応するコンタクトホール４１ａの開口の大きさと、第２パッドに対応するコンタクトホール４１ａの開口の大きさとは異なる。具体的には、第１パッドＰ１の縦方向および横方向の長さをともに１６μｍ程度とした場合、このパッドＰ１に対応するコンタクトホール４１ａは、開口の縦方向および横方向の長さがともに４μｍ程度であることが望ましい。一方、第２パッドＰ２の縦方向および横方向の長さをともに８０μｍ程度とした場合、このパッドＰ２に対応するコンタクトホール４１ａは、開口の縦方向および横方向の長さがともに６０μｍ程度であることが望ましい。
【０１３１】
第１配線層４３は、第１絶縁層４１の面上に設けられるとともに、コンタクトホール４１ａを介して各ＩＣチップ３０のパッドＰと電気的に接続される。第１配線層４３は、例えばアルミニウム（Ａｌ）やこれを含む合金など導電性が高い金属からなる。この第１配線層４３は、陽極配線４３ａおよび陰極電源線４３ｂを含む。このうち陽極配線４３ａは陽極層４９に接続される。一方、陰極電源線４３ｂは、有機ＥＬ素子１０の陰極層５８に接続される。第１配線層４３は、カラムデータ変換用ＩＣチップ３５から画素回路３７７にデータ信号Ｄｊを供給するためのデータ線ＤＬや、制御用ＩＣチップ３１からカラムデータ変換用ＩＣチップ３５にデータ制御信号ＸＤ（図９参照）を供給するためのデータ制御線ＬＸＤなどを含む。
【０１３２】
第２絶縁層４５は、第１配線層４３が設けられた第１絶縁層４１の表面を覆うように設けられる。この第２絶縁層４５のうち第１配線層４３の一部と重なる部分にはコンタクトホール４５ａが設けられている。一方、第２配線層４７は、第２絶縁層４５の面上に設けられるとともに、コンタクトホール４５ａを介して第１配線層４３と電気的に導通する。この第２配線層４７は、第１配線層４３と同様に導電性が高い金属からなる。本実施形態における第２配線層４７は、アルミニウムからなる層とチタン（Ｔｉ）からなる層とが積層された構造である。この構造によれば、アルムニウムの層がチタンの層によって覆われるから、陽極層４９として用いられる酸化物によってアルミニウムの層が酸化される事態が回避される。
【０１３３】
この第２配線層４７は、走査用ＩＣチップ３３から画素駆動用ＩＣチップ３７に至る走査制御線群ＹＬを含む。さらに、第２配線層４７は、制御用ＩＣチップ３１から画素駆動用ＩＣチップ３７に強制オフ信号Ｄｏｆｆを供給するための配線や、制御用ＩＣチップ３１から走査用ＩＣチップ３３に対して各種の信号（リセット信号ＲＳＥＴ、クロック信号ＹＳＣＬおよびチップ選択クロック信号ＹＥＣＬ）を供給するための配線を含む。第２配線層４７のうちカラムデータ変換用ＩＣチップ３５と画素駆動用ＩＣチップ３７とを接続する配線は、第１配線層４３のうち走査用ＩＣチップ３３と画素駆動用ＩＣチップ３７とを接続する配線と直交するように形成される。
【０１３４】
高位側の電源電位が印加される電源線、および低位側の電源電位（接地電位）が印加される電源線は、第１配線層４３と第２配線層４７とが適宜に組み合わされることによって形成される。ここで、図１６は、電気光学装置Ｄの構成を示す平面図である。同図におけるＸＩＶＡ−ＸＩＶＢ線からみた断面図が図１４に相当する。図１６に示されるように、第１配線層４３と第２配線層４７とからなる電源線Ｌは、マトリクス状に並ぶ有機ＥＬ素子１０の間隙に設けられている。したがって、電源線Ｌの平面形状は格子状である。
【０１３５】
陽極層４９は、第２配線層４７の表面に設けられる。この陽極層４９は、陽極部４９ａと接続中間部４９ｂとを含む。このうち陽極部４９ａは、後述するＥＬ層１３の直下に形成される層である。したがって、陽極部４９ａは、複数の有機ＥＬ素子１０に対応する位置に設けられてマトリクス状に並ぶ。一方、接続中間部４９ｂは、陰極層５８と第１配線層４３とを接続するための層である。この接続中間部４９ｂは、各有機ＥＬ素子１０の間隙に位置する。具体的には、図１６に示されるように、接続中間部４９ｂは、相互に斜め方向に隣接する２つの有機ＥＬ素子１０の間隙に設けられる。したがって、複数の接続中間部４９ｂはマトリクス状に並ぶこととなる。ただし、接続中間部４９ｂは、有機ＥＬ素子１０の駆動に用いられる電流値に応じて適宜に省略され得る。
【０１３６】
この陽極層４９は、例えば、酸化インジウムと酸化錫との化合物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）や、酸化インジウムと酸化亜鉛との化合物（Ｉｎ２Ｏ３−ＺｎＯ）、あるいは金（Ａｕ）といった仕事関数の大きい導電材料からなる。なお、有機ＥＬ素子１０から発せられた光は陽極層４９とは反対側に出射するから、陽極層４９が光を透過する性質を備える必要はない。
【０１３７】
次に、第３絶縁層５０は、第２配線層４７と陽極層４９とが設けられた第２絶縁層４５を覆うように設けられる。この第３絶縁層５０は、画素開口部５０ａと陰極コンタクト部５０ｂとを有する。このうち画素開口部５０ａは、陽極層４９のうち陽極部４９ａに対応するように開口した部分である。一方、陰極コンタクト部５０ｂは、陽極層４９のうち接続中間部４９ｂに対応して開口した部分である。
【０１３８】
バンク層５２は、陽極層４９および第２配線層４７が形成された第２絶縁層４５の表面を覆う層である。このバンク層５２は、例えば感光性のポリイミド、アクリル、ポリアミドといった有機樹脂材料からなる。バンク層５２は、相互に隣接する有機ＥＬ素子１０同士を仕切るための層である。したがって、バンク層５２は、有機ＥＬ素子１０に対応するように開口した画素開口部５２ａを有する。さらに、本実施形態におけるバンク層５２は、陰極層５８を第２配線層４７に導通させるための陰極コンタクト部５２ｂを有する。この陰極コンタクト部５２ｂは、図１６に示されるように、接続中間部４９ｂに対応するように開口した部分である。
【０１３９】
導電層５４は、第２配線層４７の一部と陰極層５８とを接続するための層である。具体的には、導電層５４は、バンク層５２の表面から、陰極コンタクト部５２ｂと第３絶縁層５０の陰極コンタクト部５０ｂとを介して第２配線層４７の表面に至る。この導電層５４は、アルミニウム合金など導電性の高い金属によって形成される。バリア層５６は、導電層５４の酸化を防止するための層であり、この導電層５４を覆うように設けられる。このバリア層５６は、例えば、チタンからなる層と金からなる層とが積層された構造を有する。
【０１４０】
次に、陰極層５８は、有機ＥＬ素子１０を構成するＥＬ層１３の表面上に設けられた層である。この陰極層５８は、バリア層５６および導電層５４を介して第２配線層４７と導通する。陰極層５８は、有機ＥＬ素子１０から発せられた光を透過させる性質（透明性）を有する。より望ましい態様において、陰極層５８は、仕事関数の低い材料によって形成される。具体的には、陰極層５８は、弗化リチウム（ＬｉＦ）や弗化バリウムなどからなる第１膜と、カルシウム（Ｃａ）からなる第２膜と、金からなる第３膜とが積層された構造を有する。このうち第１膜および第２膜の材料は、周期律表のうち第２族または第３族に属する金属や、その金属を含む合金または化合物のなかから選択されることが望ましい。一方、第３膜は、第１膜や第２膜の抵抗を低減するための膜である。この第３膜の材料としては、Ａｕのほかに、Ｐｔ、ＮｉまたはＰｂが用いられる。また、第３膜は、Ｉｎ、ＺｎまたはＳｎを含む酸化物によっても形成され得る。
【０１４１】
次に、有機ＥＬ層１は、ＥＬ層１３と封止層１５とを含む。このうちＥＬ層１３は、公知のＥＬ材料からなる。すなわち、ＥＬ層１３は、正孔注入層、正孔輸送層、発光層、電子輸送層および電子注入層が公知の技術によって積層された構造を有する。このＥＬ層１３は、配線形成層２に含まれる陽極層４９（陽極部４９ａ）と陰極層５８との間に介在するように設けられる。この構成のもと、陽極層４９と陰極層５８との間に電流が流れると、正孔と電子との再結合によってＥＬ層１３から光が発せられる。ＥＬ層１３の材料としては無機ＥＬ材料および有機ＥＬ材料のいずれを用いることもできる。なお、有機ＥＬ材料には、低分子系材料と高分子材料とがある。
【０１４２】
封止層１５は、ＥＬ層１３を外部と遮断するための層である。ＥＬ層１３から発せられた光が外部に出射するように、封止層１５は光透過性を有する。この封止層１５は、複数の平坦化樹脂層１５１と複数のバリア層１５２とが交互に積層された構造を有する。このうち平坦化樹脂層１５１は、アクリル系やビニル系の樹脂モノマーまたは樹脂オリゴマーを重合硬化させて形成される。また、バリア層１５２は、Ａｌ２Ｏ３やＳｉＯ２、窒化膜などの（金属）酸化物からなる。なお、この封止層１５の上方に保護材が貼り付けられた構成としてもよい。あるいは、図１４に示された封止層１５の代わりに保護材が貼り付けられた構成としてもよい。この保護材としては、例えばガラスや硬質のプラスチックなどからなり光透過性を有する板状（またはフィルム状）の部材が用いられ得る。
【０１４３】
［第１の製造方法］
次に、図１４に示された電気光学装置Ｄの製造方法を説明する。
まず、図１７に示されるように、支持基板６の一方の面上に下地層３０１が形成される。この下地層３０１は、例えば、プラズマＣＶＤ法により酸化シリコンが堆積されることによって得られる。この下地層３０１の厚さは１００ｎｍ（ナノメートル）〜３００ｎｍ程度である。次に、下地層３０１の面上にメタル層３０２が形成される。すなわち、まず、下地層３０１の全面を覆うように、銅や金などからなる金属膜がスパッタリングによって形成される。そして、フォトリソグラフィ技術を用いたパターニング処理およびエッチング処理が金属膜に施される。これにより、図１７に示されるように、マウント部３０２ａとアライメントマーク３０２ｂとを含むメタル層３０２が得られる。
【０１４４】
次に、図１８に示されるように、パッド形成面を支持基板６とは反対側に向けた態勢で各ＩＣチップ３０（ここでは画素駆動用ＩＣチップ３７）がマウント部３０２ａに配置される。このＩＣチップ３０の配置には、マウント精度が±５μｍ以内である高精度ベアチップマウンタが用いられる。さらに、各ＩＣチップ３０と支持基板６との相対的な位置関係は、アライメントマーク３０２ｂの観察によって調整される。
【０１４５】
各ＩＣチップ３０には予め以下に示される加工が施されている。すなわち、ダイシングによりＩＣチップ３０に分割される前のウェハーには、そのサブストレート面に相当する面に保護テープ（図示略）が貼り付けられる。この保護テープは、紫外線硬化性を有する材料からなる。したがって、マウント部３０２ａに配置された各ＩＣチップ３０のパッド形成面には保護テープが貼り付けられている。一方、ウェハーのうち各ＩＣチップ３０のパッド形成面に相当する面には研削が施される。この研削により、各ＩＣチップ３０は配線形成層２の形成に好適な厚さとされる。具体的には、ＩＣチップ３０の厚さは１００μｍ以下（より好適には２５μｍ〜３０μｍ程度）である。さらに、ウェハーは、パッド形成面に相当する面にメタル層３０ａが形成された後にダイシングされる。なお、他の態様においては、メタル層３０ａに代えて、ダイボンディングテープが貼り付けられる。
【０１４６】
次に、図１９に示されるように、支持基板６上に配置された各ＩＣチップ３０の隙間を埋めるように充填層３０４が形成される。この充填層３０４は、ＩＣチップ３０をマスクとして用いた電界メッキによって得られる。充填層３０４は、各ＩＣチップ３０よりも薄く形成される。具体的には、充填層３０４は、ＩＣチップ３０よりも０．１μｍ〜３μｍほど薄く形成される。
【０１４７】
この後、各ＩＣチップ３０のサブストレート面に貼り付けられた保護テープが除去される。具体的には、まず、ＩＣチップ３０のサブストレート面に紫外線が照射される。これにより、保護テープの接着力が低下する。続いて、ＩＣチップ３０のサブストレート面に有機溶剤を塗布することによって保護テープが完全に除去される。
【０１４８】
次に、図２０に示されるように、ＩＣチップ３０および充填層３０４が設けられた支持基板６の全面を覆うように第１絶縁層４１が形成される。すなわち、まず、ＴＥＯＳ／Ｏ２を用いたプラズマＣＶＤ法によって、支持基板６の全面を覆うように絶縁膜が形成される。この絶縁膜の厚さは４００ｎｍ〜９００ｎｍ程度である。また、この方法によって形成される絶縁膜の平坦度が配線を形成するために十分でない場合には、ＣＭＰ（化学的機械研磨）法によって絶縁膜が平坦化される。なお、この絶縁膜は、絶縁材料の塗布および焼成によっても形成され得る。すなわち、シラノール（Ｓｉ（ＯＨ）４）をアルコールに溶かした溶媒が支持基板６上に塗布され、これが４００℃程度の温度でベーキングされることによって絶縁膜が得られる。以上の工程を経ることにより、各ＩＣチップ３０は支持基板６上にモールドされる。
【０１４９】
次に、図２０に示されるように、この絶縁膜のうちＩＣチップ３０のパッドＰに対応する部分が除去されてコンタクトホール４１ａが形成される。これらのコンタクトホール４１ａは、フォトリソグラフィ技術を用いたパターニング処理およびエッチング処理によって一括して形成される。以上の工程によって第１絶縁層４１が得られる。さらに、コンタクトホール４１ａを介してパッドＰの表面が露出すると、そのパッドＰの表面に形成された酸化膜が逆スパッタリングによって除去される。
【０１５０】
続いて、図２１に示されるように、第１絶縁層４１の面上に第１配線層４３が形成される。すなわち、まず、第１絶縁層４１を覆うように金属膜が形成される。この金属膜は、例えば、スパッタリングによってアルミニウム合金が堆積されることによって得られる。金属膜の厚さは３００ｎｍ〜５００ｎｍ程度である。この金属膜は、コンタクトホール４１ａを介してＩＣチップ３０のパッドＰ表面に至る。次いで、フォトリソグラフィ技術を用いたパターニング処理およびエッチング処理が金属膜に施される。これにより、図２１に示されるように、陽極配線４３ａと陰極電源線４３ｂとを含む第１配線層４３が得られる。なお、第１配線層４３は、インクジェット技術によっても形成され得る。すなわち、金属の微粒子を含むインクがインクジェットヘッドから支持基板６上に吐出され、このインクが熱処理により乾燥させられることによって第１配線層４３が得られる。
【０１５１】
次に、図２２に示されるように、第１配線層４３が形成された第１絶縁層４１の表面を覆うように第２絶縁層４５が形成される。この第２絶縁層４５は、上述した第１絶縁層４１と同様の方法によって形成される。すなわち、まず、プラズマＣＶＤ法またはスパッタリングによって絶縁膜が形成される。この絶縁膜の厚さは５００ｎｍ〜９００ｎｍ程度である。この絶縁膜の平坦度が陽極の形成のために十分でない場合には、ＣＭＰ法によって表面が平坦化される。続いて、この絶縁膜のうち第１配線層４３の一部と重なる部分にコンタクトホール４５ａが一括して形成されて第２絶縁層４５が得られる。このコンタクトホール４５ａは、陽極配線４３ａや陰極電源線４３ｂの一部と重なる部分に形成される。
【０１５２】
次に、図２３に示されるように、第２配線層４７となる金属膜７０１が第２絶縁層４５の全面を覆うように形成される。この金属膜７０１は、例えばスパッタリングや真空蒸着法、あるいは上述したインクジェット法によって形成され得る。金属膜７０１は、例えば、第２絶縁層４５の面上に形成された第１膜と、この第１膜を覆う第２膜とを有する。このうち第１膜は、例えばアルミニウム合金によって３００ｎｍ〜５００ｎｍ程度の厚さに形成される。一方、第２膜は、例えばチタンによって５０ｎｍ〜１００ｎｍ程度の厚さに形成される。この後、図２３に示されるように、金属膜７０１を覆う陽極材料膜７０２が形成される。この陽極材料膜７０２は、例えばスパッタリングによって５０ｎｍから１５０ｎｍ程度の厚さに形成される。
【０１５３】
続いて、フォトリソグラフィ技術を用いたパターニングおよびエッチングによって、陽極材料膜７０２および金属膜７０１の一部が選択的に除去される。これにより、図２４に示されるように、第２配線層４７と陽極層４９とが得られる。このうち陽極層４９は、ＥＬ層１３の直下に位置することになる陽極部４９ａと、有機ＥＬ素子１０の間隙に位置することになる接続中間部４９ｂとを有する。
【０１５４】
この後、図２５に示されるように、第３絶縁層５０が形成される。すなわち、まず、プラズマＣＶＤ法によって酸化シリコンが１５０ｎｍ〜３００ｎｍ程度の厚さに堆積される。そして、この酸化シリコン膜のうち画素開口部５０ａと陰極コンタクト部５０ｂとに相当する領域がフォトリソグラフィ技術により選択的に除去されることによって、第３絶縁層５０が得られる。なお、酸化シリコン膜の選択的な除去に際して、酸化シリコン膜のうち支持基板６の周縁近傍に位置する部分も除去される。
【０１５５】
次に、図２６に示されるように、バンク層５２となる樹脂膜７０５が形成される。具体的には、感光性のポリイミド、アクリル、ポリアミドなどの有機材料を塗布し、この有機材料を加熱により硬化させることによって樹脂膜７０５が得られる。この樹脂膜７０５の厚さは１．０μｍ〜３．５μｍ程度である。ＥＬ層１３から発せられてＩＣチップに向かう光が遮られるように、樹脂膜７０５は、仕上がり状態において不透明である。この後、フォトマスクを用いたパターニング処理および現像処理が樹脂膜７０５に施され、陰極コンタクト部５２ｂが開口される。この結果、図２６に示されるように、陽極層４９の接続中間部４９ｂが露出する。また、陰極コンタクト部５２ｂの形成に際して、樹脂膜７０５のうち支持基板６の周縁近傍に位置する部分も除去される。
【０１５６】
続いて、図２７に示されるように、樹脂膜７０５をマスクとしたエッチングによって接続中間部４９ｂの一部が除去される。この結果、第２配線層４７のバリア層（Ｔｉ層）が露出する。この後、図２８に示されるように、導電層５４となる金属膜７０７が形成される。この金属膜７０７は、スパッタリングによってアルミニウムなどの金属が堆積されることにより得られる。金属膜７０７の厚さは３００ｎｍ〜５００ｎｍ程度である。続いて、図２８に示されるように、バリア層５６となる金属膜７０８が形成される。この金属膜７０８は、チタンからなる極薄い膜と、金からなる厚さ５ｎｍ〜１５ｎｍ程度の膜とが積層されたものである。この金属膜７０８は、例えばスパッタリングによって形成される。続いて、フォトマスクを用いたパターニング処理およびエッチング処理が金属膜７０７および金属膜７０８に施される。これにより、図２９に示されるように、導電層５４とバリア層５６とが得られる。なお、この工程の後に、樹脂膜７０５のうち陰極コンタクト部５２ｂ以外の部分を覆うように黒色の無反射化層を設けてもよい。この無反射化層は、光反射率が低い層（すなわち光吸収率が高い層）であり、例えば、ＣｒＯ３、ＭｎＯ２、Ｍｎ２Ｏ３、ＮｉＯ、Ｐｒ２Ｏ５などの酸化物や、カーボン粒子を含有する樹脂材料からなる。
【０１５７】
続いて、樹脂膜７０５に対し、導電層５４をマスクとした再露光および現像が施される。この結果、図３０に示されるように、樹脂膜７０５のうち陽極部４９ａの上方に画素部加工部５２ａが設けられる。そして、樹脂膜７０５がベークされることによってバンク形状が固定される。以上の工程によってバンク層５２が得られる。次いで、バンク層５２に対して４弗化メタンを反応ガスとしたプラズマ処理が施されて、その表面に撥液基が導入される。これにより、バンク層５２の表面は撥液性を示すこととなる。一方、第３絶縁層５０や陽極層４９には撥液基が導入されないから、これらの層の表面は親液性を示す。
【０１５８】
次に、図３１に示されるように、バンク層５２の画素開口部５２ａ内にＥＬ層１３が形成される。ＥＬ層１３が高分子系材料によって形成される場合には、まず、例えばＰＥＤＯ（ポリチオフェン）／ＰＳＳまたはＰＡｎｉ（ポリアニン）が正孔注入層として塗布される。次いで、この正孔注入層と重なるように、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、またはポリフルオレイン系などの発光材料を溶剤に溶かした液が塗布される。上述したように、第３絶縁層５０や陽極層４９の表面は親液性を示す一方、バンク層５２の表面は撥液性を示す。したがって、ＥＬ層１３の液は、バンク層５２の画素開口部５２ａ内に効率よく滞留する。なお、ＥＬ層１３が高分子系材料によって形成される場合には、その形成に際して、インクジェット法や印刷、スピンコート法などの簡易な方法が用いられる。一方、ＥＬ層１３が低分子系材料によって形成される場合には、その形成に際して、シャドーマスクを使用した蒸着法または転写法などが利用される。また、バンク層５２の画素開口部５２ａごとに、三原色のいずれかの光を発するＥＬ層１３を形成すれば、カラー表示が可能となる。あるいは、白色光を発するＥＬ層１３の上方にカラーフィルタを形成してもよい。もちろん、単色のみを発光する構成としてもよい。
【０１５９】
次に、図３２に示されるように、バンク層５２およびＥＬ層１３の全面を覆うように陰極層５８が形成される。すなわち、マルチチャンバー方式（クラスターツール方式）の成膜装置により真空中で連続蒸着が施される。この結果、ごく薄いＢａＦやＬｉＦなどのアルカリ金属の弗化膜と、約１０ｎｍ〜２０ｎｍのＣａ膜と、約２ｎｍ〜１５ｎｍのＡｕ膜とが積層された構造を有する陰極層５８が形成される。なお、この陰極層５８の形成は、耐熱性の低い有機材料によってＥＬ層１３が形成された後に行なわれる。したがって、陰極層５８は可能な限り低温な環境にて成膜されることが望ましい。
【０１６０】
この後、図１４に示されたように、平坦化樹脂層１５１とバリア層１５２とを含む封止層１５が形成される。具体的には、まず、アクリル系やビニル系といった樹脂のモノマーまたはオリゴマーが真空中で噴霧され、陰極層５８に対して樹脂によるコーティングが施される。続いて、この樹脂層に対して紫外線が照射される。これによって樹脂層が重合硬化されて、上述した平坦化樹脂層１５１が得られる。次に、Ａｌ２Ｏ３やＳｉＯ２といった金属酸化物の薄膜が各種の成膜法によって平坦化樹脂層１５１の表面に形成されて、バリア層１５２が得られる。この成膜には、真空蒸着法やスパッタリング、またはイオンプレーティング法といった各種の成膜法が用いられる。本実施形態においては、この平坦化樹脂層１５１とバリア層１５２とが複数回にわたって形成される。この結果、図１４に示したように、複数の平坦化樹脂層１５１と複数のバリア層１５２とが交互に積層された封止層１５が得られる。この後、最上層たるバリア層１５２の表面に保護材が貼り付けられる。以上の工程により電気光学装置Ｄが完成する。
【０１６１】
第１の製造方法によれば、以下の効果を得ることができる。
（１）電子部品層３、配線形成層２および有機ＥＬ層１の計３層を順番に積層することによって電気光学装置Ｄが得られるので、製造工程の簡素化および製造コストの低減が図られる。しかも、各層が隙間なく積層された構造であるため、非常に薄型（厚さ１ｍｍ（ミリメートル）程度）で軽量な電気光学装置が得られる。
（２）有機ＥＬ素子１０を駆動する画素回路３７７を含む画素駆動用ＩＣチップ３７は電子部品層３に設けられる一方、有機ＥＬ素子１０は電子部品層３の上方に位置する有機ＥＬ層１に設けられている。したがって、有機ＥＬ素子１０が配置されるべき位置を選定するときに画素回路３７７を配置すべきスペースを考慮する必要がない。すなわち、画素回路３７７による制限を受けることなく開口率を向上させることができる。
（３）電子部品層３と有機ＥＬ層１との間に位置する配線形成層２に各種の配線が一括して形成されるので、これらの配線を電子部品層３または有機ＥＬ層１に含ませた場合と比較して、配線のレイアウト設計の自由度を向上させることができる。
（４）第１絶縁層４１のコンタクトホール４１ａはフォトリソグラフィ技術によって一括して形成され、このコンタクトホール４１ａを埋めるように第１配線層４３が一括して形成される。したがって、ＩＣチップ３０の第１パッドＰ１が縦１６μｍ×横１６μｍ程度の微小なサイズであっても、各第１パッドＰ１と第１配線層４３とは一括して確実に接続される。また、パッドＰの数が多くても配線との接続に要する時間は変わらないから、生産性の向上や配線の高密度化が図られる。
【０１６２】
［第２の製造方法による積層構造］
次に、図３３を参照して、第２の製造方法によって得られる電気光学装置Ｄの積層構造を説明する。同図に示す各部のうち第１の製造方法に係る電気光学装置Ｄと同様の部分には図１４の各部と共通の符号が付されている。電気光学装置Ｄの平面的な構成は図１６に示された通りである。図３３に示された電気光学装置Ｄは、電子部品層３の構造を除いて、図１４に示された電気光学装置Ｄと同様の構成を有する。
【０１６３】
図３３に示されるように、この電気光学装置Ｄの電子部品層３は、充填層３０５、遮光層３０６、下地層３０７およびＩＣチップ（ここでは画素駆動用ＩＣチップ３７）を含む。このうち充填層３０５は、各ＩＣチップ３０の間隙を埋めるように、支持基板６の全面にわたって設けられる。充填層３０５は、高い放熱性を有する材料によって形成される。これにより、電気光学装置Ｄ全体の熱的な均一性が高められ、熱に起因した不具合の発生を抑えることができる。また、充填層３０５は、線膨張係数がＩＣチップ３０と近似する材料によって形成される。したがって、充填層３０５とＩＣチップ３０との線膨張係数の相違に起因した熱応力の発生が抑えられる。具体的には、充填層３０５は、シリカフィラーを混入した耐熱性の樹脂材料、低融点ガラス、酸化物、または銅などの金属からなる。
【０１６４】
遮光層３０６は、ＩＣチップ３０が配置される領域を含む支持基板６の全面を覆うように充填層３０５の面上に設けられる。この遮光層３０６は、支持基板６側から入射してＩＣチップ３０に向かう光を遮るための層であり、例えばアルミニウムや銅などの金属からなる。この遮光層３０６により、光の照射に起因したＩＣチップ３０の誤動作が防止される。なお、充填層３０６が遮光性の導電材料からなる場合には、この遮光層３０６は省略され得る。
【０１６５】
一方、下地層３０７は、支持基板６の全面を覆うように遮光層３０６の面上に設けられる。この下地層３０７は、配線形成層２を形成するための下地となる層であり、例えば酸化シリコンからなる。この下地層３０７により、充填層３０５の変形に伴なって発生した応力が緩和される。各ＩＣチップ３０は、サブストレート面を支持基板６に向けた態勢で下地層３０７の面上に配置される。支持基板６または充填層３０５からＩＣチップ３０に対する不純物の侵入は下地層３０７によって防止される。また、下地層３０７は、配線形成層２に含まれる配線と遮光層４２とを電気的に絶縁させる役割も担っている。
【０１６６】
［第２の製造方法］
次に、図３３に示された電気光学装置Ｄの製造方法を説明する。
まず、図３４に示されるように、基板７１０の全面にわたって光剥離層７１２が形成される。この基板７１０は、光透過性を有する板状の部材であり、例えばガラスなどからなる。一方、光剥離層７１２は、例えばプラズマＣＶＤ法によってアモルファスシリコンが堆積されることにより得られる。
【０１６７】
続いて、図３５に示されるように、この光剥離層７１２の表面に金属層７１４が形成される。この金属層７１４は、例えばスパッタリングなどの方法によってアルミニウムが堆積されることにより得られる。この後、金属層７１４に対して、フォトマスクを用いたパターニング処理およびエッチング処理が施される。これにより、各ＩＣチップ３０の位置を調整するためのアライメントマークが形成される。
【０１６８】
次に、図３５に示されるように、光剥離層７１２を覆うように樹脂膜７１６が形成される。この樹脂膜７１６は、後の工程において第１絶縁層４１となる層であり、耐熱性の有機材料からなる。樹脂膜７１６は、スピンコートや塗布などの方法によって形成される。この段階において、樹脂膜７１６は半重合状態にあり、接着性を有する。樹脂膜７１６の厚さは０．１μｍ〜５μｍ程度である。
【０１６９】
次に、図３６に示されるように、樹脂膜７１６の所定の位置に各ＩＣチップ３０が配置される。このとき、各ＩＣチップ３０は、パッド形成面を基板７１０側に向けた態勢で樹脂膜７１６の面上に配置される。したがって、この後の工程におけるパッドＰの損傷が防止される。また、各ＩＣチップ３０と基板７１０との相対的な位置関係は、金属層７１４のアライメントマークを観察することによって調整される。このＩＣチップ３０の配置には、マウント精度が±５μｍ以内の高精度ベアチップマウンタが用いられる。すべてのＩＣチップ３０が配置された後、樹脂膜７１６をベークして完全に重合させる。これにより、樹脂膜７１６と各ＩＣチップ３０との接着性が向上する。
【０１７０】
次に、図３７に示されるように、ＩＣチップ３０が配置された基板７１０の全面を覆う下地層３０７が形成される。この下地層３０７は、例えばプラズマＣＶＤ法によってＳｉＯ２が堆積されることにより得られる。下地層３０７の厚さは１００ｎｍ〜５００ｎｍ程度である。続いて、図３７に示されるように、下地層３０７の全面を覆う遮光層３０６が形成される。この遮光層３０６は、例えば銅やアルミニウムなどの金属がスパッタリングによって堆積されることにより得られる。
【０１７１】
さらに、図３８に示されるように、各ＩＣチップ３０の間隙を埋めるように硬質樹脂が充填される。この硬質樹脂は、例えばシリカフィラーを混入した耐熱性の樹脂材料や低融点ガラスである。続いて、この硬質樹脂を介して、ＩＣチップ３０のサブストレート面に支持基板６が貼り付けられる。このとき、ＩＣチップ３０は、支持基板６と基板７１０との間隔を調整するためのスペーサとして用いられる。この後、加熱により硬質樹脂を固化させることによって充填層３０５が得られる。
【０１７２】
次に、図３８に示されるように、紫外光であるエキシマレーザ光Ｒが基板７１０側から照射される。これにより光剥離層７１２が爆裂する。すなわち、光剥離層７１２に含まれる水素がガス化し、この層に亀裂が生じる。この状態で、光剥離層７１２を介して基板７１０が剥離される。続いて、エッチング液によって金属層７１４および光剥離層７１２が除去される。このエッチング液は、金属層７１４および光剥離層７１２を溶解させる一方、樹脂膜７１６には何らの影響も与えない液体である。
【０１７３】
この後、図３９に示されるように、ＩＣチップ３０の配置された面が上方に向くように支持基板６の上下を反転させる。これにより、図３３に示された電気光学装置Ｄの電子部品層３が形成される。この製造方法によって得られた電子部品層３においては、各ＩＣチップ３０のパッド形成面と下地層３０７の表面とがほぼ同一の面内に位置する。この後、パターニング処理およびエッチング処理が樹脂膜７１６に施されて、第１絶縁層４１が得られる。以後の製造工程は、図２０から図３２に示された第１の製造方法と同様である。
【０１７４】
第２の製造方法によれば以下の効果が得られる、
（１）各ＩＣチップ３０の間隙が充填層３０５によって埋められるので、各ＩＣチップ３０の表面に合わせて充填層３０５を平坦化する必要がない。したがって、製造工程の簡素化が図られる。しかも、第１の製造方法と比較して、ＩＣチップ３０を薄くする必要がないから、各ＩＣチップ３０の取り扱いが容易となる。したがって、製造工程中にＩＣチップ３０の不良が発生する可能性を低減することができる。
（２）各ＩＣチップ３０のパッドＰを基板７１０に向けた状態で下地層３０７や充填層３０５が形成されるので、これらの層の形成に際してパッドＰが損傷することは回避される。したがって、各ＩＣチップ３０と第１配線層４３との電気的な接続不良が防止される。この結果、電気光学装置Ｄの特性が高い水準に維持され、しかも歩留まりを向上させることができる。
（３）各ＩＣチップ３０は下地層３０７や充填層３０５によって固定されるので、各ＩＣチップ３０を基板７１０上に密着させたうえで固定する必要がない。すなわち、各ＩＣチップ３０を単に配置するだけで済むので、各ＩＣチップ３０のマウントに要する時間が短縮される。
（４）パッドＰが露出した電子部品層３に配線形成層２が積層されるので、例えばＩＣチップ３０のパッドＰと配線形成層２の配線とをフォトグラフィ技術によって一括して接続させることができる。したがって、各ＩＣチップ３０のパッドＰと配線とを接続するためのバンプなどを設ける必要はない。この結果、製造工程の簡素化や製造時間の短縮化が図られる。
（５）第１絶縁層４１となる樹脂膜７１６が各ＩＣチップ３０を接着するための層として用いられるから、絶縁層４１とは別個に接着層を設ける方法と比較して製造工程が簡素化される。ただし、第１絶縁層４１と別個に接着層を設ける方法も採用され得る。すなわち、図３５中の樹脂膜７１６に代えて、各ＩＣチップを接着するための接着層を設け、基板７１０の剥離後にこの接着層を除去する方法も採用され得る。この場合には、接着層の除去後に第１絶縁層４１が形成される。
【０１７５】
ところで、高位側または低位側の電源電位が印加される電源線は第１配線層４３および第２配線層４７が形成される工程とは別個の工程にて形成され得る。例えば、以下に示すように、第２の製造方法のうち各ＩＣチップ３０が配置される工程の直前に電源線の形成工程が実行され得る。
【０１７６】
まず、図３６に示されたように各ＩＣチップ３０が配置される前に、樹脂膜７１６の面上に電源線３０９が形成される。図４０においては、後の工程において樹脂膜７１６上に配置される各ＩＣチップ３０の外形が破線で示されている。電源線３０９は、各ＩＣチップ３０が配置されるべき領域以外の領域のうち金属層７１４のアライメントマークと重ならない位置に形成される。
【０１７７】
具体的には、まず、アルミニウムや銅といった導電性材料からなる導電層が樹脂膜７１６の面上に形成される。この導電層は、例えば無電解メッキ、スパッタリングまたはインクジェット技術によって形成され得る。次に、この導電層に対してパターニング処理およびエッチング処理が施されて、図４０に示された電源線３０９が得られる。この後、図３６に示された工程と同様に各ＩＣチップ３０が樹脂膜７１６の面上に配置され、次いで、電源線３０９およびＩＣチップ３０を覆うように遮光層３０６および下地層３０７が形成される。これ以降の工程は上述した通りである。なお、他の例において、電源線３０９が形成される工程は、各ＩＣチップ３０が樹脂膜７１６の面上に配置された直後に実行され得る。なお、上述した第１の製造方法や以下に示す第３の製造方法においても、同様の手順により電源線３０９が形成され得る。
【０１７８】
図４１は、この製造方法によって得られる電気光学装置Ｄの積層構造を示す図である。同図に示されるように、この電気光学装置Ｄにおいては、電源線３０９が下地層３０７と第１絶縁層４１との間に位置する。この電源線３０９は、第１絶縁層４１に設けられたコンタクトホール４１ａを介して第１配線層４３に接続される。
【０１７９】
［第３の製造方法による積層構造］
次に、図４２を参照して、第３の製造方法によって得られる電気光学装置Ｄの積層構造を説明する。同図に示す各部のうち第１の製造方法に係る電気光学装置Ｄと同様の部分には図１４の各部と共通の符号が付されている。電気光学装置Ｄの平面的な構成は図１６に示された通りである。
【０１８０】
図４２に示されるように、第３の製造方法によって得られる電気光学装置Ｄにおいては、ＩＣチップ３０のパッドＰにバンプ（突起電極）３０８が形成されている。このバンプ３０８は、例えばインジウム（Ｉｎ）または金（Ａｕ）などの金属からなる。バンプ３０８はバンプ４２に接続されている。このバンプ４２は、第１絶縁層４１に開口するコンタクトホール４１ａを介して第１配線層４３に接続されている。バンプ４２は、バンプ３０８と同様に、例えばインジウムや金などの金属からなる。
【０１８１】
［第３の製造方法］
次に、図４２に示された電気光学装置Ｄの製造方法を説明する。
まず、図４３に示されるように、基板７２０の全面を覆うように絶縁層７２２が形成される。この基板７２０は、光透過性を有する板状の部材であり、例えばガラスなどからなる。一方、絶縁層７２２は、例えばプラズマＣＶＤ法によってＳｉＯ２が堆積されることによって得られる。さらに、この絶縁層７２２の平坦度が不十分である場合にはＣＭＰ法によって平坦化される。続いて、図４３に示されるように、絶縁層７２２の全面にわたって光剥離層７２４が形成される。この光剥離層７２４は、例えばプラズマＣＶＤ法によってアモルファスシリコンが堆積されることにより得られる。
【０１８２】
次に、図４４に示されるように、光剥離層７２４の全面にわたって絶縁膜７２６が形成される。この絶縁膜７２６は、プラズマＣＶＤ法によってＳｉＯ２が堆積されることにより得られる。絶縁膜７２６は、図４２に示した第３絶縁層５０となる層である。この後、図４４に示されるように、陽極層４９となる導電膜７２８が絶縁膜７２６の面上に形成される。この導電膜７２８は、例えばＩＴＯなど仕事関数の大きい導電材料がスパッタリングによって堆積されることにより得られる。さらに、図４４に示されるように、第２配線層４７となる金属膜７３０が導電膜７２８を覆うように形成される。この金属膜７３０は、チタンなどからなる層の表面にアルミニウムなどからなる層が積層されることによって得られる。金属膜７３０の形成には、例えばスパッタリングが用いられる。次いで、図４５に示されるように、フォトマスクを用いたパターニング処理およびエッチング処理が導電膜７２８および金属膜７３０に施されて、図４２に示した陽極層４９および第２配線層４７が得られる。
【０１８３】
次に、図４６に示されるように第２絶縁層４５が形成される。この第２絶縁層４５は、ＳｉＯ２などからなる絶縁層が陽極層４９および第２配線層４７を覆うように形成された後に、フォトマスクを用いたパターニング処理およびエッチング処理が施されることによって得られる。続いて、図４７に示されるように第１配線層４３が形成される。この第１配線層４３は、スパッタリングによって形成されたアルミニウムなどの金属層に対してパターニング処理およびエッチング処理が施されることによって得られる。
【０１８４】
この後、図４８に示されるように、第１絶縁層４１が形成される。すなわち、まず、ＳｉＯ２などの絶縁膜が第１配線層４３を覆うように形成される。そして、この絶縁膜のうちＩＣチップ３０のパッドＰと対向すべき部分がパターニング処理およびエッチング処理によって除去されて第１絶縁層４１が得られる。続いて、図４９に示されるように、第１配線層４３のうちＩＣチップのバンプ３０８と対向すべき部分にバンプ４２が形成される。このバンプ４２は、例えばリフトオフ法によって０．５μｍから５μｍ程度の厚さに形成される。バンプ４２は、インジウムや金などの金属からなる。バンプ４２がインジウムによって形成される場合には、その表面が金などの金属によって覆われる。これにより、バンプ４２の酸化が防止される。
【０１８５】
一方、各ＩＣチップ３０のパッドＰにバンプ３０８が形成される。このバンプ３０８は、インジウムや金などの金属からなる。バンプ３０８の厚さは２μｍ〜１０μｍ程度である。この後、図５０に示されるように、各ＩＣチップ３０が、そのバンプ３０８を第１配線層４３上のバンプ４２に対向させた状態で第１絶縁層４１上に配置される。各ＩＣチップの配置には、マウント精度が±５μｍ以内である高精度ベアチップマウンタが用いられる。続いて、バンプ４２およびバンプ３０８が瞬間的に加熱される。これにより、バンプ４２とバンプ３０８とが接合する。
【０１８６】
次に、図５１に示されるように、各ＩＣチップ３０の間隙を埋めるように樹脂材料が充填される。この樹脂材料は、カーボン粒子が含有されており遮光性を有する。この後、図５１に示されるように、ＩＣチップ３０のサブストレート面に支持基板６が貼り付けられる。さらに、ＩＣチップ３０間に充填された樹脂材料が硬化されて充填層３０５が得られる。
【０１８７】
続いて、図５１に示されるように、紫外光であるエキシマレーザ光Ｒが基板７２０側から照射される。これにより光剥離層７２４が爆裂し、図５２に示されるように基板７２０が光剥離層７２４を介して剥離される。さらに、絶縁膜７２６上に残っているアモルファスシリコンがエッチング処理によって除去される。
【０１８８】
この後、フォトマスクを用いたパターニング処理およびエッチング処理が絶縁膜７２６に施され、図４２に示された第３絶縁層５０が得られる。この後の製造工程は、図２６から図３２に示された第１の製造方法と同様である。
【０１８９】
第３の製造方法によれば、以下の効果が得られる。
上述した第１および第２の製造方法のように電子部品層３や各配線層および各絶縁層が形成された後に陽極層４９が形成されると、これらの層の段差によって陽極層４９表面の平坦度が低下する可能性がある。これに対し、第３の製造方法によれば、陽極層４９となる導電膜７２８が他の要素よりも先に平坦な基板７２０上に形成されるので、陽極層４９の表面の平坦度が極めて高い水準に維持される。これにより、有機ＥＬ素子１０の厚さの均一性が保たれるから、発光輝度が表示面の全域にわたって均一となる。なお、第３の製造方法は、能動素子を含むＩＣチップ３０が電気光学装置Ｄに用いられる場合のほか、低温ポリシリコンなどによって形成された能動素子が電気光学装置Ｄに用いられる場合にも同様に適用され得る。
【０１９０】
＜Ｃ：電子機器＞
次に、本発明に係る電子機器について説明する。
［パーソナルコンピュータ］
図５３は、本発明に係る電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。同図に示されるように、パーソナルコンピュータ８１は、キーボード８１１を備えた本体部８１２と、上述した電気光学装置Ｄを備えた表示部８１４とを備えている。
【０１９１】
この構成においては、画像の表示に関わる各種の機能を備えたＩＣチップが電子部品層３に含められ得る。この種のＩＣチップとしては、例えば、表示バッファメモリやＣＰＵを備えたＩＣチップ、あるいはＭＰＥＧ（Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）やＭＰ３（ＭＰＥＧ Ａｕｄｉｏ Ｌａｙｅｒ−３）などに準拠したデータ伸長機能を備えたＩＣチップなどがある。また、電気光学装置Ｄの表示面がタッチパネルとして用いられる場合には、その入力に関わる機能を備えたＩＣチップが電子部品層３に含められ得る。
【０１９２】
［電子書籍］
次に、図５４は、本発明に係る電子機器の一例たる電子書籍の構成を示す斜視図である。同図に示されるように、電子書籍８３は、本体部８３０と第１の表示部８３１と第２の表示部８３２とを有する。このうち本体部８３０は、利用者による操作を受け付けるキーボードを備える。第１の表示部８３１は、上述した電気光学装置Ｄ、すなわち有機ＥＬ素子１０の発光によって画像を表示する電気光学装置Ｄを備える。一方、第２の表示部８３２は、複数の画素によって画像を表示する電気光学装置Ｄ’を備えている。ただし、第２の表示部８３２の画素自体は発光しない。具体的には、電気泳動ディスプレイ、反射型ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）、トナーディスプレイ、ツイストボールディスプレイなどの非発光型ディスプレイが第２の表示部８３２の電気光学装置Ｄ’として用いられる。
【０１９３】
第１の表示部８３１は、本体部８３０の周縁にヒンジを介して取り付けられている。したがって、第１の表示部８３１は、本体部８３０の周縁を軸として回転し得る。一方、第２の表示部８３２は、第１の表示部８３１のうち本体部８３０とは反対側の周縁にヒンジを介して取り付けられている。したがって、第２の表示部８３２は、第１の表示部８３１の周縁を軸として回転し得る。
【０１９４】
この構成のもと、有機ＥＬ素子１０を発光させることによって第１の表示部８３１による表示が行なわれる。一方、第２の表示部８３２による表示がなされる場合には、第１の表示部８３１の有機ＥＬ素子１０がほぼ同一の輝度にて発光する。第１の表示部８３１から発せられた光は、第２の表示部８３２の表示面にて反射した後に観察者によって観察される。すなわち、第１の表示部８３１は、それ自体が表示装置として機能するだけでなく、第２の表示部８３２によって画像が表示されるときの照明装置（いわゆるフロントライト）としても機能する。この構成によれば、第２の表示部８３２が非発光型ディスプレイであるにも拘わらず、その表示の明るさを確保するための照明装置を独立に設ける必要がない。この結果、第１の表示部８３１と第２の表示部８３２の厚さの合計を約２ｍｍ以下とすることが可能となり、紙を用いた書籍よりも薄く軽量であり、なおかつ高機能な電子書籍が実現される。
【０１９５】
なお、本発明が適用され得る電子機器は、図５３および図５４に示した機器に限られない。すなわち、この他にも、携帯電話機、ゲーム機、電子ペーパー、ビデオカメラ、デジタルスチルカメラ、カーナビゲーション装置、カーステレオ、運転操作パネル、プリンタ、スキャナ、テレビ、ビデオプレーヤ、ページャ、電子手帳、電卓、ワードプロセッサなど、画像を表示する機能を備えた各種の機器に本発明が適用され得る。
【０１９６】
＜Ｄ：変形例＞
以上に示された形態はあくまでも例示であり、これらの形態に対しては種々の変形が加えられ得る。変形の一例は以下の通りである。
【０１９７】
（１）画素駆動用ＩＣチップ３７、走査用ＩＣチップ３３、カラムデータ変換用ＩＣチップ３５および制御用ＩＣチップ３１がひとつの支持基板６上に配置された構成を例示したが、走査用ＩＣチップ３３、カラムデータ変換用ＩＣチップ３５および制御用ＩＣチップ３１の一部または全部が他の基板に配置された構成としてもよい。また、走査用ＩＣチップ３３、カラムデータ変換用ＩＣチップ３５および制御用ＩＣチップ３１の一部または全部がひとつのＩＣチップとして構成されていてもよい。
【０１９８】
（２）電子機器の一例たるパーソナルコンピュータについて示したように、本発明を各種の電子機器に適用することにより、システム化および集積化された素子基板やパッケージが実現される。すなわち、この素子基板においては、各種の能動素子や受動素子を有する電子部品層が、各電子部品の接続端子に接続された配線を有する配線形成層によって封止される。電子部品層に含まれる能動素子の一例としては、各種の機能を実現するためのＩＣチップ（ＣＭＯＳ型やバイポーラ型）、メモリまたは化合物半導体といった各種の部品がある。一方、電子部品層に含まれる受動素子の一例としては、抵抗、コンデンサまたはインダクタンスといった各種のチップ部品がある。この素子基板によれば、種々の電子部品がシステム化および集積化されているので、電子機器の小型化、軽量化および高性能化が図られる。
【０１９９】
（３）ＥＬ素子を用いた装置以外の電気光学装置にも本発明は適用され得る。すなわち、電気的作用を光学的作用に変換する電気光学素子を備えた装置であれば本発明は適用される。この種の電気光学装置としては、液晶を用いた液晶表示装置、着色された液体と当該液体に分散された白色の粒子とを含むマイクロカプセルを用いた電気泳動表示装置、極性が相違する領域ごとに異なる色に塗り分けられたツイストボールを用いたツイストボールディスプレイ、黒色トナーを用いたトナーディスプレイ、蛍光体を用いたフィールドエミッションディスプレイ、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を用いたＬＥＤディスプレイ、ヘリウムやネオンなどの高圧ガスを用いたプラズマディスプレイパネル（ＰＤＰ）などがある。
【０２００】
また、本発明に係る電気光学装置は画像を表示するための装置に限られない。例えば、有機ＥＬ、ＬＥＤまたはフィールドエミッション素子（ＦＥＤ）を用いた画像形成装置や、電子写真装置の光学エンジン部分にも本発明が適用され得る。この種の装置においては、画像データに応じた光が感光ドラムなどの感光体に照射され、これにより形成された潜像にトナーが吸着される。そして、このトナーが用紙などの記録材に転写される。本発明に係る電気光学装置は、画像データに応じた光を感光体に照射するための装置にも適用され得る。すなわち、この場合の電気光学装置は、各々が感光体に光を照射する発光素子（電気光学素子）と、各発光素子を個別に駆動する駆動回路とを備える。より望ましい態様において、Ａ４サイズやＡ３サイズといった各種の記録材の幅に合わせてライン露光が可能な構成が採用される。本発明に係る電気光学装置によれば、高性能で薄型の印刷装置や複合機が実現され得る。
【０２０１】
さらに、照射光量に応じた電流または電圧を出力するＣＣＤ（Ｃｈａｒｇｅ ＣｏｕｐｌｅｄＤｅｖｉｃｅ）などの電気光学素子を用いた電気光学装置にも本発明は適用され得る。この電気光学装置は、例えばデジタルカメラにおける光センサアレイ装置（撮像装置）として使用される。この種の光センサアレイ装置は、上記実施形態に係る電気光学装置Ｄの有機ＥＬ素子１０に代えてＣＣＤを設けるとともに、ＣＣＤから出力されたアナログ信号をデジタル信号に変換するＡ／Ｄ変換回路をＤ／Ａ変換回路３５６の代わりに設けることによって実現される。また、他の態様においては、表示装置として用いられる電気光学装置と光センサアレイ装置として用いられる電気光学装置とが一体に組み合わされる。この装置によれば、光センサアレイ装置によって検出された周囲の明るさに応じて、表示装置による発光輝度が自動的に調整され得る。
【０２０２】
また、電気光学素子以外の素子を備えた装置にも本発明は適用され得る。すなわち、各々が平面内の異なる位置に配置された（例えばマトリクス状に配置された）複数の被駆動素子と、各被駆動素子を駆動するための単位回路とを備えた素子駆動装置にも本発明は適用され得る。例えば、本発明に係る電気光学装置の電気光学素子（例えば上述した光センサアレイのＣＣＤ）に代えて、圧力や静電気を検出する素子を被駆動素子として用いれば、利用者による操作を検出する装置が実現される。この素子駆動装置は、各種の電子機器において、例えばタッチパネルや薄型キーボードなどの入力装置として利用され得る。
【０２０３】
【発明の効果】
以上に説明したように、本発明によれば、電気光学素子などの被駆動素子を駆動する回路において能動素子の特性のバラツキが抑制される。
【図面の簡単な説明】
【図１】本発明の実施形態に係る電気光学装置の構成を示す斜視図である。
【図２】電子部品層の構成を示す平面図である。
【図３】画素駆動用ＩＣチップと有機ＥＬ素子との対応関係を示す図である。
【図４】画素駆動用ＩＣチップの構成を示すブロック図である。
【図５】走査用ＩＣチップと画素駆動用ＩＣチップとの関係を示すブロック図である。
【図６】走査用ＩＣチップの動作を説明するためのタイミングチャートである。
【図７】画素回路の構成を示す回路図である。
【図８】画素回路の走査を説明するためのタイミングチャートである。
【図９】カラムデータ変換用ＩＣチップの構成を示すブロック図である。
【図１０】基準電流供給回路の構成を示す回路図である。
【図１１】設定期間における動作を示すタイミングチャートである。
【図１２】Ｄ／Ａ変換回路の構成を示すブロック図である。
【図１３】Ｄ／Ａ変換部の構成を示す回路図である。
【図１４】第１の製造方法によって得られる電気光学装置の構成を示す断面図である。
【図１５】画素駆動用ＩＣチップのパッド形成面の構成を示す図である。
【図１６】電気光学装置の構成を示す平面図である。
【図１７】第１の製造方法のうち下地層およびメタル層が形成される工程を示す図である。
【図１８】同方法のうちＩＣチップが配置される工程を示す図である。
【図１９】同方法のうち充填層が形成される工程を示す図である。
【図２０】同方法のうち第１絶縁層が形成される工程を示す図である。
【図２１】同方法のうち第１配線層が形成される工程を示す図である。
【図２２】同方法のうち第２絶縁層が形成される工程を示す図である。
【図２３】同方法のうち金属膜および陽極材料膜が形成される工程を示す図である。
【図２４】同方法のうち第２配線層および陽極層が形成される工程を示す図である。
【図２５】同方法のうち第３絶縁層が形成される工程を示す図である。
【図２６】同方法のうち樹脂層が形成される工程を示す図である。
【図２７】同方法のうち陽極層の一部が除去される工程を示す図である。
【図２８】同方法のうち導電層およびバリア層が形成される工程を示す図である。
【図２９】同方法のうち導電層およびバリア層が形成される工程を示す図である。
【図３０】同方法のうちバンク層が形成される工程を示す図である。
【図３１】同方法のうちＥＬ層が形成される工程を示す図である。
【図３２】同方法のうち陰極層が形成される工程を示す図である。
【図３３】第２の製造方法によって得られる電気光学装置の構成を示す断面図である。
【図３４】同方法のうち基板上に光剥離層が形成される工程を示す図である。
【図３５】同方法のうち金属層および接着層が形成される工程を示す図である。
【図３６】同方法のうちＩＣチップが配置される工程を示す図である。
【図３７】同方法のうち下地層および遮光層が形成される工程を示す図である。
【図３８】同方法のうち支持基板が貼り付けられる工程を示す図である。
【図３９】同方法において基板が剥離された状態を示す図である。
【図４０】同方法の他の例のうち電源線が形成される工程を示す図である。
【図４１】同方法の他の例によって得られる電気光学装置の構成を示す断面図である。
【図４２】第３の製造方法によって得られる電気光学装置の構成を示す断面図である。
【図４３】同方法のうち光剥離層が形成される工程を示す図である。
【図４４】同方法のうち絶縁層および導電層が形成される工程を示す図である。
【図４５】同方法のうち第２配線層および陽極層が形成される工程を示す図である。
【図４６】同方法のうち第２絶縁層が形成される工程を示す図である。
【図４７】同方法のうち第１配線層が形成される工程を示す図である。
【図４８】同方法のうち第１絶縁層が形成される工程を示す図である。
【図４９】同方法のうちバンプが形成される工程を示す図である。
【図５０】同方法のうちＩＣチップが配置される工程を示す図である。
【図５１】同方法のうち支持基板が貼り付けられる工程を示す図である。
【図５２】同方法において基板が剥離された状態を示す図である。
【図５３】電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図５４】電子機器の一例たる電子書籍の構成を示す斜視図である。
【符号の説明】
Ｄ……電気光学装置、１……有機ＥＬ層（素子層）、１０……有機ＥＬ素子（電気光学素子、被駆動素子）、１３……ＥＬ層、１５……封止層、２……配線形成層、３……電子部品層、３０……ＩＣチップ、３１……制御用ＩＣチップ、３３……走査用ＩＣチップ（選択用ＩＣチップ）、３５……カラムデータ変換用ＩＣチップ（データ供給用ＩＣチップ）、３７……画素駆動用ＩＣチップ（素子駆動用ＩＣチップ）、３７１……画素デコーダ、３７４……画素カウンタ、３７７……画素回路（単位回路）、Ｃ０……キャパシタ、３０１，３０７……下地層、３０２……メタル層、３０２ａ……マウント部、３０２ｂ……アライメントマーク、３０４，３０５……充填層、３０６……遮光層、４２，３０８……バンプ、６……支持基板、４１……第１絶縁層、４３……第１配線層、４５……第２絶縁層、４７……第２配線層、４９……陽極層、５０……第３絶縁層、５２……バンク層、５４……導電層、５６……バリア層、５８……陰極層、７０１，７０７，７０８，７３０……金属膜、７０２……陽極材料膜、７０５……樹脂膜、７１０，７２０……基板、７１２，７２４……光剥離層、７１６……樹脂膜、７２６……絶縁膜、Ｐ１……第１パッド（第１の接続端子）、Ｐ２……第２パッド（第２の接続端子）、ＹＬｋ……走査制御線群、ＬＸＤ……データ制御線。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an element driving device for driving a plurality of driven elements and a method for manufacturing the same, and more particularly, to an electro-optical device using an electro-optical element for converting an electric action into an optical action as a driven element, and a method for manufacturing the same. About. Further, the present invention relates to an element substrate suitable for an element driving device and an electro-optical device, and an electronic apparatus including the electro-optical device and the element driving device.
[0002]
[Prior art]
2. Description of the Related Art As a display device of various electronic devices such as a mobile phone and a PDA (Personal Digital Assistant), a device using an electro-optical element that converts an electric action into an optical action has been proposed. Typical examples of this type of display device include an organic EL display device using organic EL as an electro-optical element and a liquid crystal display device using liquid crystal as an electro-optical element.
[0003]
These display devices include a pixel circuit for each pixel that is the minimum unit of display. This pixel circuit is a circuit for controlling a current or a voltage supplied to the electro-optical element. Each pixel circuit includes a driving element formed on a silicon substrate as disclosed in Patent Document 1.
[0004]
[Patent Document 1]
Japanese Patent Application Laid-Open No. 9-146577 (paragraphs 0013 and 0014)
[0005]
[Problems to be solved by the invention]
In order to improve display quality in this type of display device, it is desirable that the electrical characteristics of the pixel circuit be uniform over all pixels. However, low-temperature polysilicon tends to have variations in characteristics upon recrystallization, and crystal defects may occur. For this reason, in a display device using a thin film transistor made of low-temperature polysilicon, it has been extremely difficult to make the electrical characteristics of the pixel circuit uniform over all pixels. In particular, when the number of pixels is increased due to higher definition and a larger screen of a display image, there is a higher possibility that variations in the characteristics of each pixel circuit will occur, so that the problem of deterioration in display quality becomes even more remarkable.
[0006]
The present invention has been made in view of such circumstances, and an object of the present invention is to suppress variations in the characteristics of active elements in a circuit that drives a driven element such as an electro-optical element, thereby improving the performance and performance of the circuit. It is to improve the function and the degree of integration.
[0007]
[Means for Solving the Problems]
In order to solve the above-described problems, an electro-optical device according to the present invention includes a substrate, a plurality of electro-optical elements, and a plurality of unit circuits for driving the electro-optical elements, and an element driving device provided with a connection terminal. And a wiring forming layer including wiring for connecting each unit circuit included in the element driving IC chip and an electro-optical element corresponding to the unit circuit, and the element driving IC chip is provided on the substrate. An IC chip is disposed with the surface on which the connection terminals are formed facing upward, the wiring forming layer is formed on the element driving IC chip, and the plurality of electro-optical elements are disposed on the wiring forming layer. It is characterized by being formed in.
In this configuration, a plurality of unit circuits for driving the electro-optical element are arranged as an IC chip. The active element included in the IC chip has less variation in characteristics as compared with a thin film transistor made of low-temperature polysilicon or the like. Therefore, even if the number of pixels is increased due to higher definition and a larger screen of a display image, the possibility of variations in the characteristics of unit circuits for driving the electro-optical elements is suppressed, thereby reducing the electro-optical characteristics. The yield of the device is increased. Moreover, since the active elements included in the IC chip are driven at a lower voltage than the thin film transistors made of low-temperature polysilicon or the like, the power consumption of the electro-optical device can be reduced.
[0008]
Note that the electro-optical element according to the present invention converts an electrical action such as current supply or voltage application into an optical action such as a change in luminance or transmittance, or converts an optical action into an electrical action. Convert. Typical examples of such an electro-optical element include an organic EL element that emits light at a luminance corresponding to a current supplied from a unit circuit, and an alignment direction (that is, light transmission) according to a voltage applied by the unit circuit. Liquid crystal whose ratio changes. However, the present invention can be applied to devices using other electro-optical elements.
In a preferred embodiment, each of the plurality of electro-optical elements is arranged at a different position in a plane. For example, a plurality of electro-optical elements are arranged in a matrix in a row direction and a column direction.
[0009]
In a more preferred aspect, the electronic component layer includes a plurality of element driving IC chips each including a plurality of unit circuits, and the wiring forming layer includes a plurality of unit driving circuits included in each of the element driving IC chips. Wiring for connecting to an electro-optical element corresponding to the unit circuit is provided.
[0010]
In a further preferred aspect, the electronic component layer includes a selection IC chip for selecting an IC chip to execute the driving of the electro-optical element among the plurality of element driving IC chips. In this configuration, the selecting IC chip is connected to each element driving IC chip via the wiring included in the wiring forming layer. Therefore, the operation of selecting the element driving IC chip can be stabilized as compared with the configuration in which the circuit for selecting the element driving IC chip is formed by a thin film transistor. Therefore, the yield of the electro-optical device is increased, and the power consumption is reduced.
[0011]
In another aspect, the electronic component layer includes a data supply IC chip that outputs a data signal indicating a current to be supplied to the electro-optical element or a voltage to be applied to a unit circuit of the IC chip for driving each element. The supply IC chip is connected to each element driving IC chip via a wiring included in the wiring forming layer. According to this configuration as well, the operation of supplying the data signal to the element driving IC chip can be stabilized and the speed can be increased as compared with the configuration in which the circuit that outputs the data signal to the unit circuit is formed by a thin film transistor. Therefore, the yield of the electro-optical device is increased and the power consumption is reduced.
[0012]
In still another aspect, the electronic component layer includes an IC chip for selecting an IC chip to execute driving of the electro-optical element among a plurality of IC chips for driving the element, and a current or a current to be supplied to each electro-optical element. A data supply IC chip for outputting a data signal indicating a voltage to be applied to a unit circuit of each element driving IC chip, and a control IC chip for controlling operations of the selection IC chip and the data supply IC chip. The selection IC chip and the data supply IC chip are connected to each element driving IC chip through a wiring included in the wiring formation layer, and the control IC chip is selected through a wiring included in the wiring formation layer. It is connected to the IC chip and the data supply IC chip. This configuration also increases the yield of the electro-optical device and reduces power consumption.
[0013]
In a preferred aspect of the present invention, each of the plurality of element driving IC chips is arranged at a position facing a plurality of electro-optical elements corresponding to a plurality of unit circuits included in the element driving IC chip. According to this configuration, the mode of the electro-optical element can be selected irrespective of the arrangement position of the element driving IC chip. For example, using the same type of element driving IC chip, electro-optical elements having different arrangement pitches can be used. Can be driven.
[0014]
In a preferred aspect, the electro-optical device according to the present invention includes a light-blocking layer that is provided on a side opposite to the wiring forming layer when viewed from the plurality of element driving IC chips and blocks light. According to this aspect, light incident from the opposite side of the wiring forming layer as viewed from the electronic component layer is blocked by the light shielding layer. Therefore, malfunction of the element driving IC chip due to light irradiation is prevented.
[0015]
In still another aspect, an electro-optical device according to the present invention includes a filling layer filled between each element driving IC chip. According to this configuration, the surface of the electronic component layer facing the wiring forming layer is flattened or reinforced by the filling layer. Therefore, disconnection or short circuit of the wiring included in the wiring forming layer is prevented, and a wiring having good characteristics is formed by a simple process. In a more preferred embodiment, the filling layer is formed of a material having a thermal expansion coefficient similar to that of the element driving IC chip. According to this aspect, generation of thermal stress due to a difference in thermal expansion coefficient between the element driving IC chip and the filling layer can be suppressed. Further, the filling layer is formed of a material having excellent heat dissipation. According to this aspect, since the thermal uniformity of the entire electro-optical device is enhanced, the occurrence of a problem due to heat is suppressed.
[0016]
An element driving IC chip provided on a terminal forming surface of the element driving IC chip facing the wiring forming layer and connected to the electro-optical element; and a power supply provided on the terminal forming surface. In the aspect having the second connection terminal connected to the wire, preferably, the area of a surface parallel to the terminal formation surface of the first connection terminal is equal to the terminal formation surface of the second connection terminal. 1/6 or less of the area of the plane parallel to. According to this aspect, the operation of the element driving IC chip is inspected by bringing the probe needle into contact with the second connection terminal. On the other hand, since the first connection terminal is less than 1/6 of the area of the second connection terminal, the element driving IC is smaller than when all the connection terminals are the same size as the first connection terminal. The area of the terminal formation surface of the chip is reduced. Therefore, more element driving IC chips can be arranged for one electro-optical device. Note that, specifically, the planar shape of the second connection terminal is a rectangle of about 100 μm to 70 μm in length and width, and the planar shape of the first connection terminal is a rectangle of about 30 μm to 10 μm in length. You. In a more preferred aspect, an area of a surface of the first connection terminal parallel to the terminal formation surface is 1/50 or more of an area of a surface of the second connection terminal parallel to the terminal formation surface.
[0017]
Further, an electronic apparatus according to the present invention includes the electro-optical device according to each of the above-described embodiments. In this electronic device, variations in characteristics of a unit circuit for driving the electro-optical element can be suppressed. In particular, in an electronic apparatus using an electro-optical device as a display device, the display quality is maintained at a high level.
[0018]
More preferably, the electronic apparatus includes a first display unit having a light-emitting electro-optical device and a second display unit having a non-light-emitting electro-optical device. Among them, the light-emitting electro-optical device has an electro-optical element that emits light itself. A typical example of a light-emitting electro-optical device is an organic EL display device using an organic EL element that emits light at a luminance corresponding to a supplied current as an electro-optical element. On the other hand, a non-light-emitting electro-optical device has an electro-optical element that does not emit light by itself. A typical example of a non-emission type electro-optical device is a liquid crystal display device using a liquid crystal whose transmittance changes according to an applied voltage as an electro-optical element. In this electronic apparatus, light emitted from a light-emitting electro-optical device reaches a non-light-emitting electro-optical device and is used for image display. Therefore, it is not necessary to separately provide a lighting device in order to ensure the visibility of display by the non-light-emitting electro-optical device. Alternatively, even if an illumination device is provided, the amount of light emitted by the illumination device is reduced. In a preferred aspect of the electronic apparatus, the first display unit and the second display unit are movably connected to each other such that the display surfaces of the respective electro-optical devices are positioned at a specific angle. . According to this aspect, the relative positional relationship between the first display unit and the second display unit is adjusted such that the light emitted from the first display unit efficiently reaches the second display unit. You.
[0019]
The device to which the present invention is applied is not limited to an electro-optical device having an electro-optical element. That is, the present invention is applied to various devices including a plurality of driven elements, and includes a substrate, a plurality of driven elements, a plurality of unit circuits for driving the driven elements, and a connection terminal is provided. An element driving IC chip; and a wiring forming layer including wiring for connecting each unit circuit included in the element driving IC chip and a driven element corresponding to the unit circuit. A driving IC chip is disposed with the surface on which the connection terminals are formed facing upward, the wiring forming layer is formed on the element driving IC chip, and the plurality of driven elements are connected to the wiring forming layer. Characterized in that it is formed on With this element driving device, effects similar to those of the electro-optical device according to the present invention can be obtained.
[0021]
The electro-optical device according to the present invention is obtained by the first to third manufacturing methods described below.
That is, in the first manufacturing method, an element driving IC chip having a plurality of unit circuits each driving an electro-optical element is arranged such that a terminal forming surface having a connection terminal faces one side, Forming an electronic component layer including the driving IC chip; and forming, on the surface of the electronic component layer to which the connection terminal of the element driving IC chip is directed, each unit circuit included in the element driving IC chip and the corresponding unit. A step of forming a wiring forming layer including wiring connecting the electro-optical element corresponding to the circuit; and a step of forming an element layer including a plurality of electro-optical elements on the side opposite to the electronic component layer as viewed from the wiring forming layer. Having. According to the electro-optical device obtained by this method, variation in characteristics of a unit circuit for driving the electro-optical element can be suppressed.
[0022]
In a second manufacturing method, an element driving IC chip having a plurality of unit circuits for driving the plurality of electro-optical devices is provided on one surface of the substrate, and a terminal forming surface having connection terminals is provided on the surface of the substrate. A step of forming an electronic component layer including the element driving IC chip by arranging the substrate so as to face the flat surface, a step of peeling the substrate from the electronic component layer, Forming, on the separated surface, a wiring forming layer including wiring for connecting each unit circuit included in the element driving IC chip and an electro-optical element corresponding to the unit circuit; Forming an element layer including the plurality of electro-optical elements on a side opposite to the electronic component layer as viewed from a layer.
According to this manufacturing method, the terminal forming surfaces of the element driving IC chip are aligned in the same plane by the substrate. In other words, the surface of the electronic component layer that should face the wiring formation surface is planarized. Therefore, formation of the wiring forming layer is facilitated, and disconnection or short circuit of the wiring is effectively prevented. For example, the uniformity of the film thickness of the wiring layers constituting the wiring forming layer is improved, and errors relating to the shapes of these wiring layers are reduced. Thereby, the yield of the electro-optical device is improved. Moreover, since the element driving IC chip is arranged with the terminal forming surface facing the substrate, damage to the connection terminals in the subsequent steps is avoided.
[0023]
In a preferred embodiment of the second manufacturing method, a step of forming a release layer on one surface of the substrate is performed prior to the step of forming the electronic component layer, and in the step of forming the electronic component layer, While the electronic component layer is formed on the opposite side of the substrate when viewed from the viewpoint, in the step of separating the substrate, the substrate is separated from the electronic component layer with the separation layer as a boundary. According to this aspect, the substrate is easily peeled off via the peeling layer.
In a more preferred embodiment, the substrate is separated by applying separation energy to the separation layer. Specifically, release energy is applied to the release layer by irradiation of electromagnetic waves such as light or electromagnetic induction. According to this aspect, since the separation energy is reliably and quickly applied to the separation layer, the productivity and the yield of the electro-optical device are improved. In addition, when a member that transmits peel energy is used as the substrate on which the peel layer is formed, the peel energy can be given to the peel layer through the substrate.
[0024]
In a preferred aspect of the second manufacturing method, a step of forming an adhesive layer on one surface of the substrate is performed prior to the step of forming the electronic component layer, and in the step of forming the electronic component layer, The terminal forming surface of the element driving IC chip is bonded to the bonding layer. According to this aspect, since the impact and stress when the element driving IC chip is arranged on the substrate are reduced by the adhesive layer, a defect may occur in the element driving IC chip in the manufacturing process of the electro-optical device. Is prevented.
When the adhesive layer is removed prior to the formation of the wiring forming layer in this embodiment, the adhesive layer is exposed to gas, liquid, or light that does not affect the connection terminals of the element driving IC chip. Desirably, it is formed of a material that can be removed. This avoids damage to the connection terminals of the element driving IC chip during the manufacturing process, so that the connection terminals and the wiring of the wiring formation layer are reliably conducted.
However, in another embodiment, the adhesive layer is used as a base of the wiring forming layer without being removed. That is, in this embodiment, while the adhesive layer is formed of an insulating material, the wiring forming layer is formed on the surface of the adhesive layer covering the electronic component layer in the step of forming the wiring forming layer. When an insulating layer is formed independently between each IC chip of the electronic component layer and each wiring of the wiring forming layer, each IC chip sinks into the insulating layer or the adhesive protrudes from the side of the IC chip. This may impair the flatness of the wiring formation layer. According to this aspect, since the wiring forming layer is formed on the surface of the adhesive layer covering the electronic component layer, this problem is solved. Further, since the step of independently forming the insulating layer of the wiring forming layer is omitted, the manufacturing process can be simplified and the manufacturing cost can be reduced.
[0025]
On the other hand, a third manufacturing method is a method of manufacturing an electro-optical device having a plurality of electro-optical elements, wherein an electrode for supplying a current to the electro-optical elements or applying a voltage to one of the substrates is provided. Forming a wiring formation layer including wiring for connecting the electrode and each of a plurality of unit circuits for driving the electro-optical element on the electrode; and forming the wiring on the electrode; and Disposing an element driving IC chip having a plurality of unit circuits for driving the device, forming an electronic component layer including the IC chip on the wiring forming layer, and separating the substrate from the electrode; Forming the electro-optical element in contact with the electrode on the side opposite to the electronic component layer with respect to the wiring forming layer to form an element layer including a plurality of electro-optical elements after the peeling step. Have.
In this manufacturing method, since the electrode is formed on the substrate, the surface of the electrode is flat without being affected by the wiring forming layer and the electronic component layer. Therefore, the characteristics of the electro-optical element provided to be in contact with the electrode are made uniform.
[0026]
In a preferred embodiment of the third manufacturing method, a step of forming a release layer on one surface of the substrate is performed prior to the step of forming the electronic component layer, and the step of forming the wiring formation layer includes the steps of: While the wiring formation layer is formed on the opposite side of the substrate, the substrate is separated from the wiring formation layer at the separation layer in the step of separating the substrate. According to this aspect, the substrate is reliably and easily peeled off via the peeling layer.
[0027]
In a preferred embodiment of the second or third manufacturing method, a step of fixing the support substrate to the electronic component layer is performed before the step of peeling the substrate. According to this aspect, since the electronic component layer is supported by the support substrate, handling in the manufacturing process becomes easy.
[0028]
Further, in another aspect according to the second or third manufacturing method, the step of forming the wiring forming layer includes forming a wiring for connecting the unit circuit and the electro-optical element, and covering the wiring. And a step of forming an electrode portion in the opening of the insulating layer, and a step of forming an electronic part layer in the step of forming an electronic component layer. The protruding electrode provided on the connection terminal of the chip is joined to the electrode portion. According to this aspect, in the step of arranging the element driving IC chip in the wiring forming layer, the connection terminals and the wiring are reliably and easily conducted.
[0029]
Further, in the above-described preferred embodiments of the first to third manufacturing methods, the step of forming the electronic component layer includes the steps of: arranging a plurality of element driving IC chips each including a plurality of unit circuits; Forming a filling layer between the driving IC chips. According to this aspect, since each element driving IC chip is fixed by the filling layer, in the step of arranging the element driving IC chips, each IC chip is simply arranged without being bonded on the substrate. However, it is possible to prevent the IC chip from deviating from an intended position. Therefore, the arrangement of each IC chip can be performed in a very short time. In a more preferred embodiment, the filling layer is formed of a material having a thermal expansion coefficient similar to that of each IC chip, or a material having excellent heat dissipation.
[0030]
In another aspect, the step of forming the electronic component layer includes a step of forming a base layer between the plurality of element driving IC chips and the filling layer. According to this aspect, since the underlying layer is interposed between each IC chip and the filling layer, even if stress occurs in the electronic component layer due to deformation of the filling layer or the like, distortion due to the stress does not occur. Alleviated by the underlayer. Therefore, a wiring formation layer is formed on a flat surface without distortion. When a light-shielding layer is provided with a conductive material as described later, the underlying layer also plays a role of electrically insulating the wiring formation layer and the light-shielding layer.
[0031]
In still another aspect, the step of forming the electronic component layer includes the step of forming a light-blocking layer that blocks light on the side opposite to the wiring forming layer as viewed from the electronic component layer. According to this aspect, light directed to each IC chip from the opposite side or side surface of the wiring forming layer as viewed from the electronic component layer is blocked by the light shielding layer. Therefore, malfunction of the element driving IC chip due to light irradiation is prevented. In a more desirable aspect, the light-shielding layer is formed of a conductive material. According to this aspect, the light shielding layer can be used as the ground line. Therefore, the luminance gradient and the crosstalk caused by the power supply impedance are effectively reduced. Further, according to the aspect in which the light-shielding layer is formed of a material having a high heat dissipation property, variations in the characteristics of the electro-optical element due to heat generated by the electro-optical element can be suppressed.
[0032]
In a preferred aspect of the first to third manufacturing methods, in the step of forming the electronic component layer, a plurality of element driving IC chips each including a plurality of terminal circuits are provided on each of the element driving IC chips. It is arranged at a position to be opposed to a plurality of electro-optical elements corresponding to a plurality of included unit circuits.
[0033]
The first to third manufacturing methods described above provide an element driving device having a plurality of driven elements.
The same can be applied to the arrangement.
That is, a first manufacturing method for obtaining an element driving device is a method of manufacturing an element driving device having a plurality of driven elements, the method comprising: using an element driving IC chip having a plurality of unit circuits for driving the driven elements. Arranging a terminal forming surface having connection terminals to face one side to form an electronic component layer including the element driving IC chip; and connecting the element driving IC chip in the electronic component layer. Forming a wiring formation layer including wiring connecting each unit circuit included in the element driving IC chip and a driven element corresponding to the unit circuit on the surface to which the terminal is directed; Forming an element layer including the plurality of driven elements on a side opposite to the electronic component layer as viewed from a layer.
In a second manufacturing method for obtaining an element driving device, an element driving IC chip having a plurality of unit circuits for driving a driven element is formed on one surface of a substrate by a terminal forming surface having connection terminals. Forming an electronic component layer including the element driving IC chip by disposing the electronic component layer on the flat surface of the substrate; and removing the substrate from the electronic component layer. Forming a wiring forming layer including wiring for connecting each unit circuit included in the element driving IC chip and a driven element corresponding to the unit circuit on the surface from which the substrate has been peeled off; Forming an element layer including the plurality of driven elements on a side opposite to the electronic component layer as viewed from the wiring formation layer.
In a third manufacturing method for obtaining an element driving device, an electrode for supplying a current to a driven element or for applying a voltage is formed on one surface of a substrate, Forming a wiring formation layer including a wiring for connecting each of the plurality of unit circuits for driving the driven element on the electrode; and a plurality of unit circuits for driving the driven element. Disposing an element driving IC chip and forming an electronic component layer including the IC chip on the wiring forming layer; separating the substrate from the electrode; Forming the driven element in contact with the electrode on the side opposite to the electronic component layer with respect to the formation layer to form an element layer including a plurality of driven elements.
[0034]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. The following embodiments show one embodiment of the present invention, and do not limit the present invention, and can be arbitrarily changed within the scope of the present invention. In each of the drawings described below, dimensions and ratios of the respective components are appropriately different from actual ones in order to make the respective components large enough to be recognized in the drawings.
[0035]
<A: Configuration of electro-optical device>
First, an embodiment in which the electro-optical device according to the invention is applied as a device for displaying an image will be described. FIG. 1 is a perspective view illustrating a configuration of an electro-optical device according to an embodiment of the present invention. As shown in the figure, the electro-optical device D has a support substrate 6, an organic EL layer 1, a wiring forming layer 2, and an electronic component layer 3. The support substrate 6 is a plate-like or film-like member made of glass, plastic, metal, ceramic, or the like. The electronic component layer 3 is provided on one surface of the support substrate 6. The wiring forming layer 2 is provided on the side opposite to the support substrate 6 when viewed from the electronic component layer 3, and the organic EL layer 1 is provided on the side opposite to the support substrate 6 when viewed from the wiring forming layer 2.
[0036]
The organic EL layer 1 includes many organic EL elements 10 as electro-optical elements. These organic EL elements 10 are arranged in a matrix in a row direction (X direction) and a column direction (Y direction). Each of the organic EL elements 10 is an element (driven element) that is driven by the supply of a current and emits light. The light emitted from each organic EL element 10 is emitted in the upward direction in FIG. 1 (that is, in the direction opposite to the support substrate 6). In the present embodiment, it is assumed that m organic EL elements 10 are arranged in a column direction and n organic EL elements 10 are arranged in a row direction. Therefore, the total number of pixels is “m × n”.
[0037]
Electronic component layer 3 includes a large number of electronic components for driving each organic EL element 10. Specifically, various types of semiconductor integrated circuits (IC chips) using CMOS (Complementary Metal-Oxide Semiconductor) type or bipolar type transistors, passive elements such as resistors or capacitors, TFT chips, and plate-shaped paper batteries are used. Are included in the electronic component layer 3. As shown in FIG. 1, the electronic component layer 3 in the present embodiment includes a control IC chip 31, a plurality of scanning IC chips 33, a plurality of column data conversion IC chips 35, and a plurality of pixel driving The IC chip 37 is included as an electronic component.
[0038]
On the other hand, the wiring forming layer 2 is located between the electronic component layer 3 and the organic EL layer 1. This wiring forming layer 2 includes a large number of wirings. Specifically, the wiring forming layer 2 has a wiring for connecting the electronic components included in the electronic component layer 3 to each other. The wiring forming layer 2 includes a plurality of scanning control line groups YL and a plurality of data lines DL, as shown in FIG. Each scanning control line group YL is a wiring for electrically connecting each scanning IC chip 33 and a plurality of pixel driving IC chips 37. On the other hand, each data line is a wiring for electrically connecting each column data conversion IC chip 35 and a plurality of pixel driving IC chips 37. Further, the wiring forming layer 2 includes a wiring for connecting the electronic component included in the electronic component layer 3 and the organic EL element 10 included in the organic EL layer 1. For example, the wiring forming layer 2 includes wiring (not shown in FIG. 1) for electrically connecting one pixel driving IC chip 37 and the plurality of organic EL elements 10.
[0039]
Next, a specific configuration of the electronic component layer 3 will be described with reference to FIG. As shown in the figure, a plurality of pixel driving IC chips 37 are arranged in a matrix in a row direction (X direction) and a column direction (Y direction). Each pixel driving IC chip 37 is provided for each of a predetermined number of organic EL elements 10 among a large number of organic EL elements 10 included in the organic EL layer 1. The correspondence between the pixel driving IC chip 37 and the organic EL element 10 is as follows.
[0040]
In the present embodiment, a total of “m × n” organic EL elements 10 included in the organic EL layer 1 are divided into a plurality of groups (hereinafter, referred to as “element groups”). Specifically, as shown in FIG. 3, n organic EL elements 10 arranged in a row direction are divided into q pieces, and m organic EL elements 10 arranged in a column direction are divided into p pieces. Then, one element group is constituted by “p × q” organic EL elements 10 belonging to one area. Then, one pixel driving IC chip 37 is allocated to each element group. That is, as shown in FIG. 3, each pixel driving IC chip 37 is arranged so as to face “p × q” organic EL elements 10 belonging to one element group, and these organic EL elements 10 Has the role of driving.
[0041]
Further, as shown in FIG. 2, the plurality of scanning IC chips 33 are arranged along one or two edges of the support substrate 6 in the column direction. Each of the scanning IC chips 33 has a circuit for sequentially selecting an IC chip to execute driving of the organic EL element 10 from the plurality of pixel driving IC chips 37. On the other hand, the plurality of column data conversion IC chips 35 are arranged along the other edge of the support substrate 6 in the row direction. Each column data conversion IC chip 35 controls a current flowing through each organic EL element 10 based on data (hereinafter, referred to as “image data”) Xd representing an image. The image data Xd is data for specifying the luminance (gradation) of each organic EL element 10.
[0042]
On the other hand, the control IC chip 31 is disposed at a portion where a row of the plurality of scanning IC chips 33 and a row of the plurality of column data conversion IC chips 35 intersect (that is, a corner portion of the support substrate 6). The control IC chip 31 controls each scanning IC chip 33 and each column data conversion IC chip 35 as a whole. Specifically, the control IC chip 31 is connected to an external device (not shown) such as a computer system. The external device supplies a control signal (for example, image data Xd or a control signal for defining the timing of the display operation). Clock signal). The control IC chip 31 includes a display memory 31a. The display memory 31a is a unit for temporarily storing image data Xd supplied from an external device.
[0043]
Then, the control IC chip 31 is supplied with a signal (a reset signal RSET, a clock signal YSCL, and a chip selection clock signal YCL described later) for selecting the plurality of scanning IC chips 33 one by one from an external device. The signals are generated based on the control signals, and these signals are supplied to each scanning IC chip 33 (see FIG. 5). The control IC chip 31 supplies the image data Xd stored in the display memory 31a to each column data conversion IC chip 35 (see FIG. 9). Further, the control IC chip 31 generates a forced off signal Doff for forcibly stopping the operation of each pixel driving IC chip 37, and transmits this signal to each pixel via the wiring included in the wiring forming layer 2. Output to the driving IC chip 37.
[0044]
Next, the configuration and operation of each of the pixel driving IC chip 37, the scanning IC chip 33, and the column data conversion IC chip 35 will be described. In the following, after the configuration and operation of the pixel driving IC chip 37 and the scanning IC chip 33 are described, the configuration and operation of the column data conversion IC chip 35 will be described.
[0045]
[Configuration of Pixel Driving IC Chip 37]
Each pixel driving IC chip 37 includes a circuit for driving a plurality of organic EL elements 10 assigned to the pixel driving IC chip 37. More specifically, as shown in FIG. 4, each pixel driving IC chip 37 includes a pixel decoder 371, a pixel counter 374, and a plurality of pixel circuits 377. Each pixel circuit 377 is arranged in a matrix so as to correspond one-to-one with each of the plurality of organic EL elements 10 belonging to one element group. Therefore, each pixel driving IC chip 37 includes a total of “p × q” pixel circuits 377. Each pixel circuit 377 is a circuit for driving one organic EL element 10. Therefore, “p × q” organic EL elements 10 included in the organic EL layer 1 are driven by one pixel driving IC chip 37.
[0046]
As shown in FIG. 4, the q pixel circuits 377 arranged in the row direction include one word line WLi (i is an integer satisfying 1 ≦ i ≦ m), one holding control signal line HLi, and 1 They are connected to each other via the light emission control signal lines GCLi. One end of each word line WLi, each holding control signal line HLi, and each light emission control signal line GCLi is connected to the pixel decoder 371. Under this configuration, the q pixel circuits 377 arranged in the row direction receive the selection signal XWi via the word line WLi, the holding control signal XHi via the holding signal line HLi, and the light emitting control signal line GCLi. Thus, the light emission control signal XGCi is supplied from the pixel decoder 371, respectively. On the other hand, the p pixel circuits 377 arranged in the column direction are connected to the column data conversion IC chip 35 via one data line DLj (j is an integer satisfying 1 ≦ j ≦ n).
[0047]
All the pixel circuits 377 included in one pixel driving IC chip 37 are connected to the pixel decoder 371 via a common test signal line TSL. With this configuration, a test signal TS is simultaneously supplied to each pixel circuit 377 from the pixel decoder 371 via the test signal line TSL. As a result, an operation test is performed on all the pixel circuits 377 simultaneously.
[0048]
[Configuration of Scanning IC Chip 33]
Next, a specific configuration of the scanning IC chip 33 will be described with reference to FIG. In the following, for convenience of description, a group including a plurality of (“n / q”) pixel driving IC chips 37 arranged in the row direction is referred to as a “pixel driving IC chip group”.
[0049]
As shown in FIG. 5, in this embodiment, one scanning IC chip 33 is provided for each of two (ie, two rows) pixel driving IC chips. Each scanning IC chip 33 controls the operation of a plurality (“2n / q”) of pixel driving IC chips 37 belonging to two pixel driving IC chips. In the following, the number of the scanning IC chips 33 is described as “r (= m / 2p)” for convenience of description. Further, one of the two pixel driving IC chips corresponding to one scanning IC chip 33 is referred to as a “first pixel driving IC chip group 370a”, and the other is referred to as “first pixel driving IC chip group 370a”. The pixel driving IC chip group is referred to as a “second pixel driving IC chip group 370b”.
[0050]
Each of the scanning IC chips 33 is driven by two pixel driving units assigned to the scanning IC chip 33 via a scanning control line group YLk (k is an integer satisfying 1 ≦ k ≦ r) included in the wiring forming layer 2. IC chip 37. Each scanning control line group YLk includes a first local clock signal line LCak, a second local clock signal line LCbk, and a local reset signal line LRS. More specifically, each scanning IC chip 33 is connected to a plurality of pixel driving IC chips 37 belonging to a first pixel driving IC chip group 370a via a first local clock signal line LCak. I have. Similarly, each scanning IC chip 33 is connected to a plurality of pixel driving IC chips 37 belonging to the second pixel driving IC chip group 370b via the second local clock signal line LCbk. Further, two adjacent scanning IC chips 33 are electrically connected to each other by a wiring included in the wiring forming layer 2.
[0051]
Here, FIG. 6 is a timing chart showing a waveform of a signal related to scanning of each pixel circuit 377. The reset signal RSET, the clock signal YSCL, and the chip selection clock signal YCL shown in FIG. 3 are signals supplied from the control IC chip 31 to each scanning IC chip 33. Among them, the reset signal RSET is a signal for defining the time length of a period required to scan all the “m × n” organic EL elements 10 (hereinafter referred to as “data writing period”). It rises to the H level at the start of the data writing period. On the other hand, the clock signal YSCL is a signal having a cycle corresponding to the time length of one horizontal scanning period. This horizontal scanning period corresponds to a period in which n pixel circuits 377 belonging to one row are simultaneously selected. Further, the chip selection clock signal YECL is a signal for selecting a scanning IC chip 33 from which the control of the pixel driving IC chip 37 is to be actually executed among the plurality of scanning IC chips 33. Therefore, the chip select clock signal YCL rises to the H level “r” times corresponding to the number of the scanning line IC chips in one data writing period.
[0052]
When each scanning IC chip 33 is selected by the chip selection clock signal YECL, it sequentially outputs a first local clock signal SKAk and a second local clock signal SCKbk. The first local clock signal SKAk and the second local clock signal SCKbk are clock signals for selecting a plurality of pixel circuits 377 belonging to each pixel driving IC chip group for each row.
[0053]
More specifically, as shown in FIG. 6, the k-th scanning IC chip 33 first contacts a plurality of pixel driving IC chips 37 belonging to the first pixel driving IC chip group 370a. It outputs a first local clock signal SCKak. The first local clock signal SCKak is supplied with the clock signal YSCL and the clock signal YSCL over a period corresponding to “p” horizontal scanning periods, which is the number of pixel circuits 377 arranged in the column direction in the first pixel driving IC chip group 370a. It is a signal whose level fluctuates in the same cycle. The scanning IC chip 33 selected by the chip selection clock signal YECL, when the selection of the pixel circuits 377 for p rows based on the first local clock signal SCKak is completed, the second pixel driving IC chip group 370b And outputs a second local clock signal SCKbk to a plurality of pixel driving IC chips 37 belonging to. The second local clock signal SCKbk is supplied with the clock signal YSCL and the clock signal YSCL over a period corresponding to “p” horizontal scanning periods, which is the number of pixel circuits 377 arranged in the column direction in the second pixel driving IC chip group 370b. It is a signal whose level fluctuates in the same cycle. The first local clock signal SCKak and the second local clock signal SCKbk are transmitted via the first local clock signal line LCak and the second local clock signal line LCbk, respectively.
[0054]
On the other hand, when the selection of the pixel circuits 377 for the p rows based on the second local clock signal SCKbk is completed, each scanning IC chip 33 outputs to the next scanning IC chip 33 as shown in FIG. The enabled enable signal EOk is inverted to H level. This enable signal EOk is a signal for notifying the scanning IC chip 33 of the next stage that the selection of the pixel driving IC chips for two rows by the scanning IC chip 33 is completed. The (k + 1) th stage scanning IC chip 33 to which the H-level enable signal EOk has been supplied outputs the first local clock signal SCKak + 1 and the second local clock signal SCKbk + 1 in the same procedure as described above.
[0055]
[Configuration of Pixel Circuit 377]
Next, an electrical configuration of the pixel circuit 377 as a unit circuit will be described with reference to FIG. Note that FIG. 7 illustrates one pixel circuit 377 located in the i-th row and the j-th column. This configuration is common to all the pixel circuits 377.
[0056]
The pixel circuit 377 includes a plurality of MOS transistors and one capacitor C0. Specifically, the pixel circuit 377 includes a pair of switching transistors Q1a and Q1b, a pair of read transistors Q2a and Q2b, a capacitor C0, an issue control transistor Q3, test transistors Q8a and Q8b, A memory unit 377a. The transistors Q1a, Q1b, Q2a, Q2b and Q3 are p-channel MOS transistors, and the transistors Q8a and Q8b are n-channel MOS transistors. The transistor Q2b is a driving transistor for supplying a constant current to the organic EL element 10, and the transistor Q3 is a transistor for controlling conduction / non-conduction of the constant current.
[0057]
Transistor Q1a is connected to data line DLj and transistor Q1b, and its gate terminal is connected to word line WLi. The transistor Q1b is connected to one end of the capacitor C0 and the transistor Q1a, and has a gate terminal connected to the word line WLi. On the other hand, the other end of the capacitor C0 is connected to the power line L1. The power supply voltage VDD is applied to the power supply line L1.
[0058]
Transistors Q2a and Q2b form a current mirror circuit. Specifically, each gate terminal of transistors Q2a and Q2b is connected to one end of capacitor C0. One transistor Q2a is connected to the transistor Q1a and the power supply line L1. Therefore, when selection signal XWi supplied to word line WLi transitions to L level, transistors Q1a and Q1b are both turned on. When the transistor Q1b is turned on in this manner, the transistor Q2b functions as a diode whose gate terminal and drain terminal are connected. Therefore, a current corresponding to the data signal Dj of the data line DLj flows through the power supply line L1, the transistor Q2a, the transistor Q1a, and the data line DLj, and the charge corresponding to the gate voltage of the transistor Q2a is accumulated in the capacitor C0. The other transistor Q2b is connected to the source terminal of the transistor Q3 and the power supply line L1. The transistor Q2b forms a current mirror circuit with the transistor Q2a, and causes the electric charge stored in the capacitor C0, that is, a current corresponding to the gate voltage of the transistor Q2b to flow through the transistor Q3.
[0059]
The gate terminal of the transistor Q3 is connected to the light emission control signal line GCLi. Further, the drain terminal of the transistor Q3 is connected to the organic EL element 10 via a wiring included in the wiring forming layer 2. With this configuration, when the light emission control signal XGCi transitions to the L level, the transistor Q3 is turned on. At this time, the drive current Iel according to the gate voltage of the transistor Q2b is supplied to the organic EL element 10 via the transistors Q2b and Q3. The supply of the drive current Iel causes the organic EL element 10 to emit light. In the present embodiment, p-type transistors are used as the transistors Q2a, Q2b, and Q3, but these transistors are appropriately connected to the organic EL element 10 and the power supply line L1. Type transistor.
[0060]
On the other hand, the analog memory unit 377a is a circuit that keeps the electric charge stored in the capacitor C0 constant. Specifically, the analog memory unit 377a has transistors Q4a, Q4b, Q5, Q6, and Q7. The transistors Q4a and Q4b are n-channel MOS transistors, and the transistors Q5, Q6 and Q7 are p-channel MOS transistors. Transistors Q4a and Q4b form a current mirror circuit. Similarly, transistors Q5 and Q6 form a current mirror circuit.
[0061]
The transistor Q5 is connected to the power supply line L1 and the transistor Q4a, and has a gate terminal connected to one end of the capacitor C0. Transistor Q6 is connected to power supply line L1 and transistor Q4b, and its gate terminal is connected to transistor Q7. The transistor Q7 is connected to one end of the capacitor C0 and the transistor Q6, and has a gate terminal connected to the holding signal line HLi. Therefore, transistor Q7 is turned on when holding signal XHi goes low.
[0062]
On the other hand, the transistor Q4a is connected to the transistor Q5 and the ground line, and has a gate terminal connected to the transistor Q5. The transistor Q4b is connected to the transistor Q6 and the ground line, and has a gate terminal connected to the transistor Q5 and a gate terminal of the transistor Q4a.
[0063]
With this configuration, the analog memory unit 377a operates as follows. That is, when charge corresponding to the data signal is accumulated in the capacitor C0, a current corresponding to the gate voltage of the transistor Q2b flows from the transistor Q5 to the transistor Q4a. Here, since the transistors Q4a and Q4b form a current mirror circuit of the same size, a current equal to the current flowing through the transistor Q4a flows through the transistor Q4b, and further flows through the transistor Q6. When the transistor Q7 is turned on in this state, the gate voltage of the transistor Q6 is fed back to the capacitor C0 via the transistor Q7. As a result, the charge stored in the capacitor C0 is kept constant. In another embodiment, a nonvolatile memory circuit may be employed instead of the analog memory unit 377a. The analog memory section 377a is an effective circuit for promptly restarting the display once turned off for low power consumption or hot start of a program, but is not essential to the present invention.
[0064]
Next, the pixel counter 374 and the pixel decoder 371 included in the pixel driving IC chip 37 will be described. The pixel counter 374 shown in FIG. 4 is a unit for sequentially specifying the pixel circuits 377 of each row included in one pixel driving IC chip 37 as a selection target. The pixel counter 374 is connected to a local reset signal line LRS and a first local clock signal line LCak or a second local clock signal line LCbk.
[0065]
More specifically, the pixel counter 374 increases the count value by “1” each time the first local clock signal SCKak or the second local clock signal SCKbk supplied from the scanning IC chip 33 rises to the H level. Further, the pixel counter 374 resets the count value to “0” each time the local reset signal RS supplied from the scanning IC chip 33 rises to the H level. Accordingly, the count value of the pixel counter 374 can take a value from “0” to “p” by increasing by “1” every horizontal scanning period in one data writing period. The count value of the pixel counter 374 is output to the pixel decoder 371.
[0066]
The pixel decoder 371 is means for sequentially selecting the pixel circuits 377 of each row included in one pixel driving IC chip 37. The first local clock signal line LCak or the second local clock signal line LCbk is connected to the pixel decoder 371. Then, the pixel decoder 371 simultaneously selects a plurality of (q) pixel circuits 377 belonging to a row corresponding to the count value of the pixel counter 374. That is, the pixel decoder 371 controls the levels of the selection signal XWi, the holding control signal XHi, and the light emission control signal XGCi as described below.
[0067]
As shown in FIG. 8, the selection signal XWi is a signal that is at the L level in one horizontal scanning period in the data writing period. That is, the selection signal XWi inverts to the L level at the i-th rise of the first local clock signal LCak or the second local clock signal LCbk in the data write period, and goes high at the (i + 1) -th rise. Invert to level. Therefore, the selection signals XW1, XW2,..., XWp are sequentially inverted to the L level in synchronization with the rising of the first local clock signal LCak or the second local clock signal LCbk. The hold control signal XHi is inverted to the H level at a timing when a predetermined time has elapsed after the selection signal XWi has fallen to the L level, and is inverted to the L level when a period corresponding to one horizontal scanning period has elapsed. Further, the light emission control signal XGCi is a signal obtained by inverting the level of the selection signal XWi. Therefore, the light emission control signals XGC1, XGC2,..., XGCp are sequentially inverted to the H level in synchronization with the rise of the first local clock signal LCak or the second local clock signal LCbk.
[0068]
On the other hand, as shown in FIG. 7, the gate terminals of transistors Q8a and Q8b are connected to test signal line TSL. The drain terminal of the transistor Q8a is connected to the drain terminal of the transistor Q3. In a mode for testing the operation of the pixel circuit 377 (test mode), the transistor Q3 is turned off in response to the forced off signal Doff, and the transistor Q8a is turned on by inverting the test signal TS to the H level. . Thereby, the anode layer of the organic EL element 10 is connected to the ground line via the transistor Q8a. The drain terminal of the transistor Q8b is connected to the data line DL. When the test signal TS is inverted to the H level in the test mode, the transistor Q8b is turned on. Thereby, data line DL is connected to the ground line via transistor Q8b. At this time, when transistors Qa1 and Qb1 are turned on, the gate voltage of transistor Q2a is forced to the ground potential. In this test mode, by setting the selection signal XWi, the data signal Dj, or the holding signal XHi to a predetermined level, the leak current of the pixel circuit 377, the potential holding property of the capacitor C0, and the like are inspected. In the test mode, the count value of the pixel counter 374 is set to a plurality of numerical values larger than “p”, and a test of the content assigned to each of these numerical values is executed. Note that p-channel transistors may be used as the transistors Q8a and Q8b.
[0069]
Next, the operation of each pixel circuit 377 will be described. Here, the operation will be described with particular focus on one pixel circuit 377 located in the i-th row and the j-th column, but this operation is common to all the pixel circuits 377.
[0070]
First, when the selection signal XWi supplied from the pixel decoder 371 is inverted to the L level at the start of the horizontal scanning period, the transistors Q1a and Q1b of all the pixel circuits 377 belonging to the i-th row are turned on. As a result, a current corresponding to the data signal Dj flows through the transistor Q2a, and a charge corresponding to the current is stored in the capacitor C0. On the other hand, when the light emission control signal XGCi is inverted to the H level at the start of the horizontal scanning period, the transistor Q3 is turned off. Therefore, no current flows through the organic EL element 10 during charging of the capacitor C0. When a predetermined time has elapsed since the selection signal XWi was inverted to L level, the holding control signal XHi is inverted to H level, and the transistor Q7 is turned off.
[0071]
Subsequently, when the selection signal XWi is inverted to the H level at the end of the horizontal scanning period, the transistors Q1a and Q1b of all the pixel circuits 377 belonging to the i-th row are turned off. On the other hand, when the light emission control signal XGCi is inverted to L level at the end of the horizontal scanning period, the transistors Q3 of all the pixel circuits 377 belonging to the i-th row are turned on. As a result, the drive current Iel corresponding to the voltage held in the capacitor C0 is supplied to the organic EL element 10 via the transistors Q2b and Q3. As a result, the organic EL element 10 emits light at a luminance corresponding to the magnitude of the drive current Iel.
[0072]
Further, when the holding control signal XHi is inverted to the L level at a point in time delayed by a predetermined time from the end of the horizontal scanning period, the transistors Q7 of all the pixel circuits 377 belonging to the i-th row are turned on. Therefore, the gate voltage of the transistor Q2b is kept constant by the analog memory unit 377a.
[0073]
On the other hand, as described above, the pixel decoder 371 is supplied with the forced off signal Doff from the control IC chip 31. When the forced off signal Doff is inverted to H level, the pixel decoder 371 inverts all the light emission control signals XGC1, XGC2,..., XGCp to H level. Thus, the transistors Q3 in all the pixel circuits 377 in the pixel driving IC chip 37 are turned off. Therefore, all the organic EL elements 10 stop emitting light in response to the forced off signal Doff.
[0074]
[Selection Operation of Pixel Circuit 377]
Next, a selection operation of the pixel circuit 377 performed under the above-described configuration will be described in detail.
First, as shown in FIG. 6, the reset signal RSET supplied from the control IC chip 31 to each scanning IC chip 33 is set to the H level for a predetermined period. Each scanning IC chip 33 sets the enable signal EOk to be supplied to the next-stage scanning IC chip 33 to L level, triggered by the rise of the reset signal RSET. Further, each scanning IC chip 33 inverts the local reset signal RS supplied to the first pixel driving IC chip group 370a and the second pixel driving IC chip group 370b to H level for a predetermined period. As a result, the pixel counter 374 included in each pixel driving IC chip group resets the count value to “0”.
[0075]
On the other hand, the first-stage scanning IC chip 33 is selected by inverting the chip selection clock signal YECL to the H level at the beginning of the data writing period. The scanning IC chip 33 outputs a clock pulse of the first local clock signal SCKa1 based on the clock signal YSCL supplied from the control IC chip 31. The first local clock signal SCKa1 is supplied to the first pixel driving IC chip group 370a via the first local clock signal line LCa1.
[0076]
Further, the pixel counter 374 of the pixel circuit 377 belonging to the first pixel driving IC chip group 370a changes the count value from “0” to “1” at the first rising edge of the clock pulse in the first local clock signal LCa1. To increase. On the other hand, the pixel decoder 371 selects the pixel circuits 377 in the first row corresponding to the count value “1” and supplies a current corresponding to the data signal Dj to the organic EL elements 10 corresponding to these pixel circuits 377. (Hereinafter, referred to as “selection operation”).
[0077]
That is, the pixel decoder 371 inverts the selection signal XW1 corresponding to the count value “1” to L level over one horizontal scanning period. As a result, the transistors Q1a and Q2a of all the pixel circuits 377 belonging to the first row are turned on. That is, all the pixel circuits 377 belonging to the first row are selected. As a result, a charge corresponding to the current of the data signal Dj is charged in the capacitor C0. In addition, during a period in which the pixel circuits 377 for one row are selected, the pixel decoder 371 sets the holding control signal XH1 to the H level to turn off the transistor and sets the light emission control signal XGC1 to the H level. As a result, the transistor Q3 is turned off.
[0078]
On the other hand, when one horizontal scanning period has elapsed since the selection signal was inverted to the L level, the pixel decoder 371 inverts the selection signal XW1 to the H level. Thus, in all the pixel circuits 377 belonging to the first row, the transistors Q1a and Q1b are turned off. Further, the pixel decoder 371 inverts the holding control signal XH1 to L level at a point slightly later than the rise of the selection signal XW1. As a result, the transistor Q7 of the pixel circuit 377 belonging to the first row is turned on. Further, the pixel decoder 371 inverts the light emission control signal XGC1 to L level simultaneously with the rise of the selection signal XW1. As a result, the transistor Q3 of the pixel circuit 377 belonging to the first row is turned on.
[0079]
With the above operation, in all the pixel circuits 377 belonging to the first row, the current Iel corresponding to the voltage held in the capacitor C0 flows between the source and the drain of the transistor Q2b. Therefore, the organic EL element 10 emits light at a luminance (gradation) according to the data signal Dj.
[0080]
When the selection operation is completed for the pixel circuits 377 in the first row, the pixel counter 374 increases the count value from “1” to “2”. Then, in the second horizontal scanning period, the same selection operation as described above is performed on the pixel circuits 377 in the second row belonging to the first pixel driving IC chip group 370a. After that, the same selection operation is performed up to the pixel circuits 377 in the p-th row belonging to the first pixel driving IC chip group 370a. That is, each time the count value of the pixel counter 374 is increased by “1” at the start of each horizontal scanning period, the selection operation is performed on the pixel circuits 377 in the row specified by the count value. More generally, when the count value of the pixel counter 374 is “k”, the pixel circuits 377 in the k-th row belonging to the first pixel driving IC chip group 370a are selected, and these pixel circuits are selected. The organic EL element 10 corresponding to 377 emits light at a luminance according to the data signal Dj.
[0081]
Next, when the selection operation is completed for all the pixel circuits 377 for the p rows belonging to the first pixel driving IC chip group 370a, the first-stage scanning IC chip 33 outputs a signal based on the clock signal YSCL. The clock pulse of the second local clock signal SCKb1 is output. The second local clock signal SCKb1 is supplied to the second pixel driving IC chip group 370b via the second local clock signal line LCb1. Then, in each of the pixel driving IC chips 37 belonging to the second pixel driving IC chip group 370b, the same selection operation as described above for the first pixel driving IC chip group 370a is repeated. That is, each row of the pixel circuits 377 belonging to the second pixel driving IC chip group 370b is selected for each horizontal scanning period, and the organic EL elements 10 corresponding to these pixel circuits 377 have a luminance corresponding to the data signal Dj. Emits light.
[0082]
On the other hand, when the selection operation for the p-th row of pixel circuits 377 belonging to the second pixel driving IC chip group 370b is completed, the first-stage scanning IC chip 33 becomes the second-stage scanning IC chip. The enable signal EO1 supplied to the inverter 33 is inverted to H level. Accordingly, the first pixel driving IC chip group 370a (the third row pixel driving IC chip 37) corresponding to the second stage scanning IC chip 33, and the second pixel driving IC chip group The above-described selection operation is sequentially performed on 370b (the pixel driving IC chip 37 on the fourth row). Hereinafter, similarly, the scanning IC chip 33 is selected by the chip selection clock signal YECL and the enable signal EO, and the first pixel driving IC chip group 370a corresponding to the selected scanning IC chip 33, and Similar selection operations are sequentially performed on the second pixel driving IC chip group 370b. More generally, when the k-th scanning IC chip 33 is selected by the chip selection clock signal YECL and the enable signal EOk-1, first, the first pixel driving IC chip group 370a (first The selection operation is sequentially performed on the pixel circuits 377 for the p rows belonging to the (2k-1) th row of pixel driving IC chips. When this is completed, the p-rows belonging to the second pixel driving IC chip group 370b (the (2k) -th pixel driving IC chip group) corresponding to the k-th scanning IC chip 33 are completed. The selection operation is sequentially performed on the pixel circuits 377. As a result of the above operation, an image corresponding to the image data Xd supplied from the external device is displayed.
[0083]
According to the scanning IC chip 33 and the pixel driving IC chip 37 according to the present embodiment, the following effects can be obtained.
(1) A pixel counter 374 and a pixel decoder 371 for sequentially selecting each pixel circuit 377 are provided in the pixel driving IC chip 37, and each pixel driving IC chip 37 performs scanning via a scanning control line group YLk. It is connected to the IC chip 33. Therefore, the scanning control line group YLk does not need to be provided for each row of the pixel circuits 377. As a result, the number of the scanning control line groups YLk is reduced and the space occupied by the scanning control line groups YLk is reduced as compared with the conventional configuration in which a scanning line is provided for each row of the pixel circuits 377. On the other hand, a decrease in the number of the scanning control line groups YLk means that a wide wiring can be formed in the same space as in the conventional configuration. In this case, since the impedance of the wiring is reduced, even if the electro-optical device D has a large screen including a large number of pixels, a display device with good display quality and high luminance is realized. Since the number of pads for connecting the driving IC chip to the scanning IC chip 33 is reduced, the size of the pixel driving IC chip 37 is reduced.
(2) Since the test of each pixel circuit 377 is executed by the test signal TS, the pad (connection terminal) of the pixel driving IC chip 37 connected to the organic EL element 10 can be reduced. That is, when a test of the pixel circuit 377 is performed by mechanically bringing the probe needle into contact with the pad of the pixel driving IC chip 37, the pad of the pixel driving IC chip 37 must be large enough to contact the probe needle. There is a need to. On the other hand, according to the present embodiment, since the pixel circuit 377 is tested by supplying the test signal TS, the probe needle is brought into contact with the pad of the pixel driving IC chip 37 which is to be connected to the organic EL element 10. You don't have to. Therefore, the pad of the pixel driving IC chip 37 can be made sufficiently smaller than the size required for contact with the probe needle. As a result, the size of the pixel driving IC chip 37 is reduced, and the number of wirings for connecting the scanning IC chip 33 and each pixel driving IC chip 37 is reduced, so that higher resolution is realized.
[0084]
In FIG. 5, the configuration in which one scanning IC chip 33 controls two rows of pixel driving IC chips 37 is illustrated, but the pixel driving IC chips assigned to one scanning IC chip 33 are illustrated. The number of 37 is not limited to this.
[0085]
[Configuration of Column Data Conversion IC Chip 35]
Next, the configuration of each column data conversion IC chip 35 will be described. As shown in FIG. 2, in this embodiment, one column data conversion IC chip 35 is provided for each of a plurality of rows (here, a total of “s” rows) of pixel driving IC chips 37. . Each column data conversion IC chip 35 supplies a data signal Dj to a pixel circuit 377 included in the pixel driving IC chip 37 via a data line DLj.
[0086]
As shown in FIG. 9, each column data conversion IC chip 35 includes an enable control circuit 351, a first latch circuit 353, a second latch circuit 354, a D / A conversion circuit 356, and a reference current supply circuit 358. Have. Although only the configuration of the first-stage column data conversion IC chip 35 is shown in detail in FIG. 9, the second-stage and subsequent column data conversion IC chips 35 have the same configuration.
[0087]
Each column data conversion IC chip 35 is connected to the control IC chip 31 via the data control line LXD. The data control line LXD includes an enable signal line LXECL, an image data signal line LXd, a clock signal line LXCL, a reference current control line LBP, and a latch pulse signal line LLP.
[0088]
The enable signal line LXECL is a wiring for supplying the enable control signal XECL from the control IC chip 31 to the enable control circuit 351 of the first-stage column data conversion IC chip 35. The enable control circuit 351 generates an enable signal EN based on the enable control signal XECL. The enable signal EN indicates whether the operation of the first latch circuit 353 and the reference current supply circuit 358 is enabled or disabled. The enable signal EN generated by the enable control circuit 351 is output to input terminals of AND gates 353a, 353b and 359.
[0089]
The enable control circuit 351 of each column data conversion IC chip 35 is cascaded to the enable control circuit 351 of the next column data conversion IC chip 35. With this configuration, the enable control circuits 351 of the second and subsequent column data conversion IC chips 35 receive the enable signal EN from the enable control circuit 351 of the preceding column data conversion IC chip 35, respectively. An enable signal EN is generated based on the signal.
[0090]
The output terminal of the AND gate 353a and the output terminal of the AND gate 353b are connected to the first latch circuit 353. The input terminal of the AND gate 353a receives the image data Xd from the control IC chip 31 via the image data signal line LXd. That is, the AND gate 353a outputs the logical product of the enable signal EN and the image data Xd to the first latch circuit 353. In other words, the image data Xd output from the control IC chip 31 is supplied to the first latch circuit 353 via the AND gate 353a only during the period when the enable signal EN is at the H level. On the other hand, the input terminal of the AND gate 353b receives the clock signal XCL from the control IC chip 31 via the clock signal line LXCL. That is, the AND gate 353b outputs the logical product of the enable signal EN and the clock signal XCL to the first latch circuit 353. In other words, the clock signal XCL output from the control IC chip 31 is supplied to the first latch circuit 353 via the AND gate 353b only during the period when the enable signal EN is at the H level. The clock signal XCL is a so-called dot clock. With the above configuration, the first latch circuit 353 sequentially holds the image data Xd in synchronization with the clock signal XCL while the enable signal EN is at the H level. On the other hand, the enable signal EN is inverted to the L level when the image data Xd for the “s” pixel circuits 377 is captured by the first latch circuit 353. Therefore, the first latch circuit 353 receives the image data Xd for the “s” pixel circuits 377.
[0091]
An output terminal of the first latch circuit 353 is connected to an input terminal of the second latch circuit 354. On the other hand, the output terminal of the second latch circuit 354 is connected to the input terminal of the D / A conversion circuit 356. The second latch circuit 354 receives a latch pulse signal LP from the control IC chip 31 via a latch pulse signal line LLP. The latch pulse signal LP is a signal that is inverted to the H level at the start of the horizontal scanning period. The second latch circuit 354 simultaneously captures the image data Xd of the “s” pixel circuits 377 held in the first latch circuit 353 at the rise of the latch pulse signal LP, and converts the captured image data Xd to D. / A conversion circuit 356. That is, serial / parallel conversion is performed by the first latch circuit 353 and the second latch circuit 354.
[0092]
The D / A conversion circuit 356 is a circuit that outputs a current corresponding to the image data output from the second latch circuit 354 to “s” data lines as a data signal Dj. That is, the D / A conversion circuit 356 converts the image data Xd output from the second latch circuit 354 into a data signal Dj as an analog signal, and outputs the data signal Dj to the data line DLj. The D / A conversion circuit 356 in the present embodiment converts the image data Xd into a data signal Dj based on the reference current Ir supplied from the reference current supply circuit 358.
[0093]
The output terminal of an AND gate 359 is connected to the reference current supply circuit 358, as shown in FIG. The input terminal of the AND gate 359 receives a reference current write signal BP from the control IC chip 31 via a reference current control line LBP. AND gate 359 calculates the logical product of enable signal EN and reference current write signal BP, and outputs the result as control pulse signal CP. In other words, the reference current write signal BP output from the control IC chip 31 is supplied to the reference current supply circuit 358 as the control pulse signal CP via the AND gate 359 only during the period when the enable signal EN is at the H level. Is done. The reference current write signal BP is a signal for instructing the reference current supply circuit 358 to generate the reference current Ir. In the present embodiment, whether the first latch circuit 353 is allowed to take in the image data Xd and whether the reference current supply circuit 358 is allowed to generate the reference current Ir are controlled by a common enable signal EN. . However, a configuration in which permission or rejection of these operations is controlled by a separate signal may be adopted.
[0094]
Next, FIG. 10 is a diagram showing a configuration of the reference current supply circuit 358 in each column data conversion IC chip 35. Although only the reference current supply circuit 358 included in the first-stage and second-stage column data conversion IC chips 35 is shown in FIG. The current supply circuit 358 has the same configuration. In the following, the reference current supply circuit 358 included in the first-stage column data conversion IC chip 35 is simply referred to as “first-stage reference current supply circuit 358”, Each of the reference current supply circuits 358 included in the column data conversion IC chip 35 is simply referred to as a “second or later reference current supply circuit 358”.
[0095]
As shown in FIG. 10, each reference current supply circuit 358 has a constant current source 3581, a capacitor C1, and first to fourth switch means SW1 to SW4. In addition, each reference current supply circuit 358 includes transistors Tsw, T1, T2, T3, and Tm. The transistors Tsw, T1, T2, and Tm are n-channel FETs (Field Effect Transistors). On the other hand, the transistor T3 is a p-channel type FET.
[0096]
The configuration of the reference current supply circuit 358 in the second and subsequent stages is the same as the configuration of the reference current supply circuit 358 in the first stage. However, the connection state of the fourth switch means SW4 is different between the second and subsequent stages of the reference current supply circuit 358 and the first stage of the reference current supply circuit 358. That is, in the first-stage reference current supply circuit 358, the higher power supply potential (VDD) is applied to the gate terminal of the transistor Tsw and the fourth switch means SW4. Therefore, in the first-stage reference current supply circuit 358, the transistor Tsw is always on, while the drain terminal of the transistor Tm and one end of the first switch SW1 are connected via the fourth switch SW4. Always connected. On the other hand, in the second and subsequent stages of the reference current supply circuit 358, the lower power supply potential (ground potential) is applied to the gate terminal of the transistor Tsw and the fourth switch means SW4. Therefore, in the reference current supply circuit 358 of the second and subsequent stages, the transistor Tsw is always in the off state, while the drain terminal of the transistor Tm and one end of the first switch are always disconnected. Therefore, in the second and subsequent stages of the reference current supply circuit 358, the constant current source 3581, the transistor T1, and the transistor Tm do not participate in the operation.
[0097]
The constant current source 3581 generates a constant current Io and supplies the constant current Io to the drain terminal of the transistor Tsw. The source terminal of the transistor Tsw is connected to the drain terminal of the transistor T1. The transistor T1 is diode-connected, and its source terminal is grounded. Further, the gate terminal of the transistor T1 is connected to the gate terminal of the transistor Tm. Therefore, the transistor T1 and the transistor Tm form a current mirror circuit. That is, the reference current Iref according to the constant current Io flowing through the transistor T1 flows through the transistor Tm. The source terminal of the transistor Tm is grounded.
[0098]
The drain terminal of the transistor Tm is connected to one end of the first switch SW1 via the fourth switch SW4. The other end of the first switch means SW1 is connected to one end of the second switch means SW2 and the drain terminal of the transistor T3. The other end of the second switch means SW2 is connected to the gate terminal of the transistor T3. One end of the capacitor C1 is connected to the gate terminal of the transistor T3. The other end of the capacitor C1 and the source terminal of the transistor T3 are connected to a power supply line.
[0099]
On the other hand, the drain terminal of the transistor T3 is connected to one end of the third switch means SW3. The other end of the third switch means SW3 is connected to the drain terminal of the transistor T2. The source terminal of the transistor T2 is grounded.
[0100]
Further, the first switch means SW1 and the second switch means SW2 are switched between an on state and an off state according to the control pulse signal CP (CP1, CP2,...). More specifically, each of the first and second switch means SW1 and SW2 is turned on when the control pulse signal CP is at the H level, and is turned off when the control pulse signal CP is at the L level.
[0101]
Further, the third switch means SW3 is switched between an on state and an off state according to the control inversion pulse signal CSW (CSW1, CSW2,...). The control inversion pulse signal CSW is a signal obtained by inverting and delaying the level of the control pulse signal CP. That is, the control pulse signal CP is input to the gate circuit including the delay circuit 3586 and the NOR gate 3585, and the output signal is supplied to the third switch means SW3 as the control inversion pulse signal CSW. More specifically, as shown in FIG. 11, when control pulse signal CP is at H level, control inversion pulse signal CSW is at L level. At this time, the third switch means SW3 is turned off. On the other hand, the control inversion pulse signal CSW becomes H level at a point slightly after the inversion of the control pulse signal CP to L level. At this time, the third switch means SW3 is turned on.
[0102]
In the configuration described above, when both the enable signal EN and the reference current write signal BP go to H level, the control pulse signal CP goes to H level, and both the first and second switch means SW1, SW2 are turned on. State. At this time, in the first stage current supply circuit 358, a current having a magnitude proportional to the constant current Io generated by the constant current source 3581 flows through the transistor Tm, the first and second switch means SW1, SW2. The electric charge corresponding to the current is stored in the capacitor C1. On the other hand, since the third switch means SW3 is in the off state, no current flows through the second transistor T2.
[0103]
Next, when the control pulse signal CP is inverted to the L level, the first and second switch means SW1 and SW2 are turned off, and the third switch means SW3 is turned on. As a result, the charge stored in the capacitor C1, that is, the reference current Ir1 corresponding to the gate voltage of the transistor T3 flows through the transistor T3. This reference current Ir1 is supplied to the transistor T2.
[0104]
On the other hand, one end of the first switch means SW1 in the first-stage reference current supply circuit 358 is connected to the fourth switch in all of the second and subsequent reference current supply circuits 358 via the reference current supply line Lr. It is connected to one end of the means SW4. Therefore, when the first and second switch means SW1 and SW2 are turned off in the first-stage reference current supply circuit 358, the reference current Iref is supplied to all the reference current supply circuits 358 in the second and subsequent stages. It is supplied via a reference current supply line Lr. Then, a charge corresponding to the reference current Iref supplied via the reference current supply line Lr is stored in the capacitor C1 of each of the second and subsequent reference current supply circuits 358.
[0105]
As described above, in this embodiment, the reference current Iref proportional to the constant current Io output from the constant current source 3581 of one column data conversion IC chip 35 is used as the reference current of the other column data conversion IC chip 35. The current is supplied to the current supply circuit 358. Therefore, the magnitudes of the reference currents Ir used in all the column data conversion IC chips 35 are equal. Note that, instead of the capacitor C1 shown in FIG. 10, other means having a function of holding the reference current Ir (for example, a nonvolatile memory having a function equivalent to the capacitor C1) may be employed.
[0106]
Next, a specific configuration of the D / A conversion circuit 356 will be described with reference to FIGS. Although the D / A conversion circuit 356 of the first-stage column data conversion IC chip 35 is shown in FIG. 12, the D / A conversion circuits 356 of the other column data conversion IC chips 35 are the same. It is a structure of.
[0107]
As shown in FIG. 12, the D / A conversion circuit 356 of each column data conversion IC chip 35 has "s" D lines corresponding to the number of data lines allocated to the column data conversion IC chip 35. / A conversion unit 356a. The current Ir1 output from the reference current supply circuit 358 is supplied to each of these "s" D / A conversion units 356a. Each D / A converter 356a receives the image data Xd corresponding to one pixel circuit 377 from the second latch circuit 354. Then, each D / A converter 356a converts the image data into a data signal Dj based on the current Ir1, and outputs the obtained data signal Dj to a data line XLj. In the present embodiment, the image data Xd is 6-bit data.
[0108]
Next, FIG. 13 is a diagram illustrating a configuration of each D / A conversion unit 356a. As shown in the figure, the D / A converter 356a has six transistors Trc1 to Trc6 and six transistors Ts1 to Ts6.
[0109]
The gate terminals of the transistors Trc1 to Trc6 are connected to the gate terminal of the transistor T2 in the reference current supply circuit 358. Therefore, each of the transistors Trc1 to Trc6 forms a current mirror circuit together with the transistor T2. With this configuration, the transistors Trc1 to Trc6 each function as a constant current source that outputs a predetermined current value. In the present embodiment, each of the transistors Trc1 to Trc6 is controlled such that the output current ratio (Ia: Ib: Ic: Id: Ie: If) of the transistors Trc1 to Trc6 is 1: 2: 4: 8: 16: 32. The size has been selected.
[0110]
The drain terminals of the transistors Ts1 to Ts6 are connected to the transistors Trc1 to Trc6, respectively. The source terminals of the transistors Ts1 to Ts6 are connected to one data line XLj. On the other hand, each bit of the image data Xd output from the second latch circuit 354 is supplied to the transistors Ts1 to Ts6. Specifically, the least significant bit of the image data Xd is supplied to the transistor Ts1, and the most significant bit of the image data Xd is supplied to the transistor Ts6. With this configuration, the transistors Ts1 to Ts6 are switched between the on state and the off state according to each bit of the image data supplied from the second latch circuit 354.
[0111]
With the above configuration, the currents output from the transistors Trc1 to Trc6 are selectively supplied to the data line XLj according to the states of the transistors Ts1 to Ts6. As a result, a current corresponding to the content of the image data Xd flows to the data line XLj as the data signal Dj. As is clear from the output current ratios of the transistors Trc1 to Trc6, the current value of the data signal Dj can take 64 values. Therefore, the luminance of the organic EL element 10 is controlled to 64 gradations according to the 6-bit image data Xd.
[0112]
[Operation of Column Data Conversion IC Chip 35]
Next, the operation of supplying the data signal Dj performed under the above configuration will be described in detail. As described above, each pixel circuit 377 is sequentially selected over one data writing period. The supply of the data signal Dj from the column data conversion IC chip 35 to each pixel circuit 377 is sequentially performed over one frame (vertical scanning period) so as to synchronize with the scanning of the pixel circuit 377. Further, in the present embodiment, as shown in FIG. 11, the charging of the capacitor C1 in each reference current supply circuit 358 is performed during a period between each data writing period, that is, a partial period of each frame (hereinafter, referred to as a “setting period” )). Note that display of an image is performed in a period other than a period in which a data signal is supplied to the pixel circuit 377. That is, the image display may be performed during both the setting period and the data writing period.
[0113]
First, when the setting period starts, both the reference current write signal BP supplied to the first-stage column data conversion IC chip 35 and the enable signal EN generated by the enable control circuit 351 are inverted to H level. I do. As a result, when the control pulse signal CP1 transitions to the H level, the first and second switch means SW1 and SW2 in the first-stage reference current supply circuit 358 are turned on. On the other hand, as shown in FIG. 11, as the level of control pulse signal CP1 is inverted, control inverted pulse signal CSW1 is inverted to L level. Therefore, the third switch means SW3 in the first-stage reference current supply circuit 358 is turned off. As a result, a charge corresponding to the constant current Io supplied from the constant current source 3581 is stored in the capacitor C1 of the first-stage reference current supply circuit 358.
[0114]
Next, as shown in FIG. 11, the control pulse signal CP1 is inverted to the L level. As a result, the first and second switch means SW1 and SW2 in the first-stage reference current supply circuit 358 are turned off. At this time, the control inversion pulse signal CSW1 is inverted to the H level. Therefore, the third switch means in the first-stage reference current supply circuit 358 is turned on. As a result, the charging of the capacitor C1 in the first-stage reference current supply circuit 358 ends.
[0115]
Subsequently, both the reference current write signal BP supplied to the second-stage column data conversion IC chip 35 and the enable signal EN generated by the enable control circuit 351 of the column data conversion IC chip 35 are generated. Invert to H level. As a result, when the control pulse signal CP2 is inverted to the H level, the first and second switch means SW1 and SW2 in the second-stage reference current supply circuit 358 are turned on. Further, at this time, the control inversion pulse signal CSW2 is inverted to the L level, and the third switch means in the second-stage reference current supply circuit 358 is turned off. As a result, the reference current Iref corresponding to the constant current Io in the first-stage column data conversion IC chip 35 is supplied to the second-stage column data conversion IC chip 35 via the reference current supply line Lr. . Then, a charge corresponding to the reference current Iref is charged in the capacitor C1 of the second-stage column data conversion IC chip 35.
[0116]
Next, as shown in FIG. 11, the control pulse signal CP2 is inverted to L level, and the control inverted pulse signal CSW2 is inverted to H level. As a result, the first and second switch means SW1 and SW2 in the second-stage reference current supply circuit 358 are turned off, and the third switch means SW3 is turned on. As a result, the charging of the capacitor C1 in the second-stage reference current supply circuit 358 ends.
[0117]
After that, the same operation is performed in the other column data conversion IC chips 35. As a result, at the end of the set period, the charge corresponding to the reference current Iref supplied from the first-stage reference current supply circuit 358 is transferred to the capacitors C1 of all the second- and subsequent reference current supply circuits 358. Is stored in That is, the reference current Iref supplied from the first-stage reference current supply circuit 358 is sequentially copied to the capacitor C1 of each reference current supply circuit 358 in a time-division manner. Note that, in the present embodiment, a case where one set period is provided for each frame is illustrated, but a configuration in which one set period is provided for a plurality of frames may be adopted. Alternatively, a configuration in which the capacitor C1 of each reference current supply circuit 358 is charged during a period during which the D / A conversion circuit 356 outputs the data signal Dj (a period corresponding to retrace of line-sequential scanning) may be adopted. That is, one set period may be provided dispersedly in a plurality of frames, or may be provided dispersedly in one frame period. However, charging of the capacitor C1 in the set period is performed in the flyback period. It is desirable to be performed.
[0118]
On the other hand, in the data writing period following the setting period, the output of the data signal by the column data conversion IC chip 35 is executed in synchronization with the scanning of the pixel circuits 377 of each row. That is, in each column data conversion IC chip 35, a data signal Dj is generated using the reference current Ir (Ir1, Ir2,...) Corresponding to the charge of the capacitor C1 of the reference current supply circuit 358 as a reference value, and the data signal Dj is generated. Dj is supplied to the currently selected pixel circuit 377. The operation of scanning the pixel circuit 377 and the accompanying operation of the pixel circuit 377 are as described above.
[0119]
According to the column data conversion IC chip 35 according to the present embodiment, the following effects can be obtained.
(1) In the present embodiment, the reference current Iref is supplied from the first-stage reference current supply circuit 358 to all the reference current supply circuits 358 in the second and subsequent stages. Then, each reference current supply circuit 358 supplies a reference current Ir corresponding to the reference current Iref to the D / A conversion circuit 356. According to this configuration, the magnitudes of the reference currents Ir in all the reference current supply circuits 358 are the same. Therefore, an output error of the data signal Dj output from each column data conversion IC chip 35 is suppressed. As a result, a problem that a vertical streak occurs in a portion of the display image corresponding to the boundary of the column data conversion IC chip 35 is prevented.
(2) In the present embodiment, the first-stage column data conversion IC chip 35 and the second-stage and subsequent column data conversion IC chips 35 have the same configuration. Therefore, in manufacturing the electro-optical device D, it is not necessary to distinguish between the first-stage column data conversion IC chip 35 and the second-stage and subsequent column data conversion IC chips 35. Therefore, although the configuration in which the first-stage column data conversion IC chip 35 outputs the reference current Iref to the other column data conversion IC chips 35 is adopted, compared with the conventional electro-optical device, As a result, the manufacturing cost does not increase significantly.
[0120]
Note that the D / A conversion circuit 356 and the reference current supply circuit 358 may be provided in the pixel driving IC chip 37. With this configuration, the same effect as above can be obtained.
[0121]
<B: Laminated structure and manufacturing method of electro-optical device>
Next, a laminated structure of the electro-optical device D according to the present invention and a method of manufacturing the same will be described. Hereinafter, three types of electro-optical devices D having different manufacturing methods will be exemplified, and a laminated structure and a manufacturing method will be described for each of them. In the following, the pixel driving IC chip 37, the control IC chip 31, the scanning IC chip 33, and the column data conversion IC chip 35 are collectively referred to as “IC chip 30” unless otherwise distinguished. ".
[0122]
[Laminated Structure by First Manufacturing Method]
First, a laminated structure of the electro-optical device D obtained by the first manufacturing method will be described with reference to FIG. As shown in the figure, the electronic component layer 3 includes a base layer 301, a metal layer 302, an IC chip 30, and a filling layer 304. The IC chip 30 shown in FIG. 14 is a pixel driving IC chip 37.
[0123]
The base layer 301 is a layer that entirely covers one surface of the support substrate 6, and is made of an insulating material such as silicon oxide, silicon nitride, or silicon oxynitride. The underlayer 301 is a layer for preventing impurities eluted from the support substrate 6 from being mixed into electronic components such as the pixel driving IC chip 37.
[0124]
The metal layer 302 is a layer provided on the surface of the underlayer 301 and is formed of, for example, a metal such as copper (Cu) or gold (Au). The metal layer 302 includes a mount 302a and an alignment mark 302b. The mount portion 302 a is a layer for increasing the adhesion of the IC chip 30 to the support substrate 6 and blocking light incident from the support substrate 6 side toward the IC chip 30. Therefore, the mount portion 302a is provided so as to overlap the region where the IC chip 30 is to be arranged. The mount 302a prevents the IC chip 30 from malfunctioning due to light irradiation. On the other hand, the alignment mark 302b is a mark for adjusting the relative position between the IC chip 30 and the support substrate 6 to a desired position.
[0125]
The IC chip 30 has a plurality of pads P as connection terminals. Each IC chip 30 is arranged on the mount section 302 a with the surface on which the pads P are formed (hereinafter referred to as “pad formation surface”) facing the opposite side to the support substrate 6. A metal layer 30a is formed on a surface of the IC chip 30 opposite to the pad formation surface, that is, a surface facing the support substrate 6 when mounted on the support substrate 6 (hereinafter, referred to as a “substrate surface”). Is provided.
[0126]
FIG. 15 is a plan view showing a pad formation surface of the pixel driving IC chip 37. As shown in the figure, the plurality of pads P provided on the pixel driving IC chip 37 are classified into a first pad P1 and a second pad P2 having different sizes. The second pad P2 is a terminal for connecting the pixel driving IC chip 37 to another IC chip (the control IC chip 31, the scanning IC chip 33, and the column data conversion IC chip 35) and a power supply line. is there. Each second pad P2 is large enough to mechanically contact a probe needle when inspecting the pixel driving IC chip 37. Specifically, the planar shape of each second pad P2 is a rectangle having a length in the vertical direction and the horizontal direction of about 70 μm (micrometer) to about 100 μm. On the other hand, the first pad P1 is a terminal for connecting the pixel driving IC chip 37 to the organic EL element 10. Each first pad P1 is smaller than the second pad P2. Specifically, the planar shape of each first pad is a rectangle having a length in the vertical and horizontal directions of about 10 μm to 30 μm.
[0127]
As described above, the pixel driving IC chip 37 in the present embodiment has two types of pads P having different sizes. Therefore, the area of the pad formation surface of each IC chip 30 can be reduced as compared with the case where all the pads P have the same size as the second pad. In particular, since a large number of pixel driving IC chips 37 are provided for one electro-optical device D, a reduction in the size of each pixel driving IC chip 37 effectively contributes to a reduction in the overall size of the electro-optical device D. I can do it. To obtain this effect, it is desirable that the area of the first pad be 1/50 to 1/6 of the area of the second pad. The pads of the control IC chip 31, the scanning IC chip 33, and the column data conversion IC chip 35 have the same size as the above-mentioned second pad. However, some or all of the pads in these IC chips may have the same size as the first pad described above.
[0128]
As shown in FIG. 14, the filling layer 304 is a layer provided in a region between the IC chips 30. That is, the filling layer 304 is provided so as to fill a step between the surface of the support substrate 6 (more specifically, the surface of the underlayer 301) and the pad formation surface of the IC chip 30. The filling layer 304 is formed of a material having high heat dissipation. Specifically, the filling layer 304 is made of, for example, a metal such as copper (Cu), nickel (Ni), or tin (Sn). As a result, the thermal uniformity of the entire electro-optical device D is improved, and the problem caused by heat is eliminated.
[0129]
Next, the wiring forming layer 2 includes a first insulating layer 41, a first wiring layer 43, a second insulating layer 45, a second wiring layer 47, an anode layer 49, a third insulating layer 50, a bank layer 52, and a conductive layer 54. , A barrier layer 56 and a cathode layer 58. The first insulating layer 41, the second insulating layer 45, and the third insulating layer 50 are made of, for example, a material containing inorganic silicon or an organic material having a heat resistance of 300 ° C. or more. At least the first insulating layer 41 among these insulating layers is formed of a polyarylether-based resin (for example, SiLK), an arylether-based resin, an aromatic polymer, polyimide, a fluorinated polyimide, a fluororesin, benzocyclobutene, a polyphenylene-based resin, It is made of one or more materials selected from polyparaphenylene-based resins. On the other hand, the second insulating layer 45 and the third insulating layer 50 are made of the same material as the first insulating layer 41 or TEOS (tetraethyloxysilane) / O 2 SiO called film or spin-on glass film (SOG) 2 Consists of a membrane. In a more preferred embodiment, the first insulating layer 41 and the second insulating layer 45 are made of an insulating material having a low dielectric constant. According to this, crosstalk between wirings is suppressed.
[0130]
The first insulating layer 41 is a layer that covers the entire surface of the support substrate 6 on which the IC chip 30 and the filling layer 304 are provided. A contact hole 41a is provided in a portion of the first insulating layer 41 that overlaps the pad P of each IC chip 30. The size of the opening of each contact hole 41a is determined by the size of each IC chip 30 even when a manufacturing error (error of the position where the IC chip 30 is arranged or error of the position where the contact hole 41a is provided) occurs. It is determined that pad P is exposed through contact hole 41a. As described above, the first pad and the second pad of the IC chip 30 have different sizes. Therefore, the size of the opening of the contact hole 41a corresponding to the first pad is different from the size of the opening of the contact hole 41a corresponding to the second pad. Specifically, when the length of each of the first pad P1 in the vertical direction and the horizontal direction is about 16 μm, the contact hole 41a corresponding to this pad P1 has an opening of 4 μm in both the vertical and horizontal lengths. Desirably. On the other hand, when the length of both the vertical direction and the horizontal direction of the second pad P2 is about 80 μm, the contact hole 41a corresponding to the pad P2 has an opening of about 60 μm in both the vertical direction and the horizontal direction. It is desirable.
[0131]
The first wiring layer 43 is provided on the surface of the first insulating layer 41 and is electrically connected to the pad P of each IC chip 30 via the contact hole 41a. The first wiring layer 43 is made of a highly conductive metal such as aluminum (Al) or an alloy containing the same. The first wiring layer 43 includes an anode wiring 43a and a cathode power supply line 43b. Among them, the anode wiring 43a is connected to the anode layer 49. On the other hand, the cathode power supply line 43b is connected to the cathode layer 58 of the organic EL device 10. The first wiring layer 43 includes a data line DL for supplying a data signal Dj from the column data conversion IC chip 35 to the pixel circuit 377 and a data control signal XD from the control IC chip 31 to the column data conversion IC chip 35. (See FIG. 9).
[0132]
The second insulating layer 45 is provided so as to cover the surface of the first insulating layer 41 on which the first wiring layer 43 is provided. A contact hole 45a is provided in a portion of the second insulating layer 45 overlapping a part of the first wiring layer 43. On the other hand, the second wiring layer 47 is provided on the surface of the second insulating layer 45, and is electrically connected to the first wiring layer 43 via the contact hole 45a. The second wiring layer 47 is made of a metal having high conductivity similarly to the first wiring layer 43. The second wiring layer 47 in the present embodiment has a structure in which a layer made of aluminum and a layer made of titanium (Ti) are stacked. According to this structure, since the aluminum layer is covered with the titanium layer, the situation where the aluminum layer is oxidized by the oxide used as the anode layer 49 is avoided.
[0133]
The second wiring layer 47 includes a scanning control line group YL extending from the scanning IC chip 33 to the pixel driving IC chip 37. Further, the second wiring layer 47 includes various wirings for supplying the forced off signal Doff from the control IC chip 31 to the pixel driving IC chip 37 and various wirings from the control IC chip 31 to the scanning IC chip 33. Includes wiring for supplying signals (reset signal RSET, clock signal YSCL, and chip select clock signal YCL). The wiring connecting the column data conversion IC chip 35 and the pixel driving IC chip 37 in the second wiring layer 47 connects the scanning IC chip 33 and the pixel driving IC chip 37 in the first wiring layer 43. It is formed so as to be orthogonal to the wiring to be formed.
[0134]
The power supply line to which the higher power supply potential is applied and the power supply line to which the lower power supply potential (ground potential) is applied are formed by appropriately combining the first wiring layer 43 and the second wiring layer 47. Is done. Here, FIG. 16 is a plan view showing the configuration of the electro-optical device D. FIG. 14 is a sectional view taken along line XIVA-XIVB in FIG. As shown in FIG. 16, the power supply line L including the first wiring layer 43 and the second wiring layer 47 is provided in a gap between the organic EL elements 10 arranged in a matrix. Therefore, the planar shape of the power supply line L is a lattice shape.
[0135]
The anode layer 49 is provided on the surface of the second wiring layer 47. This anode layer 49 includes an anode part 49a and a connection intermediate part 49b. Among these, the anode part 49a is a layer formed immediately below the EL layer 13 described later. Therefore, the anode portions 49a are provided at positions corresponding to the plurality of organic EL elements 10 and are arranged in a matrix. On the other hand, the connection intermediate portion 49b is a layer for connecting the cathode layer 58 and the first wiring layer 43. The connection intermediate portion 49b is located in a gap between the organic EL elements 10. Specifically, as shown in FIG. 16, the connection intermediate portion 49b is provided in a gap between two organic EL elements 10 adjacent to each other in a diagonal direction. Therefore, the plurality of connection intermediate portions 49b are arranged in a matrix. However, the connection intermediate portion 49b may be appropriately omitted according to the current value used for driving the organic EL element 10.
[0136]
The anode layer 49 is formed of, for example, a compound of indium oxide and tin oxide (ITO: Indium Tin Oxide) or a compound of indium oxide and zinc oxide (In 2 O 3 -ZnO) or a conductive material having a large work function such as gold (Au). Since the light emitted from the organic EL element 10 is emitted to the side opposite to the anode layer 49, the anode layer 49 does not need to have a property of transmitting light.
[0137]
Next, the third insulating layer 50 is provided so as to cover the second insulating layer 45 on which the second wiring layer 47 and the anode layer 49 are provided. The third insulating layer 50 has a pixel opening 50a and a cathode contact 50b. The pixel opening 50a is a portion of the anode layer 49 that is opened to correspond to the anode 49a. On the other hand, the cathode contact portion 50b is a portion of the anode layer 49 which is opened corresponding to the connection intermediate portion 49b.
[0138]
The bank layer 52 is a layer that covers the surface of the second insulating layer 45 on which the anode layer 49 and the second wiring layer 47 are formed. The bank layer 52 is made of, for example, an organic resin material such as photosensitive polyimide, acrylic, or polyamide. The bank layer 52 is a layer for partitioning the organic EL elements 10 adjacent to each other. Therefore, the bank layer 52 has a pixel opening 52a opened to correspond to the organic EL element 10. Further, the bank layer 52 in the present embodiment has a cathode contact portion 52b for electrically connecting the cathode layer 58 to the second wiring layer 47. As shown in FIG. 16, the cathode contact portion 52b is a portion opened so as to correspond to the connection intermediate portion 49b.
[0139]
The conductive layer 54 is a layer for connecting a part of the second wiring layer 47 and the cathode layer 58. Specifically, the conductive layer 54 extends from the surface of the bank layer 52 to the surface of the second wiring layer 47 via the cathode contact portion 52b and the cathode contact portion 50b of the third insulating layer 50. The conductive layer 54 is formed of a highly conductive metal such as an aluminum alloy. The barrier layer 56 is a layer for preventing the conductive layer 54 from being oxidized, and is provided so as to cover the conductive layer 54. The barrier layer 56 has, for example, a structure in which a layer made of titanium and a layer made of gold are stacked.
[0140]
Next, the cathode layer 58 is a layer provided on the surface of the EL layer 13 constituting the organic EL element 10. The cathode layer 58 conducts with the second wiring layer 47 via the barrier layer 56 and the conductive layer 54. The cathode layer 58 has a property of transmitting light emitted from the organic EL element 10 (transparency). In a more desirable mode, the cathode layer 58 is formed of a material having a low work function. Specifically, the cathode layer 58 is formed by laminating a first film made of lithium fluoride (LiF) or barium fluoride, a second film made of calcium (Ca), and a third film made of gold. Having a structure. Of these, the materials of the first film and the second film are desirably selected from metals belonging to Group 2 or Group 3 of the periodic table, and alloys or compounds containing the metals. On the other hand, the third film is a film for reducing the resistance of the first film and the second film. As a material of the third film, Pt, Ni or Pb is used in addition to Au. Further, the third film may be formed of an oxide containing In, Zn, or Sn.
[0141]
Next, the organic EL layer 1 includes the EL layer 13 and the sealing layer 15. The EL layer 13 is made of a known EL material. That is, the EL layer 13 has a structure in which a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer are stacked by a known technique. The EL layer 13 is provided so as to be interposed between the anode layer 49 (anode part 49 a) included in the wiring forming layer 2 and the cathode layer 58. With this configuration, when a current flows between the anode layer 49 and the cathode layer 58, light is emitted from the EL layer 13 due to recombination of holes and electrons. As the material of the EL layer 13, any of an inorganic EL material and an organic EL material can be used. Note that the organic EL material includes a low molecular material and a high molecular material.
[0142]
The sealing layer 15 is a layer for blocking the EL layer 13 from the outside. The sealing layer 15 has a light transmitting property so that light emitted from the EL layer 13 is emitted to the outside. The sealing layer 15 has a structure in which a plurality of planarizing resin layers 151 and a plurality of barrier layers 152 are alternately stacked. The flattening resin layer 151 is formed by polymerizing and curing an acrylic or vinyl resin monomer or resin oligomer. The barrier layer 152 is made of Al 2 O 3 And SiO 2 And a (metal) oxide such as a nitride film. Note that a configuration in which a protective material is attached above the sealing layer 15 may be employed. Alternatively, a configuration in which a protective material is attached instead of the sealing layer 15 illustrated in FIG. 14 may be employed. As the protective material, for example, a plate-shaped (or film-shaped) member made of glass, hard plastic, or the like and having optical transparency can be used.
[0143]
[First manufacturing method]
Next, a method for manufacturing the electro-optical device D shown in FIG. 14 will be described.
First, as shown in FIG. 17, an underlayer 301 is formed on one surface of the support substrate 6. The underlayer 301 is obtained by, for example, depositing silicon oxide by a plasma CVD method. The thickness of the underlayer 301 is about 100 nm (nanometers) to 300 nm. Next, a metal layer 302 is formed on the surface of the underlayer 301. That is, first, a metal film made of copper, gold, or the like is formed by sputtering so as to cover the entire surface of the underlayer 301. Then, a patterning process and an etching process using a photolithography technique are performed on the metal film. Thereby, as shown in FIG. 17, a metal layer 302 including the mount portion 302a and the alignment mark 302b is obtained.
[0144]
Next, as shown in FIG. 18, each IC chip 30 (here, the pixel driving IC chip 37) is arranged on the mount 302 a with the pad formation surface facing the opposite side to the support substrate 6. For the arrangement of the IC chip 30, a high-precision bare chip mounter having a mounting accuracy within ± 5 μm is used. Further, the relative positional relationship between each IC chip 30 and the support substrate 6 is adjusted by observing the alignment mark 302b.
[0145]
Each IC chip 30 has been subjected to the following processing in advance. That is, a protective tape (not shown) is attached to a surface corresponding to the substrate surface of the wafer before being divided into the IC chips 30 by dicing. This protective tape is made of a material having ultraviolet curability. Therefore, a protective tape is attached to the pad forming surface of each IC chip 30 arranged on the mount 302a. On the other hand, the surface of the wafer corresponding to the pad formation surface of each IC chip 30 is ground. By this grinding, each IC chip 30 has a thickness suitable for forming the wiring forming layer 2. Specifically, the thickness of the IC chip 30 is 100 μm or less (more preferably, about 25 μm to 30 μm). Further, the wafer is diced after the metal layer 30a is formed on the surface corresponding to the pad formation surface. In another embodiment, a die bonding tape is attached instead of the metal layer 30a.
[0146]
Next, as shown in FIG. 19, a filling layer 304 is formed so as to fill gaps between the IC chips 30 arranged on the support substrate 6. This filling layer 304 is obtained by electroplating using the IC chip 30 as a mask. The filling layer 304 is formed thinner than each IC chip 30. Specifically, the filling layer 304 is formed to be thinner by about 0.1 μm to 3 μm than the IC chip 30.
[0147]
Thereafter, the protection tape attached to the substrate surface of each IC chip 30 is removed. Specifically, first, the substrate surface of the IC chip 30 is irradiated with ultraviolet rays. Thereby, the adhesive strength of the protective tape decreases. Subsequently, by applying an organic solvent to the substrate surface of the IC chip 30, the protective tape is completely removed.
[0148]
Next, as shown in FIG. 20, a first insulating layer 41 is formed so as to cover the entire surface of the support substrate 6 provided with the IC chip 30 and the filling layer 304. That is, first, TEOS / O 2 An insulating film is formed so as to cover the entire surface of the support substrate 6 by a plasma CVD method using. The thickness of this insulating film is about 400 nm to 900 nm. If the flatness of the insulating film formed by this method is not sufficient to form a wiring, the insulating film is planarized by a CMP (chemical mechanical polishing) method. Note that this insulating film can also be formed by applying and baking an insulating material. That is, silanol (Si (OH) 4 Is applied on the supporting substrate 6 and baked at a temperature of about 400 ° C. to obtain an insulating film. Through the above steps, each IC chip 30 is molded on the support substrate 6.
[0149]
Next, as shown in FIG. 20, a portion of the insulating film corresponding to pad P of IC chip 30 is removed to form contact hole 41a. These contact holes 41a are formed collectively by a patterning process and an etching process using a photolithography technique. Through the above steps, the first insulating layer 41 is obtained. Further, when the surface of the pad P is exposed through the contact hole 41a, the oxide film formed on the surface of the pad P is removed by reverse sputtering.
[0150]
Subsequently, as shown in FIG. 21, a first wiring layer 43 is formed on the surface of the first insulating layer 41. That is, first, a metal film is formed so as to cover the first insulating layer 41. This metal film is obtained, for example, by depositing an aluminum alloy by sputtering. The thickness of the metal film is about 300 nm to 500 nm. This metal film reaches the surface of the pad P of the IC chip 30 via the contact hole 41a. Next, a patterning process and an etching process using a photolithography technique are performed on the metal film. Thereby, as shown in FIG. 21, the first wiring layer 43 including the anode wiring 43a and the cathode power supply line 43b is obtained. Note that the first wiring layer 43 can also be formed by an inkjet technique. In other words, the first wiring layer 43 is obtained by discharging ink containing metal fine particles from the inkjet head onto the support substrate 6 and drying the ink by heat treatment.
[0151]
Next, as shown in FIG. 22, a second insulating layer 45 is formed so as to cover the surface of the first insulating layer 41 on which the first wiring layer 43 is formed. The second insulating layer 45 is formed by a method similar to that of the first insulating layer 41 described above. That is, first, an insulating film is formed by a plasma CVD method or sputtering. The thickness of this insulating film is about 500 nm to 900 nm. If the flatness of the insulating film is not sufficient for forming the anode, the surface is flattened by the CMP method. Subsequently, a contact hole 45a is collectively formed in a portion of the insulating film overlapping a part of the first wiring layer 43, and a second insulating layer 45 is obtained. This contact hole 45a is formed in a portion overlapping with part of the anode wiring 43a and the cathode power supply line 43b.
[0152]
Next, as shown in FIG. 23, a metal film 701 to be the second wiring layer 47 is formed so as to cover the entire surface of the second insulating layer 45. The metal film 701 can be formed by, for example, sputtering, a vacuum evaporation method, or the above-described inkjet method. The metal film 701 includes, for example, a first film formed on the surface of the second insulating layer 45, and a second film covering the first film. The first film is formed of, for example, an aluminum alloy to a thickness of about 300 nm to 500 nm. On the other hand, the second film is formed of, for example, titanium to a thickness of about 50 nm to 100 nm. Thereafter, as shown in FIG. 23, an anode material film 702 covering the metal film 701 is formed. The anode material film 702 is formed to a thickness of about 50 nm to 150 nm by, for example, sputtering.
[0153]
Subsequently, a part of the anode material film 702 and a part of the metal film 701 are selectively removed by patterning and etching using a photolithography technique. Thereby, as shown in FIG. 24, a second wiring layer 47 and an anode layer 49 are obtained. Among these, the anode layer 49 has an anode part 49a located immediately below the EL layer 13 and a connection intermediate part 49b located in the gap between the organic EL elements 10.
[0154]
Thereafter, as shown in FIG. 25, a third insulating layer 50 is formed. That is, first, silicon oxide is deposited to a thickness of about 150 nm to 300 nm by a plasma CVD method. Then, a region corresponding to the pixel opening 50a and the cathode contact portion 50b in the silicon oxide film is selectively removed by photolithography, whereby the third insulating layer 50 is obtained. When the silicon oxide film is selectively removed, a portion of the silicon oxide film located near the periphery of the support substrate 6 is also removed.
[0155]
Next, as shown in FIG. 26, a resin film 705 to be the bank layer 52 is formed. Specifically, a resin film 705 is obtained by applying an organic material such as photosensitive polyimide, acrylic, or polyamide and curing the organic material by heating. The thickness of the resin film 705 is about 1.0 μm to 3.5 μm. The resin film 705 is opaque in the finished state so that light emitted from the EL layer 13 and directed to the IC chip is blocked. Thereafter, patterning processing and development processing using a photomask are performed on the resin film 705, and the cathode contact portion 52b is opened. As a result, as shown in FIG. 26, the connection intermediate portion 49b of the anode layer 49 is exposed. In forming the cathode contact portion 52b, a portion of the resin film 705 located near the periphery of the support substrate 6 is also removed.
[0156]
Subsequently, as shown in FIG. 27, a part of the connection intermediate portion 49b is removed by etching using the resin film 705 as a mask. As a result, the barrier layer (Ti layer) of the second wiring layer 47 is exposed. Thereafter, as shown in FIG. 28, a metal film 707 to be the conductive layer 54 is formed. This metal film 707 is obtained by depositing a metal such as aluminum by sputtering. The thickness of the metal film 707 is about 300 nm to 500 nm. Subsequently, as shown in FIG. 28, a metal film 708 to be the barrier layer 56 is formed. This metal film 708 is formed by laminating an extremely thin film made of titanium and a film made of gold and having a thickness of about 5 to 15 nm. This metal film 708 is formed by, for example, sputtering. Subsequently, patterning processing and etching processing using a photomask are performed on the metal films 707 and 708. Thereby, as shown in FIG. 29, a conductive layer 54 and a barrier layer 56 are obtained. After this step, a black antireflection layer may be provided so as to cover a portion of the resin film 705 other than the cathode contact portion 52b. This antireflection layer is a layer having a low light reflectance (that is, a layer having a high light absorption). 3 , MnO 2 , Mn 2 O 3 , NiO, Pr 2 O 5 And a resin material containing carbon particles.
[0157]
Subsequently, re-exposure and development are performed on the resin film 705 using the conductive layer 54 as a mask. As a result, as shown in FIG. 30, the pixel portion processing portion 52a is provided in the resin film 705 above the anode portion 49a. Then, the bank shape is fixed by baking the resin film 705. The bank layer 52 is obtained by the above steps. Next, the bank layer 52 is subjected to a plasma treatment using methane tetrafluoride as a reaction gas, and a lyophobic group is introduced to the surface thereof. As a result, the surface of the bank layer 52 exhibits liquid repellency. On the other hand, since no lyophobic groups are introduced into the third insulating layer 50 and the anode layer 49, the surfaces of these layers exhibit lyophilicity.
[0158]
Next, as shown in FIG. 31, the EL layer 13 is formed in the pixel opening 52a of the bank layer 52. When the EL layer 13 is formed of a polymer material, first, for example, PEDO (polythiophene) / PSS or PAni (polyanine) is applied as a hole injection layer. Next, a solution in which a luminescent material such as polyparaphenylenevinylene (PPV), polyvinylcarbazole (PVK), or polyfluorin is dissolved in a solvent is applied so as to overlap with the hole injection layer. As described above, the surfaces of the third insulating layer 50 and the anode layer 49 exhibit lyophilicity, while the surfaces of the bank layers 52 exhibit lyophobic properties. Therefore, the liquid of the EL layer 13 efficiently stays in the pixel openings 52a of the bank layer 52. When the EL layer 13 is formed of a polymer material, a simple method such as an inkjet method, printing, and spin coating method is used for the formation. On the other hand, when the EL layer 13 is formed of a low molecular material, an evaporation method using a shadow mask, a transfer method, or the like is used in the formation. Further, if the EL layer 13 that emits light of any of the three primary colors is formed for each pixel opening 52a of the bank layer 52, color display becomes possible. Alternatively, a color filter may be formed above the EL layer 13 that emits white light. Of course, a configuration in which only a single color is emitted may be adopted.
[0159]
Next, as shown in FIG. 32, a cathode layer 58 is formed to cover the entire surfaces of the bank layer 52 and the EL layer 13. That is, continuous deposition is performed in a vacuum by a multi-chamber type (cluster tool type) film forming apparatus. As a result, a cathode layer 58 having a structure in which an extremely thin fluoride film of an alkali metal such as BaF or LiF, a Ca film of about 10 nm to 20 nm, and an Au film of about 2 nm to 15 nm is formed. The formation of the cathode layer 58 is performed after the EL layer 13 is formed of an organic material having low heat resistance. Therefore, it is desirable that the cathode layer 58 be formed in an environment as low as possible.
[0160]
Thereafter, as shown in FIG. 14, the sealing layer 15 including the flattening resin layer 151 and the barrier layer 152 is formed. Specifically, first, a monomer or oligomer of an acrylic or vinyl resin is sprayed in a vacuum, and the cathode layer 58 is coated with the resin. Subsequently, the resin layer is irradiated with ultraviolet rays. As a result, the resin layer is polymerized and cured, and the above-described flattened resin layer 151 is obtained. Next, Al 2 O 3 And SiO 2 Such a metal oxide thin film is formed on the surface of the flattening resin layer 151 by various film forming methods, and the barrier layer 152 is obtained. For this film formation, various film formation methods such as a vacuum evaporation method, a sputtering method, and an ion plating method are used. In the present embodiment, the flattening resin layer 151 and the barrier layer 152 are formed a plurality of times. As a result, as shown in FIG. 14, a sealing layer 15 in which a plurality of planarizing resin layers 151 and a plurality of barrier layers 152 are alternately stacked is obtained. Thereafter, a protective material is attached to the surface of the barrier layer 152, which is the uppermost layer. Through the above steps, the electro-optical device D is completed.
[0161]
According to the first manufacturing method, the following effects can be obtained.
(1) Since the electro-optical device D is obtained by sequentially laminating a total of three layers of the electronic component layer 3, the wiring forming layer 2, and the organic EL layer 1, the manufacturing process is simplified and the manufacturing cost is reduced. . In addition, since each layer is stacked without gaps, an extremely thin (about 1 mm (millimeter)) and lightweight electro-optical device can be obtained.
(2) The pixel driving IC chip 37 including the pixel circuit 377 for driving the organic EL element 10 is provided on the electronic component layer 3, while the organic EL element 10 is provided on the organic EL layer 1 located above the electronic component layer 3. Is provided. Therefore, there is no need to consider the space where the pixel circuit 377 is to be arranged when selecting the position where the organic EL element 10 is to be arranged. That is, the aperture ratio can be improved without being limited by the pixel circuit 377.
(3) Since various wirings are collectively formed on the wiring forming layer 2 located between the electronic component layer 3 and the organic EL layer 1, these wirings are included in the electronic component layer 3 or the organic EL layer 1. Compared with the case without the wiring, the degree of freedom in wiring layout design can be improved.
(4) The contact holes 41a of the first insulating layer 41 are collectively formed by the photolithography technique, and the first wiring layer 43 is collectively formed so as to fill the contact holes 41a. Therefore, even if the first pad P1 of the IC chip 30 has a small size of about 16 μm × 16 μm, the first pads P1 and the first wiring layer 43 are reliably connected collectively. Further, even if the number of pads P is large, the time required for connection with the wiring does not change, so that productivity is improved and wiring density is increased.
[0162]
[Laminated Structure by Second Manufacturing Method]
Next, a laminated structure of the electro-optical device D obtained by the second manufacturing method will be described with reference to FIG. 14 that are the same as those of the electro-optical device D according to the first manufacturing method are denoted by the same reference numerals as those of FIG. 14. The planar configuration of the electro-optical device D is as shown in FIG. The electro-optical device D shown in FIG. 33 has the same configuration as the electro-optical device D shown in FIG. 14 except for the structure of the electronic component layer 3.
[0163]
As shown in FIG. 33, the electronic component layer 3 of the electro-optical device D includes a filling layer 305, a light shielding layer 306, a base layer 307, and an IC chip (here, the pixel driving IC chip 37). The filling layer 305 is provided over the entire surface of the support substrate 6 so as to fill the gap between the IC chips 30. The filling layer 305 is formed of a material having high heat dissipation. Thereby, the thermal uniformity of the entire electro-optical device D is enhanced, and the occurrence of a defect due to heat can be suppressed. The filling layer 305 is formed of a material having a linear expansion coefficient similar to that of the IC chip 30. Therefore, generation of thermal stress due to a difference in linear expansion coefficient between the filling layer 305 and the IC chip 30 is suppressed. Specifically, the filling layer 305 is made of a heat-resistant resin material mixed with a silica filler, a low-melting glass, an oxide, or a metal such as copper.
[0164]
The light shielding layer 306 is provided on the surface of the filling layer 305 so as to cover the entire surface of the support substrate 6 including the region where the IC chip 30 is arranged. The light-shielding layer 306 is a layer for blocking light that enters from the support substrate 6 side and travels toward the IC chip 30, and is made of, for example, a metal such as aluminum or copper. The light shielding layer 306 prevents malfunction of the IC chip 30 due to light irradiation. When the filling layer 306 is made of a light-shielding conductive material, the light-shielding layer 306 can be omitted.
[0165]
On the other hand, the base layer 307 is provided on the surface of the light shielding layer 306 so as to cover the entire surface of the support substrate 6. The base layer 307 is a layer serving as a base for forming the wiring formation layer 2 and is made of, for example, silicon oxide. The stress generated due to the deformation of the filling layer 305 is reduced by the underlayer 307. Each IC chip 30 is arranged on the surface of the underlayer 307 with the substrate surface facing the support substrate 6. Infiltration of impurities from the support substrate 6 or the filling layer 305 into the IC chip 30 is prevented by the base layer 307. The base layer 307 also has a role of electrically insulating the wiring included in the wiring forming layer 2 from the light shielding layer 42.
[0166]
[Second manufacturing method]
Next, a method for manufacturing the electro-optical device D shown in FIG. 33 will be described.
First, as shown in FIG. 34, a light release layer 712 is formed over the entire surface of the substrate 710. The substrate 710 is a plate-shaped member having light transmittance, and is made of, for example, glass. On the other hand, the light separation layer 712 is obtained by depositing amorphous silicon by, for example, a plasma CVD method.
[0167]
Subsequently, as shown in FIG. 35, a metal layer 714 is formed on the surface of the light release layer 712. This metal layer 714 is obtained by depositing aluminum by a method such as sputtering. After that, the metal layer 714 is subjected to a patterning process and an etching process using a photomask. Thereby, an alignment mark for adjusting the position of each IC chip 30 is formed.
[0168]
Next, as shown in FIG. 35, a resin film 716 is formed so as to cover the photo-peeling layer 712. This resin film 716 is a layer that becomes the first insulating layer 41 in a later step, and is made of a heat-resistant organic material. The resin film 716 is formed by a method such as spin coating or coating. At this stage, the resin film 716 is in a semi-polymerized state and has an adhesive property. The thickness of the resin film 716 is about 0.1 μm to 5 μm.
[0169]
Next, as shown in FIG. 36, each IC chip 30 is arranged at a predetermined position on the resin film 716. At this time, each IC chip 30 is arranged on the surface of the resin film 716 with the pad formation surface facing the substrate 710 side. Therefore, damage of the pad P in the subsequent steps is prevented. The relative positional relationship between each IC chip 30 and the substrate 710 is adjusted by observing the alignment marks on the metal layer 714. For the arrangement of the IC chip 30, a high-precision bare chip mounter having a mounting accuracy within ± 5 μm is used. After all the IC chips 30 have been arranged, the resin film 716 is baked and completely polymerized. Thereby, the adhesiveness between the resin film 716 and each IC chip 30 is improved.
[0170]
Next, as shown in FIG. 37, a base layer 307 covering the entire surface of the substrate 710 on which the IC chip 30 is arranged is formed. The underlayer 307 is made of SiO 2 by, for example, a plasma CVD method. 2 Is obtained by deposition. The thickness of the underlayer 307 is approximately 100 nm to 500 nm. Subsequently, as shown in FIG. 37, a light-shielding layer 306 covering the entire surface of the underlayer 307 is formed. The light shielding layer 306 is obtained by depositing a metal such as copper or aluminum by sputtering.
[0171]
Further, as shown in FIG. 38, a hard resin is filled so as to fill the gap between the IC chips 30. The hard resin is, for example, a heat-resistant resin material mixed with a silica filler or a low-melting glass. Subsequently, the support substrate 6 is attached to the substrate surface of the IC chip 30 via the hard resin. At this time, the IC chip 30 is used as a spacer for adjusting the distance between the support substrate 6 and the substrate 710. Thereafter, the hard resin is solidified by heating, whereby the filling layer 305 is obtained.
[0172]
Next, as shown in FIG. 38, excimer laser light R, which is ultraviolet light, is emitted from the substrate 710 side. This causes the light release layer 712 to explode. That is, hydrogen contained in the photo-peeling layer 712 is gasified, and this layer is cracked. In this state, the substrate 710 is separated via the light separation layer 712. Subsequently, the metal layer 714 and the light release layer 712 are removed by an etchant. This etching liquid is a liquid that dissolves the metal layer 714 and the photo-peeling layer 712 but does not affect the resin film 716 at all.
[0173]
Thereafter, as shown in FIG. 39, the support substrate 6 is turned upside down so that the surface on which the IC chip 30 is disposed faces upward. Thereby, the electronic component layer 3 of the electro-optical device D shown in FIG. 33 is formed. In the electronic component layer 3 obtained by this manufacturing method, the pad formation surface of each IC chip 30 and the surface of the underlying layer 307 are located in substantially the same plane. Thereafter, a patterning process and an etching process are performed on the resin film 716 to obtain the first insulating layer 41. Subsequent manufacturing steps are the same as those of the first manufacturing method shown in FIGS.
[0174]
According to the second manufacturing method, the following effects can be obtained.
(1) Since the gap between each IC chip 30 is filled with the filling layer 305, there is no need to flatten the filling layer 305 in accordance with the surface of each IC chip 30. Therefore, the manufacturing process is simplified. Moreover, since it is not necessary to make the IC chips 30 thinner than in the first manufacturing method, the handling of each IC chip 30 becomes easier. Therefore, it is possible to reduce the possibility that the failure of the IC chip 30 occurs during the manufacturing process.
(2) Since the base layer 307 and the filling layer 305 are formed with the pads P of each IC chip 30 facing the substrate 710, the pads P are not damaged when these layers are formed. Therefore, poor electrical connection between each IC chip 30 and the first wiring layer 43 is prevented. As a result, the characteristics of the electro-optical device D can be maintained at a high level, and the yield can be improved.
(3) Since each IC chip 30 is fixed by the base layer 307 and the filling layer 305, it is not necessary to fix each IC chip 30 in close contact with the substrate 710. That is, since only the IC chips 30 need only be arranged, the time required for mounting each IC chip 30 is reduced.
(4) Since the wiring forming layer 2 is laminated on the electronic component layer 3 where the pad P is exposed, for example, the pads P of the IC chip 30 and the wiring of the wiring forming layer 2 can be collectively connected by a photography technique. it can. Therefore, it is not necessary to provide a bump or the like for connecting the pad P of each IC chip 30 and the wiring. As a result, the manufacturing process is simplified and the manufacturing time is shortened.
(5) Since the resin film 716 serving as the first insulating layer 41 is used as a layer for bonding the respective IC chips 30, the manufacturing process is simplified as compared with a method in which an adhesive layer is provided separately from the insulating layer 41. Is done. However, a method of providing an adhesive layer separately from the first insulating layer 41 can also be adopted. That is, instead of the resin film 716 in FIG. 35, a method of providing an adhesive layer for bonding each IC chip and removing the adhesive layer after the substrate 710 is peeled off may be adopted. In this case, the first insulating layer 41 is formed after removing the adhesive layer.
[0175]
Incidentally, the power supply line to which the higher or lower power supply potential is applied can be formed in a step different from the step in which the first wiring layer 43 and the second wiring layer 47 are formed. For example, as described below, a power supply line forming step may be performed immediately before the step of disposing each IC chip 30 in the second manufacturing method.
[0176]
First, power supply lines 309 are formed on the surface of the resin film 716 before each IC chip 30 is arranged as shown in FIG. In FIG. 40, the outline of each IC chip 30 arranged on the resin film 716 in a later step is indicated by a broken line. The power supply line 309 is formed in a region other than the region where each IC chip 30 is to be arranged, at a position that does not overlap the alignment mark of the metal layer 714.
[0177]
Specifically, first, a conductive layer made of a conductive material such as aluminum or copper is formed on the surface of the resin film 716. This conductive layer can be formed, for example, by electroless plating, sputtering or inkjet technology. Next, patterning processing and etching processing are performed on this conductive layer, and power supply line 309 shown in FIG. 40 is obtained. Thereafter, similarly to the step shown in FIG. 36, each IC chip 30 is arranged on the surface of resin film 716, and then light-shielding layer 306 and base layer 307 are formed so as to cover power supply line 309 and IC chip 30. Is done. The subsequent steps are as described above. In another example, the step of forming the power supply line 309 may be performed immediately after each IC chip 30 is arranged on the surface of the resin film 716. In the above-described first manufacturing method and the third manufacturing method described below, the power supply line 309 can be formed in a similar procedure.
[0178]
FIG. 41 is a diagram showing a laminated structure of the electro-optical device D obtained by this manufacturing method. As shown in the figure, in the electro-optical device D, the power supply line 309 is located between the base layer 307 and the first insulating layer 41. The power supply line 309 is connected to the first wiring layer 43 via a contact hole 41a provided in the first insulating layer 41.
[0179]
[Laminated Structure by Third Manufacturing Method]
Next, a laminated structure of the electro-optical device D obtained by the third manufacturing method will be described with reference to FIG. 14 that are the same as those of the electro-optical device D according to the first manufacturing method are denoted by the same reference numerals as those of FIG. 14. The planar configuration of the electro-optical device D is as shown in FIG.
[0180]
As shown in FIG. 42, in the electro-optical device D obtained by the third manufacturing method, bumps (protruding electrodes) 308 are formed on the pads P of the IC chip 30. The bump 308 is made of a metal such as indium (In) or gold (Au). The bump 308 is connected to the bump 42. The bump 42 is connected to the first wiring layer 43 via a contact hole 41a opened in the first insulating layer 41. Like the bump 308, the bump 42 is made of a metal such as indium or gold.
[0181]
[Third Manufacturing Method]
Next, a method for manufacturing the electro-optical device D shown in FIG. 42 will be described.
First, as shown in FIG. 43, an insulating layer 722 is formed to cover the entire surface of the substrate 720. The substrate 720 is a plate-shaped member having light transmittance, and is made of, for example, glass. On the other hand, the insulating layer 722 is made of SiO 2 by, for example, a plasma CVD method. 2 Is obtained by deposition. Further, when the flatness of the insulating layer 722 is insufficient, the insulating layer 722 is flattened by the CMP method. Subsequently, as shown in FIG. 43, a light release layer 724 is formed over the entire surface of the insulating layer 722. This light separation layer 724 is obtained by depositing amorphous silicon by, for example, a plasma CVD method.
[0182]
Next, as shown in FIG. 44, an insulating film 726 is formed over the entire surface of the photo-peeling layer 724. This insulating film 726 is made of SiO 2 by a plasma CVD method. 2 Is obtained by deposition. The insulating film 726 is a layer to be the third insulating layer 50 illustrated in FIG. Thereafter, as shown in FIG. 44, a conductive film 728 to be the anode layer 49 is formed on the surface of the insulating film 726. The conductive film 728 is obtained by depositing a conductive material having a large work function such as ITO by sputtering. Further, as shown in FIG. 44, a metal film 730 to be the second wiring layer 47 is formed so as to cover the conductive film 728. This metal film 730 is obtained by stacking a layer made of aluminum or the like on the surface of a layer made of titanium or the like. For example, sputtering is used to form the metal film 730. Next, as shown in FIG. 45, a patterning process and an etching process using a photomask are performed on the conductive film 728 and the metal film 730 to obtain the anode layer 49 and the second wiring layer 47 shown in FIG. .
[0183]
Next, a second insulating layer 45 is formed as shown in FIG. The second insulating layer 45 is made of SiO 2 After an insulating layer made of, for example, is formed to cover the anode layer 49 and the second wiring layer 47, a patterning process using a photomask and an etching process are performed. Subsequently, a first wiring layer 43 is formed as shown in FIG. The first wiring layer 43 is obtained by performing a patterning process and an etching process on a metal layer such as aluminum formed by sputtering.
[0184]
Thereafter, as shown in FIG. 48, the first insulating layer 41 is formed. That is, first, SiO 2 An insulating film such as is formed to cover the first wiring layer 43. Then, a portion of the insulating film that is to be opposed to the pad P of the IC chip 30 is removed by the patterning process and the etching process, so that the first insulating layer 41 is obtained. Subsequently, as shown in FIG. 49, the bump 42 is formed in a portion of the first wiring layer 43 which is to face the bump 308 of the IC chip. The bump 42 is formed to a thickness of about 0.5 μm to 5 μm by, for example, a lift-off method. The bump 42 is made of a metal such as indium or gold. When the bump 42 is formed of indium, its surface is covered with a metal such as gold. Thereby, oxidation of the bump 42 is prevented.
[0185]
On the other hand, bumps 308 are formed on the pads P of each IC chip 30. The bump 308 is made of a metal such as indium or gold. The thickness of the bump 308 is about 2 μm to 10 μm. Thereafter, as shown in FIG. 50, each IC chip 30 is arranged on the first insulating layer 41 with its bump 308 facing the bump 42 on the first wiring layer 43. A high-precision bare chip mounter having a mounting accuracy within ± 5 μm is used for disposing each IC chip. Subsequently, the bump 42 and the bump 308 are instantaneously heated. Thereby, the bump 42 and the bump 308 are joined.
[0186]
Next, as shown in FIG. 51, a resin material is filled so as to fill the gap between the IC chips 30. This resin material contains carbon particles and has a light-shielding property. Thereafter, as shown in FIG. 51, the support substrate 6 is attached to the substrate surface of the IC chip 30. Further, the resin material filled between the IC chips 30 is cured, and the filling layer 305 is obtained.
[0187]
Subsequently, as shown in FIG. 51, excimer laser light R, which is ultraviolet light, is emitted from the substrate 720 side. As a result, the light peeling layer 724 explodes, and the substrate 720 is peeled off via the light peeling layer 724 as shown in FIG. Further, amorphous silicon remaining on the insulating film 726 is removed by an etching process.
[0188]
Thereafter, patterning processing and etching processing using a photomask are performed on the insulating film 726, and the third insulating layer 50 shown in FIG. 42 is obtained. Subsequent manufacturing steps are the same as in the first manufacturing method shown in FIGS.
[0189]
According to the third manufacturing method, the following effects can be obtained.
When the anode layer 49 is formed after the electronic component layer 3, each wiring layer, and each insulating layer are formed as in the above-described first and second manufacturing methods, the surface of the anode layer 49 is formed by a step of these layers. Flatness may be reduced. On the other hand, according to the third manufacturing method, since the conductive film 728 to be the anode layer 49 is formed on the flat substrate 720 before other elements, the flatness of the surface of the anode layer 49 is extremely low. Maintained at a high level. Thereby, the uniformity of the thickness of the organic EL element 10 is maintained, so that the light emission luminance becomes uniform over the entire display surface. Note that the third manufacturing method is also applicable to the case where an active element formed of low-temperature polysilicon or the like is used for the electro-optical device D, in addition to the case where the IC chip 30 including the active element is used for the electro-optical device D. May be applied.
[0190]
<C: Electronic equipment>
Next, an electronic device according to the present invention will be described.
[Personal computer]
FIG. 53 is a perspective view showing a configuration of a personal computer as an example of the electronic apparatus according to the invention. As shown in the figure, the personal computer 81 includes a main body 812 having a keyboard 811 and a display 814 having the electro-optical device D described above.
[0191]
In this configuration, an IC chip having various functions related to image display can be included in the electronic component layer 3. As this type of IC chip, for example, an IC chip having a display buffer memory and a CPU, or an IC chip having a data decompression function compliant with MPEG (Motion Picture Experts Group), MP3 (MPEG Audio Layer-3), etc. and so on. When the display surface of the electro-optical device D is used as a touch panel, an IC chip having a function related to the input can be included in the electronic component layer 3.
[0192]
[E-book]
Next, FIG. 54 is a perspective view illustrating a configuration of an electronic book as an example of the electronic apparatus according to the invention. As shown in the figure, the electronic book 83 has a main body 830, a first display 831, and a second display 832. The main unit 830 includes a keyboard that receives a user's operation. The first display unit 831 includes the above-described electro-optical device D, that is, the electro-optical device D that displays an image by light emission of the organic EL element 10. On the other hand, the second display unit 832 includes an electro-optical device D ′ that displays an image using a plurality of pixels. However, the pixel itself of the second display portion 832 does not emit light. Specifically, a non-light-emitting display such as an electrophoretic display, a reflective LCD (Liquid Crystal Display), a toner display, and a twist ball display is used as the electro-optical device D ′ of the second display unit 832.
[0193]
The first display section 831 is attached to the periphery of the main body section 830 via a hinge. Therefore, first display portion 831 can rotate around the periphery of main body 830 as an axis. On the other hand, the second display unit 832 is attached to a peripheral edge of the first display unit 831 opposite to the main unit 830 via a hinge. Therefore, the second display portion 832 can rotate around the periphery of the first display portion 831 as an axis.
[0194]
With this configuration, the first display unit 831 performs display by causing the organic EL element 10 to emit light. On the other hand, when the display is performed by the second display portion 832, the organic EL element 10 of the first display portion 831 emits light with substantially the same luminance. Light emitted from the first display portion 831 is reflected by the display surface of the second display portion 832 and then observed by an observer. That is, the first display portion 831 not only functions as a display device itself, but also functions as a lighting device (a so-called front light) when an image is displayed on the second display portion 832. According to this configuration, although the second display section 832 is a non-light-emitting display, it is not necessary to independently provide a lighting device for ensuring the brightness of the display. As a result, the total thickness of the first display portion 831 and the second display portion 832 can be reduced to about 2 mm or less, which is thinner and lighter than a book using paper, and which is a high-performance electronic book. Is realized.
[0195]
The electronic devices to which the present invention can be applied are not limited to the devices shown in FIGS. In other words, in addition to this, mobile phones, game machines, electronic paper, video cameras, digital still cameras, car navigation devices, car stereos, driving operation panels, printers, scanners, televisions, video players, pagers, electronic organizers, calculators, The present invention can be applied to various devices having a function of displaying an image, such as a word processor.
[0196]
<D: Modification>
The embodiments described above are merely examples, and various modifications can be made to these embodiments. An example of the modification is as follows.
[0197]
(1) The configuration in which the pixel driving IC chip 37, the scanning IC chip 33, the column data conversion IC chip 35, and the control IC chip 31 are arranged on one support substrate 6 has been exemplified. A configuration may be employed in which some or all of the IC chip 33 for column data conversion and the IC chip 31 for column data conversion are arranged on another substrate. Further, part or all of the scanning IC chip 33, the column data conversion IC chip 35, and the control IC chip 31 may be configured as one IC chip.
[0198]
(2) As shown in the personal computer as an example of the electronic device, by applying the present invention to various electronic devices, a systemized and integrated element substrate or package is realized. That is, in this element substrate, an electronic component layer having various active elements and passive elements is sealed by a wiring forming layer having a wiring connected to a connection terminal of each electronic component. Examples of the active element included in the electronic component layer include various components such as an IC chip (CMOS type or bipolar type) for realizing various functions, a memory, or a compound semiconductor. On the other hand, examples of passive elements included in the electronic component layer include various chip components such as a resistor, a capacitor, and an inductance. According to this element substrate, since various electronic components are systematized and integrated, the size, weight, and performance of the electronic device can be reduced.
[0199]
(3) The present invention can be applied to electro-optical devices other than devices using EL elements. In other words, the present invention is applicable to any device provided with an electro-optical element that converts an electric action into an optical action. Examples of this type of electro-optical device include a liquid crystal display device using a liquid crystal, an electrophoretic display device using a microcapsule containing a colored liquid and white particles dispersed in the liquid, and an area having different polarities. Twisted ball display using twisted balls painted in different colors, toner display using black toner, field emission display using phosphor, LED display using LED (Light Emitting Diode), helium and neon, etc. And a plasma display panel (PDP) using a high-pressure gas.
[0200]
Further, the electro-optical device according to the present invention is not limited to a device for displaying an image. For example, the present invention can be applied to an image forming apparatus using an organic EL, an LED, or a field emission element (FED) or an optical engine of an electrophotographic apparatus. In this type of apparatus, light corresponding to image data is irradiated on a photosensitive body such as a photosensitive drum, and toner is attracted to a latent image formed thereby. Then, the toner is transferred to a recording material such as paper. The electro-optical device according to the present invention can be applied to a device for irradiating a photosensitive member with light according to image data. That is, the electro-optical device in this case includes a light-emitting element (electro-optical element) that irradiates light to the photoconductor, and a drive circuit that individually drives each light-emitting element. In a more desirable mode, a configuration is employed in which line exposure can be performed according to the width of various recording materials such as A4 size and A3 size. According to the electro-optical device of the present invention, a high-performance and thin printing device or multifunction peripheral can be realized.
[0201]
Further, the present invention can be applied to an electro-optical device using an electro-optical element such as a CCD (Charge Coupled Device) that outputs a current or a voltage according to the irradiation light amount. This electro-optical device is used, for example, as an optical sensor array device (imaging device) in a digital camera. This type of optical sensor array device includes a CCD instead of the organic EL element 10 of the electro-optical device D according to the above-described embodiment, and includes an A / D conversion circuit that converts an analog signal output from the CCD into a digital signal. This is realized by providing in place of the D / A conversion circuit 356. In another aspect, an electro-optical device used as a display device and an electro-optical device used as an optical sensor array device are integrally combined. According to this device, the light emission luminance of the display device can be automatically adjusted according to the surrounding brightness detected by the optical sensor array device.
[0202]
In addition, the present invention can be applied to a device including an element other than the electro-optical element. That is, the present invention is also applied to an element driving apparatus including a plurality of driven elements each arranged at a different position in a plane (for example, arranged in a matrix) and a unit circuit for driving each driven element. The invention can be applied. For example, if an element for detecting pressure or static electricity is used as a driven element instead of the electro-optical element of the electro-optical device according to the present invention (for example, the CCD of the above-described optical sensor array), an apparatus for detecting an operation by a user Is realized. This element driving device can be used as an input device such as a touch panel and a thin keyboard in various electronic devices.
[0203]
【The invention's effect】
As described above, according to the present invention, in a circuit for driving a driven element such as an electro-optical element, variation in characteristics of an active element is suppressed.
[Brief description of the drawings]
FIG. 1 is a perspective view illustrating a configuration of an electro-optical device according to an embodiment of the invention.
FIG. 2 is a plan view showing a configuration of an electronic component layer.
FIG. 3 is a diagram showing a correspondence relationship between a pixel driving IC chip and an organic EL element.
FIG. 4 is a block diagram illustrating a configuration of a pixel driving IC chip.
FIG. 5 is a block diagram illustrating a relationship between a scanning IC chip and a pixel driving IC chip.
FIG. 6 is a timing chart for explaining the operation of the scanning IC chip.
FIG. 7 is a circuit diagram illustrating a configuration of a pixel circuit.
FIG. 8 is a timing chart for explaining scanning of a pixel circuit.
FIG. 9 is a block diagram illustrating a configuration of a column data conversion IC chip.
FIG. 10 is a circuit diagram showing a configuration of a reference current supply circuit.
FIG. 11 is a timing chart showing an operation in a set period.
FIG. 12 is a block diagram illustrating a configuration of a D / A conversion circuit.
FIG. 13 is a circuit diagram illustrating a configuration of a D / A conversion unit.
FIG. 14 is a cross-sectional view illustrating a configuration of an electro-optical device obtained by a first manufacturing method.
FIG. 15 is a diagram illustrating a configuration of a pad formation surface of a pixel driving IC chip.
FIG. 16 is a plan view illustrating a configuration of an electro-optical device.
FIG. 17 is a diagram showing a step of forming a base layer and a metal layer in the first manufacturing method.
FIG. 18 is a view showing a step of arranging IC chips in the same method.
FIG. 19 is a view showing a step of forming a filling layer in the same method.
FIG. 20 is a diagram showing a step of forming a first insulating layer in the same method.
FIG. 21 is a view showing a step of forming a first wiring layer in the same method.
FIG. 22 is a view showing a step of forming a second insulating layer in the same method.
FIG. 23 is a view showing a step of forming a metal film and an anode material film in the same method.
FIG. 24 is a view showing a step of forming a second wiring layer and an anode layer in the same method.
FIG. 25 is a view showing a step of forming a third insulating layer in the same method.
FIG. 26 is a view showing a step of forming a resin layer in the same method.
FIG. 27 is a view showing a step of removing a part of the anode layer in the same method.
FIG. 28 is a diagram showing a step of forming a conductive layer and a barrier layer in the same method.
FIG. 29 is a diagram showing a step of forming a conductive layer and a barrier layer in the same method.
FIG. 30 is a view showing a step of forming a bank layer in the same method.
FIG. 31 is a view showing a step of forming an EL layer in the same method.
FIG. 32 is a view showing a step of forming a cathode layer in the same method.
FIG. 33 is a cross-sectional view illustrating a configuration of an electro-optical device obtained by a second manufacturing method.
FIG. 34 is a view showing a step of forming a photo-peeling layer on a substrate in the same method.
FIG. 35 is a view showing a step of forming a metal layer and an adhesive layer in the same method.
FIG. 36 is a view showing a step of arranging the IC chips in the same method.
FIG. 37 is a view showing a step of forming a base layer and a light shielding layer in the same method.
FIG. 38 is a view showing a step of attaching a support substrate in the same method.
FIG. 39 is a view showing a state in which the substrate has been peeled off in the same method.
FIG. 40 is a view showing a step of forming a power supply line in another example of the same method.
FIG. 41 is a cross-sectional view showing a configuration of an electro-optical device obtained by another example of the same method.
FIG. 42 is a cross-sectional view illustrating a configuration of an electro-optical device obtained by a third manufacturing method.
FIG. 43 is a view showing a step of forming a photo-peeling layer in the same method.
FIG. 44 is a view showing a step of forming an insulating layer and a conductive layer in the same method.
FIG. 45 is a view showing a step of forming a second wiring layer and an anode layer in the same method.
FIG. 46 is a view showing a step of forming a second insulating layer in the same method.
FIG. 47 is a view showing a step of forming a first wiring layer in the same method.
FIG. 48 is a diagram showing a step of forming a first insulating layer in the same method.
FIG. 49 is a view showing a step of forming a bump in the same method.
FIG. 50 is a view showing a step of arranging the IC chips in the same method.
FIG. 51 is a view showing a step of attaching a supporting substrate in the same method.
FIG. 52 is a diagram showing a state in which the substrate has been peeled off in the same method.
FIG. 53 is a perspective view illustrating a configuration of a personal computer as an example of an electronic apparatus.
FIG. 54 is a perspective view illustrating a configuration of an electronic book as an example of an electronic apparatus.
[Explanation of symbols]
D: electro-optical device, 1: organic EL layer (element layer), 10: organic EL element (electro-optical element, driven element), 13: EL layer, 15: sealing layer, 2 ... Wiring forming layer, 3: electronic component layer, 30: IC chip, 31: control IC chip, 33: scanning IC chip (selection IC chip), 35: column data conversion IC chip (data Supply IC chip), 37 pixel drive IC chip (element drive IC chip), 371 pixel decoder, 374 pixel counter, 377 pixel circuit (unit circuit), C0 capacitor 301 , 307... Underlayer, 302... Metal layer, 302 a... Mount part, 302 b... Alignment mark, 304, 305. Substrate, 41 .. A first insulating layer, 43 a first wiring layer, 45 a second insulating layer, 47 a second wiring layer, 49 a anode layer, 50 a third insulating layer, 52 a bank layer, 54 ... conductive layer, 56 ... barrier layer, 58 ... cathode layer, 701, 707, 708, 730 ... metal film, 702 ... anode material film, 705 ... resin film, 710, 720 ... substrate, 712, 724... Photo-peeling layer, 716... Resin film, 726... Insulating film, P1... First pad (first connection terminal), P2. ... Scan control line group, LXD... Data control line.

Claims (29)

基板と、
複数の電気光学素子と、
電気光学素子を駆動する複数の単位回路を有し、接続端子が設けられている素子駆動用ＩＣチップと、
前記素子駆動用ＩＣチップに含まれる各単位回路と当該単位回路に対応する電気光学素子とを接続する配線を含む配線形成層と、を備え、
前記基板上に前記素子駆動用ＩＣチップが、前記接続端子が形成されている面を上にして配置され、
前記素子駆動用ＩＣチップの上に前記配線形成層が形成され、前記複数の電気光学素子が前記配線形成層の上に形成されていることを特徴とする電気光学装置。A substrate,
A plurality of electro-optical elements,
An element driving IC chip having a plurality of unit circuits for driving the electro-optical element and having connection terminals,
A wiring formation layer including wiring for connecting each unit circuit included in the element driving IC chip and an electro-optical element corresponding to the unit circuit,
The element driving IC chip is disposed on the substrate with the surface on which the connection terminals are formed facing up,
An electro-optical device, wherein the wiring forming layer is formed on the element driving IC chip, and the plurality of electro-optical elements are formed on the wiring forming layer. 複数の前記素子駆動用ＩＣチップが前記複数の電気光学素子に対応してマトリクス状に配置され、
前記配線形成層は、前記各素子駆動用ＩＣチップに含まれる単位回路の各々と、当該単位回路に対応する電気光学素子とを接続する配線を有することを特徴とする
請求項１に記載の電気光学装置。A plurality of element driving IC chips are arranged in a matrix corresponding to the plurality of electro-optical elements,
2. The electric device according to claim 1, wherein the wiring forming layer has a wiring connecting each of the unit circuits included in each of the element driving IC chips and an electro-optical element corresponding to the unit circuit. 3. Optical device. 前記複数の素子駆動用ＩＣチップのうち前記電気光学素子の駆動を実行すべきＩＣチップを選択する選択用ＩＣチップをさらに有し、
前記選択用ＩＣチップは、前記配線形成層に含まれる配線を介して前記各素子駆動用ＩＣチップに接続されることを特徴とする
請求項２に記載の電気光学装置。A selecting IC chip for selecting an IC chip to execute driving of the electro-optical element among the plurality of element driving IC chips;
3. The electro-optical device according to claim 2, wherein the selection IC chip is connected to each of the element driving IC chips via a wiring included in the wiring formation layer. 前記電気光学素子に供給すべき電流または印加すべき電圧を指示するデータ信号を前記各素子駆動用ＩＣチップの単位回路に出力するデータ供給用ＩＣチップをさらに有し、前記データ供給用ＩＣチップは、前記配線形成層に含まれる配線を介して前記各素子駆動用ＩＣチップに接続されることを特徴とする
請求項２または３に記載の電気光学装置。A data supply IC chip for outputting a data signal indicating a current to be supplied to the electro-optical element or a voltage to be applied to a unit circuit of each of the element driving IC chips, wherein the data supply IC chip is 4. The electro-optical device according to claim 2, wherein the device driving IC chip is connected to the device driving IC chip via a wiring included in the wiring forming layer. 前記複数の素子駆動用ＩＣチップのうち前記電気光学素子の駆動を実行すべきＩＣチップを選択する選択用ＩＣチップと、
前記各電気光学素子に供給すべき電流または印加すべき電圧を指示するデータ信号を前記各素子駆動用ＩＣチップの単位回路に出力するデータ供給用ＩＣチップと、
前記選択用ＩＣチップおよび前記データ供給用ＩＣチップの動作を制御する制御用ＩＣチップと、をさらに有し、
前記選択用ＩＣチップおよび前記データ供給用ＩＣチップは前記配線形成層に含まれる配線を介して前記各素子駆動用ＩＣチップに接続され、前記制御用ＩＣチップは前記配線形成層に含まれる配線を介して前記選択用ＩＣチップおよび前記データ供給用ＩＣチップに接続されることを特徴とする
請求項２に記載の電気光学装置。A selecting IC chip for selecting an IC chip to execute the driving of the electro-optical element among the plurality of element driving IC chips;
A data supply IC chip that outputs a data signal indicating a current to be supplied to each of the electro-optical elements or a voltage to be applied to a unit circuit of each of the element driving IC chips;
A control IC chip for controlling operations of the selection IC chip and the data supply IC chip,
The selection IC chip and the data supply IC chip are connected to the respective element driving IC chips via the wiring included in the wiring formation layer, and the control IC chip connects the wiring included in the wiring formation layer. The electro-optical device according to claim 2, wherein the electro-optical device is connected to the selection IC chip and the data supply IC chip via an interface. 前記複数の素子駆動用ＩＣチップの各々は、その素子駆動用ＩＣチップに含まれる複数の単位回路に対応する複数の電気光学素子と対向する位置に配置されることを特徴とする請求項２に記載の電気光学装置。3. The device according to claim 2, wherein each of the plurality of element driving IC chips is arranged at a position facing a plurality of electro-optical elements corresponding to a plurality of unit circuits included in the element driving IC chip. An electro-optical device according to claim 1. 前記複数の素子駆動用ＩＣチップからみて前記配線形成層とは反対側に設けられて光を遮断する遮光層を具備することを特徴とする請求項２に記載の電気光学装置。The electro-optical device according to claim 2, further comprising: a light-blocking layer provided on a side opposite to the wiring forming layer when viewed from the plurality of element driving IC chips to block light. 前記各素子駆動用ＩＣチップの間に充填された充填層を具備することを特徴とする請求項２に記載の電気光学装置。3. The electro-optical device according to claim 2, further comprising a filling layer filled between the element driving IC chips. 前記電気光学素子は、前記単位回路から供給される電流に応じて発光するＥＬ素子であることを特徴とする請求項１に記載の電気光学装置。The electro-optical device according to claim 1, wherein the electro-optical element is an EL element that emits light according to a current supplied from the unit circuit. 前記素子駆動用ＩＣチップは、その素子駆動用ＩＣチップのうち配線形成層と対向する端子形成面に設けられて前記電気光学素子に接続される第１の接続端子と、前記端子形成面に設けられて電源線に接続される第２の接続端子とを有し、
前記第１の接続端子のうち前記端子形成面と平行な面の面積は、前記第２の接続端子のうち前記端子形成面と平行な面の面積の１／６以下であることを特徴とする
請求項１に記載の電気光学装置。The element driving IC chip is provided on a terminal forming surface of the element driving IC chip facing the wiring forming layer and is provided on the terminal forming surface, the first connection terminal being connected to the electro-optical element. And a second connection terminal connected to the power supply line,
An area of a surface of the first connection terminal parallel to the terminal forming surface is not more than 1/6 of an area of a surface of the second connection terminal parallel to the terminal formation surface. The electro-optical device according to claim 1. 請求項１から１０のいずれか一項に記載の電気光学装置を備えた電子機器。An electronic apparatus comprising the electro-optical device according to claim 1. 基板と、
複数の被駆動素子と、
被駆動素子を駆動する複数の単位回路を有し、接続端子が設けられている素子駆動用ＩＣチップと、
前記素子駆動用ＩＣチップに含まれる各単位回路と当該単位回路に対応する被駆動素子とを接続する配線を含む配線形成層と、を備え、
前記基板上に前記素子駆動用ＩＣチップが、前記接続端子が形成されている面を上にして配置され、
前記素子駆動用ＩＣチップの上に前記配線形成層が形成され、前記複数の被駆動素子が前記配線形成層の上に形成されていることを特徴とする素子駆動装置。A substrate,
A plurality of driven elements;
An element driving IC chip having a plurality of unit circuits for driving the driven element and having connection terminals;
A wiring forming layer including wiring for connecting each unit circuit included in the element driving IC chip and a driven element corresponding to the unit circuit,
The element driving IC chip is disposed on the substrate with the surface on which the connection terminals are formed facing up,
An element driving device, wherein the wiring forming layer is formed on the element driving IC chip, and the plurality of driven elements are formed on the wiring forming layer. 複数の電気光学素子を有する電気光学装置を製造する方法において、
前記複数の電気光学素子を駆動する複数の単位回路を有する素子駆動用ＩＣチップを、接続端子を有する端子形成面が一方の側に向くように配置して、当該素子駆動用ＩＣチップを含む電子部品層を形成する工程と、
前記電子部品層のうち前記素子駆動用ＩＣチップの接続端子が向けられた面上に、前記素子駆動用ＩＣチップに含まれる各単位回路と当該単位回路に対応する電気光学素子とを接続する配線を含む配線形成層を形成する工程と、
前記配線形成層からみて前記電子部品層の反対側に、前記複数の電気光学素子を含む素子層を形成する工程と
を有する電気光学装置の製造方法。In a method of manufacturing an electro-optical device having a plurality of electro-optical elements,
An element driving IC chip having a plurality of unit circuits for driving the plurality of electro-optical elements is arranged such that a terminal forming surface having a connection terminal faces one side, and an electronic device including the element driving IC chip is arranged. Forming a component layer;
Wiring for connecting each unit circuit included in the element driving IC chip and an electro-optical element corresponding to the unit circuit on a surface of the electronic component layer on which a connection terminal of the element driving IC chip is directed. Forming a wiring forming layer including:
Forming an element layer including the plurality of electro-optical elements on a side opposite to the electronic component layer as viewed from the wiring formation layer. 複数の電気光学素子を有する電気光学装置を製造する方法において、
基板の一方の面上に、前記複数の電気光学装置を駆動する複数の単位回路を有する素子駆動用ＩＣチップを、接続端子を有する端子形成面が前記基板の平坦な面に対向するように配置して、当該素子駆動用ＩＣチップを含む電子部品層を形成する工程と、
前記基板を電子部品層から剥離する工程と、
前記電子部品層のうち前記基板が剥離された面上に、前記素子駆動用ＩＣチップに含まれる各単位回路と当該単位回路に対応する電気光学素子とを接続するための配線を含む配線形成層を形成する工程と、
前記配線形成層からみて前記電子部品層の反対側に、前記複数の電気光学素子を含む素子層を形成する工程と
を有する電気光学装置の製造方法。In a method of manufacturing an electro-optical device having a plurality of electro-optical elements,
An element driving IC chip having a plurality of unit circuits for driving the plurality of electro-optical devices is arranged on one surface of a substrate such that a terminal forming surface having connection terminals faces a flat surface of the substrate. And forming an electronic component layer including the element driving IC chip,
Peeling the substrate from the electronic component layer,
A wiring forming layer including wiring for connecting each unit circuit included in the element driving IC chip and an electro-optical element corresponding to the unit circuit on a surface of the electronic component layer from which the substrate has been separated; Forming a;
Forming an element layer including the plurality of electro-optical elements on a side opposite to the electronic component layer as viewed from the wiring formation layer. 前記電子部品層を形成する工程に先立って前記基板の一方の面上に剥離層を形成する工程を有し、
前記電子部品層を形成する工程においては、前記剥離層からみて前記基板の反対側に前記電子部品層を形成する一方、
前記基板を剥離する工程においては、前記剥離層を境界として前記基板を前記電子部品層から剥離する
請求項１４に記載の電気光学装置の製造方法。Prior to the step of forming the electronic component layer, a step of forming a release layer on one surface of the substrate,
In the step of forming the electronic component layer, while forming the electronic component layer on the opposite side of the substrate as viewed from the release layer,
The method of manufacturing an electro-optical device according to claim 14, wherein in the step of peeling the substrate, the substrate is peeled from the electronic component layer with the peel layer as a boundary. 前記電子部品層を形成する工程に先立って前記基板の一方の面上に接着層を形成する工程を有し、
前記電子部品層を形成する工程においては、前記素子駆動用ＩＣチップの前記端子形成面を前記接着層に接着する
請求項１４に記載の電気光学装置の製造方法。Prior to the step of forming the electronic component layer, a step of forming an adhesive layer on one surface of the substrate,
15. The method of manufacturing an electro-optical device according to claim 14, wherein in the step of forming the electronic component layer, the terminal forming surface of the element driving IC chip is bonded to the adhesive layer. 前記接着層は絶縁材料からなり、
前記配線形成層を形成する工程においては、前記電子部品層を覆う前記接着層の面上に前記配線形成層を形成する
請求項１６に記載の電気光学装置の製造方法。The adhesive layer is made of an insulating material,
17. The method of manufacturing an electro-optical device according to claim 16, wherein in the step of forming the wiring forming layer, the wiring forming layer is formed on a surface of the adhesive layer covering the electronic component layer. 複数の電気光学素子を有する電気光学装置を製造する方法において、
前記電気光学素子に対して電流を供給する、または電圧を印加するための電極を基板の一方の面上に形成し、この電極と、前記電気光学素子を駆動する複数の単位回路の各々とを接続するための配線を含む配線形成層を前記電極の上に形成する工程と、
前記電気光学素子を駆動する複数の単位回路を有する素子駆動用ＩＣチップを配置して、該ＩＣチップを含む電子部品層を前記配線形成層の上に形成する工程と、
前記基板を前記電極から剥離する工程と、
前記剥離工程の後に、前記配線形成層に対して前記電子部品層の反対側に前記電極と接触する前記電気光学素子を形成して複数の電気光学素子を含む素子層を形成する工程と
を有する電気光学装置の製造方法。In a method of manufacturing an electro-optical device having a plurality of electro-optical elements,
An electrode for supplying a current or applying a voltage to the electro-optical element is formed on one surface of a substrate, and this electrode and each of a plurality of unit circuits for driving the electro-optical element are used. Forming a wiring forming layer including a wiring for connection on the electrode;
Disposing an element driving IC chip having a plurality of unit circuits for driving the electro-optical element, and forming an electronic component layer including the IC chip on the wiring forming layer;
Peeling the substrate from the electrode,
Forming the electro-optical element in contact with the electrode on the side opposite to the electronic component layer with respect to the wiring forming layer after the peeling step, thereby forming an element layer including a plurality of electro-optical elements. A method for manufacturing an electro-optical device. 前記電子部品層を形成する工程に先立って前記基板の一方の面上に剥離層を形成する工程を有し、
前記配線形成層を形成する工程においては、前記剥離層からみて前記基板の反対側に前記配線形成層を形成する一方、
前記基板を剥離する工程においては、前記剥離層を境界として前記基板を前記配線形成層から剥離する
請求項１８に記載の電気光学装置の製造方法。Prior to the step of forming the electronic component layer, a step of forming a release layer on one surface of the substrate,
In the step of forming the wiring forming layer, while forming the wiring forming layer on the opposite side of the substrate as viewed from the release layer,
19. The method for manufacturing an electro-optical device according to claim 18, wherein in the step of peeling the substrate, the substrate is peeled from the wiring forming layer with the peel layer as a boundary. 前記基板を剥離する工程に先立って、前記電子部品層からみて前記基板とは反対側に支持基板を固定する工程を有する
請求項１４または１８に記載の電気光学装置の製造方法。19. The method of manufacturing an electro-optical device according to claim 14, further comprising, prior to the step of peeling the substrate, a step of fixing a support substrate on a side opposite to the substrate as viewed from the electronic component layer. 前記配線形成層を形成する工程においては、前記単位回路と前記電気光学素子とを接続するための配線を形成し、この配線を覆うとともに当該配線の一部に対応して開口する絶縁層を形成し、この絶縁層の開口に電極部を形成する一方、
前記電子部品層を形成する工程においては、前記素子駆動用ＩＣチップの接続端子に設けられた突起電極を前記電極部に接合する
請求項１４または１８に記載の電気光学装置の製造方法。In the step of forming the wiring forming layer, a wiring for connecting the unit circuit and the electro-optical element is formed, and an insulating layer that covers the wiring and opens corresponding to a part of the wiring is formed. Then, while forming an electrode portion in the opening of this insulating layer,
19. The method of manufacturing an electro-optical device according to claim 14, wherein in the step of forming the electronic component layer, a projecting electrode provided at a connection terminal of the element driving IC chip is joined to the electrode portion. 前記電子部品層を形成する工程は、各々が複数の単位回路を備える複数の素子駆動用ＩＣチップを配置する工程と、各素子駆動用ＩＣチップの間に充填層を形成する工程とを含む
請求項１３、１４および１８のいずれかに記載の電気光学装置の製造方法。The step of forming the electronic component layer includes a step of arranging a plurality of element driving IC chips each including a plurality of unit circuits, and a step of forming a filling layer between the element driving IC chips. Item 19. The method for manufacturing an electro-optical device according to any one of Items 13, 14, and 18. 前記電子部品層を形成する工程は、前記複数の素子駆動用ＩＣチップと前記充填層との間に下地層を形成する工程を含む
請求項２２に記載の電気光学装置の製造方法。23. The method of manufacturing an electro-optical device according to claim 22, wherein the step of forming the electronic component layer includes a step of forming a base layer between the plurality of element driving IC chips and the filling layer. 前記電子部品層を形成する工程は、前記電子部品層からみて前記配線形成層とは反対側に光を遮断する遮光層を形成する工程を含む
請求項１３、１４および１８のいずれかに記載の電気光学装置の製造方法。19. The method according to claim 13, wherein the step of forming the electronic component layer includes a step of forming a light-shielding layer that blocks light on a side opposite to the wiring forming layer as viewed from the electronic component layer. A method for manufacturing an electro-optical device. 前記遮光層は導電性を有する材料からなる請求項２４に記載の電気光学装置の製造方法。The method for manufacturing an electro-optical device according to claim 24, wherein the light-shielding layer is made of a conductive material. 前記電子部品層を形成する工程においては、各々が複数の端子回路を備える複数の素子駆動用ＩＣチップを、各素子駆動用ＩＣチップに含まれる複数の単位回路に対応する複数の電気光学素子と対向すべき位置に配置する
請求項１３、１４および１８のいずれかに記載の電気光学装置の製造方法。In the step of forming the electronic component layer, a plurality of element driving IC chips each including a plurality of terminal circuits, a plurality of electro-optical elements corresponding to a plurality of unit circuits included in each element driving IC chip, 19. The method for manufacturing an electro-optical device according to claim 13, wherein the electro-optical device is arranged at a position to be opposed. 複数の被駆動素子を有する素子駆動装置を製造する方法において、
被駆動素子を駆動する複数の単位回路を有する素子駆動用ＩＣチップを、接続端子を有する端子形成面が一方の側に向くように配置し、当該素子駆動用ＩＣチップを含む電子部品層を形成する工程と、
前記電子部品層のうち前記素子駆動用ＩＣチップの接続端子が向けられた面上に、前記素子駆動用ＩＣチップに含まれる各単位回路と当該単位回路に対応する被駆動素子とを接続する配線を含む配線形成層を形成する工程と、
前記配線形成層からみて前記電子部品層の反対側に、前記複数の被駆動素子を含む素子層を形成する工程と
を有する素子駆動装置の製造方法。In a method of manufacturing an element driving device having a plurality of driven elements,
An element driving IC chip having a plurality of unit circuits for driving a driven element is arranged such that a terminal forming surface having a connection terminal faces one side to form an electronic component layer including the element driving IC chip. The process of
Wiring for connecting each unit circuit included in the element driving IC chip and a driven element corresponding to the unit circuit on a surface of the electronic component layer on which a connection terminal of the element driving IC chip is directed. Forming a wiring forming layer including:
Forming an element layer including the plurality of driven elements on a side opposite to the electronic component layer as viewed from the wiring formation layer. 複数の被駆動素子を有する素子駆動装置を製造する方法において、
基板の一方の面上に、被駆動素子を駆動する複数の単位回路を有する素子駆動用ＩＣチップを、接続端子を有する端子形成面を前記基板の平坦な面に対向するように配置して、当該素子駆動用ＩＣチップを含む電子部品層を形成する工程と、
前記基板を電子部品層から剥離する工程と、
前記電子部品層のうち前記基板が剥離された面上に、前記素子駆動用ＩＣチップに含まれる各単位回路と当該単位回路に対応する被駆動素子とを接続するための配線を含む配線形成層を形成する工程と、
前記配線形成層からみて前記電子部品層の反対側に、前記複数の被駆動素子を含む素子層を形成する工程と
を有する素子駆動装置の製造方法。In a method of manufacturing an element driving device having a plurality of driven elements,
An element driving IC chip having a plurality of unit circuits for driving a driven element is arranged on one surface of a substrate such that a terminal forming surface having connection terminals faces a flat surface of the substrate, Forming an electronic component layer including the element driving IC chip;
Peeling the substrate from the electronic component layer,
A wiring forming layer including wiring for connecting each unit circuit included in the element driving IC chip and a driven element corresponding to the unit circuit on a surface of the electronic component layer from which the substrate has been peeled; Forming a;
Forming an element layer including the plurality of driven elements on a side opposite to the electronic component layer as viewed from the wiring formation layer. 複数の被駆動素子を有する素子駆動装置を製造する方法において、
前記被駆動素子に対して電流を供給する、または電圧を印加するための電極を基板の一方の面上に形成し、この電極と、前記被駆動素子を駆動する複数の前記単位回路の各々とを接続するための配線を含む配線形成層を前記電極の上に形成する工程と、
前記被駆動素子を駆動する複数の単位回路を有する素子駆動用ＩＣチップを配置して、該ＩＣチップを含む電子部品層を前記配線形成層の上に形成する工程と、
前記基板を前記電極から剥離する工程と、
前記剥離工程の後に、前記配線形成層に対して前記電子部品層の反対側に前記電極と接触する前記被駆動素子を形成して複数の被駆動素子を含む素子層を形成する工程と、
を有する素子駆動装置の製造方法。In a method of manufacturing an element driving device having a plurality of driven elements,
An electrode for supplying a current to the driven element or for applying a voltage is formed on one surface of a substrate, and this electrode and each of the plurality of unit circuits for driving the driven element Forming a wiring forming layer including wiring for connecting the above on the electrode,
Disposing an element driving IC chip having a plurality of unit circuits for driving the driven element, and forming an electronic component layer including the IC chip on the wiring forming layer;
Peeling the substrate from the electrode,
Forming the driven element in contact with the electrode on the side opposite to the electronic component layer with respect to the wiring forming layer to form an element layer including a plurality of driven elements after the peeling step;
A method for manufacturing an element driving device having:
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