JP3550778B2

JP3550778B2 - Method for manufacturing BiCMOS semiconductor device

Info

Publication number: JP3550778B2
Application number: JP03019895A
Authority: JP
Inventors: 郁夫吉原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-01-27
Filing date: 1995-01-27
Publication date: 2004-08-04
Anticipated expiration: 2019-08-04
Also published as: JPH08204043A

Description

【０００１】
【産業上の利用分野】
本発明はバイポーラトランジスタとＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとを同一の半導体基体に含むＢｉＭＯＳ半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
図２３は従来のこの種の半導体装置として信学技報ＳＤＭ９３−１５１ＣＤ９３−１４５（１９９３−１１）に記載されたＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）を表すものである。このＳＲＡＭはＴＦＴ（薄膜トランジスタ）負荷型のＢｉＣＭＯＳ構造を有し、図に示すように、メモリ部１１１と周辺回路部１１２とを備えている。
【０００３】
メモリ部１１１には、シリコン基体１２１上に直接形成されたバルクトランジスタであるＮＭＯＳトランジスタ１０１，１０２と、薄膜トランジスタ（ＴＦＴ）であるＰＭＯＳトランジスタ１０４とが設けられている。また、周辺回路部１１２には、共にバルクトランジスタであるＰＭＯＳトランジスタ１０３およびＮＭＯＳトランジスタ１０５、並びにＮＰＮバイポーラトランジスタ１０６が設けられている。
【０００４】
この半導体装置では、シリコン基体１２１上の第１層目の多結晶シリコン（ポリシリコン）層１２２によってＭＯＳトランジスタ１０３およびＮＭＯＳトランジスタ１０５のゲート電極が形成されると共に、第２層目の多結晶シリコン層１２３によってＮＰＮバイポーラトランジスタ１０６のべース電極が形成されている。そして、第３層目の多結晶シリコン層１２４によってメモリ部１１１の接地線およびＮＰＮバイポーラトランジスタ１０６のエミッタ電極の両方が形成され、製造工程の簡略化が図られている。また、第４層目の多結晶シリコン層１２５によってＴＦＴであるＰＭＯＳトランジスタ１０４のゲート電極等が形成され、さらに第５層目の多結晶シリコン層１２６によってＰＭＯＳトランジスタ１０４の活性層および電源線が形成されている。
【０００５】
シリコン基体１２１や多結晶シリコン層１２３，１２４に対してコンタクトをとるためのコンタクト孔１２７は、タングステン（Ｗ）層１３１からなるプラグで埋められている。このタングステン層１３１には第１層目の配線層であるアルミニウム層１３２が電気的に接続しており、さらにこのアルミニウム層１３２には第２層目の配線層であるアルミニウム層１３３が電気的に接続している。
【０００６】
このＳＲＡＭでは、ＮＰＮバイポーラトランジスタ１０６がエミッタ・ベース自己整合型（セルフアラインメント型）で形成されている。すなわち、ベース電極である多結晶シリコン層１２３上の層間絶縁膜としてのシリコン酸化膜（ＳｉＯ_２膜）１３４および多結晶シリコン層１２３に対してシリコン基体１２１に達する開口部１３５を連続的に形成した後、シリコン酸化膜を全面に堆積させ、これを異方性エッチングしてシリコン酸化膜からなる側壁（サイドウォール）１３６を開口部１３５の内側面に形成し、この側壁１３６によってエミッタ電極用のコンタクト孔１３７を形成している。
【０００７】
【発明が解決しようとする課題】
このように、シリコン酸化膜１３４は、多結晶シリコン層１２３，１２４の層間絶縁膜としての役割を有すると共に、シリコン酸化膜からなる側壁１３６を形成する際のオフセット用としての役割をも有している。このため、シリコン酸化膜１３４の膜厚として少なくとも１００〜２００ｎｍ程度必要である。このシリコン酸化膜１３４は、メモリ部１１１のＮＭＯＳトランジスタ１０２の上部に残っているほか、周辺回路部１１２のＰＭＯＳトランジスタ１０３およびＮＭＯＳトランジスタ１０５の上部にも残っていると考えられる。このため、第１層目の配線層であるアルミニウム層１３２からＮＭＯＳトランジスタ１０２、ＰＭＯＳトランジスタ１０３およびＮＭＯＳトランジスタ１０５までの段差が増大し、コンタクト孔１２７が深くなる。この場合、コンタクト孔１２７はプラグとしてのタングステン層１３１で埋められているので、アルミニウム層１３２の段切れは生じにくい。
【０００８】
しかしながら、段差が大きくなると次のような問題がある。すなわち、タングステン層１３１の下層（コンタクト孔の内周面）には合金化防止のためのバリアメタル層１３９を予め形成することが一般的となっており、段差が大きい場合には、このバリアメタル層１３９の被覆性が低下する。特に、接合が浅いＭＯＳトランジスタのソース領域およびドレイン領域に対して形成されるコンタクト孔においてこの問題が顕著になる可能性があった。例えば、周辺回路部１１２のＰＭＯＳトランジスタ１０３において、ソース領域およびドレイン領域とシリコン基体１２１との間で縦方向のアロイスパイク１３９が生じるスパイク現象を必ずしも十分に抑制することができず、製品の歩留りが低下する等の問題があった。
【０００９】
本発明はかかる問題点に鑑みてなされたもので、その課題は、ＭＯＳトランジスタ領域での段差の増大を抑制して製品の信頼性および歩留りを改善することができるＢｉＭＯＳ半導体装置およびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
請求項１記載のＢｉＭＯＳ半導体装置の製造方法は、バイポーラトランジスタとＭＯＳトランジスタとを同一の半導体基体に含むＢｉＭＯＳ半導体装置の製造方法であって、前記半導体基体上に第１の導電層を形成し、これをパターニングしてＭＯＳトランジスタのゲート電極を形成する工程と、前記ゲート電極が形成された前記半導体基体上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜の前記バイポーラトランジスタのベース・エミッタ形成領域に対応する領域に前記半導体基体に達する第１の開口部を選択的に形成する工程と、この第１の開口部を含む前記半導体基体上にバイポーラトランジスタのベース電極となる第２の導電層を形成する工程と、この第２の導電層上に第２の層間絶縁膜を形成する工程と、前記第１の開口部における前記第２の層間絶縁膜と前記第２の導電層とを選択的に除去して第２の開口部を形成する工程と、前記第２の層間絶縁膜の前記バイポーラトランジスタのベース・エミッタ形成領域以外の領域に対応する領域を選択的に除去して前記第２の導電層を露出させる工程と、前記第２の導電層を露出させた状態で、前記第２の開口部の内壁面に沿って絶縁膜側壁を形成する工程と、少なくとも前記第２の開口部を覆うようにして、前記バイポーラトランジスタのエミッタ取り出し電極となる第３の導電層を形成する工程とを含んでいる。
【００１１】
請求項２記載のＢｉＭＯＳ半導体装置の製造方法は、請求項１記載のＢｉＭＯＳ半導体装置の製造方法において、第２の層間絶縁膜を選択的に除去する工程が、前記第２の導電層をエッチング終点としたエッチングにより行われるように構成したものである。
【００１２】
請求項３記載のＢｉＭＯＳ半導体装置の製造方法は、請求項１記載のＢｉＭＯＳ半導体装置の製造方法において、絶縁膜側壁を形成する工程が、前記第２の開口部と前記第２の導電層と前記第２の層間絶縁膜とを覆うように第３の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜から露出している前記第２の導電層をエッチング終点とした異方性エッチングにより前記第３の層間絶縁膜を選択的に除去して第２の開口部の内壁面に沿って絶縁膜側壁を形成する工程とを含むように構成したものである。
【００１３】
請求項４記載のＢｉＭＯＳ半導体装置の製造方法は、請求項１記載のＢｉＭＯＳ半導体装置の製造方法において、絶縁膜側壁を形成する工程と前記第３の導電層を形成する工程との間に、前記第２の導電層の前記バイポーラトランジスタのベース・エミッタ形成領域以外の領域に対応する部分を選択的に除去する工程と、前記第１の層間絶縁膜の前記ＭＯＳトランジスタの形成領域に対応する部分に半導体基体のソース・ドレイン領域に達する第３の開口部を形成する工程とを含むと共に、前記第２の開口部と前記第３の開口部とを覆うように前記第３の導電層を形成し、この第３の導電層をパターニングして前記バイポーラトランジスタのエミッタ取り出し電極および前記ＭＯＳトランジスタのソース・ドレイン取り出し電極を形成するように構成したものである。
【００１４】
また、ＢｉＭＯＳ半導体装置の構成例として、バイポーラトランジスタとＭＯＳトランジスタとを同一の半導体基体に含むＢｉＭＯＳ半導体装置であって、前記半導体基体上に設けられたＭＯＳトランジスタのゲート電極と、このゲート電極を含む前記半導体基体上に設けられると共に、前記ＭＯＳトランジスタのソース・ドレイン領域に対応して開口部を有する第１の層間絶縁膜と、この第１の層間絶縁膜に設けられた開口部の内壁面に沿って設けられた絶縁膜側壁と、前記バイポーラトランジスタのベース電極となる第２の導電層と、前記バイポーラトランジスタのエミッタ取り出し電極および前記ＭＯＳトランジスタのソース・ドレイン取り出し電極となる第３の導電層と、前記バイポーラトランジスタの形成領域における前記第２の導電層と前記第３の導電層との間に形成された第２の層間絶縁膜とを備えている。
【００１５】
請求項５記載のＢｉＭＯＳ半導体装置の製造方法は、上述した構成のＢｉＭＯＳ半導体装置を製造するための方法であって、前記半導体基体上に第１の導電層を形成し、これをパターニングしてＭＯＳトランジスタのゲート電極を形成する工程と、前記ゲート電極が形成された前記半導体基体上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜の前記バイポーラトランジスタのベース・エミッタ形成領域に対応する領域に半導体基体に達する第１の開口部を形成する工程と、この第１の開口部を含む前記半導体基体上にバイポーラトランジスタのベース電極となる第２の導電層を形成する工程と、前記第２の導電層上に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜および前記第２の導電層の前記第１の開口部に対応する領域に第２の開口部を形成すると同時に、前記第２の層間絶縁膜および前記第２の導電層の前記ＭＯＳトランジスタ形成領域のソース・ドレイン領域に対応する領域に第４の開口部を形成する工程と、前記第２の層間絶縁膜の前記バイポーラトランジスタのベース・エミッタ形成領域以外の領域に対応する領域を除去して第２の導電層を露出させると共に、前記第１の層間絶縁膜をＭＯＳトランジスタのソース・ドレイン領域上における前記第４の開口部に対応する領域を同時に除去する工程と、前記第２の導電層を露出させた状態で前記第２の開口部および前記第４の開口部の内壁面に沿ってそれぞれ絶縁膜側壁を同時に形成する工程と、前記第２の開口部および前記第４の開口部を覆うようにして第３の導電層を形成し、この第３の導電層をパターニングして前記バイポーラトランジスタのエミッタ取り出し電極および前記ＭＯＳトランジスタのソース・ドレイン取り出し電極を形成する工程とを含んでいる。
【００１６】
請求項７記載のＢｉＭＯＳ半導体装置の製造方法は、請求項６記載のＢｉＭＯＳ半導体装置の製造方法において、第２の層間絶縁膜を選択的に除去する工程が、前記第２の導電層をエッチング終点としたエッチングにより行われるように構成したものである。
【００１７】
請求項７記載のＢｉＭＯＳ半導体装置の製造方法は、請求項５記載のＢｉＭＯＳ半導体装置の製造方法において、絶縁膜側壁を形成する工程が、前記第２の開口部、前記第４の開口部、前記第２の導電層および前記第２の層間絶縁膜を覆うように第３の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜から露出している前記第２の導電層をエッチング終点とした異方性エッチングにより前記第３の層間絶縁膜を選択的に除去して第２の開口部および第４の開口部の内壁面に沿って絶縁膜側壁を形成する工程とを含むように構成したものである。
【００１８】
【作用】
請求項１ないし４のいずれか１、または請求項６ないし８のいずれか１に記載のＢｉＭＯＳ半導体装置の製造方法では、バイポーラトランジスタのエミッタ電極とベース電極とを電気的に分離するために形成された第２の層間絶縁膜をＭＯＳトランジスタ形成領域においては除去するようにしているため、この第２の層間絶縁膜の存在によってＭＯＳトランジスタにおける段差が増大することを考慮する必要がない。したがって、バイポーラトランジスタ側では、この第２の層間絶縁膜を十分に厚くしたＢｉＭＯＳ半導体装置を製造することができる。
【００１９】
特に、請求項２または７記載のＢｉＭＯＳ半導体装置の製造方法では、第２の導電層をエッチング終点として第２の層間絶縁膜が除去されるため、ＭＯＳトランジスタ領域の第２の導電層の下層にある第１の層間絶縁膜がエッチングされることがなく、第１の層間絶縁膜の膜厚の減少や膜質の低下が防止される。
【００２０】
また、請求項３または８記載のＢｉＭＯＳ半導体装置の製造方法では、第２の開口部と第２の導電層とを覆うように形成された第３の層間絶縁膜は、第２の導電層をエッチング終点として異方性エッチングされる。このため、第２の開口部の内壁面に側壁を形成する際のエッチング終点の検出が確実となる。
【００２１】
請求項５記載のＢｉＭＯＳ半導体装置では、バイポーラトランジスタのエミッタ電極とベース電極とを電気的に分離するための第２の層間絶縁膜がＭＯＳトランジスタ形成領域には設けられていないため、この第２の層間絶縁膜の存在によってＭＯＳトランジスタにおける段差が増大することはなく、この第２の層間絶縁膜を十分に厚くすることができる。更に、このＢｉＭＯＳ半導体装置では、ＭＯＳトランジスタのソース・ドレイン領域上の第１の層間絶縁膜を貫通する開口部の内側壁に沿って絶縁膜側壁が設けられているため、ゲート電極とソース・ドレイン取り出し電極との間の距離が十分でなくても、両者の間において十分な耐圧が確保される。
【００２２】
請求項６ないし８のいずれか１に記載のＢｉＭＯＳ半導体装置の製造方法では、ＭＯＳトランジスタのソース・ドレイン領域上の第１の層間絶縁膜を貫通する開口部（第４の開口部）が、バイポーラトランジスタのベース・エミッタ領域の第２の開口部と同一工程で形成されると共に、第４の開口部の絶縁膜側壁も、第２の開口部の絶縁膜側壁と同一工程で形成される。したがって、工程を増やすことなく、ゲート電極とソース・ドレイン取り出し電極との間の十分な耐圧を確保するための絶縁膜側壁を形成することができる。
【００２３】
【実施例】
以下、本発明の実施例について図面を参照して詳細に説明する。
【００２４】
図１は本発明の一実施例に係る製造方法によって製造されたＢｉＭＯＳ半導体装置の断面構成を表すものである。このＢｉＭＯＳ半導体装置は、エミッタ・ベース自己整合型のＮＰＮバイポーラトランジスタ１６が形成されたバイポーラトランジスタ形成領域１と、ＮＭＯＳトランジスタ１３，１４が形成されたＭＯＳトランジスタ形成領域２とを含んでいる。これらの各トランジスタは、Ｐ型シリコン基板４１とＮ型エピタキシャル層である単結晶シリコン層４３とからなるシリコン基体２１上に形成されている。
【００２５】
バイポーラトランジスタ形成領域１のＰ型シリコン基板４１にはＮ^＋型埋め込み層４２が形成され、さらにこのＮ^＋型埋め込み層４２上の一部には、バイポーラトランジスタ１６のコレクタとしてのＮ^＋型不純物領域６３と、プラグ領域としてのＮ^＋型不純物領域４６とが形成されている。
【００２６】
シリコン基体２１上には、部分的に素子分離領域としてのシリコン酸化膜４４が形成されている。このシリコン酸化膜４４によって区画された素子活性領域のシリコン基体２１の表面近傍にはエミッタ領域としてのＮ^＋型不純物領域７３が形成され、さらにこの下部にベース領域としてのＰ型不純物領域６４がＰＮ接合を形成するように配置されている。そして、これらのＮ^＋型不純物領域７３およびＰ型不純物領域６４は、コレクタとしてのＮ^＋型不純物領域６３と共にＮＰＮバイポーラトランジスタ１６を構成している。
【００２７】
ベース領域としてのＰ型不純物領域６４には、第１の層間絶縁膜としてのシリコン酸化膜５７，５８を介して形成されたベース電極としての多結晶シリコン層２３が電気的に接続（コンタクト）されている。エミッタ領域としてのＮ^＋型不純物領域７３には第３の導電層（エミッタ取り出し電極）としてのポリサイド層６８Ａが電気的に接続されている。このポリサイド層６８Ａは、多結晶シリコン層６６およびタングステンシリコン層６７により構成されており、シリコン酸化膜３４およびシリコン酸化膜側壁３６−１によって多結晶シリコン層２３から隔絶されている。
【００２８】
そして、以上の素子構造を覆うようにして層間絶縁膜としてのシリコン酸化膜７１，７２，７５，７６が形成されている。ベース電極としての多結晶シリコン層２３上のシリコン酸化膜３４，７１，７２，７５，７６と、第３の導電層（エミッタ取り出し電極）としてのポリサイド層６８Ａ上のシリコン酸化膜７１，７２，７５，７６と、コレクタに対するプラグ領域としてのＮ^＋型不純物領域４６上のシリコン酸化膜５７，５８，７１，７２，７５，７６とには、これらの層間絶縁膜をすべて貫通するコンタクト孔２７がそれぞれ選択的に形成されている。これらのコンタクト孔２７は、いずれもバリアメタル層および密着層としてのチタン／チタンナイトライド（Ｔｉ／ＴｉＮ）層７７等とタングステン層３１とによって埋められている。そして、タングステン層３１は、所定のパターンにパターニングされた第１層目の積層アルミニウム配線にそれぞれ接続されている。この積層アルミニウム配線は、バリアメタル層等としてのチタン／チタンナイトライド層８１と、Ｃｕを含有するアルミニウム層３２と、アルミニウム層３２上に設けられた反射防止層等としてのチタンナイトライド層８２とから構成されている。
【００２９】
一方、ＭＯＳトランジスタ形成領域２には、自己整合型のＮＭＯＳトランジスタ１３，１４が形成されている。このＭＯＳトランジスタ形成領域２のシリコン基体２１を構成する単結晶シリコン層４３にはＰ型ウェル領域４５が形成されている。このＰ型ウェル領域４５の素子活性領域の表面には、ゲート酸化膜としてのシリコン酸化膜４７を介してＮＭＯＳトランジスタ１３，１４のゲート電極としてのポリサイド層５３（第１の導電層）が選択的に形成されている。各ゲート電極の両側側面にはシリコン酸化膜側壁５５が形成され、さらに各シリコン酸化膜側壁５５の下部領域におけるシリコン基体２１の表面近傍には、各ゲート電極と自己整合的に形成された低濃度のＮ型不純物領域５４が設けられている。さらに、このシリコン酸化膜側壁５５と自己整合的にソース・ドレイン領域としての高濃度のＮ^＋型不純物領域５６がシリコン基体２１の表面近傍に形成されている。
【００３０】
ポリサイド層６８からなるゲート電極の上部には、層間絶縁膜としてのシリコン酸化膜５７，５８を介して第３の導電層（ソース・ドレイン取り出し電極）としてのポリサイド層６８Ｂが設けられている。このポリサイド層６８Ｂは、バイポーラトランジスタ１６側のポリサイド層６８Ａと同様に多結晶シリコン層６６およびタングステンシリコン層６７により構成されており、ソース・ドレイン領域としてのＮ^＋型不純物領域５６に電気的に接続されている。
【００３１】
そして、以上の素子構造を覆うようにして層間絶縁膜としてのシリコン酸化膜７１，７２，７５，７６が形成されている。ポリサイド層６８Ａ，６８Ｂ上のシリコン酸化膜７１，７２，７５，７６には、これらの層間絶縁膜をすべて貫通するコンタクト孔２７が選択的に形成されている。このコンタクト孔２７はチタン／チタンナイトライド層７７等とタングステン層３１とによって埋められている。そして、タングステン層３１は、チタン／チタンナイトライド層８１、アルミニウム層３２およびチタンナイトライド層８２からなる所定パターンの第１層目の積層アルミニウム配線に接続されている。
【００３２】
本実施例のＢｉＭＯＳ半導体装置では、図１からも明らかなように、バイポーラトランジスタのエミッタ取り出し電極（ポリサイド層６８Ａ）とベース取り出し電極（多結晶シリコン層２３）とを電気的に分離するための第２の層間絶縁膜（シリコン酸化膜３４）がＭＯＳトランジスタ形成領域２には設けられていない。したがって、この第２の層間絶縁膜としてのシリコン酸化膜３４の存在によってＭＯＳトランジスタ１３，１４における段差が増大することはなく、バイポーラトランジスタ１６側ではこの第２の層間絶縁膜（シリコン酸化膜３４）を十分に厚くすることができる。
【００３３】
次に、以上のような構成のＢｉＭＯＳ半導体装置の製造方法を説明する。まず、図２に示すように、Ｐ型のシリコン基板４１の表面に膜厚が４００ｎｍ程度のシリコン酸化膜（図示せず）を熱酸化で形成し、このシリコン酸化膜を選択的にエッチングして開口部（図示せず）を形成する。そして、シリコン酸化膜をマスクにして、不純物としてアンチモン（Ｓｂ）をシリコン基板４１に導入（拡散）し、シリコン基板４１の表面近傍にＮ^＋型埋め込み層４２を形成する。この不純物拡散工程には、熱拡散またはイオン注入法等が用いられる。
【００３４】
アンチモンの導入の際にアンチモンガラス層が被着するので、その後、このアンチモンガラス層とシリコン酸化膜とを緩衝弗酸（バッファード弗酸）等によってエッチング除去する。そして、リン（Ｐ）を添加したジクロルシラン（ＳｉＨ_２Ｃｌ_２）等のガスを用いて、膜厚が１．５μｍ程度であるＮ型の単結晶シリコン層４３をシリコン基板４１上にエピタキシャル成長させる。このようにして、シリコン基板４１および単結晶シリコン層４３によりシリコン基体２１が形成される。
【００３５】
次に、図３に示すように、膜厚が４００ｎｍ程度のシリコン酸化膜４４をＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法によってシリコン基体２１の表面に選択的に形成する。これにより、シリコン酸化膜４４が形成された素子分離領域とシリコン酸化膜４４に囲まれた素子活性領域との区画がなされる。
【００３６】
次に、図４に示すように、単結晶シリコン層４３にボロン（Ｂ）を選択的にイオン注入して、ＭＯＳトランジスタ形成領域２の単結晶シリコン層４３にＰ型ウェル領域４５を形成すると共に、バイポーラトランジスタ形成領域１にＮＰＮバイポーラトランジスタ同士をＰＮ接合分離するためのＰ型不純物領域（図示せず）を形成する。そして、バイポーラトランジスタ形成領域１にリンを選択的にイオン注入して、単結晶シリコン層４３中に、シリコン基体２１の表面とＮ^＋型埋め込み層４２とを接続するプラグ領域としてのＮ^＋型不純物領域４６を形成する。
【００３７】
その後、ゲート酸化膜としてのシリコン酸化膜４７を素子活性領域の表面に形成する。そして、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｕｒＤｅｐｏｓｉｔｉｏｎ）法やスパッタリング法等によって、共に膜厚が７０〜１５０ｎｍ程度である多結晶シリコン層５１とタングステンシリコン層５２等のシリサイド層とを順次堆積させることにより、第１の導電層としてのポリサイド層５３を形成し、さらにこのポリサイド層５３をパターニングしてＮＭＯＳトランジスタ１３，１４のゲート電極を形成する。
【００３８】
次に、このゲート電極（ポリサイド層５３）と自己整合的に低濃度のＮ型不純物領域５４を形成する。すなわち、ＭＯＳトランジスタ形成領域２以外の領域をレジスト（図示せず）で覆い、このレジスト、ポリサイド層５３およびシリコン酸化膜４４をマスクにして砒素（Ａ_Ｓ）をイオン注入してＮ型不純物領域５４を形成する。
【００３９】
次に、このシリコン酸化膜側壁５５と自己整合的に高濃度のＮ^＋型不純物領域５６を形成する。すなわち、ＭＯＳトランジスタ形成領域２以外を再びレジスト（図示せず）で覆い、このレジスト、ポリサイド層５３、シリコン酸化膜４４およびシリコン酸化膜側壁５５をマスクにして砒素をイオン注入し、Ｎ^＋型不純物領域５６を形成する。こうして、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造のＮＭＯＳトランジスタ１３，１４が形成される。そして、シリコン酸化膜５７，５８等の層間絶縁膜を形成し、バイポーラトランジスタ形成領域１におけるＮＰＮバイポーラトランジスタのベース領域を形成すべき部分のシリコン酸化膜５７，５８にコンタクト孔６１を形成する。
【００４０】
次に、図５に示すように、膜厚が１００〜２００ｎｍ程度の、第２の導電層としての多結晶シリコン層２３をＣＶＤ法で堆積させ、この多結晶シリコン層２３にボロンをイオン注入する。なお、多結晶シリコン層２３の代わりに、膜厚が５０〜１００ｎｍ程度の多結晶シリコン層と膜厚が４０〜１００ｎｍ程度のシリサイド層とをＣＶＤ法やスパッタリング法等で順次に堆積させてポリサイド層を形成してもよい。
【００４１】
次に、図６に示すように、シリコンのエチル化合物であるＴＥＯＳ（トリ・エチル・オルソ・シリケート）をオゾン（Ｏ_３）と反応させて膜厚が１００〜２００ｎｍ程度のシリコン酸化膜３４を堆積させる。その後、図７に示すように、バイポーラトランジスタ形成領域１におけるＮＰＮバイポーラトランジスタの内部ベース領域を形成すべき部分のシリコン酸化膜３４および多結晶シリコン層２３に開口部（第２の開口部）３５を形成し、さらに、この開口部３５の形成に用いたレジスト（図示せず）をマスクにしてＮ型不純物をイオン注入し、Ｎ^＋型埋め込み層４２上にＮ^＋型不純物領域６３を形成する。これにより、いわゆるＳＩＣ（ＳｅｌｅｃｔｉｖｅｌｙＩｍｐｌａｎｔｅｄＣｏｌｌｅｃｔｏｒ；選択注入コレクタ）構造が形成される。
また、開口部３５からボロンをイオン注入して、イントリンシックベース領域（内部ベース領域）としてのＰ型不純物領域６４をシリコン基体２１の浅い領域に形成する。なお、Ｎ^＋型不純物領域６３を形成するためのイオン注入は、エミッタ電極用のコンタクト孔３７を形成した直後に行ってもよい。この場合、開口部３５よりもコンタクト孔３７の面積の方が小さいので、ベース／コレクタ間容量は減少するが、コレクタ電流の流れる断面積も小さくなってコレクタ電流が減少する。
【００４２】
次に、図８に示すように、バイポーラトランジスタ形成領域１のエミッタ・ベース領域とベース電極の一部をマスクしてシリコン酸化膜３４をエッチングにより除去する。このとき、第２の導電層（ベース電極）としての多結晶シリコン層２３がエッチングのストッパになり、ＭＯＳトランジスタ形成領域２の第１の層間絶縁膜としてのシリコン酸化膜５７，５８をエッチングから保護する。
【００４３】
次に、図９に示すように、ＴＥＯＳを原料とする減圧ＣＶＤ法または常圧ＣＶＤ法によって、膜厚が１００〜５００ｎｍ程度の、第３の層間絶縁膜としてのシリコン酸化膜３６を堆積させる。そして、このシリコン酸化膜３６の全面に対し、いわゆるＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ；反応性イオンエッチング）を行うことにより、図１０に示すように、開口部３５の内側面にシリコン酸化膜側壁３６−１を形成する。これにより、シリコン酸化膜側壁３６−１に囲まれたエミッタ電極用のコンタクト孔３７が形成される。このときのＲＩＥでは、ベース電極としての多結晶シリコン層２３がストッパとし機能し、この多結晶シリコン層２３によってエッチングの終点検出が可能なので、シリコン酸化膜側壁３６−１を安定して形成することができる。なお、エッチングの終点検出は、エッチング雰囲気のスペクトル中に酸素（Ｏ_２）が検出されなくなることをもって行われる。
【００４４】
次に、図１１に示すように、バイポーラトランジスタ形成領域１のベース領域およびベース電極の一部をマスクして、バイポーラトランジスタ形成領域１の他の部分およびＭＯＳトランジスタ形成領域２における多結晶シリコン層２３をエッチングによって除去する。
【００４５】
次に、図１２に示すように、２個のＮＭＯＳトランジスタ１３，１４で共有しているソース／ドレイン領域としてのＮ^＋型不純物領域５６に達するコンタクト孔６５を、第１の層間絶縁膜としてのシリコン酸化膜５７，５８に形成する。
【００４６】
次に、図１３に示すように、膜厚が５０〜１００ｎｍ程度の多結晶シリコン層６６を堆積させ、この多結晶シリコン層６６の全面に砒素をイオン注入した後、さらに膜厚が５０〜１００ｎｍ程度のタングステンシリコン層６７を堆積させて、ポリサイド層６８を形成する。そして、このポリサイド層６８をパターニングして、バイポーラトランジスタ形成領域１ではエミッタ電極（図１におけるポリサイド層６８Ａ）を形成し、ＭＯＳトランジスタ形成領域２のＮＭＯＳトランジスタ１３，１４ではソース・ドレインとしてのＮ^＋型不純物領域５６からの取り出し電極（図１におけるポリサイド層６８Ｂ）を形成する。
【００４７】
次に、図１４に示すように、シリコン酸化膜７１，７２等の層間絶縁膜を形成した後、アニールを行うことによって、多結晶シリコン層６６からシリコン基体２１中へ砒素を固相拡散させて、エミッタ領域としてのＮ^＋型不純物領域７３を形成すると共に、多結晶シリコン層２３からシリコン基体２１中へボロンを固相拡散させて、ブラフト・ベース領域（外部ベース領域）としてのＰ^＋型不純物領域７４を形成する。こうして、エミッタ・ベース自己整合型のＮＰＮバイポーラトランジスタ１６が形成される。なお、層間絶縁膜であるシリコン酸化膜７１，７２としてＢＰＳＧ（ボロン・リン・シリケートガラス）等のリフロー膜を用いた場合には、アニールと同時に層間絶縁膜の平坦化が可能となる。
【００４８】
次に、ポリサイド層（図示せず）等で配線を形成した後、図１に示すように、シリコン酸化膜７５，７６等の層間絶縁膜を形成し、コンタクト孔２７を選択的に形成する。そして、バリアメタル層および密着層としてのチタン／チタンナイトライド（Ｔｉ／ＴｉＮ）層７７等とタングステン層３１とからなるプラグでコンタクト孔２７を埋める。
【００４９】
その後、バリアメタル層等としてのチタン／チタンナイトライド層８１に続いてＣｕを含有するアルミニウム層３２を形成し、さらに反射防止層等としてのチタンナイトライド層８２を形成した後、これらをパターニングして、第１層目の積層アルミニウム配線を形成する。これにより、図１に示したＢｉＭＯＳ半導体装置が出来上がる。さらにこの後、図示しないが、層間絶縁膜と第２層目の積層アルミニウム配線とを形成し、さらにプラズマＣＶＤ法によってオーバコート膜としてのシリコンナイトライド（ＳｉＮ）層を形成することによって全製造工程を終了する。
【００５０】
次に本発明の他の実施例に係るＢｉＭＯＳ半導体装置の製造方法を説明する。本製造方法の前半部分（図２〜図６）は上記の製造方法と同様であるので、その説明は省略する。
【００５１】
さて、本実施例では、図６に示したように、ＴＥＯＳを原料として膜厚が１００〜２００ｎｍ程度のシリコン酸化膜３４を堆積させた後、図１５に示すように、バイポーラトランジスタ形成領域１の内部ベース領域を形成すべき部分およびＭＯＳトランジスタ形成領域２のソース・ドレイン形成部分のシリコン酸化膜３４および多結晶シリコン層２３に選択的にそれぞれ開口部（第２の開口部）３５および開口部（第４の開口部）９１を形成する。
【００５２】
そして、図１６に示すように、開口部３５の形成に用いたレジスト（図示せず）をマスクにしてＮ型不純物をイオン注入し、Ｎ^＋型埋め込み層４２上にＮ^＋型不純物領域６３を形成することによってＳＩＣ構造を形成する。さらに、開口部３５からボロンをイオン注入して、イントリンシックベース領域としてのＰ型不純物領域６４をシリコン基体２１の浅い領域に形成する。この場合、イオン注入エネルギーは低いので、ＭＯＳトランジスタ形成領域２の開口部９１においては、シリコン酸化膜５７，５８中にボロンがイオン注入されるのみである。なお、Ｎ^＋型不純物領域６３を形成するためのイオン注入をコンタクト孔６１を形成した直後に行ってもよいことは上記実施例の場合と同様である。
【００５３】
次に、図１６に示すように、バイポーラトランジスタ形成領域１のエミッタ・ベース領域とベース電極の一部をマスクしてシリコン酸化膜３４をエッチングにより除去する。このとき、第２の導電層（ベース電極）としての多結晶シリコン層２３がエッチングのストッパになり、ＭＯＳトランジスタ形成領域２の層間絶縁膜としてのシリコン酸化膜５７，５８をエッチングから保護する。但し、ＭＯＳトランジスタ形成領域２の開口部９１におけるシリコン酸化膜５７，５８はエッチングされ、シリコン基体２１が露出する。このときエッチング除去されるシリコン酸化膜５７，５８は、イントリンシック・ベース領域としてのＰ型不純物領域６４を形成する際にボロンが注入されたものである。そして、開口部３５からボロンをイオン注入して、イントリンシック・ベース領域としてのＰ型不純物領域６４をシリコン基体２１の浅い領域に形成する。
【００５４】
次に、図１７に示すように、ＴＥＯＳを原料とする減圧ＣＶＤ法または常圧ＣＶＤ法によって、膜厚が１００〜５００ｎｍ程度の、第３の層間絶縁膜としてのシリコン酸化膜３６を堆積させた後、このシリコン酸化膜３６の全面にＲＩＥを行う。これにより、図１８に示すように、開口部３５の内側面にシリコン酸化膜側壁３６−１が形成され、シリコン酸化膜側壁３６−１に囲まれたエミッタ電極用のコンタクト孔３７が形成される。このときのＲＩＥでは、ベース電極としての多結晶シリコン層２３がストッパとし機能し、この多結晶シリコン層２３によってエッチングの終点検出が可能であるので、シリコン酸化膜側壁３６−１を安定して形成することができることは上記実施例と同様である。本実施例では、さらに、このとき、ＭＯＳトランジスタ形成領域２のソース・ドレイン領域上の開口部９１の内側面にもシリコン酸化膜側壁３６−２が形成される。
【００５５】
次に、図１９に示すように、膜厚が５０〜１００ｎｍ程度の多結晶シリコン層６６を堆積させ、この多結晶シリコン層６６の全面に砒素をイオン注入した後、さらに膜厚が５０〜１００ｎｍ程度のタングステンシリコン層６７を堆積させて、第３の導電層としてのポリサイド層６８を形成する。
【００５６】
そして、図２０に示すように、ポリサイド層６８をパターニングして、バイポーラトランジスタ形成領域１ではエミッタ電極（図１におけるポリサイド層６８Ａ）を形成し、ＭＯＳトランジスタ形成領域２のＮＭＯＳトランジスタ１３，１４ではソース・ドレインとしてのＮ^＋型不純物領域５６からの取り出し電極（図１におけるポリサイド層６８Ｂ）を形成する。このとき同時に、バイポーラトランジスタ形成領域１のエミッタ・ベース領域およびＭＯＳトランジスタ形成領域２のソース・ドレイン取り出し電極領域以外の領域における多結晶シリコン層２３もエッチング除去する。
【００５７】
次に、図２１に示すように、シリコン酸化膜７１，７２等の層間絶縁膜を形成した後、アニールを行うことによって、多結晶シリコン層６６からシリコン基体２１中へ砒素を固相拡散させて、エミッタ領域としてのＮ^＋型不純物領域７３を形成すると共に、多結晶シリコン層２３からシリコン基体２１中へボロンを固相拡散させて、ブラフト・ベース領域としてのＰ^＋型不純物領域７４を形成する。こうして、エミッタ・ベース自己整合型のＮＰＮバイポーラトランジスタ１６が形成される。これ以降の工程は上記実施例の場合と同様であるので、その説明は省略する。
【００５８】
このようにして、図２２に示すようなＢｉＭＯＳ半導体装置が出来上がる。そして、上記実施例の場合と同様に、層間絶縁膜と第２層目の積層アルミニウム配線とを形成し、さらにプラズマＣＶＤ法によってオーバコート膜としてのシリコンＮ層を形成することによって全製造工程を終了する。
【００５９】
本実施例では、ＭＯＳトランジスタのソース・ドレイン領域となるＮ^＋型不純物領域５６上の第１の層間絶縁膜（シリコン酸化膜５７，５８）を貫通する開口部の内側壁に絶縁膜側壁（シリコン酸化膜側壁３６−２）が形成されているため、ゲート電極とソース・ドレイン取り出し電極との間の距離が十分でなくても、両者の間で十分な耐圧が確保される。このため、ＭＯＳトランジスタ形成領域２における高集積化が可能となる。
【００６０】
なお、以上の各実施例では、ＮＰＮバイポーラトランジスタ１６のエミッタ・ベースを自己整合的に形成する場合について説明したが、これに限るものではなく、バイポーラトランジスタのエミッタ・ベースが自己整合型ではないＢｉＭＯＳ半導体装置およびその製造方法にも本発明を適用することは可能である。
【００６１】
【発明の効果】
以上説明したように、請求項１ないし４のいずれか１、または請求項６ないし８のいずれか１に記載のＢｉＭＯＳ半導体装置の製造方法によれば、バイポーラトランジスタのエミッタ取り出し電極とベース取り出し電極とを電気的に分離するための第２の層間絶縁膜を、ＭＯＳトランジスタ形成領域において除去するようにしたので、この第２の層間絶縁膜の存在に起因するＭＯＳトランジスタでの段差の増大がなくなる。このため、バイポーラトランジスタ側ではこの第２の層間絶縁膜を十分に厚くしたＢｉＭＯＳ半導体装置を製造することができ、エミッタ電極とベース電極との間の配線間容量を低減させてバイポーラトランジスタの動作を高速にすることができると共に、エミッタ電極とベース電極との間の層間耐圧を高くしてバイポーラトランジスタの信頼性を高めることができるという効果がある。また、ＭＯＳトランジスタでは段差が小さいので、ＭＯＳトランジスタにおける配線の段切れやアロイスパイク等による信頼性の低下を防止することができるという効果もある。
【００６２】
特に、請求項２または７記載のＢｉＭＯＳ半導体装置の製造方法によれば、第２の導電層をエッチング終点として第２の層間絶縁膜を除去するようにしたので、ＭＯＳトランジスタ領域の第２の導電層の下層にある第１の層間絶縁膜がエッチングから保護され、この第１の層間絶縁膜の膜厚の減少や膜質の低下が防止される。したがって、高速動作および高信頼性のバイポーラトランジスタと高信頼性のＭＯＳトランジスタとの両方を含むＢｉＭＯＳ半導体装置を製造することができるという効果がある。
【００６３】
また、請求項３または８記載のＢｉＭＯＳ半導体装置の製造方法によれば、第２の導電層をエッチング終点として第３の層間絶縁膜を異方性エッチングするようにしたので、第２の開口部の内壁面に側壁を形成する際のエッチング終点の検出を確実に行うことができるという効果がある。
【００６４】
さらに、請求項５記載のＢｉＭＯＳ半導体装置によれば、バイポーラトランジスタのエミッタ電極とベース電極とを電気的に分離するための第２の層間絶縁膜をＭＯＳトランジスタ形成領域には設けないようにしたので、この第２の層間絶縁膜の存在に起因するＭＯＳトランジスタでの段差の増大がなく、バイポーラトランジスタ領域での第２の層間絶縁膜を十分に厚くすることができる。したがって、エミッタ電極とベース電極との間の配線間容量を低減させてバイポーラトランジスタの動作を高速にすることができると共に、エミッタ電極とベース電極との間の層間耐圧を高くしてバイポーラトランジスタの信頼性を高めることができるという効果がある。また、前記ＭＯＳトランジスタのソース・ドレイン領域上の第１の層間絶縁膜を貫通する開口部の内側壁に沿って絶縁膜側壁を設けるようにしたので、ゲート電極とコンタクトとの距離が十分でなくても、ゲート電極とソース・ドレイン取り出し電極との間の十分な耐圧を確保することができる。したがって、ＭＯＳトランジスタ形成領域における高集積化が可能となるという効果がある。
【００６５】
また、請求項６記載のＢｉＭＯＳ半導体装置の製造方法によれば、ＭＯＳトランジスタのソース・ドレイン領域上の第１の層間絶縁膜を貫通する開口部（第４の開口部）を、バイポーラトランジスタのベース・エミッタ領域の第２の開口部と同一工程で形成すると共に、第４の開口部の絶縁膜側壁を第２の開口部の絶縁膜側壁と同一工程で形成することとしたので、工程を増やすことなく、ゲート電極とソース・ドレイン取り出し電極との間の十分な耐圧を確保するための絶縁膜側壁を形成することができる。したがって、ＭＯＳトランジスタの信頼性をより高めることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例に係るＢｉＭＯＳ半導体装置を表す側断面図である。
【図２】図１のＢｉＭＯＳ半導体装置の製造方法の最初の工程を説明するための側断面図である。
【図３】図２に続く工程を説明するための側断面図である。
【図４】図３に続く工程を説明するための側断面図である。
【図５】図４に続く工程を説明するための側断面図である。
【図６】図５に続く工程を説明するための側断面図である。
【図７】図６に続く工程を説明するための側断面図である。
【図８】図７に続く工程を説明するための側断面図である。
【図９】図８に続く工程を説明するための側断面図である。
【図１０】図９に続く工程を説明するための側断面図である。
【図１１】図１０に続く工程を説明するための側断面図である。
【図１２】図１１に続く工程を説明するための側断面図である。
【図１３】図１２に続く工程を説明するための側断面図である。
【図１４】図１３に続く工程を説明するための側断面図である。
【図１５】本発明のＢｉＭＯＳ半導体装置の他の製造方法のうち図６に続く工程を説明するための側断面図である。
【図１６】図１５に続く工程を説明するための側断面図である。
【図１７】図１６に続く工程を説明するための側断面図である。
【図１８】図１７に続く工程を説明するための側断面図である。
【図１９】図１８に続く工程を説明するための側断面図である。
【図２０】図１９に続く工程を説明するための側断面図である。
【図２１】図２０に続く工程を説明するための側断面図である。
【図２２】図２１に続く工程を説明するための側断面図である。
【図２３】従来のＢｉＭＯＳ半導体装置を表す側断面図である。
【符号の説明】
１バイポーラトランジスタ形成領域
２ＭＯＳトランジスタ形成領域
１３，１４ＮＭＯＳトランジスタ
１６ＮＰＮバイポーラトランジスタ
２１シリコン基体
２３多結晶シリコン層（ベース電極；第２の導電層）
３１タングステン層（プラグ層）
３２アルミニウム層（第１層目の積層アルミニウム配線層）
３４シリコン酸化膜（第２の層間絶縁膜）
３５開口部（第２の開口部）
３６シリコン酸化膜（第３の層間絶縁膜）
３６−１，３６−２，５５シリコン酸化膜側壁
４２Ｎ^＋型埋め込み層
４３単結晶シリコン層
４４シリコン酸化膜（素子分離領域）
４５Ｐ型ウェル領域
４６Ｎ^＋型不純物領域（プラグ領域）
４７シリコン酸化膜（ゲート絶縁膜）
５３ポリサイド層（ゲート電極；第１の導電層）
５４Ｎ型不純物領域
５６Ｎ^＋型不純物領域（ソース・ドレイン領域）
５７，５８シリコン酸化膜（第１の層間絶縁膜）
６１開口部（第１の開口部）
６３Ｎ^＋型不純物領域（コレクタ領域）
６５開口部（第３の開口部）
６８ポリサイド層（６８Ａ：エミッタ取り出し電極，６８Ｂ：ソース・ドレイン取り出し電極；第３の導電層）
７１，７２，７５，７６シリコン酸化膜
７３Ｎ^＋型不純物領域（エミッタ領域）
７４Ｐ^＋型不純物領域（ブラフト・ベース領域）
９１開口部（第４の開口部）[0001]
[Industrial applications]
The present invention relates to a BiMOS semiconductor device including a bipolar transistor and a MOS (Metal Oxide Semiconductor) transistor in the same semiconductor substrate, and a method of manufacturing the same.
[0002]
[Prior art]
FIG. 23 shows an SRAM (static random access memory) described in IEICE Technical Report SDM93-151 CD93-145 (1993-3) as a conventional semiconductor device of this type. This SRAM has a BiCMOS structure of a TFT (thin film transistor) load type, and includes a memory unit 111 and a peripheral circuit unit 112 as shown in FIG.
[0003]
The memory unit 111 includes NMOS transistors 101 and 102 that are bulk transistors formed directly on a silicon substrate 121 and a PMOS transistor 104 that is a thin film transistor (TFT). Further, the peripheral circuit section 112 includes a PMOS transistor 103 and an NMOS transistor 105, both of which are bulk transistors, and an NPN bipolar transistor 106.
[0004]
In this semiconductor device, the gate electrodes of the MOS transistor 103 and the NMOS transistor 105 are formed by the first polycrystalline silicon (polysilicon) layer 122 on the silicon substrate 121, and the second polycrystalline silicon layer is formed. 123 forms the base electrode of the NPN bipolar transistor 106. Then, both the ground line of the memory section 111 and the emitter electrode of the NPN bipolar transistor 106 are formed by the third polycrystalline silicon layer 124, thereby simplifying the manufacturing process. The fourth polycrystalline silicon layer 125 forms the gate electrode of the PMOS transistor 104 which is a TFT, and the fifth polycrystalline silicon layer 126 forms the active layer and the power supply line of the PMOS transistor 104. Have been.
[0005]
A contact hole 127 for making contact with the silicon base 121 and the polycrystalline silicon layers 123 and 124 is filled with a plug made of a tungsten (W) layer 131. The tungsten layer 131 is electrically connected to an aluminum layer 132 as a first wiring layer, and the aluminum layer 132 is electrically connected to an aluminum layer 133 as a second wiring layer. Connected.
[0006]
In this SRAM, the NPN bipolar transistor 106 is formed in an emitter-base self-alignment type (self-alignment type). That is, a silicon oxide film (SiO 2) as an interlayer insulating film on the polycrystalline silicon layer 123 as a base electrode ₂ After continuously forming openings 135 reaching the silicon base 121 with respect to the film 134 and the polycrystalline silicon layer 123, a silicon oxide film is deposited on the entire surface, and this is anisotropically etched to be made of the silicon oxide film. A side wall (side wall) 136 is formed on the inner side surface of the opening 135, and the side wall 136 forms a contact hole 137 for an emitter electrode.
[0007]
[Problems to be solved by the invention]
As described above, the silicon oxide film 134 has a role as an interlayer insulating film of the polycrystalline silicon layers 123 and 124 and also has a role as an offset when forming the side wall 136 made of the silicon oxide film. I have. Therefore, the thickness of the silicon oxide film 134 needs to be at least about 100 to 200 nm. It is considered that the silicon oxide film 134 remains on the NMOS transistor 102 in the memory unit 111 and also on the PMOS transistor 103 and the NMOS transistor 105 in the peripheral circuit unit 112. Therefore, the step from the aluminum layer 132, which is the first wiring layer, to the NMOS transistor 102, the PMOS transistor 103, and the NMOS transistor 105 increases, and the contact hole 127 becomes deeper. In this case, since the contact hole 127 is filled with the tungsten layer 131 as a plug, the aluminum layer 132 is hardly disconnected.
[0008]
However, when the step is large, the following problem occurs. That is, it is general to form a barrier metal layer 139 for preventing alloying in advance under the tungsten layer 131 (the inner peripheral surface of the contact hole). The coatability of the layer 139 is reduced. In particular, this problem may be remarkable in a contact hole formed for a source region and a drain region of a MOS transistor having a shallow junction. For example, in the PMOS transistor 103 of the peripheral circuit portion 112, a spike phenomenon in which a vertical alloy spike 139 occurs between the source region and the drain region and the silicon substrate 121 cannot always be sufficiently suppressed, and the product yield is reduced. There were problems such as lowering.
[0009]
SUMMARY OF THE INVENTION The present invention has been made in view of such a problem, and an object of the present invention is to provide a BiMOS semiconductor device and a method of manufacturing the same which can suppress an increase in steps in a MOS transistor region and improve product reliability and yield. To provide.
[0010]
[Means for Solving the Problems]
2. A method for manufacturing a BiMOS semiconductor device according to claim 1, wherein the bipolar transistor and the MOS transistor are formed on the same semiconductor substrate. Forming a first conductive layer and patterning the first conductive layer to form a gate electrode of a MOS transistor; , The gate electrode is formed Forming a first interlayer insulating film on the semiconductor substrate; and forming a first opening reaching the semiconductor substrate in a region of the first interlayer insulating film corresponding to a base-emitter formation region of the bipolar transistor. Selectively forming, forming a second conductive layer serving as a base electrode of a bipolar transistor on the semiconductor substrate including the first opening, and forming a second conductive layer on the second conductive layer. Forming an interlayer insulating film; selectively removing the second interlayer insulating film and the second conductive layer in the first opening to form a second opening; A region of the second interlayer insulating film corresponding to a region other than the base / emitter formation region of the bipolar transistor is selectively removed. To expose the second conductive layer Process and With the second conductive layer exposed Forming an insulating film side wall along the inner wall surface of the second opening; and forming a third conductive layer serving as an emitter extraction electrode of the bipolar transistor so as to cover at least the second opening. Forming step.
[0011]
According to a second aspect of the present invention, in the method of manufacturing a BiMOS semiconductor device according to the first aspect, the step of selectively removing the second interlayer insulating film includes the step of etching the second conductive layer. It is configured to be performed by the etching described above.
[0012]
According to a third aspect of the invention, there is provided a method of manufacturing a BiMOS semiconductor device according to the first aspect, wherein the step of forming an insulating film side wall includes the step of forming the second opening and the second conductive layer. The second interlayer insulating film; Forming a third interlayer insulating film so as to cover Exposed from the second interlayer insulating film Selectively removing the third interlayer insulating film by anisotropic etching using the second conductive layer as an etching end point to form an insulating film sidewall along the inner wall surface of the second opening. It is configured to include.
[0013]
A method for manufacturing a BiMOS semiconductor device according to claim 4 is the method for manufacturing a BiMOS semiconductor device according to claim 1, wherein the step of forming an insulating film side wall and the step of forming the third conductive layer are performed. Selectively removing a portion of the second conductive layer corresponding to a region other than the base / emitter formation region of the bipolar transistor; and removing a portion of the first interlayer insulating film corresponding to the MOS transistor formation region. Forming a third opening reaching the source / drain region of the semiconductor substrate, and forming the third conductive layer so as to cover the second opening and the third opening. Patterning the third conductive layer to form an emitter extraction electrode of the bipolar transistor and a source / drain extraction electrode of the MOS transistor. It is those that you have configured.
[0014]
Further, as a configuration example of the BiMOS semiconductor device, A BiMOS semiconductor device including a bipolar transistor and a MOS transistor on the same semiconductor substrate, wherein the device is provided on a gate electrode of a MOS transistor provided on the semiconductor substrate, and on the semiconductor substrate including the gate electrode. A first interlayer insulating film having an opening corresponding to the source / drain region of the MOS transistor, an insulating film side wall provided along an inner wall surface of the opening provided in the first interlayer insulating film, A second conductive layer serving as a base electrode of the bipolar transistor, a third conductive layer serving as an emitter extraction electrode of the bipolar transistor and a source / drain extraction electrode of the MOS transistor, and a second conductive layer formed in a region where the bipolar transistor is formed. Formed between the second conductive layer and the third conductive layer. And a second interlayer insulating film.
[0015]
According to a fifth aspect of the present invention, there is provided a method of manufacturing a BiMOS semiconductor device, comprising: A method for manufacturing a BiMOS semiconductor device, comprising: forming a first conductive layer on the semiconductor substrate, patterning the first conductive layer to form a gate electrode of a MOS transistor, and forming the gate electrode. Forming a first interlayer insulating film on the semiconductor substrate; and forming a first opening reaching the semiconductor substrate in a region of the first interlayer insulating film corresponding to a base / emitter formation region of the bipolar transistor. Forming a second conductive layer serving as a base electrode of a bipolar transistor on the semiconductor substrate including the first opening; and forming a second interlayer insulating film on the second conductive layer. Forming and forming a second opening in a region corresponding to the first opening in the second interlayer insulating film and the second conductive layer, and simultaneously forming the second interlayer insulating film. Forming a fourth opening in a region of the second conductive layer corresponding to a source / drain region of the MOS transistor forming region; and forming a base / emitter of the bipolar transistor in the second interlayer insulating film. A region corresponding to the region other than the region is removed to expose the second conductive layer, and the first interlayer insulating film is formed on the source / drain region of the MOS transistor in a region corresponding to the fourth opening. Simultaneously removing; and simultaneously forming insulating film sidewalls along inner wall surfaces of the second opening and the fourth opening with the second conductive layer being exposed; Forming a third conductive layer so as to cover the second opening and the fourth opening; patterning the third conductive layer to form an emitter of the bipolar transistor; Ri out and a electrode and forming source and drain extraction electrodes of the MOS transistor.
[0016]
According to a seventh aspect of the present invention, in the method for manufacturing a BiMOS semiconductor device according to the sixth aspect, the step of selectively removing the second interlayer insulating film includes the step of etching the second conductive layer. It is configured to be performed by the etching described above.
[0017]
Claim 7 The manufacturing method of the BiMOS semiconductor device of Claim 5 In the method of manufacturing a BiMOS semiconductor device, the step of forming the insulating film side wall may cover the second opening, the fourth opening, the second conductive layer, and the second interlayer insulating film. Forming a third interlayer insulating film and selectively anisotropically etching the third interlayer insulating film with the second conductive layer exposed from the second interlayer insulating film as an etching end point. And forming a side wall of the insulating film along the inner wall surfaces of the second opening and the fourth opening.
[0018]
[Action]
In the method of manufacturing a BiMOS semiconductor device according to any one of claims 1 to 4 or any one of claims 6 to 8, the bipolar transistor is formed to electrically separate the emitter electrode and the base electrode of the bipolar transistor. Since the second interlayer insulating film is removed in the MOS transistor formation region, it is not necessary to consider that the presence of the second interlayer insulating film increases the level difference in the MOS transistor. Therefore, on the bipolar transistor side, a BiMOS semiconductor device in which the second interlayer insulating film is sufficiently thick can be manufactured.
[0019]
In particular, in the method for manufacturing a BiMOS semiconductor device according to claim 2 or 7, since the second interlayer insulating film is removed with the second conductive layer as an etching end point, the second interlayer insulating film is removed under the second conductive layer in the MOS transistor region. A certain first interlayer insulating film is not etched, so that a decrease in the film thickness or quality of the first interlayer insulating film is prevented.
[0020]
In the method for manufacturing a BiMOS semiconductor device according to the third or eighth aspect, the third interlayer insulating film formed so as to cover the second opening and the second conductive layer may include a second conductive layer. Anisotropic etching is performed as an etching end point. For this reason, the detection of the etching end point when forming the side wall on the inner wall surface of the second opening becomes reliable.
[0021]
In the BiMOS semiconductor device according to the fifth aspect, the second interlayer insulating film for electrically separating the emitter electrode and the base electrode of the bipolar transistor is not provided in the MOS transistor formation region. The step in the MOS transistor does not increase due to the presence of the interlayer insulating film, and the second interlayer insulating film can be made sufficiently thick. Further, in this BiMOS semiconductor device, since the insulating film side wall is provided along the inner wall of the opening penetrating the first interlayer insulating film on the source / drain region of the MOS transistor, the gate electrode and the source / drain are formed. Even if the distance to the extraction electrode is not sufficient, a sufficient withstand voltage is secured between the two.
[0022]
In the method for manufacturing a BiMOS semiconductor device according to any one of claims 6 to 8, the opening (fourth opening) penetrating the first interlayer insulating film on the source / drain region of the MOS transistor is a bipolar transistor. The insulating film sidewall of the fourth opening is formed in the same step as that of the second opening of the base / emitter region of the transistor. Therefore, it is possible to form the insulating film side wall for securing a sufficient withstand voltage between the gate electrode and the source / drain extraction electrode without increasing the number of steps.
[0023]
【Example】
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0024]
FIG. 1 shows a sectional configuration of a BiMOS semiconductor device manufactured by a manufacturing method according to an embodiment of the present invention. This BiMOS semiconductor device includes a bipolar transistor forming region 1 in which an emitter-base self-aligned NPN bipolar transistor 16 is formed, and a MOS transistor forming region 2 in which NMOS transistors 13 and 14 are formed. Each of these transistors is formed on a silicon substrate 21 including a P-type silicon substrate 41 and a single-crystal silicon layer 43 which is an N-type epitaxial layer.
[0025]
The P-type silicon substrate 41 in the bipolar transistor formation region 1 has N ⁺ A mold buried layer 42 is formed. ⁺ A part of the buried layer 42 includes N as a collector of the bipolar transistor 16. ⁺ Type impurity region 63 and N as a plug region ⁺ Formed impurity region 46 is formed.
[0026]
On the silicon substrate 21, a silicon oxide film 44 as an element isolation region is partially formed. In the vicinity of the surface of the silicon substrate 21 in the element active region partitioned by the silicon oxide film 44, N ⁺ A p-type impurity region 73 is formed, and a P-type impurity region 64 as a base region is arranged below this so as to form a PN junction. And these N ⁺ Type impurity region 73 and P type impurity region 64 ⁺ NPN bipolar transistor 16 is formed together with type impurity region 63.
[0027]
The P-type impurity region 64 as the base region is electrically connected (contacted) with the polycrystalline silicon layer 23 as the base electrode formed through the silicon oxide films 57 and 58 as the first interlayer insulating film. ing. N as emitter region ⁺ A polycide layer 68A as a third conductive layer (emitter extraction electrode) is electrically connected to the mold impurity region 73. The polycide layer 68A includes a polycrystalline silicon layer 66 and a tungsten silicon layer 67, and is isolated from the polycrystalline silicon layer 23 by the silicon oxide film 34 and the silicon oxide film sidewall 36-1.
[0028]
Then, silicon oxide films 71, 72, 75, and 76 as interlayer insulating films are formed so as to cover the above element structure. Silicon oxide films 34, 71, 72, 75 and 76 on polycrystalline silicon layer 23 as a base electrode, and silicon oxide films 71, 72 and 75 on polycide layer 68A as a third conductive layer (emitter extraction electrode). , 76 and N as a plug region for the collector ⁺ In the silicon oxide films 57, 58, 71, 72, 75, 76 on the type impurity region 46, contact holes 27 penetrating all of these interlayer insulating films are selectively formed. Each of these contact holes 27 is filled with a titanium / titanium nitride (Ti / TiN) layer 77 as a barrier metal layer and an adhesion layer and a tungsten layer 31. The tungsten layers 31 are connected to first-layer laminated aluminum wirings patterned in a predetermined pattern. The laminated aluminum wiring includes a titanium / titanium nitride layer 81 as a barrier metal layer, an aluminum layer 32 containing Cu, and a titanium nitride layer 82 as an anti-reflection layer provided on the aluminum layer 32. It is composed of
[0029]
On the other hand, self-aligned type NMOS transistors 13 and 14 are formed in the MOS transistor formation region 2. A P-type well region 45 is formed in the single crystal silicon layer 43 forming the silicon substrate 21 of the MOS transistor formation region 2. A polycide layer 53 (first conductive layer) as a gate electrode of the NMOS transistors 13 and 14 is selectively formed on the surface of the element active region of the P-type well region 45 via a silicon oxide film 47 as a gate oxide film. Is formed. Silicon oxide film side walls 55 are formed on both side surfaces of each gate electrode, and a low concentration formed in a self-aligned manner with each gate electrode is formed near the surface of the silicon substrate 21 in a lower region of each silicon oxide film side wall 55. N-type impurity region 54 is provided. Further, high-concentration N as a source / drain region is self-aligned with the silicon oxide film side wall 55. ⁺ A mold impurity region 56 is formed near the surface of silicon substrate 21.
[0030]
Above the gate electrode made of the polycide layer 68, a polycide layer 68B as a third conductive layer (source / drain extraction electrode) is provided via silicon oxide films 57 and 58 as an interlayer insulating film. This polycide layer 68B is composed of a polycrystalline silicon layer 66 and a tungsten silicon layer 67 similarly to the polycide layer 68A on the bipolar transistor 16 side, and has N and N as source / drain regions. ⁺ It is electrically connected to the mold impurity region 56.
[0031]
Then, silicon oxide films 71, 72, 75, and 76 as interlayer insulating films are formed so as to cover the above element structure. In the silicon oxide films 71, 72, 75, 76 on the polycide layers 68A, 68B, contact holes 27 penetrating all of these interlayer insulating films are selectively formed. This contact hole 27 is filled with a titanium / titanium nitride layer 77 and the like and a tungsten layer 31. The tungsten layer 31 is connected to a first-layer laminated aluminum wiring having a predetermined pattern including a titanium / titanium nitride layer 81, an aluminum layer 32, and a titanium nitride layer 82.
[0032]
In the BiMOS semiconductor device of the present embodiment, as is apparent from FIG. 1, a second transistor for electrically separating the emitter extraction electrode (polycide layer 68A) and the base extraction electrode (polycrystalline silicon layer 23) of the bipolar transistor. Two interlayer insulating films (silicon oxide films 34) are not provided in the MOS transistor formation region 2. Therefore, the step in MOS transistors 13 and 14 does not increase due to the presence of silicon oxide film 34 as the second interlayer insulating film, and the second interlayer insulating film (silicon oxide film 34) is formed on bipolar transistor 16 side. Can be made sufficiently thick.
[0033]
Next, a method of manufacturing the BiMOS semiconductor device having the above configuration will be described. First, as shown in FIG. 2, a silicon oxide film (not shown) having a thickness of about 400 nm is formed on the surface of a P-type silicon substrate 41 by thermal oxidation, and this silicon oxide film is selectively etched. An opening (not shown) is formed. Then, using the silicon oxide film as a mask, antimony (Sb) as an impurity is introduced (diffused) into the silicon substrate 41, and N is deposited near the surface of the silicon substrate 41. ⁺ A mold buried layer 42 is formed. In this impurity diffusion step, thermal diffusion or ion implantation is used.
[0034]
Since the antimony glass layer is deposited when antimony is introduced, the antimony glass layer and the silicon oxide film are thereafter removed by etching with buffered hydrofluoric acid (buffered hydrofluoric acid). Then, dichlorosilane (SiH) to which phosphorus (P) is added ₂ Cl ₂ ), An N-type single-crystal silicon layer 43 having a thickness of about 1.5 μm is epitaxially grown on the silicon substrate 41. Thus, the silicon base 21 is formed by the silicon substrate 41 and the single-crystal silicon layer 43.
[0035]
Next, as shown in FIG. 3, a silicon oxide film 44 having a thickness of about 400 nm is selectively formed on the surface of the silicon substrate 21 by LOCOS (Local Oxidation of Silicon). As a result, an element isolation region in which the silicon oxide film 44 is formed and an element active region surrounded by the silicon oxide film 44 are defined.
[0036]
Next, as shown in FIG. 4, boron (B) is selectively ion-implanted into the single-crystal silicon layer 43 to form a P-type well region 45 in the single-crystal silicon layer 43 in the MOS transistor formation region 2. In the bipolar transistor formation region 1, a P-type impurity region (not shown) for isolating PN junctions between NPN bipolar transistors is formed. Then, phosphorus is selectively ion-implanted into the bipolar transistor formation region 1 so that the surface of the silicon substrate 21 and the N ⁺ N as a plug region connecting with the mold buried layer 42 ⁺ A type impurity region 46 is formed.
[0037]
After that, a silicon oxide film 47 as a gate oxide film is formed on the surface of the element active region. Then, a polycrystalline silicon layer 51 having a thickness of about 70 to 150 nm and a silicide layer such as a tungsten silicon layer 52 are sequentially deposited by a CVD (Chemical Vapor Deposition) method, a sputtering method, or the like, thereby forming the first layer. A polycide layer 53 is formed as a conductive layer, and the polycide layer 53 is patterned to form gate electrodes of the NMOS transistors 13 and.
[0038]
Next, a low-concentration N-type impurity region 54 is formed in a self-alignment manner with the gate electrode (polycide layer 53). That is, a region other than the MOS transistor formation region 2 is covered with a resist (not shown), and the resist, the polycide layer 53 and the silicon oxide film 44 are used as a mask to form arsenic (A _S ) Is implanted to form an N-type impurity region 54.
[0039]
Next, a high concentration of N is self-aligned with the side wall 55 of the silicon oxide film. ⁺ A type impurity region 56 is formed. That is, the area other than the MOS transistor formation region 2 is covered again with a resist (not shown), and arsenic is ion-implanted using this resist, the polycide layer 53, the silicon oxide film 44 and the silicon oxide film side wall 55 as a mask. ⁺ A type impurity region 56 is formed. Thus, the NMOS transistors 13 and 14 having the LDD (Lightly Doped Drain) structure are formed. Then, an interlayer insulating film such as silicon oxide films 57 and 58 is formed, and contact holes 61 are formed in portions of the silicon oxide films 57 and 58 where a base region of the NPN bipolar transistor in the bipolar transistor formation region 1 is to be formed.
[0040]
Next, as shown in FIG. 5, a polycrystalline silicon layer 23 as a second conductive layer having a thickness of about 100 to 200 nm is deposited by a CVD method, and boron is ion-implanted into the polycrystalline silicon layer 23. . Instead of the polycrystalline silicon layer 23, a polycrystalline silicon layer having a thickness of about 50 to 100 nm and a silicide layer having a thickness of about 40 to 100 nm are sequentially deposited by a CVD method, a sputtering method, or the like to form a polycide layer. May be formed.
[0041]
Next, as shown in FIG. 6, TEOS (tri-ethyl-ortho-silicate), which is an ethyl compound of silicon, is treated with ozone (O ₃ ) To deposit a silicon oxide film 34 having a thickness of about 100 to 200 nm. Thereafter, as shown in FIG. 7, an opening (second opening) 35 is formed in the silicon oxide film 34 and the polycrystalline silicon layer 23 in a portion where the internal base region of the NPN bipolar transistor is to be formed in the bipolar transistor forming region 1. N-type impurities are ion-implanted using a resist (not shown) used for forming the opening 35 as a mask. ⁺ N on the mold buried layer 42 ⁺ Form impurity region 63 is formed. As a result, a so-called SIC (Selective Implanted Collector) is formed.
In addition, boron is ion-implanted from the opening 35 to form a P-type impurity region 64 as an intrinsic base region (internal base region) in a shallow region of the silicon base 21. Note that N ⁺ The ion implantation for forming the type impurity region 63 includes: Contact hole 37 for emitter electrode May be performed immediately after the formation. In this case, the contact hole is larger than the opening 35. 37 The area of small So the base-collector capacity is Decrease However, the cross-sectional area where the collector current flows also small The collector current Decrease I do.
[0042]
Next, as shown in FIG. 8, the silicon oxide film 34 is removed by etching while masking the emitter / base region of the bipolar transistor formation region 1 and a part of the base electrode. At this time, the polysilicon layer 23 as the second conductive layer (base electrode) serves as an etching stopper, and protects the silicon oxide films 57 and 58 as the first interlayer insulating film in the MOS transistor formation region 2 from etching. I do.
[0043]
Next, as shown in FIG. 9, a silicon oxide film 36 as a third interlayer insulating film having a thickness of about 100 to 500 nm is deposited by a low pressure CVD method or a normal pressure CVD method using TEOS as a raw material. By performing so-called RIE (Reactive Ion Etching; reactive ion etching) on the entire surface of the silicon oxide film 36, as shown in FIG. To form Thus, a contact hole 37 for the emitter electrode surrounded by the silicon oxide film side wall 36-1 is formed. At this time, in the RIE, the polycrystalline silicon layer 23 as a base electrode functions as a stopper, and the end point of the etching can be detected by the polycrystalline silicon layer 23, so that the silicon oxide film side wall 36-1 can be formed stably. Can be. It should be noted that the end point of the etching is detected by detecting oxygen (O 2) in the spectrum of the etching atmosphere. ₂ ) Is no longer detected.
[0044]
Next, as shown in FIG. 11, the base region of the bipolar transistor formation region 1 and a part of the base electrode are masked to form the polysilicon layer 23 in the other portion of the bipolar transistor formation region 1 and the MOS transistor formation region 2. Is removed by etching.
[0045]
Next, as shown in FIG. 12, N as a source / drain region shared by the two NMOS transistors 13 and 14 ⁺ Contact holes 65 reaching type impurity regions 56 are formed in silicon oxide films 57 and 58 as first interlayer insulating films.
[0046]
Next, as shown in FIG. 13, a polycrystalline silicon layer 66 having a thickness of about 50 to 100 nm is deposited, and arsenic is ion-implanted over the entire surface of the polycrystalline silicon layer 66. A degree of tungsten silicon layer 67 is deposited to form a polycide layer 68. Then, the polycide layer 68 is patterned to form an emitter electrode (polycide layer 68A in FIG. 1) in the bipolar transistor formation region 1 and N as a source / drain in the NMOS transistors 13 and 14 in the MOS transistor formation region 2. ⁺ An extraction electrode (polycide layer 68B in FIG. 1) is formed from mold impurity region 56.
[0047]
Next, as shown in FIG. 14, after an interlayer insulating film such as silicon oxide films 71 and 72 is formed, annealing is performed to solid-phase diffuse arsenic from the polycrystalline silicon layer 66 into the silicon substrate 21. , N as an emitter region ⁺ Type impurity region 73, and boron is solid-phase diffused from polycrystalline silicon layer 23 into silicon substrate 21 to form P as a draft base region (external base region). ⁺ Form impurity region 74 is formed. Thus, an emitter-base self-aligned NPN bipolar transistor 16 is formed. When a reflow film such as BPSG (boron phosphorus silicate glass) is used as the silicon oxide films 71 and 72 as the interlayer insulating films, the interlayer insulating films can be planarized simultaneously with the annealing.
[0048]
Next, after forming a wiring with a polycide layer (not shown) or the like, as shown in FIG. 1, an interlayer insulating film such as silicon oxide films 75 and 76 is formed, and a contact hole 27 is selectively formed. Then, the contact hole 27 is filled with a plug composed of a barrier layer such as a titanium / titanium nitride (Ti / TiN) layer 77 as an adhesion layer and a tungsten layer 31.
[0049]
Thereafter, an aluminum layer 32 containing Cu is formed following a titanium / titanium nitride layer 81 as a barrier metal layer and the like, and a titanium nitride layer 82 as an antireflection layer and the like is formed. Then, a first-layer laminated aluminum wiring is formed. Thereby, the BiMOS semiconductor device shown in FIG. 1 is completed. Thereafter, although not shown, an interlayer insulating film and a second-layer laminated aluminum wiring are formed, and a silicon nitride (SiN) layer as an overcoat film is formed by a plasma CVD method. To end.
[0050]
Next, a method for manufacturing a BiMOS semiconductor device according to another embodiment of the present invention will be described. Since the first half (FIGS. 2 to 6) of the present manufacturing method is the same as the above-described manufacturing method, description thereof will be omitted.
[0051]
In the present embodiment, as shown in FIG. 6, after depositing a silicon oxide film 34 having a thickness of about 100 to 200 nm using TEOS as a raw material, as shown in FIG. The opening (second opening) 35 and the opening ( A fourth opening 91 is formed.
[0052]
Then, as shown in FIG. 16, an N-type impurity is ion-implanted by using a resist (not shown) used for forming the opening 35 as a mask. ⁺ N on the mold buried layer 42 ⁺ The SIC structure is formed by forming the mold impurity region 63. Further, boron is ion-implanted from the opening 35 to form a P-type impurity region 64 as an intrinsic base region in a shallow region of the silicon base 21. In this case, since the ion implantation energy is low, only boron ions are implanted into the silicon oxide films 57 and 58 in the opening 91 of the MOS transistor formation region 2. Note that N ⁺ The ion implantation for forming the type impurity region 63 may be performed immediately after the formation of the contact hole 61 as in the case of the above embodiment.
[0053]
Next, as shown in FIG. 16, the silicon oxide film 34 is removed by etching while masking the emitter / base region of the bipolar transistor formation region 1 and a part of the base electrode. At this time, the polysilicon layer 23 as the second conductive layer (base electrode) serves as an etching stopper, and protects the silicon oxide films 57 and 58 as the interlayer insulating film in the MOS transistor formation region 2 from etching. However, the silicon oxide films 57, 58 in the opening 91 of the MOS transistor formation region 2 are etched, exposing the silicon base 21. At this time, the silicon oxide films 57 and 58 which are removed by etching are formed by implanting boron when forming the P-type impurity region 64 as an intrinsic base region. Then, boron is ion-implanted from the opening 35 to form a P-type impurity region 64 as an intrinsic base region in a shallow region of the silicon base 21.
[0054]
Next, as shown in FIG. 17, a silicon oxide film 36 as a third interlayer insulating film having a thickness of about 100 to 500 nm was deposited by a low pressure CVD method or a normal pressure CVD method using TEOS as a raw material. Thereafter, RIE is performed on the entire surface of the silicon oxide film 36. Thereby, as shown in FIG. 18, a silicon oxide film side wall 36-1 is formed on the inner side surface of the opening 35, and a contact hole 37 for an emitter electrode surrounded by the silicon oxide film side wall 36-1 is formed. . At this time, in the RIE, the polycrystalline silicon layer 23 as the base electrode functions as a stopper, and the end point of the etching can be detected by the polycrystalline silicon layer 23, so that the silicon oxide film side wall 36-1 is formed stably. What can be done is the same as in the above embodiment. In this embodiment, at this time, the silicon oxide film side wall 36-2 is also formed on the inner side surface of the opening 91 on the source / drain region of the MOS transistor formation region 2.
[0055]
Next, as shown in FIG. 19, a polycrystalline silicon layer 66 having a thickness of about 50 to 100 nm is deposited, and arsenic is ion-implanted over the entire surface of the polycrystalline silicon layer 66. A tungsten silicon layer 67 is deposited to a degree to form a polycide layer 68 as a third conductive layer.
[0056]
Then, as shown in FIG. 20, the polycide layer 68 is patterned to form an emitter electrode (polycide layer 68A in FIG. 1) in the bipolar transistor formation region 1 and a source in the NMOS transistor 13 and 14 in the MOS transistor formation region 2. .N as a drain ⁺ An extraction electrode (polycide layer 68B in FIG. 1) is formed from mold impurity region 56. At the same time, the polysilicon layer 23 in the region other than the emitter / base region of the bipolar transistor formation region 1 and the source / drain extraction electrode region of the MOS transistor formation region 2 is also etched away.
[0057]
Next, as shown in FIG. 21, after an interlayer insulating film such as silicon oxide films 71 and 72 is formed, annealing is performed to solid-phase diffuse arsenic from the polycrystalline silicon layer 66 into the silicon substrate 21. , N as an emitter region ⁺ Type impurity region 73, and boron is solid-phase diffused from polycrystalline silicon layer 23 into silicon substrate 21 to form P-type ⁺ Form impurity region 74 is formed. Thus, an emitter-base self-aligned NPN bipolar transistor 16 is formed. Subsequent steps are the same as those in the above-described embodiment, and a description thereof will be omitted.
[0058]
Thus, a BiMOS semiconductor device as shown in FIG. 22 is completed. Then, as in the case of the above-described embodiment, an interlayer insulating film and a second-layer laminated aluminum wiring are formed, and a silicon N layer as an overcoat film is formed by a plasma CVD method. finish.
[0059]
In the present embodiment, the N ⁺ Since the insulating film side wall (silicon oxide film side wall 36-2) is formed on the inner side wall of the opening penetrating the first interlayer insulating film (silicon oxide film 57, 58) on type impurity region 56, the gate electrode Even if the distance between the electrode and the source / drain extraction electrode is not sufficient, a sufficient withstand voltage is secured between them. Therefore, high integration in the MOS transistor formation region 2 becomes possible.
[0060]
In each of the embodiments described above, the case where the emitter and base of the NPN bipolar transistor 16 are formed in a self-aligned manner is described. However, the present invention is not limited to this. The present invention can be applied to a semiconductor device and a method for manufacturing the same.
[0061]
【The invention's effect】
As described above, according to the method for manufacturing a BiMOS semiconductor device according to any one of claims 1 to 4, or any one of claims 6 to 8, the emitter extraction electrode and the base extraction electrode of the bipolar transistor are provided. Since the second interlayer insulating film for electrically isolating the MOS transistor is removed in the MOS transistor formation region, the step in the MOS transistor due to the presence of the second interlayer insulating film does not increase. Therefore, on the bipolar transistor side, a BiMOS semiconductor device in which the second interlayer insulating film is sufficiently thick can be manufactured, and the capacitance between wirings between the emitter electrode and the base electrode can be reduced to improve the operation of the bipolar transistor. It is possible to increase the speed and to increase the interlayer breakdown voltage between the emitter electrode and the base electrode, thereby improving the reliability of the bipolar transistor. In addition, since the level difference is small in the MOS transistor, there is also an effect that the reliability can be prevented from being lowered due to disconnection of the wiring in the MOS transistor or alloy spike.
[0062]
In particular, according to the method of manufacturing a BiMOS semiconductor device according to claim 2 or 7, since the second interlayer insulating film is removed with the second conductive layer as an etching end point, the second conductive layer in the MOS transistor region is removed. The first interlayer insulating film below the layer is protected from etching, and a decrease in the film thickness and quality of the first interlayer insulating film is prevented. Therefore, there is an effect that a BiMOS semiconductor device including both a high-speed operation and highly reliable bipolar transistor and a highly reliable MOS transistor can be manufactured.
[0063]
According to the method for manufacturing a BiMOS semiconductor device of the third or eighth aspect, since the third interlayer insulating film is anisotropically etched using the second conductive layer as an etching end point, the second opening is formed. This has the effect that the end point of the etching when forming the side wall on the inner wall surface can be reliably detected.
[0064]
Further, according to the BiMOS semiconductor device of the fifth aspect, the second interlayer insulating film for electrically separating the emitter electrode and the base electrode of the bipolar transistor is not provided in the MOS transistor formation region. There is no increase in the level difference in the MOS transistor due to the presence of the second interlayer insulating film, and the second interlayer insulating film in the bipolar transistor region can be made sufficiently thick. Therefore, the operation of the bipolar transistor can be performed at high speed by reducing the capacitance between wirings between the emitter electrode and the base electrode, and the reliability of the bipolar transistor can be increased by increasing the interlayer breakdown voltage between the emitter electrode and the base electrode. There is an effect that the property can be improved. Further, since the insulating film side wall is provided along the inner wall of the opening penetrating the first interlayer insulating film on the source / drain region of the MOS transistor, the distance between the gate electrode and the contact is not sufficient. However, a sufficient withstand voltage between the gate electrode and the source / drain extraction electrode can be ensured. Therefore, there is an effect that high integration in the MOS transistor formation region becomes possible.
[0065]
According to the method of manufacturing a BiMOS semiconductor device of the sixth aspect, the opening (fourth opening) penetrating the first interlayer insulating film on the source / drain region of the MOS transistor is formed with the base of the bipolar transistor. The process is formed in the same step as the second opening of the emitter region, and the side wall of the insulating film of the fourth opening is formed in the same step as the side wall of the insulating film of the second opening. Without forming the insulating film, it is possible to form an insulating film side wall for ensuring a sufficient withstand voltage between the gate electrode and the source / drain extraction electrode. Therefore, there is an effect that the reliability of the MOS transistor can be further improved.
[Brief description of the drawings]
FIG. 1 is a side sectional view showing a BiMOS semiconductor device according to one embodiment of the present invention.
FIG. 2 is a side sectional view for describing the first step of the method for manufacturing the BiMOS semiconductor device of FIG.
FIG. 3 is a side sectional view for explaining a step following the step shown in FIG. 2;
FIG. 4 is a side sectional view for explaining a step following FIG. 3;
FIG. 5 is a side sectional view for explaining a step following the step shown in FIG. 4;
FIG. 6 is a side sectional view for explaining a step following the step shown in FIG. 5;
FIG. 7 is a side sectional view for explaining a step following the step shown in FIG. 6;
FIG. 8 is a side sectional view for explaining a step following the step shown in FIG. 7;
FIG. 9 is a side sectional view illustrating a step following FIG. 8;
FIG. 10 is a side sectional view for explaining a step following the step shown in FIG. 9;
FIG. 11 is a side sectional view for explaining a step following the step shown in FIG. 10;
FIG. 12 is a side sectional view for explaining a step following the step shown in FIG. 11;
FIG. 13 is a side sectional view for explaining a step following the step shown in FIG. 12;
FIG. 14 is a side sectional view for explaining a step following the step shown in FIG. 13;
FIG. 15 is a side sectional view for explaining a step following FIG. 6 in another method for manufacturing a BiMOS semiconductor device of the present invention.
FIG. 16 is a side sectional view for explaining a step following the step shown in FIG. 15;
FIG. 17 is a side sectional view for explaining a step following the step shown in FIG. 16;
FIG. 18 is a side sectional view for explaining a step following the step shown in FIG. 17;
FIG. 19 is a side sectional view for illustrating a step following the step shown in FIG. 18;
FIG. 20 is a side sectional view for illustrating a step following the step shown in FIG. 19;
FIG. 21 is a side sectional view for explaining a step following the step shown in FIG. 20;
FIG. 22 is a side sectional view for explaining a step following the step shown in FIG. 21;
FIG. 23 is a side sectional view showing a conventional BiMOS semiconductor device.
[Explanation of symbols]
1 Bipolar transistor formation region
2 MOS transistor formation area
13,14 NMOS transistor
16 NPN bipolar transistor
21 Silicon substrate
23 Polycrystalline silicon layer (base electrode; second conductive layer)
31 Tungsten layer (plug layer)
32 aluminum layer (first layer aluminum wiring layer)
34 silicon oxide film (second interlayer insulating film)
35 opening (second opening)
36 silicon oxide film (third interlayer insulating film)
36-1, 36-2, 55 Side wall of silicon oxide film
42 N ⁺ Mold buried layer
43 Single crystal silicon layer
44 silicon oxide film (element isolation region)
45 P-type well area
46 N ⁺ Type impurity region (plug region)
47 silicon oxide film (gate insulating film)
53 polycide layer (gate electrode; first conductive layer)
54 N-type impurity region
56 N ⁺ Type impurity region (source / drain region)
57,58 silicon oxide film (first interlayer insulating film)
61 opening (first opening)
63 N ⁺ Type impurity region (collector region)
65 opening (third opening)
68 polycide layer (68A: emitter extraction electrode, 68B: source / drain extraction electrode; third conductive layer)
71, 72, 75, 76 Silicon oxide film
73 N ⁺ Type impurity region (emitter region)
74 P ⁺ Type impurity region (Braft base region)
91 opening (fourth opening)

Claims

A method for manufacturing a BiMOS semiconductor device including a bipolar transistor and a MOS transistor on the same semiconductor substrate,
Forming a first conductive layer on the semiconductor substrate and patterning the first conductive layer to form a gate electrode of a MOS transistor;
Forming a first interlayer insulating film on the semiconductor substrate on which the gate electrode is formed;
Selectively forming a first opening reaching the semiconductor substrate in a region of the first interlayer insulating film corresponding to a base / emitter formation region of the bipolar transistor;
Forming a second conductive layer serving as a base electrode of a bipolar transistor on the semiconductor substrate including the first opening;
Forming a second interlayer insulating film on the second conductive layer;
Forming a second opening by selectively removing the second interlayer insulating film and the second conductive layer in the first opening;
Selectively removing a region of the second interlayer insulating film corresponding to a region other than the base / emitter formation region of the bipolar transistor to expose the second conductive layer;
Forming an insulating film side wall along an inner wall surface of the second opening while exposing the second conductive layer;
Forming a third conductive layer serving as an emitter extraction electrode of the bipolar transistor so as to cover at least the second opening.

2. The method according to claim 1, wherein the step of selectively removing the second interlayer insulating film is performed by etching using the second conductive layer as an etching end point.

The step of forming the insulating film side wall includes:
Forming a third interlayer insulating film so as to cover the second opening, the second conductive layer, and the second interlayer insulating film;
The third interlayer insulating film is selectively removed by anisotropic etching using the second conductive layer exposed from the second interlayer insulating film as an etching end point, and the inner wall surface of the second opening is formed. Forming a sidewall of the insulating film along the edge of the substrate. 2. The method of manufacturing a BiMOS semiconductor device according to claim 1, further comprising:

Between the step of forming the insulating film side wall and the step of forming the third conductive layer, a portion of the second conductive layer corresponding to a region other than the base / emitter formation region of the bipolar transistor is selectively formed. And forming a third opening reaching a source / drain region of a semiconductor substrate in a portion of the first interlayer insulating film corresponding to the region where the MOS transistor is formed, and The third conductive layer is formed so as to cover the opening of the second transistor and the third opening, and the third conductive layer is patterned to form an emitter extraction electrode of the bipolar transistor and a source electrode of the MOS transistor. 2. The method for manufacturing a BiMOS semiconductor device according to claim 1, wherein a drain extraction electrode is formed.

A method for manufacturing a BiMOS semiconductor device including a bipolar transistor and a MOS transistor on the same semiconductor substrate,
Forming a first conductive layer on a semiconductor substrate and patterning the first conductive layer to form a gate electrode of a MOS transistor;
Forming a first interlayer insulating film on the semiconductor substrate on which the gate electrode is formed;
Forming a first opening reaching a semiconductor base in a region of the first interlayer insulating film corresponding to a base / emitter formation region of the bipolar transistor;
Forming a second conductive layer serving as a base electrode of a bipolar transistor on the semiconductor substrate including the first opening;
Forming a second interlayer insulating film on the second conductive layer;
Forming a second opening in a region of the second interlayer insulating film and the second conductive layer corresponding to the first opening, and simultaneously forming the second interlayer insulating film and the second conductive layer; Forming a fourth opening in a region corresponding to the source / drain region of the MOS transistor formation region of
A region of the second interlayer insulating film corresponding to a region other than the base / emitter formation region of the bipolar transistor is removed to expose a second conductive layer, and the first interlayer insulating film is removed from a source of a MOS transistor. Simultaneously removing a region on the drain region corresponding to the fourth opening;
Simultaneously forming insulating film side walls along inner wall surfaces of the second opening and the fourth opening in a state where the second conductive layer is exposed;
Forming a third conductive layer so as to cover the second opening and the fourth opening; patterning the third conductive layer to form an emitter extraction electrode of the bipolar transistor and a source of the MOS transistor; Forming a drain extraction electrode; and a method for manufacturing a BiMOS semiconductor device.

6. The method according to claim 5 , wherein the step of selectively removing the second interlayer insulating film is performed by etching using the second conductive layer as an etching end point.

The step of forming the insulating film side wall includes:
Forming a third interlayer insulating film so as to cover the second opening, the fourth opening, the second conductive layer, and the second interlayer insulating film;
The third interlayer insulating film is selectively removed by anisotropic etching using the second conductive layer exposed from the second interlayer insulating film as an etching end point to remove the second opening and the fourth opening. method of manufacturing a BiMOS semiconductor device according to claim 5, characterized in that it comprises the steps of: along the inner wall surface of the opening forming the insulating film side wall of the.