JP3545105B2 - Method for manufacturing semiconductor device - Google Patents

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【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関し、特に光通信等に使用する受光素子の製造方法に関するものである。
【０００２】
【従来の技術】
受光素子の一種であるフォトダイオード（Ｐｈｏｔｏ Ｄｉｏｄｅ；以後ＰＤと略称する）の従来の製造方法を図５に示す。まず、図５（ｂ） に示すように、気相成長法（ＶＰＥ，ＭＯＣＶＤ等）により、半導体（ｎ−ＩｎＰ）基板１上にアンドープＩｎＧａＡｓ光吸収層２，ｎ−ＩｎＰ窓層３，ｎ−ＩｎＧａＡｓコンタクト層４を結晶成長させ、エピウェハ（構造ｎ−ｉ−ｎ＋ 層）１００を作製する。さらに、このエピウェハ１００の表面に、拡散マスク用の絶縁膜であるＳｉＮ膜５を被着させた後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、フォトダイオードの受光領域２０のＳｉＮ膜５をエッチングする。ただし、上記のｎ−は導電型がｎ型であることを表す。（以下においても、同様の表記を用いる。なお、ｐ−はｐ型を表す。）次に、図５（ｂ） に示すように、Ｚｎの拡散源であるＺｎＯ膜６，及びこのＺｎ拡散源の分解を防止するためのＳｉＯ２ 膜７をスパッタにより全面に被着させた後、加熱して、受光領域２０のＩｎＧａＡｓコンタクト層４，ＩｎＰ窓層３，及びＩｎＧａＡｓ光吸収層２上層部分にＺｎを拡散させ、この拡散領域の導電型をｎ型からｐ型に反転させる。次に、ＳｉＯ２ 膜７，ＺｎＯ膜６，及びＳｉＮ膜５をエッチング除去した後、図５（ｃ） に示すように、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとしてＩｎＧａＡｓコンタクト層４をエッチングすることにより、上記受光領域２０の周縁領域にのみ、上記のＺｎ拡散によりｎ型からｐ型に導電型が反転したｐ＋ −ＩｎＧａＡｓコンタクト層１４を残す。さらに、全面に反射防止膜となるＳｉＮ膜９を被着させた後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記コンタクト層１４上のＳｉＮ膜９をエッチング除去する。最後に、上記コンタクト層１４の表面及びこれに隣接するボンディングパッド部１１０に、ｐ側電極（表面電極）１０を形成し、ＩｎＰ基板１の裏面には、ｎ側電極（裏面電極）１１を形成する。
【０００３】
上記の工程により、ｐ−ｉ−ｎ構造（ｐ型拡散領域−アンドープ光吸収層−ｎ型基板）を有するＰＤが作製される。一般に、このようなＰＤはプレーナタイプのｐ−ｉ−ｎ ＰＤと呼ばれる。このＰＤにおいては、上記ｐ側電極とｎ側電極の間に逆バイアス電圧を印加することにより、上記光吸収層２に入射した光によって生成された電子と正孔を電流の形で検出することができる。
【０００４】
ＰＤのような光検出器においては、光が入射しない状態では電流が流れず、光の入射時にのみ、この光によって発生した電子と正孔による電流が流れることが望ましい。しかし、実際には、光が入射しない状態においても、暗電流と呼ばれる電流がある程度流れる。この暗電流は、主に光吸収層２で発生する再結合電流と、表面リーク電流とからなる。暗電流はＰＤの製造工程に依存し、特に表面リーク電流は、ウェハ表面の有機物等による汚染に非常に敏感である。
【０００５】
【発明が解決しようとする課題】
上記の従来のＰＤの製造方法においては、Ｚｎ拡散工程以降のコンタクト層形成工程，反射防止膜形成工程，表面電極形成工程におけるフォトリソグラフィは、拡散工程で形成したｐ型領域８のパターンにフォトマスクを合わせる現物合わせ方式で行われていた。しかしながら、近年ウェハサイズの大口径化，特に円形化、またＰＤの高性能化，特に高速応答対応に伴う受光領域径の縮小、さらに他の素子との集積化に伴うパターンの微細化により、上記の現物合わせ方式では、フォトリソグラフィにおける良好なパターンの重ね合わせ精度を得ることは困難となっている。また、ステッパ等の露光装置専用のアライメントマークとして、上記のような拡散領域を使用することは不可能であるといった問題があった。
【０００６】
また、集積回路等の製造方法のように、最初の工程でウェハ表面に露光装置専用のアライメントマークをフォトリソグラフィとエッチングで形成した場合、ウェハ表面がレジスト，現像液等の残留有機物により汚染されてしまう。この後、ウェハ表面の全面に拡散マスク用絶縁膜を被着させ、受光領域のこの絶縁膜をフォトリソグラフィとエッチングにより除去し、ＺｎＯ膜の被着，及びＺｎの拡散を行うが、このＺｎＯ膜の被着の前に、十分に前処理（表面処理）を行ったとしても、上記のウェハ表面の汚染を完全に除去することは困難である。このウェハ表面の汚染により、前述のように表面リーク電流が増加し、暗電流が増加するといった問題があった。
【０００７】
本発明は上記の問題に鑑みなされたものであり、ウェハ表面の受光領域を有機物等で汚染することなく、暗電流の少ない受光素子を容易に製造することのできる半導体装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明（請求項１）にかかる半導体装置の製造方法は、第１導電型の半導体基板上に、アンドープの半導体からなる光吸収層、上記第１導電型の半導体からなる窓層、上記第１導電型の半導体からなるコンタクト層を順に成長させ、このコンタクト層上の全面に第１の絶縁膜を被着させる工程と、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、以後の工程におけるフォトリソグラフィに用いるアライメントマークを形成すべき領域の上記第１の絶縁膜をエッチングし、さらにこの第１の絶縁膜をマスクとして、上記コンタクト層、または上記コンタクト層及び上記窓層上層部分をエッチングして上記アライメントマークを形成する工程と、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、フォトダイオードの受光領域の上記第１の絶縁膜をエッチングし、この第１の絶縁膜をマスクとして、上記第１の導電型とは逆の第２の導電型の不純物を上記コンタクト層，上記窓層，及び上記光吸収層上層部分に拡散させ、この不純物が拡散された領域の導電型を上記第２の導電型に反転させる工程と、上記第１の絶縁膜を全面にわたってエッチング除去した後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記窓層上の上記フォトダイオードの受光領域の周縁領域，及び上記アライメントマーク近傍の領域にのみ上記コンタクト層を残すように、これらの領域以外の領域の上記コンタクト層をエッチングする工程と、全面に反射防止膜となる第２の絶縁膜を被着した後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記コンタクト層上及び上記アライメントマーク上の上記第２の絶縁膜をエッチングする工程と、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記受光領域の上記周縁領域に残された上記コンタクト層表面に表面電極を形成し、さらに、上記半導体基板裏面に裏面電極を形成する工程とを含むものである。
【０００９】
この発明（請求項２）にかかる半導体装置の製造方法は、上記の半導体装置の製造方法（請求項１）において、上記第１の絶縁膜が、ＳｉＮ膜，ＳｉＯ膜またはＳｉＯＮ膜であるものである。
【００１０】
この発明（請求項３）にかかる半導体装置の製造方法は、上記の半導体装置の製造方法（請求項１）において、上記半導体基板，及び上記窓層が、ＩｎＰからなり、上記光吸収層，及び上記コンタクト層が、ＩｎＧａＡｓからなるものである。
【００１１】
この発明（請求項４）にかかる半導体装置の製造方法は、第１導電型の半導体基板上に、アンドープの半導体からなる光吸収層、上記第１導電型の半導体からなる窓層、上記第１導電型の半導体からなるコンタクト層、このコンタクト層を構成する半導体とは異なる半導体からなるキャップ層を順に成長させる工程と、以後の工程におけるフォトリソグラフィに用いるアライメントマークを形成すべき領域の上記キャップ層をエッチングし、さらにこのキャップ層をマスクとして、上記コンタクト層、または上記コンタクト層及び上記窓層上層部分をエッチングして上記アライメントマークを形成する工程と、上記キャップ層を全面にわたってエッチング除去した後、全面に第１の絶縁膜を被着させる工程と、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、フォトダイオードの受光領域の上記第１の絶縁膜をエッチングし、この第１の絶縁膜をマスクとして、上記第１の導電型とは逆の第２の導電型の不純物を上記コンタクト層，上記窓層，及び上記光吸収層上層部分に拡散させ、この不純物が拡散された領域の導電型を上記第２の導電型に反転させる工程と、上記第１の絶縁膜を全面にわたってエッチング除去した後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記窓層上の上記フォトダイオードの受光領域の周縁領域，及び上記アライメントマーク近傍の領域にのみ上記コンタクト層を残すように、これらの領域以外の領域の上記コンタクト層をエッチングする工程と、全面に反射防止膜となる第２の絶縁膜を被着した後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記コンタクト層上，及び上記アライメントマーク上の上記第２の絶縁膜をエッチングする工程と、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記受光領域の周縁領域に残された上記コンタクト層表面に表面電極を形成し、上記半導体基板裏面に裏面電極を形成する工程とを含むものである。
【００１２】
この発明（請求項５）にかかる半導体装置の製造方法は、上記の半導体装置の製造方法（請求項４）において、上記キャップ層が、ＩｎＰからなり、上記コンタクト層が、ＩｎＧａＡｓからなるものである。
【００１３】
この発明（請求項６）にかかる半導体装置の製造方法は、上記の半導体装置の製造方法（請求項５）において、上記半導体基板，及び上記窓層が、ＩｎＰからなり、上記光吸収層が、ＩｎＧａＡｓからなるものである。
【００１４】
この発明（請求項７）にかかる半導体装置の製造方法は、第１導電型の半導体基板上に、第１導電型の半導体からなる光吸収層、上記第１導電型の半導体からなるパイルアップ抑制層、上記第１導電型の半導体からなる増倍層、上記第１導電型の半導体からなるガードリング層、上記第１導電型の半導体からなるコンタクト層、上記第１導電型の半導体からなるイオン注入マスク層、上記第１導電型の半導体からなるキャップ層を順に成長させ、このキャップ層上の全面に第１の絶縁膜を被着させる工程と、以後の工程におけるフォトリソグラフィに用いるアライメントマークを形成すべき領域の上記第１の絶縁膜をエッチングし、さらにこの第１の絶縁膜をマスクとして、上記キャップ層，上記イオン注入マスク層，及び上記コンタクト層、またはこれらの層及び上記ガードリング層上層部分をエッチングして上記アライメントマークを形成する工程と、上記アライメントマーク形成の後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、アバランシェフォトダイオードの受光領域周縁の環状のガードリング領域における上記第１の絶縁膜をエッチングし、この第１の絶縁膜をマスクとして、上記キャップ層，及び上記イオン注入マスク層をエッチングし、さらに上記第１の絶縁膜，及び上記キャップ層，及び上記イオン注入マスク層をマスクとして上記第１の導電型と逆の第２の導電型の不純物を上記ガードリング領域の上記コンタクト層，上記ガードリング層，及び上記増倍層上層部分にイオン注入する工程と、上記第１の絶縁膜，上記キャップ層，及び上記イオン注入マスク層を全面にわたってエッチング除去した後、全面に第２の絶縁膜を被着させる工程と、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記アバランシェフォトダイオードの受光領域の上記第２の絶縁膜をエッチングし、この第２の絶縁膜をマスクとして、上記第１の導電型とは逆の第２の導電型の不純物を上記コンタクト層，上記ガードリング層，及び上記増倍層上層部分に拡散させ、この拡散領域の導電型を上記第２の導電型に反転させるとともに、上記イオン注入により上記ガードリング領域に導入した第２導電型の不純物を活性化させる工程と、上記第２の絶縁膜を全面にわたってエッチング除去した後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記ガードリング層上の上記アバランシェフォトダイオードの受光領域の周縁領域，及び上記アライメントマーク近傍の領域にのみ上記コンタクト層を残すように、これらの領域以外の領域のコンタクト層をエッチングする工程と、全面に反射防止膜となる第３の絶縁膜を被着した後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記コンタクト層上及び上記アライメントマーク上の上記第３の絶縁膜をエッチングする工程と、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記受光領域２０の周縁領域に残された上記コンタクト層表面に表面電極を形成し、さらに上記半導体基板裏面に裏面電極を形成する工程とを含むものである。
【００１５】
この発明（請求項８）にかかる半導体装置の製造方法は、上記の半導体装置の製造方法（請求項７）において、上記第１の絶縁膜が、ＳｉＮ膜，ＳｉＯ膜またはＳｉＯＮ膜であるものである。
【００１６】
この発明（請求項９）にかかる半導体装置の製造方法は、上記の半導体装置の製造方法（請求項７）において、上記半導体基板，上記増倍層，上記ガードリング層，及び上記イオン注入マスク層が、ＩｎＰからなり、上記光吸収層は、ＩｎＧａＡｓからなり、上記パイルアップ抑制層，上記コンタクト層，及び上記キャップ層が、ＩｎＧａＡｓＰからなるものである。
【００１７】
【発明の実施の形態】
実施の形態１．
構成１．
この発明の実施の形態１における半導体装置の製造方法（請求項１）は、図１に示すように、第１導電型の半導体基板１上に、アンドープの半導体からなる光吸収層２、上記第１導電型の半導体からなる窓層３、上記第１導電型の半導体からなるコンタクト層４を順に成長させ、このコンタクト層４上の全面に第１の絶縁膜５を被着させる工程と、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、以後の工程におけるフォトリソグラフィに用いるアライメントマークを形成すべき領域の上記第１の絶縁膜５をエッチングし、さらにこの第１の絶縁膜５をマスクとして、上記コンタクト層４、または上記コンタクト層４及び上記窓層３上層部分をエッチングして上記アライメントマーク２１を形成する工程と、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、フォトダイオードの受光領域２０の上記第１の絶縁膜５をエッチングし、この第１の絶縁膜５をマスクとして、上記第１の導電型とは逆の第２の導電型の不純物を上記コンタクト層４，上記窓層３，及び上記光吸収層２上層部分に拡散させ、この拡散領域８の導電型を上記第２の導電型に反転させる工程と、上記第１の絶縁膜５をエッチング除去した後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記窓層３上の上記フォトダイオードの受光領域２０の周縁領域，及び上記アライメントマーク近傍の領域にのみ上記コンタクト層４を残すように、これらの領域以外の領域のコンタクト層４をエッチングする工程と、全面に反射防止膜となる第２の絶縁膜９を被着した後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記コンタクト層４，１４上及び上記アライメントマーク２１上の上記第２の絶縁膜９をエッチングする工程と、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記受光領域２０の周縁領域に残された上記コンタクト層１４表面に表面電極１０を形成し、さらに、上記半導体基板裏面に裏面電極１１を形成する工程とを含むものである。このため、上記アライメントマーク２１を形成した後のフォトリソグラフィにおけるフォトマスクとウェハ上のパターンの位置合わせを、前述の現物合わせではなく、露光装置固有の専用アライメントマークを用いて行うことができ、オートアライメントが可能となる。その結果、アライメント作業の作業性が向上し、かつアライメント精度が上がり、安価でかつ精度の高いＰＤ製品を得ることができる。さらに、上記アライメントマーク形成のためのフォトリソグラフィによるレジストパターン形成は、コンタクト層４の表面ではなく、上記第１の絶縁膜５の表面上になされ、上記第２導電型の不純物拡散工程の前に、上記受光領域２０の上記第１の絶縁膜５がエッチング除去されるため、受光領域２０におけるコンタクト層４の表面がレジスト等の残留有機物により汚染されることがない。このため、表面リーク電流が低減され、従って暗電流が低減されたＰＤを容易に作製することができる。
【００１８】
構成２．
さらに、この実施の形態１における半導体装置の製造方法は、図１に示すように、上記の構成１の半導体装置の製造方法において、上記第１の絶縁膜５が、ＳｉＮ膜，ＳｉＯ膜またはＳｉＯＮ膜であるものである。これにより、このＳｉＮ膜，ＳｉＯ膜またはＳｉＯＮ膜をマスクとして、アライメントマーク２１を形成すべき領域のコンタクト層４のエッチングを安定に行うことができるとともに、このＳｉＮ膜，ＳｉＯ膜またはＳｉＯＮ膜をマスクとして、受光領域２０の半導体層に対する第２導電型の不純物の拡散を安定に行うことができる。
【００１９】
実施例１．
この発明の第１の実施の形態による一実施例について説明する。
図１は、本実施例１による半導体装置の製造方法を示す断面図である。本実施例１による半導体装置の製造方法を図１を用いて説明する。まず、気相成長法（ＶＰＥ，ＭＯＣＶＤ等）により、ｎ−ＩｎＰ基板１（厚さ３５０μｍ）上にアンドープのｉ−ＩｎＧａＡｓ光吸収層２（５μｍ），ｎ−ＩｎＰ窓層３（２．０μｍ），ｎ−ＩｎＧａＡｓコンタクト層４（０．３μｍ）を結晶成長させ、エピウェハ（構造：ｎ−ｉ−ｎ＋ 層）１００を作製する。さらに、図１（ａ） に示すように、このエピウェハ１００の表面に、拡散マスク用の絶縁膜である厚さ５０ｎｍ程度のＳｉＮ膜５をＣＶＤ法等を用いて被着させる。
【００２０】
この後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、アライメントマーク２１を形成すべき領域のＳｉＮ膜５をエッチングする。さらに、図１（ｂ） に示すように、このＳｉＮ膜５をマスクとして、ｎ−ＩｎＧａＡｓコンタクト層４を硫酸系のエッチャント等を用いて選択エッチングして、アライメントマーク２１を形成する。この際のエッチングは、上記の選択エッチングではなく、ｎ−ＩｎＰ窓層までエッチングするようなものであってもよい。この後、ウェハ表面のレジストを除去する。アライメントマーク２１は、図２に示すように、エピウェハ１００表面上において、２箇所のアライメントマーク領域３２に形成される。この領域３２以外の領域は、ＰＤが形成される素子形成領域３１である。
【００２１】
次に、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、フォトダイオードの受光領域２０のＳｉＮ膜５をエッチングする。この際のフォトリソグラフィは、上記のアライメントマーク２１を用いたオートアライメントにより行う。次に、レジスト除去後、全面にＺｎの拡散源である厚さ１００ｎｍ程度のＺｎＯ膜６をスパッタ法により被着させ、さらにこの上にＺｎ拡散源の分解を防止するための厚さ１００ｎｍ程度のＳｉＯ２ 膜７をＣＶＤ法により被着させる。この後、図１（ｃ） に示すように、アニール炉を用いて５００℃，２時間程度の熱処理を行い、受光領域２０のＩｎＧａＡｓコンタクト層４，ＩｎＰ窓層３，及びＩｎＧａＡｓ光吸収層２上層部分にｐ型の不純物であるＺｎを拡散させ、この拡散領域８の導電型をｎ型からｐ型に反転させる。
【００２２】
次に、ＳｉＯ２ 膜７，ＺｎＯ膜６，及びＳｉＮ膜５をＨＦ系エッチャントを用いて、全面にわたってエッチング除去した後、図１（ｄ） に示すように、上記のアライメントマーク２１を用いたオートアライメントによるフォトリソグラフィによりレジストパターンを形成し、このレジストパターンをマスクとしてＩｎＧａＡｓコンタクト層４をエッチングすることにより、上記アライメントマーク２１の近傍，及び上記受光領域２０の周縁領域にのみ上記コンタクト層４を残す。ただし、受光領域２０の周縁領域のコンタクト層は、上記のＺｎ拡散によりｎ型からｐ型に導電型が反転したｐ＋ −ＩｎＧａＡｓコンタクト層１４となっている。
【００２３】
さらに、全面に反射防止膜となるＳｉＮ膜９を被着させた後、上記アライメントマークを用いたオートアライメントによるフォトリソグラフィによりレジストパターンを形成し、このレジストパターンをマスクとしたエッチングにより、上記コンタクト層４，１４上及び上記アライメントマーク２１上のＳｉＮ膜９をエッチングし、上記コンタクト層がエッチング除去された領域のＩｎＰ窓層３の表面に反射防止膜（ＳｉＮ膜）９を残す。この後、上記アライメントマーク２１を用いたオートアライメントによるフォトリソグラフィにより、上記コンタクト層１４の表面及びこれに隣接するボンディングパッド部１１０に、Ｔｉ／Ａｕからなるｐ側電極（表面電極）１０を形成する。最後に、ＩｎＰ基板１の裏面を基板厚が１５０μｍ程度になるまで研磨した後、基板裏面にＡｕＧｅ／Ａｕからなるｎ側電極（裏面電極）１１を形成する。
【００２４】
上記の工程により、ｐ−ｉ−ｎ構造（ｐ型拡散領域−アンドープ光吸収層−ｎ型基板）を有するＰＤが作製される。このＰＤにおいては、上記ｐ側電極とｎ側電極の間に逆バイアス電圧を印加することにより、上記光吸収層２に入射した光によって生成された電子と正孔を電流として取り出すことができる。
【００２５】
本実施例１においては、上記アライメントマーク２１を形成した後のフォトリソグラフィにおけるフォトマスクとウェハ上のパターンの位置合わせを、前述の従来の製造方法で用いられていた現物合わせではなく、露光装置固有の専用アライメントマーク２１を用いたオートアライメントにより行うことが可能となる。これにより、アライメント作業の作業性が改善され、かつアライメント精度が向上し、安価でかつ精度の高いＰＤを得ることができる。さらに、上記アライメントマーク形成のためのフォトリソグラフィによるレジスト形成は、ｎ−ＩｎＧａＡｓコンタクト層４の表面ではなく、拡散マスクであるＳｉＮ膜５の表面上になされ、ｐ型の不純物であるＺｎの拡散工程の前に、上記受光領域２０のＳｉＮ膜５はエッチング除去されるため、受光領域２０におけるコンタクト層４の表面がレジスト等の残留有機物により汚染されることがない。このため、表面リーク電流が低減され、従って暗電流が低減されたＰＤを容易に作製することができる。また、アライメントマーク２１のエッチングマスク，及びＺｎの拡散マスクとして、ＳｉＮ膜５を用いているため、アライメントマーク２１を形成すべき領域のコンタクト層４のエッチングを安定に行うことができるとともに、受光領域２０の半導体層に対するｐ型の不純物であるＺｎの拡散を安定に行うことができる。
【００２６】
実施の形態２．
構成１．
この発明の実施の形態２における半導体装置の製造方法（請求項４）は、図３に示すように、第１導電型の半導体基板１上に、アンドープの半導体からなる光吸収層２、上記第１導電型の半導体からなる窓層３、上記第１導電型の半導体からなるコンタクト層４、このコンタクト層を構成する半導体とは異なる半導体からなるキャップ層５１を順に成長させる工程と、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、以後の工程におけるフォトリソグラフィに用いるアライメントマークを形成すべき領域の上記キャップ層５１をエッチングし、さらにこのキャップ層５１をマスクとして、上記コンタクト層４、または上記コンタクト層４及び上記窓層３上層部分をエッチングして上記アライメントマーク２１を形成する工程と、上記キャップ層５１を全面にわたってエッチング除去した後、全面に第１の絶縁膜５を被着させる工程と、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、フォトダイオードの受光領域２０の上記第１の絶縁膜５をエッチングし、この第１の絶縁膜５をマスクとして、上記第１の導電型とは逆の第２の導電型の不純物を上記コンタクト層４，上記窓層３，及び上記光吸収層２上層部分に拡散させ、この不純物を拡散させた領域８の導電型を上記第２の導電型に反転させる工程と、上記第１の絶縁膜５を全面にわたってエッチング除去した後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記窓層３上の上記フォトダイオードの受光領域２０の周縁領域，及び上記アライメントマーク２１近傍の領域にのみ上記コンタクト層４を残すように、これらの領域以外の領域のコンタクト層４をエッチングする工程と、全面に反射防止膜となる第２の絶縁膜を被着した後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記コンタクト層４，１４上及び上記アライメントマーク２１上の上記第２の絶縁膜をエッチングする工程と、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記受光領域２０の周縁領域に残された上記コンタクト層表面に表面電極を形成し、さらに上記半導体基板裏面に裏面電極を形成する工程とを含むものである。このため、上記アライメントマークを形成した後のフォトリソグラフィにおけるフォトマスクとウェハ上のパターンの位置合わせを、前述の現物合わせではなく、露光装置固有の専用アライメントマークを用いて行うことができ、オートアライメントが可能となる。その結果、アライメント作業の作業性が向上し、かつアライメント精度が上がり、安価でかつ精度の高いＰＤ製品を得ることができる。さらに、上記アライメントマーク形成のためのフォトリソグラフィによるレジストパターン形成は、コンタクト層４の表面ではなく、上記キャップ層５１の表面上になされ、上記第２導電型の不純物拡散工程の前に、受光領域２０の上記キャップ層５１はエッチング除去されるため、受光領域２０におけるコンタクト層４の表面がレジスト等の残留有機物により汚染されることがない。このため、表面リーク電流が低減され、従って暗電流が低減されたＰＤを容易に作製することができる。
【００２７】
構成２．
この実施の形態２における半導体装置の製造方法は、図３に示すように、上記の構成１の半導体装置の製造方法において、上記キャップ層５１が、ＩｎＰからなり、上記コンタクト層４が、ＩｎＧａＡｓからなるものである。このため、アライメントマーク２１を形成した後、このキャップ層５１をコンタクト層４に対して選択的にエッチングすることができ、キャップ層５１のみを除去することができる。
【００２８】
実施例２．
この発明の第２の実施の形態による一実施例について説明する。
図３は、本実施例２による半導体装置の製造方法を示す断面図である。本実施例２は、アライメントマーク形成のためのエッチングのマスクとして、上記の実施例１におけるＳｉＮ膜５に代えて、ＩｎＰからなるキャップ層を用いるものである。以下、本実施例２による半導体装置の製造方法の詳細を図３を用いて説明する。
【００２９】
まず、図３（ａ） に示すように、気相成長法（ＶＰＥ，ＭＯＣＶＤ等）により、ｎ−ＩｎＰ基板１（厚さ３５０μｍ）上にアンドープのｉ−ＩｎＧａＡｓ光吸収層２（５μｍ），ｎ−ＩｎＰ窓層３（２．０μｍ），ｎ−ＩｎＧａＡｓコンタクト層４（０．３μｍ），ｎ−ＩｎＰキャップ層５１を結晶成長させ、エピウェハ（構造：ｎ−ｉ−ｎ＋ 層）１００を作製する。
【００３０】
この後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、アライメントマーク２１を形成すべき領域のキャップ層５１をエッチングし、さらに、図３（ｂ） に示すように、このｎ−ＩｎＰキャップ層５１をマスクとして、ｎ−ＩｎＧａＡｓコンタクト層４，またはｎ−ＩｎＧａＡｓコンタクト層４とｎ−ＩｎＰ窓層３上層部分をエッチングして、アライメントマーク２１を形成する。この後、ウェハ表面のレジストを除去する。エピウェハ１００表面上において、アライメントマーク２１が形成される位置は、実施例１と同様に、図２に示す位置である。
【００３１】
次に、図３（ｃ） に示すように、塩酸系等のエッチャントを用いて、ｎ−ＩｎＰキャップ層５１を全面にわたって選択的にエッチング除去する。この際、キャップ層５１のみが除去され、ｎ−ＩｎＧａＡｓコンタクト層４はエッチングされずに残る。
【００３２】
この後、拡散マスクとなる厚さ５０ｎｍ程度のＳｉＮ膜５をＣＶＤ等により全面に被着させる。以降の工程は、実施例１に述べたものと全く同じである。すなわち、フォトリソグラフィによって形成したレジストパターンをマスクとして、フォトダイオードの受光領域２０のＳｉＮ膜５をエッチングし、さらにレジストを除去する。次に、全面にＺｎＯ膜６及びＳｉＯ２ 膜７を被着させ、図３（ｄ） に示すように、５００℃，２時間程度の熱処理を行って、受光領域２０のＩｎＧａＡｓコンタクト層４，ＩｎＰ窓層３，及びＩｎＧａＡｓ光吸収層２上層部分にＺｎを拡散させ、この拡散領域８の導電型をｎ型からｐ型に反転させる。次に、ＳｉＯ２ 膜７，ＺｎＯ膜６，及びＳｉＮ膜５を全面にわたってエッチング除去した後、図３（ｅ） に示すように、フォトリソグラフィによって形成したレジストパターンをマスクとしてＩｎＧａＡｓコンタクト層４をエッチングすることにより、上記アライメントマーク２１の近傍，及び上記受光領域２０の周縁領域にのみ上記コンタクト層４を残す。さらに、全面に反射防止膜となるＳｉＮ膜９を被着させた後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記コンタクト層４，１４上及び上記アライメントマーク２１上のＳｉＮ膜（反射防止膜）をエッチングする。この後、フォトリソグラフィにより、上記コンタクト層１４の表面及びこれに隣接するボンディングパッド部１１０に、Ｔｉ／Ａｕからなるｐ側電極（表面電極）１０を形成する。最後に、ＩｎＰ基板１の裏面を基板厚が１５０μｍ程度になるまで研磨した後、基板裏面にＡｕＧｅ／Ａｕからなるｎ側電極（裏面電極）１１を形成する。なお、アライメントマーク２１形成以降のフォトリソグラフィは、アライメントマーク２１を用いたオートアライメントによって行われる。以上の工程により、実施例１と同様のｐ−ｉ−ｎ構造を有するＰＤが作製される。
【００３３】
本実施例２においては、上記アライメントマーク２１を形成した後のフォトリソグラフィにおけるフォトマスクとウェハ上のパターンの位置合わせを、前述の従来の製造方法で用いられていた現物合わせではなく、露光装置固有の専用アライメントマーク２１を用いたオートアライメントにより行うことが可能となる。これにより、アライメント作業の作業性が改善され、かつアライメント精度が向上し、安価でかつ精度の高いＰＤを得ることができる。さらに、上記アライメントマーク形成のためのフォトリソグラフィによるレジストパターン形成は、ｎ−ＩｎＧａＡｓコンタクト層４の表面ではなく、ｎ−ＩｎＰキャップ層５１の表面上になされ、ｐ型の不純物であるＺｎの拡散工程の前に、上記受光領域２０のキャップ層５１はエッチング除去されるため、受光領域２０におけるコンタクト層４の表面がレジスト等の残留有機物により汚染されることがない。このため、表面リーク電流が低減され、従って暗電流が低減されたＰＤを容易に作製することができる。また、上記キャップ層５１はＩｎＰからなり、上記コンタクト層４はＩｎＧａＡｓからなるから、塩酸系等のエッチャントを用いることにより、キャップ層５１のみをコンタクト層４に対して選択的にエッチングすることができる。
【００３４】
実施の形態３．
構成１．
この発明の実施の形態３における半導体装置の製造方法（請求項７）は、図４に示すように、第１導電型の半導体基板１上に、第１導電型の半導体からなる光吸収層６２、上記第１導電型の半導体からなるパイルアップ抑制層６３、上記第１導電型の半導体からなる増倍層６４、上記第１導電型の半導体からなるガードリング層６５、上記第１導電型の半導体からなるコンタクト層６６、上記第１導電型の半導体からなるイオン注入マスク層６７、上記第１導電型の半導体からなるキャップ層６８を順に成長させ、このキャップ層６８上の全面に第１の絶縁膜６９を被着させる工程と、以後の工程におけるフォトリソグラフィに用いるアライメントマークとなるべき領域の上記第１の絶縁膜６９をエッチングし、さらにこの第１の絶縁膜６９をマスクとして、上記キャップ層６８，上記イオン注入マスク層６７，及び上記コンタクト層６６、またはこれらの層及び上記ガードリング層６５上層部分をエッチングして上記アライメントマーク２１を形成する工程と、上記アライメントマーク２１形成の後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、アバランシェフォトダイオードの受光領域２０周縁の環状のガードリング領域２２における上記第１の絶縁膜６９をエッチングし、この第１の絶縁膜６９をマスクとして、上記キャップ層６８，及び上記イオン注入マスク層６７をエッチングし、さらに上記第１の絶縁膜６９，及び上記キャップ層６８，及び上記イオン注入マスク層６７をマスクとして上記第１の導電型と逆の第２の導電型の不純物を上記ガードリング領域２２の上記コンタクト層６６，上記ガードリング層６５，及び上記増倍層６４上層部分にイオン注入する工程と、上記第１の絶縁膜６９，上記キャップ層６８，及び上記イオン注入マスク層６７を全面にわたってエッチング除去した後、全面に第２の絶縁膜５を被着させる工程と、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記アバランシェフォトダイオード受光領域２０の上記第２の絶縁膜５をエッチングし、この第２の絶縁膜５をマスクとして、上記第１の導電型とは逆の第２の導電型の不純物を上記コンタクト層６６，上記ガードリング層６５，及び上記増倍層６４上層部分に拡散させ、この拡散領域８の導電型を上記第２の導電型に反転させるとともに、上記イオン注入により上記ガードリング領域２２に導入した第２導電型の不純物を活性化させる工程と、上記第２の絶縁膜５を全面にわたってエッチング除去した後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記ガードリング層６５上の上記フォトダイオードの受光領域２０の周縁領域，及び上記アライメントマーク２１近傍の領域にのみ上記コンタクト層６６を残すように、これらの領域以外の領域のコンタクト層６６をエッチングする工程と、全面に反射防止膜となる第３の絶縁膜９を被着した後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記コンタクト層６６，１６６上，及び上記アライメントマーク２１上の上記第３の絶縁膜９をエッチングする工程と、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記受光領域２０の周縁領域に残された上記コンタクト層６６表面に表面電極１０を形成し、さらに上記半導体基板裏面に裏面電極１１を形成する工程とを含むものである。これにより、上記アライメントマーク２１を形成した後のフォトリソグラフィにおけるフォトマスクとウェハ上のパターンの位置合わせを、前述の現物合わせではなく、露光装置固有の専用アライメントマークを用いて行うことができ、オートアライメントが可能となる。その結果、アライメント作業の作業性が向上し、かつアライメント精度が上がり、安価でかつ精度の高いＰＤ製品を得ることができる。さらに、上記アライメントマーク形成のためのフォトリソグラフィによるレジストパターン形成は、コンタクト層６６の表面ではなく、上記第１の絶縁膜６９の表面上になされ、上記第２導電型の不純物の拡散工程の前に、上記受光領域２０の上記第１の絶縁膜６９はエッチング除去されるため、受光領域２０におけるコンタクト層６６の表面がレジスト等の残留有機物により汚染されることはない。このため、表面リーク電流が低減され、従って暗電流が低減されたアバランシェフォトダイオード（以後，ＡＰＤと略記する）を容易に作製することができる。
【００３５】
構成２．
さらに、この実施の形態３における半導体装置の製造方法は、図４に示すように、上記の構成１の半導体装置の製造方法において、上記第１の絶縁膜６９が、ＳｉＮ膜，ＳｉＯ膜またはＳｉＯＮ膜であるものである。このため、このＳｉＮ膜，ＳｉＯ膜またはＳｉＯＮ膜をマスクとして、アライメントマーク２１を形成すべき領域の上記キャップ層６８，上記イオン注入マスク層６７，及び上記コンタクト層６６、またはこれらの層及び上記ガードリング層６５上層部分のエッチングを安定に行うことができる。
【００３６】
実施例３．
この発明の第３の実施の形態による一実施例について説明する。
図４は、本実施例３による半導体装置の製造方法を示す断面図である。本実施例３は、アライメントマーク形成のためのエッチングのマスクとして、上記の実施例１と同様にＳｉＮ膜を用いたＡＰＤの製造方法である。以下、本実施例３による半導体装置の製造方法の詳細を図４を用いて説明する。
【００３７】
まず、図４（ａ） に示すように、気相成長法（ＶＰＥ，ＭＯＣＶＤ等）により、ｎ−ＩｎＰ基板１上に、ｎ− −ＩｎＧａＡｓ光吸収層６２（厚さ３μｍ）、ｎ−ＩｎＧａＡｓＰパイルアップ抑制層６３（０．２μｍ）、ｎ− −ＩｎＰ増倍層６４、ｎ− −ＩｎＰガードリング層６５（増倍層厚とガードリング層厚との合計が５μｍ以下）、ｎ−ＩｎＧａＡｓＰコンタクト層６６（０．２μｍ）、ｎ− −ＩｎＰイオン注入マスク層６７（２μｍ）、ｎ−ＩｎＧａＡｓＰキャップ層６８（０．２μｍ）を順に成長させ、さらに、このキャップ層６８上の全面にＳｉＮ膜６９を被着させる。
【００３８】
次に、図４（ｂ） に示すように、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、アライメントマーク２１を形成すべき領域のＳｉＮ膜６９をエッチングする。さらにこのＳｉＮ膜６９をマスクとして、上記キャップ層６８，上記イオン注入マスク層６７，及び上記コンタクト層６６、またはこれらの層及び上記ガードリング層６５上層部分をエッチングして上記アライメントマーク２１を形成する。なお、ウェハ表面上におけるアライメントマーク形成領域３２の位置は、図２に示した位置である。
【００３９】
次に、図４（ｃ） に示すように、フォトリソグラフィによってレジストパターンを形成し、このレジストをマスクとしたエッチングにより、ＡＰＤ受光領域２０周縁の環状のガードリング領域２２におけるＳｉＮ膜６９をエッチングし、このＳｉＮ膜６９をマスクとして、上記キャップ層６８，及び上記イオン注入マスク層６７をエッチングし、さらにＳｉＮ膜６９，及び上記キャップ層６８，及び上記イオン注入マスク層６７をマスクとしてｐ型の不純物であるＢｅを上記ガードリング領域２２の上記コンタクト層６６，上記ガードリング層６５，及び上記増倍層６４上層部分にイオン注入する。
【００４０】
次に、レジストを除去した後、ＳｉＮ膜６９，上記キャップ層６８，及び上記イオン注入マスク層６７を全面にわたってエッチング除去し、さらに、全面に拡散マスクとなるＳｉＮ膜５を被着させる。この後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとしたエッチングにより、ＡＰＤの受光領域２０のＳｉＮ膜５をエッチングする。次に、レジストを除去した後、全面にＺｎの拡散源である厚さ１００ｎｍ程度のＺｎＯ膜６をスパッタ法により被着させ、さらにこの上にＺｎ拡散源の分解を防止するための厚さ１００ｎｍ程度のＳｉＯ２ 膜７をＣＶＤ法により被着させる。この後、熱処理を行い、図４（ｄ） に示すように、ＳｉＮ膜５をマスクとして、ｐ型の不純物であるＺｎを上記コンタクト層６６，上記ガードリング層６５，及び上記増倍層６４上層部分に拡散させ、この拡散領域８の導電型をｐ型に反転させるとともに、イオン注入領域８０に導入されたｐ型の不純物であるＢｅを活性化させる。
【００４１】
次に、ＳｉＯ２ 膜７，ＺｎＯ膜６，ＳｉＮ膜５を全面にわたってエッチング除去した後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとしたエッチングにより、ガードリング層６５上のＡＰＤの受光領域２０の周縁領域，及びアライメントマーク２１近傍の領域にのみ上記コンタクト層６６を残すように、これらの領域以外の領域のコンタクト層６６をエッチングし、この後レジストを除去する。さらに、全面に反射防止膜となるＳｉＮ膜９を被着した後、フォトリソグラフィによってレジストパターンを形成し、このレジストをマスクとしたエッチングにより、上記コンタクト層６６，１６６上，及び上記アライメントマーク２１上のＳｉＮ膜９をエッチングする。
【００４２】
次に、図４（ｅ） に示すように、ＳｉＮ膜（反射防止膜）９上の受光領域２０に隣接した領域にＳｉＯ２ 膜７０を形成した後、上記受光領域２０の周縁領域に残された上記コンタクト層６６表面，上記ＳｉＯ２ 膜上のボンディングパッド部１１０，及びこれらの間にＴｉ／Ａｕからなるｐ側電極（表面電極）１０を形成する。さらに、ＩｎＰ基板１の裏面を基板厚が１５０μｍ程度になるまで研磨した後、基板裏面にＡｕＧｅ／Ａｕからなるｎ側電極（裏面電極）１１を形成する。なお、アライメントマーク２１形成以降のフォトリソグラフィは、アライメントマーク２１を用いたオートアライメントによって行われる。
【００４３】
上記の工程により、ＡＰＤが作製される。このＡＰＤにおいては、上記ｐ側電極とｎ側電極の間に逆バイアス電圧を印加することにより、上記光吸収層２に入射した光によって生成された電子と正孔が増倍層６４で電子雪崩を引き起す。このため、入射光により生成された電子と正孔による電流を増幅して取り出すことができる。
【００４４】
本実施例３においては、上記アライメントマーク２１を形成した後のフォトリソグラフィにおけるフォトマスクとウェハ上のパターンの位置合わせを、前述の従来のＰＤの製造方法において用いられていた現物合わせではなく、露光装置固有の専用アライメントマーク２１を用いて行うことができ、オートアライメントが可能となる。その結果、アライメント作業の作業性が改善され、かつアライメント精度が向上し、安価でかつ精度の高いＰＤ製品を得ることができる。さらに、上記アライメントマーク形成のためのフォトリソグラフィによるレジストパターン形成は、コンタクト層６６の表面ではなく、ＳｉＮ膜６９の表面上になされ、ｐ型の不純物であるＺｎの拡散工程の前に、上記受光領域２０のＳｉＮ膜６９はエッチング除去されるため、受光領域２０におけるコンタクト層６６の表面がレジスト等の残留有機物により汚染されることはない。このため、表面リーク電流が低減され、従って暗電流が低減されたＡＰＤを容易に作製することができる。また、アライメントマーク形成のエッチングマスクとなる絶縁膜が、ＳｉＮ膜６９であるため、このＳｉＮ膜６９をマスクとして、アライメントマーク２１を形成すべき領域の上記キャップ層６８，上記イオン注入マスク層６７，及び上記コンタクト層６６、またはこれらの層及び上記ガードリング層６５上層部分のエッチングを安定に行うことができる。
【００４５】
なお、上記の実施例１〜３では、ｐｉｎ−ＰＤ，及びＡＰＤの作製に際してアライメントマーク形成を行う方法を示したが、ＡＰＤやＰＤ等の光デバイスとＦＥＴ等の電子デバイスとを集積化した複合デバイスにも、このアライメントマーク形成方法は適用可能である。
【図面の簡単な説明】
【図１】この発明の実施例１によるフォトダイオード（ＰＤ）の製造方法を示す断面図である。
【図２】この発明の実施例１によるＰＤの製造方法における、アライメントマーク形成領域のウェハ上での位置を示す上面図である。
【図３】この発明の実施例２によるＰＤの製造方法を示す断面図である。
【図４】この発明の実施例３によるアバランシェフォトダイオード（ＡＰＤ）の製造方法を示す断面図である。
【図５】従来のＰＤの製造方法を示す断面図である。
【符号の説明】
１ ｎ−ＩｎＰ基板、２ ｉ−ＩｎＧａＡｓ光吸収層、３ ｎ−ＩｎＰ窓層、４ ｎ−ＩｎＧａＡｓコンタクト層、５ ＳｉＮ膜（拡散用マスク）、６ ＺｎＯ膜（拡散源）、７，７０ ＳｉＯ２ 膜、８ ｐ型領域、９ ＳｉＮ膜（反射防止膜）、１０ ｐ側電極（表面電極）、１１ ｎ側電極（裏面電極）、１４ ｐ＋ −ＩｎＧａＡｓコンタクト層、２０ 受光領域、２１ アライメントマーク、２２ ガードリング領域、３１ 素子形成領域、３２ アライメントマーク領域、５１ ｎ−ＩｎＰキャップ層、６２ ｎ− −ＩｎＧａＡｓ光吸収層、６３ ｎ−ＩｎＧａＡｓＰパイルアップ抑制層、６４ ｎ− −ＩｎＰ増倍層、６５ ｎ− −ＩｎＰガードリング層、６６ ｎ−ＩｎＧａＡｓＰコンタクト層、６７ ｎ− −ＩｎＰイオン注入マスク層、６８ ｎ−ＩｎＧａＡｓＰキャップ層、６９ ＳｉＮ膜、８０ Ｂｅイオン注入領域、１００ エピウェハ、１１０ ボンディングパッド部、１６６ ｐ＋ −ＩｎＧａＡｓＰコンタクト層。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a light receiving element used for optical communication or the like.
[0002]
[Prior art]
FIG. 5 shows a conventional method of manufacturing a photodiode (Photo Diode; hereinafter abbreviated as PD), which is a kind of light receiving element. First, as shown in FIG. 5B, an undoped InGaAs light absorbing layer 2, an n-InP window layer 3, and an n-InP window layer 3 are formed on a semiconductor (n-InP) substrate 1 by a vapor phase epitaxy (VPE, MOCVD, etc.). The InGaAs contact layer 4 is crystal-grown, and the epitaxial wafer (structure ni-n) is formed. + Layer) 100 is produced. Further, a SiN film 5, which is an insulating film for a diffusion mask, is applied to the surface of the epi-wafer 100, and then a resist pattern is formed by photolithography. The SiN film 5 is etched. Here, the above n− indicates that the conductivity type is n-type. (The same notation is used below. Note that p- represents p-type.) Next, as shown in FIG. 5B, the ZnO film 6, which is a Zn diffusion source, and this Zn diffusion source A SiO2 film 7 for preventing the decomposition of SiO2 is deposited on the entire surface by sputtering, and then heated to form Zn on the upper portions of the InGaAs contact layer 4, the InP window layer 3, and the InGaAs light absorbing layer 2 in the light receiving region 20. Diffusion is performed, and the conductivity type of the diffusion region is inverted from n-type to p-type. Next, after the SiO2 film 7, the ZnO film 6, and the SiN film 5 are removed by etching, as shown in FIG. 5C, a resist pattern is formed by photolithography, and the InGaAs contact layer 4 is formed using the resist pattern as a mask. Is etched, only in the peripheral region of the light receiving region 20, the conductivity type is inverted from n type to p type by the Zn diffusion. + -The InGaAs contact layer 14 is left. Further, after an SiN film 9 serving as an anti-reflection film is deposited on the entire surface, a resist pattern is formed by photolithography, and using the resist pattern as a mask, the SiN film 9 on the contact layer 14 is removed by etching. Finally, a p-side electrode (front surface electrode) 10 is formed on the surface of the contact layer 14 and the bonding pad portion 110 adjacent thereto, and an n-side electrode (back surface electrode) 11 is formed on the back surface of the InP substrate 1. I do.
[0003]
Through the above steps, a PD having a pin structure (p-type diffusion region-undoped light absorption layer-n-type substrate) is manufactured. Generally, such PDs are referred to as planar-type pin PDs. In this PD, by applying a reverse bias voltage between the p-side electrode and the n-side electrode, electrons and holes generated by light incident on the light absorption layer 2 are detected in the form of current. Can be.
[0004]
In a photodetector such as a PD, it is desirable that a current does not flow when light is not incident, and a current due to electrons and holes generated by the light flows only when light is incident. However, actually, even when no light is incident, a current called a dark current flows to some extent. The dark current mainly includes a recombination current generated in the light absorption layer 2 and a surface leakage current. The dark current depends on the manufacturing process of the PD, and particularly, the surface leak current is very sensitive to contamination of the wafer surface with organic substances and the like.
[0005]
[Problems to be solved by the invention]
In the above-described conventional PD manufacturing method, the photolithography in the contact layer forming step, the antireflection film forming step, and the surface electrode forming step after the Zn diffusion step is performed by using a photomask on the pattern of the p-type region 8 formed in the diffusion step. Was done in a physical matching method. However, in recent years, the wafer size has become larger, especially circular, and the performance of PD has been improved. In particular, the diameter of the light receiving area has been reduced due to high-speed response, and the pattern has become finer due to integration with other elements. However, it is difficult to obtain good pattern overlay accuracy in photolithography using the in-kind method. In addition, there is a problem that it is impossible to use the above diffusion region as an alignment mark dedicated to an exposure apparatus such as a stepper.
[0006]
Further, when an alignment mark dedicated to an exposure apparatus is formed on the wafer surface by photolithography and etching in the first step as in a method of manufacturing an integrated circuit or the like, the wafer surface is contaminated by residual organic substances such as a resist and a developing solution. I will. Thereafter, an insulating film for a diffusion mask is deposited on the entire surface of the wafer, and the insulating film in the light receiving region is removed by photolithography and etching, thereby depositing a ZnO film and diffusing Zn. Even if a sufficient pre-treatment (surface treatment) is performed before the deposition, it is difficult to completely remove the above-mentioned contamination on the wafer surface. Due to this contamination of the wafer surface, there has been a problem that the surface leakage current increases and the dark current increases as described above.
[0007]
The present invention has been made in view of the above problems, and provides a method of manufacturing a semiconductor device capable of easily manufacturing a light receiving element with a small dark current without contaminating a light receiving region on a wafer surface with an organic substance or the like. The purpose is to:
[0008]
[Means for Solving the Problems]
The method of manufacturing a semiconductor device according to the present invention (claim 1) includes the steps of: providing a light absorption layer made of an undoped semiconductor, a window layer made of the semiconductor of the first conductivity type on a semiconductor substrate of the first conductivity type; A step of sequentially growing a contact layer made of a conductive type semiconductor, depositing a first insulating film on the entire surface of the contact layer, forming a resist pattern by photolithography, and using the resist pattern as a mask, The first insulating film in a region where an alignment mark to be used for photolithography is to be formed in the step is etched, and further using the first insulating film as a mask, the contact layer or the contact layer and the window layer upper layer portion are removed. Etching to form the alignment mark and photolithography to form a resist pattern. Using the resist pattern as a mask, etching the first insulating film in the light receiving region of the photodiode, and using the first insulating film as a mask, forming a second conductive film opposite to the first conductive type. Diffusing impurities of the type into the contact layer, the window layer, and the upper layer of the light absorbing layer, inverting the conductivity type of the region where the impurities are diffused to the second conductivity type; After the entire surface of the insulating film is removed by etching, a resist pattern is formed by photolithography, and the resist pattern is used as a mask only in the peripheral region of the light receiving region of the photodiode on the window layer and in the region near the alignment mark. Etching the contact layer in a region other than these regions so as to leave the contact layer; Forming a resist pattern by photolithography after applying the second insulating film, and etching the second insulating film on the contact layer and the alignment mark using the resist pattern as a mask; A resist pattern is formed by photolithography, a surface electrode is formed on the surface of the contact layer left in the peripheral region of the light receiving region using the resist pattern as a mask, and a back electrode is formed on the back surface of the semiconductor substrate. And a process.
[0009]
According to a method of manufacturing a semiconductor device according to the present invention (claim 2), in the method of manufacturing a semiconductor device described above (claim 1), the first insulating film is a SiN film, a SiO film, or a SiON film. is there.
[0010]
According to a method of manufacturing a semiconductor device according to the present invention (claim 3), in the method of manufacturing a semiconductor device described above (claim 1), the semiconductor substrate and the window layer are made of InP; The contact layer is made of InGaAs.
[0011]
The method of manufacturing a semiconductor device according to the present invention (claim 4) includes the steps of: forming a light absorption layer made of an undoped semiconductor, a window layer made of the first conductivity type semiconductor on a first conductivity type semiconductor substrate; A step of sequentially growing a contact layer made of a semiconductor of a conductivity type, a cap layer made of a semiconductor different from the semiconductor constituting the contact layer, and the cap layer in a region where an alignment mark used for photolithography in a subsequent step is to be formed Etching, further using the cap layer as a mask, a step of etching the contact layer, or the contact layer and the upper layer portion of the window layer to form the alignment mark, and after etching and removing the entire cap layer, A step of depositing a first insulating film on the entire surface and a photolithographic process. Forming a resist pattern, using the resist pattern as a mask, etching the first insulating film in the light receiving region of the photodiode, and using the first insulating film as a mask, etching the first insulating film opposite to the first conductivity type. Diffusing impurities of the second conductivity type into the contact layer, the window layer, and the upper layer of the light absorbing layer, and inverting the conductivity type of the region where the impurities are diffused to the second conductivity type; After the first insulating film is etched and removed over the entire surface, a resist pattern is formed by photolithography, and using the resist pattern as a mask, the peripheral region of the light receiving region of the photodiode on the window layer and the vicinity of the alignment mark are formed. Etching the contact layer in regions other than these regions so as to leave the contact layer only in the region, After a second insulating film serving as an anti-reflection film is deposited on the surface, a resist pattern is formed by photolithography, and the resist pattern is used as a mask to form the second insulating film on the contact layer and the alignment mark. A step of etching the film, forming a resist pattern by photolithography, using the resist pattern as a mask, forming a surface electrode on the surface of the contact layer left in the peripheral region of the light receiving region, and forming a back surface on the back surface of the semiconductor substrate Forming an electrode.
[0012]
According to a method of manufacturing a semiconductor device according to the present invention (claim 5), in the method of manufacturing a semiconductor device described above (claim 4), the cap layer is made of InP, and the contact layer is made of InGaAs. .
[0013]
In the method of manufacturing a semiconductor device according to the present invention (claim 6), in the method of manufacturing a semiconductor device (claim 5), the semiconductor substrate and the window layer are made of InP, and the light absorption layer is made of InP. It is made of InGaAs.
[0014]
In the method of manufacturing a semiconductor device according to the present invention (claim 7), a light absorption layer made of a semiconductor of the first conductivity type and a pile-up suppression made of the semiconductor of the first conductivity type are formed on a semiconductor substrate of the first conductivity type. Layer, a multiplication layer made of the first conductivity type semiconductor, a guard ring layer made of the first conductivity type semiconductor, a contact layer made of the first conductivity type semiconductor, and an ion made of the first conductivity type semiconductor A step of sequentially growing an implantation mask layer and a cap layer made of the semiconductor of the first conductivity type, depositing a first insulating film on the entire surface of the cap layer, and forming alignment marks used for photolithography in the subsequent steps. Etching the first insulating film in a region to be formed, and further using the first insulating film as a mask, the cap layer, the ion implantation mask layer, and the contact layer; Or a step of forming the alignment mark by etching these layers and the upper layer portion of the guard ring layer, and after forming the alignment mark, forming a resist pattern by photolithography, and using the resist pattern as a mask, an avalanche photodiode Etching the first insulating film in the annular guard ring region at the periphery of the light receiving region, etching the cap layer and the ion implantation mask layer using the first insulating film as a mask, and further etching the first insulating film. Using the insulating film, the cap layer, and the ion implantation mask layer as a mask, an impurity of a second conductivity type opposite to the first conductivity type is added to the contact layer, the guard ring layer, and the guard ring region in the guard ring region. Implanting ions into the upper layer of the multiplication layer; After etching the film, the cap layer, and the ion implantation mask layer over the entire surface, depositing a second insulating film over the entire surface, forming a resist pattern by photolithography, and using the resist pattern as a mask, The second insulating film in the light receiving region of the avalanche photodiode is etched, and using the second insulating film as a mask, an impurity of a second conductivity type opposite to the first conductivity type is added to the contact layer. Diffusion is performed on the guard ring layer and the upper layer portion of the multiplication layer, the conductivity type of the diffusion region is inverted to the second conductivity type, and the second conductivity type introduced into the guard ring region by the ion implantation. A step of activating the impurities and, after etching and removing the second insulating film over the entire surface, by photolithography A resist pattern is formed, and using the resist pattern as a mask, the contact layer is left only in the peripheral region of the light receiving region of the avalanche photodiode on the guard ring layer and in the region near the alignment mark. A step of etching the contact layer in a region other than the above, and a step of applying a third insulating film to be an anti-reflection film on the entire surface, forming a resist pattern by photolithography, and using the resist pattern as a mask, forming a resist pattern on the contact layer. And a step of etching the third insulating film on the alignment mark, forming a resist pattern by photolithography, and using the resist pattern as a mask, forming a resist pattern on the surface of the contact layer left in the peripheral region of the light receiving region 20. Form a surface electrode, and further It is intended to include a step of forming a back electrode on the rear surface of the semiconductor substrate.
[0015]
According to a method of manufacturing a semiconductor device according to the present invention (claim 8), in the method of manufacturing a semiconductor device described above (claim 7), the first insulating film is a SiN film, a SiO film, or a SiON film. is there.
[0016]
The method of manufacturing a semiconductor device according to the present invention (claim 9) is the same as the method of manufacturing a semiconductor device (claim 7), except that the semiconductor substrate, the multiplication layer, the guard ring layer, and the ion implantation mask layer are formed. Is made of InP, the light absorption layer is made of InGaAs, and the pile-up suppressing layer, the contact layer, and the cap layer are made of InGaAsP.
[0017]
BEST MODE FOR CARRYING OUT THE INVENTION
Embodiment 1 FIG.
Configuration 1.
As shown in FIG. 1, a method of manufacturing a semiconductor device according to a first embodiment of the present invention (claim 1) includes, as shown in FIG. 1, a light absorbing layer 2 made of an undoped semiconductor on a semiconductor substrate 1 of a first conductivity type. A step of sequentially growing a window layer 3 made of a semiconductor of one conductivity type and a contact layer 4 made of the semiconductor of the first conductivity type, and depositing a first insulating film 5 on the entire surface of the contact layer 4; A resist pattern is formed by lithography, and using the resist pattern as a mask, the first insulating film 5 in a region where an alignment mark used for photolithography in a subsequent step is to be formed is etched. Is used as a mask to etch the contact layer 4 or the upper part of the contact layer 4 and the window layer 3 to form the alignment mark 21. And forming a resist pattern by photolithography, using the resist pattern as a mask, etching the first insulating film 5 in the light receiving region 20 of the photodiode, and using the first insulating film 5 as a mask, An impurity of a second conductivity type opposite to the first conductivity type is diffused into the contact layer 4, the window layer 3, and the upper layer portion of the light absorption layer 2, and the conductivity type of the diffusion region 8 is changed to the second conductivity type. A resist pattern is formed by photolithography after the first insulating film 5 is removed by etching, and a light receiving region of the photodiode on the window layer 3 is formed using the resist pattern as a mask. In order to leave the contact layer 4 only in the peripheral region 20 and in the region near the alignment mark, After the step of etching the contact layer 4 and the deposition of the second insulating film 9 serving as an anti-reflection film on the entire surface, a resist pattern is formed by photolithography. A step of etching the second insulating film 9 above and on the alignment mark 21, forming a resist pattern by photolithography, and using the resist pattern as a mask, the contact remaining in the peripheral area of the light receiving area 20 Forming a front surface electrode 10 on the surface of the layer 14, and further forming a back surface electrode 11 on the back surface of the semiconductor substrate. For this reason, the alignment between the photomask and the pattern on the wafer in the photolithography after the formation of the alignment mark 21 can be performed using the exclusive alignment mark unique to the exposure apparatus instead of the above-described actual alignment. Alignment becomes possible. As a result, the workability of the alignment work is improved, and the alignment accuracy is improved, so that an inexpensive and highly accurate PD product can be obtained. Further, the resist pattern formation by photolithography for forming the alignment mark is performed not on the surface of the contact layer 4 but on the surface of the first insulating film 5 and before the step of diffusing impurities of the second conductivity type. Since the first insulating film 5 in the light receiving region 20 is removed by etching, the surface of the contact layer 4 in the light receiving region 20 is not contaminated by a residual organic substance such as a resist. For this reason, the surface leak current is reduced, and thus the PD with reduced dark current can be easily manufactured.
[0018]
Configuration 2.
Further, in the method of manufacturing a semiconductor device according to the first embodiment, as shown in FIG. 1, in the method of manufacturing a semiconductor device having the above-described configuration 1, the first insulating film 5 is formed of a SiN film, a SiO film, or a SiON film. What is a membrane. Thus, the SiN film, SiO film or SiON film can be used as a mask to stably etch the contact layer 4 in the region where the alignment mark 21 is to be formed, and the SiN film, SiO film or SiON film can be used as a mask. As a result, it is possible to stably diffuse the second conductivity type impurity into the semiconductor layer of the light receiving region 20.
[0019]
Embodiment 1 FIG.
An example according to the first embodiment of the present invention will be described.
FIG. 1 is a sectional view illustrating the method for manufacturing the semiconductor device according to the first embodiment. A method for manufacturing a semiconductor device according to the first embodiment will be described with reference to FIG. First, an undoped i-InGaAs light absorption layer 2 (5 μm) and an n-InP window layer 3 (2.0 μm) are formed on an n-InP substrate 1 (thickness: 350 μm) by a vapor phase growth method (VPE, MOCVD, etc.). , N-InGaAs contact layer 4 (0.3 μm) is crystal-grown, and an epiwafer (structure: ni-n + Layer) 100 is produced. Further, as shown in FIG. 1A, an SiN film 5 having a thickness of about 50 nm, which is an insulating film for a diffusion mask, is deposited on the surface of the epi-wafer 100 by using a CVD method or the like.
[0020]
Thereafter, a resist pattern is formed by photolithography, and using the resist pattern as a mask, the SiN film 5 in the region where the alignment mark 21 is to be formed is etched. Further, as shown in FIG. 1B, using the SiN film 5 as a mask, the n-InGaAs contact layer 4 is selectively etched using a sulfuric acid-based etchant or the like to form an alignment mark 21. The etching at this time may be such that the etching is performed to the n-InP window layer instead of the selective etching described above. Thereafter, the resist on the wafer surface is removed. The alignment marks 21 are formed in two alignment mark regions 32 on the surface of the epi-wafer 100 as shown in FIG. The area other than the area 32 is the element forming area 31 where the PD is formed.
[0021]
Next, a resist pattern is formed by photolithography, and the SiN film 5 in the light receiving region 20 of the photodiode is etched using the resist pattern as a mask. The photolithography at this time is performed by automatic alignment using the above-described alignment mark 21. Next, after removing the resist, a ZnO film 6 having a thickness of about 100 nm, which is a Zn diffusion source, is deposited on the entire surface by a sputtering method, and a ZnO film 6 having a thickness of about 100 nm is further formed thereon to prevent decomposition of the Zn diffusion source. An SiO2 film 7 is deposited by a CVD method. Thereafter, as shown in FIG. 1C, a heat treatment is performed at 500 ° C. for about 2 hours using an annealing furnace, so that the InGaAs contact layer 4, the InP window layer 3, and the upper layer of the InGaAs light absorbing layer 2 in the light receiving region 20 are formed. Zn, which is a p-type impurity, is diffused into the portion, and the conductivity type of the diffusion region 8 is inverted from n-type to p-type.
[0022]
Next, after the SiO2 film 7, the ZnO film 6, and the SiN film 5 are entirely removed by etching using an HF-based etchant, as shown in FIG. 1D, auto alignment using the alignment marks 21 is performed. A resist pattern is formed by photolithography according to the method described above, and the InGaAs contact layer 4 is etched using the resist pattern as a mask, so that the contact layer 4 is left only in the vicinity of the alignment mark 21 and in the peripheral region of the light receiving region 20. However, the contact layer in the peripheral region of the light receiving region 20 has a conductivity type reversed from n-type to p-type due to the Zn diffusion. + -InGaAs contact layer 14 is formed.
[0023]
Further, after a SiN film 9 serving as an anti-reflection film is deposited on the entire surface, a resist pattern is formed by photolithography using auto-alignment using the alignment mark, and the contact layer is etched by using the resist pattern as a mask. The SiN film 9 on the wafers 4 and 14 and the alignment mark 21 is etched to leave an anti-reflection film (SiN film) 9 on the surface of the InP window layer 3 in a region where the contact layer has been etched away. Thereafter, a p-side electrode (surface electrode) 10 made of Ti / Au is formed on the surface of the contact layer 14 and the bonding pad portion 110 adjacent thereto by photolithography by auto-alignment using the alignment mark 21. . Finally, after polishing the back surface of the InP substrate 1 until the substrate thickness becomes about 150 μm, an n-side electrode (back surface electrode) 11 made of AuGe / Au is formed on the back surface of the substrate.
[0024]
Through the above steps, a PD having a pin structure (p-type diffusion region-undoped light absorption layer-n-type substrate) is manufactured. In this PD, by applying a reverse bias voltage between the p-side electrode and the n-side electrode, electrons and holes generated by light incident on the light absorption layer 2 can be extracted as a current.
[0025]
In the first embodiment, the alignment between the photomask and the pattern on the wafer in the photolithography after the formation of the alignment mark 21 is performed not by the physical alignment used in the above-described conventional manufacturing method but by the exposure apparatus. It can be performed by automatic alignment using the dedicated alignment mark 21 of FIG. Thereby, the workability of the alignment work is improved, the alignment accuracy is improved, and a low-cost and highly accurate PD can be obtained. Further, the resist formation by photolithography for forming the alignment mark is performed not on the surface of the n-InGaAs contact layer 4 but on the surface of the SiN film 5 serving as a diffusion mask, and a step of diffusing Zn as a p-type impurity is performed. Since the SiN film 5 in the light receiving area 20 is removed by etching before the above, the surface of the contact layer 4 in the light receiving area 20 is not contaminated by a residual organic substance such as a resist. For this reason, the surface leak current is reduced, and thus the PD with reduced dark current can be easily manufactured. Further, since the SiN film 5 is used as an etching mask for the alignment mark 21 and a diffusion mask for Zn, the contact layer 4 in the region where the alignment mark 21 is to be formed can be stably etched, and the light receiving region can be formed. It is possible to stably diffuse Zn, which is a p-type impurity, into the twenty semiconductor layers.
[0026]
Embodiment 2 FIG.
Configuration 1.
As shown in FIG. 3, the method for manufacturing a semiconductor device according to the second embodiment of the present invention (claim 4) includes, as shown in FIG. 3, a light absorption layer 2 made of an undoped semiconductor on a semiconductor substrate 1 of a first conductivity type. A step of sequentially growing a window layer 3 made of a semiconductor of one conductivity type, a contact layer 4 made of the semiconductor of the first conductivity type, and a cap layer 51 made of a semiconductor different from the semiconductor forming the contact layer; A resist pattern is formed, and using the resist pattern as a mask, the cap layer 51 in a region where an alignment mark to be used for photolithography in a subsequent step is to be formed is etched. Further, using the cap layer 51 as a mask, the contact layer 4 is formed. Or etching the upper layers of the contact layer 4 and the window layer 3 to form the alignment A step of forming a mark 21; a step of etching and removing the cap layer 51 over the entire surface; and a step of depositing a first insulating film 5 over the entire surface; and forming a resist pattern by photolithography, using the resist pattern as a mask. The first insulating film 5 in the light receiving region 20 of the photodiode is etched, and using the first insulating film 5 as a mask, an impurity of a second conductivity type opposite to the first conductivity type is contacted. A step of diffusing the layer 4, the window layer 3, and the upper layer of the light absorbing layer 2 to invert the conductivity type of the region 8 in which the impurities are diffused to the second conductivity type; After the entire surface of the window layer 3 is removed by etching, a resist pattern is formed by photolithography. Etching the contact layer 4 in a region other than these regions so as to leave the contact layer 4 only in the peripheral region of the light receiving region 20 of the photodiode and in the region near the alignment mark 21; After a second insulating film to be formed is formed, a resist pattern is formed by photolithography, and using the resist pattern as a mask, the second insulating film on the contact layers 4 and 14 and the alignment mark 21 is removed. Etching, forming a resist pattern by photolithography, using this resist pattern as a mask, forming a surface electrode on the surface of the contact layer left in the peripheral region of the light receiving region 20, and further forming a back surface on the back surface of the semiconductor substrate Forming an electrode. For this reason, the alignment between the photomask and the pattern on the wafer in the photolithography after the formation of the alignment marks can be performed using the exclusive alignment marks specific to the exposure apparatus instead of the above-described actual alignment, and the automatic alignment can be performed. Becomes possible. As a result, the workability of the alignment work is improved, and the alignment accuracy is improved, so that an inexpensive and highly accurate PD product can be obtained. Further, the resist pattern formation by photolithography for forming the alignment mark is performed not on the surface of the contact layer 4 but on the surface of the cap layer 51, and before the impurity diffusion step of the second conductivity type, the light receiving region is formed. Since the cap layer 51 of 20 is removed by etching, the surface of the contact layer 4 in the light receiving region 20 is not contaminated by residual organic matter such as a resist. For this reason, the surface leak current is reduced, and thus the PD with reduced dark current can be easily manufactured.
[0027]
Configuration 2.
As shown in FIG. 3, in the method for manufacturing a semiconductor device according to the second embodiment, the cap layer 51 is made of InP, and the contact layer 4 is made of InGaAs. It becomes. Therefore, after the alignment mark 21 is formed, the cap layer 51 can be selectively etched with respect to the contact layer 4, and only the cap layer 51 can be removed.
[0028]
Embodiment 2. FIG.
An example according to the second embodiment of the present invention will be described.
FIG. 3 is a sectional view illustrating the method for manufacturing the semiconductor device according to the second embodiment. In the second embodiment, a cap layer made of InP is used as an etching mask for forming an alignment mark, instead of the SiN film 5 in the first embodiment. Hereinafter, the details of the method for manufacturing the semiconductor device according to the second embodiment will be described with reference to FIGS.
[0029]
First, as shown in FIG. 3A, an undoped i-InGaAs light absorbing layer 2 (5 μm), n -InP window layer 3 (2.0 [mu] m), n-InGaAs contact layer 4 (0.3 [mu] m), and n-InP cap layer 51 are crystal-grown, and an epitaxial wafer (structure: ni-n) is formed. + Layer) 100 is produced.
[0030]
Thereafter, a resist pattern is formed by photolithography, and using this resist pattern as a mask, the cap layer 51 in the region where the alignment mark 21 is to be formed is etched. Further, as shown in FIG. Using the InP cap layer 51 as a mask, the alignment marks 21 are formed by etching the n-InGaAs contact layer 4 or the upper layers of the n-InGaAs contact layer 4 and the n-InP window layer 3. Thereafter, the resist on the wafer surface is removed. The position where the alignment mark 21 is formed on the surface of the epi-wafer 100 is the position shown in FIG.
[0031]
Next, as shown in FIG. 3C, the n-InP cap layer 51 is selectively etched and removed over the entire surface using an etchant such as hydrochloric acid. At this time, only the cap layer 51 is removed, and the n-InGaAs contact layer 4 remains without being etched.
[0032]
Thereafter, a SiN film 5 serving as a diffusion mask and having a thickness of about 50 nm is deposited on the entire surface by CVD or the like. The subsequent steps are exactly the same as those described in the first embodiment. That is, using the resist pattern formed by photolithography as a mask, the SiN film 5 in the light receiving region 20 of the photodiode is etched, and the resist is further removed. Next, a ZnO film 6 and a SiO2 film 7 are deposited on the entire surface, and a heat treatment is performed at 500 ° C. for about 2 hours as shown in FIG. Zn is diffused into the layer 3 and the upper layer portion of the InGaAs light absorption layer 2, and the conductivity type of the diffusion region 8 is inverted from n-type to p-type. Next, after the entire surface of the SiO2 film 7, the ZnO film 6, and the SiN film 5 are removed by etching, as shown in FIG. 3E, the InGaAs contact layer 4 is etched using a resist pattern formed by photolithography as a mask. Thus, the contact layer 4 is left only in the vicinity of the alignment mark 21 and in the peripheral region of the light receiving region 20. Further, after a SiN film 9 serving as an anti-reflection film is deposited on the entire surface, a resist pattern is formed by photolithography, and the SiN film 9 on the contact layers 4 and 14 and the alignment mark 21 is formed using the resist pattern as a mask. The film (antireflection film) is etched. Thereafter, a p-side electrode (surface electrode) 10 made of Ti / Au is formed on the surface of the contact layer 14 and the bonding pad portion 110 adjacent thereto by photolithography. Finally, after polishing the back surface of the InP substrate 1 until the substrate thickness becomes about 150 μm, an n-side electrode (back surface electrode) 11 made of AuGe / Au is formed on the back surface of the substrate. Photolithography after the formation of the alignment mark 21 is performed by auto-alignment using the alignment mark 21. Through the above steps, a PD having a pin structure similar to that of the first embodiment is manufactured.
[0033]
In the second embodiment, the alignment between the photomask and the pattern on the wafer in the photolithography after the formation of the alignment mark 21 is performed not by the actual alignment used in the above-described conventional manufacturing method but by the exposure apparatus. It can be performed by automatic alignment using the dedicated alignment mark 21 of FIG. Thereby, the workability of the alignment work is improved, the alignment accuracy is improved, and a low-cost and highly accurate PD can be obtained. Further, the resist pattern formation by photolithography for forming the alignment mark is performed not on the surface of the n-InGaAs contact layer 4 but on the surface of the n-InP cap layer 51, and a step of diffusing Zn as a p-type impurity is performed. Before the etching, the cap layer 51 in the light receiving region 20 is removed by etching, so that the surface of the contact layer 4 in the light receiving region 20 is not contaminated by residual organic matter such as a resist. For this reason, the surface leak current is reduced, and thus the PD with reduced dark current can be easily manufactured. Since the cap layer 51 is made of InP and the contact layer 4 is made of InGaAs, only the cap layer 51 can be selectively etched with respect to the contact layer 4 by using an etchant such as hydrochloric acid. .
[0034]
Embodiment 3 FIG.
Configuration 1.
As shown in FIG. 4, a method of manufacturing a semiconductor device according to a third embodiment of the present invention (Claim 7) includes a light absorption layer 62 made of a semiconductor of the first conductivity type on a semiconductor substrate 1 of the first conductivity type. A pile-up suppressing layer 63 made of the semiconductor of the first conductivity type, a multiplication layer 64 made of the semiconductor of the first conductivity type, a guard ring layer 65 made of the semiconductor of the first conductivity type, A contact layer 66 made of a semiconductor, an ion implantation mask layer 67 made of the first conductivity type semiconductor, and a cap layer 68 made of the first conductivity type semiconductor are grown in this order. The first insulating film 69 is etched in a region to be an alignment mark used for photolithography in a step of depositing the insulating film 69 and a subsequent step. A step of etching the cap layer 68, the ion implantation mask layer 67, the contact layer 66, or a layer thereof and an upper layer of the guard ring layer 65 as a mask to form the alignment mark 21, After forming the resist pattern 21, a resist pattern is formed by photolithography, and using the resist pattern as a mask, the first insulating film 69 in the annular guard ring region 22 around the light receiving region 20 of the avalanche photodiode is etched. Using the first insulating film 69 as a mask, the cap layer 68 and the ion implantation mask layer 67 are etched, and further, using the first insulating film 69, the cap layer 68, and the ion implantation mask layer 67 as a mask. A second conductive type opposite to the first conductive type; A step of ion-implanting a conductive type impurity into the upper part of the contact layer 66, the guard ring layer 65, and the multiplication layer 64 in the guard ring region 22, and the first insulating film 69, the cap layer 68, And a step of depositing the second insulating film 5 on the entire surface after etching and removing the ion implantation mask layer 67 over the entire surface, and forming a resist pattern by photolithography, and using the resist pattern as a mask, the avalanche photodiode The second insulating film 5 in the light receiving region 20 is etched, and using the second insulating film 5 as a mask, an impurity of a second conductivity type opposite to the first conductivity type is added to the contact layer 66, The conductive layer is diffused into the guard ring layer 65 and the upper layer of the multiplication layer 64, and the conductivity type of the diffusion region 8 is inverted to the second conductivity type. A step of activating the impurities of the second conductivity type introduced into the guard ring region 22 by the ion implantation, and forming a resist pattern by photolithography after etching and removing the second insulating film 5 over the entire surface. Then, using this resist pattern as a mask, the contact layer 66 is left only in the peripheral region of the light receiving region 20 of the photodiode on the guard ring layer 65 and in the region near the alignment mark 21 except for these regions. And a third insulating film 9 serving as an anti-reflection film is deposited on the entire surface, and a resist pattern is formed by photolithography. 66, 166 and above alignment mark A resist pattern is formed by photolithography, and using the resist pattern as a mask, a surface is formed on the surface of the contact layer 66 left in the peripheral region of the light receiving region 20; Forming an electrode 10, and further forming a back electrode 11 on the back surface of the semiconductor substrate. Accordingly, the alignment of the photomask and the pattern on the wafer in the photolithography after the formation of the alignment mark 21 can be performed using the exclusive alignment mark unique to the exposure apparatus instead of the above-described actual alignment. Alignment becomes possible. As a result, the workability of the alignment work is improved, and the alignment accuracy is improved, so that an inexpensive and highly accurate PD product can be obtained. Further, the resist pattern formation by photolithography for forming the alignment mark is performed not on the surface of the contact layer 66 but on the surface of the first insulating film 69 and before the step of diffusing the impurities of the second conductivity type. Since the first insulating film 69 in the light receiving region 20 is removed by etching, the surface of the contact layer 66 in the light receiving region 20 is not contaminated by a residual organic substance such as a resist. Therefore, an avalanche photodiode (hereinafter, abbreviated as APD) with reduced surface leakage current and thus reduced dark current can be easily manufactured.
[0035]
Configuration 2.
Further, in the method of manufacturing a semiconductor device according to the third embodiment, as shown in FIG. 4, in the method of manufacturing a semiconductor device having the above-described configuration 1, the first insulating film 69 is formed of a SiN film, a SiO film, or a SiON film. What is a membrane. Therefore, using the SiN film, SiO film or SiON film as a mask, the cap layer 68, the ion implantation mask layer 67, and the contact layer 66 in the region where the alignment mark 21 is to be formed, or these layers and the guard The upper layer of the ring layer 65 can be etched stably.
[0036]
Embodiment 3 FIG.
An example according to the third embodiment of the present invention will be described.
FIG. 4 is a sectional view illustrating the method for manufacturing the semiconductor device according to the third embodiment. Third Embodiment A third embodiment is a method of manufacturing an APD using an SiN film as an etching mask for forming an alignment mark, as in the first embodiment. Hereinafter, the method of manufacturing the semiconductor device according to the third embodiment will be described in detail with reference to FIG.
[0037]
First, as shown in FIG. 4A, n-InP substrate 1 is formed on n-InP substrate 1 by vapor phase epitaxy (VPE, MOCVD, etc.). − -InGaAs light absorption layer 62 (thickness 3 μm), n-InGaAsP pile-up suppression layer 63 (0.2 μm), n − -InP multiplication layer 64, n − -InP guard ring layer 65 (the total of the multiplication layer thickness and the guard ring layer thickness is 5 μm or less), n-InGaAsP contact layer 66 (0.2 μm), n − An InP ion implantation mask layer 67 (2 μm) and an n-InGaAsP cap layer 68 (0.2 μm) are grown in this order, and a SiN film 69 is deposited on the entire surface of the cap layer 68.
[0038]
Next, as shown in FIG. 4B, a resist pattern is formed by photolithography, and using this resist pattern as a mask, the SiN film 69 in the region where the alignment mark 21 is to be formed is etched. Further, using the SiN film 69 as a mask, the alignment mark 21 is formed by etching the cap layer 68, the ion implantation mask layer 67, and the contact layer 66, or an upper layer of the layer and the guard ring layer 65. . The position of the alignment mark forming area 32 on the wafer surface is the position shown in FIG.
[0039]
Next, as shown in FIG. 4C, a resist pattern is formed by photolithography, and the SiN film 69 in the annular guard ring region 22 around the periphery of the APD light receiving region 20 is etched by using this resist as a mask. Using the SiN film 69 as a mask, the cap layer 68 and the ion implantation mask layer 67 are etched, and the SiN film 69, the cap layer 68, and the ion implantation mask layer 67 are used as a mask to form p-type impurities. Is ion-implanted into the upper part of the contact layer 66, the guard ring layer 65, and the multiplication layer 64 in the guard ring region 22.
[0040]
Next, after removing the resist, the SiN film 69, the cap layer 68, and the ion implantation mask layer 67 are removed by etching over the entire surface, and the SiN film 5 serving as a diffusion mask is deposited on the entire surface. Thereafter, a resist pattern is formed by photolithography, and the SiN film 5 in the light receiving region 20 of the APD is etched by etching using the resist pattern as a mask. Next, after removing the resist, a ZnO film 6 having a thickness of about 100 nm, which is a Zn diffusion source, is deposited on the entire surface by a sputtering method, and a 100 nm-thick film for preventing decomposition of the Zn diffusion source is further formed thereon. SiO2 film 7 is deposited by CVD. Thereafter, heat treatment is performed, and as shown in FIG. 4D, using the SiN film 5 as a mask, Zn which is a p-type impurity is deposited on the contact layer 66, the guard ring layer 65, and the multiplication layer 64. Then, the conductivity type of the diffusion region 8 is inverted to p-type, and Be, which is a p-type impurity introduced into the ion implantation region 80, is activated.
[0041]
Next, after the entire surface of the SiO2 film 7, the ZnO film 6, and the SiN film 5 are removed by etching, a resist pattern is formed by photolithography, and the APD on the guard ring layer 65 is received by etching using the resist pattern as a mask. The contact layer 66 in a region other than these regions is etched so that the contact layer 66 is left only in the peripheral region of the region 20 and the region near the alignment mark 21, and then the resist is removed. Further, after an SiN film 9 serving as an anti-reflection film is deposited on the entire surface, a resist pattern is formed by photolithography, and the contact layers 66 and 166 and the alignment marks 21 are etched by using this resist as a mask. Is etched.
[0042]
Next, as shown in FIG. 4E, a SiO2 film 70 is formed in a region adjacent to the light receiving region 20 on the SiN film (anti-reflection film) 9, and is left in the peripheral region of the light receiving region 20. The surface of the contact layer 66, the bonding pad portion 110 on the SiO2 film, and the p-side electrode (surface electrode) 10 made of Ti / Au are formed therebetween. Further, after the back surface of the InP substrate 1 is polished until the substrate thickness becomes about 150 μm, an n-side electrode (back surface electrode) 11 made of AuGe / Au is formed on the back surface of the substrate. Photolithography after the formation of the alignment mark 21 is performed by auto-alignment using the alignment mark 21.
[0043]
Through the above steps, an APD is manufactured. In this APD, by applying a reverse bias voltage between the p-side electrode and the n-side electrode, electrons and holes generated by light incident on the light absorbing layer 2 are converted into electron avalanches by the multiplication layer 64. Cause For this reason, the current generated by the electrons and holes generated by the incident light can be amplified and extracted.
[0044]
In the third embodiment, the alignment between the photomask and the pattern on the wafer in the photolithography after the formation of the alignment mark 21 is performed by exposure instead of the actual alignment used in the above-described conventional PD manufacturing method. The alignment can be performed using the dedicated alignment mark 21 unique to the apparatus, and the automatic alignment can be performed. As a result, the workability of the alignment work is improved, the alignment accuracy is improved, and an inexpensive and highly accurate PD product can be obtained. Further, the resist pattern formation by photolithography for forming the alignment mark is performed not on the surface of the contact layer 66 but on the surface of the SiN film 69, and before the step of diffusing Zn which is a p-type impurity, Since the SiN film 69 in the region 20 is removed by etching, the surface of the contact layer 66 in the light receiving region 20 is not contaminated by residual organic matter such as a resist. For this reason, an APD in which the surface leak current is reduced and thus the dark current is reduced can be easily manufactured. Since the insulating film serving as an etching mask for forming the alignment mark is the SiN film 69, the cap layer 68, the ion implantation mask layer 67, and the ion implantation mask layer 67 in the region where the alignment mark 21 is to be formed are formed using the SiN film 69 as a mask. The etching of the contact layer 66, or these layers and the upper layer of the guard ring layer 65 can be stably performed.
[0045]
In the above-described first to third embodiments, the method of forming an alignment mark at the time of manufacturing a pin-PD and an APD has been described, but a composite device in which an optical device such as an APD or a PD and an electronic device such as an FET are integrated. This alignment mark forming method can be applied to a device.
[Brief description of the drawings]
FIG. 1 is a sectional view illustrating a method for manufacturing a photodiode (PD) according to Embodiment 1 of the present invention.
FIG. 2 is a top view illustrating a position on a wafer of an alignment mark formation region in the method for manufacturing a PD according to the first embodiment of the present invention.
FIG. 3 is a sectional view illustrating a method for manufacturing a PD according to a second embodiment of the present invention.
FIG. 4 is a cross-sectional view illustrating a method for manufacturing an avalanche photodiode (APD) according to Embodiment 3 of the present invention.
FIG. 5 is a cross-sectional view showing a conventional method for manufacturing a PD.
[Explanation of symbols]
Reference Signs List 1 n-InP substrate, 2 i-InGaAs light absorption layer, 3 n-InP window layer, 4 n-InGaAs contact layer, 5 SiN film (diffusion mask), 6 ZnO film (diffusion source), 7,70 SiO 2 film , 8 p-type region, 9 SiN film (anti-reflection film), 10 p-side electrode (front surface electrode), 11 n-side electrode (back surface electrode), 14 p + -InGaAs contact layer, 20 light receiving area, 21 alignment mark, 22 guard ring area, 31 element formation area, 32 alignment mark area, 51 n-InP cap layer, 62 n − -InGaAs light absorption layer, 63 n-InGaAsP pile-up suppressing layer, 64 n − -InP multiplication layer, 65 n − -InP guard ring layer, 66 n-InGaAsP contact layer, 67 n − -InP ion implantation mask layer, 68 n-InGaAsP cap layer, 69 SiN film, 80 Be ion implantation region, 100 epiwafer, 110 bonding pad portion, 166 p + -InGaAsP contact layer.

Claims (9)

第１導電型の半導体基板上に、アンドープの半導体からなる光吸収層、上記第１導電型の半導体からなる窓層、上記第１導電型の半導体からなるコンタクト層を順に成長させ、該コンタクト層上の全面に第１の絶縁膜を被着させる工程と、
フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、以後の工程におけるフォトリソグラフィに用いるアライメントマークを形成すべき領域の上記第１の絶縁膜をエッチングし、さらに該第１の絶縁膜をマスクとして、上記コンタクト層、または上記コンタクト層及び上記窓層上層部分をエッチングして上記アライメントマークを形成する工程と、
フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、フォトダイオードの受光領域の上記第１の絶縁膜をエッチングし、該第１の絶縁膜をマスクとして、上記第１の導電型とは逆の第２の導電型の不純物を上記受光領域の上記コンタクト層，上記窓層，及び上記光吸収層上層部分に拡散させ、該不純物が拡散された領域の導電型を上記第２の導電型に反転させる工程と、
上記第１の絶縁膜を全面にわたってエッチング除去した後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記窓層上の上記フォトダイオードの受光領域の周縁領域，及び上記アライメントマーク近傍の領域にのみ上記コンタクト層を残すように、これらの領域以外の領域の上記コンタクト層をエッチングする工程と、
全面に反射防止膜となる第２の絶縁膜を被着した後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記コンタクト層上，及び上記アライメントマーク上の上記第２の絶縁膜をエッチングする工程と、
フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記受光領域の周縁領域に残された上記コンタクト層表面に表面電極を形成し、さらに上記半導体基板裏面に裏面電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。A light absorption layer made of an undoped semiconductor, a window layer made of the semiconductor of the first conductivity type, and a contact layer made of the semiconductor of the first conductivity type are sequentially grown on a semiconductor substrate of the first conductivity type. Depositing a first insulating film on the entire upper surface;
A resist pattern is formed by photolithography, and using the resist pattern as a mask, the first insulating film in a region where an alignment mark used for photolithography in a subsequent step is to be formed is etched. A step of forming the alignment mark by etching the contact layer, or the contact layer and the upper layer of the window layer, as a mask,
A resist pattern is formed by photolithography, the first insulating film in the light receiving region of the photodiode is etched using the resist pattern as a mask, and the first conductivity type is defined using the first insulating film as a mask. Conversely, an impurity of the second conductivity type is diffused into the contact layer, the window layer, and the upper layer of the light absorbing layer in the light receiving region, and the conductivity type of the region in which the impurity is diffused is changed to the second conductivity type. Inverting to
After the first insulating film is etched and removed over the entire surface, a resist pattern is formed by photolithography, and using the resist pattern as a mask, the periphery of the light receiving region of the photodiode on the window layer and the vicinity of the alignment mark Etching the contact layer in a region other than these regions so as to leave the contact layer only in the region of
After a second insulating film serving as an anti-reflection film is deposited on the entire surface, a resist pattern is formed by photolithography, and the second insulating film on the contact layer and the alignment mark is formed using the resist pattern as a mask. Etching the film;
Forming a resist pattern by photolithography, using the resist pattern as a mask, forming a surface electrode on the surface of the contact layer left in the peripheral region of the light receiving region, and further forming a back electrode on the back surface of the semiconductor substrate; A method for manufacturing a semiconductor device, comprising: 請求項１に記載の半導体装置の製造方法において、
上記第１の絶縁膜は、ＳｉＮ膜，ＳｉＯ膜またはＳｉＯＮ膜であることを特徴とする半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 1,
A method for manufacturing a semiconductor device, wherein the first insulating film is a SiN film, a SiO film or a SiON film. 請求項１に記載の半導体装置の製造方法において、
上記半導体基板，及び上記窓層は、ＩｎＰからなり、
上記光吸収層，及び上記コンタクト層は、ＩｎＧａＡｓからなることを特徴とする半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 1,
The semiconductor substrate and the window layer are made of InP;
The method of manufacturing a semiconductor device, wherein the light absorbing layer and the contact layer are made of InGaAs. 第１導電型の半導体基板上に、アンドープの半導体からなる光吸収層、上記第１導電型の半導体からなる窓層、上記第１導電型の半導体からなるコンタクト層、該コンタクト層を構成する半導体とは異なる半導体からなるキャップ層を順に成長させる工程と、
フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、以後の工程におけるフォトリソグラフィに用いるアライメントマークを形成すべき領域の上記キャップ層をエッチングし、さらに該キャップ層をマスクとして、上記コンタクト層、または上記コンタクト層及び上記窓層上層部分をエッチングして上記アライメントマークを形成する工程と、
上記キャップ層を全面にわたってエッチング除去した後、全面に第１の絶縁膜を被着させる工程と、
フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、フォトダイオードの受光領域の上記第１の絶縁膜をエッチングし、該第１の絶縁膜をマスクとして、上記第１の導電型とは逆の第２の導電型の不純物を上記受光領域の上記コンタクト層，上記窓層，及び上記光吸収層上層部分に拡散させ、該不純物が拡散された領域の導電型を上記第２の導電型に反転させる工程と、
上記第１の絶縁膜を全面にわたってエッチング除去した後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記窓層上の上記フォトダイオードの受光領域の周縁領域，及び上記アライメントマーク近傍の領域にのみ上記コンタクト層を残すように、これらの領域以外の領域の上記コンタクト層をエッチングする工程と、
全面に反射防止膜となる第２の絶縁膜を被着した後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記コンタクト層上，及び上記アライメントマーク上の上記第２の絶縁膜をエッチングする工程と、
フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記受光領域の周縁領域に残された上記コンタクト層表面に表面電極を形成し、さらに上記半導体基板裏面に裏面電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。A light absorbing layer made of an undoped semiconductor, a window layer made of the semiconductor of the first conductivity type, a contact layer made of the semiconductor of the first conductivity type, and a semiconductor forming the contact layer on a semiconductor substrate of the first conductivity type A step of sequentially growing a cap layer made of a semiconductor different from the
A resist pattern is formed by photolithography, and using the resist pattern as a mask, the cap layer in a region where an alignment mark to be used for photolithography in a subsequent step is to be formed is etched. Forming the alignment mark by etching the contact layer and the upper layer of the window layer, or
After etching and removing the cap layer over the entire surface, applying a first insulating film over the entire surface;
A resist pattern is formed by photolithography, the first insulating film in the light receiving region of the photodiode is etched using the resist pattern as a mask, and the first conductivity type is defined using the first insulating film as a mask. Conversely, an impurity of the second conductivity type is diffused into the contact layer, the window layer, and the upper layer of the light absorbing layer in the light receiving region, and the conductivity type of the region in which the impurity is diffused is changed to the second conductivity type. Inverting to
After the first insulating film is etched and removed over the entire surface, a resist pattern is formed by photolithography, and using the resist pattern as a mask, the periphery of the light receiving region of the photodiode on the window layer and the vicinity of the alignment mark Etching the contact layer in a region other than these regions so as to leave the contact layer only in the region of
After a second insulating film serving as an anti-reflection film is deposited on the entire surface, a resist pattern is formed by photolithography, and the second insulating film on the contact layer and the alignment mark is formed using the resist pattern as a mask. Etching the film;
Forming a resist pattern by photolithography, using the resist pattern as a mask, forming a surface electrode on the surface of the contact layer left in the peripheral region of the light receiving region, and further forming a back electrode on the back surface of the semiconductor substrate; A method for manufacturing a semiconductor device, comprising: 請求項４に記載の半導体装置の製造方法において、
上記キャップ層は、ＩｎＰからなり、
上記コンタクト層は、ＩｎＧａＡｓからなることを特徴とする半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 4,
The cap layer is made of InP,
The method for manufacturing a semiconductor device, wherein the contact layer is made of InGaAs. 請求項５に記載の半導体装置の製造方法において、
上記半導体基板，及び上記窓層は、ＩｎＰからなり、
上記光吸収層は、ＩｎＧａＡｓからなることを特徴とする半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 5,
The semiconductor substrate and the window layer are made of InP;
The method for manufacturing a semiconductor device, wherein the light absorption layer is made of InGaAs. 第１導電型の半導体基板上に、第１導電型の半導体からなる光吸収層、上記第１導電型の半導体からなるパイルアップ抑制層、上記第１導電型の半導体からなる増倍層、上記第１導電型の半導体からなるガードリング層、上記第１導電型の半導体からなるコンタクト層、上記第１導電型の半導体からなるイオン注入マスク層、上記第１導電型の半導体からなるキャップ層を順に成長させ、該キャップ層上の全面に第１の絶縁膜を被着させる工程と、
フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、以後の工程におけるフォトリソグラフィに用いるアライメントマークを形成すべき領域の上記第１の絶縁膜をエッチングし、さらに該第１の絶縁膜をマスクとして、上記キャップ層，上記イオン注入マスク層，及び上記コンタクト層、またはこれらの層及び上記ガードリング層上層部分をエッチングして上記アライメントマークを形成する工程と、
上記アライメントマーク形成の後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、アバランシェフォトダイオードの受光領域周縁の環状のガードリング領域における上記第１の絶縁膜をエッチングし、該第１の絶縁膜をマスクとして、上記キャップ層，及び上記イオン注入マスク層をエッチングし、さらに上記第１の絶縁膜，及び上記キャップ層，及び上記イオン注入マスク層をマスクとして上記第１の導電型と逆の第２の導電型の不純物を上記ガードリング領域の上記コンタクト層，上記ガードリング層，及び上記増倍層上層部分にイオン注入する工程と、
上記第１の絶縁膜，上記キャップ層，及び上記イオン注入マスク層を全面にわたって除去した後、全面に第２の絶縁膜を被着させる工程と、
フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記アバランシェフォトダイオード受光領域の上記第２の絶縁膜をエッチングし、該第２の絶縁膜をマスクとして、上記第１の導電型とは逆の第２の導電型の不純物を上記コンタクト層，上記ガードリング層，及び上記増倍層上層部分に拡散させ、該拡散領域の導電型を上記第２の導電型に反転させるとともに、上記イオン注入により上記ガードリング領域に導入した上記第２導電型の不純物を活性化させる工程と、
上記第２の絶縁膜を全面にわたってエッチング除去した後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記ガードリング層上の上記アバランシェフォトダイオードの受光領域の周縁領域，及び上記アライメントマーク近傍の領域にのみ上記コンタクト層を残すように、これらの領域以外の領域のコンタクト層をエッチングする工程と、
全面に反射防止膜となる第３の絶縁膜を被着した後、フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記コンタクト層上及び上記アライメントマーク上の上記第３の絶縁膜をエッチングする工程と、
フォトリソグラフィによってレジストパターンを形成し、このレジストパターンをマスクとして、上記受光領域の周縁領域に残された上記コンタクト層表面に表面電極を形成し、さらに上記半導体基板裏面に裏面電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。A light absorption layer made of a semiconductor of the first conductivity type, a pile-up suppressing layer made of the semiconductor of the first conductivity type, a multiplication layer made of the semiconductor of the first conductivity type, A guard ring layer made of a semiconductor of the first conductivity type, a contact layer made of the semiconductor of the first conductivity type, an ion implantation mask layer made of the semiconductor of the first conductivity type, and a cap layer made of the semiconductor of the first conductivity type. Growing sequentially and applying a first insulating film over the entire surface of the cap layer;
A resist pattern is formed by photolithography, and using the resist pattern as a mask, the first insulating film in a region where an alignment mark used for photolithography in a subsequent step is to be formed is etched. Etching the cap layer, the ion implantation mask layer, and the contact layer, or an upper layer of these layers and the guard ring layer as a mask to form the alignment mark;
After the formation of the alignment mark, a resist pattern is formed by photolithography, and using the resist pattern as a mask, the first insulating film in the annular guard ring region around the light receiving region of the avalanche photodiode is etched. The cap layer and the ion implantation mask layer are etched using the insulating film as a mask, and the first conductivity type is further etched using the first insulating film, the cap layer, and the ion implantation mask layer as a mask. Reverse ion implantation of impurities of the second conductivity type into the contact layer, the guard ring layer, and the upper layer portion of the guard ring region;
Removing the first insulating film, the cap layer, and the ion implantation mask layer over the entire surface, and then applying a second insulating film over the entire surface;
A resist pattern is formed by photolithography, the second insulating film in the avalanche photodiode light receiving region is etched using the resist pattern as a mask, and the first conductivity type is etched using the second insulating film as a mask. Diffuses an impurity of the opposite second conductivity type into the contact layer, the guard ring layer, and the upper layer portion of the multiplication layer, inverts the conductivity type of the diffusion region to the second conductivity type, Activating the second conductivity type impurity introduced into the guard ring region by ion implantation;
After the second insulating film is etched and removed over the entire surface, a resist pattern is formed by photolithography. Using the resist pattern as a mask, a peripheral region of a light receiving region of the avalanche photodiode on the guard ring layer, and the alignment Etching a contact layer in a region other than these regions so as to leave the contact layer only in a region near the mark;
After a third insulating film serving as an anti-reflection film is deposited on the entire surface, a resist pattern is formed by photolithography, and the third insulating film on the contact layer and the alignment mark is formed using the resist pattern as a mask. Etching the;
Forming a resist pattern by photolithography, using the resist pattern as a mask, forming a surface electrode on the surface of the contact layer left in the peripheral region of the light receiving region, and further forming a back electrode on the back surface of the semiconductor substrate; A method for manufacturing a semiconductor device, comprising: 請求項７に記載の半導体装置の製造方法において、
上記第１の絶縁膜は、ＳｉＮ膜，ＳｉＯ膜またはＳｉＯＮ膜であることを特徴とする半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 7,
A method for manufacturing a semiconductor device, wherein the first insulating film is a SiN film, a SiO film or a SiON film. 請求項７に記載の半導体装置の製造方法において、
上記半導体基板，上記増倍層，上記ガードリング層，及び上記イオン注入マスク層は、ＩｎＰからなり、
上記光吸収層は、ＩｎＧａＡｓからなり、
上記パイルアップ抑制層，上記コンタクト層，及び上記キャップ層は、ＩｎＧａＡｓＰからなることを特徴とする半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 7,
The semiconductor substrate, the multiplication layer, the guard ring layer, and the ion implantation mask layer are made of InP;
The light absorbing layer is made of InGaAs,
The method for manufacturing a semiconductor device, wherein the pile-up suppressing layer, the contact layer, and the cap layer are made of InGaAsP.
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