JP3543405B2 - Key signal processing device for video signal processing - Google Patents

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Description

【０００１】
【産業上の利用分野】
本発明は、映像信号に特殊効果を付与するためのキー信号を信号処理するディジタル・ビデオ信号・スイッチャーなどにおいて使用する映像信号処理用キー信号処理装置に関する。
特定的には、本発明は、ピクセル間隔より狭いサブピクセルレベルの特殊効果を可能ならしめるキー信号を生成する、映像信号処理用キー信号処理装置に関する。
また特定的には、本発明は、ソフトのかかったボーダーライン処理を可能にするキー信号、ソフトのかかったドロップボーダー処理を可能にするキー信号などを処理するのに好適な映像信号処理用キー信号処理装置に関する。
さらに特定的には、本発明は、キー信号を複合処理するに好適なＩＣ回路構成が可能な映像信号処理用キー信号処理装置に関する。
またさらに特定的には、本発明は、映像信号をデフォーカスするキー信号を生成する映像信号処理用キー信号処理装置（キー信号デフォーカス装置）に関する。
【０００２】
【従来の技術】
ディジタル・ビデオ信号・スイッチャーにおいては、映像信号に対して、種々の特殊効果を施す。
特殊効果としては、たとえば、ボーダーライン、ドロップボーダー、シャドー、アウトラインなど種々のものがある。
そのような特殊効果を施すためにキー信号を用いるが、その特殊効果の内容に応じてキー信号に種々の処理を施すことが必要となる。
【０００３】
【発明が解決しようとする課題】
高度な特殊効果を施す場合に、映像信号のピクセル間隔以下の特殊効果、つまり、サブピクセルレベルの特殊効果が要望されているが、従来、そのような特殊効果を行うためのキー信号を有効に処理する簡単な回路構成の回路（装置）はまだ知られていない。
【０００４】
また、従来の方法で、２つのキー信号の信号合成、たとえば、キー信号の幅を広げるためのポジティブＮＡＭ（非加算混合）演算を行ったとしても、２つのキー信号相互の時間（位相）が大きく離れていると、単に２つのキー信号を分離して出力した場合の結果と同等になり、キー信号の幅を希望するように広げることができない。つまり、従来の方法では、２つのキー信号相互の時間間隔が大きいとポジティブＮＡＭ演算を行っても希望する信号合成ができないという問題がある。
【０００５】
さらに、上述した処理の拡張機能になる、ソフトのかかったボーダーライン処理を可能にするキー信号、または、ソフトのかかったドロップボーダー処理を可能にするキー信号などを処理するのに好適な映像信号処理用キー信号処理装置もまだ知られていない。
【０００６】
上述したキー信号を、たとえば、ソフトのかかったボーダーライン処理し、さらに、ソフトのかかったドロップボーダー処理するという複合的かつ効果的に行うために好適な構成の映像信号処理用キー信号処理装置も知られていない。
【０００７】
また、滑らかな縁取りを施す特殊効果を必要となるが、そのようなキー信号を好適に生成可能な映像信号処理用キー信号処理装置はまだ知られていない。
【０００８】
また、滑らかな変化を示すデフォーカスしたキー信号を提供する映像信号処理用キー信号処理装置も知られていない。
【０００９】
本発明の第１の目的は、簡単な回路構成で、ピクセル間隔以下のサブピクセルレベルの特殊効果を実現可能なキー信号を提供可能な映像信号処理用キー信号処理装置を提供することにある。
また本発明の第２の目的は、信号合成を行う２つのキー信号の時間差（位相差）が大きい場合にも、有効な信号合成が可能な映像信号処理用キー信号処理装置を提供することにある。
さらに本発明の第３の目的は、上記第１の目的および第２の目的を同時に達成する映像信号処理用キー信号処理装置を提供することにある。
【００１０】
本発明の第４の目的は、ソフトのかかったボーダーライン処理を可能にするキー信号、または、ソフトのかかったドロップボーダー処理を可能にするキー信号を生成するのに好適な映像信号処理用キー信号処理装置を提供することにある。
本発明の第５の目的は、上述した処理が施されたキー信号を複合的に行う好適な構成の映像信号処理用キー信号処理装置を提供することにある。
本発明の第６の目的は、上述した処理が施され、さらに滑らかな縁取りが可能なキー信号を生成可能な映像信号処理用キー信号処理装置を提供することにある。
【００１２】
【課題を解決するための手段、および、作用】
上記第１〜第３の目的を達成する本発明の映像信号処理用キー信号処理装置は、
映像信号に特殊効果を施すために用いるキー入力信号を１クロック単位で順次遅延し、該遅延したキー信号を出力する信号遅延回路と、
前記キー入力信号および該信号遅延回路から出力される複数の遅延キー信号を受入れ、選択制御信号に基づいて、それぞれ、所定の遅延関係にある２対の信号組を選択する信号選択回路と、
該信号選択回路から出力された第１組の１対の信号について第１の係数を用いて信号補間を行う第１の信号補間回路と、
前記信号選択回路から出力された第２組の１対の信号について第２の係数を用いて信号補間を行う第２の信号補間回路と、
前記第１の信号補間回路の出力と前記第２の信号補間回路の出力を信号合成して映像信号処理用キー信号として出力する信号合成回路と
を有する。
作用
信号遅延回路は、映像信号に特殊効果を施すために用いるキー入力信号を、映像信号の１ピクセル分のデータをデータを転送する時間に対応したクロックに基づいて順次遅延し、遅延された複数のキー信号を出力する。これにより、位相調整および信号合成における位相差が離れたときの救済を行う複数の遅延キー信号が生成される。信号選択回路によって希望する２対の信号組が選択される。それぞれの信号組の１対の信号としては、好適には、１クロックだけ時間差のある信号組が選択される。第１の信号補間回路および第２の信号補間回路はそれぞれ選択された信号組について補間を行い、係数を乗ずる。これにより、ピクセル間隔以内のサブピクセルレベルの信号が生成される。特に、係数を乗ずることにより、任意の値に補間できる。信号合成回路は第１の信号補間結果と第２の信号補間結果とを信号合成する。
信号合成としては、たとえば、ポジティブＮＡＭ演算またはネガティブＮＡＭ演算を行う。
このようにして信号合成されたキー信号は、１次元的な処理を施されたキー信号である。
【００１３】
３次元的なキー処理が必要な上記第４の目的を達成する映像信号処理用キー信号処理装置は、
映像信号に特殊効果を施すために用いるキー入力信号を映像信号の１水平同期期間に相当する時間（１Ｈライン）単位で順次遅延し、該遅延した複数のキー信号を出力する信号遅延回路と、
前記キー入力信号および該信号遅延回路から出力される複数の遅延キー信号を受入れ、映像信号の第１方向、たとえば、垂直方向について所定の遅延関係にあるそれぞれ１対の信号組を選択し、該選択された信号について映像信号の第１方向について所定の階層数だけそれらの信号の幅を調整する第１方向信号調整ユニットと、
該第１方向信号調整ユニットで信号調整された結果を受入れ、それらの信号に対して前記第１の方向と直交関係にある映像信号の第２方向、たとえば、水平方向について、所定の階層数だけそれらの信号の幅を調整する第２方向信号調整ユニットと、
前記第２方向信号調整された信号に対して、所定の係数をキー信号処理する階層数だけ乗ずる乗算ユニットと、
該乗算ユニットからのキー信号処理する階層数に相当する複数の乗算結果を信号合成して映像信号処理用キー信号として出力する信号合成回路と
を有する。
作用
信号遅延回路は、映像信号に特殊効果を施すために用いるキー入力信号を、１Ｈライン単位で順次遅延し、遅延された複数のキー信号を出力する。これにより、信号調整および信号合成における時間差がある場合の救済を行う遅延キー信号が生成される。
第１の方向、たとえば、垂直方向の信号調整ユニットは、キー信号処理する階層数だけ、キー信号について、垂直方向について、垂直方向位置調整、および、キー信号の幅の調整を行う。つまり、キー入力信号および信号遅延回路からのそれぞれの遅延キー信号を受入れ、垂直方向選択制御信号に基づいて所定の遅延した関係にある信号組を選択し、該選択された信号について垂直方向の位相をキー信号処理する階層数だけ調整し、調整した信号の幅をキー信号処理する階層数だけ調整する。
第２方向、たとえば、水平方向の信号調整ユニットは、キー信号処理する階層数だけ、キー信号について、水平方向について、水平方向位置調整、および、キー信号の幅の調整を行う。つまり、垂直方向信号調整ユニットで調整した結果について、水平方向選択制御信号に基づいて所定の遅延した関係にある信号組を選択し、該選択された信号について水平方向の位置をキー信号処理する階層数だけ調整し、位相調整した信号の幅をキー信号処理する階層数だけ調整する。
水平方向の調整と垂直方向の調整とは、まず、垂直方向の調整を行い、その結果に対して水平方向の調整を行う、あるいは、その逆の信号調整を行う。または、水平方向の調整と垂直方向の調整を独自に行って、その結果を合成してもよい。
乗算ユニットは、上述のごとく水平方向および垂直方向について調整された結果に対して、高さ方向の調整を行う。つまり、乗算ユニットは、垂直方向調整および水平方向調整された信号に対して、所定の係数をキー信号処理する階層数だけ乗ずる。
信号合成回路は、このようにして得られた３次元的に調整された複数のキー信号を合成する。信号合成としては、好適には、ポジティブＮＡＭ演算またはネガティブＮＡＭ演算を行う。
【００１４】
上記第５の目的を達成する映像信号処理用キー信号処理装置は、基本回路構成として、
複数のキー入力信号を選択制御信号に基づいて選択して出力するセレクタと、 該セレクタから出力されるキー信号を受入れ、それらキー信号の波形を変形する複数のキー信号変形回路であって、該複数のキー信号変形回路のそれぞれが、 前記セレクタから出力されたキー入力信号を映像信号の１水平同期期間（１Ｈライン）に相当する時間単位で順次遅延し、該遅延した複数のキー信号を出力する信号遅延回路と、
前記セレクタから出力されたキー入力信号および該信号遅延回路から出力される複数の遅延キー信号を受入れ、映像信号の第１方向について所定の遅延関係にあるそれぞれ１対の信号組を選択し、該選択された信号について映像信号の第１方向について所定の階層数だけそれらの信号の幅を調整する第１方向信号調整ユニットと、
該第１方向信号調整ユニットで信号調整された結果を受入れ、それらの信号に対して前記第１の方向と直交関係にある映像信号の第２方向について、所定の階層数だけそれらの信号の幅を調整する第２方向信号調整ユニットと
を有しており、
前記複数のキー信号変形回路の複数の出力にそれぞれ所定の係数を乗ずる複数の乗算回路と、
該乗算回路の複数の乗算結果を信号合成する第１の信号合成回路と
を有する。
好適には、当該映像信号処理用キー信号処理装置の前段に位置する映像信号処理用キー信号処理装置の信号処理キー信号を受け入れて、前記キー信号変形回路および前記乗算回路で要する演算時間だけ遅延する第１の遅延回路と、
前記セレクタからの選択キー信号を前記キー信号変形回路および前記乗算回路で要する演算時間だけ遅延する第２の遅延回路と、
前記第１の遅延回路の出力または前記第２の遅延回路の出力を選択して前記第２の信号合成回路に印加するスイッチング回路と
前記第１の信号合成回路の結果と、前記スイッチング回路で選択された前記第１の遅延回路の出力または前記第２の遅延回路の出力のいずれかとの信号合成を行う第２の信号合成回路と
をさらに具備する。
【００１５】
さらに好適な第５の目的を達成する映像信号処理用キー信号処理装置は、上述した映像信号処理用キー信号処理装置を１組として、必要な数の映像信号処理用キー信号処理装置を縦続接続する。つまり、本発明の映像信号処理用キー信号処理装置は、
上記第１のライン遅延回路手段と、
上記第１の信号調整回路手段と、
上記第１のライン遅延回路手段と上記第１の信号調整回路手段とを有する前段の映像信号処理用キー信号処理装置の複数のキー信号変形回路の出力を受入れ、映像信号の１ラインに相当する時間順次遅延する複数の遅延回路を有する、上記第１のライン遅延回路手段と同等の回路構成を有する第２のライン遅延回路手段と、
該第２のライン遅延回路手段で遅延された複数の遅延キー信号を受入れ、および、前記映像信号処理用キー信号処理装置の第１の信号合成回路の出力を前段の映像信号処理用キー信号処理装置の信号処理キー信号として受入れ、これらのキー信号に対して第２の信号調整を行う、上記第１の信号調整回路手段と同等の回路構成を有する第２の信号調整回路手段と
を有する。
作用
第１の信号調整回路手段と第２の信号調整回路手段とをそれぞれＩＣとして一体構成することにより、ＩＣを必要段数だけ縦続接続可能となる。
好適には、前段の信号調整回路手段における信号合成結果を次段の信号合成に用いる。
【００１６】
さらに上述した第６の目的を達成するためには、前記第１の信号調整回路手段の第２の信号合成回路の出力を２ライン遅延する２ライン遅延回路と、
前記第１の信号調整回路手段の第２の信号合成回路の出力または前記２ライン遅延回路の出力を切り換えて前記第２の信号調整回路手段に前段の映像信号処理用キー信号処理装置のキー信号として印加するスイッチング回路と
をさらに有する。
【００１８】
第１実施例
本発明の映像信号処理用キー信号処理装置の第１実施例を図１を参照して述べる。第１実施例の映像信号処理用キー信号処理装置は１つのキー信号について１次元の調整（時間幅調整）を行う信号処理装置である。
図１に図解した映像信号処理用キー信号処理装置は、キー信号遅延回路１０Ａ、マトリクス回路（信号選択回路）２０Ａ、第１の信号補間回路３０Ａ、第２の信号補間回路３０Ｂ、および、信号合成回路４０Ａを有する。
【００１９】
図２は１種類のキー信号を処理する最も基本的な処理を行うキー信号調整回路の構成図である。
図２に示したキー信号調整回路は、図１に示したキー信号遅延回路１０Ａに対応しておりその構成を簡略化して示したキー信号遅延回路１０、図１に示したマトリクス信号選択回路２０Ａに対応しておりその構成を簡略化して示した信号選択回路２０、および、図１に示した第１の信号補間回路３０Ａおよび第２の信号補間回路３０Ｂを総称しておりその構成を簡略化して示した信号補間回路３０を有する。
以上から、図１に示した映像信号処理用キー信号処理装置は、基本回路構成を示した図２のキー信号調整回路と、信号合成回路４０Ａとを組み合わせた回路構成をしている。
【００２０】
図２に示したキー信号調整回路を参照して、キー信号の時間幅調整動作の基本を述べる。
このキー信号調整回路には、白／黒（または、０／１）の２値信号であるキー入力信号ＫＥＹＩＮが入力される。
【００２１】
キー信号遅延回路１０は単位クロック遅延回路１１〜１５を有し、これらの単位クロック遅延回路１１〜１５はキー入力信号ＫＥＹＩＮをクロックＣＬＫに基づいて順次遅延する。１クロックＣＬＫの値は、キー信号を用いて特殊効果を施す対象の映像信号の１ピクセル分のデータを転送する時間に対応している。したがって、キー信号遅延回路１０に入力されたキー入力信号ＫＥＹＩＮは、単位クロック遅延回路１１〜１５において順次、１ピクセル間隔の映像信号に対応する遅延時間で遅延されていく。
図１に示したキー信号遅延回路１０Ａは、図２に示したキー信号遅延回路１０に相当した回路構成をしており、キー入力信号ＫＥＹＩＮを順次、１クロックＣＬＫごと遅延するｎ個の遅延回路Ｄ0 〜Ｄn-1 が縦続接続されている。
【００２２】
図２に示した信号選択回路２０は、キー入力信号ＫＥＹＩＮそのもの、および、キー信号遅延回路１０において１クロック単位で順次遅延されたキー入力信号を受入れ、選択制御信号ＳＥＬＣＮＴに基づいて任意の遅延関係にあるキー入力信号と遅延キー信号、または、任意の遅延関係にある遅延キー信号の１対を選択して出力端子Ｏ0,Ｏ1 から出力する。
本実施例では、好適には、１クロックだけ遅延関係にある１対のキー信号を出力端子Ｏ0,Ｏ1 から出力する。１クロックだけ離れた２つの信号を選択すると、信号補間回路３０において補間の対象となる２つの信号の時間差に大きな隔たりがなく、たとえば、非加算混合（Non-Additive Mixing : ＮＡＭ）などのその後の演算処理において有益なキー信号が提供される。以下、本実施例においては、１クロックだけ遅延関係にある１対のキー信号を選択して出力した場合について述べる。
もちろん、信号選択回路２０は選択制御信号ＳＥＬＣＮＴの指令に応じて任意の遅延関係にある１対のキー信号を選択することができる。
図１に示したマトリクス回路２０Ａは、図２に示した信号選択回路２０と同様に、選択制御信号ＳＥＬＣＮＴに基づいてキー信号遅延回路１０Ａにおいて順次遅延された遅延キー信号から、それぞれ１対の２組の選択信号を出力する。第１組の１対の選択信号は出力端子ＯＵＴ１，ＯＵＴ２から出力され、第１の信号補間回路３０Ａに印加される。第２組の１対の選択信号は出力端子ＯＵＴ２，ＯＵＴ３から出力され、第２の信号補間回路３０Ｂに印加される。
なお、本実施例においては、出力端子ＯＵＴ０，ＯＵＴ１から出力される２つの遅延キー信号は１クロックＣＬＫだけずれたものである。つまり、第１組の１対の選択信号、すなわち、第１組の第１の選択信号と第２の選択信号とは、１クロックだけ離れた任意の遅延キー信号である。
同様に、出力端子ＯＵＴ２，ＯＵＴ３から出力される２つのキー信号は１クロックＣＬＫだけずれたものである。つまり、第２組の１対の選択信号、すなわち、第２組の第１の選択信号と第２の選択信号とは１クロックだけ離れた任意のキー信号である。
【００２３】
図２に示した信号補間回路３０は、信号選択回路２０で選択出力された１対のキー信号を入力し、その２つのキー信号の補間処理を行う。
図３（Ａ）〜（Ｃ）を参照して、信号補間回路３０の動作を述べる。
図３（Ａ）は図２のキー信号調整回路内の信号選択回路２０から出力された第１のキー信号の時間変化を示すグラフであり、図３（Ｂ）は信号選択回路２０から出力された第２のキー信号の時間変化を示すグラフであり、図３（Ｃ）は信号補間回路３０の補間結果を示すグラフである。
図３（Ａ）〜（Ｃ）において、横軸の１目盛りは１クロックＣＬＫの時間に対応している。
第２のキー信号ＩＮＢは、第１のキー信号ＩＮＡに対して１クロックＣＬＫだけ遅延している。この遅延関係は、キー入力信号ＫＥＹＩＮとキー信号遅延回路１０の単位クロック遅延回路１１の出力、または、単位クロック遅延回路１１の前後の信号など、１クロックＣＬＫだけ遅延しているものであれば、任意のものでよい。その選択は信号選択回路２０に印加された選択制御信号ＳＥＬＣＴＬによって規定されている。
信号補間回路３０は下記式に基づく信号補間演算を行う。
【００２４】
【数１】
ＯＵＴ３０＝Ｋ×ＩＮＡ＋（１−Ｋ）×ＩＮＢ ・・（１）
ただし、Ｋは０〜１の値の補間係数であり、
ＩＮＡは第１のキー信号であり、
ＩＮＢは第２のキー信号であり、
ＯＵＴ３０は補間結果である。
【００２５】
図３（Ｃ）は係数Ｋ＝０．５の場合の信号補間回路３０の補間結果ＯＵＴ３０を示すグラフである。
図３（Ｃ）に図解したグラフは、係数Ｋ＝０．５の場合の第１のキー信号ＩＮＡと第２のキー信号ＩＮＢとの平均をとったキー信号の波形を示している。その結果、第１のキー信号ＩＮＡおよび第２のキー信号ＩＮＢはともに１クロックＣＬＫ単位で遅延する信号であったが、補間によって１クロックＣＬＫ以内の値も取りうることになる。１クロックが１ピクセル間隔に対応しているから、補間によって１ピクセル間隔以内、つまり、サブピクセルレベルのキー信号が得られたことになる。すなわち、信号補間結果ＯＵＴ３０は、ピクセル間隔の第１のキー信号ＩＮＡとピクセル間隔の第２のキー信号ＩＮＢとを用いて得られたサブピクセルレベルの補間キー信号を意味している。換言すれば、信号補間結果ＯＵＴ３０は、ピクセル間隔のキー入力信号ＫＥＹＩＮをサブピクセルレベルに信号調整した結果を意味している。係数Ｋは適宜設定できるから、係数Ｋを適切に設定することによって、信号調整量を調整できる。
このように補間結果ＯＵＴ３０は、１クロックＣＬＫごとではなく、１クロックＣＬＫ未満の時間に調整されているから、この補間結果ＯＵＴ３０を用いれば、従来のように、ピクセルごとの特殊効果処理ではなく、１ピクセル以下のサブピクセルレベルの特殊効果処理が可能になる。
キー入力信号ＫＥＹＩＮに対していかに信号調整するかについては、係数Ｋおよび信号選択回路２０で選択する１対のキー信号にとって規定される。換言すれば、係数Ｋと選択制御信号ＳＥＬＣＴＬによって信号調整量を規定できる。
【００２６】
図１に示した第１の信号補間回路３０Ａは、係数Ｋ０を用いて第１組の第１の選択信号と第２の選択信号について、式１においてＫ＝Ｋ０とした補間演算を行う。その結果、第１の信号補間回路３０Ａにおいて、第１組の第１の選択信号と第２の選択信号を用いた第１の信号調整が行われる。
図１に示した第２の信号補間回路３０Ｂは、係数Ｋ１を用いて第２組の第１の選択信号と第２の選択信号について、式１においてＫ＝Ｋ０とした補間演算を行う。その結果、第２の信号補間回路３０Ｂにおいて、第２組の第１の選択信号と第２の選択信号を用いた第２の信号調整が行われる。
【００２７】
図１に示した信号合成ユニット４０Ａには、第１の信号補間回路３０Ａから第１の信号調整された第１のキー信号ＩＮＡおよび第２の信号補間回路３０Ｂから第２の調整された第２のキー信号ＩＮＢが印加されている他、キー信号遅延回路１０Ａから１クロックごと遅延された遅延キー信号が印加されている。
【００２８】
図４は、図１に示した信号合成ユニット４０Ａに対応しており、構成を簡略化した信号合成回路４０の回路図である。
信号合成回路４０は、第１のキー信号ＩＮＡおよび第２のキー信号ＩＮＢを入力し、モード信号ＭＯＤＥの種類に基づいて信号合成を行い、合成結果ＯＵＴ４０を出力する。
ここで、本実施例におけるモード信号ＭＯＤＥの種類とその処理内容の例を表１に示す。
【００２９】
【表１】

Figure 0003543405
【００３０】
図５は図４に示した信号合成回路４０の動作を示すグラフであり、図５（Ａ）は信号合成回路４０に入力された第１のキー信号の時間変化を示すグラフであり、図５（Ｂ）は信号合成回路４０に入力された第２のキー信号の時間変化を示すグラフであり、図５（Ｃ）は第１のモード（モード０）に基づく信号合成回路４０の合成結果を示すグラフあり、図５（Ｄ）は第２のモード（モード１）に基づく信号合成回路４０の合成結果を示すグラフある。
図５（Ａ）に示し第１のキー信号ＩＮＡと図５（Ｂ）に示す第２のキー信号ＩＮＢを用いて、信号合成回路４０においてモード０（ポジティブＮＡＭ演算）の信号合成をすれば、図５（Ｃ）に図解したように、その合成結果ＯＵＴ４０の幅は広くなる。また、モード１（ネガティブＮＡＭ演算）の信号合成をすれば、図５（Ｄ）に図解したように、その合成結果ＯＵＴ４０の幅は狭くなる。
つまり、信号合成回路４０を用いて、モード０の信号合成を行えばキー信号の幅を広げることができ、モード１（ネガティブＮＡＭ演算）の信号合成を行えばキー信号の幅を狭くすることができる。したがって、モード０で信号合成したキー信号を用いれば、ボーダーライン処理、つまり、映像信号の幅を太く（広く）することができる。逆に、モード１で信号合成したキー信号を用いれば、映像信号の幅を狭くすることができる。
【００３１】
図６は図４に示した信号合成回路４０の他の動作を示すグラフであり、図６（Ａ）は信号合成回路４０に入力された第１のキー信号の時間変化を示すグラフであり、図６（Ｂ）は信号合成回路４０に入力された第２のキー信号の時間変化を示すグラフであり、図６（Ｃ）は第１のモード（モード０：ポジティブＮＡＭ演算）に基づく信号合成回路４０の合成結果を示すグラフある。
図６（Ａ）、（Ｂ）に示した第１のキー信号ＩＮＡと第２のキー信号ＩＮＢとは、時間差が相当ある。その結果、信号合成回路４０でモード０（ポジティブＮＡＭ演算）による信号合成を行うと、第１のキー信号ＩＮＡと第２のキー信号ＩＮＢとの信号の幅を拡張するような信号合成は行われず、合成結果ＯＵＴ４０は第１のキー信号ＩＮＡと第２のキー信号ＩＮＢとが単に出力された不連続な状態のキー信号となる。そのような不連続なキー信号は特殊効果処理には有効に使用できない。
【００３２】
このような２つの時間差が大きい第１のキー信号ＩＮＡおよび第２のキー信号ＩＮＢに対するモード０（ポジティブＮＡＭ演算）における信号合成の不具合を防止するためには、信号合成回路４０の信号合成に際しても、図１および図２を参照して述べたと同様に、キー入力信号ＫＥＹＩＮをクロックＣＬＫごと遅延したキー信号を用いることが望ましい。そのため、図１に示した信号合成ユニット４０Ａには、図１に示したキー信号遅延回路１０Ａからの遅延キー信号が印加されている。
図７（Ａ）〜（Ｆ）は図１に示したキー信号遅延回路１０Ａにおける信号合成を示すグラフである。つまり、図７はキー信号の時間幅を拡大するための第１のモードにおける信号合成の動作を示すグラフであり、図７（Ａ）は第１のキー信号ＩＮＡ−１、つまり、キー入力信号ＫＥＹＩＮの時間変化を示すグラフであり、図７（Ｂ）〜（Ｄ）は順次単位クロックだけ遅延された第１のキー信号ＩＮＡ−２〜ＩＮＡ−４の時間変化を示すグラフである。図７（Ｅ）は第２のキー信号ＩＮＢの時間変化を示すグラフである。図７（Ｆ）は第１のモードに基づく、図７（Ａ）〜（Ｄ）に図解した第１のキー信号ＩＮＡ−１〜ＩＮＡ−４と、図７（Ｅ）に図解した第２のキー信号ＩＮＢとの信号合成結果を示すグラフある。
このように、１クロックＣＬＫだけ遅延した第１のキー信号ＩＮＡと、第２のキー信号ＩＮＢとを合成すれば、第１のキー信号ＩＮＡと第２のキー信号ＩＮＢとの間に、図６（Ａ）、（Ｂ）に例示したような時間差があっても、キー信号の時間幅は不連続にならず、キー信号を連続した広い幅の信号に生成できる。
【００３３】
図８は図１に図解した信号合成ユニット４０Ａの回路構成図である。
信号合成ユニット４０Ａは、信号合成回路４０１〜４０７が図示のごとく接続されている。それぞれの信号合成回路４０１〜４０７の動作は、図４を参照して図解した信号合成回路４０と同様である。
第１の信号合成回路４０１は、キー信号遅延回路１０Ａの第２段の遅延回路Ｄ1 の入力キー信号ＩＮ１と第２段の遅延回路Ｄ1 の出力キー信号ＩＮ２（第３段の遅延回路Ｄ2 の入力キー信号ＩＮ２）との信号合成を行う。
この実施例における信号合成は、２つの信号の幅を広げるモード０（ポジティブＮＡＭ演算）の信号合成である。その他の信号合成回路４０２〜４０３も、信号合成回路４０１と同様にモード０（ポジティブＮＡＭ演算）で１クロックずれた２つの遅延キー信号の信号合成を行う。
信号合成ユニット４０Ａは、信号合成回路４０６において、基本的に、第１の信号補間回路３０Ａから第１の信号調整された第１のキー信号ＩＮＡと、第２の信号補間回路３０Ｂから第２の信号調整された第２のキー信号ＩＮＢとの信号合成を行うが、図１を図解して述べたように、キー信号遅延回路１０Ａからの遅延キー信号をも用いているから、かりに第１の信号補間回路３０Ａから第１の信号調整された第１のキー信号ＩＮＡと第２の信号補間回路３０Ｂから第２の信号調整された第２のキー信号ＩＮＢとの間に、図６（Ａ）、（Ｂ）を参照して図解した大きな時間差が存在しても、キー入力信号ＫＥＹＩＮの幅を広げることができる。
信号合成ユニット４０Ａは、図８に図解したモード０（ポジティブＮＡＭ演算）に限らず、表１に示した他の演算を行う回路を有しており、モード信号ＭＯＤＥに応じて表１に示した各種モードの演算を行うことができる。
【００３４】
以上述べたように、図１に図解した本発明の第１実施例の映像信号処理用キー信号処理装置を用いれば、マトリクス回路２０Ａにおいて選択制御信号ＳＥＬＣＮＴに基づいた任意の１対の組合せの第１および第２の組の遅延キー信号を選択し、第１の信号補間回路３０Ａおよび第２の信号補間回路３０Ｂにおいてこれら選択された２対の遅延キー信号についてそれぞれ係数Ｋ０および係数Ｋ１に基づいた信号補間を行い、さらに、信号合成ユニット４０Ａにおいてモード信号ＭＯＤＥで指定したモードに応じて信号補間されたキー信号を合成することができる。
【００３５】
本発明の第１実施例の映像信号処理用キー信号処理装置の実施に際しては、上述した例示に限らず種々の変形態様をとることができる。
たとえば、図１に示したマトリクス回路２０Ａまたは図２に示した信号選択回路２０においては、１クロック遅延した関係にある１対のキー信号のみを選択出力する場合について例示したが、１クロックだけ離れた１対のキー信号選択に限らず、選択制御信号ＳＥＬＣＮＴの値を任意に設定して任意の時間が離れたキー信号、たとえば、２クロック遅延関係にあるを選択出力してもよい。
また、図１のキー信号遅延回路１０Ａまたは図２のキー信号遅延回路１０は、単位遅延回路（素子）を縦続接続する場合について述べたが、キー信号遅延回路１０およびキー信号遅延回路１０Ａとしては、たとえば、１つのＲＡＭを用いて構成し、そのＲＡＭにキー入力信号を連続的に書き込み、読み出しクロックに応じて読み出すようにしても、１クロックごと遅延した遅延キー信号が提供される。
【００３６】
本発明の第１実施例の映像信号処理用キー信号処理装置によれば、キー信号をピクセル間隔より小さなサブピクセルレベルで調整することができる。
また本発明の第１実施例によれば、２つのキー信号の時間差が相当存在していても、キー入力信号の幅を連続させ、設定されたモードに応じて問題なく調整できる。
さらに本発明の第１実施例によれば、上述したようにサブピクセルレベルで調整した２つの信号を、希望するモードで信号合成することができる。
【００３７】
第２実施例
本発明の第２実施例の映像信号処理用キー信号処理装置について述べる。
図９はソフトのかかったボーダーライン処理を図解するグラフである。このような元の映像信号を３次元的なピラミッド状に展開していく画像処理には、３次元的な大きさを持つキー信号を作成する必要がある。
図１０はソフトのかかったドロップボーダー処理を図解するグラフである。このような元の映像信号を３次元的に連続し、その大きさを変化させていく画像処理には、３次元的な大きさを持つキー信号を作成する必要がある。
図９および図１０に示すように、ソフトのかかったボーダーライン処理またはソフトのかかったドロップボーダー処理を行うには、上述した１次元の信号調整を行う第１実施例のキー信号処理では充分でなく、キー信号の処理を２次元的な信号調整、さらには３次元的な信号調整に拡張する必要がある。
【００３８】
図１１は図９に示したソフトのかかったボーダーライン処理、および、図１０に示したソフトのかかったドロップボーダー処理を可能にするキー信号を生成する本発明の第２実施例の映像信号処理用キー信号処理装置の構成図である。
図１１に図解した映像信号処理用キー信号処理装置は、キー信号遅延回路１００、信号伝送バス２００、第１方向信号調整ユニットとしての縦（垂直）方向信号調整ユニット３００、第２方向信号調整ユニットとしての横（水平）方向信号調整ユニット４００、乗算ユニット５００、および、信号合成回路６００を有する。
この映像信号処理用キー信号処理装置の動作の概要を述べる。
キー信号遅延回路１００で信号調整および信号合成に用いるキー入力信号ＫＥＹＩＮを遅延する。
キー入力信号ＫＥＹＩＮおよび遅延されたキー信号は信号伝送バス２００を介して縦（垂直）方向信号調整ユニット３００に印加され、垂直方向に信号調整され、さらに信号合成されてその幅が拡張される。
縦（垂直）方向信号調整ユニット３００の出力は、横（水平）方向信号調整ユニット４００に印加されて、横（水平）方向信号調整ユニット４００において、水平方向に信号調整され、さらに信号合成されてその幅が拡張される。
このように垂直方向および水平方向に信号調整されたキー信号が、乗算ユニット５００において係数ＨＫ１〜ＨＫ８が乗ぜられて高さ方向の大きさが調整される。
信号合成回路６００において、このように信号調整されたキー信号がモード信号ＭＯＤＥに基づいて信号合成される。
【００３９】
第２実施例の映像信号処理用キー信号処理装置を詳細に述べる。
キー信号遅延回路１００はそれぞれキー信号を１Ｈ（映像信号の１水平同期期間に相当する時間）だけ遅延していく１Ｈライン遅延回路１０１〜１０４、縦（垂直）方向信号調整ユニット３００は８系列の垂直方向信号調整回路３０１〜３０３、横（水平）方向信号調整ユニット４００も８系列の水平方向信号調整回路４０１〜４０３、乗算ユニット５００も８系列の乗算回路５０１〜５０３を有する。
１Ｈライン遅延回路１０１〜１０４の段数は、キー信号処理をする映像信号の調整量および映像信号の数に応じて規定される。
縦（垂直）方向信号調整ユニット３００、横（水平）方向信号調整ユニット４００および乗算ユニット５００は、本実施例では、それぞれ８系列の回路を有する。８系列は、たとえば、図９に示したソフトがかかったボーダーライン処理の場合、その高さに相当する。図１０に示したソフトのかかったドロップボーダーの場合はその連続数に相当する。
【００４０】
キー信号遅延回路１００は、キー入力信号ＫＥＹＩＮを順次、１Ｈラインごとに遅延していく１Ｈライン遅延回路１０１〜１０４が縦続接続されて構成されている。これら１Ｈライン遅延回路１０１〜１０４としては、たとえば、映像信号処理に用いるフレームメモリなどを用いることができる。フレームメモリにキー入力信号ＫＥＹＩＮを書き込み、それを読みだすと、１Ｈ遅延されたキー信号となる。
上述した第１実施例の映像信号処理用キー信号処理装置におけるキー信号遅延回路１０Ａおよび図２に示した基本回路としてのキー信号遅延回路１０においては、キー入力信号に対してクロックに対応したピクセル単位の遅延を行っていたが、本実施例では、広がりを持った画像処理に適用可能なキー信号を生成するため、キー入力信号ＫＥＹＩＮを１Ｈラインについて遅延して信号処理する。もちろん、１Ｈラインの遅延の基準はクロックＣＬＫである。
中央の１Ｈライン遅延回路１０２の出力の遅延キー信号が、縦（垂直）方向信号調整ユニット３００、横（水平）方向信号調整ユニット４００などにおける信号処理のタイミング的な基準信号となる。つまり、中央の１Ｈライン遅延回路１０２の出力の遅延キー信号を中心として、縦（垂直）方向信号調整ユニット３００、横（水平）方向信号調整ユニット４００などはその前後について信号処理を行う。
【００４１】
信号伝送バス２００は、キー入力信号ＫＥＹＩＮおよびキー信号遅延回路１００で遅延した遅延キー信号を、縦（垂直）方向信号調整ユニット３００に印加する。
【００４２】
縦（垂直）方向信号調整ユニット３００は、キー入力信号ＫＥＹＩＮおよびキー信号遅延回路１００において遅延された遅延キー信号を入力して、入力したキー信号の垂直方向の大きさを調整する。
縦（垂直）方向信号調整ユニット３００は、この実施例においては、８個並列に設けられた垂直方向信号調整回路３０１〜３０３からなり、これらの回路３０１〜３０３は同じ回路構成している。
８個の垂直方向信号調整回路３０１〜３０３のそれぞれは、図１を参照して述べた第映像信号処理用キー信号処理装置におけるマトリクス回路２０Ａ、第１の信号補間回路３０Ａおよび第２の信号補間回路３０Ｂ、および、信号合成ユニット４０Ａに相当する回路で構成されている。ただし、第２実施例においては、キー信号遅延回路１００においてキー信号を遅延しているから、図１に示したクロック単位のキー信号遅延回路１０Ａは不要である。第２実施例における信号選択、信号補間、および、信号合成処理は図１を参照して述べた映像信号処理用キー信号処理装置と基本的に同様である。ただし、縦（垂直）方向信号調整ユニット３００においては、垂直方向について信号処理を行う。
【００４３】
横（水平）方向信号調整ユニット４００も、第２実施例においては、８個並列に設けられた水平方向信号調整回路４０１〜４０３からなり、これらの回路４０１〜４０３は同じ回路構成をしている。
８個の水平方向信号調整回路４０１〜４０３のそれぞれは、図１を参照して述べた映像信号処理用キー信号処理装置におけるマトリクス回路２０Ａ、第１の信号補間回路３０Ａおよび第２の信号補間回路３０Ｂ、および、信号合成ユニット４０Ａに相当する回路で構成されている。ただし、第２実施例においては、キー信号遅延回路１００において１Ｈごとキー信号を遅延しているから、図１に示した１クロックごと遅延するキー信号遅延回路１０Ａは不要である。第２実施例における信号選択、信号補間および信号合成処理は図１を参照して述べた映像信号処理用キー信号処理装置と基本的に同様である。ただし、横（水平）方向信号調整ユニット４００においては、水平方向について信号処理を行う。
【００４４】
乗算ユニット５００は、この実施例においては、８系列の乗算回路５０１〜５０３を有しており、縦（垂直）方向信号調整ユニット３００において垂直方向の信号調整、横（水平）方向信号調整ユニット４００において水平方向の信号調整した結果に、高さ方向の信号調整を行う。その信号調整は係数ＨＫ１〜ＨＫ８を乗ずることである。従って、乗算回路５０１〜５０３は水平方向信号調整回路４０１〜４０３の結果に係数ＨＫ１〜ＨＫ８を乗ずる。この乗算係数ＨＫ１〜ＨＫ８は選択制御信号ＳＥＬＣＮＴ、モード信号ＭＯＤＥなどと同様に操作者から設定される。
【００４５】
信号合成回路６００は上述した３次元的に信号調整されたキー信号を信号合成する。
その信号合成内容としては、モード０、つまり、ポジティブＮＡＭ演算が一般的であるが、キー信号の使用目的に応じては、ネガティブＮＡＭ演算、その他、表１に示した信号合成を行うことができる。その指定は操作者が設定したモード信号ＭＯＤＥによって行う。
【００４６】
以上のように第２実施例の映像信号処理用キー信号処理装置で信号処理されたキー信号を用いれば、映像信号に対して図９に示したソフトがかかったボーダーライン処理、あるいは、図１０に示したソフトがかかったドロップボーダー処理などが可能になる。
【００４７】
本発明の第２実施例の映像信号処理用キー信号処理装置の実施に際しては、図１１に図解した回路構成に限らず、種々の構成をとることができる。
たとえば、縦（垂直）方向信号調整ユニット３００と横（水平）方向信号調整ユニット４００の位置を逆にしてもよい。
あるいは、縦（垂直）方向信号調整ユニット３００の処理と横（水平）方向信号調整ユニット４００の処理を独立に行い、その結果を合成してもよい。
【００４８】
本発明の第２実施例の映像信号処理用キー信号処理装置によれば、第１実施例と同様に、キー信号をサブピクセルレベルで調整することができる。
また本発明の第２実施例によれば、第１実施例と同様に、２つの信号の時間が相当離れていても、キー信号の幅を連続させてモード信号にモードに応じて問題なく調整できる。
さらに本発明の第２実施例によれば、第１実施例と同様に、キー信号をサブピクセルレベルで調整した２つの信号を任意のモードで信号合成することができる。
【００４９】
加えて、本発明の第２実施例によれば、ソフトがかかったボーダーライン処理、または、ソフトがかかったドロップボーダー処理に好適なキー信号を生成可能である。
さらに本発明の映像信号処理用キー信号処理装置を、キー信号の垂直、水平両方向に対して効果を奏する帯域フィルタとして用いる場合、フィルタの性能が向上する。
【００５０】
第３実施例
本発明の第３実施例として、ソフトのかかったボーダーライン処理を可能にするキー信号、または、ソフトのかかったドロップボーダー処理を可能にするキー信号の生成を複合的に効率よく行う本発明の映像信号処理用キー信号処理装置について述べる。
図１２は本発明の第３実施例の映像信号処理用キー信号処理装置の構成図である。
この映像信号処理用キー信号処理装置は、セレクタ１１０、複数のキー信号変形回路１３１〜１３４からなるキー信号変形ユニット１３０、複数の乗算器１４１〜１４４からなる乗算ユニット１４０、第１の信号合成回路１５０、第２の信号合成回路１７０、第１の遅延回路１２１および第２の遅延回路１２２からなるタイミング調整回路１２０およびスイッチング回路１６０を有する。
図１２に示した映像信号処理用キー信号処理装置は、上述した第１実施例および第２実施例の映像信号処理用キー信号処理装置を構成する回路を用いて実現される。
【００５１】
図１２に示した映像信号処理用キー信号処理装置は、５つのキー信号ＫＩＮ０〜ＫＩＮ４について信号処理する構成である。これらのキー信号ＫＩＮ０〜ＫＩＮ４はセレクタ１１０に印加され、図１に示したマトリクス回路２０Ａまたは図２に示した信号選択回路２０と同様に、選択制御信号ＳＥＬＣＮＴに基づいて選択された任意の１対の信号が複数組選択される。
セレクタ１１０で選択された１対の組のキー信号はキー信号変形回路１３１〜１３４に印加される。
キー信号変形回路１３１〜１３４にはそれぞれ、図１および図２に示した信号遅延回路が設けられ、これら信号遅延されたキー信号について、図１１に示した信号調整が行われる。
キー信号変形回路１３１〜１３４のそれぞれは図１１に示した映像信号処理用キー信号処理装置の縦（垂直）方向信号調整ユニット３００と横（水平）方向信号調整ユニット４００とを組み込んだ回路構成になっている。つまり、キー信号変形回路１３１〜１３４のそれぞれの回路において、垂直方向の信号調整を行い、その結果について水平方向の信号を行う。あるいは、キー信号変形回路１３１〜１３４のそれぞれの回路において、水平方向の信号調整を行い、その結果について垂直方向の信号を行う。
乗算器１４１〜１４４において、図１１に示した乗算ユニット５００と同様に、キー信号変形回路１３１〜１３４で信号調整されたキー信号に対して係数を乗じて高さ方向の信号調整を行う。
その結果について、第１の信号合成回路１５０において、図１１に示した信号合成回路６００と同様に、第１のモード信号ＭＯＤＥＡに基づいて信号合成、つまり、この例では、ポジティブＮＡＭ演算を行う。
【００５２】
図１２に示した映像信号処理用キー信号処理装置はさらに第２の信号合成回路１７０において、第１の遅延回路１２１に入力される組合入力信号ＣＭＶＩＮと第１の信号合成回路１５０の出力と、または、セレクタ１１０で選択したキー信号ＫＩＮ０〜ＫＩＮ４のいずれかと第１の信号合成回路１５０の出力と、第２のモード信号ＭＯＤＥＢに基づいて信号合成を行う。第２の信号合成回路１７０における信号合成は、この例においては、たとえば、ポジティブＮＡＭ演算である。
この信号合成に際しては、第１の遅延回路１２１に入力される組合入力信号ＣＭＶＩＮと、セレクタ１１０で選択したキー信号ＫＩＮ０〜ＫＩＮ４のいずれかを選択するためにスイッチング回路１６０を用いる。スイッチング回路１６０は、カスケード回路構成の初段の場合、セレクタ１１０で選択したキー信号ＫＩＮ０〜ＫＩＮ４のいずれかを第２の信号合成回路１７０に印加する。また、カスケード回路構成の２段以降の場合、スイッチング回路１６０は、組合入力信号ＣＭＶＩＮを第２の信号合成回路１７０に印加する。つまり、カスケード回路構成の初段の場合、セレクタ１１０からのキー信号と第１の信号合成回路１５０からの結果とが第２の信号合成回路１７０において信号合成され、カスケード回路構成の２段以降は、組合入力信号ＣＭＶＩＮと第１の信号合成回路１５０からの結果とが第２の信号合成回路１７０において信号合成される。
第１の遅延回路１２１は、組合入力信号ＣＭＶＩＮと、セレクタ１１０から出力されキー信号変形ユニット１３０、乗算ユニット１４０および第１の信号合成回路１５０で信号処理された結果とのタイミングを合わせるための回路である。同様に、第２の遅延回路１２２は、セレクタ１１０で選択されたキー信号ＫＩＮ０〜ＫＩＮ４のいずれかと、セレクタ１１０から出力されキー信号変形ユニット１３０、乗算ユニット１４０および第１の信号合成回路１５０で信号処理された結果とのタイミングを合わせるための回路である。
【００５３】
第２の信号合成回路１７０の信号合成結果、つまり、組合出力信号ＣＭＶＯＵＴは、そのまま信号処理したキー信号として、あるいは、図１３に示す複合処理を行うために、次段の映像信号処理用キー信号処理装置に印加される。
また、キー信号変形回路１３４の出力がカスケード出力ＣＡＳＯＵＴとして次段の処理のために出力される。
第３実施例の映像信号処理用キー信号処理装置の詳細動作については、第４実施例の映像信号処理用キー信号処理装置とともに後で述べる。
【００５４】
第４実施例
本発明の第４実施例の映像信号処理用キー信号処理装置を図１３を参照して述べる。
図１３は本発明の第４実施例として、図１２に示した映像信号処理用キー信号処理装置を拡張した映像信号処理用キー信号処理装置の構成図である。
図１３に示した映像信号処理用キー信号処理装置は、図１２に示した映像信号処理用キー信号処理装置を１つの集積回路（ＩＣ）として構成し、これを必要段数だけ縦続接続を可能にしたものである。
図１３に示した映像信号処理用キー信号処理装置は、それぞれ映像信号１ライン走査する時間に相当する時間だけ遅延する１ライン遅延回路２１１〜２１４からなる第１の信号遅延ユニット２１０、図１２に示した映像信号処理用キー信号処理装置をＩＣにした映像信号処理用キー信号処理ＩＣ２２０、映像信号２ライン走査する時間に相当する時間だけ遅延する２ライン遅延回路２３０、スイッチング回路２４０、それぞれ映像信号１ライン走査する時間に相当する時間だけ遅延する１ライン遅延回路２５１〜２５４からなる第２の信号遅延ユニット２５０および映像信号処理用キー信号処理ＩＣ２２０と同等の第２の映像信号処理用キー信号処理ＩＣ２６０からなる。
第１の映像信号処理用キー信号処理ＩＣ２２０および第２の映像信号処理用キー信号処理ＩＣ２６０の基本動作については、図１２を参照して述べた。第１の映像信号処理用キー信号処理ＩＣ２２０には、前段の組合入力信号ＣＭＶＩＮが入力されないので、図１２に示したスイッチング回路１６０においてセレクタ１１０から出力したキー信号を第２の信号合成回路１７０に印加するが、第２の映像信号処理用キー信号処理ＩＣ２６０には、第１の映像信号処理用キー信号処理ＩＣ２２０の組合出力信号ＣＭＶＯＵＴが第２の映像信号処理用キー信号処理ＩＣ２６０の組合入力信号ＣＭＶＩＮとして印加されるので、この組合入力信号ＣＭＶＩＮを第２の信号合成回路１７０における信号合成に用いる。
第１の信号遅延ユニット２１０および第２の信号遅延ユニット２５０の基本機能は、図１１に示した１Ｈライン遅延回路１００と同様である。
スイッチング回路２４０は、第１の映像信号処理用キー信号処理ＩＣ２２０の組合出力信号ＣＭＶＯＵＴを直接選択して第２の映像信号処理用キー信号処理ＩＣ２６０の組合入力信号ＣＭＶＩＮとして出力するか、２ライン遅延回路２３０においてタイミング調整した結果を第１の映像信号処理用キー信号処理ＩＣ２２０の組合入力信号ＣＭＶＩＮとして印加するかを切り換える。
【００５５】
図１３に図解したように、第１の信号遅延ユニット２１０および第１の映像信号処理用キー信号処理ＩＣ２２０を１組として、スイッチング回路２４０および２ライン遅延回路２３０を介して、次段の組、つまり、第２の信号遅延ユニット２５０および第２の映像信号処理用キー信号処理ＩＣ２６０を、適宜、縦続接続して、必要なだけ、キー信号の複合処理を行うことができる。
２ライン遅延回路２３０は後述するように、滑らかな縁取りを行うための回路である。
【００５６】
第３実施例および第４実施例の動作説明
図１２に示した第３実施例の映像信号処理用キー信号処理装置、および、図１３に示した第４実施例の映像信号処理用キー信号処理装置の具体的な動作を述べる。
図１４は処理の対象となる基本となるキー入力信号ＫＥＹＩＮを立体的（斜視的に）に図解した図である。このキー入力信号ＫＥＹＩＮは、垂直方向にｖ０、水平方向にｈ０、高さ（レベル）ｌ（エル）０が一様な直方体として表されている。
図１４に示したキー入力信号ＫＥＹＩＮが図１３に示した映像信号処理用キー信号処理装置の第１の信号遅延ユニット２１０に印加されると、順次、図１５（Ａ）〜（Ｄ）に示したように、原点（基準時間）０に対して１Ｈずつ遅延されていく。
【００５７】
これら遅延されたキー信号ＫＩＮ０〜ＫＩＮ４が図１３に示した第１の映像信号処理用キー信号処理ＩＣ２２０に印加される。
第１の映像信号処理用キー信号処理ＩＣ２２０は、図１２の映像信号処理用キー信号処理装置と同等であり、上記第１の信号遅延ユニット２１０からのキー信号ＫＩＮ０〜ＫＩＮ４は、図１２のセレクタ１１０に印加され、キー信号変形ユニット１３０において垂直方向および水平方向について信号調整される。
ここでは、１例として、キー信号に影をつける例を述べる。図１６（Ａ）〜（Ｄ）はそれぞれ、キー信号変形回路１３１〜１３４の結果を示すグラフである。キー信号変形回路１３１〜１３４はそれぞれ、垂直方向に１Ｈ、水平方向に２クロックずつ順次ずらしている。
【００５８】
図１３の第１の映像信号処理用キー信号処理ＩＣ２２０内の図１２に示した乗算器１４１〜１４４において、図１６に示した結果に、それぞれ、係数＝８／９，７／９，６／９，５／９を乗ずる。つまり、図１６に示したキー信号の高さを上記係数に基づいて調整する。その結果を図１７（Ａ）〜（Ｄ）に図解する。
図１７（Ａ）〜（Ｄ）に図解したキー信号を、図１２に図解した第１の信号合成回路１５０および第２の信号合成回路１７０において合成すると、図１８に示したキー信号が得られる。この場合、図１２におけるスイッチング回路１６０はカスケード回路構成の初段側に選択され、セレクタ１１０から選択されたキー信号ＫＩＮ０が第２の遅延回路１２２を介して第２の信号合成回路１７０において第１の信号合成回路１５０からのキー信号と合成される。
【００５９】
以上、主として、図１２に示した映像信号処理用キー信号処理装置、つまり、図１３に示した第１の映像信号処理用キー信号処理ＩＣ２２０の動作例を述べた。
図１２に示したキー信号変形回路１３４または第１の映像信号処理用キー信号処理ＩＣ２２０からは、カスケード出力ＣＡＳＯＵＴとして出力されている。このカスケード出力ＣＡＳＯＵＴは、図１６（Ｄ）に示したキー信号である。
このカスケード出力ＣＡＳＯＵＴを、図１３に示したように、次段の第２の信号遅延ユニット２５０を介して、第２の信号遅延ユニット２５０に導く。それにより、第２の信号遅延ユニット２５０においても、上述した同様のキー信号処理を行うことができる。その処理結果を、図１９（Ａ）〜（Ｄ）に示す。
第２の映像信号処理用キー信号処理ＩＣ２６０においては、図１２に示すように、スイッチング回路１６０のカスケード回路構成の２段以降のスイッチが選択されて、第１の映像信号処理用キー信号処理ＩＣ２２０の組合出力信号ＣＭＶＯＵＴが第２の信号合成回路１７０において信号合成される。その結果を図２０に示す。
以上の処理により、図２０に図解したように３次元的な影を作るキー信号を生成することができる。
【００６０】
次に、図１３において、第１の映像信号処理用キー信号処理ＩＣ２２０と第２の映像信号処理用キー信号処理ＩＣ２６０との間に設けられた２ライン遅延回路２３０の機能について述べる。結論を先に述べると、２ライン遅延回路２３０は滑らかな縁取りを行うためのものである。
第１の映像信号処理用キー信号処理ＩＣ２２０での結果が、特定的には、図１２に示したキー信号変形ユニット１３０の結果が、図２１（Ａ）〜（Ｄ）に図解したようになっていると仮定する。図２１（Ａ）〜（Ｄ）に図解したキー信号は、図１４に図解したキー入力信号ＫＥＹＩＮを、２ライン＋４クロックだけ遅延したものを基準に、垂直方向に０．５Ｈ、水平方向に１クロックだけ幅を広げたものである。図２１（Ｄ）に示したキー信号は、キー信号変形回路１３４からカスケード出力ＣＡＳＯＵＴとして出力される。
図１２の乗算器１４１〜１４４から出力されるキー信号を図２２（Ａ）〜（Ｄ）に図解する。
第１の信号合成回路１５０の合成結果を図２３に示す。
図１２のスイッチング回路１６０はカスケード回路構成の初段側に選択されており、第２の遅延回路１２２に印加されるキー信号としては、セレクタ１１０において２ライン遅延したキー信号ＫＩＮ１が選択されている。第２の遅延回路１２２では４クロック分の遅延を行う。
図１３に示した第２の映像信号処理用キー信号処理ＩＣ２６０における、図１２に図解した乗算ユニット１４０と同等の乗算ユニットの結果を、図２４（Ａ）〜（Ｄ）に図解する。
図２４（Ａ）〜（Ｄ）に示した結果を、第２の映像信号処理用キー信号処理ＩＣ２６０内の第１の信号合成回路１５０で信号合成した結果を図２５に示す。第１の映像信号処理用キー信号処理ＩＣ２２０から出力される組合出力信号ＣＭＶＯＵＴは図２３に図解したキー信号であり、図１３に示すスイッチング回路２４０を２ライン遅延回路２３０を選択することにより２ラインだけ遅延される。その目的は、信号合成結果が、図２６に図解したように、ピラミッド型のキー信号の中央に第１の映像信号処理用キー信号処理ＩＣ２２０の結果を重ねるためである。
その結果、図２６に図解したように、第１の映像信号処理用キー信号処理ＩＣ２２０の結果と、第１の映像信号処理用キー信号処理ＩＣ２２０の結果とを希望するように重ねることができ、結果的に滑らかな縁取りをするキー信号が得られる。
【００６１】
以上の通り、第１の映像信号処理用キー信号処理ＩＣ２２０および第２の映像信号処理用キー信号処理ＩＣ２６０をカスケード（縦続）接続することにより、上述した第１実施例および第２実施例の効果に加えて、下記に例示する効果を奏する。
（１）キー信号の縁取り（ボーダーライン）が広くできる。
（２）キー信号の影を作る場合、影を長くできる。
（３）本実施例の映像信号処理用キー信号処理装置をキー信号の垂直、水平両方向に対して効果を奏する帯域フィルタとして用いる場合、フィルタの性能が向上する。
【００６２】
また、本実施例においては、図１２に示した映像信号処理用キー信号処理装置はＩＣとして実現され、そのＩＣを必要段数だけ縦続接続することにより、希望する複合的なキー信号の処理を容易に行うことができる。
【００６３】
以上述べた、図１２および図１３のキー信号処理例は例示であり、本発明の映像信号処理用キー信号処理装置は上述した用途に限らず、種々のキー信号処理に適用できる。
【００６４】
第５実施例
本発明の映像信号処理用キー信号処理装置の第５実施例としてのキー信号デフォーカス装置の構成図を図２７に示す。
図２７に示したキー信号デフォーカス装置は、単位クロック遅延回路１１Ｃ〜１４Ｃからなるキー信号遅延回路１０Ｃ、信号選択回路２０Ｃ、信号調整回路３１Ｃ〜３３Ｃからなる信号調整ユニット３０Ｃ、乗算回路４１Ｃ〜４３Ｃからなる信号乗算ユニット４０Ｃ、および、信号合成回路５０Ｃを有する。
図２７に図解したキー信号デフォーカス装置および図２８に示した位相調整回路は、上述した実施例の映像信号処理用キー信号処理装置を構成する回路の組み合わせである。つまり、図２７のキー信号遅延回路１０Ｃは図１のキー信号遅延回路１０Ａと実質的に同じであり、図２７の信号選択回路２０Ｃは図１のマトリクス回路２０Ａまたは図１２のセレクタ１１０と実質的に同じであり、図２７の信号合成回路５０Ｃは図１の信号合成回路４０Ａと実質的に同じである。ただし、信号調整ユニット３０Ｃのそれぞれの信号調整回路３１Ｃ〜３３Ｃは、図２８に示すように、それぞれ、第１の垂直方向信号調整回路３１１と第１の水平方向信号調整回路３１２、第２の垂直方向信号調整回路３２１と第２の水平方向信号調整回路３２２、第３の垂直方向信号調整回路３３１と第３の水平方向信号調整回路３３２、第４の垂直方向信号調整回路３４１と第４の水平方向信号調整回路３４２からなる。
なお、図２７においては、ｍ系統の信号調整回路３１Ｃ〜３３Ｃを示したが、図２８においては、ｍ＝４として４系統だけを図解している。以下の記述においては、４系統の場合について述べる。したがって、図２７に示した信号乗算ユニット４０Ｃ内の乗算回路（乗算器）も、図２８に図解したように４系統あるものとする。
【００６５】
図２７および図２８に図解したキー信号デフォーカス装置の動作について、図２９〜図３２を参照して述べる。
図２９（Ａ）に図解したキー入力信号ＫＥＹＩＮがキー信号デフォーカス装置に印加されたとき、キー信号遅延回路１０Ｃおよび信号選択回路２０Ｃを介して、信号調整ユニット３０Ｃ内の垂直方向信号調整回路３１１、３２１、３３１、３４１（図２８）で信号調整されたキー信号を図２９（Ｂ）〜（Ｅ）に図解する。ここでは、それぞれ縦方向が狭められている。
さらに、水平方向信号調整回路３１２、３２２、３３２、３４２（図２８）で信号調整されたキー信号を図２９（Ｆ）〜（Ｉ）に図解する。ここでは、それぞれ横方向が狭められている。
水平方向信号調整回路３１２、３２２、３３２、３４２の調整結果に、図２８に示した乗算器４１Ｂ〜４４Ｂで重みづけ処理をした結果を、図３０（Ａ）〜（Ｄ）に示す。
乗算器４１Ｃ〜４４Ｃの結果を信号合成回路５０Ｃで加算した結果、つまり、デフォーカス処理したキー信号を図３０（Ｅ）に示す。
【００６６】
以上の信号処理は、１方向、たとえば、垂直方向をみると、図３１（Ａ）に示したキー入力信号ＫＥＹＩＮに対して、図３１（Ｂ）〜（Ｄ）に示した波形のように垂直方向信号調整回路３１１、３２１、３３１、３４１において垂直方向の信号調整をし、さらに乗算回路４１Ｃ〜４４Ｃにおいて重みづけをし、図３１（Ｅ）に示したように信号合成回路５０Ｃにおいて信号合成をした結果ＫＥＹＯＵＴと同等になる。信号合成回路５０Ｃからのデフォーカス処理したキー出力信号ＫＥＹＯＵＴはキー入力信号ＫＥＹＩＮよりも滑らかなものとなる。
その結果を３次元的に見ると、図３２に示したように、滑らかな斜面をもつピラミッド型のデフォーカス信号となる。ただし、図３２に示したデフォーカスされたキー信号は、図３０（Ｅ）に示した４段ではなく、より実際的なものとして、１０段にした場合を示している。
【００６７】
本発明の映像信号処理用キー信号処理装置の実施に際しては、上述した種々の実施例に限らず、さらに種々の変形態様をとることができる。たとえば、上述した実施例を適宜組み合わせることは当業者にとって自明であるし、上述した実施例の修正、変形も当業者にとって自明である。
【００６８】
【発明の効果】
本発明によれば、キー信号をピクセル間隔以下のサブピクセルレベルで調整することができる。
また本発明によれば、２つのキー信号の時間が相当離れていても、キー信号の幅を連続してものとして、モード信号にモードに応じて問題なく調整できる。
さらに本発明によれば、キー信号をサブピクセルレベルで調整した２つの信号を任意のモードで信号合成することができる。
【００６９】
また本発明によれば、ソフトがかかったボーダーライン処理、または、ソフトがかかったドロップボーダー処理に好適なキー信号を生成可能である。
本発明によれば、キー信号の縁取り（ボーダーライン）が広くできる。
また本発明によれば、キー信号の影を作る場合、影を長くできる。
さらに本発明の映像信号処理用キー信号処理装置をキー信号の垂直、水平両方向に対して効果を奏する帯域フィルタとして用いる場合、フィルタの性能が向上する。
また本発明によれば、映像信号処理用キー信号処理装置をＩＣとして実現でき、そのＩＣを、必要段数だけ、縦続接続することにより、希望する複合的なキー信号の処理を容易に行うことができる。
【図面の簡単な説明】
【図１】図１は本発明の映像信号処理用キー信号処理装置の第１実施例の回路構成図である。
【図２】図２は図１における信号調整回路の構成図である。
【図３】図３は図２に示した信号調整回路の動作を示すグラフであり、図３（Ａ）は図１の信号調整回路内の信号選択回路から出力された第１のキー信号の時間変化を示すグラフであり、図３（Ｂ）は図２の信号調整回路内の信号選択回路から出力された第２のキー信号の時間変化を示すグラフであり、図３（Ｃ）は図２の信号調整回路内の信号補間回路の補間結果を示すグラフである。
【図４】図４は図１における信号合成回路の構成図である。
【図５】図５は図４に示した信号合成回路の動作を示すグラフであり、図５（Ａ）は信号合成回路に入力された第１のキー信号の時間変化を示すグラフであり、図５（Ｂ）は信号合成回路に入力された第２のキー信号の時間変化を示すグラフであり、図５（Ｃ）は第１のモードに基づく信号合成回路の合成結果を示すグラフあり、図５（Ｄ）は第２のモードに基づく信号合成回路の合成結果を示すグラフある。
【図６】図６は２つのキー信号相互の時間差が大きい場合、第１のモードにおける信号合成の動作を示すグラフであり、図６（Ａ）は信号合成回路に入力された第１のキー信号の時間変化を示すグラフであり、図６（Ｂ）は信号合成回路に入力された第２のキー信号の時間変化を示すグラフであり、図６（Ｃ）は第１のモードに基づく信号合成回路の合成結果を示すグラフある。
【図７】図７はキー信号の幅を拡大するためのポジティブＮＡＭ演算による信号合成の動作を示すグラフであり、図７（Ａ）は第１のキー信号の時間変化を示すグラフであり、図７（Ｂ）〜（Ｄ）は順次、単位クロックだけ遅延された第１のキー信号の時間変化を示すグラフであり、入力された第２のキー信号の時間変化を示すグラフであり、図７（Ｅ）は第２のキー信号の時間変化を示すグラフであり、図７（Ｆ）はポジティブＮＡＭ演算に基づく信号合成回路の合成結果を示すグラフある。
【図８】図８は図１に図解した信号合成ユニットの回路構成図である。
【図９】図９は本発明によるソフトのかかったボーダーライン処理を図解するグラフである。
【図１０】図１０は本発明によるソフトのかかったドロップボーダー処理を図解するグラフである。
【図１１】図１１は本発明の映像信号処理用キー信号処理装置の第２実施例として、図９に示したソフトのかかったボーダーライン処理、および図１０に示したソフトのかかったドロップボーダー処理を可能するキー信号を処理する映像信号処理用キー信号処理装置の構成図である。
【図１２】図１２は本発明の映像信号処理用キー信号処理装置の第３実施例として、ソフトのかかったボーダーライン処理を可能にするキー信号、または、ソフトのかかったドロップボーダー処理を可能にするキー信号などの処理を複合的に効率よくに行う映像信号処理用キー信号処理装置の構成図である。
【図１３】図１３は本発明の映像信号処理用キー信号処理装置の第４実施例として、図１２に示した映像信号処理用キー信号処理装置を拡張した構成図である。
【図１４】図１４は本発明の第３実施例および第４実施例の映像信号処理用キー信号処理装置において処理の対象となる基本となるキー信号を立体的に図解した図である。
【図１５】図１５（Ａ）〜（Ｄ）は、図１４に示したキー入力信号を順次、１Ｈラインずつ遅延した状態を示すグラフである。
【図１６】図１６（Ａ）〜（Ｄ）はそれぞれ、図１５に示したキー信号に対して、図１２に示したキー信号変形回路において、影をつけた結果を示すグラフである。
【図１７】図１７（Ａ）〜（Ｄ）は、図１６（Ａ）〜（Ｄ）に示した結果に、図１３の第１の映像信号処理用キー信号処理ＩＣ２２０内の図１２に示した乗算器において、それぞれ、係数＝８／９，７／９，６／９，５／９を乗じた結果を示すグラフである。
【図１８】図１８は、図１７（Ａ）〜（Ｄ）に示した結果を、図１２の第２の信号合成回路において信号合成した結果を示すグラフである。
【図１９】図１９（Ａ）〜（Ｄ）は、図１８に示した結果に、図１３の第２の映像信号処理用キー信号処理ＩＣで信号処理した結果を示すグラフである。
【図２０】図２０は、図１９（Ａ）〜（Ｄ）に示した結果を、図１３の第２の映像信号処理用キー信号処理において信号合成した結果を示すグラフである。
【図２１】図２１（Ａ）〜（Ｄ）は、図１３の第１の映像信号処理用キー信号処理ＩＣ内の、図１２に示したキー信号変形ユニットの処理結果を示すグラフである。
【図２２】図２２（Ａ）〜（Ｄ）は、図１３の第１の映像信号処理用キー信号処理ＩＣ内の、図１２に示した乗算ユニットの処理結果を示すグラフである。
【図２３】図２３は、図２２（Ａ）〜（Ｄ）に示した結果を、図１２の第１の信号合成回路において信号合成した結果を示すグラフである。
【図２４】図２４（Ａ）〜（Ｄ）は、図２３（Ａ）〜（Ｄ）に示した結果を、図１３の第２の映像信号処理用キー信号処理ＩＣ内の乗算ユニットで演算した結果を示すグラフである。
【図２５】図２５は、図２４（Ａ）〜（Ｄ）に示した結果を、第２の映像信号処理用キー信号処理ＩＣ内の第１の信号合成回路で信号合成した結果を示すグラフである。
【図２６】図２６は図２５に示した結果を、滑らかに縁取りするため、図１３の２ライン遅延回路の機能を説明するグラフである。
【図２７】図２７は、本発明の映像信号処理用キー信号処理装置の第５実施例のキー信号デフォーカス装置の構成図である。
【図２８】図２８は図２７の信号調整回路の回路構成図である。
【図２９】図２９は図２７および図２８に示したキー信号デフォーカス装置の動作例を示すグラフであり、図２９（Ａ）はキー入力信号、図２（Ｂ）〜（Ｅ）は垂直方向位相調整結果、図２９（Ｆ）〜（Ｉ）は水平方向位相調整結果を示すグラフである。
【図３０】図３０は図２７および図２８に示したキー信号デフォーカス装置の動作例を示すグラフであり、図３０（Ａ）〜（Ｄ）は乗算回路の重みづけ処理結果を示すグラフである。
【図３１】図３１は図２７および図２８のキー信号デフォーカス装置の処理を示すグラフであり、図３１（Ａ）はキー入力信号、図３１（Ｂ）〜（Ｄ）は垂直方向信号調整回路において垂直方向の位相調整をしさらに乗算回路において重みつけをした結果、図３１（Ｅ）は信号合成回路において信号合成をした結果を示すグラフである。
【図３２】図３２は図３１の結果を３次元的に表したデフォーカス処理されたキー信号の斜視図である。
【符号の説明】
１０・・キー信号遅延回路
１０Ａ・・キー信号遅延回路
１１〜１５・・単位クロック遅延回路
２０・・信号選択回路
２０Ａ・・マトリクス信号選択回路
３０・・信号補間回路
３０Ａ・・第１の信号補間回路
３０Ｂ・・第２の信号補間回路
３０Ｃ・・信号調整ユニット
３１Ｃ〜３３Ｃ・・信号調整回路
４０・・信号合成回路
４０Ａ・・信号合成ユニット
４０１〜４０７・・信号合成回路
４０Ｃ・・信号乗算ユニット
４１Ｃ〜４４Ｃ・・乗算器
５０Ｃ・・信号合成回路
１００・・キー信号遅延回路
１０１〜１０４・・１Ｈライン遅延回路
２００・・信号伝送バス
３００・・縦（垂直）方向信号調整ユニット
３０１〜３０３・・垂直方向信号調整回路
４００・・横（水平）方向信号調整ユニット
４０１〜４０３・・水平方向信号調整回路
５００・・乗算ユニット
５０１〜５０３・・乗算回路
６００・・信号合成回路
１１０・・セレクタ
１２０・・タイミング調整回路
１２１・・第１の遅延回路
１２２・・第２の遅延回路
１３０・・キー信号変形ユニット
１３１〜１３４・・キー信号変形回路
１４０・・乗算ユニット
１４１〜１４４・・乗算器
１５０・・第１の信号合成回路
１６０・・スイッチング回路
１７０・・第２の信号合成回路
２１０・・第１の信号遅延ユニット
２１１〜２１４・・１ライン遅延回路
２２０・・第１の映像信号処理用キー信号処理ＩＣ
２３０・・２ライン遅延回路
２４０・・スイッチング回路
２５０・・第２の信号遅延ユニット
２５１〜２５４・・１ライン遅延回路
２６０・・第２の映像信号処理用キー信号処理ＩＣ
３００・・縦（垂直）方向信号調整ユニット
３０１〜３０３・・垂直方向信号調整回路
４００・・横（水平）方向信号調整ユニット
４０１〜４０３・・水平方向信号調整回路
５００・・乗算ユニット
５０１〜５０３・・乗算回路
６００・・信号合成回路[0001]
[Industrial applications]
The present invention relates to a video signal processing key signal processing device used in a digital video signal switcher for processing a key signal for giving a special effect to a video signal.
More specifically, the present invention relates to a key signal processing apparatus for processing a video signal, which generates a key signal enabling a special effect at a sub-pixel level smaller than a pixel interval.
More specifically, the present invention provides a video signal processing key suitable for processing a key signal enabling soft border line processing, a key signal enabling soft drop border processing, and the like. The present invention relates to a signal processing device.
More specifically, the present invention relates to a video signal processing key signal processing device capable of forming an IC circuit suitable for performing complex processing of a key signal.
Still more particularly, the present invention relates to a video signal processing key signal processing apparatus for generating a key signal for defocusing a video signal.(Key signal defocus device)About.
[0002]
[Prior art]
In a digital video signal switcher, various special effects are applied to a video signal.
As special effects, for example, there are various effects such as a border line, a drop border, a shadow, and an outline.
A key signal is used to apply such a special effect, but it is necessary to perform various processes on the key signal according to the content of the special effect.
[0003]
[Problems to be solved by the invention]
When applying advanced special effects, special effects that are smaller than the pixel interval of the video signal, that is, special effects at the sub-pixel level, are required.Conventionally, key signals for performing such special effects have been enabled. A circuit (device) having a simple circuit configuration for processing is not yet known.
[0004]
Further, even if the signal synthesis of two key signals is performed by a conventional method, for example, a positive NAM (non-additive mixing) operation for expanding the width of the key signal is performed, the time (phase) between the two key signals becomes longer. If they are far apart, the two key signals are simply separated and outputIf the resultAnd the width of the key signal cannot be expanded as desired. In other words, the conventional method has a problem that if the time interval between the two key signals is large, the desired signal cannot be synthesized even if the positive NAM operation is performed.
[0005]
Further, a video signal suitable for processing a key signal that enables border processing with software or a key signal that enables drop border processing with software, which is an extended function of the processing described above. A key signal processing device for processing is not yet known.
[0006]
The above-mentioned key signal is subjected to, for example, a soft border line processing, and further a soft drop border processing.To rowThere is also no known key signal processing device for video signal processing having a suitable configuration.
[0007]
In addition, a special effect for providing a smooth border is required, but a key signal processing device for video signal processing capable of suitably generating such a key signal has not yet been known.
[0008]
Further, there is no known key signal processing apparatus for video signal processing that provides a defocused key signal indicating a smooth change.
[0009]
A first object of the present invention is to provide a key signal processing apparatus for video signal processing capable of providing a key signal capable of realizing a special effect at a sub-pixel level smaller than a pixel interval with a simple circuit configuration.
A second object of the present invention is to provide a video signal processing key signal processing device capable of effective signal synthesis even when a time difference (phase difference) between two key signals for performing signal synthesis is large. is there.
Further, a third object of the present invention is to provide a key signal processing device for video signal processing which simultaneously achieves the first and second objects.
[0010]
A fourth object of the present invention is to provide a video signal processing key suitable for generating a key signal enabling soft border line processing or a key signal enabling soft drop border processing. A signal processing device is provided.
A fifth object of the present invention is to provide a video signal processing key signal processing apparatus having a suitable configuration for performing a composite of the key signals subjected to the above processing.
A sixth object of the present invention is to provide a key signal processing apparatus for video signal processing capable of generating a key signal to which the above-described processing has been performed and which enables smoother bordering.
[0012]
Means and Solution for Solving the Problems
The video signal processing key signal processing device of the present invention that achieves the above first to third objects,
A signal delay circuit for sequentially delaying a key input signal used to apply a special effect to a video signal in units of one clock, and outputting the delayed key signal;
A signal selection circuit that receives the key input signal and a plurality of delay key signals output from the signal delay circuit, and selects two pairs of signal sets each having a predetermined delay relationship based on a selection control signal;
A first signal interpolation circuit that performs signal interpolation using a first coefficient on a first pair of signals output from the signal selection circuit;
A second signal interpolation circuit that performs signal interpolation using a second coefficient for a second pair of signals output from the signal selection circuit;
A signal synthesizing circuit for synthesizing the output of the first signal interpolating circuit and the output of the second signal interpolating circuit and outputting as a video signal processing key signal;
Having.
Action
The signal delay circuit converts a key input signal used to apply a special effect to a video signal to a video signal.To transfer the data for one pixelThe key signals are sequentially delayed based on the corresponding clock, and a plurality of delayed key signals are output. As a result, a plurality of delay key signals for performing rescue when the phase difference in the phase adjustment and the signal synthesis is separated are generated. A desired signal pair is selected by the signal selection circuit. As a pair of signals of each signal set, a signal set having a time difference of one clock is preferably selected. The first signal interpolation circuit and the second signal interpolation circuit respectively perform interpolation on the selected signal set and multiply by a coefficient. As a result, a signal at the sub-pixel level within the pixel interval is generated. In particular, it can be interpolated to an arbitrary value by multiplying by a coefficient. The signal combining circuit combines the first signal interpolation result and the second signal interpolation result.
As the signal synthesis, for example, a positive NAM operation or a negative NAM operation is performed.
The key signal synthesized in this manner is a key signal that has been subjected to one-dimensional processing.
[0013]
A key signal processing device for video signal processing that achieves the fourth object requiring three-dimensional key processing,
A signal delay circuit for sequentially delaying a key input signal used to apply a special effect to a video signal in units of a time (1H line) corresponding to one horizontal synchronization period of the video signal, and outputting the delayed plurality of key signals;
Receiving the key input signal and the plurality of delayed key signals output from the signal delay circuit, selecting a pair of signal sets each having a predetermined delay relationship in a first direction of the video signal, for example, a vertical direction; A first direction signal adjustment unit that adjusts the width of the selected signal by a predetermined number of layers in the first direction of the video signal;
Receiving the results of the signal adjustment in the first direction signal adjustment unit, and for the signals, a second direction of the video signal orthogonal to the first direction, for example,horizontal directionA second direction signal adjustment unit that adjusts the width of those signals by a predetermined number of layers;
A multiplication unit that multiplies the signal adjusted in the second direction signal by a predetermined coefficient by the number of layers for key signal processing;
A signal synthesizing circuit for synthesizing a plurality of multiplication results corresponding to the number of layers for key signal processing from the multiplication unit and outputting the result as a video signal processing key signal;
Having.
Action
The signal delay circuit sequentially delays a key input signal used to apply a special effect to a video signal in units of 1H line, and outputs a plurality of delayed key signals. As a result, a delay key signal for performing relief when there is a time difference in signal adjustment and signal synthesis is generated.
The signal adjustment unit in the first direction, for example, the vertical direction, adjusts the vertical position of the key signal in the vertical direction and the width of the key signal by the number of layers for key signal processing. That is, a key input signal and a respective delayed key signal from the signal delay circuit are received, a signal set having a predetermined delayed relationship is selected based on the vertical direction selection control signal, and the vertical phase of the selected signal is selected. Is adjusted by the number of layers for key signal processing, and the width of the adjusted signal is adjusted by the number of layers for key signal processing.
The signal adjustment unit in the second direction, for example, the horizontal direction, adjusts the horizontal position of the key signal and the width of the key signal in the horizontal direction by the number of layers for key signal processing. That is, based on the result of adjustment by the vertical signal adjustment unit, a signal set having a predetermined delayed relationship based on the horizontal direction selection control signal is selected, and the horizontal position of the selected signal is subjected to key signal processing. The width of the phase-adjusted signal is adjusted by the number of layers for key signal processing.
The adjustment in the horizontal direction and the adjustment in the vertical direction are performed firstly in the vertical direction, and then in the horizontal direction with respect to the result, or in the opposite direction. Alternatively, the adjustment in the horizontal direction and the adjustment in the vertical direction may be independently performed, and the results may be combined.
The multiplication unit performs height adjustment on the result adjusted in the horizontal direction and the vertical direction as described above. That is, the multiplication unit multiplies the signals adjusted in the vertical direction and the horizontal direction by a predetermined coefficient by the number of layers for key signal processing.
The signal synthesizing circuit synthesizes a plurality of three-dimensionally adjusted key signals thus obtained. As signal synthesis, a positive NAM operation or a negative NAM operation is preferably performed.
[0014]
The video signal processing key signal processing device that achieves the fifth object has a basic circuit configuration as follows.
A selector for selecting and outputting a plurality of key input signals based on a selection control signal, and a plurality of key signal deformation circuits for receiving key signals output from the selector and deforming the waveforms of the key signals;pluralEach of the key signal transformation circuits sequentially delays the key input signal output from the selector by a time unit corresponding to one horizontal synchronization period (1H line) of the video signal, and outputs the delayed plurality of key signals. A delay circuit;
Receiving a key input signal output from the selector and a plurality of delay key signals output from the signal delay circuit, selecting a pair of signal sets each having a predetermined delay relationship in a first direction of the video signal, A first direction signal adjustment unit that adjusts the width of the selected signal by a predetermined number of layers in the first direction of the video signal;
The result of the signal adjustment by the first direction signal adjustment unit is received, and the widths of the signals by a predetermined number of layers in a second direction of the video signal orthogonal to the first direction with respect to the signals. A second direction signal adjustment unit for adjusting the
Has,
A plurality of multiplication circuits for multiplying a plurality of outputs of the plurality of key signal transformation circuits by predetermined coefficients,
A first signal synthesis circuit for synthesizing a plurality of multiplication results of the multiplication circuit;
Having.
Preferably,It is located before the video signal processing key signal processing device.A first delay circuit that receives a signal processing key signal of the video signal processing key signal processing device and delays by a calculation time required by the key signal transformation circuit and the multiplication circuit;
A second delay circuit for delaying a selection key signal from the selector by an operation time required by the key signal transformation circuit and the multiplication circuit;
A switching circuit for selecting an output of the first delay circuit or an output of the second delay circuit and applying the selected output to the second signal synthesis circuit;
A second signal synthesizing circuit for synthesizing the result of the first signal synthesizing circuit and either the output of the first delay circuit or the output of the second delay circuit selected by the switching circuit;When
Is further provided.
[0015]
A key signal processing device for video signal processing which achieves a further preferred fifth object is a cascade connection of a required number of key signal processing devices for video signal processing as a set of the key signal processing devices for video signal processing described above. I do. That is, the key signal processing device for video signal processing of the present invention
Said first line delay circuit means;
Said first signal conditioning circuit means;
The outputs of a plurality of key signal transformation circuits of a preceding-stage video signal processing key signal processing device having the first line delay circuit means and the first signal adjustment circuit means are received and correspond to one line of a video signal. A second line delay circuit having a circuit configuration equivalent to that of the first line delay circuit, the second line delay circuit having a plurality of delay circuits for sequentially delaying time;
A plurality of delayed key signals delayed by the second line delay circuit means are received, and an output of the first signal synthesizing circuit of the key signal processing device for video signal processing is processed by a key signal processing for video signal processing in a preceding stage. A second signal adjusting circuit means having a circuit configuration equivalent to that of the first signal adjusting circuit means, which receives as signal processing key signals of the apparatus and performs second signal adjustment on these key signals;
Having.
Action
By integrally configuring the first signal adjusting circuit means and the second signal adjusting circuit means as ICs, ICs can be cascaded by a required number of stages.
Preferably, the result of signal synthesis in the signal adjustment circuit means in the preceding stage is used for signal synthesis in the next stage.
[0016]
In order to further achieve the sixth object, a two-line delay circuit for delaying the output of the second signal synthesizing circuit of the first signal adjusting circuit means by two lines,
The output of the second signal synthesizing circuit of the first signal adjusting circuit means or the output of the two-line delay circuit is switched to provide the second signal adjusting circuit means with a key signal of a key signal processing device for processing a video signal in a preceding stage. And a switching circuit applied as
Has further.
[0018]
First embodiment
A first embodiment of a key signal processing apparatus for video signal processing according to the present invention will be described with reference to FIG. The key signal processing device for video signal processing of the first embodiment is a signal processing device that performs one-dimensional adjustment (time width adjustment) for one key signal.
The video signal processing key signal processing device illustrated in FIG. 1 includes a key signal delay circuit 10A, a matrix circuit (signal selection circuit) 20A, a first signal interpolation circuit 30A, a second signal interpolation circuit 30B, and a signal synthesis circuit. It has a circuit 40A.
[0019]
FIG. 2 is a configuration diagram of a key signal adjustment circuit that performs the most basic processing for processing one type of key signal.
The key signal adjustment circuit shown in FIG. 2 corresponds to the key signal delay circuit 10A shown in FIG. 1, and the key signal delay circuit 10 whose configuration is simplified, and the matrix signal selection circuit 20A shown in FIG. And the signal selecting circuit 20 whose configuration is simplified and the first signal interpolating circuit 30A and the second signal interpolating circuit 30B shown in FIG. 1 are collectively referred to. The signal interpolation circuit 30 shown in FIG.
As described above, the video signal processing key signal processing device shown in FIG. 1 has a circuit configuration in which the key signal adjustment circuit shown in FIG. 2 showing the basic circuit configuration and the signal synthesis circuit 40A are combined.
[0020]
With reference to the key signal adjustment circuit shown in FIG. 2, the basics of the key signal time width adjustment operation will be described.
A key input signal KEYIN which is a binary signal of white / black (or 0/1) is input to the key signal adjustment circuit.
[0021]
The key signal delay circuit 10 has unit clock delay circuits 11 to 15, and these unit clock delay circuits 11 to 15 sequentially delay the key input signal KEYIN based on the clock CLK. The value of one clock CLK corresponds to the time for transferring one pixel of data of a video signal to which a special effect is applied using a key signal. Therefore, the key input signal KEYIN input to the key signal delay circuit 10 is sequentially delayed by the unit clock delay circuits 11 to 15 by a delay time corresponding to a video signal at one pixel interval.
The key signal delay circuit 10A shown in FIG. 1 has a circuit configuration corresponding to the key signal delay circuit 10 shown in FIG. 2, and has n delay circuits for sequentially delaying the key input signal KEYIN by one clock CLK. D0 to Dn-1 are cascaded.
[0022]
The signal selection circuit 20 shown in FIG. 2 receives the key input signal KEYIN itself and the key input signal sequentially delayed by one clock unit in the key signal delay circuit 10, and generates an arbitrary delay relationship based on the selection control signal SELCNT. And a pair of a key input signal and a delay key signal or a delay key signal having an arbitrary delay relationship are selected and output from output terminals O0 and O1.
In this embodiment, preferably, a pair of key signals having a delay relationship of one clock are output from the output terminals O0 and O1. When two signals separated by one clock are selected, there is no large difference in the time difference between the two signals to be interpolated in the signal interpolation circuit 30. For example, the subsequent signal such as non-additive mixing (NAM) is used. A key signal useful in arithmetic processing is provided. Hereinafter, in the present embodiment, a case will be described in which a pair of key signals having a delay relationship by one clock are selected and output.
Of course, the signal selection circuit 20 can select a pair of key signals having an arbitrary delay relationship according to the instruction of the selection control signal SELCNT.
The matrix circuit 20A shown in FIG. 1, like the signal selection circuit 20 shown in FIG. 2, uses a pair of two key signals from the delayed key signals sequentially delayed in the key signal delay circuit 10A based on the selection control signal SELCNT. Output a set of select signals. The first pair of selection signals are output from the output terminals OUT1 and OUT2 and applied to the first signal interpolation circuit 30A. The second pair of selection signals are output from the output terminals OUT2 and OUT3 and applied to the second signal interpolation circuit 30B.
In this embodiment, the two delay key signals output from the output terminals OUT0 and OUT1 are shifted by one clock CLK. That is, the first set of a pair of selection signals, that is, the first set of the first selection signal and the second selection signal is an arbitrary delay key signal separated by one clock.
Similarly, the two key signals output from the output terminals OUT2 and OUT3 are shifted by one clock CLK. That is, the second set of one pair of selection signals, that is, the second set of the first selection signal and the second selection signal is an arbitrary key signal separated by one clock.
[0023]
The signal interpolation circuit 30 shown in FIG. 2 receives a pair of key signals selected and output by the signal selection circuit 20, and performs an interpolation process on the two key signals.
The operation of the signal interpolation circuit 30 will be described with reference to FIGS.
FIG. 3A is a graph showing a time change of the first key signal output from the signal selection circuit 20 in the key signal adjustment circuit of FIG. 2, and FIG. 3B is output from the signal selection circuit 20. FIG. 3C is a graph illustrating a temporal change of the second key signal, and FIG. 3C is a graph illustrating an interpolation result of the signal interpolation circuit 30.
3A to 3C, one scale on the horizontal axis corresponds to the time of one clock CLK.
The second key signal INB is delayed by one clock CLK with respect to the first key signal INA. The delay relationship is such that the key input signal KEYIN and the output of the unit clock delay circuit 11 of the key signal delay circuit 10 or the signals before and after the unit clock delay circuit 11 are delayed by one clock CLK. Anything is fine. The selection is defined by a selection control signal SELCTL applied to the signal selection circuit 20.
The signal interpolation circuit 30 performs a signal interpolation operation based on the following equation.
[0024]
(Equation 1)
OUT30 = K × INA + (1-K) × INB (1)
Here, K is an interpolation coefficient having a value of 0 to 1,
INA is a first key signal,
INB is a second key signal,
OUT30 is an interpolation result.
[0025]
FIG. 3C is a graph showing the interpolation result OUT30 of the signal interpolation circuit 30 when the coefficient K = 0.5.
The graph illustrated in FIG. 3C shows a key signal waveform obtained by averaging the first key signal INA and the second key signal INB when the coefficient K = 0.5. As a result, both the first key signal INA and the second key signal INB are signals delayed by one clock CLK, but values within one clock CLK can be obtained by interpolation. Since one clock corresponds to one pixel interval, a key signal within one pixel interval, that is, a sub-pixel level key signal is obtained by interpolation. In other words, the signal interpolation result OUT30 means a sub-pixel level interpolation key signal obtained using the first key signal INA at the pixel interval and the second key signal INB at the pixel interval. In other words, the signal interpolation result OUT30 means the result of adjusting the key input signal KEYIN at the pixel interval to the sub-pixel level. Since the coefficient K can be set as appropriate, the signal adjustment amount can be adjusted by appropriately setting the coefficient K.
As described above, the interpolation result OUT30 is adjusted not for each clock CLK but for a time shorter than one clock CLK. Therefore, if the interpolation result OUT30 is used, special effect processing for each pixel is not performed as in the related art. Special effect processing at a sub-pixel level of one pixel or less can be performed.
How to adjust the signal with respect to the key input signal KEYIN is defined for the coefficient K and a pair of key signals selected by the signal selection circuit 20. In other words, the signal adjustment amount can be defined by the coefficient K and the selection control signal SELCTL.
[0026]
The first signal interpolation circuit 30A shown in FIG. 1 performs an interpolation operation on the first set of the first selection signal and the second selection signal with K = K0 in Equation 1 using the coefficient K0. As a result, in the first signal interpolation circuit 30A, the first signal adjustment using the first set of the first selection signal and the second selection signal is performed.
The second signal interpolation circuit 30B shown in FIG. 1 performs an interpolation operation on the second set of the first selection signal and the second selection signal with K = K0 in Equation 1 using the coefficient K1. As a result, in the second signal interpolation circuit 30B, the second signal adjustment using the second set of the first selection signal and the second selection signal is performed.
[0027]
The signal synthesizing unit 40A shown in FIG. 1 includes a first key signal INA adjusted by the first signal from the first signal interpolation circuit 30A and a second adjusted second key signal from the second signal interpolation circuit 30B. , And a delayed key signal delayed by one clock from the key signal delay circuit 10A.
[0028]
FIG. 4 is a circuit diagram of a signal combining circuit 40 corresponding to the signal combining unit 40A shown in FIG. 1 and having a simplified configuration.
The signal synthesis circuit 40 receives the first key signal INA and the second key signal INB, performs signal synthesis based on the type of the mode signal MODE, and outputs a synthesis result OUT40.
Here, Table 1 shows examples of the types of the mode signal MODE and the processing contents in the present embodiment.
[0029]
[Table 1]
Figure 0003543405
[0030]
FIG. 5 is a graph showing the operation of the signal combining circuit 40 shown in FIG. 4, and FIG. 5 (A) is a graph showing a time change of the first key signal input to the signal combining circuit 40. 5B is a graph showing a time change of the second key signal input to the signal synthesis circuit 40, and FIG. 5C shows a synthesis result of the signal synthesis circuit 40 based on the first mode (mode 0). FIG. 5D is a graph showing the result of the synthesis of the signal synthesis circuit 40 based on the second mode (mode 1).
Using the first key signal INA shown in FIG. 5 (A) and the second key signal INB shown in FIG. 5 (B), the signal combining circuit 40 combines signals in mode 0 (positive NAM operation). As illustrated in FIG. 5C, the width of the synthesis result OUT40 becomes wider. Further, if the signals are combined in mode 1 (negative NAM operation), the width of the combined result OUT40 becomes narrow as illustrated in FIG. 5D.
That is, the width of the key signal can be increased by performing the signal synthesis in mode 0 using the signal synthesis circuit 40, and the width of the key signal can be reduced by performing the signal synthesis in mode 1 (negative NAM operation). it can. Therefore, if the key signal synthesized in mode 0 is used, the border line processing, that is, the width of the video signal can be made wider (wider). Conversely, if a key signal synthesized in mode 1 is used, the width of the video signal can be reduced.
[0031]
FIG. 6 is a graph showing another operation of the signal combining circuit 40 shown in FIG. 4, and FIG. 6 (A) is a graph showing a time change of the first key signal input to the signal combining circuit 40. FIG. 6B is a graph showing a time change of the second key signal input to the signal synthesis circuit 40, and FIG. 6C is a signal synthesis based on the first mode (mode 0: positive NAM operation). 9 is a graph showing a result of the synthesis of the circuit 40.
The first key signal INA and the second key signal INB shown in FIGS. 6A and 6B have a time difference. As a result, when the signal combining circuit 40 performs signal combining in mode 0 (positive NAM operation), signal combining that expands the signal width of the first key signal INA and the second key signal INB is not performed. The composite result OUT40 becomes a discontinuous key signal in which the first key signal INA and the second key signal INB are simply output. Such discontinuous key signals cannot be used effectively for special effect processing.
[0032]
In order to prevent such a malfunction of the first key signal INA and the second key signal INB having a large time difference in mode 0 (positive NAM operation), the signal synthesizing circuit 40 also synthesizes the signals. As described with reference to FIGS. 1 and 2, it is desirable to use a key signal obtained by delaying the key input signal KEYIN for each clock CLK. Therefore, the delayed key signal from the key signal delay circuit 10A shown in FIG. 1 is applied to the signal combining unit 40A shown in FIG.
FIGS. 7A to 7F are graphs showing signal synthesis in the key signal delay circuit 10A shown in FIG. That is, FIG. 7 is a graph showing the operation of signal synthesis in the first mode for expanding the time width of the key signal. FIG. 7A shows the first key signal INA-1, that is, the key input signal. FIGS. 7B to 7D are graphs showing temporal changes of KEYIN, and FIGS. 7B to 7D are graphs showing temporal changes of first key signals INA-2 to INA-4 delayed sequentially by a unit clock. FIG. 7E is a graph showing a time change of the second key signal INB. FIG. 7F shows first key signals INA-1 to INA-4 illustrated in FIGS. 7A to 7D and a second key illustrated in FIG. 7E based on the first mode. 6 is a graph showing a signal synthesis result with a key signal INB.
As described above, if the first key signal INA delayed by one clock CLK and the second key signal INB are combined, the first key signal INA and the second key signal INB are interposed between the first key signal INA and the second key signal INB. Even if there is a time difference as illustrated in (A) and (B), the time width of the key signal does not become discontinuous, and the key signal can be generated as a continuous wide signal.
[0033]
FIG. 8 is a circuit configuration diagram of the signal combining unit 40A illustrated in FIG.
The signal combining unit 40A is connected to signal combining circuits 401 to 407 as shown in the figure. The operation of each of the signal combining circuits 401 to 407 is the same as that of the signal combining circuit 40 illustrated with reference to FIG.
The first signal synthesizing circuit 401 is a delay circuit D of the second stage of the key signal delay circuit 10A.1Input key signal IN1 and the second-stage delay circuit D1Output key signal IN2 (third stage delay circuit DTwoWith the input key signal IN2).
The signal combining in this embodiment is a signal combining of mode 0 (positive NAM operation) for expanding the width of two signals. Similarly to the signal synthesis circuit 401, the other signal synthesis circuits 402 to 403 also perform signal synthesis of two delayed key signals shifted by one clock in mode 0 (positive NAM operation).
The signal synthesizing unit 40A basically includes, in the signal synthesizing circuit 406, the first key signal INA whose first signal has been adjusted from the first signal interpolating circuit 30A and the second key signal INA which has been adjusted from the second signal interpolating circuit 30B. The signal is synthesized with the second key signal INB whose signal has been adjusted. As described with reference to FIG. 1, the first key signal INB is also used because the delayed key signal from the key signal delay circuit 10A is also used. As shown in FIG. 6A, between the first key signal INA adjusted by the first signal from the signal interpolation circuit 30A and the second key signal INB adjusted by the second signal from the second signal interpolation circuit 30B. , (B), the width of the key input signal KEYIN can be increased.
The signal synthesizing unit 40A has a circuit for performing not only the mode 0 (positive NAM operation) illustrated in FIG. 8 but also other operations shown in Table 1, and the circuits shown in Table 1 according to the mode signal MODE. Various modes of calculation can be performed.
[0034]
As described above, if the key signal processing device for video signal processing of the first embodiment of the present invention illustrated in FIG. 1 is used, the matrix circuit 20A can perform any one of a pair of combinations based on the selection control signal SELCNT. The first and second sets of delay key signals are selected, and the first and second sets of delay key signals are selected in the first signal interpolation circuit 30A and the second signal interpolation circuit 30B based on the coefficients K0 and K1, respectively. The signal interpolation is performed, and further, the key signal subjected to the signal interpolation can be synthesized in the signal synthesis unit 40A according to the mode specified by the mode signal MODE.
[0035]
In implementing the video signal processing key signal processing device of the first embodiment of the present invention, various modifications can be made without being limited to the above-described example.
For example, in the matrix circuit 20A shown in FIG. 1 or the signal selection circuit 20 shown in FIG. 2, a case where only one pair of key signals having a relationship delayed by one clock is selected and output is illustrated. Instead of selecting a pair of key signals, the value of the selection control signal SELCNT may be set arbitrarily, and a key signal separated by an arbitrary time, for example, two clock delays may be selected and output.
Further, the key signal delay circuit 10A of FIG. 1 or the key signal delay circuit 10 of FIG. 2 has been described in the case where the unit delay circuits (elements) are cascaded, but the key signal delay circuit 10 and the key signal delay circuit 10A For example, a delay key signal delayed by one clock can be provided even if the configuration is made using one RAM, and the key input signal is continuously written in the RAM and read in accordance with the read clock.
[0036]
According to the key signal processing apparatus for video signal processing of the first embodiment of the present invention, the key signal can be adjusted at a sub-pixel level smaller than the pixel interval.
Further, according to the first embodiment of the present invention, even if there is a considerable time difference between the two key signals, the width of the key input signal can be made continuous and adjusted without any problem according to the set mode.
Further, according to the first embodiment of the present invention, two signals adjusted at the sub-pixel level as described above can be combined in a desired mode.
[0037]
Second embodiment
A key signal processing device for video signal processing according to a second embodiment of the present invention will be described.
FIG. 9 is a graph illustrating the soft border line processing. For image processing for developing such an original video signal into a three-dimensional pyramid, it is necessary to create a key signal having a three-dimensional magnitude.
FIG. 10 is a graph illustrating the soft drop border processing. For such image processing in which the original video signal is continuous three-dimensionally and its magnitude is changed, it is necessary to create a key signal having a three-dimensional magnitude.
As shown in FIGS. 9 and 10, the key signal processing of the first embodiment for performing the one-dimensional signal adjustment described above is sufficient to perform the soft border line processing or the soft drop border processing. Instead, it is necessary to extend the processing of the key signal to two-dimensional signal adjustment and further to three-dimensional signal adjustment.
[0038]
FIG. 11 shows a video signal processing according to a second embodiment of the present invention for generating a key signal enabling the soft border line processing shown in FIG. 9 and the soft drop border processing shown in FIG. FIG. 1 is a configuration diagram of a key signal processing device for use.
The key signal processing device for video signal processing illustrated in FIG. 11 includes a key signal delay circuit 100, a signal transmission bus 200, a vertical (vertical) direction signal adjustment unit 300 as a first direction signal adjustment unit, and a second direction signal adjustment unit. , A horizontal (horizontal) direction signal adjustment unit 400, a multiplication unit 500, and a signal synthesis circuit 600.
An outline of the operation of the video signal processing key signal processing device will be described.
A key signal delay circuit 100 delays a key input signal KEYIN used for signal adjustment and signal synthesis.
The key input signal KEYIN and the delayed key signal are applied to the vertical (vertical) signal adjustment unit 300 via the signal transmission bus 200, signal is adjusted in the vertical direction, and the signals are combined to expand the width.
The output of the vertical (vertical) direction signal adjustment unit 300 is applied to the horizontal (horizontal) direction signal adjustment unit 400, where the horizontal (horizontal) direction signal adjustment unit 400 adjusts the signal in the horizontal direction and further synthesizes the signal. Its width is expanded.
The key signals thus adjusted in the vertical and horizontal directions are multiplied by the coefficients HK1 to HK8 in the multiplication unit 500 to adjust the magnitude in the height direction.
In the signal synthesizing circuit 600, the key signal thus adjusted is signal-synthesized based on the mode signal MODE.
[0039]
The video signal processing key signal processing device of the second embodiment will be described in detail.
The key signal delay circuit 100 delays the key signal by 1H (the time corresponding to one horizontal synchronization period of the video signal). The 1H line delay circuits 101 to 104, and the vertical (vertical) direction signal adjustment unit 300 includes eight series. The vertical signal adjustment circuits 301 to 303, the horizontal (horizontal) signal adjustment unit 400, the horizontal signal adjustment circuits 401 to 403 of eight series, and the multiplication unit 500 also have eight series of multiplication circuits 501 to 503.
The number of stages of the 1H line delay circuits 101 to 104 is defined according to the amount of adjustment of the video signal for key signal processing and the number of video signals.
Each of the vertical (vertical) direction signal adjustment unit 300, the horizontal (horizontal) direction signal adjustment unit 400, and the multiplication unit 500 has eight circuits in this embodiment. The eight series correspond to, for example, the height of the border line processing with software shown in FIG. In the case of the drop border with software shown in FIG. 10, the number corresponds to the number of continuations.
[0040]
The key signal delay circuit 100 includes cascade-connected 1H line delay circuits 101 to 104 for sequentially delaying the key input signal KEYIN for each 1H line. As the 1H line delay circuits 101 to 104, for example, a frame memory used for video signal processing can be used. When the key input signal KEYIN is written to the frame memory and read out, it becomes a key signal delayed by 1H.
In the key signal delay circuit 10A in the key signal processing apparatus for video signal processing of the first embodiment described above and the key signal delay circuit 10 as the basic circuit shown in FIG. In this embodiment, the key input signal KEYIN is delayed with respect to the 1H line to perform signal processing in order to generate a key signal applicable to image processing having a wide area. Of course, the reference of the delay of the 1H line is the clock CLK.
The delay key signal output from the central 1H line delay circuit 102 serves as a timing reference signal for signal processing in the vertical (vertical) direction signal adjustment unit 300, the horizontal (horizontal) direction signal adjustment unit 400, and the like. That is, the vertical (vertical) direction signal adjustment unit 300, the horizontal (horizontal) direction signal adjustment unit 400, and the like perform signal processing around the delay key signal output from the central 1H line delay circuit 102.
[0041]
The signal transmission bus 200 applies the key input signal KEYIN and the delayed key signal delayed by the key signal delay circuit 100 to the vertical (vertical) direction signal adjustment unit 300.
[0042]
The vertical (vertical) direction signal adjustment unit 300 receives the key input signal KEYIN and the delayed key signal delayed by the key signal delay circuit 100, and adjusts the magnitude of the input key signal in the vertical direction.
In this embodiment, the vertical (vertical) signal adjustment unit 300 includes eight vertical signal adjustment circuits 301 to 303 provided in parallel, and these circuits 301 to 303 have the same circuit configuration.
Each of the eight vertical signal adjustment circuits 301 to 303 is a matrix circuit 20A, a first signal interpolation circuit 30A, and a second signal interpolation circuit in the video signal processing key signal processing device described with reference to FIG. It is composed of a circuit corresponding to the circuit 30B and the signal synthesis unit 40A. However, in the second embodiment, since the key signal is delayed in the key signal delay circuit 100, the key signal delay circuit 10A for each clock shown in FIG. 1 is unnecessary. The signal selection, signal interpolation, and signal synthesis processing in the second embodiment are basically the same as those of the key signal processing apparatus for video signal processing described with reference to FIG. However, the vertical (vertical) direction signal adjustment unit 300 performs signal processing in the vertical direction.
[0043]
In the second embodiment, the horizontal (horizontal) signal adjustment unit 400 also includes eight horizontal signal adjustment circuits 401 to 403 provided in parallel, and these circuits 401 to 403 have the same circuit configuration. .
Each of the eight horizontal signal adjustment circuits 401 to 403 is a matrix circuit 20A, a first signal interpolation circuit 30A, and a second signal interpolation circuit in the video signal processing key signal processing device described with reference to FIG. 30B and a circuit corresponding to the signal synthesis unit 40A. However, in the second embodiment, the key signal delay circuit 100 delays the key signal every 1H, so that the key signal delay circuit 10A shown in FIG. The signal selection, signal interpolation and signal synthesis processing in the second embodiment are basically the same as those of the video signal processing key signal processing apparatus described with reference to FIG. However, the horizontal (horizontal) direction signal adjustment unit 400 performs signal processing in the horizontal direction.
[0044]
In this embodiment, the multiplying unit 500 has eight-series multiplying circuits 501 to 503, and the vertical (vertical) direction signal adjusting unit 300 performs vertical signal adjustment and the horizontal (horizontal) direction signal adjusting unit 400. , The signal adjustment in the height direction is performed on the result of the signal adjustment in the horizontal direction. The signal adjustment is to multiply by the coefficients HK1 to HK8. Therefore, the multiplication circuits 501 to 503 multiply the results of the horizontal signal adjustment circuits 401 to 403 by the coefficients HK1 to HK8. The multiplication coefficients HK1 to HK8 are set by the operator similarly to the selection control signal SELCNT and the mode signal MODE.
[0045]
The signal synthesizing circuit 600 synthesizes the above-described three-dimensionally adjusted key signal.
The content of the signal synthesis is generally mode 0, that is, positive NAM operation. However, depending on the use purpose of the key signal, negative NAM operation and other signal synthesis shown in Table 1 can be performed. . The designation is performed by the mode signal MODE set by the operator.
[0046]
As described above, if the key signal processed by the video signal processing key signal processing apparatus of the second embodiment is used, the video signal is subjected to the border line processing shown in FIG. The drop-border processing with the software shown in (1) can be performed.
[0047]
In implementing the key signal processing apparatus for video signal processing according to the second embodiment of the present invention, not only the circuit configuration illustrated in FIG. 11 but also various configurations can be adopted.
For example, the positions of the vertical (vertical) direction signal adjustment unit 300 and the horizontal (horizontal) direction signal adjustment unit 400 may be reversed.
Alternatively, the processing of the vertical (vertical) direction signal adjustment unit 300 and the processing of the horizontal (horizontal) direction signal adjustment unit 400 may be performed independently, and the results may be combined.
[0048]
According to the video signal processing key signal processing device of the second embodiment of the present invention, the key signal can be adjusted at the sub-pixel level, as in the first embodiment.
According to the second embodiment of the present invention, similarly to the first embodiment, even if the time of two signals is considerably apart, the width of the key signal is made continuous and the mode signal is adjusted without any problem according to the mode. it can.
Further, according to the second embodiment of the present invention, similarly to the first embodiment, two signals obtained by adjusting the key signal at the sub-pixel level can be combined in an arbitrary mode.
[0049]
In addition, according to the second embodiment of the present invention, it is possible to generate a key signal suitable for border line processing with software or drop border processing with software.
Further, when the key signal processing device for video signal processing of the present invention is used as a bandpass filter having effects in both the vertical and horizontal directions of the key signal, the performance of the filter is improved.
[0050]
Third embodiment
As a third embodiment of the present invention, a key signal enabling a soft border line processing or a key signal enabling a soft drop border processing is efficiently combined and efficiently generated. The key signal processing device for video signal processing will be described.
FIG. 12 is a block diagram of a key signal processing device for video signal processing according to a third embodiment of the present invention.
The key signal processing device for video signal processing includes a selector 110, a key signal transformation unit 130 including a plurality of key signal transformation circuits 131 to 134, a multiplication unit 140 including a plurality of multipliers 141 to 144, a first signal synthesis circuit. 150, a second signal synthesis circuit 170, a timing adjustment circuit 120 including a first delay circuit 121 and a second delay circuit 122, and a switching circuit 160.
The key signal processing device for video signal processing shown in FIG. 12 is realized by using the circuits constituting the key signal processing device for video signal processing of the first and second embodiments described above.
[0051]
The key signal processing device for video signal processing shown in FIG. 12 is configured to perform signal processing on five key signals KIN0 to KIN4. These key signals KIN0 to KIN4 are applied to the selector 110 and, like the matrix circuit 20A shown in FIG. 1 or the signal selection circuit 20 shown in FIG. 2, an arbitrary pair selected based on the selection control signal SELCNT. Are selected in plural sets.
A pair of key signals selected by the selector 110 is applied to key signal transformation circuits 131 to 134.
The key signal transformation circuits 131 to 134 are provided with the signal delay circuits shown in FIGS. 1 and 2 respectively, and the signal adjustment shown in FIG. 11 is performed on the delayed key signals.
Each of the key signal transformation circuits 131 to 134 has a circuit configuration in which the vertical (vertical) direction signal adjustment unit 300 and the horizontal (horizontal) direction signal adjustment unit 400 of the key signal processing device for video signal processing shown in FIG. Has become. That is, in each of the key signal transformation circuits 131 to 134, a signal in the vertical direction is adjusted, and a signal in the horizontal direction is performed on the result. Alternatively, in each of the key signal transformation circuits 131 to 134, horizontal signal adjustment is performed, and the result is subjected to vertical signal adjustment.
In the multipliers 141 to 144, similarly to the multiplication unit 500 shown in FIG. 11, the key signal adjusted by the key signal transformation circuits 131 to 134 is multiplied by a coefficient to perform signal adjustment in the height direction.
Based on the result, the first signal synthesis circuit 150 performs signal synthesis based on the first mode signal MODEA, that is, performs a positive NAM operation in this example, similarly to the signal synthesis circuit 600 illustrated in FIG.
[0052]
The key signal processing device for video signal processing shown in FIG. 12 further includes, in a second signal synthesizing circuit 170, a combination input signal CMVIN input to the first delay circuit 121 and an output of the first signal synthesizing circuit 150. Alternatively, signal synthesis is performed based on one of the key signals KIN0 to KIN4 selected by the selector 110, the output of the first signal synthesis circuit 150, and the second mode signal MODEB. The signal combining in the second signal combining circuit 170 is, for example, a positive NAM operation in this example.
In synthesizing the signals, a switching circuit 160 is used to select one of the combination input signal CMVIN input to the first delay circuit 121 and the key signals KIN0 to KIN4 selected by the selector 110. The switching circuit 160 applies one of the key signals KIN0 to KIN4 selected by the selector 110 to the second signal synthesizing circuit 170 in the first stage of the cascade circuit configuration. In the case of the second and subsequent stages of the cascade circuit configuration, the switching circuit 160 applies the combination input signal CMVIN to the second signal synthesis circuit 170. In other words, in the case of the first stage of the cascade circuit configuration, the key signal from the selector 110 and the result from the first signal synthesis circuit 150 are signal-synthesized in the second signal synthesis circuit 170. The combination input signal CMVIN and the result from the first signal combining circuit 150 are combined in the second signal combining circuit 170.
The first delay circuit 121 is a circuit for matching the timing of the combination input signal CMVIN with the result of signal processing performed by the key signal transformation unit 130, the multiplication unit 140 and the first signal synthesis circuit 150 output from the selector 110. It is. Similarly, the second delay circuit 122 outputs one of the key signals KIN <b> 0 to KIN <b> 4 selected by the selector 110 and the signal output from the selector 110 to the key signal transformation unit 130, the multiplication unit 140, and the first signal synthesis circuit 150. This is a circuit for matching the timing with the processed result.
[0053]
The signal synthesis result of the second signal synthesizing circuit 170, that is, the combination output signal CMVOUT is used as a key signal which has been subjected to signal processing as it is, or in order to perform the composite processing shown in FIG. Applied to the processing equipment.
Further, the output of the key signal transformation circuit 134 is output as a cascade output CASOUT for the next processing.
The detailed operation of the video signal processing key signal processing device of the third embodiment will be described later together with the video signal processing key signal processing device of the fourth embodiment.
[0054]
Fourth embodiment
A key signal processing device for video signal processing according to a fourth embodiment of the present invention will be described with reference to FIG.
FIG. 13 is a block diagram of a video signal processing key signal processing device which is an extension of the video signal processing key signal processing device shown in FIG. 12 as a fourth embodiment of the present invention.
The key signal processing device for video signal processing shown in FIG. 13 is configured as one integrated circuit (IC) of the key signal processing device for video signal processing shown in FIG. 12, and can be cascaded by a required number of stages. It was done.
The key signal processing apparatus for video signal processing shown in FIG. 13 includes a first signal delay unit 210 including one-line delay circuits 211 to 214 each of which delays by a time corresponding to a time for scanning one line of a video signal. A key signal processing IC 220 for video signal processing in which the key signal processing device for video signal processing shown as an IC, a two-line delay circuit 230 for delaying a time corresponding to a time for scanning two lines of video signal, a switching circuit 240, and a video signal respectively Second signal delay unit 250 composed of one-line delay circuits 251 to 254 for delaying by one line scanning time and second video signal processing key signal processing equivalent to video signal processing key signal processing IC 220 It consists of IC260.
The basic operations of the first video signal processing key signal processing IC 220 and the second video signal processing key signal processing IC 260 have been described with reference to FIG. Since the first-stage combination input signal CMVIN is not input to the first video signal processing key signal processing IC 220, the key signal output from the selector 110 in the switching circuit 160 shown in FIG. The combination output signal CMVOUT of the first video signal processing key signal processing IC 220 is applied to the second video signal processing key signal processing IC 260. The combination input signal CMVIN is used for signal synthesis in the second signal synthesis circuit 170 because it is applied as CMVIN.
The basic functions of the first signal delay unit 210 and the second signal delay unit 250 are the same as those of the 1H line delay circuit 100 shown in FIG.
The switching circuit 240 directly selects the combination output signal CMVOUT of the first video signal processing key signal processing IC 220 and outputs it as the combination input signal CMVIN of the second video signal processing key signal processing IC 260 or a two-line delay. The circuit 230 switches whether to apply the result of the timing adjustment as the combination input signal CMVIN of the first key signal processing IC 220 for video signal processing.
[0055]
As illustrated in FIG. 13, the first signal delay unit 210 and the first key signal processing IC 220 for video signal processing are set as one set, and the next set is set via the switching circuit 240 and the two-line delay circuit 230. In other words, the second signal delay unit 250 and the second key signal processing IC 260 for video signal processing can be cascaded as appropriate, and the key signal can be subjected to complex processing as needed.
The two-line delay circuit 230 is a circuit for performing smooth bordering, as described later.
[0056]
Description of Operation of Third and Fourth Embodiments
The specific operation of the key signal processing device for video signal processing of the third embodiment shown in FIG. 12 and the key signal processing device for video signal processing of the fourth embodiment shown in FIG. 13 will be described.
FIG. 14 is a diagram three-dimensionally (perspectively) illustrating a basic key input signal KEYIN to be processed. The key input signal KEYIN is represented as a rectangular parallelepiped in which v0 in the vertical direction, h0 in the horizontal direction, and height (level) l (ell) 0 are uniform.
When the key input signal KEYIN shown in FIG. 14 is applied to the first signal delay unit 210 of the key signal processing apparatus for video signal processing shown in FIG. 13, the signals are sequentially shown in FIGS. As described above, it is delayed by 1H with respect to the origin (reference time) 0.
[0057]
These delayed key signals KIN0 to KIN4 are applied to the first video signal processing key signal processing IC 220 shown in FIG.
The first key signal processing IC 220 for video signal processing is equivalent to the key signal processing device for video signal processing of FIG. 12, and the key signals KIN0 to KIN4 from the first signal delay unit 210 are selected by the selector of FIG. The signal is applied to the key signal transformation unit 130 and the signal is adjusted in the vertical direction and the horizontal direction in the key signal transformation unit 130.
Here, an example in which a shadow is applied to a key signal will be described as an example. FIGS. 16A to 16D are graphs showing the results of the key signal transformation circuits 131 to 134, respectively. The key signal transformation circuits 131 to 134 are sequentially shifted by 1H in the vertical direction and 2 clocks in the horizontal direction, respectively.
[0058]
In the multipliers 141 to 144 shown in FIG. 12 in the first video signal processing key signal processing IC 220 in FIG. 13, the results shown in FIG. 16 show that the coefficients = 8/9, 7/9, 6 / Multiply by 9,5 / 9. That is, the height of the key signal shown in FIG. 16 is adjusted based on the coefficient. The results are illustrated in FIGS.
When the key signals illustrated in FIGS. 17A to 17D are combined in the first signal combining circuit 150 and the second signal combining circuit 170 illustrated in FIG. 12, the key signals illustrated in FIG. 18 are obtained. . In this case, the switching circuit 160 in FIG. 12 is selected on the first stage side of the cascade circuit configuration, and the key signal KIN0 selected from the selector 110 is supplied to the first signal combining circuit 170 via the second delay circuit 122 in the first signal combining circuit 170. The key signal from the signal combining circuit 150 is combined.
[0059]
The operation example of the video signal processing key signal processing device illustrated in FIG. 12, that is, the first video signal processing key signal processing IC 220 illustrated in FIG. 13 has been mainly described.
The cascade output CASOUT is output from the key signal transformation circuit 134 or the first video signal processing key signal processing IC 220 shown in FIG. This cascade output CASOUT is the key signal shown in FIG.
This cascade output CASOUT is guided to the second signal delay unit 250 via the second signal delay unit 250 at the next stage, as shown in FIG. Thus, the same key signal processing as described above can be performed in the second signal delay unit 250 as well. The processing results are shown in FIGS.
In the second video signal processing key signal processing IC 260, as shown in FIG. 12, the second and subsequent switches of the cascade circuit configuration of the switching circuit 160 are selected, and the first video signal processing key signal processing IC 220 Are combined in the second signal combining circuit 170. FIG. 20 shows the result.
Through the above processing, a key signal that creates a three-dimensional shadow can be generated as illustrated in FIG.
[0060]
Next, the function of the two-line delay circuit 230 provided between the first video signal processing key signal processing IC 220 and the second video signal processing key signal processing IC 260 will be described with reference to FIG. To conclude, the two-line delay circuit 230 is for smooth bordering.
The result of the first video signal processing key signal processing IC 220, specifically, the result of the key signal transformation unit 130 shown in FIG. 12 is as illustrated in FIGS. 21 (A) to 21 (D). Suppose that The key signals illustrated in FIGS. 21A to 21D are obtained by delaying the key input signal KEYIN illustrated in FIG. 14 by 2 lines + 4 clocks by 0.5H in the vertical direction and by 1 in the horizontal direction. Only the clock is widened. The key signal shown in FIG. 21D is output from the key signal transformation circuit 134 as a cascade output CASOUT.
Key signals output from the multipliers 141 to 144 in FIG. 12 are illustrated in FIGS.
FIG. 23 shows a synthesis result of the first signal synthesis circuit 150.
The switching circuit 160 in FIG. 12 is selected on the first stage side of the cascade circuit configuration. As the key signal applied to the second delay circuit 122, the key signal KIN1 delayed by two lines in the selector 110 is selected. The second delay circuit 122 delays by four clocks.
FIGS. 24A to 24D illustrate results of a multiplication unit equivalent to the multiplication unit 140 illustrated in FIG. 12 in the second video signal processing key signal processing IC 260 illustrated in FIG.
FIG. 25 shows a result obtained by synthesizing the results shown in FIGS. 24A to 24D by the first signal synthesizing circuit 150 in the second key signal processing IC 260 for video signal processing. The combination output signal CMVOUT output from the first video signal processing key signal processing IC 220 is the key signal illustrated in FIG. 23, and the switching circuit 240 shown in FIG. Only be delayed. The purpose is to superimpose the result of the first video signal processing key signal processing IC 220 on the center of the pyramid-shaped key signal, as illustrated in FIG.
As a result, as illustrated in FIG. 26, the result of the first video signal processing key signal processing IC 220 and the result of the first video signal processing key signal processing IC 220 can be overlapped as desired, As a result, a key signal with a smooth border is obtained.
[0061]
As described above, by connecting the first video signal processing key signal processing IC 220 and the second video signal processing key signal processing IC 260 in cascade (cascade connection), the effects of the above-described first and second embodiments are achieved. In addition to the above, the following effects can be obtained.
(1) The border (border line) of the key signal can be widened.
(2) When creating a shadow of a key signal, the shadow can be lengthened.
(3) When the key signal processing device for video signal processing according to the present embodiment is used as a bandpass filter having effects in both the vertical and horizontal directions of the key signal, the performance of the filter is improved.
[0062]
In the present embodiment, the key signal processing device for video signal processing shown in FIG. 12 is realized as an IC, and by cascading the ICs in a required number of stages, processing of a desired complex key signal is facilitated. Can be done.
[0063]
The key signal processing examples of FIGS. 12 and 13 described above are examples, and the key signal processing apparatus for video signal processing of the present invention is not limited to the above-described application, but can be applied to various key signal processing.
[0064]
Fifth embodiment
FIG. 27 shows a configuration diagram of a key signal defocusing device as a fifth embodiment of the key signal processing device for video signal processing of the present invention.
The key signal defocusing device shown in FIG. 27 includes a key signal delay circuit 10C including unit clock delay circuits 11C to 14C, a signal selection circuit 20C, a signal adjustment unit 30C including signal adjustment circuits 31C to 33C, and multiplication circuits 41C to 43C. , And a signal synthesizing circuit 50C.
The key signal defocusing device illustrated in FIG. 27 and the phase adjustment circuit illustrated in FIG. 28 are a combination of the circuits constituting the video signal processing key signal processing device of the above-described embodiment. That is, the key signal delay circuit 10C of FIG. 27 is substantially the same as the key signal delay circuit 10A of FIG. 1, and the signal selection circuit 20C of FIG. 27 is substantially the same as the matrix circuit 20A of FIG. 1 or the selector 110 of FIG. The signal combining circuit 50C of FIG. 27 is substantially the same as the signal combining circuit 40A of FIG. However, as shown in FIG. 28, each of the signal adjustment circuits 31C to 33C of the signal adjustment unit 30C includes a first vertical signal adjustment circuit 311, a first horizontal signal adjustment circuit 312, and a second vertical signal adjustment circuit 312, respectively. Direction signal adjustment circuit 321 and second horizontal direction signal adjustment circuit 322, third vertical direction signal adjustment circuit 331 and third horizontal direction signal adjustment circuit 332, fourth vertical direction signal adjustment circuit 341 and fourth horizontal It comprises a direction signal adjustment circuit 342.
Note that FIG. 27 shows m signal adjustment circuits 31C to 33C, but FIG. 28 illustrates only four systems with m = 4. In the following description, the case of four systems is described. Therefore, it is assumed that there are also four multiplication circuits (multipliers) in the signal multiplication unit 40C shown in FIG. 27 as illustrated in FIG.
[0065]
The operation of the key signal defocusing device illustrated in FIGS. 27 and 28 will be described with reference to FIGS.
When the key input signal KEYIN illustrated in FIG. 29A is applied to the key signal defocusing device, the vertical signal adjustment circuit 311 in the signal adjustment unit 30C via the key signal delay circuit 10C and the signal selection circuit 20C. , 321, 331, and 341 (FIG. 28) are illustrated in FIGS. 29B to 29E. Here, the vertical direction is narrowed.
Further, FIG. 29 (F) to FIG. 29 (I) illustrate the key signals signal-adjusted by the horizontal direction signal adjustment circuits 312, 322, 332, 342 (FIG. 28). Here, the lateral directions are narrowed.
FIGS. 30A to 30D show the results of weighting the adjustment results of the horizontal signal adjustment circuits 312, 322, 332, and 342 by the multipliers 41B to 44B shown in FIG.
FIG. 30E shows the result of adding the results of the multipliers 41C to 44C in the signal combining circuit 50C, that is, the key signal subjected to the defocus processing.
[0066]
When the signal processing described above is performed in one direction, for example, in the vertical direction, the key input signal KEYIN shown in FIG. The direction signal adjustment circuits 311, 321, 331, and 341 perform vertical signal adjustment, further weight the multiplication circuits 41 </ b> C to 44 </ b> C, and perform signal synthesis in the signal synthesis circuit 50 </ b> C as shown in FIG. As a result, it becomes equivalent to KEYOUT. The defocused key output signal KEYOUT from the signal synthesis circuit 50C is smoother than the key input signal KEYIN.
Looking at the result three-dimensionally, a pyramid-shaped defocus signal having a smooth slope is obtained as shown in FIG. However, the defocused key signal shown in FIG. 32 is not the four stages shown in FIG. 30 (E), but shows a more practical case where the key signals are ten stages.
[0067]
The implementation of the key signal processing device for video signal processing of the present invention is not limited to the above-described various embodiments, but may take various other modifications. For example, it is obvious for those skilled in the art to appropriately combine the above-described embodiments, and modifications and variations of the above-described embodiments are also obvious for those skilled in the art.
[0068]
【The invention's effect】
According to the present invention, the key signal can be adjusted at a sub-pixel level equal to or smaller than the pixel interval.
Further, according to the present invention, even if the time of two key signals is considerably apart, the width of the key signal is assumed to be continuous, so that the mode signal can be adjusted without any problem according to the mode.
Further, according to the present invention, two signals obtained by adjusting the key signal at the sub-pixel level can be combined in an arbitrary mode.
[0069]
Further, according to the present invention, it is possible to generate a key signal suitable for border line processing with software or drop border processing with software.
According to the present invention, a border (border line) of a key signal can be widened.
According to the present invention, when a shadow of a key signal is created, the shadow can be lengthened.
Further, when the key signal processing device for video signal processing of the present invention is used as a bandpass filter having effects in both the vertical and horizontal directions of the key signal, the performance of the filter is improved.
Further, according to the present invention, the key signal processing device for video signal processing can be realized as an IC, and the required complex key signal processing can be easily performed by connecting the ICs in a required number of stages in cascade. it can.
[Brief description of the drawings]
FIG. 1 is a circuit configuration diagram of a first embodiment of a key signal processing apparatus for video signal processing of the present invention.
FIG. 2 is a configuration diagram of a signal adjustment circuit in FIG. 1;
FIG. 3 is a graph showing an operation of the signal adjustment circuit shown in FIG. 2; FIG. 3A is a graph showing a first key signal output from a signal selection circuit in the signal adjustment circuit of FIG. 1; FIG. 3B is a graph showing a time change, FIG. 3B is a graph showing a time change of a second key signal output from a signal selection circuit in the signal adjustment circuit of FIG. 2, and FIG. 9 is a graph showing an interpolation result of a signal interpolation circuit in a second signal adjustment circuit.
FIG. 4 is a configuration diagram of a signal combining circuit in FIG. 1;
FIG. 5 is a graph showing an operation of the signal combining circuit shown in FIG. 4, and FIG. 5 (A) is a graph showing a time change of a first key signal input to the signal combining circuit; FIG. 5B is a graph showing a time change of the second key signal input to the signal synthesis circuit, and FIG. 5C is a graph showing a synthesis result of the signal synthesis circuit based on the first mode. FIG. 5D is a graph showing the result of the synthesis of the signal synthesis circuit based on the second mode.
FIG. 6 is a graph showing an operation of signal synthesis in the first mode when a time difference between two key signals is large, and FIG. 6 (A) is a first key input to the signal synthesis circuit; FIG. 6B is a graph showing a time change of a signal, FIG. 6B is a graph showing a time change of a second key signal input to the signal synthesis circuit, and FIG. 6C is a signal based on the first mode. 6 is a graph showing a result of the synthesis by the synthesis circuit.
FIG. 7 is a graph showing an operation of signal synthesis by a positive NAM operation for expanding the width of a key signal, and FIG. 7 (A) is a graph showing a time change of a first key signal; FIGS. 7B to 7D are graphs sequentially showing time changes of the first key signal delayed by the unit clock, and graphs showing time changes of the input second key signal. FIG. 7 (E) is a graph showing a time change of the second key signal, and FIG. 7 (F) is a graph showing a synthesis result of the signal synthesis circuit based on the positive NAM operation.
FIG. 8 is a circuit configuration diagram of the signal combining unit illustrated in FIG. 1;
FIG. 9 is a graph illustrating soft border line processing according to the present invention.
FIG. 10 is a graph illustrating a soft drop border process according to the present invention.
FIG. 11 shows a second embodiment of the key signal processing apparatus for video signal processing according to the present invention, in which the soft border line processing shown in FIG. 9 and the soft drop border shown in FIG. 10 are used. FIG. 3 is a configuration diagram of a video signal processing key signal processing device that processes a key signal that can be processed.
FIG. 12 shows a key signal processing device for video signal processing according to a third embodiment of the present invention, which is capable of performing key line enabling soft border line processing, or capable of performing soft drop border processing. 1 is a configuration diagram of a video signal processing key signal processing device that efficiently performs processing of a key signal and the like in a complex manner.
FIG. 13 is a configuration diagram in which the key signal processing apparatus for video signal processing shown in FIG. 12 is expanded as a fourth embodiment of the key signal processing apparatus for video signal processing according to the present invention.
FIG. 14 is a diagram three-dimensionally illustrating a basic key signal to be processed in the video signal processing key signal processing device according to the third and fourth embodiments of the present invention.
15 (A) to 15 (D) are graphs showing states in which the key input signals shown in FIG. 14 are sequentially delayed by 1H line.
16 (A) to 16 (D) are graphs each showing a result obtained by shading the key signal shown in FIG. 15 in the key signal transformation circuit shown in FIG.
17 (A) to 17 (D) show the results shown in FIGS. 16 (A) to 16 (D) and FIG. 12 in the first video signal processing key signal processing IC 220 of FIG. 13; 10 is a graph showing the results of multiplying the multipliers by coefficients = 8/9, 7/9, 6/9, and 5/9, respectively.
FIG. 18 is a graph showing a result obtained by synthesizing the results shown in FIGS. 17A to 17D in the second signal synthesizing circuit in FIG.
19 (A) to 19 (D) are graphs showing results of signal processing on the results shown in FIG. 18 by the second video signal processing key signal processing IC of FIG.
FIG. 20 is a graph showing a result obtained by synthesizing the results shown in FIGS. 19A to 19D in the second video signal processing key signal processing of FIG.
21 (A) to 21 (D) are graphs showing processing results of the key signal transformation unit shown in FIG. 12 in the first key signal processing IC for video signal processing of FIG. 13;
FIGS. 22A to 22D are graphs showing processing results of the multiplication unit shown in FIG. 12 in the first video signal processing key signal processing IC of FIG. 13;
FIG. 23 is a graph showing a result obtained by synthesizing the results shown in FIGS. 22A to 22D in the first signal synthesizing circuit in FIG. 12;
24 (A) to (D) show the results shown in FIGS. 23 (A) to (D) calculated by the multiplication unit in the second video signal processing key signal processing IC of FIG. 13; It is a graph which shows the result.
FIG. 25 is a graph showing a result obtained by synthesizing the results shown in FIGS. 24A to 24D by a first signal synthesizing circuit in a second key signal processing IC for video signal processing; It is.
FIG. 26 is a graph illustrating the function of the two-line delay circuit of FIG. 13 in order to smoothly border the result shown in FIG. 25.
FIG. 27 is a configuration diagram of a key signal defocusing device according to a fifth embodiment of the key signal processing device for video signal processing of the present invention.
FIG. 28 is a circuit configuration diagram of the signal adjustment circuit of FIG. 27;
29 is a graph showing an operation example of the key signal defocusing device shown in FIGS. 27 and 28. FIG. 29 (A) is a key input signal, and FIGS. 2 (B) to (E) are vertical. FIGS. 29F to 29I are graphs showing the results of the horizontal phase adjustment.
FIG. 30 is a graph showing an operation example of the key signal defocusing device shown in FIGS. 27 and 28, and FIGS. 30 (A) to (D) are graphs showing weighting processing results of the multiplication circuit; is there.
FIG. 31 is a graph showing the processing of the key signal defocusing device of FIGS. 27 and 28. FIG. 31 (A) is a key input signal, and FIGS. 31 (B) to (D) are vertical signal adjustments. FIG. 31 (E) is a graph showing the result of signal synthesis in the signal synthesis circuit as a result of phase adjustment in the vertical direction in the circuit and weighting in the multiplication circuit.
FIG. 32 is a perspective view of a defocused key signal representing the result of FIG. 31 three-dimensionally.
[Explanation of symbols]
10. Key signal delay circuit
10A key signal delay circuit
11 to 15 unit clock delay circuits
20..Signal selection circuit
20A matrix signal selection circuit
30 ... Signal interpolation circuit
30A ··· First signal interpolation circuit
30B ··· Second signal interpolation circuit
30C ・ ・ Signal adjustment unit
31C-33C ... signal adjustment circuit
40..Signal synthesis circuit
40A ··· Signal synthesis unit
401 to 407... Signal synthesis circuit
40C ··· Signal multiplication unit
41C-44C Multiplier
50C ··· Signal synthesis circuit
100-key signal delay circuit
101-104 1H line delay circuit
200 ... Signal transmission bus
300 Vertical signal adjustment unit
301 to 303... Vertical signal adjustment circuit
400 horizontal signal adjustment unit
401 to 403 ··· Horizontal signal adjustment circuit
500 multiplication unit
501-503 Multiplication circuit
600 ・ ・ Signal synthesis circuit
110 · Selector
120 timing adjustment circuit
121 ··· First delay circuit
122..Second delay circuit
130 ... Key signal transformation unit
131-134 ··· Key signal transformation circuit
140 multiplication unit
141 to 144 ... multiplier
150 ··· First signal synthesis circuit
160 Switching circuit
170..second signal synthesis circuit
210 ··· First signal delay unit
211-214 ... 1 line delay circuit
220 ·· First key signal processing IC for video signal processing
230 2 line delay circuit
240 switching circuit
250..second signal delay unit
251-254... 1-line delay circuit
260 ·· Second video signal processing key signal processing IC
300 Vertical signal adjustment unit
301 to 303... Vertical signal adjustment circuit
400 horizontal signal adjustment unit
401 to 403 ··· Horizontal signal adjustment circuit
500 multiplication unit
501-503 Multiplication circuit
600 ・ ・ Signal synthesis circuit

Claims (11)

映像信号に特殊効果を施すために用いるキー入力信号を１クロック単位で順次遅延し、該遅延したキー信号を出力する信号遅延回路と、
前記キー入力信号および該信号遅延回路から出力される複数の遅延キー信号を受入れ、選択制御信号に基づいて、それぞれ、所定の遅延関係にある２対の信号組を選択する信号選択回路と、
該信号選択回路から出力された第１組の１対の信号について第１の係数を用いて信号補間を行う第１の信号補間回路と、
前記信号選択回路から出力された第２組の１対の信号について第２の係数を用いて信号補間を行う第２の信号補間回路と、
前記第１の信号補間回路の出力と前記第２の信号補間回路の出力を信号合成して映像信号処理用キー信号として出力する信号合成回路と
を有する映像信号処理用キー信号処理装置。A signal delay circuit for sequentially delaying a key input signal used to apply a special effect to a video signal in units of one clock, and outputting the delayed key signal;
A signal selection circuit that receives the key input signal and a plurality of delay key signals output from the signal delay circuit, and selects two pairs of signal sets each having a predetermined delay relationship based on a selection control signal;
A first signal interpolation circuit that performs signal interpolation using a first coefficient on a first pair of signals output from the signal selection circuit;
A second signal interpolation circuit that performs signal interpolation using a second coefficient for a second pair of signals output from the signal selection circuit;
A key signal processing apparatus for video signal processing, comprising: a signal synthesizing circuit for synthesizing an output of the first signal interpolation circuit and an output of the second signal interpolation circuit and outputting the synthesized signal as a key signal for video signal processing. 前記信号合成回路はポジティブＮＡＭ演算およびネガティブＮＡＭ演算を行う回路を有し、これらの演算がモード信号に基づいて行われる
請求項１記載の映像信号処理用キー信号処理装置。2. The key signal processing device for video signal processing according to claim 1, wherein said signal synthesis circuit has a circuit for performing a positive NAM operation and a negative NAM operation, and these operations are performed based on a mode signal. 映像信号に特殊効果を施すために用いるキー入力信号を映像信号の１水平同期期間に相当する時間単位で順次遅延し、該遅延した複数のキー信号を出力する信号遅延回路と、
前記キー入力信号および該信号遅延回路から出力される複数の遅延キー信号を受入れ、映像信号の第１方向について所定の遅延関係にあるそれぞれ１対の信号組を選択し、該選択された信号について映像信号の第１方向について所定の階層数だけそれらの信号の幅を調整する第１方向信号調整ユニットと、
該第１方向信号調整ユニットで信号調整された結果を受入れ、それらの信号に対して前記第１の方向と直交関係にある映像信号の第２方向について、所定の階層数だけそれらの信号の幅を調整する第２方向信号調整ユニットと、
前記第２方向信号調整された信号に対して、所定の係数をキー信号処理する階層数だけ乗ずる乗算ユニットと、
該乗算ユニットからのキー信号処理する階層数に相当する複数の乗算結果を信号合成して映像信号処理用キー信号として出力する信号合成回路と
を有する映像信号処理用キー信号処理装置。A signal delay circuit for sequentially delaying a key input signal used to apply a special effect to a video signal by a time unit corresponding to one horizontal synchronization period of the video signal, and outputting a plurality of delayed key signals;
The key input signal and a plurality of delayed key signals output from the signal delay circuit are received, and a pair of signal sets having a predetermined delay relationship with respect to a first direction of the video signal are selected. A first direction signal adjustment unit that adjusts the width of the video signal by a predetermined number of layers in the first direction;
Receiving the result of the signal adjustment by the first direction signal adjustment unit, and for the signals in the second direction of the video signal orthogonal to the first direction by a predetermined number of layers, A second direction signal adjustment unit for adjusting
A multiplication unit that multiplies the signal adjusted in the second direction signal by a predetermined coefficient by the number of layers for key signal processing;
A signal synthesizing circuit for synthesizing a plurality of multiplication results corresponding to the number of layers for key signal processing from the multiplication unit and outputting the result as a video signal processing key signal. 前記信号合成回路はポジティブＮＡＭ演算およびネガティブＮＡＭ演算を行う回路を有し、これらの演算がモード信号に基づいて行われる
請求項３記載の映像信号処理用キー信号処理装置。4. The video signal processing key signal processing device according to claim 3, wherein the signal synthesis circuit has a circuit for performing a positive NAM operation and a negative NAM operation, and these operations are performed based on a mode signal. 複数のキー入力信号を選択制御信号に基づいて選択して出力するセレクタと、 該セレクタから出力されるキー信号を受入れ、それらキー信号の波形を変形する複数のキー信号変形回路であって、該複数のキー信号変形回路のそれぞれが、
前記セレクタから出力されたキー入力信号を映像信号の１水平同期期間に相当する時間単位で順次遅延し、該遅延した複数のキー信号を出力する信号遅延回路と、
前記セレクタから出力されたキー入力信号および該信号遅延回路から出力される複数の遅延キー信号を受入れ、映像信号の第１方向について所定の遅延関係にあるそれぞれ１対の信号組を選択し、該選択された信号について映像信号の第１方向について所定の階層数だけそれらの信号の幅を調整する第１方向信号調整ユニットと、
該第１方向信号調整ユニットで信号調整された結果を受入れ、それらの信号に対して前記第１の方向と直交関係にある映像信号の第２方向について、所定の階層数だけそれらの信号の幅を調整する第２方向信号調整ユニットと
を有するものであり、
前記複数のキー信号変形回路の複数の出力にそれぞれ所定の係数を乗ずる複数の乗算回路と、
該乗算回路の複数の乗算結果を信号合成する第１の信号合成回路と
を有する
映像信号処理用キー信号処理装置。A selector for selecting and outputting a plurality of key input signals based on a selection control signal, and a plurality of key signal deformation circuits for receiving key signals output from the selector and deforming the waveforms of the key signals; Each of the plurality of key signal transformation circuits,
A signal delay circuit for sequentially delaying the key input signal output from the selector by a time unit corresponding to one horizontal synchronization period of the video signal, and outputting the plurality of delayed key signals;
Receiving a key input signal output from the selector and a plurality of delay key signals output from the signal delay circuit, selecting a pair of signal sets each having a predetermined delay relationship in a first direction of the video signal, A first direction signal adjustment unit that adjusts the width of the selected signal by a predetermined number of layers in the first direction of the video signal;
Receiving the result of the signal adjustment by the first direction signal adjustment unit, and for the signals in the second direction of the video signal orthogonal to the first direction by a predetermined number of layers, And a second direction signal adjustment unit that adjusts
A plurality of multiplication circuits for multiplying a plurality of outputs of the plurality of key signal transformation circuits by predetermined coefficients,
A key signal processing device for video signal processing, comprising: a first signal synthesis circuit for synthesizing a plurality of multiplication results of the multiplication circuit. 前記第１の信号合成回路はポジティブＮＡＭ演算およびネガティブＮＡＭ演算を行う回路を有し、これらの演算がモード信号に基づいて行われる
請求項５記載の映像信号処理用キー信号処理装置。6. The video signal processing key signal processing device according to claim 5, wherein the first signal synthesizing circuit has a circuit for performing a positive NAM operation and a negative NAM operation, and these operations are performed based on a mode signal. 各々が請求項５記載の構成を持つ映像信号処理用キー信号処理装置が複数縦続接続されており、複数の映像信号処理用キー信号処理装置のうちの１の当該映像信号処理用キー信号処理装置は、
当該映像信号処理用キー信号処理装置の前段に位置する映像信号処理用キー信号処理装置の信号処理キー信号を受け入れて、前記キー信号変形回路および前記乗算回路で要する演算時間だけ遅延する第１の遅延回路と、
前記セレクタからの選択キー信号を前記キー信号変形回路および前記乗算回路で要する演算時間だけ遅延する第２の遅延回路と、
前記第１の遅延回路の出力または前記第２の遅延回路の出力を選択して前記第２の信号合成回路に印加するスイッチング回路と、
前記第１の信号合成回路の結果と、前記スイッチング回路で選択された前記第１の遅延回路の出力または前記第２の遅延回路の出力のいずれかとの信号合成を行う第２の信号合成回路と
をさらに具備する、
請求項５記載の映像信号処理用キー信号処理装置。6. A video signal processing key signal processing device, wherein a plurality of video signal processing key signal processing devices each having the configuration according to claim 5 are connected in cascade. Is
A first signal processing device that receives a signal processing key signal of a video signal processing key signal processing device located in a preceding stage of the video signal processing key signal processing device and delays by a calculation time required by the key signal transformation circuit and the multiplication circuit; A delay circuit;
A second delay circuit for delaying a selection key signal from the selector by an operation time required by the key signal transformation circuit and the multiplication circuit;
A switching circuit that selects an output of the first delay circuit or an output of the second delay circuit and applies the selected output to the second signal synthesis circuit ;
A second signal synthesis circuit that performs signal synthesis on the result of the first signal synthesis circuit and either the output of the first delay circuit or the output of the second delay circuit selected by the switching circuit; Further comprising
The key signal processing device for video signal processing according to claim 5. 前記第２の信号合成回路はポジティブＮＡＭ演算およびネガティブＮＡＭ演算を行う回路を有し、これらの演算がモード信号に基づいて行われる、
請求項７記載の映像信号処理用キー信号処理装置。The second signal synthesis circuit has a circuit that performs a positive NAM operation and a negative NAM operation, and these operations are performed based on a mode signal .
A key signal processing device for video signal processing according to claim 7. キー入力信号を受入れ、映像信号の１ラインに相当する時間順次遅延する複数の遅延回路を有する第１のライン遅延回路手段と、
該第１のライン遅延回路手段で遅延された複数の遅延キー信号および元のキー入力信号を受入れ、これらの遅延キー信号および元のキー信号に対して信号調整を行う第１の信号調整回路手段であって、該第１の信号調整回路手段が下記の回路、すなわち、
複数のキー入力信号を選択制御信号に基づいて選択して出力するセレクタと、
該セレクタから出力されるキー信号を受入れ、それらキー信号の波形を変形する複数のキー信号変形回路であって、該複数のキー信号変形回路のそれぞれが、
前記セレクタから出力されたキー入力信号を映像信号の１水平同期期間に相当する時間単位で順次遅延し、該遅延した複数のキー信号を出力する信号遅延回路と、
前記セレクタから出力されたキー入力信号および該信号遅延回路から出力される複数の遅延キー信号を受入れ、映像信号の第１方向について所定の遅延関係にあるそれぞれ１対の信号組を選択し、該選択された信号について映像信号の第１方向について所定の階層数だけそれらの信号の幅を調整する第１方向信号調整ユニットと、
該第１方向信号調整ユニットで信号調整された結果を受入れ、それらの信号に対して前記第１の方向と直交関係にある映像信号の第２方向について、所定の階層数だけそれらの信号の幅を調整する第２方向信号調整ユニットと
を有するものであり、
前記複数のキー信号変形回路の複数の出力にそれぞれ所定の係数を乗ずる複数の乗算回路と、
該乗算回路の複数の乗算結果を信号合成する第１の信号合成回路と、
前段の映像信号処理用キー信号処理装置の信号処理キー信号を受け入れて、前記キー信号変形回路および前記乗算回路で要する演算時間だけ遅延する第１の遅延回路と、
前記セレクタからの選択キー信号を前記キー信号変形回路および前記乗算回路で要する演算時間だけ遅延する第２の遅延回路と、
前記第１の遅延回路の出力または前記第２の遅延回路の出力を選択して前記第２の信号合成回路に印加するスイッチング回路と、
前記第１の信号合成回路の結果と、前記スイッチング回路で選択された前記第１の遅延回路の出力または前記第２の遅延回路の出力のいずれかとの信号合成を行う第２の信号合成回路と
を有するものであるもの
を具備する、
映像信号処理用キー信号処理装置。First line delay circuit means having a plurality of delay circuits for receiving a key input signal and sequentially delaying the time corresponding to one line of the video signal;
A first signal adjusting circuit for receiving a plurality of delayed key signals and an original key input signal delayed by the first line delay circuit and performing signal adjustment on the delayed key signal and the original key signal; Wherein the first signal conditioning circuit means comprises the following circuit:
A selector for selecting and outputting a plurality of key input signals based on the selection control signal,
A plurality of key signal transformation circuits for receiving key signals output from the selector and transforming the waveforms of the key signals, wherein each of the plurality of key signal transformation circuits is
A signal delay circuit for sequentially delaying the key input signal output from the selector by a time unit corresponding to one horizontal synchronization period of the video signal, and outputting the plurality of delayed key signals;
Receiving a key input signal output from the selector and a plurality of delay key signals output from the signal delay circuit, selecting a pair of signal sets each having a predetermined delay relationship in a first direction of the video signal, A first direction signal adjustment unit that adjusts the width of the selected signal by a predetermined number of layers in the first direction of the video signal;
Receiving the result of the signal adjustment by the first direction signal adjustment unit, and for the signals in the second direction of the video signal orthogonal to the first direction by a predetermined number of layers, And a second direction signal adjustment unit that adjusts
A plurality of multiplication circuits for multiplying a plurality of outputs of the plurality of key signal transformation circuits by predetermined coefficients,
A first signal synthesizing circuit for synthesizing a plurality of multiplication results of the multiplying circuit;
A first delay circuit that receives a signal processing key signal of a key signal processing device for video signal processing in a preceding stage and delays by a calculation time required by the key signal transformation circuit and the multiplication circuit;
A second delay circuit for delaying a selection key signal from the selector by an operation time required by the key signal transformation circuit and the multiplication circuit;
A switching circuit that selects an output of the first delay circuit or an output of the second delay circuit and applies the selected output to the second signal combining circuit;
A second signal synthesis circuit that performs signal synthesis on the result of the first signal synthesis circuit and either the output of the first delay circuit or the output of the second delay circuit selected by the switching circuit; Comprising:
Key signal processing device for video signal processing. 各々が請求項５記載の構成を持つ映像信号処理用キー信号処理装置が複数縦続接続されており、複数の映像信号処理用キー信号処理装置のうちの１の当該映像信号処理用キー信号処理装置は、
前記複数の映像信号処理用キー信号処理装置の複数のキー信号変形回路のうちの１つのキー信号変形回路の出力を受入れ、映像信号の１ラインに相当する時間順次遅延する複数の遅延回路を有する第２のライン遅延回路手段と、
該第２のライン遅延回路手段で遅延された複数の遅延キー信号を受入れ、および、前記映像信号処理用キー信号処理装置の第２の信号合成回路の出力を前記当該映像信号処理用キー信号処理装置の前段に位置する映像信号処理用キー信号処理装置の信号処理キー信号として受入れ、これら複数の遅延キー信号および信号処理用キー信号に対して第２の信号調整を行う第２の信号調整回路手段であって、該第２の信号調整回路手段が下記の回路、すなわち、
前記第２のライン遅延回路手段の複数の遅延回路で遅延された複数の遅延キー信号を選択制御信号に基づいて選択して出力するセレクタと、
該セレクタから出力されるキー信号を受入れ、それら受け入れたキー信号の波形を変形する複数のキー信号変形回路であって、該複数のキー信号変形回路のそれぞれが、
前記セレクタから出力されたキー入力信号を映像信号の１水平同期期間に相当する時間単位で順次遅延し、該遅延した複数のキー信号を出力する信号遅延回路と、
前記セレクタから出力されたキー入力信号および該信号遅延回路から出力される複数の遅延キー信号を受入れ、映像信号の第１方向について所定の遅延関係にあるそれぞれ１対の信号組を選択し、該選択された信号について映像信号の第１方向について所定の階層数だけそれらの信号の幅を調整する第１方向信号調整ユニットと、
該第１方向信号調整ユニットで信号調整された結果を受入れ、それらの信号に対して前記第１の方向と直交関係にある映像信号の第２方向について、所定の階層数だけそれらの信号の幅を調整する第２方向信号調整ユニットと
を有するものであり、
前記複数のキー信号変形回路の複数の出力にそれぞれ所定の係数を乗ずる複数の乗算回路と、
該乗算回路の複数の乗算結果を信号合成する第１の信号合成回路と、
前記当該映像信号処理用キー信号処理装置の前段に位置する映像信号処理用キー信号処理装置の信号処理キー信号を前記キー信号変形回路および前記乗算回路で要する演算時間だけ遅延する第１の遅延回路と、
前記セレクタからの選択キー信号を前記キー信号変形回路および前記乗算回路で要する演算時間だけ遅延する第２の遅延回路と、
前記第１の遅延回路の出力または前記第２の遅延回路の出力を選択して前記第２の信号合成回路に印加するスイッチング回路と、
前記第１の信号合成回路の結果と、前記スイッチング回路で選択された前記第１の遅延回路の出力または前記第２の遅延回路の出力のいずれかとの信号合成を行う第２の信号合成回路と
を有するものであるもの
を具備する、
請求項５に記載の映像信号処理用キー信号処理装置。6. A video signal processing key signal processing device, wherein a plurality of video signal processing key signal processing devices each having the configuration according to claim 5 are connected in cascade. Is
A plurality of delay circuits for receiving the output of one of the plurality of key signal modification circuits of the plurality of key signal processing circuits for video signal processing and sequentially delaying the output corresponding to one line of the video signal; Second line delay circuit means;
A plurality of delayed key signals delayed by the second line delay circuit means are received, and an output of a second signal synthesizing circuit of the video signal processing key signal processing device is processed by the video signal processing key signal processing. A second signal adjustment circuit that receives as a signal processing key signal of a video signal processing key signal processing device located in a preceding stage of the device and performs a second signal adjustment on the plurality of delay key signals and signal processing key signals Means, wherein the second signal conditioning circuit means comprises the following circuit:
A selector for selecting and outputting a plurality of delay key signals delayed by the plurality of delay circuits of the second line delay circuit means based on a selection control signal;
A plurality of key signal transformation circuits for receiving the key signal output from the selector and modifying the waveform of the received key signal, wherein each of the plurality of key signal transformation circuits is
A signal delay circuit for sequentially delaying the key input signal output from the selector by a time unit corresponding to one horizontal synchronization period of the video signal, and outputting the plurality of delayed key signals;
Receiving a key input signal output from the selector and a plurality of delay key signals output from the signal delay circuit, selecting a pair of signal sets each having a predetermined delay relationship in a first direction of the video signal, A first direction signal adjustment unit that adjusts the width of the selected signal by a predetermined number of layers in the first direction of the video signal;
Receiving the result of the signal adjustment by the first direction signal adjustment unit, and for the signals in the second direction of the video signal orthogonal to the first direction by a predetermined number of layers, And a second direction signal adjustment unit that adjusts
A plurality of multiplication circuits for multiplying a plurality of outputs of the plurality of key signal transformation circuits by predetermined coefficients,
A first signal synthesizing circuit for synthesizing a plurality of multiplication results of the multiplying circuit;
A first delay circuit for delaying a signal processing key signal of a video signal processing key signal processing device located in a preceding stage of the video signal processing key signal processing device by an operation time required by the key signal transformation circuit and the multiplication circuit; When,
A second delay circuit for delaying a selection key signal from the selector by an operation time required by the key signal transformation circuit and the multiplication circuit;
A switching circuit that selects an output of the first delay circuit or an output of the second delay circuit and applies the selected output to the second signal combining circuit;
A second signal synthesis circuit that performs signal synthesis on the result of the first signal synthesis circuit and either the output of the first delay circuit or the output of the second delay circuit selected by the switching circuit; Comprising:
A video signal processing key signal processing apparatus according to claim 5. 前記第２の信号合成回路の出力を２ライン遅延する２ライン遅延回路と、
前記第２の信号合成回路の出力または前記２ライン遅延回路の出力を切り換えて前記第２の信号調整回路手段に前段の映像信号処理用キー信号処理装置のキー信号として印加するスイッチング回路と
をさらに有する
請求項１０記載の映像信号処理用キー信号処理装置。And 2-line delay circuit for 2 line delay output of the previous SL second signal combining circuit,
And a switching circuit for applying as a key signal before Symbol second signal combining circuit output or the two-line delay circuit preceding video signal processing key signal processing device to the second signal conditioning circuit means switches the output of the 11. The video signal processing key signal processing device according to claim 10, further comprising:
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