JP3532659B2 - Nonvolatile semiconductor memory device - Google Patents

Nonvolatile semiconductor memory device

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JP3532659B2
JP3532659B2 JP11690395A JP11690395A JP3532659B2 JP 3532659 B2 JP3532659 B2 JP 3532659B2 JP 11690395 A JP11690395 A JP 11690395A JP 11690395 A JP11690395 A JP 11690395A JP 3532659 B2 JP3532659 B2 JP 3532659B2
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康司 作井
誠一 有留
智晴 田中
健 竹内
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株式会社東芝
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【発明の詳細な説明】 【0001】 【産業上の利用分野】本発明は、不揮発性半導体記憶装置に関する。 BACKGROUND OF THE INVENTION [0001] Field of the Invention The present invention relates to a nonvolatile semiconductor memory device. 【0002】 【従来の技術】近年、電気的書き替え可能とした不揮発性半導体装置(EEPROM)の1つとしてNANDセル型EEPROMが提案されている。 [0002] Recently, NAND-cell type EEPROM has been proposed as one of the electrical rewritable and non-volatile semiconductor device (EEPROM). このEEPROM This EEPROM
は、電荷蓄積層としての例えば浮遊ゲートと制御ゲートが積層されたnチャネルFETMOS構造の複数のメモリセルを、それらのソース,ドレインを隣接するもの同士で共有する形で直列接続し、これを1単位としてビット線に接続するものである。 Is a plurality of memory cells of n-channel FETMOS structure example of a floating gate and a control gate are stacked as a charge storage layer, their sources, in the form of shared adjacent ones of the drain are connected in series, which 1 it is intended to be connected to the bit line as a unit. 【0003】図38(a)(b)は、メモリセルアレイの1つのNANDセル部分の平面図と等価回路図である。 [0003] Figure 38 (a) (b) is a plan view and an equivalent circuit diagram of one NAND cell portion of the memory cell array. 図39(a)(b)は、それぞれ図38(a)のA Figure 39 (a) (b) is, A, respectively, in FIG 38 (a)
−A'及びB−B'断面図である。 -A 'and B-B' is a cross-sectional view. 【0004】素子分離酸化膜12で囲まれたp型シリコン基板(又はp型ウエル)11に、複数のNANDセルからなるメモリセルアレイが形成されている。 [0004] p-type silicon substrate (or p-type well) 11 surrounded by an element isolation oxide film 12, a memory cell array comprising a plurality of NAND cells is formed. 1つのN One of N
ANDセルに着目して説明すると、この実施例では、8 To explain by focusing on AND cell, in this example, 8
個のメモリセルM1〜M8が直列接続されて1つのNA Memory cells M1~M8 are connected in series one NA
NDセルを構成している。 Constitute the ND cell. メモリセルはそれぞれ、基板11上にトンネル絶縁膜13を介して浮遊ゲート14 Each memory cell is a floating gate 14 through the tunnel insulating film 13 on the substrate 11
(14 1 ,14 2 〜14 8 )が形成され、その上にゲート絶縁膜15を介して制御ゲート16(16 1 ,16 2 (14 1, 14 2 to 14 8) is formed, the control gate 16 via the gate insulating film 15 on the (16 1, 16 2
〜16 8 )が形成されて、構成されている。 To 16 8) is formed, it is constituted. これらのメモリセルのソース,ドレインであるn型拡散層19は隣接するもの同士共有する形で接続され、これにより複数のメモリセルが直列接続されている。 Sources of these memory cells, n-type diffusion layer 19 is a drain connected in the form of each other share those adjacent thereto by a plurality of memory cells are connected in series. 【0005】NANDセルのドレイン側,ソース側には各々、メモリセルの浮遊ゲート,制御ゲートと同時に形成された第1の選択ゲート14 9 ,16 9及び第2の選択ゲート14 10 ,16 10が設けられている。 [0005] The drain side of the NAND cell, each on the source side, the floating gate of the memory cell, the first selection gate 14 9, 16 9, and the second selection gate 14 10, 16 10, which is formed simultaneously with the control gate It is provided. 素子形成された基板はCVD酸化膜17により覆われ、この上にビット線18が配設されている。 Substrate which is element formed is covered with a CVD oxide film 17, the bit line 18 is disposed on this. NANDセルの制御ゲート14は、共通に制御ゲートCG1 ,CG2 〜CG8 として配設されている。 The control gate 14 of the NAND cell is disposed as a control gate CG1, CG2 ~CG8 in common. これら制御ゲート線はワード線となる。 These control gate lines are a word line. 選択ゲート14 9 ,16 9及び14 10 ,16 10もそれぞれ行方向に連続的に選択ゲートSG1 ,SG2 として配設されている。 Select gate 14 9, 16 9 and 14 10, 16 10 are also respectively arranged in a row direction successively selected gate SG1, SG2. 【0006】図40は、このようなNANDセルがマトリクス状に配列されたメモリセルアレイの等価回路を示している。 [0006] Figure 40 is such NAND cell shows an equivalent circuit of a memory cell array arranged in matrix form. ソース線は例えば64本のビット線毎につき1箇所、コンタクトを介してAl、ポリSiなどの基準電位配線に接続される。 Source line, for example one position per every 64 bit lines, are connected via a contact Al, the reference potential wiring such as poly Si. この基準電位配線は周辺回路に接続される。 The reference potential wiring is connected to a peripheral circuit. メモリセルの制御ゲート及び第1,第2の選択ゲートは、行方向に連続的に配設される。 Control gate and the first memory cell, a second selection gate is continuously arranged in the row direction. 通常、制御ゲートにつながるメモリセルの集合を1ページと呼び、1組のドレイン側(第1の選択ゲート)及びソース側(第2の選択ゲート)の選択ゲートによって挟まれたページの集合を1NANDブロック又は単に1ブロックと呼ぶ。 Usually, a set of memory cells connected to the control gate is referred to as a page, a set of drain-side (first selection gate) and 1NAND a set of pages sandwiched between the source side select gates (second selection gate) It referred to as block or simply one block. 【0007】NANDセル型EEPROMの動作は、次の通りである。 [0007] of the NAND cell type EEPROM operation is as follows. データ書き込みは、ビット線から遠い方のメモリセルから順に行う。 Data write is performed sequentially from the far memory cell from the bit line. 選択されたメモリセルの制御ゲートには昇圧された書き込み電圧Vpp(=20V程度)を印加し、他の非選択メモリセルの制御ゲート及び第1の選択ゲートには中間電位(=10V程度)を印加し、ビット線にはデータに応じて0V(“0”書き込み)又は中間電位(“1”書き込み)を印加する。 To the control gate of the selected memory cell by applying a boosted write voltage Vpp (= about 20V), an intermediate potential (= about 10V) to the control gate and the first select gate of the other non-selected memory cells applied to the bit line applies a 0V ( "0" write) or the intermediate potential ( "1" write) in accordance with the data. このとき、ビット線の電位は選択メモリセルに伝達される。 At this time, the potential of the bit line is transmitted to the selected memory cell.
データ“0”の時は、選択メモリセルの浮遊ゲートと基板間に高電圧がかかり、基板から浮遊ゲートに電子がトンネル注入されてしきい値電圧が正方向に移動する。 When data "0" is selected floating gate and the high voltage between the substrate of the memory cell takes the threshold voltage electrons into the floating gate from the substrate is tunnel injection is moved in the positive direction. データが“1”の時はしきい値電圧は変化しない。 The threshold voltage when the data is "1" does not change. 【0008】データ消去は、ブロック単位でほぼ同時に行われる。 [0008] The data erase is performed substantially simultaneously on a block-by-block basis. 即ち、消去するブロックの全ての制御ゲート,選択ゲートを0Vとし、p型ウエル及びn型基板に昇圧された昇圧電位VppE (20V程度)を印加する。 That is, all of the control gates of the block to be erased, the select gate and 0V, thereby applying the boosted boost voltage VppE (about 20V) to the p-type well and n-type substrate.
消去を行わないブロックの制御ゲート,選択ゲートにもVppE を印加する。 Control gates of the block that does not perform erase, applying a VppE to select gates. これにより、消去するブロックのメモリセルにおいて浮遊ゲートの電子がウエルに放出され、しきい値電圧が負方向に移動する。 Thereby, electrons of the floating gates in the memory cell of the block to be erased is released well, the threshold voltage is moved in the negative direction. 【0009】データ読み出し動作は、選択されたメモリセルの制御ゲートを0Vとし、それ以外のメモリセルの制御ゲートを電源電圧Vcc(例えば3V)として、選択メモリセルで電流が流れるか否かを検出することにより行われる。 [0009] Data read operation, the control gate of the selected memory cell is 0V, as the power supply voltage control gates of other memory cells Vcc (e.g. 3V), detecting whether a current flows in the selected memory cell It is carried out by. NANDセル型EEPROMでは、複数のメモリセルが縦列接続されているため、読み出し時のセル電流が小さい。 In the NAND cell type EEPROM, since a plurality of memory cells are connected in cascade, the cell current in reading is small. また、メモリセルの制御ゲート及び第1,第2の選択ゲートは行方向に連続的に配設されているので、1ページ分のデータが同時にビット線に読み出される。 Further, the control gate and the first memory cell, the second selection gate is continuously arranged in the row direction, the data of one page is read out to the bit line at the same time. 【0010】しかしながら、この種の装置にあっては次のような問題があった。 [0010] However, there has been a problem, such as: In this type of equipment. 【0011】(問題点1)NANDセル型EEPROM [0011] (Problem 1) NAND cell type EEPROM
では、データ読み出し時に選択されたメモリセルの制御ゲートを0V、それ以外のメモリセルの制御ゲートをV In the control gate of the memory cell selected at the time of data reading 0V, the control gates of other memory cells V
cc(例えば3V)として、セル電流Icellが流れるか否かを検出するが、セル電流の大きさは読み出すセルのしきい値電圧だけではなく、直列接続されている残り全てのセルのしきい値電圧によっても左右される。 As cc (e.g. 3V), but detects whether cell current flows Icell, not only the threshold voltage of the cell size is read out of the cell current, threshold for all the remaining cells are connected in series also it depends on voltage. 8つのメモリセルが直列接続されて1NANDセルを構成する場合を考えると、Icellが一番大きい場合(抵抗が一番小さい場合)のIcell(Best)は、直列接続される8個のセルのしきい値電圧が全て負(“1”状態)の場合である。 Eight the memory cell is considered a case constituting the series-connected to 1NAND cell, Icell when Icell is the largest (when the resistance is smallest) (Best), the teeth of the eight cells connected in series all threshold voltage is the case of a negative ( "1" state). “1”読み出しする際に、Icellが一番小さい場合(抵抗が一番大きい場合)のIcell(Worst) は、読み出すセルに直列接続する他の全てのセルのしきい値電圧が正(“0”状態)の時に1番ビット線コンタクト側のメモリセル(例えば図40のMC1 )を“1”であると読み出す場合である。 "1" during the read, if Icell is smallest (when the resistance is the largest) Icell (Worst) of the threshold voltages of all the other cells connected in series to the cell to be read is positive ( "0 it is a case where "1st bit line contact side of the memory cell in the state) (e.g. MC1 of FIG. 40)" is read as 1 ". 【0012】セル電流はビット線からメモリセルを介してソース線に流れるが、従来のメモリセルアレイではソース線は同時に読み出す1ページ分のNANDセルで共有している(図40)。 [0012] cell current flows to the source line through the memory cell from the bit line, in the conventional memory cell array source line is shared by a page of NAND cells simultaneously read (FIG. 40). ソース線−基準電位配線間のコンタクトから最も離れたメモリセル(図40のメモリセルMC1 )を読み出す場合に、メモリセルMC1 に直列接続する他の7セルのしきい値電圧が正(つまりセル電流が最小Icell(Worst) )であり、ソース線を共有する他のNAND列の抵抗が最小(つまりセル電流が最大Ic Source lines - when reading the farthest memory cell from the contact between the reference potential wire (the memory cell MC1 of FIG. 40), the threshold voltage of the other seven cells connected in series to the memory cell MC1 is positive (i.e. the cell current There minimum is Icell (Worst)), the resistance of the other NAND strings that share the source line minimum (i.e. maximum cell current Ic
ell(Best) )の場合を考える。 Consider the case ell of (Best)). この場合、読み出し初期には抵抗が小さいNAND列からセル電流が流れ、またソース線の抵抗が大きいために、メモリセルMC1 が属するNANDセルのソース線の電位はI×R(I:読み出し初期に流れるセル電流、R:ソース線の抵抗)になる。 In this case, the read initial cell current flows from the low resistance NAND string, and for resistance of the source line is large, the potential of the source line of the NAND cell memory cell MC1 belongs I × R (I: initially reading cell current flowing, R: become a source line resistance). 【0013】つまり、メモリセルMC1 を含むNAND [0013] In other words, NAND, including a memory cell MC1
列のメモリセルのソースが接地電位Vssから浮くために、メモリセルのソース−ドレイン間電圧、ソース−ゲート間電圧は下がり、更にソースがVssから浮くことにより基板バイアス効果も起こってメモリセルのしきい値が増加するために、MC1 を含むNANDセル列のメモリセルのコンダクタンスが下がる。 To the source of the memory cell of the column float from the ground potential Vss, the source of the memory cell - drain voltage, source - gate voltage is lowered, the teeth of the memory cells also occurred substrate bias effect by further source float from Vss for threshold is increased, the conductance of the memory cells of the NAND cell column drops containing MC1. このように、ソース線の抵抗が大きい場合にはソース線が接地電位から浮くために、セル電流が小さいNAND列では更にセル電流が流れにくくなる。 Thus, in order to float from the source line is a ground potential in the case of the source line resistance is large, further cell current hardly flows in the cell current is small NAND string. 【0014】ビット線容量はCB 、メモリセルのしきい値電圧が負(つまり“1”状態)であると読み出すためにはビット線電位がプリチャージ電位からΔVB だけ下がる必要があるとする。 [0014] Bit line capacitance is CB, the for reading the threshold voltage of the memory cell is negative (i.e. "1" state) is required to bit line potential is lowered by ΔVB from the precharge potential. ビット線放電時間TRWL の最大値はセル電流が最も小さい場合で決まるが、ソース線の浮きがない場合にはTRWL =CB /Icell(Worst) であるが、上記のように従来のメモリセルではソース線が浮くためにTRWL は更に長くなり、ランダムアクセス時間が長くなるという問題がある。 Maximum value of the bit line discharge time TRWL is determined by when the cell current is smallest, the source in the case where there is no floating of the source lines TRWL = CB / Icell is a (Worst), as described above, the conventional memory cell TRWL becomes longer because the line floats, there is a problem that the random access time becomes longer. また、従来のNANDセル型EEPROMではソース線の浮きを小さくするために、例えば16本に1本だけソース線−基準電位配線間コンタクトを設けると、メモリセルの面積が増加するという問題がある。 Further, in order to reduce the floating of the conventional NAND cell type EEPROM in a source line, for example, 16 to one only source lines - the reference potential wiring between providing the contact area of ​​the memory cell there is a problem that increases. 【0015】ソース線が浮くことによってビット線放電時間が長くなることは、読み出し時間が長くなるのみでなく、メモリセルに書き込まれたしきい値のばらつきももたらす。 [0015] the bit line discharge time by the source line floats is long, not only the read time becomes long, resulting in even dispersion of the threshold written into the memory cell. 【0016】図42は図43のメモリセルMCC1に“0”書き込み(メモリセルのしきい値を負の値から正の値にする)を行った後に、ベリファイリードする際のビット線放電時間のMCC1のしきい値依存正を示している。 [0016] Figure 42 after the "0" is written into the memory cell MCC1 in FIG. 43 (to a positive value the threshold value of the memory cell from a negative value), the bit line discharge time for the verify read It shows a threshold dependent positive MCC1. なお、書き込み、ベリファイリード動作については、公知例(特開平3−343363号公報)を参照して説明する。 The write, the verify read operation will be described with reference to the known example (JP-A-3-343363). 図43のメモリセルMCC1のベリファイリードでは、図43のように同じページの他のメモリセルMCC2,MCC3,MCC4,MCC5…が“0” In the verify read of the memory cell MCC1 of FIG. 43, other memory cell of the same page as shown in Figure 43 MCC2, MCC3, MCC4, MCC5 ... is "0"
書き込み不十分(つまり正のしきい値でなく、負のしきい値を持つ)のために大きなセル電流が流れ、その結果ソース線が浮き、図42のようにビット線放電時間が長くなる。 (Not i.e. positive threshold, a negative with a threshold) insufficiently written a large cell current flows because of, as a result the source line is floated, the bit line discharge time as shown in FIG. 42 becomes longer. 【0017】その結果、ベリファイリードの際に、ビット線放電時間がTBL1 以上であればメモリセルに“0” [0017] As a result, at the time of verify read, the bit line discharge time to the memory cell if the TBL1 more than "0"
書き込みされたとすると、図43のメモリセルMCC1 When being written, the memory cell of FIG. 43 MCC1
ではソース線が浮くために、メモリセルのしきい値が図42のVth1 以上で“0”書き込みされたと判定される。 In order to source line floats, the threshold of the memory cell is determined to be "0" is written in Vth1 above Figure 42. 一方、図44のメモリセルMCD1のようにセル電流が大きく、かつソース線の浮きがない場合には、ビット線放電時間は図42のようになる。 On the other hand, when there is no floating of the cell current is large and the source line as the memory cells MCD1 in FIG. 44, the bit line discharge time is as shown in Figure 42. つまり、メモリセルMCD1に書き込みを行う場合には、図42のしきい値Vth1 以上で“0”書き込みされたと判定される。 That is, when writing to the memory cell MCD1 is determined to be "0" is written in the threshold Vth1 above Figure 42. 【0018】このようにメモリセルMCC1とメモリセルMCD1ではしきい値のばらつきが回路的にVthd1− [0018] Thus variation in the threshold in the memory cell MCC1 and the memory cell MCD1 circuit to Vthd1-
Vth1 だけ生じてしまうという問題がある。 There is a problem that occurs only Vth1. ソース線の浮きをなくしてビット線放電時間を短くすることができ、メモリセルMCC1のビット線放電時間を例えば図42のようにすることができれば、回路的に生じるしきい値ばらつきを小さく(図42のVthd1−Vth2 )することができる。 Eliminating the floating of the source lines can be shortened bit line discharge time, if it is possible to make the bit line discharge time of the memory cell MCC1 as shown in FIG. 42 for example, reducing the threshold variation in circuit manner occurs (FIG. 42 can be Vthd1-Vth2) to the. 【0019】また、図43のメモリセルMCC1が1回目の書き込みパルスによって書き込みが行われ、しきい値がVth1 (図45)になった後に、2回目以降の書き込みパルスによって図43のメモリセルMCC2,MC Further, the memory cell MCC1 of Figure 43 before being written by the first write pulse, after the threshold has become Vth1 (Fig. 45), the memory cell of FIG. 43 by the write pulse 2 subsequent MCC2 , MC
C3,MCC4,MCC5…が“0”状態になったとする。 C3, MCC4, MCC5 ... is to become "0" state. メモリセルMCC1への書き込みは1回目の書き込みパルスで終了しているので、2回目以降の書き込みパルスでメモリセルMCC1は書き込まれず、しきい値はVth1 のままである。 Since writing to the memory cell MCC1 has been completed by the first writing pulse, the memory cell MCC1 with the second and subsequent writing pulses are not written, the threshold remains Vth1. 【0020】この結果、メモリセルMCC1,MCC [0020] As a result, memory cell MCC1, MCC
2,MCC3…のページの書き込み終了後、メモリセルMCC1を読む際には、今度はメモリセルMCC2,M 2, MCC3 ... after the end of writing the pages of, when reading the memory cell MCC1, in turn, the memory cell MCC2, M
CC3,MCC4,MCC5…はセル電流が流れないので、メモリセルMCC1を読む際に、ソース線は浮かず、ビット線放電時間は図45のようにΔTだけ短くなり、“1”読み出しされるという可能性がある。 CC3, MCC4, since MCC5 ... no cell current flows, as when reading the memory cell MCC1, not float the source line, bit line discharge time shortened by ΔT as shown in FIG. 45, "1" is read there is a possibility. 即ち、 In other words,
メモリセルMCC1書き込み後、2回目以降の書き込みパルスでメモリセルMCC1の同じページのメモリセルMCC2,MCC3,MCC4…のデータが変化したために、“0”書き込みしたはずのメモリセルMCC1のデータが“1”であると読み出されてしまうという問題がある。 After the memory cell MCC1 writing, to the memory cell of the same page of the memory cell MCC1 MCC2, MCC3, MCC4 ... of data has changed in the second and subsequent write pulse, "0" data of the memory cell MCC1 that should have been writing "1 there is a problem that is read out to be ". この誤読み出しが生じるのは、メモリセルを読み出す際に、ソース線を介して他のメモリセルのデータが、読み出すメモリセルの読み出し電流に影響するからである。 This erroneous reading occurs, when reading the memory cell, since the data of the other memory cells via the source line affects the read current of the memory cell to be read. 【0021】(問題点2)従来のNANDセル型EEP [0021] (Problem 2) In the conventional NAND cell type EEP
ROMでは、ドレイン側の選択ゲート−ビット線間のコンタクトが図40のように隣接して配設される。 In ROM, the drain side select gate - the contact between the bit lines disposed adjacent as shown in Figure 40. 図41 Figure 41
(a)は従来のメモリセルアレイのn型拡散層とメモリセルのソース・ゲート・ドレイン領域及び、n型拡散層とビット線(Alなど)を接続するコンタクト(以下ビット線コンタクトと記す)、つまり素子領域を示している。 (A) the source-gate-drain region and the n-type diffusion layer and the memory cell of a conventional memory cell array, the n-type diffusion layer and bit lines (Al, etc.) (hereinafter referred to as bit line contact) contact for connecting a, that It shows a device region. 図41(a)の斜線部以外はメモリセル間の素子分離領域を表している。 Except the hatched portion in FIG. 41 (a) represents an element isolation region between memory cells. 図41(a)のY方向にNAND Figure 41 NAND in the Y direction (a)
セルが直列接続されて配列されている。 Cells are arranged connected in series. 図40のX方向にはn型拡散層(ソース線)及び、メモリセルアレイ− n-type diffusion layer in the X direction of FIG. 40 (source lines) and a memory cell array -
ビット線間コンタクトが配列されている。 Bit lines between the contacts are arranged. L'はビット線コンタクト間の距離、Lはメモリセル−メモリセル間の素子分離幅、Wはメモリセルトランジスタのチャネル幅である。 L 'is the distance between the bit line contact, L is the memory cell - the isolation width between the memory cell, W is the channel width of the memory cell transistor. 【0022】従来のNANDセルアレイでは、メモリセル−メモリセル間の素子分離領域幅が縮小されても、図41(a)から分かるようにビット線コンタクトが隣接して配列されているために、カラム方向(X方向)のメモリセルのピッチを縮小できない。 [0022] In the conventional NAND cell array, memory cells - to be reduced in the element isolation region width between the memory cell, the bit line contact as can be seen from FIG. 41 (a) are arranged adjacent to each other, the column You can not reduce the pitch of the memory cells in the direction (X direction). つまり、X方向の大きさはビット線コンタクト間距離L'で決まるために、 In other words, the size of the X-direction in order determined between the bit line contact distance L ',
メモリセルアレイ間の素子分離幅Lは、隣接するNAN Isolation width L between the memory cell array is adjacent NAN
Dセル列間のフィールド反転耐圧、素子分離技術などによって決まる最小素子分離幅L0 よりも大きくなり、その結果メモリセルアレイの面積が増加するという問題がある。 Field inversion breakdown voltage between D cell rows, greater than the minimum element isolation width L0 determined by such isolation techniques, there is a problem that as a result the area of ​​the memory cell array is increased. 【0023】また、図41(b)に示すようにコンタクトと素子領域の余裕lはメモリセルのピッチ縮小により小さくしなければならない。 Further, margin l of contact and the element region, as shown in FIG. 41 (b) must be small by the pitch reduction of the memory cell. しかし、lを小さくすると合わせずれにより、コンタクトが素子分離上にずれて形成され、ビット線とメモリセルが形成されるウエル又は基板が短絡するという問題がある。 However, the misalignment by decreasing l, contacts are formed shifted on the isolation, well or substrate a bit line and a memory cell is formed there is a problem that a short circuit. 【0024】 【発明が解決しようとする課題】このように従来のEE [Problems that the Invention is to Solve] [0024] As described above, in the conventional EE
PROMにおいては、ソース線の抵抗が大きい場合にはソース線が接地電位から浮くために、ビット線放電時間が長くなり、ランダムアクセス時間が長くなるという問題がある。 In PROM, when the source line resistance is large because the source line floats from the ground potential, the bit line discharge time becomes long, there is a problem that the random access time becomes longer. さらに、ソース線の浮きを小さくするために、例えば16本に1本だけソース線−基準電位配線間コンタクトを設けると、メモリセルの面積が増加するという問題がある。 Furthermore, in order to reduce the floating of the source lines, for example, 16 to one only source lines - the reference potential wiring between providing the contact area of ​​the memory cell there is a problem that increases. 【0025】また、ビット線コンタクトが隣接して配列されているために、カラム方向のメモリセルのピッチを縮小することはできない。 Further, since the bit line contact is arranged adjacent, it is impossible to reduce the pitch in the column direction of the memory cell. さらに、コンタクトと素子領域の合わせ余裕はメモリセルのピッチ縮小により小さくしなければならないが、この余裕を小さくすると合わせずれにより、コンタクトが素子分離上にずれて形成され、ビット線とメモリセルが形成されるウエル又は基板が短絡するという問題がある。 Furthermore, although alignment margin of the contact element regions must be reduced by the pitch reduction of the memory cell, the misalignment and to reduce this margin, contacts are formed shifted on the isolation, the bit line and the memory cell is formed there is a problem that the well or the substrate are short-circuited is. 【0026】本発明は、上記の問題点に鑑みてなされたもので、その目的とするところは、チップ面積を増加させることなくソース線を低抵抗化してソース線の浮きを低減し、その結果ランダムアクセスを高速化し得る不揮発性半導体記憶装置を提供することにある。 [0026] The present invention has been made in view of the foregoing problems, and has as its object to reduce the floating of the source line source line without increasing the chip area and low resistance, as a result It is to provide a nonvolatile semiconductor memory device capable of high-speed random access. 【0027】また、本発明の他の目的は、隣接するNA Further, another object of the present invention, adjacent NA
ND列でビット線コンタクトの位置をずらすことにより、カラム方向のメモリセルのピッチを縮小することができ、高密度なメモリセル構造を実現し得る不揮発性半導体記憶装置を提供することにある。 By shifting the position of the bit line contact in ND column, can reduce the pitch in the column direction of the memory cell is to provide a nonvolatile semiconductor memory device capable of realizing a high-density memory cell structure. 【0028】 【課題を解決するための手段】上記課題を解決するために本発明は、次のような構成を採用している。 [0028] According to an aspect of the present invention in order to solve the above problems, it adopts the following configuration. 【0029】即ち本発明は、1個又は複数個の不揮発性メモリセルから構成されるメモリセル部と、このメモリセル部を共通信号線と導通させる0個又は1個又は複数個の選択MOSトランジスタと、から構成されるメモリセルユニットがマトリクス状に配置されたメモリセルアレイを有する不揮発性半導体記憶装置において、 (1)前記メモリセルユニットの一端側が、ワード線を共有する複数のメモリセルユニット同士でコンタクトを共有して第1の共通信号線に接続され、該メモリセルユニットの他端側は、ワード線を共有する複数のメモリセルユニット同士でコンタクトを共有して第2の共通信号線に接続されることを特徴とする。 [0029] The present invention, one or more memory cell section composed of a nonvolatile memory cell, zero or one or more of the selection MOS transistor to the memory cell unit is electrically connected to the common signal line When, in the nonvolatile semiconductor memory device having a memory cell array in which memory cell units is formed are arranged in a matrix from (1) one end of the memory cell unit, a plurality of memory cell units sharing a word line is connected to the first common signal line to share a contact, the other end of the memory cell unit is connected to the second common signal line share a contact by a plurality of memory cell units sharing a word line is the fact characterized. 【0030】(2)前記メモリセルユニットの一端側は、ワード線を共有する複数のメモリセルユニット同士でコンタクトを共有して第1の共通信号線に接続され、 [0030] (2) one end side of the memory cell unit is connected to the first common signal line to share a contact by a plurality of memory cell units sharing a word line,
該メモリセルユニットの他端側は、ワード線を共有し、 The other end of the memory cell units share a word line,
かつ該メモリセルユニットの一端側とコンタクトを共有しない1個又は複数個のメモリセルユニットと、コンタクトを共有して第2の共通信号線に接続されることを特徴とする。 And characterized in that it is connected to one or a plurality of memory cell units do not share one end and the contact of the memory cell unit, the second common signal line shared contacts. 【0031】(3)前記メモリセルユニットの一端側は、ワード線を共有する複数のメモリセルユニット同士でコンタクトを共有して第1の共通信号線に接続され、 [0031] (3) one end side of the memory cell unit is connected to the first common signal line to share a contact by a plurality of memory cell units sharing a word line,
該メモリセルユニットの他端側は、ワード線を共有し、 The other end of the memory cell units share a word line,
かつ該メモリセルユニットの一端側とコンタクトを共有する1個又は複数個のメモリセルユニットと、コンタクトを共有して第2の共通信号線に接続されることを特徴とする。 And characterized in that it is connected to one or a plurality of memory cell units share one end and the contact of the memory cell unit, the second common signal line shared contacts. 【0032】(4)前記メモリセルユニットの一端側は、ワード線を共有する複数のメモリセルユニット同士でコンタクトを共有して第1の共通信号線に接続され、 [0032] (4) one end side of the memory cell unit is connected to the first common signal line to share a contact by a plurality of memory cell units sharing a word line,
前記メモリセルユニットの他端側は、ワード線を共有し、かつ該メモリセルユニットの一端側とコンタクトを共有しない1個又は複数個のメモリセルユニット、及び該メモリセルユニットの一端側とコンタクトを共有する一個又は複数個のメモリセルユニットと、コンタクトを共有して第2の共通信号線に接続されることを特徴とする。 The other end of said memory cell units share a word line, and one or a plurality of memory cell units do not share one end and the contact of the memory cell units, and the one end and the contact of the memory cell unit and one or a plurality of memory cell units share, characterized in that it is connected to the second common signal line shared contacts. 【0033】ここで、本発明の望ましい実施態様としては、請求項で従属形式で述べたものに加えて次のものがあげられる。 [0033] Here, as a preferred embodiment of the present invention, the following can be mentioned in addition to those mentioned in the dependent format claims. 【0034】(1) 読み出し非選択電位が接地電位であること。 [0034] (1) read that the non-selection potential is a ground potential. 【0035】(2) 書き込み非選択電位が電源電圧、又はチップ内電源電圧であること。 [0035] (2) writing non-selection potential is a power supply voltage, or a chip power supply voltage. 【0036】(3) 非選択ゲート電圧が負の電圧であること。 [0036] (3) non-selected gate voltage is a negative voltage. 【0037】(4) メモリセル部が、電気的書き替え可能な不揮発性メモリセルで構成されること。 [0037] (4) the memory cell portion is constituted by electrically rewritable nonvolatile memory cells. 【0038】(5) 不揮発性メモリセルは、半導体層上に電荷蓄積層と制御ゲートが積層形成され、複数のメモリセルが隣接するもの同士でソース,ドレインを共有する形で直列接続されていること。 [0038] (5) a non-volatile memory cell, the control gate and the charge storage layer on the semiconductor layer is laminated, are connected in series in a manner that share a source and a drain between a plurality of memory cells are adjacent about. 【0039】(6) 不揮発性メモリセルは、半導体層上に電荷蓄積層と制御ゲートが積層形成され、1個又は複数個のメモリセルが全てソース,ドレインを共有する形で並列接続されていること。 [0039] (6) non-volatile memory cell, the control gate and the charge storage layer on the semiconductor layer are laminated, the one or more memory cells are connected in parallel in a manner that all share a source, a drain about. 【0040】(7) チャネルの不純物濃度を同じにする、 [0040] (7) to the impurity concentration of the channel to the same,
或いは変えることによって第1〜第9の選択MOSトランジスタのしきい値電圧を同じにする、或いは変えること。 Or the threshold voltage of the first to ninth selection MOS transistor the same by changing or altering. 【0041】 【作用】本発明によれば、メモリセルユニットの一端側及び他端側の双方がそれぞれ他のメモリセルユニットとコンタクトを共有して第1,第2の共通信号線に接続されているので、低抵抗のAlなどで形成するビット線を、従来の高抵抗のn型拡散層で形成するソース線の代わりに用いることにより、ソース線の浮きの問題を解決することができる。 According to [0041] the present invention, first, is connected to the second common signal line both one end and the other end of the memory cell units each share contacts and other memory cell units because there, the bit lines forming the like of low resistance Al, by using instead of the source lines to form an n-type diffusion layer of the conventional high resistance, it is possible to solve the floating problems of the source line. このため、ソース線を低抵抗化してソース線の浮きを低減し、その結果ランダムアクセスを高速化することが可能となる。 Therefore, to reduce the floating of the source lines to reduce the resistance of the source line, it is possible to speed up the results random access. 【0042】また、メモリセルユニットの一端側及び他端側を共通信号線に接続するための選択MOSトランジスタとしてEタイプ,Iタイプを適宜選択することにより、チップ面積を増加させることなく、高速なランダムアクセスが可能な上記メモリセルアレイを実現できる。 Further, E type as a selection MOS transistor for connecting one end and the other end side of the memory cell unit to a common signal line, by appropriately selecting the I type, without increasing the chip area, high speed It can realize the memory cell array capable of random access.
さらに、隣接するNAND列でビット線コンタクトの位置をずらすことによって、カラム方向のメモリセルのピッチを縮小することができ、高密度なメモリセル構造を実現することが可能となる。 Furthermore, by shifting the position of the bit line contact in the adjacent NAND string, it is possible to reduce the pitch in the column direction of the memory cell, it is possible to realize a high-density memory cell structure. 【0043】 【実施例】以下、本発明の実施例を図面を参照して説明する。 [0043] BRIEF DESCRIPTION Embodiments of the present invention with reference to the drawings. 【0044】(実施例1)図1は、本実施例に係わるN [0044] (Embodiment 1) FIG. 1 is according to this example N
ANDセル型EEPROMの構成を示すブロック図である。 Is a block diagram showing the structure of an AND-cell type EEPROM. 図中の1はメモリ手段としてのメモリセルアレイであり、オープンビット線方式なので、メモリセルアレイは1A,1Bに2分割されている。 1 in the drawing is a memory cell array of the memory means, since the open bit line system, the memory cell array 1A, is divided into two 1B. 2はデータ書き込み,読み出しを行うためのラッチ手段としてのセンスアンプ回路である。 2 is a sense amplifier circuit as a latch means for performing data writing and reading. 3はワード線選択を行うロウデコーダ、4はビット線選択を行うカラムデコーダ、5はアドレスバッファ、6はI/ Oセンスアンプ、7はデータ入出力バッファ、8は基板電位制御回路である。 3 denotes a row decoder for selecting the word lines, a column decoder for selecting the bit lines 4, 5 address buffer, 6 I / O sense amplifier, 7 a data output buffer, 8 a substrate potential control circuit. 【0045】図2はメモリセルアレイ1A、図3はメモリセルアレイ1Bのアレイ構造を示す図である。 [0045] Figure 2 is a memory cell array 1A, 1 3 is a diagram showing the array structure of the memory cell array 1B. 本実施例によるメモリセルアレイ(図2、3)は、従来のメモリセルアレイ(図40)のようにソース側の選択ゲート(第2の選択ゲート)がn型拡散層のソース線に接続されておらず、ビット線にコンタクトされている。 A memory cell array according to the present embodiment (FIGS. 2 and 3) is folded to the source side select gates as in the conventional memory cell array (FIG. 40) (second selection gate) is connected to the source line of the n-type diffusion layer not being contact to the bit line. さらに、1つのビット線コンタクトは従来のメモリセルでは2個のNANDセル列で共有していたが、本実施例のメモリセルアレイでは4つのNANDセル列で共有しているので、メモリセルアレイ全体でのビット線コンタクトの数は従来のメモリセルアレイから増加することはない。 Further, although a single bit line contact was shared by two NAND strings in the conventional memory cell, since the memory cell array of the present embodiment is shared by four NAND cell column, in the entire memory cell array the number of bit line contacts does not increase from the conventional memory cell array. 【0046】なお、複数のメモリセルユニット(NAN [0046] The plurality of memory cell units (NAN
Dセル)からなるサブアレイは、一端側の選択MOSトランジスタSTn1をIタイプとし他端側の選択MOSトランジスタSTn2をEタイプとしたメモリセルユニット Subarrays consisting of D cell), the memory cell unit to one end of the select MOS transistor STn1 was E type other end of the select MOS transistor STn2 as I type
(1) と、一端側の選択MOSトランジスタSTn1をEタイプとし他端側の選択MOSトランジスタSTn2をIタイプとしたメモリセルユニット(2) とを、ワード線方向に交互に配置して構成されている。 (1) and, a memory cell unit of the selection MOS transistor STn2 of one end of the select MOS transistor STn1 and E type other end was I type (2), formed by arranging alternately in the word line direction there. 【0047】図4は本実施例のメモリセルのn型拡散層、メモリセルのソース・ゲート・ドレイン領域、及びn型拡散層とビット線(Alなど)を接続するコンタクト(ビット線コンタクト)つまり素子領域を示している。 [0047] Figure 4 is n-type diffusion layer of the memory cell of this embodiment, the source-gate-drain regions, and a contact (bit line contact) for connecting the n-type diffusion layer and bit lines (such as Al) of the memory cell, i.e. It shows a device region. 上記のように従来のメモリセルアレイでは、隣接するビット線のビット線コンタクトは図41のように隣接して配列されているので、カラム方向(図41のX方向)の縮小が困難であるという問題がある。 In a conventional memory cell array as described above, since the bit line contacts of adjacent bit lines are arranged adjacently as shown in FIG. 41, a problem that the reduction in the column direction (X direction in FIG. 41) it is difficult to there is. 【0048】これに対し、本実施例のメモリセルアレイでは、隣接するビット線のビット線コンタクトは図4のように隣接して配設されていないので、ビット線コンタクト−ビット線コンタクト間の素子分離領域の大きさがメモリセルアレイのカラム方向(X方向)を縮小する際の問題点とならず、メモリセル−メモリセル間の素子分離幅は、隣接するNANDセル列間のフィールド反転耐圧,素子分離技術などによって決まる最小素子分離領域幅L0 に縮小することができる。 [0048] In contrast, in the memory cell array of the present embodiment, since the bit line contacts of adjacent bit lines are not disposed adjacent as shown in FIG. 4, the bit line contact - isolation between the bit line contacts not a problem when the size of the area to reduce the column direction of the memory cell array (X direction), the memory cell - the isolation width between the memory cell, field inversion withstand voltage between adjacent NAND strings, isolation it can be reduced to the minimum element isolation region width L0 determined by such techniques. また、選択MOSトランジスタの数は従来と同様に、1NAND列につき2個なので、選択MOSトランジスタ数が増加することによる面積増加はない。 Further, as well as the number of the selection MOS transistor conventionally, since two per 1NAND column, no area increase due to the number of selection MOS transistor increases. 【0049】本実施例のメモリセルアレイでは、1つのNANDセル列とビット線を接続する2つの選択MOS [0049] In the memory cell array of the present embodiment, two select MOS connecting one NAND cell array and the bit lines
トランジスタのしきい値電圧をVth1 ,Vth2 (Vth1 The threshold voltage of the transistor Vth1, Vth2 (Vth1
>Vth2 )の2種類設けている。 > Vth2) are provided two types of. 高いしきい値電圧Vth High threshold voltage Vth
1 (例えば2V)を持つ選択MOSトランジスタをEタイプ、低いしきい値電圧Vth2 (例えば0.5V)を持つ選択MOSトランジスタをIタイプと記す。 1 (e.g., 2V) E type selection MOS transistor with a selection MOS transistor having a low threshold voltage Vth2 (for example 0.5V) referred to as I type. 選択ゲートに印加する電圧はIタイプ及びEタイプの両方のトランジスタがオンする電圧Vsgh (例えば3V)(Vsgh Voltage applied to the select gate voltage transistors of both type I and Type E are turned on Vsgh (e.g. 3V) (Vsgh
>Vt1,Vt2)、及びIタイプのトランジスタはオンするがEタイプのトランジスタはオフする電圧Vsgl (例えば1.5V)(Vt1>Vsgl >Vt2)である。 > Vt1, Vt2), and I-type transistor is the transistor ON to but E-type is a voltage off Vsgl (e.g. 1.5V) (Vt1> Vsgl> Vt2). 【0050】このように、選択MOSトランジスタのしきい値電圧を2種類設け、選択ゲートに印加する電圧を2種類にすることによって、書き込みや読み出しに際して、隣接するNANDセル列の一方をビット線と導通、 [0050] Thus, it provided the two threshold voltages of the select MOS transistor, by the two kinds of voltage applied to the select gate, when writing and reading, and one bit line of the adjacent NAND strings conduction,
他方を非導通にすることができる。 It can be non-conductive and the other. 【0051】図2を用いて具体的に読み出し、書き込み方式を説明する。 [0051] Specifically read with reference to FIG. 2, illustrating a writing method. 【0052】<読み出し>メモリセルユニット(1) 内のメモリセルMC11,MC31,MC51…のデータをビット線BL1A ,BL3A ,BL5A …に読み出す場合には、まずビット線BL1A ,BL3A ,BL5A …をビット線読み出し電位VA (例えば1.8V)にプリチャージし、BL0A ,BL2A ,BL4A ,BL6A …を0Vに接地する。 [0052] <Read> memory cells in the memory cell unit (1) MC11, MC31, MC51 ... bit line data of BL1A, BL3A, when reading the BL5A ..., first bit lines BL1A, BL3A, BL5A ... bit precharged line read potential VA (e.g. 1.8V), grounded BL0A, BL2A, BL4A, BL6A ... to 0V. プリチャージ後、ビット線BL1A , After the pre-charge the bit lines BL1A,
BL3A ,BL5A …はフローティングにする。 BL3A, BL5A ... is in floating. 【0053】次に、制御ゲートCG1は0V、CG2〜 [0053] Next, the control gate CG1 is 0V, CG2~
CG8はVcc(例えば3V)にする。 CG8 are to Vcc (for example, 3V). そして、選択ゲートSG1はVsgl 、選択ゲートSG2はVsgh にする。 The selection gate SG1 is Vsgl, the selection gate SG2 to Vsgh.
その他の選択ゲート,制御ゲートは0Vにする。 Other selection gate, the control gate is at 0V. この場合、ビット線BL0A ,BL2A ,BL4A …に接続する選択MOSトランジスタ(ST02,ST12,ST22, In this case, the bit lines BL 0 A, BL2A, select MOS transistors connected to BL4A ... (ST02, ST12, ST22,
ST32,ST42,ST52…)はオンする。 ST32, ST42, ST52 ...) is turned on. 一方、ビット線BL1A ,BL3A,BL5A …に接続するIタイプ選択MOSトランジスタST11,ST31,ST51…はオンするが、Eタイプ選択MOSトランジスタST01,ST On the other hand, the bit lines BL1A, BL3A, I type selection MOS transistors ST11 to connect to BL5A ..., ST31, ST51 ... is turned on, E type selection MOS transistor ST01, ST
21,ST41…はオフする。 21, ST41 ... is turned off. 【0054】従って、メモリセルMC11,MC31,MC [0054] Thus, the memory cell MC11, MC31, MC
51…に書き込まれたデータが“1”ならば、プリチャージしたビット線BL1A ,BL3A ,BL5A …は接地したビット線BL2A ,BL4A ,BL6A …へ放電しプリチャージ電位から低下することにより、メモリセルユニット(1) 内のメモリセルMC11,MC31,MC51… 51 ... If the written data is "1", the pre-charge the bit lines BL1A, BL3A, BL5A ... bit line BL2A ​​grounded, BL4A, and discharged to BL6A ... by reducing the precharge potential, a memory cell memory cell in the unit (1) MC11, MC31, MC51 ...
のデータがビット線BL1A ,BL3A ,BL5A …に読み出される。 Data of the bit line BL1A, BL3A, are read out to the BL5A .... 一方、メモリセルに書き込まれたデータが“0”ならば、ビット線BL1A ,BL3A,BL5A On the other hand, if the data written in the memory cell is "0", the bit lines BL1A, BL3A, BL5A
…は放電を行わず、プリチャージ電位を保つ。 ... it does not perform the discharge, keep the pre-charge potential. 【0055】一方、メモリセルユニット(2) 内のメモリセルMC01,MC21,MC41…に対しては、ビット線B On the other hand, the memory cells in the memory cell unit (2) MC01, MC21, MC41 ... for the bit line B
L1A ,BL3A ,BL5A …に接続するEタイプ選択MOSトランジスタST01,ST21,ST41…がオフするので、メモリセルMC01,MC21,MC41…のデータはビット線BL1A ,BL3A ,BL5A …に読み出されない。 L1A, BL3A, since E type selection MOS transistors ST01 to connect to BL5A ..., ST21, ST41 ... are turned off, the memory cells MC01, MC21, MC41 ... data is not read bit lines BL1A, BL3A, the BL5A .... 【0056】次に、メモリセルユニット(2) 内のメモリセルMC01,MC21,MC41…のデータをビット線BL Next, the memory cells in the memory cell unit (2) MC01, MC21, MC41 ... bit lines BL data
0A ,BL2A ,BL4A ,BL6A …に読み出す場合を考える。 0A, BL2A, BL4A, a case of reading to BL6A ... think. まず、ビット線BL0A ,BL2A ,BL4 First, bit line BL0A, BL2A, BL4
A ,BL6A …をビット線読み出し電位VA (例えば1.8V)にプリチャージし、BL1A ,BL3A ,B A, precharged BL6A ... a bit line read potential VA (e.g. 1.8V), BL1A, BL3A, B
L5A …を0Vに接地する。 To ground L5A ... to 0V. プリチャージ後、ビット線BL0A ,BL2A ,BL4A ,BL6A …はフローティングにする。 After precharging, the bit line BL0A, BL2A, BL4A, BL6A ... is floating. 【0057】次に、制御ゲートCG1を0V、CG2〜 Next, the control gate CG1 0V, CG2~
CG8をVcc(例えば3V)にする。 The to Vcc (for example, 3V) CG8. そして、選択ゲートSG1をVsgh 、選択ゲートSG2をVsgl にする。 Then, the selection gate SG1 Vsgh, the selection gate SG2 to Vsgl.
その他の選択ゲート,制御ゲートは0Vにする。 Other selection gate, the control gate is at 0V. この場合、ビット線BL1A ,BL3A ,BL5A …に接続する選択MOSトランジスタ(ST01,ST11,ST21, In this case, the bit lines BL1A, BL3A, select MOS transistors connected to BL5A ... (ST01, ST11, ST21,
ST31,ST41,ST51…)はオンする。 ST31, ST41, ST51 ...) is turned on. 一方、ビット線BL0A ,BL2A,BL4A ,BL6A …に接続するIタイプ選択MOSトランジスタST02,ST22,S On the other hand, the bit lines BL 0 A, BL2A, BL4A, I type selection MOS transistors ST02 to connect to BL6A ..., ST22, S
T42…はオンするが、Eタイプ選択MOSトランジスタST12,ST32,ST52…はオフする。 T42 ... is turned on but, E type selection MOS transistor ST12, ST32, ST52 ... is turned off. 【0058】従って、メモリセルユニット(2) 内のメモリセルMC01,MC21,MC41…に書き込まれたデータが“1”ならば、プリチャージしたビット線BL0A , [0058] Thus, the memory cells in the memory cell unit (2) MC01, MC21, MC41 ... if the written data is "1", the bit line is precharged BL 0 A,
BL2A ,BL4A ,BL6A …は接地したビット線B BL2A, BL4A, bit line B BL6A ... is grounded
L1A ,BL3A ,BL5A…へ放電してプリチャージ電位から低下することにより、メモリセルMC01,MC L1A, BL3A, by reducing from the precharge potential to discharge to BL5A ..., memory cells MC01, MC
21,MC41…のデータがビット線BL0A ,BL2A , 21, MC41 ... of data bit lines BL0A, BL2A,
BL4A …に読み出される。 BL4A ... are read to. 一方、メモリセルに書き込まれたデータが“0”ならば、ビット線BL0A ,BL On the other hand, if the data written in the memory cell is "0", the bit lines BL 0 A, BL
2A ,BL4A …は放電を行わず、プリチャージ電位を保つ。 2A, BL4A ... does not perform discharge, keeps a precharge potential. 【0059】一方、メモリセルユニット(1) 内のメモリセルMC11,MC31,MC51…に関しては、ビット線B Meanwhile, the memory cells in the memory cell unit (1) MC11, MC31, MC51 ... respect to the bit line B
L2A ,BL4A ,BL6A …に接続するEタイプ選択MOSトランジスタST12,ST32,ST52…はオフするので、メモリセルMC11,MC31,MC51…のデータはビット線BL0A ,BL2A ,BL4A …に読み出されない。 L2A, BL4A, since the off-E type selection MOS transistors ST12, ST32, ST52 ... is to be connected to BL6A ..., memory cells MC11, MC31, MC51 ... data is not read bit lines BL 0 A, BL2A, the BL4A .... 【0060】このように実施例では、従来のメモリセルアレイのソース線(n型拡散層)をなくし、読み出しの際にビット線の半数が接地して従来のソース線と同様の役割を果たし、残りの半数のビット線にメモリセルのデータを読み出す。 [0060] In this embodiment as described above, without the source line of a conventional memory cell array (n-type diffusion layer), plays a similar role as the conventional source line half of the bit line is grounded during the read, the remaining to half of the bit line reading out data of the memory cell. 低抵抗のAlなどで形成するビット線を、従来の高抵抗のn型拡散層で形成するソース線の代わりに用いることにより、ソース線の浮きの問題を解決できる。 A bit line formed in such a low-resistance Al, by using instead of the source lines formed in a conventional n-type diffusion layer of high resistance, can solve the floating problems of the source line. 【0061】ここで、タイミング図を用いて読み出し動作をより詳細に説明する。 [0061] Here, explaining a read operation in greater detail with reference to a timing diagram. 【0062】図5は、図2のメモリセルユニット(1) 内のメモリセルMC11,MC31,MC51…に書き込まれたデータを読み出す場合のタイミングチャートである。 [0062] Figure 5 is a timing chart when reading the memory cell MC11, MC31, MC51 ... written data in the memory cell unit (1) of FIG. 【0063】ビット線BL0A ,BL2A ,BL4A , [0063] The bit line BL0A, BL2A, BL4A,
BL6A …は図6のセンスアンプSA1に接続し、ビット線BL1A ,BL3A ,BL5A …は図7のセンスアンプSA2に接続する。 BL6A ... is connected to the sense amplifier SA1 in Fig. 6, the bit lines BL1A, BL3A, BL5A ... are connected to the sense amplifier SA2 in FIG. センスアンプは制御信号φP , The sense amplifier control signal φP,
φN で制御されるCMOSフリップフロップで形成されている。 It is formed of CMOS flip-flop controlled by .phi.N. 【0064】まず、プリチャージ信号PRA1,PRA2, [0064] First, the pre-charge signal PRA1, PRA2,
PRB2がVssからVccになり(時刻t0 )、ビット線B PRB2 becomes Vcc from Vss (time t0), the bit line B
L1A ,BL3A ,BL5A …がVA2(例えば1.7 L1A, BL3A, BL5A ... is VA2 (for example 1.7
V)になり、(ダミー)ビット線BL1B ,BL3B , Becomes V), (dummy) bit line BL1B, BL3B,
BL5B …がVB2(例えば1.5V)にプリチャージされる(時刻t1 )。 BL5B ... are precharged to VB2 (e.g. 1.5V) (time t1). VA1は0Vであり、ビット線BL0 VA1 is 0V, the bit line BL0
A ,BL2A ,BL4A ,BL6A …は接地される。 A, BL2A, BL4A, BL6A ... is grounded. 【0065】プリチャージが終わるとPRA2,PRB2がVssとなり、ビット線BL1A ,BL3A ,BL5A … [0065] When the precharge is completed PRA2, PRB2 becomes Vss, bit line BL1A, BL3A, BL5A ...
はフローティング状態になる。 It becomes a floating state. この後、ロウデコーダ3 After this, the row decoder 3
から選択ゲート,制御ゲートに所望の電圧が印加される(時刻t2 )。 Selection gate from the desired voltage is applied to the control gate (time t2). 制御ゲートCG1が0V、CG2〜CG Control gate CG1 is 0V, CG2~CG
8はVcc(例えば3V)、SG2は3V(Vsgh )、S 8 Vcc (for example, 3V), SG2 is 3V (Vsgh), S
G1は1.5V(Vsgl )となる。 G1 becomes 1.5V (Vsgl). 【0066】メモリセルユニット(1) 内のメモリセルM [0066] memory cells in the memory cell unit (1) M
C11,MC31,MC51…に書き込まれたデータが“0” C11, MC31, MC51 ... with the written data is "0"
の場合はメモリセルのしきい値電圧が正なのでセル電流は流れず、ビット線BL1A ,BL3A ,BL5A …の電位は1.7Vのままである。 For since the threshold voltage of the memory cell is positive no cell current flows, the bit lines BL1A, BL3A, BL5A ... potential remains 1.7V. データが“1”の場合は、セル電流が流れてビット線BL1A ,BL3A ,B If the data is "1", the bit lines BL1A and cell current flows, BL3A, B
L5A …の電位は下がり、1.5V以下になる。 L5A ... the edge of the potential, equal to or less than 1.5V. また選択ゲートSG1が1.5Vなので、Eタイプ選択MOS The selection gate SG1 is so 1.5V, E type selection MOS
トタンジスタST01,ST21,ST41はオフになり、メモリセルユニット(2) 内のメモリセルMC01,MC21, Totanjisuta ST01, ST21, ST41 is turned off, the memory cells in the memory cell unit (2) MC01, MC21,
MC41…のデータはビット線に転送されない。 MC41 ... data is not transferred to the bit line. この間(ダミー)ビット線BL1B ,BL3B ,BL5B …はプリチャージ電位1.5Vに保たれる。 During this period (dummy) bit line BL1B, BL3B, BL5B ... is maintained at the precharge potential 1.5V. 【0067】その後、時刻t3 にφP が3V、φN が0 [0067] After that, φP to time t3 is 3V, φN 0
Vとなり、CMOSフリップフロップFFが不活性化され、時刻t4 にφE が3VになることによりSA2のC V, and the are CMOS flip-flop FF is inactivated, C that by SA2 to φE time t4 becomes 3V
MOSフリップフロップFFがイコライズされてノードN1,N2がVcc/2(例えば1.5V)になる。 MOS flip-flop FF is equalized nodes N1, N2 is Vcc / 2 (e.g. 1.5V). 時刻t5 にSS2 ,SA ,SB が3Vになり、ビット線とセンスアンプが接続された後、φN が0Vから3V、φP Time t5 to SS2, SA, SB becomes 3V, after the bit line and the sense amplifier is connected, 3V .phi.N from 0V, .phi.P
が3Vから0Vになりビット線BL1A ,BL3A ,B There bit line BL1A to 0V from 3V, BL3A, B
L5A …とビット線BL1B ,BL3B ,BL5B …の電位差が増幅される(時刻t6 )。 L5A ... and bit lines BL1B, BL3B, BL5B ... potential difference is amplified (time t6). 【0068】つまり、メモリセルMC11,MC31,MC [0068] In other words, the memory cell MC11, MC31, MC
51…に“0”が書き込まれていれば、SA2のノードN 51 ... to "0" if it is written, SA2 node N of
1が3V,ノードN2が0Vになり、メモリセルMC1 1 is 3V, the node N2 becomes 0V, the memory cell MC1
1,MC31,MC51…に“1”が書き込まれていれば、 1, MC31, MC51 ... to long as the "1" is written,
ノードN1が0V、ノードN2が3Vになる。 Node N1 is 0V, the node N2 is 3V. その後、 after that,
カラム選択信号CSLが0Vから3Vとなると、CMO When the column selection signal CSL is 3V from 0V, CMO
SフリップフロップにラッチされていたデータがIO、 S data which has been latched in the flip-flop is IO,
/IOに出力される(時刻t7 )。 / Is output to the IO (time t7). 【0069】読み出し動作を通じてビット線BL0A , [0069] Bit line BL0A through read operation,
BL2A ,BL4A ,BL6A …は0Vに接地する。 BL2A, BL4A, BL6A ... is grounded to 0V. つまり、ビット線は1本おきに接地されることになる。 That is, the bit line will be grounded to every other. 従って、読み出しビット線同士の距離はビット線を接地しない場合の2倍になり、ビット線間容量結合に起因するノイズは著しく低下する(特願平4−276393号公報)。 Accordingly, the distance between the read bit line is doubled in the case of not grounding the bit lines, noise due to the bit line capacitance coupling is reduced significantly (Japanese Patent Application No. 4-276393). また、読み出し動作を通じてPRB1をVcc、VB1 Further, the PRB1 through reading operation Vcc, VB1
を0Vにすることによってビット線BL0B ,BL2B Bit lines by to 0V BL0B, BL2B
,BL4B ,BL6B …を接地してもよい。 , BL4B, BL6B ... it may be grounded. これによって、ビット線電位増幅時のビット線間容量結合雑音を低減できる。 Thus, it is possible to reduce the bit line capacitance coupling noise during the bit line potential amplified. 【0070】図8は、図2のメモリセルユニット(2) 内のメモリセルMC01,MC21,MC41,MC61…に書き込まれたデータを読み出す場合のタイミングチャートである。 [0070] Figure 8 is a timing chart when reading the memory cell MC01, MC21, MC41, MC61 ... written data in the memory cell unit 2 (2). 【0071】まず、プリチャージ信号PRA1,PRA2, [0071] First, the pre-charge signal PRA1, PRA2,
PRB1がVssからVccになり(時刻t0 )、ビット線B PRB1 becomes Vcc from Vss (time t0), the bit line B
L0A ,BL2A ,BL4A …がVA1(例えば1.7 L0A, BL2A, BL4A ... is VA1 (for example 1.7
V)になり、(ダミー)ビット線BL0B ,BL2B , Becomes V), (dummy) bit line BL0B, BL2B,
BL4B …がVB1(例えば1.5V)にプリチャージされる(時刻t1 )。 BL4B ... are precharged to VB1 (e.g. 1.5V) (time t1). VA2は0Vであり、ビット線BL1 VA2 is 0V, the bit line BL1
A ,BL3A ,BL5A …は接地される。 A, BL3A, BL5A ... is grounded. 【0072】プリチャージが終わるとPRA1,PRB1がVssとなり、ビット線BL0A ,BL2A ,BL4A … [0072] When the precharge is completed PRA1, PRB1 becomes Vss, bit line BL0A, BL2A, BL4A ...
はフローティング状態になる。 It becomes a floating state. この後、ロウデコーダ3 After this, the row decoder 3
から選択ゲート,制御ゲートに所望の電圧が印加される(時刻t2 )。 Selection gate from the desired voltage is applied to the control gate (time t2). 制御ゲートCG1が0V、CG2〜CG Control gate CG1 is 0V, CG2~CG
8はVcc(例えば3V)、SG1は3V(Vsgh )、S 8 Vcc (for example, 3V), SG1 is 3V (Vsgh), S
G2は1.5V(Vsgl )となる。 G2 becomes 1.5V (Vsgl). 【0073】メモリセルMC01,MC21,MC41…に書き込まれたデータが“0”の場合は、メモリセルのしきい値電圧が正なのでセル電流は流れず、ビット線BL0 [0073] When the memory cell MC01, MC21, MC41 ... written data is "0", no cell current flows since the threshold voltage of the memory cell is positive, the bit line BL0
A ,BL2A ,BL4A …の電位は1.7Vのままである。 A, BL2A, BL4A ... of potential remains of 1.7V. データが“1”の場合は、セル電流が流れてビット線BL0A ,BL2A ,BL4A …の電位は下がり、 If data "1", the bit line BL0A in cell current flows, BL2A, BL4A ... potential drops,
1.5V以下になる。 1.5V equal to or less than. また、選択ゲートSG2が1.5 In addition, the selection gate SG2 is 1.5
Vなので、Eタイプ選択MOSトタンジスタST12,S So V, E type selection MOS Totanjisuta ST12, S
T32,ST52はオフになり、メモリセルユニット(1) 内のメモリセルMC11,MC31,MC51…のデータはビット線に転送されない。 T32, ST52 is turned off, the memory cells in the memory cell unit (1) MC11, MC31, MC51 ... data is not transferred to the bit line. この間(ダミー)ビット線BL0 During this time (dummy) bit line BL0
B ,BL2B ,BL4B …はプリチャージ電位1.5V B, BL2B, BL4B ... the pre-charge voltage 1.5V
に保たれる。 It is kept. 【0074】その後、時刻t3 にφP が3V、φN が0 [0074] After that, φP to time t3 is 3V, φN 0
Vとなり、CMOSフリップフロップFFが不活性化され、時刻t4 にφE が3VになることによりSA1のC V, and the are CMOS flip-flop FF is inactivated, C that by SA1 to φE time t4 becomes 3V
MOSフリップフロップFFがイコライズされてノードN1,N2がVcc/2(例えば1.5V)になる。 MOS flip-flop FF is equalized nodes N1, N2 is Vcc / 2 (e.g. 1.5V). 時刻t5 にSS1 ,SA ,SB が3Vになり、ビット線とセンスアンプが接続された後、φN が0Vから3V、φP Time t5 to SS1, SA, SB becomes 3V, after the bit line and the sense amplifier is connected, 3V .phi.N from 0V, .phi.P
が3Vから0Vになりビット線BL0A ,BL2A ,B There bit line BL0A to 0V from 3V, BL2A, B
L4A …、とビット線BL0B ,BL2B ,BL4B … L4A ..., the bit line BL0B, BL2B, BL4B ...
の電位差が増幅される(時刻t6 )。 The potential difference is amplified (time t6). 【0075】つまり、メモリセルMC01,MC21,MC [0075] In other words, the memory cell MC01, MC21, MC
41…に“0”が書き込まれていれば、SA1のノードN 41 ... to "0" if it is written, SA1 node N of
1が3V,ノードN2が0Vになり、メモリセルMC0 1 is 3V, the node N2 becomes 0V, the memory cell MC0
1,MC21,MC41…に“1”が書き込まれていれば、 1, MC21, MC41 ... to long as the "1" is written,
ノードN1が0V、ノードN2が3Vになる。 Node N1 is 0V, the node N2 is 3V. その後、 after that,
カラム選択信号CSLが0Vから3Vとなると、CMO When the column selection signal CSL is 3V from 0V, CMO
SフリップフロップにラッチされていたデータがIO、 S data which has been latched in the flip-flop is IO,
/IOに出力される(時刻t7 )。 / Is output to the IO (time t7). 【0076】読み出し動作を通じてBL1A ,BL3A [0076] BL1A through the read operation, BL3A
,BL5A …は0Vに接地するので、ビット線間容量結合に起因する雑音は低減される。 , BL5A ... so grounded to 0V, and noise due to the bit line capacitance coupling is reduced. 【0077】読み出し動作のタイミングは任意性を有する。 [0077] The timing of the read operation have any property. 例えば図9のように時刻t5 にビット線とセンスアンプを接続するトランスファゲートをオンにしてビット線,ダミービット線の電位をセンスアンプのノードN For example the bit lines to turn on the transfer gate for connecting the bit lines and the sense amplifier at time t5 as shown in FIG. 9, the node of the sense amplifier the potential of the dummy bit line N
1,N2に転送した後、トランスファゲートをオフにしてもよい。 After transferring to 1, N2, may be turned off transfer gate. この場合、ビット線,ダミービット線がセンスアンプから切り離されるので、センスアンプの負荷容量が減少し、センス及びデータラッチ時にノードN1, In this case, the bit lines, the dummy bit line is disconnected from the sense amplifier, the load capacitance of the sense amplifier is reduced, the node N1 to the sensing and data latches,
N2の電位は急速に決定されることになる。 The potential of N2 is to be determined quickly. 【0078】上記実施例では、例えばメモリセルMC1 [0078] In the above embodiment, for example, a memory cell MC1
1,MC31,MC51…を読み出す際にはビット線BL1A 1, MC31, MC51 ... bit lines when reading BL1A
,BL3A ,BL5A …をプリチャージ、ビット線B , BL3A, BL5A ... precharging, the bit line B
L0A,BL2A ,BL4A …を接地し、メモリセルのデータをビット線BL1A ,BL3A ,BL5A …に読み出している。 L0A, BL2A, grounded BL4A ..., which reads the data of the memory cell bit line BL1A, BL3A, to BL5A .... メモリセルユニットの両端に接続するビット線のどちらにデータを読み出すかは任意性を有する。 Either or reading the data of the bit line connected to both ends of the memory cell units have any property. 例えば、メモリセルMC11,MC31,MC51…を読み出す際に、ビット線BL2A ,BL4A ,BL6A … For example, the memory cells MC11, MC31, MC51 ... when reading, the bit line BL2A, BL4A, BL6A ...
をプリチャージ、ビット線BL1A ,BL3A ,BL5 Precharging the bit lines BL1A, BL3A, BL5
A …を接地して、メモリセルのデータをビット線BL2 A ... to ground, data bit lines of the memory cell BL2
A ,BL4A ,BL6A …に読み出してもよい。 A, BL4A, may be read to BL6A .... 【0079】<書き込み>本実施例の書き込み動作を以下で説明する。 [0079] <write> illustrating the write operation of the present embodiment below. 【0080】図2のメモリセルユニット(1) 内のメモリセルMC11,MC31,MC51…に書き込みを行う場合の書き込み手順を以下で説明する。 [0080] The memory cells in the memory cell unit (1) MC11 FIG 2, MC31, MC51 ... to the writing procedure in the case of writing will be described below. 【0081】選択ゲートSG2は0Vにして、選択ゲートSG2をゲート電極とする選択MOSトランジスタは全てOFFにする。 [0081] Selection gate SG2 is in the 0V, thereby all selection MOS transistors are OFF to the select gate SG2 and the gate electrode. SG1,CG1〜CG8をVcc、ビット線BL1A ,BL3A ,BL5A …をVccにして書き込みを行うページのチャネルをVcc−Vth(選択MO SG1, the CG1~CG8 Vcc, the bit line BL1A, BL3A, BL5A the channel of the page to be written ... the in the Vcc Vcc-Vth (selection MO
Sトランジスタでのしきい値電圧落ちのためにビット線電位Vccよりも小さくなる。 It is smaller than the bit line potential Vcc to the threshold voltage drop of the S transistor. )にプリチャージする。 ) To pre-charge. ビット線BL0A ,BL2A ,BL4A …はVccにしてもよいし、0Vにしてもよく、任意の電圧に設定すればよい。 Bit line BL0A, BL2A, BL4A ... is may be the Vcc, it may be to 0V, and may be set to any voltage. 【0082】その後、選択ゲートSG1をVsgl (例えば1.5V)にすると、Iタイプ選択MOSトランジスタST11,ST31,ST51…はオンするが、Eタイプ選択MOSトランジスタST01,ST21,ST41…はオフするので、書き込まないメモリセルMC01,MC21,M [0082] After that, when the selection gate SG1 to Vsgl (for example 1.5V), I type selection MOS transistor ST11, ST31, ST51 ... is turned on, E type selection MOS transistor ST01, ST21, ST41 ... is turned off so that , memory cells that are not written MC01, MC21, M
C41…のチャネルはビット線から充電を行った電位Vcc C41 ... potential Vcc and the channel of which was charged from the bit line
−Vthでフローティングになる。 Become floating in -Vth. メモリセルユニット The memory cell unit
(1) 内のメモリセルMC11,MC31,MC51…に書き込むデータはビット線BL1A ,BL3A ,BL5A …から与える。 (1) memory cell MC11, writes MC31, MC51 ... into data in gives bit lines BL1A, BL3A, from BL5A .... 【0083】例えば、メモリセルMC11に“0”書き込みを行う場合には、ビット線BL1A を0Vにすると、 [0083] For example, when performing a "0" is written in the memory cell MC11, when the bit lines BL1A to 0V, and
Iタイプ選択MOSトランジスタST11がオンしてメモリセルMC11のチャネルは0Vになる。 I type selection MOS transistor ST11 is turned on the channel of the memory cell MC11 becomes 0V. メモリセルMC The memory cell MC
11に“1”書き込みを行う場合にはビット線BL1A を3Vにすると、Iタイプ選択MOSトランジスタST11 When the bit line BL1A to 3V in the case of performing the "1" is written to the 11, I type selection MOS transistor ST11
はオフしメモリセルMC11のチャネルはVcc−Vthでフローティングになる。 It turns off and the channel of the memory cell MC11 will floating in Vcc-Vth. ビット線BL0A ,BL2A ,B Bit line BL0A, BL2A, B
L4A …はVccにしてもよいし、0Vにしてもよく、任意の電圧に設定すればよい。 L4A ... it is may be the Vcc, may be to 0V, and may be set to any voltage. 【0084】選択ゲートSG1をVccからVsgl (Iタイプ選択MOSトランジスタのしきい値電圧よりも大きいが、Eタイプ選択MOSトランジスタよりも小さい電圧、例えば1.5V)にした後、制御ゲートCG1〜C [0084] After (but greater than the threshold voltage of the I type selection MOS transistor, a voltage lower than the E-type select MOS transistors, for example, 1.5V) Vsgl select gate SG1 from Vcc was, the control gate CG1~C
G8をVccから中間電位VM(10V程度)にする。 The G8 from Vcc to the intermediate potential VM (about 10V). そうすると、書き込まないメモリセルMC01,MC21,M Then, the memory cells that are not written MC01, MC21, M
C41…及び“1”書き込みを行うメモリセルMC11,M C41 ... and "1" memory cell to be written MC11, M
C31,MC51…のチャネルはフローティング状態なので、制御ゲート−チャネル間の容量結合によって、Vcc C31, since MC51 ... channel floating state, the control gate - by capacitive coupling between the channels, Vcc
−Vthから中間電位(10V程度)に上昇する。 It rises from -Vth to an intermediate potential (about 10V). “0” "0"
書き込みを行うメモリセルMC11,MC31,MC51…のチャネルはビット線が0Vなので0Vである。 Memory cells MC11 performs writing, MC31, MC51 ... channel bit line is 0V because 0V. 【0085】書き込み非選択及び“1”書き込みを行うメモリセルのチャネルがVcc−Vthから中間電位に昇圧した後に、制御ゲートCG1を中間電位VM から書き込み電圧Vpp(20V)に昇圧する。 [0085] channel of unselected and "1" memory cell for writing is after boost from Vcc-Vth to the intermediate potential, for boosting the control gate CG1 from the intermediate potential VM to the write voltage Vpp (20V). そうすると、書き込まないメモリセルユニット(2) 内のメモリセルMC01, Then, the memory cells of the memory cell unit (2) in which no write MC01,
MC21,MC41…及び“1”書き込みを行うメモリセルMC11,MC31,MC51…のチャネルは中間電位(10 MC21, MC41 ... and "1" memory cell MC11 performs writing, MC31, MC51 ... the channel of the intermediate potential (10
V程度)、制御ゲートCG1はVpp(20V程度)なので、これらのメモリセルは書き込まれないが、“0”書き込みを行うメモリセルMC11,MC31,MC51…のチャネルは0V、制御ゲートはVpp(20V程度)なので、基板から浮遊ゲートに電子が注入されて“0”書き込みが行われる。 About V), the control gate CG1 so the Vpp (about 20V), although these memory cells being written, the memory cell MC11 performs "0" is written, MC31, MC51 ... channel of 0V, the control gate Vpp (20V the extent), so the injected electrons within the floating gate from the substrate "0" write is performed. 【0086】ここで、タイミング図を用いて本実施例の書き込み動作をより詳細に説明する。 [0086] Here, explaining the write operation of this embodiment in more detail with reference to the timing chart. 図10,11はメモリセルMC11(及びメモリセルMC31,MC51…)を書き込む場合のタイミング図である。 10 and 11 is a timing diagram for writing a memory cell MC11 (and memory cells MC31, MC51 ...). 【0087】メモリセルユニット(1) 内のメモリセルM [0087] memory cells in the memory cell unit (1) M
C11,MC31,MC51…に書き込むデータはセンスアンプ回路(図7のSA2)にラッチされている。 C11, MC31, MC51 is written ... the data is latched in the sense amplifier circuit (SA2 in Fig. 7). つまり、 That is,
“0”書き込みの場合にはノードN1は0V、N2は3 "0" node in the case of writing N1 is 0V, N2 is 3
V、“1”書き込みの場合にはノードN1は3V、N2 V, node N1 in the case of "1" writing is 3V, N2
は0Vになる。 It will be 0V. 【0088】書き込み動作に入ると、まず時刻t1 にS [0088] Once in the writing operation, first to the time t1 S
G1をVss、SG2、CG1〜CG8をVccにする。 The G1 Vss, SG2, the CG1~CG8 to Vcc. 本実施例ではメモリセルユニット(1) 内のメモリセルMC Memory cells MC of the memory cell unit (1) in the present embodiment
11,MC31,MC51…に書き込みを行う際には、メモリセルユニット(2) 内のメモリセルMC01,MC21,MC 11, MC31, when writing MC51 ..., the memory cells in the memory cell unit (2) MC01, MC21, MC
41…には書き込みを行わない。 41 ... not write to. そのためにはメモリセルMC01、MC21、MC41…のチャネルをビット線BL0 Memory cell MC01 is to its, MC21, MC41 ... channel bit lines BL0
A ,BL2A ,BL4A …から充電する必要がある。 A, BL2A, it is necessary to charge from BL4A .... 【0089】本実施例では、ビット線BL0A ,BL2 [0089] In the present embodiment, the bit lines BL 0 A, BL2
A ,BL4A …を図6のセンスアンプSA1のVA1からVccに充電する。 A, to charge the BL4A ... from VA1 of the sense amplifier SA1 shown in FIG. 6 to Vcc. その結果、メモリセルMC01,MC2 As a result, the memory cell MC01, MC2
1,MC41…のチャネルはVcc−Vthに充電される。 1, MC41 ... channel is charged to Vcc-Vth. この時、書き込みを行うメモリセルMC11,MC31,MC At this time, the memory cell MC11 to be written, MC31, MC
51…のチャネルもVcc−Vthに充電される。 51 ... channel is also charged to Vcc-Vth. このようにメモリセルユニット(2) のメモリセルのチャネルをVcc Thus the channel of the memory cells of the memory cell unit (2) Vcc
(−Vth)に充電する方法としてはBL0A ,BL2A As a method of charging the (-Vth) is BL0A, BL2A
,BL4A …から充電してもよいし、BL1A ,BL , May be charged from BL4A ..., BL1A, BL
3A ,BL5A から充電してもよい。 3A, may be charged from the BL5A. 【0090】一方、ビット線BL1A ,BL3A ,BL [0090] On the other hand, the bit line BL1A, BL3A, BL
5A …に対してはセンスアンプ回路SA2にラッチされたデータに応じて、VccかVss(0V)の電位を与えられる。 5A ... according to the data latched in the sense amplifier circuit SA2 for, given a potential of Vcc or Vss (0V). これによって、例えばメモリセルMC11に“0” This allows, for example, in the memory cell MC11 "0"
書き込みを行う場合には、ビット線BL1A を0VにしてメモリセルMC11のチャネルを0Vにすることになる。 To write would be 0V channel of the memory cell MC11 and the bit lines BL1A to 0V. メモリセルMC11に“1”書き込みを行う場合には、ビット線BL1A をVcc(例えば3V)にしてメモリセルMC11のチャネルをVcc−Vthに充電することになる。 When performing "1" is written into the memory cell MC11 will be charging the channel of the memory cell MC11 to Vcc-Vth to the bit lines BL1A to Vcc (for example, 3V). 【0091】ビット線充電後、選択ゲートSG1をVsg [0091] After the bit line charge, the selection gate SG1 Vsg
l (例えば1.5V)、SG2をVss(例えば0V)にする。 l (for example, 1.5V), the SG2 to Vss (for example, 0V). 選択ゲートSG2をゲート電極とする選択MOS Selection MOS for the select gate SG2 and gate electrode
トランジスタは全てオフになる。 All the transistor is turned off. 書き込みを行わないメモリセルMC01,MC21,MC41…が接続する選択MO The memory cell MC01 is not carried out the writing, MC21, select MO the MC41 ... to connect
SトランジスタST01,ST21,ST41…はEタイプなのでオフし、メモリセルMC01,MC21,MC41…のチャネルはVcc−Vthでフローティングになる。 S transistor ST01, ST21, ST41 ... because E-type off, the memory cells MC01, MC21, MC41 ... channel becomes a floating at Vcc-Vth. 【0092】“1”書き込みを行うメモリセルMC11, [0092] "1" memory cell MC11 to be written,
MC31,MC51…の選択MOSトランジスタST11,S MC31, MC51 ... of the selection MOS transistor ST11, S
T31,ST51…のメモリセル側のドレインはVcc−Vth T31, ST51 ... the drain of the memory cell side of Vcc-Vth
(例えばIタイプのトランジスタの基板バイアス効果も含めたしきい値電圧を0.8Vとすると、3−0.8= (For example, the substrate bias effect threshold voltage including the I-type transistor is 0.8V, 3-0.8 =
2.2V)、ビット線コンタクト側のソースはVcc(例えば3V)、選択ゲートSG1はVsgl (例えば1.5 2.2V), the bit line contact side of the source Vcc (for example, 3V), the select gate SG1 Vsgl (e.g. 1.5
V)なので、選択MOSトランジスタST11,ST31, V) So, the selection MOS transistor ST11, ST31,
ST51…はオフする。 ST51 ... is turned off. その結果、書き込み非選択セルと同様に、メモリセルMC11,MC31,MC51…のチャネルはフローティングになる。 As a result, similarly to the unselected cells, the memory cells MC11, MC31, MC51 ... channel is floating. 【0093】メモリセルMC11,MC31,MC51…に“0”書き込みを行う場合には、選択MOSトランジスタST11,ST31,ST51…の選択ゲートSG1はVsg [0093] in the case of the "0" write memory cell MC11, MC31, MC51 ..., the selection MOS transistor ST11, ST31, ST51 ... of the selection gate SG1 is Vsg
l (例えば1.5V)、ソース,ドレインは0Vなので、選択MOSトランジスタST11,ST31,ST51… l (for example 1.5V), source, drain is so 0V, the selection MOS transistor ST11, ST31, ST51 ...
はオンして、メモリセルのチャネルは0Vが保たれる。 Is turned on, the channel of the memory cell is kept is 0V. 【0094】選択ゲートSG1をVsgl (例えば1.5 [0094] The selection gate SG1 Vsgl (for example, 1.5
V)にした後、時刻t2 に制御ゲートCG1〜CG8をVccから中間電位VM (10V程度)にする。 After the V), the control gate CG1~CG8 the time t2 from Vcc to the intermediate potential VM (about 10V). そうすると、書き込まないメモリセルMC01,MC21,MC41… Then, the memory cells that are not written MC01, MC21, MC41 ...
及び“1”書き込みを行うメモリセルMC11,MC31, And "1" memory cell MC11, MC31 to be written,
MC51…のチャネルはフローティング状態なので、制御ゲート−チャネル間の容量結合によって、Vcc−Vthから中間電位(10V程度)に上昇する。 Because MC51 ... channel floating state, the control gate - by capacitive coupling between the channels, rises from Vcc-Vth to the intermediate potential (about 10V). “0”書き込みを行うメモリセルMC11,MC31,MC51…のチャネルはビット線が0Vなので0Vである。 "0" memory cell MC11 do the writing, MC31, MC51 ... is the channel of the bit line is 0V because 0V. 【0095】書き込み非選択及び”1”書き込みを行うメモリセルのチャネルがVcc−Vthから中間電位に昇圧した後に、時刻t3 に制御ゲートCG1を中間電位VM [0095] After the channel of unselected and "1" memory cell for writing is boosted from Vcc-Vth to the intermediate potential, the intermediate potential VM to the control gate CG1 time t3
から書き込み電圧Vpp(20V)に昇圧する。 To boost the write voltage Vpp (20V) from. そうすると、書き込まないメモリセルMC01,MC21,MC41… Then, the memory cells that are not written MC01, MC21, MC41 ...
及び“1”書き込みを行うメモリセルMC11,MC31, And "1" memory cell MC11, MC31 to be written,
MC51…のチャネルは中間電位(10V程度)、制御ゲートCG1はVpp(20V程度)なのでこれらのメモリセルは書き込まれないが、“0”書き込みを行うメモリセルMC11,MC31,MC51…のチャネルは0V、制御ゲートはVpp(20V程度)なので、基板から浮遊ゲートに電子が注入されて“0”書き込みが行われる。 MC51 ... channel intermediate potential (about 10V), the control gate CG1 is not written Vpp (about 20V), so these memory cells, "0" memory cell MC11 performs writing, MC31, MC51 ... channel of 0V , control gate since Vpp (about 20V), electrons from the substrate to the floating gate is injected "0" write is performed. 【0096】書き込み終了後、制御ゲート,選択ゲート,ビット線が順次放電されて書き込み動作は終了する。 [0096] After writing, the control gate, select gate, the bit line is sequentially discharged write operation ends. 【0097】書き込み終了後は、書き込みが十分に行われたかを調べる書き込みベリファイ動作が行われる。 [0097] After the completion of writing, the write verify operation is performed to determine whether the writing has been sufficiently performed. 【0098】まず、プリチャージ信号PRA1,PRA2, [0098] First, the pre-charge signal PRA1, PRA2,
PRB2がVssからVccになり(時刻t4 )、ビット線B PRB2 becomes Vcc from Vss (time t4), the bit line B
L1A ,BL3A ,BL5A …がVA2(例えば1.7 L1A, BL3A, BL5A ... is VA2 (for example 1.7
V)に(ダミー)ビット線BL1B ,BL3B ,BL5 To V) (dummy) bit line BL1B, BL3B, BL5
B …がVB2(例えば1.5V)にプリチャージされる(時刻t5 )。 B ... are precharged to VB2 (e.g. 1.5V) (time t5). VA1は0Vであり、ビット線BL0A , VA1 is 0V, the bit line BL0A,
BL2A ,BL4A ,BL6A …は接地される。 BL2A, BL4A, BL6A ... is grounded. 【0099】プリチャージが終わるとPRA2,PRB2がVssとなり、ビット線BL1A ,BL3A ,BL5A … [0099] When the precharge is completed PRA2, PRB2 becomes Vss, bit line BL1A, BL3A, BL5A ...
はフローティング状態になる。 It becomes a floating state. この後、ロウデコーダ3 After this, the row decoder 3
から選択ゲート,制御ゲートに所望の電圧が印加される(時刻t6 )。 Selection gate from the desired voltage is applied to the control gate (time t6). 制御ゲートCG1が0V、CG2〜CG Control gate CG1 is 0V, CG2~CG
8はVcc(例えば3V)、SG2は3V(Vsgh )、S 8 Vcc (for example, 3V), SG2 is 3V (Vsgh), S
G1は1.5V(Vsgl )となる。 G1 becomes 1.5V (Vsgl). メモリセルMC11, The memory cell MC11,
MC31,MC51…に書き込まれたデータが“0”の場合は、メモリセルのしきい値電圧が正なのでセル電流は流れず、ビット線BL1A ,BL3A ,BL5A …の電位は1.7Vのままである。 MC31, in case of MC51 ... written data is "0", the threshold voltage of the memory cell is positive no cell current flows, the bit lines BL1A, BL3A, BL5A ... of potential remains 1.7V is there. データが“1”の場合は、セル電流が流れてビット線BL1A ,BL3A ,BL5A If the data is "1", the bit lines BL1A and cell current flows, BL3A, BL5A
…の電位は下がり、1.5V以下になる。 Fall ... is of potential, equal to or less than 1.5V. また、選択ゲートSG1が1.5Vなので、Eタイプ選択MOSトタンジスタST01,ST21,ST41はオフになり、メモリセルMC01,MC21,MC41…のデータはビット線に転送されない。 Further, since the select gate SG1 1.5V, E type selection MOS Totanjisuta ST01, ST21, ST41 is turned off, the memory cells MC01, MC21, MC41 ... data is not transferred to the bit line. 【0100】ビット線放電後、ベリファイ信号VRFY [0100] After the bit line discharge, verify signal VRFY
A が3Vになり(時刻t7 )、メモリセルMC11,MC A becomes 3V (time t7), the memory cell MC11, MC
31,MC51…に書き込まれるデータが“1”の場合には、ビット線BL1A ,BL3A ,BL5A …は3V近くに充電される。 31, when the data is written MC51 ... on is "1", the bit lines BL1A, BL3A, BL5A ... is charged to near 3V. ここで、ベリファイ信号によって行われる充電の電圧レベルはビット線BLjB(j=1,3, Here, the voltage level of the charging performed by the verify signal bit lines BLjB (j = 1, 3,
5…)のプリチャージ電圧1.5V以上であればよい。 5 ...) it may be at the pre-charge voltage of 1.5V or more. 【0101】この間(ダミー)ビット線BL1B ,BL [0101] During this time (dummy) bit line BL1B, BL
3B ,BL5B …はプリチャージ電位1.5Vに保たれる。 3B, BL5B ... is kept to the precharge potential 1.5V. 【0102】その後、時刻t8 にφP が3V、φN が0 [0102] After that, φP to time t8 is 3V, φN 0
Vとなり、CMOSフリップフロップFFが不活性化され、時刻t9 にφE が3Vになることにより、SA2のCMOSフリップフロップFFがイコライズされてノードN1,N2がVcc/2(例えば1.5V)になる。 V becomes, CMOS flip-flop FF is inactivated by φE time t9 becomes 3V, CMOS flip-flop FF of SA2 is equalized nodes N1, N2 is Vcc / 2 (e.g. 1.5V) . 時刻t10にSS2 ,SA ,SB が3Vになり、ビット線とセンスアンプが接続された後、φN が0Vから3V、φ At time t10 SS2, SA, SB becomes 3V, after the bit line and the sense amplifier is connected, 3V .phi.N from 0V, phi
P が3Vから0Vになりビット線BL1A ,BL3A , P bit line BL1A to 0V from 3V, BL3A,
BL5A …とビット線BL1B ,BL3B ,BL5B … BL5A ... and a bit line BL1B, BL3B, BL5B ...
の電位差が増幅され、再書き込みのデータがセンスアンプがラッチされる(時刻t11)。 Potential difference is amplified, rewriting the data sense amplifier is latched (time t11). 【0103】ベリファイ読み出し動作を通じてビット線BL0A ,BL2A ,BL4A ,BL6A …は0Vに接地する。 [0103] verify read operation through the bit line BL0A, BL2A, BL4A, BL6A ... it is grounded to 0V. つまり、ビット線は1本おきに接地されることになる。 That is, the bit line will be grounded to every other. 【0104】上記のように本発明では、ソース線を低抵抗のビット線で代用するために、ソース線の浮きは著しく減少し、その結果(問題点1)で記したように、ランダムアクセス時間が短縮されるのみならず、回路的な要因から生じる書き込み時のしきい値ばらつきも著しく低減される。 [0104] In the present invention, as described above, in order to substitute a bit line of lower resistance to the source line, as noted in the floating of the source lines is significantly reduced, as a result (Problem 1), a random access time There not only is shortened, the threshold variations during writing arising from the circuit factors are also significantly reduced. 更に、隣接するNANDセル列間で、ソース線を共有していないので、(問題点1)で記したように隣接するメモリセルのデータによってメモリセルのデータが誤読み出しされることもない。 Further, between adjacent NAND strings, so they do not share the source line, the data of the memory cell is nor is erroneous read by the data of the memory cells adjacent As noted in (Problem 1). 【0105】上記実施例に記したように、書き込み時の最初にメモリセルのチャネルにはVcc−Vthを充電を行う。 [0105] As noted above embodiment, charging the Vcc-Vth to the channel of the first memory cell at the time of writing. 充電の仕方は任意性を有する。 How charging have any property. 上記実施例では、メモリセルMC11,MC31,MC51…に書き込みを行う場合には、まず選択ゲートSG1をVss、SG2をVcc、 In the above embodiment, the memory cells MC11, MC31, when performing MC51 ... to write, first select gate SG1 Vss, SG2 to Vcc,
ビット線BL0A ,BL2A ,BL4A …をVccにしてビット線BL0A ,BL2A ,BL4A …からメモリセルMC01,MC21,MC31,MC41,MC51…の充電を行った。 Bit lines BL 0 A, went BL2A, BL4A ... a in the Vcc bitline BL0A, BL2A, BL4A ... from the memory cell MC01, MC21, MC31, MC41, MC51 ... charge of. この方法以外にも、例えばビット線BL0A , In addition to this method, for example, the bit lines BL 0 A,
BL1A ,BL2A ,BL3A …をVccに充電し、SG BL1A, BL2A, charging BL3A ... to Vcc, SG
1,SG2,CG1〜CG8をVccにすることによって、NAND列が接続する両端のビット線からメモリセルMC01,MC11,MC21,MC31…のチャネルにVcc 1, SG2, by the CG1~CG8 to Vcc, the memory cell MC01 from the bit line at both ends NAND string is connected, MC11, MC21, MC31 ... Vcc to the channel of
(−Vth)の充電を行ってもよい。 It may be subjected to a charge of (-Vth). 【0106】或いはビット線BL1A ,BL3A ,BL [0106] or the bit line BL1A, BL3A, BL
5A …をVcc、SG2をVss、SG1,CG1〜CG8 5A ... the Vcc, SG2 the Vss, SG1, CG1~CG8
をVccにすることにより、ビット線BL1A ,BL3A By the Vcc to the bit lines BL1A, BL3A
,BL5A …からメモリセルMC01,MC11,MC2 , The memory cell MC01 from BL5A ..., MC11, MC2
1,MC31…のチャネルに充電してもよい。 1, may be charged to the MC31 ... of the channel. 【0107】更には、SG1,SG2を共にVsgl にして、ビット線BL0A ,BL2A ,BL4A …をVccにしてもよい。 [0107] Furthermore, SG1, and the SG2 together Vsgl, bit line BL0A, BL2A, BL4A ... may be Vcc to. この場合、Iタイプ選択MOSトランジスタはオンするが、Eタイプ選択MOSトランジスタはオフするので、ビット線BL0A ,BL2A ,BL4A … In this case, the I type selection MOS transistor is turned on, since the E type selection MOS transistor is turned off, the bit lines BL 0 A, BL2A, BL4A ...
からメモリセルユニット2に、書き込み非選択電位(V The memory cell unit 2 from the write non-selection potential (V
cc)のビット線BL1A ,BL3A ,BL5A …からメモリセルユニット1に書き込み電位(“1”書き込みならばVcc、“0”書き込みならばVss)を略同時に転送することができる。 Bit lines BL1A of cc), BL3A, can be transferred from BL5A ... If write potential ( "1" is written to the memory cell unit 1 Vcc, "0" if the write Vss) substantially simultaneously. 【0108】上記実施例では、1/2ページ分のメモリセルに同時に書き込みを行う。 [0108] In the above embodiment, simultaneously writing to 1/2 page of memory cells. 例えば、図2のメモリセルMC11,MC31,MC51…に書き込みを行う場合には、ビット線BL1A ,BL3A ,BL5A …から書き込みデータを転送し、メモリセルMC01,MC21,MC For example, the memory cell MC11 of FIG. 2, MC31, in case of writing MC51 ..., the bit lines BL1A, BL3A, transfers write data from BL5A ..., memory cells MC01, MC21, MC
41…には書き込みを行わず、ビット線BL0A ,BL2 41 ... without writing is, the bit line BL0A, BL2
A ,BL4A はVcc,0Vなどの定電位に保つ。 A, BL4A is Vcc, keeps to a constant potential such as 0V. 一方、 on the other hand
メモリセルMC01,MC21,MC41…に書き込みを行う場合には、ビット線BL0A ,BL2A ,BL4A …から書き込みデータを転送し、メモリセルMC11,MC3 To write the memory cell MC01, MC21, MC41 ... to transfers the write data bit lines BL 0 A, BL2A, from BL4A ..., the memory cell MC11, MC3
1,MC51…には書き込みを行わず、ビット線BL1A 1, MC51 ... without writing is, the bit line BL1A
,BL3A ,BL5A はVcc,0Vなどの定電位に保つ。 , BL3A, BL5A is Vcc, keeps to a constant potential such as 0V. 【0109】このように上記実施例では、1/2ページ分のメモリセルにほぼ同時に書き込みを行うが、本発明によれば1ページ分のメモリセルにほぼ同時に書き込みを行うことができる。 [0109] In this way, the above-described embodiment, 1/2 page performs writing almost simultaneously to the memory cells of, but can be written almost simultaneously in one page of the memory cell according to the present invention. 例えば、選択ゲートSG1,SG For example, the selection gate SG1, SG
2を共にVsgl (例えば1.5V)にすればよい(図1 2 may be set to the both Vsgl (e.g. 1.5V) (Fig. 1
2)。 2). そうすると、選択ゲートSG1,SG2をゲート電極とするEタイプ選択MOSトランジスタはオフになり、Iタイプ選択MOSトランジスタはオンになる。 Then, E type selection MOS transistor to the selection gate SG1, SG2 and gate electrode is turned off, I type selection MOS transistor is turned on. メモリセルMC11,MC31,MC51…の書き込みデータはビット線BL1A ,BL3A ,BL5A …から転送される。 Memory cells MC11, MC31, MC51 ... write data bit lines BL1A, BL3A, is transferred from BL5A .... つまり、“0”書き込みの場合にはビット線と書き込むメモリセルのチャネルが0Vになり、“1”書き込みの場合にはビット線がVccになり、チャネルはVcc− That is, "0" channel of the memory cell to be written to the bit line when writing becomes 0V, "1" bit line becomes Vcc in the case of a write, the channel Vcc-
Vthでフローティングになる。 Become floating in the Vth. 同様に、メモリセルMC Similarly, the memory cell MC
01,MC21,MC41…の書き込みデータは、ビット線B 01, MC21, MC41 ... of the write data, the bit line B
L0A ,BL2A ,BL4A …から転送される。 L0A, BL2A, is transferred from the BL4A .... 【0110】上記のように本実施例では、カラム方向に配列されたビット線の数とカラム方向のNANDセル列の数がほぼ同数なので、それぞれのビット線にメモリセルに書き込むデータを与えることにより、1ページ分のデータをほぼ同時に書き込むことができる。 [0110] In the present embodiment as described above, since the number of the number of the column direction of the NAND cell column bit lines arranged in the column direction is approximately the same number, by providing the data to be written to the respective bit lines in the memory cell , it is possible to write the data of one page at approximately the same time. 書き込み動作後には書き込みが十分に行われたかを調べるベリファイリードが行われる。 After a write operation verify read is performed to check has been written sufficiently. 上記実施例のベリファイリード動作では、2本のビット線を用いて1つのメモリセルのデータを読み出す。 In the verify read operation of the above embodiment, read data of one memory cell by using the two bit lines. つまり、1/2ページ分のデータをほぼ同時に読み出す。 In other words, almost simultaneously read out the data of the 1/2-page. 【0111】従って、1ページ分のデータをほぼ同時に書き込む方法では、1回の書き込み動作につきベリファイリード動作は2回に分けて行えばよい。 [0111] Therefore, in the method of writing data of one page at approximately the same time, once the write operation per verify read operation may be performed in two stages. 1回の書き込み動作につきベリファイリードを2回行う方法では、1 In the method performed twice verify lead per one write operation, 1
ページ分のデータを書き込むトータル時間はおよそTpr Total time is about Tpr to write a page of data
+2Tvfy (Tpr:書き込みパルス幅、Tvfy :1回のベリファイリード時間)である。 + 2Tvfy is (Tpr:: write pulse width, Tvfy 1 single verify read time). 一方、1/2ページ分のデータをほぼ同時に書き込む方法では1ページ分のデータを書き込むトータルの書き込み時間はおよそ2(T Meanwhile, 1/2 at pages almost method of writing data simultaneously for writing data of one page total writing time is about 2 (T
pr+Tvfy )なので、1ページ分のデータを同時に書き込む方法の方が、書き込み動作が高速である。 pr + Tvfy) So, those of the method of writing data of one page at the same time, the write operation is a high speed. 【0112】本発明では、ビット線コンタクトと選択ゲートを共有する2つのNAND列の選択MOSトランジスタ(例えば図2の選択MOSトランジスタST12とS [0112] In the present invention, a selection MOS transistor ST12 of the select MOS transistor (e.g. FIG. 2 of two NAND strings that share the select gate and the bit line contact S
T22、ST32とST42)のしきい値電圧に差があればよく、選択MOSトランジスタのしきい値電圧の設定の仕方は任意性を有する。 T22, sufficient if the difference in the threshold voltages of ST32 and ST42), the way of setting the threshold voltage of the select MOS transistors have any property. 図2では選択MOSトランジスタST02とST03、ST12とST13、ST22とST23のしきい値電圧をほぼ同じに設定しているが、例えば図1 In Figure 2 select MOS transistors ST02 and ST03, ST12 and ST13, ST22 and are set to substantially the same threshold voltage of ST23. For example FIG. 1
3、図14のように一方の選択MOSトランジスタをI 3, one of the select MOS transistor as shown in FIG. 14 I
タイプ、他方の選択MOSトランジスタをEタイプとしてもよい。 Type, the other selection MOS transistor may be E type. 【0113】上記実施例では毎ビット線毎にセンスアンプが接続するが、2本のビット線に1個のセンスアンプが接続する、いわゆる共有センスアンプ方式(図15) [0113] In the above embodiment connects the sense amplifier for each each bit line but one sense amplifier to two bit lines are connected, a so-called shared sense amplifier system (FIG. 15)
にしてもよい。 It may be. この場合の書き込み、読み出しのタイミング図は上記実施例(図5、図10,11など)とほぼ同じである。 Writing this case, timing of the read view the above embodiment (FIG. 5, etc. FIG. 10, 11) and is substantially the same. 【0114】また本発明では、1本の選択ゲートを共有する選択MOSトランジスタの中で、導通状態のものと非導通状態のものを生じさせることができ、またそのような選択ゲートを2本用意することにより、同一選択ゲートを有するメモリセル内で選択状態のメモリセルと非選択状態のメモリセルを容易に実現できることを利用している。 [0114] In the present invention, in the selection MOS transistors sharing a single select gate, can give rise to what those conducting state and a non-conducting state, also two prepared such a selection gate by utilizes to be able to easily realize a memory cell and a memory cell of the non-selected state of the selected state in the memory cell having the same selection gate. 【0115】従って、選択MOSトランジスタのしきい値電圧や、選択ゲートに印加する電圧は任意性を有する。 [0115] Therefore, and threshold voltage of the select MOS transistor, the voltage applied to the select gate has arbitrariness. メモリセルの一端側、選択MOSトランジスタがV One end side of the memory cell, the selection MOS transistor is V
td1 ,Vtd2 (Vtd1 >Vtd2 )の2種類のしきい値電圧を持ち、この選択ゲートに印加する電圧がVsghd(V td1, has two kinds of threshold voltages of Vtd2 (Vtd1> Vtd2), the voltage applied to the select gate Vsghd (V
sghd>Vtd1 ),Vsgld(Vtd1 >Vsgld>Vtd2 )の2種類であり、メモリセルの他端側の選択MOSトランジスタはVts1 ,Vts2(Vts1 >Vts2 )の2種類のしきい値電圧を持ち、この選択ゲートに印加する電圧はVsghs(Vsghs>Vts1 ),Vsgls(Vts1 >Vsgls> sghd> Vtd1), a two Vsgld (Vtd1> Vsgld> Vtd2), the other end of the selection MOS transistor of the memory cell has two kinds of threshold voltages of Vts1, Vts2 (Vts1> Vts2), this voltage applied to the select gate Vsghs (Vsghs> Vts1), Vsgls (Vts1> Vsgls>
Vts2 )の2種類であればよく、上記実施例のようにV May be a two VTS2), V as described above in Example
td1 =Vts1 ,Vtd2 =Vts2 ,Vsghd=Vsghs,Vsg td1 = Vts1, Vtd2 = Vts2, Vsghd = Vsghs, Vsg
ld=Vsglsでなくてもよい。 It may not be ld = Vsgls. 【0116】例えば、メモリセルの一端側の選択MOS [0116] For example, at one end of the memory cell selection MOS
トランジスタのしきい値電圧を2Vと0.5Vの2種類とし、メモリセルの他端側の選択MOSトランジスタのしきい値電圧を2.5Vと1Vの2種類として、メモリセルの一端側の選択ゲートに印加する電圧をVsgh=3 The threshold voltage of the transistor as two 2V and 0.5V, the threshold voltage of the other end of the selection MOS transistor of the memory cell as a two 2.5V and 1V, the selection of one end side of the memory cell the voltage applied to the gate Vsgh = 3
V,Vsgl =1.5V、メモリセルの他端側の選択ゲートに印加する電圧をVsgh =3V,Vsgl =1.2Vとしてもよい。 V, Vsgl = 1.5V, the voltage applied to the other end of the select gate of the memory cell Vsgh = 3V, may Vsgl = 1.2V. 【0117】また、1つのNAND列に接続する2つの選択MOSトランジスタのしきい値電圧はほぼ同じでもよい。 [0117] The threshold voltage of the two selection MOS transistor connected to one of the NAND string may be substantially the same. 例えば、あるNAND列に接続する2つの選択M For example, two selected M to be connected to a certain NAND string
OSトランジスタのしきい値電圧を0.8V、このNA 0.8V threshold voltage of the OS transistor, this NA
ND列と選択MOSトランジスタのゲート電極を共有して隣接するNANDセルの一端側の選択MOSトランジスタのしきい値電圧を0.2V、メモリセルの他端側の選択MOSトランジスタのしきい値電圧を1.4とし、 0.2V one end of the threshold voltage of the select MOS transistors of NAND cells adjacent share a gate electrode of the ND column and select MOS transistor, the threshold voltage of the other end of the selection MOS transistor of the memory cell and 1.4,
NANDセルの一端側の選択ゲートに印加する電圧をVs The voltage applied to one end of the select gates of the NAND cell Vs
gh=3V,Vsgl =0.5V、NANDセルの他端側の選択ゲートに印加する電圧をVsgh =3V,Vsgl = gh = 3V, Vsgl = 0.5V, the voltage applied to the other end of the selection gate of a NAND cell Vsgh = 3V, Vsgl =
1.2Vとしてもよい。 It may be used as 1.2V. 【0118】Vsgh をVccよりも大きくすれば、選択M [0118] If greater than Vcc the Vsgh, select M
OSトランジスタのコンダクタンスの増加(つまり抵抗の減少)につながり、読み出しの際にNANDセル列を流れるセル電流が増加するので、ビット線放電時間が短くなり、その結果読み出し,書き込みのベリファイ読み出しが高速化される。 Leads to an increase in the conductance of the OS transistor (i.e. decrease in resistance), the cell current flowing through the NAND cell string is increased during a read, the bit line discharge time is shortened, the read result, faster write verify read It is. Vsgh は例えばチップ内の昇圧回路でVccから昇圧すればよい。 Vsgh may be boosted from Vcc by the booster circuit in the example, a chip. 【0119】1本の選択ゲートを共有する選択MOSトランジスタをすべて導通状態にする、選択ゲートの電圧Vsgh は電源電圧Vcc以下が望ましい。 [0119] All the selection MOS transistors sharing a single select gate to a conducting state, the voltage Vsgh selection gates less desirable source voltage Vcc. Vsgh がVccよりも大きい場合には、チップ内で昇圧回路が必要になるのでチップ面積の増加につながる。 If Vsgh is greater than Vcc leads to an increase in chip area because the step-up circuit is required in the chip. 【0120】選択MOSトランジスタのしきい値電圧のうち大きい方の値Vt1も電源電圧Vcc以上の電圧(例えば3.5V)に設定してもよい。 [0120] may be set to larger value Vt1 also the power supply voltage Vcc or voltage among the threshold voltage of the select MOS transistor (e.g., 3.5 V). この場合、読み出しやベリファイ読み出し時にVt1のしきい値電圧を持つ選択MOSトランジスタをオンするためには、例えばチップ内部の昇圧回路を用いて選択ゲートに例えば4Vを印加すればよい。 In this case, in order to turn on the selection MOS transistor having a threshold voltage of Vt1 at the time of reading or the verification read operation, for example, may be applied to the selection gate such as 4V with a booster circuit in the chip. 【0121】しきい値電圧を変える方法としては、選択MOSトランジスタのゲート酸化膜厚を変える、選択M [0121] As a method of changing the threshold voltage changes the gate oxide film thickness of the selection MOS transistor, select M
OSトランジスタにチャネルドープした不純物の濃度を変えるなどが考えられる。 Such as changing the concentration of impurities channel doping in OS transistor can be considered. 或いは選択MOSトランジスタに不純物のチャネルドープする、又はしないによってもしきい値電圧に差をつけてもよい。 Or select MOS transistor channel doping impurities, or may be made different in threshold voltage by the city. 選択MOSトランジスタのチャネル長を変えることによってもしきい値電圧を変えることができる。 It is possible to change the threshold voltage by changing the channel length of the select MOS transistor. つまり、チャネル長が短いトランジスタでは短チャネル効果によってしきい値電圧が小さくなるので、これをIタイプトランジスタとしてもよい。 That is, since the channel length is the threshold voltage by the short channel effect is reduced in a short transistor, which may be I-type transistors. 【0122】また、ゲート酸化膜厚,チャネルの不純物濃度を変える方法としても、新たに製造工程を導入しなくても、周辺回路のチャネルドープなど、他の製造工程を利用してもよい。 [0122] The gate oxide film thickness, as a method of changing the impurity concentration of the channel, without introducing new manufacturing processes, such as channel doping of the peripheral circuits, may be utilized other manufacturing processes. いずれの方法でも選択MOSトランジスタのしきい値電圧に差を付ければよく、しきい値電圧に差ができれば基板バイアスなどによって所定のしきい値電圧を得ることができる。 Well if you stick a difference in threshold voltage also select MOS transistors in any way, it is possible to obtain a predetermined threshold voltage, such as by the substrate bias if a difference in threshold voltage. 【0123】また、書き込みブロックの一端側の選択ゲート(例えば図2のメモリセルMC11,MC31,MC51 [0123] Further, one end side of the select gate of the write block (e.g. the memory cell of FIG. 2 MC11, MC31, MC51
…に書き込みを行う場合にはSG2)に0Vを与えると、この選択ゲートをゲート電極とする選択MOSトランジスタがIタイプでしきい値電圧Vt2が0.1V程度の場合(或いは負のしきい値電圧の場合)、この選択M Given a 0V to SG2) when writing to ..., when the selection MOS transistor to the selection gate and the gate electrode threshold voltage Vt2 at the I-type of about 0.1 V (or negative threshold in the case of voltage), this selection M
OSトランジスタは完全にはカットオフせず、セル電流が流れる。 OS transistor is not completely cut off, the cell current flows. その結果、書き込み非選択或いは“1”書き込みのメモリセルのチャネルがVcc−Vthから中間電位VM に昇圧されない、或いは昇圧されてもセル電流が流れることによってVM から電位が低下する。 As a result, the channel of the unselected or "1" is written in the memory cell is not boosted from Vcc-Vth to the intermediate potential VM, or cell current be boosted potential from the VM by the flow decreases. いずれにせよ書き込み非選択或いは“1”書き込みのメモリセルのチャネルがVM から下がることになるので、“0”に誤書き込みされる。 Since the channel of the event unselected or "1" is written in the memory cell will be lowered from the VM to any, is erroneous writing to "0". 【0124】Iタイプのトランジスタのカットオフ特性を向上させるためには、書き込み時に書き込みデータを与えないビット線(図2のメモリセルMC11,MC31, [0124] In order to improve the cut-off characteristics of the I-type transistor, the bit line does not give write data when writing (in FIG. 2 memory cell MC11, MC31,
MC51…に書き込みを行う場合にはBL0A ,BL2A BL0A is in the case of MC51 ... in the writing, BL2A
,BL4A …)に例えば0.5V程度の電圧を加えればよい。 , It may be added to BL4A ...), for example, about 0.5V of voltage. 選択MOSトランジスタのソースに0.5V印加すれば、ソース−基板間の電位差が−0.5Vになり、基板バイアス効果でIタイプのトランジスタのしきい値電圧が増加するのでIタイプのトランジスタのゲートに0V印加した時のカットオフ特性が向上する。 If 0.5V is applied to the source of the selection MOS transistor, the source - the potential difference between the substrates becomes -0.5 V, the gate of the I-type transistor the threshold voltage of the transistor of the I type at the substrate bias effect is increased improved cutoff characteristics at the time of 0V applied. 【0125】選択MOSトランジスタのしきい値電圧のうち、小さい方(Iタイプ)のしきい値電圧を例えば0.5Vと設定するために、基板濃度を薄くする方法が考えられる。 [0125] Among the threshold voltage of the select MOS transistor, in order to set the threshold voltage, for example, 0.5V and the smaller (I type), a method of thinning the substrate concentration is considered. 基板濃度が薄いIタイプのトランジスタでは、ゲート電圧を印加しなくてもドレイン電圧を印加するとドレイン−基板間の空乏層が広がり、その結果ドレイン−基板間の空乏層とソース−基板間の空乏層がつながりやくすなる(パンチスルー)という問題点がある。 The transistor substrate concentration is thin I type and without applying a gate voltage is applied drain voltage Drain - depletion layer between the substrates spread, resulting drain - depletion layer between the substrate - depletion source between substrates but there is a problem in that connection and Kusunaru (punch-through).
Iタイプの選択MOSトランジスタのパンチスルー耐圧を上げるために、Iタイプの選択MOSトランジスタのチャネル長Lを長くすればよい。 To increase the punch-through breakdown voltage I type selection MOS transistors, it may be the channel length L of the I type selection MOS transistor. 【0126】(実施例2)本実施例に係わるNANDセル型EEPROMの構成は図1と同じである。 [0126] (Example 2) The configuration of a NAND cell type EEPROM according to this embodiment is the same as FIG. 本実施例のメモリセルアレイ11Aは図16、メモリセルアレイ11Bは図17である。 A memory cell array 11A of this embodiment 16, the memory cell array 11B is a diagram 17. 選択MOSトランジスタのしきい値電圧を2種類以上設ける点は実施例1と同様である。 Point providing a threshold voltage of the select MOS transistor 2 or more is the same as the first embodiment. 本実施例によるメモリセルアレイ(図16、図1 The memory cell array (16 according to this embodiment, FIG. 1
7)でも4つのNANDセル列で1つのビット線コンタクトを共有しているので、メモリセルアレイ全体でのビット線コンタクトの数は従来のメモリセルアレイから増加しない。 7) Even so they share a single bit line contact in four NAND strings, the number of bit line contacts in the entire memory cell array is not increased from the conventional memory cell array. ビット線BL0A ,BL2A ,BL4A …に接続するセンスアンプSA1は図6、ビット線BL1A The sense amplifier SA1 6 for connecting the bit lines BL 0 A, BL2A, the BL4A ..., bit lines BL1A
,BL3A ,BL5A …に接続するセンスアンプSA , The sense amplifier SA to be connected BL3A, to BL5A ...
2は図7である。 2 is a diagram 7. 【0127】図18は本実施例のメモリセルのn型拡散層、メモリセルのソース・ゲート・ドレイン領域及び、 [0127] Figure 18 is n-type diffusion layer of the memory cell of this embodiment, the source-gate-drain region and the memory cell,
n型拡散層とビット線(Alなど)を接続するコンタクト(ビット線コンタクト)を示している。 Connecting n-type diffusion layer and bit lines (such as Al) shows a contact (bit line contact). 上記のように、従来のメモリセルアレイでは隣接するビット線のビット線コンタクトは図41のように隣接して配列されているので、カラム方向(図41のX方向)の縮小が困難であるという問題がある。 As described above, a problem that the conventional memory cell array bit line contacts of adjacent bit lines because it is arranged adjacent to as FIG. 41, it is difficult to reduce in the column direction (X direction in FIG. 41) there is. これに対し、本実施例のメモリセルアレイでは隣接するビット線のビット線コンタクトは図18のように隣接して配設されていないので、ビット線コンタクト−ビット線コンタクト間の素子分離領域の大きさがメモリセルアレイのカラム方向(X方向) In contrast, since the bit line contacts of adjacent bit lines in the memory cell array of the present embodiment are not disposed adjacent as shown in FIG. 18, the bit line contact - the size of the element isolation region between the bit line contacts There the memory cell array in the column direction (X direction)
を縮小する際の問題点とならず、メモリセル−メモリセル間の素子分離幅は、隣接するNANDセル列間のフィールド反転耐圧、素子分離技術などによって決まる最小素子分離領域幅L0 に縮小することができる。 Not a problem when reducing the memory cell - the isolation width between the memory cell, field inversion withstand voltage between adjacent NAND strings, it is reduced to the minimum element isolation region width L0 determined by such isolation techniques can. 【0128】<読み出し動作>ここで、タイミング図を用いて読み出し動作を説明する。 [0128] In <Read Operation> Here, the read operation will be described with reference to timing diagrams. 【0129】図19は図16のメモリセルMC11,MC [0129] FIG. 19 is a memory cell of FIG. 16 MC11, MC
31,MC51…に書き込まれたデータを読み出す場合のタイミングチャートである。 31 is a timing chart when reading data written MC51 ... to. 【0130】まず、プリチャージ信号PRA1,PRA2, [0130] First, the pre-charge signal PRA1, PRA2,
PRB2がVssからVccになり(時刻t0 )、ビット線B PRB2 becomes Vcc from Vss (time t0), the bit line B
L1A ,BL3A ,BL5A …がVA2(例えば1.7 L1A, BL3A, BL5A ... is VA2 (for example 1.7
V)になり、(ダミー)ビット線BL1B ,BL3B , Becomes V), (dummy) bit line BL1B, BL3B,
BL5B …がVB2(例えば1.5V)にプリチャージされる(時刻t1 )。 BL5B ... are precharged to VB2 (e.g. 1.5V) (time t1). VA1は0Vであり、ビット線BL0 VA1 is 0V, the bit line BL0
A ,BL2A ,BL4A ,BL6A …は接地される。 A, BL2A, BL4A, BL6A ... is grounded. 【0131】プリチャージが終わるとPRA2,PRB2がVssとなり、ビット線BL1A ,BL3A ,BL5A … [0131] When the precharge is completed PRA2, PRB2 becomes Vss, bit line BL1A, BL3A, BL5A ...
はフローティング状態になる。 It becomes a floating state. この後、ロウデコーダ3 After this, the row decoder 3
から選択ゲート,制御ゲートに所望の電圧が印加される(時刻t2 )。 Selection gate from the desired voltage is applied to the control gate (time t2). 制御ゲートCG1が0V、CG2〜CG Control gate CG1 is 0V, CG2~CG
8はVcc(例えば3V)、SG2は3V(Vsgh )、S 8 Vcc (for example, 3V), SG2 is 3V (Vsgh), S
G1は1.5V(Vsgl )となる。 G1 becomes 1.5V (Vsgl). 【0132】メモリセルMC11,MC31,MC51…に書き込まれたデータが“0”の場合は、メモリセルのしきい値電圧が正なのでセル電流は流れず、ビット線BL1 [0132] When the memory cell MC11, MC31, MC51 ... written data is "0", no cell current flows since the threshold voltage of the memory cell is positive, the bit lines BL1
A ,BL3A ,BL5A …の電位は1.7Vのままである。 A, BL3A, BL5A ... of potential remains of 1.7V. データが“1”の場合は、セル電流が流れてビット線BL1A ,BL3A ,BL5A …の電位は下がり、 If data "1", the bit lines BL1A and cell current flows, BL3A, BL5A ... potential drops,
1.5V以下になる。 1.5V equal to or less than. また、選択ゲートSG1が1.5 In addition, the selection gate SG1 is 1.5
Vなので、Eタイプ選択MOSトランジスタST01,S So V, E type selection MOS transistor ST01, S
T21,ST41…はオフになり、メモリセルMC01,MC T21, ST41 ... is turned off, the memory cell MC01, MC
21,MC41…のデータはビット線に転送されない。 21, MC41 ... data is not transferred to the bit line. この間(ダミー)ビット線BL1B ,BL3B ,BL5B … During this time (dummy) bit line BL1B, BL3B, BL5B ...
はプリチャージ電位1.5Vに保たれる。 It is kept at the precharge potential 1.5V. その後、時刻t3 にφP が3V、φN が0Vとなり、CMOSフリップフロップFFが不活性化され、時刻t4 にφE が3V Then, the time t3 .phi.P to the 3V, .phi.N to 0V, CMOS flip-flop FF is inactivated at time t4 .phi.E is 3V
になることによりSA2のCMOSフリップフロップF CMOS flip-flop F of SA2 by become
FがイコライズされてノードN1,N2がVcc/2(例えば1.5V)になる。 F is equalized nodes N1, N2 is Vcc / 2 (e.g. 1.5V). 時刻t5 にSS2 ,SA ,SB Time t5 to SS2, SA, SB
が3Vになり、ビット線とセンスアンプが接続された後、φN が0Vから3V、φP が3Vから0Vになり、 There becomes 3V, after the bit line and the sense amplifier is connected, .phi.N becomes 0V 3V, .phi.P from 3V from 0V,
ビット線BL1A ,BL3A ,BL5A …とビット線B Bit line BL1A, BL3A, BL5A ... and the bit line B
L1B ,BL3B ,BL5B …の電位差が増幅される(時刻t6 )。 L1B, BL3B, BL5B ... potential difference is amplified (time t6). 【0133】つまり、メモリセルMC11,MC31,MC [0133] In other words, the memory cell MC11, MC31, MC
51…に“0”が書き込まれていれば、SA2のノードN 51 ... to "0" if it is written, SA2 node N of
1が3V,ノードN2が0Vになり、メモリセルMC1 1 is 3V, the node N2 becomes 0V, the memory cell MC1
1,MC31,MC51…に“1”が書き込まれていれば、 1, MC31, MC51 ... to long as the "1" is written,
ノードN1が0V、ノードN2が3Vになる。 Node N1 is 0V, the node N2 is 3V. その後、 after that,
カラム選択信号CSLが0Vから3Vとなると、CMO When the column selection signal CSL is 3V from 0V, CMO
SフリップフロップにラッチされていたデータがIO, S data which has been latched in the flip-flop is IO,
/IOに出力される(時刻t7 )。 / Is output to the IO (time t7). 【0134】読み出し動作を通じてビット線BL0A , [0134] The bit line BL0A through the read operation,
BL2A ,BL4A ,BL6A …は0Vに接地する。 BL2A, BL4A, BL6A ... is grounded to 0V. また、読み出し動作を通じてPRB1をVcc、VB1を0Vにすることによって、ビット線BL0B ,BL2B ,BL Further, by the PRB1 through reading operation to Vcc, VB1 to 0V, and the bit line BL0B, BL2B, BL
4B ,BL6B …を接地してもよい。 4B, BL6B ... may be grounded. これによって、ビット線電位増幅時のビット線間容量結合雑音を低減できる。 Thus, it is possible to reduce the bit line capacitance coupling noise during the bit line potential amplified. 【0135】図20は図16のメモリセルMC01,MC [0135] FIG. 20 is a memory cell of FIG. 16 MC01, MC
21,MC41…に書き込まれたデータをビット線BL0B 21, MC41 bit lines written data to ... BL0B
,BL2B ,BL4B ,BL6B …に読み出す場合のタイミング図である。 , It is a timing diagram of the case to be read BL2B, BL4B, to BL6B .... 【0136】<書き込み動作>ここで、タイミング図を用いて本発明の書き込み動作を説明する。 [0136] In <Write Operation> Here, the write operation of the present invention will be described with reference to a timing chart. 図21、図2 FIGS. 21 and 2
2はメモリセルMC11(及びメモリセルMC31,MC51 2 memory cell MC11 (and memory cells MC31, MC51
…)を書き込む場合のタイミング図である。 ...) is a timing diagram in the case of writing. 【0137】メモリセルMC11,MC31,MC51…に書き込むデータは、センスアンプ回路(図7のSA2)にラッチされている。 [0137] Memory cells MC11, writes MC31, MC51 ... the data is latched in the sense amplifier circuit (SA2 in Fig. 7). つまり、“0”書き込みの場合にはノードN1は0V、N2は3V、“1”書き込みの場合にはノードN1は3V、N2は0Vになる。 That is, the node N1 is 0V, N2 in the case of "0" is written is 3V, the node N1 in the case of "1" is written is 3V, N2 becomes 0V. 【0138】書き込み動作に入ると、まず時刻t1 にS [0138] Once in the writing operation, first to the time t1 S
G1をVss、SG2,CG1〜CG8をVccにする。 The G1 Vss, SG2, the CG1~CG8 to Vcc. 本実施例ではメモリセルMC11,MC31,MC51…に書き込みを行う際には、メモリセルMC01,MC21,MC41 When writing the memory cell MC11, MC31, MC51 ... to the present embodiment, the memory cells MC01, MC21, MC41
…には書き込みを行わない。 ... not write to. そのためにはメモリセルM The memory cell M is for the
C01,MC21,MC41…のチャネルをビット線BL0A C01, MC21, MC41 ... bit line the channel of BL0A
,BL2A ,BL4A …から充電する必要がある。 , It is necessary to charge BL2A, from BL4A .... 本実施例ではビット線BL0A ,BL2A ,BL4A …を図6のセンスアンプSA1のVA1からVccに充電する。 Bit line BL0A in this embodiment, BL2A, charging the BL4A ... from VA1 sense amplifier SA1 in Fig. 6 to Vcc.
その結果、メモリセルMC01,MC21,MC41…のチャネルはVcc−Vthに充電される。 As a result, the memory cells MC01, MC21, MC41 ... channel is charged to Vcc-Vth. この時、メモリセルM At this time, the memory cell M
C11,MC31,MC51…のチャネルもVcc−Vthに充電される。 C11, MC31, MC51 ... channel is also charged to Vcc-Vth. 【0139】ビット線BL1A ,BL3A ,BL5A … [0139] The bit line BL1A, BL3A, BL5A ...
はセンスアンプ回路SA2にラッチされたデータに応じてVccかVss(0V)の電位を与えられる。 It is given a potential of Vcc or Vss (0V) in response to data latched in the sense amplifier circuit SA2. これによって、例えばメモリセルMC11に“0”書き込みを行う場合には、ビット線BL1A を0VにしてメモリセルMC Thus, for example, when performing a "0" is written in the memory cell MC11, the memory cells MC to the bit lines BL1A to 0V
11のチャネルを0Vにすることになる。 11 of the channel will be at 0V. メモリセルMC The memory cell MC
11に“1”書き込みを行う場合にはビット線BL1A をVcc(例えば3V)にしてメモリセルMC11のチャネルをVcc−Vthに充電することになる。 The case of "1" is written in 11 thereby charging the channel of the memory cell MC11 to Vcc-Vth to the bit lines BL1A to Vcc (for example, 3V). 選択ゲートSG2 Select gate SG2
は0Vで、SG2をゲート電極とする選択MOSトランジスタはオフである。 In 0V, selection MOS transistor having a gate electrode SG2 is off. 【0140】ビット線充電後、選択ゲートSG1をVsg [0140] After the bit line charge, the selection gate SG1 Vsg
l (例えば1.5V)、選択ゲートSG2をVssにする。 l (e.g. 1.5V), the select gate SG2 to Vss. 書き込みを行わないメモリセルMC01,MC21,M The memory cell MC01 is not carried out the writing, MC21, M
C41…が接続する選択MOSトランジスタST01,ST Selection MOS transistor C41 ... is connected ST01, ST
21,ST41…はEタイプなのでオフし、メモリセルMC 21, ST41 ... are turned off because the E-type, the memory cell MC
01,MC21,MC41…のチャネルはVcc−Vthでフローティングになる。 01, MC21, MC41 ... of the channel will be floating in the Vcc-Vth. 【0141】“1”書き込みを行うメモリセルMC11, [0141] "1" memory cell MC11 to be written,
MC31,MC51…の選択MOSトランジスタST11,S MC31, MC51 ... of the selection MOS transistor ST11, S
T31,ST51…のメモリセル側のドレインはVcc−Vth T31, ST51 ... the drain of the memory cell side of Vcc-Vth
(例えばIタイプのトランジスタのしきい値電圧を0. (E.g. 0 the threshold voltage of the I-type transistor.
8Vとすると、3−0.8=2.2V)、ビット線コンタクト側のソースはVcc(例えば3V)、選択ゲートS When 8V, 3-0.8 = 2.2V), the source of the bit line contact side Vcc (for example, 3V), the select gate S
G1はVsgl (例えば1.5V)なので、選択MOSトランジスタST11,ST31,ST51…はオフする。 G1 is because Vsgl (e.g. 1.5V), the selection MOS transistor ST11, ST31, ST51 ... are turned off. その結果、書き込み非選択セルと同様に、メモリセルMC1 As a result, similarly to the unselected cells, the memory cells MC1
1,MC31,MC51…のチャネルはフローティングになる。 1, MC31, MC51 ... of the channel will be floating. 【0142】メモリセルMC11,MC31,MC51…に“0”書き込みを行う場合には、選択MOSトランジスタST11,ST31,ST51…の選択ゲートSG1はVsg [0142] in the case of the "0" write memory cell MC11, MC31, MC51 ..., the selection MOS transistor ST11, ST31, ST51 ... of the selection gate SG1 is Vsg
l (例えば1.5V)、ソース,ドレインは0Vなので、選択MOSトランジスタST11,ST31,ST51… l (for example 1.5V), source, drain is so 0V, the selection MOS transistor ST11, ST31, ST51 ...
はオンして、メモリセルのチャネルは0Vが保たれる。 Is turned on, the channel of the memory cell is kept is 0V. 【0143】選択ゲートSG1をVsgl (例えば1.5 [0143] The selection gate SG1 Vsgl (for example, 1.5
V)にした後、時刻t2 に制御ゲートCG1〜CG8をVccから中間電位VM (10V程度)にする。 After the V), the control gate CG1~CG8 the time t2 from Vcc to the intermediate potential VM (about 10V). そうすると、書き込まないメモリセルMC01,MC21,MC41 Then, the memory cells that are not written MC01, MC21, MC41
…、及び“1”書き込みを行うメモリセルMC11,MC ..., and "1" memory cell MC11 to be written, MC
31,MC51…のチャネルはフローティング状態なので、 31, since the MC51 ... of the channel is a floating state,
制御ゲート−チャネル間の容量結合によって、Vcc−V Control gate - by capacitive coupling between the channels, Vcc-V
thから中間電位(10V程度)に上昇する。 It rises from th to the intermediate potential (about 10V). “0”書き込みを行うメモリセルMC11,MC31,MC51…のチャネルはビット線が0Vなので0Vである。 "0" memory cell MC11 do the writing, MC31, MC51 ... is the channel of the bit line is 0V because 0V. 【0144】書き込み非選択及び“1”書き込みを行うメモリセルのチャネルがVcc−Vthから中間電位に昇圧した後に、時刻t3 に制御ゲートCG1を中間電位VM [0144] After the channel of unselected and "1" memory cell for writing is boosted from Vcc-Vth to the intermediate potential, the intermediate potential VM to the control gate CG1 time t3
から書き込み電圧Vpp(20V)に昇圧する。 To boost the write voltage Vpp (20V) from. そうすると、書き込まないメモリセルMC01,MC21,MC41… Then, the memory cells that are not written MC01, MC21, MC41 ...
及び“1”書き込みを行うメモリセルMC11,MC31, And "1" memory cell MC11, MC31 to be written,
MC51…のチャネルは中間電位(10V程度)、制御ゲートCG1はVpp(20V程度)なので、これらのメモリセルは書き込まれないが、“0”書き込みを行うメモリセルMC11,MC31,MC51…のチャネルは0V、制御ゲートはVpp(20V程度)なので、基板から浮遊ゲートに電子が注入されて“0”書き込みが行われる。 MC51 ... the channels of the intermediate potential (about 10V), the control gate CG1 is because Vpp (about 20V), but these are the memory cell is not written, "0" memory cell MC11 performs writing, MC31, MC51 ... the channel 0V, the control gates since Vpp (about 20V), electrons from the substrate to the floating gate is injected "0" write is performed. 【0145】書き込み終了後、制御ゲート,選択ゲート,ビット線が順次放電されて書き込み動作は終了する。 [0145] After writing, the control gate, select gate, the bit line is sequentially discharged write operation ends. 【0146】書き込み終了後は、書き込みが十分に行われたかを調べる書き込みベリファイ動作が行われる。 [0146] After the completion of writing, the write verify operation is performed to determine whether the writing has been sufficiently performed. 【0147】まず、プリチャージ信号PRA1,PRA2, [0147] First, the pre-charge signal PRA1, PRA2,
PRB2がVssからVccになり(時刻t4 )、ビット線B PRB2 becomes Vcc from Vss (time t4), the bit line B
L1A ,BL3A ,BL5A …がVA2(例えば1.7 L1A, BL3A, BL5A ... is VA2 (for example 1.7
V)になり、(ダミー)ビット線BL1B ,BL3B , Becomes V), (dummy) bit line BL1B, BL3B,
BL5B …がVB2(例えば1.5V)にプリチャージされる(時刻t5 )。 BL5B ... is pre-charged to VB2 (for example, 1.5V) (time t5). VA1は0Vであり、ビット線BL0 VA1 is 0V, the bit line BL0
A ,BL2A ,BL4A ,BL6A …は接地される。 A, BL2A, BL4A, BL6A ... is grounded. 【0148】プリチャージが終わるとPRA2,PRB2がVssとなり、ビット線BL1A ,BL3A ,BL5A … [0148] When the precharge is completed PRA2, PRB2 becomes Vss, bit line BL1A, BL3A, BL5A ...
はフローティング状態になる。 It becomes a floating state. この後、ロウデコーダ3 After this, the row decoder 3
から選択ゲート,制御ゲートに所望の電圧が印加される(時刻t6 )。 Selection gate from the desired voltage is applied to the control gate (time t6). 制御ゲートCG1が0V、CG2〜CG Control gate CG1 is 0V, CG2~CG
8はVcc(例えば3V)、SG2は3V(Vsgh )、S 8 Vcc (for example, 3V), SG2 is 3V (Vsgh), S
G1は1.5V(Vsgl )となる。 G1 becomes 1.5V (Vsgl). メモリセルMC11, The memory cell MC11,
MC31,MC51…に書き込まれたデータが“0”の場合は、メモリセルのしきい値電圧が正なのでセル電流は流れず、ビット線BL1A ,BL3A ,BL5A …の電位は1.7Vのままである。 MC31, in case of MC51 ... written data is "0", the threshold voltage of the memory cell is positive no cell current flows, the bit lines BL1A, BL3A, BL5A ... of potential remains 1.7V is there. データが“1”の場合は、セル電流が流れてビット線BL1A ,BL3A ,BL5A If the data is "1", the bit lines BL1A and cell current flows, BL3A, BL5A
…の電位は下がり、1.5V以下になる。 Fall ... is of potential, equal to or less than 1.5V. また、選択ゲートSG1が1.5Vなので、Eタイプ選択MOSトタンジスタST01,ST21,ST41はオフになり、メモリセルMC01,MC21,MC41…のデータはビット線に転送されない。 Further, since the select gate SG1 1.5V, E type selection MOS Totanjisuta ST01, ST21, ST41 is turned off, the memory cells MC01, MC21, MC41 ... data is not transferred to the bit line. 【0149】ビット線放電後、ベリファイ信号VRFY [0149] After the bit line discharge, verify signal VRFY
A が3Vになり(時刻t7 )、メモリセルMC11,MC A becomes 3V (time t7), the memory cell MC11, MC
31,MC51…に書き込まれるデータが“1”の場合には、ビット線BL1A ,BL3A ,BL5A …は、3V 31, when the data is written MC51 ... on is "1", the bit lines BL1A, BL3A, BL5A ... is 3V
近くに充電される。 It is charged in the vicinity. ここで、ベリファイ信号によって行われる充電の電圧レベルはビット線BLjB(j=0,1 Here, the voltage level of the charging performed by the verify signal bit lines BLjB (j = 0, 1
〜127)のプリチャージ電圧1.5V以上であればよい。 127 may be at the pre-charge voltage of 1.5V or more). 【0150】この間(ダミー)ビット線BL1B ,BL [0150] During this time (dummy) bit line BL1B, BL
3B ,BL5B …はプリチャージ電位1.5Vに保たれる。 3B, BL5B ... is kept to the precharge potential 1.5V. 【0151】その後、時刻t8 にφP が3V、φN が0 [0151] After that, φP to time t8 is 3V, φN 0
Vとなり、CMOSフリップフロップFFが不活性化され、時刻t9 にφE が3VになることによりSA2のC V, and the are CMOS flip-flop FF is inactivated, C that by SA2 to φE time t9 becomes 3V
MOSフリップフロップFFがイコライズされてノードN1,N2がVcc/2(例えば1.5V)になる。 MOS flip-flop FF is equalized nodes N1, N2 is Vcc / 2 (e.g. 1.5V). 時刻t10にSS2 ,SA ,SB が3Vになり、ビット線とセンスアンプが接続された後、φN が0Vから3V、φP Time t10 to SS2, SA, SB becomes 3V, after the bit line and the sense amplifier is connected, 3V .phi.N from 0V, .phi.P
が3Vから0Vになりビット線BL1A ,BL3A ,B There bit line BL1A to 0V from 3V, BL3A, B
L5A …とビット線BL1B ,BL3B ,BL5B …の電位差が増幅され、再書き込みのデータがセンスアンプにラッチされる(時刻t11)。 L5A ... and bit lines BL1B, BL3B, BL5B ... potential difference is amplified, rewrite data is latched in the sense amplifier (time t11). 【0152】読み出し動作を通じてビット線BL0A , [0152] The bit line BL0A through the read operation,
BL2A ,BL4A ,BL6A …は0Vに接地する。 BL2A, BL4A, BL6A ... is grounded to 0V. つまり、ビット線は1本おきに接地されることになる。 That is, the bit line will be grounded to every other. 【0153】本発明では、ビット線コンタクトと選択ゲートを共有する2つのNAND列の選択MOSトランジスタ(例えば図16の選択MOSトランジスタST02とST12、ST22とST32)のしきい値電圧に差があればゆく、選択MOSトランジスタのしきい値電圧の設定の仕方は任意性を有する。 [0153] In the present invention, if there is a difference in the threshold voltages of the two NAND column selection MOS transistors sharing a selection gate and the bit line contact (e.g. select MOS transistor ST02 of FIG. 16 and ST12, ST22 and ST32) yuku, how to set the threshold voltage of the select MOS transistors have any property. 図16では選択MOSトランジスタST02とST03、ST12とST13、ST22とST23 Select MOS transistor ST02 in FIG. 16 and ST03, ST12 and ST13, ST22 and ST23
のしきい値電圧をほぼ同じに設定しているが、例えば図23、図24のように一方の選択MOSトランジスタをIタイプ、他方の選択MOSトランジスタをEタイプとしてもよい。 Of it are set to substantially the same threshold voltage, for example, FIG. 23, one of the select MOS transistor I type, the other selection MOS transistor may be E type as shown in FIG. 24. 【0154】上記実施例では毎ビット線毎にセンスアンプが接続するが、2本のビット線に1個のセンスアンプが接続するいわゆる共有センスアンプ方式(図15)にしてもよい。 [0154] Sense amplifiers are connected to each each bit line in the above embodiment, a so-called shared sense amplifier system in which one sense amplifier to two bit lines are connected may be (Fig. 15). この場合の書き込み,読み出しのタイミング図は上記実施例(図19、図21,22など)とほぼ同じである。 Writing this case, timing of the read view the above embodiment (FIG. 19, etc. FIG. 21, 22) and is substantially the same. また、実施例1と同様に、1ページ分のデータを略同時に書き込むこともできる。 Further, in the same manner as in Example 1, it is also possible to write data of one page substantially simultaneously. 【0155】(実施例3)上記実施例では、1本の選択ゲートを共有する選択MOSトランジスタの中で、導通状態のものと非導通状態のものが生じさせることができるのを利用している。 [0155] (Embodiment 3) In the above embodiment, by utilizing the in the selection MOS transistors sharing a single select gate can be those things in the conductive state and a non-conductive state causing . 従って、選択MOSトランジスタの小さい方のしきい値電圧Vt2は、負のしきい値電圧(例えば−1V)であってもよい。 Thus, the threshold voltage Vt2 of smaller selection MOS transistor may be a negative threshold voltage (e.g., -1 V). この場合のメモリセルアレイは例えば図25である。 A memory cell array in this case is 25 for example. 図25では負のしきい値電圧を持つ選択MOSトランジスタをDタイプと記している。 In Figure 25 the selection MOS transistor having a negative threshold voltage is denoted as D type. 上記実施例では、書き込み或いは読み出し時に、選択ゲートにEタイプ選択MOSトランジスタはオフするが、Iタイプ選択MOSトランジスタはオンする電圧Vsgl (例えば1.5V)を印加することを利用していたが、本実施例ではEタイプ選択MOSトランジスタとDタイプ選択MOSトランジスタを用いているので、Vsgl =0Vとしてもよいし、正の電圧(例えば0.5V)でもよいし、負電圧(例えば−0.5V)でもよい。 In the above embodiment, when the write or read, but the E type selection MOS transistor to the selection gate will be turned off, have utilized application of a voltage Vsgl (e.g. 1.5V) with I type selection MOS transistor is turned on, since this embodiment uses the E type selection MOS transistor and D-type selection MOS transistors, may be Vsgl = 0V, it may be the positive voltage (e.g. 0.5V), a negative voltage (e.g. -0.5V ) may be used. 【0156】また、読み出し時或いは書き込み時に、読み出し或いは書き込みを行わない非選択ブロックの選択ゲート(例えば図25のメモリセルMC11,MC31,M [0156] Further, during or at the time of writing and reading, the read or the memory cell select gate (e.g. Figure 25 of the unselected blocks does not write MC11, MC31, M
C51…を書き込む場合には、選択ゲートSG3,SG When writing C51 ... the, the selection gate SG3, SG
4,SG5,SG6…に相当する)には上記実施例では0Vを印加しているが、Dタイプ選択MOSトランジスタがオフするように負電圧(例えば−2V)を印加してもよい。 4, SG5, SG6 in equivalent) to ... Although the above embodiments are applied to 0V, D type selection MOS transistor may be a negative voltage is applied (e.g., -2 V) to turn off. 非選択ブロックのDタイプ選択MOSトランジスタがオフすれば、読み出し或いは書き込み時にビット線電位が選択MOSトランジスタを介してメモリセルのドレイン或いはチャネルに印加されて、メモリセルが誤消去されることはないし、ビット線の電荷が非選択ブロックにリークして、読み出し,書き込みの際のビット線プリチャージに長い時間を要することもない。 If D type selection MOS transistor is turned off in the unselected blocks, it is applied to the drain or the channel of the memory cell read or bit line potential at the time of writing through the selection MOS transistor, to never memory cell is erroneously erased, leaks in the unselected block charge of the bit lines, read, nor take a long time to the bit line precharge time of writing. 【0157】(実施例4)上記実施例では、選択MOS [0157] (Embodiment 4) In the above embodiment, the selecting MOS
トランジスタのしきい値電圧を2種類設けていたが、2 It had provided two threshold voltage of the transistor, 2
種類に限らない。 Not limited to the type. 例えば、選択MOSトランジスタが3 For example, the selection MOS transistor is 3
種類のしきい値電圧を持ってもよい。 It may have a kind of threshold voltage. 図26は選択MO FIG. 26 is selected MO
Sトランジスタが3種類のしきい値電圧を持つ場合の実施例の1つである。 Which is one of the embodiment when the S transistor has three threshold voltages. Eタイプのトランジスタのしきい値電圧をVth1 、Iタイプのトランジスタのしきい値電圧をVth2 、I' タイプのトランジスタのしきい値電圧をVth3 とすると、Vth1 >Vth2 >Vth3 とすればよい。 When the threshold voltage of the E-type transistor Vth1, the threshold voltage of the I-type transistor and Vth3 the threshold voltage of Vth2, I 'type of transistor may be the Vth1> Vth2> Vth3. また、選択ゲートに印加する電圧も3種類、Vsgh Also, three voltage applied to the select gate, Vsgh
(Vsgh >Vth1 ),Vsgm (Vth1 >Vsgm >Vth2 (Vsgh> Vth1), Vsgm (Vth1> Vsgm> Vth2
),Vsgl (Vth2 >Vsgl >Vth3 )にすればよい。 ), It may be set to Vsgl (Vth2> Vsgl> Vth3). 選択ゲートにこれら3種類の電圧を印加することによって、図26のメモリセルユニット(1) ,2,3のうちの1つのメモリセルユニットの両端をビット線に接続することができる。 By applying these three voltages to the select gate, the memory cell unit (1) in FIG. 26, it is possible to connect the two ends of one memory cell unit of a few to a bit line. 【0158】図26のメモリセルMC01,MC11,MC [0158] memory cell of FIG. 26 MC01, MC11, MC
21に書き込まれたデータを読み出す際には、制御ゲートCG1を0V、CG2〜CG8にVccを印加する。 When reading the data written in 21, the control gate CG1 0V, is applied to Vcc to CG2~CG8. メモリセルMC01が配設されているメモリセルユニット(1) Memory cell unit memory cell MC01 is disposed (1)
を読み出す際には、選択ゲートSG1をVsgl 、SG2 When reading is, the selection gate SG1 Vsgl, SG2
をVsgh にすれば、選択ゲートSG1をゲート電極とする選択MOSトランジスタのうちメモリセルユニット If to Vsgh, memory cell units of the selection MOS transistor to the selection gate SG1 and the gate electrode
(1) に属する選択MOSトランジスタ(例えばST01) Belonging to the selection MOS transistor (1) (for example ST01)
のみ導通する。 Only conduct. 選択ゲートSG2をゲート電極とする選択MOSトランジスタは全てオンする。 All selection MOS transistor to the selection gate SG2 and gate electrode is turned on. 従って、メモリセルユニット(1)を通じてビット線BL2A −BL3A Accordingly, the bit line through the memory cell unit (1) BL2A ​​-BL3A
間を接続する電流経路ができるので、メモリセルMC01 Since it is a current path that connects the memory cell MC01
を読み出すことができる。 It can be read out. 【0159】メモリセルMC11が配設されているメモリセルユニット(2) を読み出す際には、選択ゲートSG1 [0159] When reading the memory cell unit memory cell MC11 is disposed (2), the selection gates SG1
をVsgm 、SG2をVsgm にすれば、選択ゲートSG1 Invite them to the Vsgm, SG2 to Vsgm, selection gate SG1
をゲート電極とする選択MOSトランジスタと選択ゲートSG2をゲート電極とする選択MOSトランジスタの両方が導通状態になるのは、メモリセルユニット(2)のみである。 That both of the selection MOS transistor having a gate electrode of the selection MOS transistors and the selection gate SG2 to the gate electrode is turned on is only a memory cell unit (2). 従って、メモリセルユニット(2) を通じてビット線BL3A −BL4A 間を接続する電流経路ができるので、メモリセルMC11に書き込まれたデータを読み出すことができる。 Therefore, the current path for connecting the bit line through the memory cell unit (2) BL3A -BL4A can can read the data written in the memory cell MC11. 【0160】メモリセルMC21が配設されているメモリセルユニット3を読み出す際には、選択ゲートSG1をVsgh 、SG2をVsgl にすれば、選択ゲートSG2をゲート電極とする選択MOSトランジスタのうちメモリセルユニット3に属する選択MOSトランジスタ(例えばST22)のみ導通する。 [0160] When reading the memory cell unit 3 in which the memory cell MC21 is disposed, if the select gates SG1 and Vsgh, SG2 in Vsgl, the memory cells of the selected MOS transistor to the selection gate SG2 and gate electrode conducts only belongs select MOS transistor (e.g., ST22) the unit 3. 選択ゲートSG1をゲート電極とする選択MOSトランジスタは全てオンする。 All selection MOS transistor for the select gate SG1 and the gate electrode is turned on. 従ってメモリセルユニット3を通じてビット線BL3A −B Thus the bit line BL3A -B through the memory cell units 3
L4A 間を接続する電流経路ができるので、メモリセルMC21を読み出すことができる。 Since it is a current path that connects the L4A, it can be read out of memory cell MC21. 【0161】このように選択MOSトランジスタのしきい値電圧を3種類以上にしても、選択ゲートに印加する電圧を3種類以上にすれば、3種類以上のメモリセルユニットのうちの1つを選択状態にすることができる。 [0161] Select one of the even if the threshold voltage of the thus selected MOS transistor to three or more, if the voltage applied to the select gate in three or more, three or more types of memory cell units it is possible to state. これによって(実施例1〜3)で記したように、ビット線コンタクト余裕が増加するだけでなく、ビット線自体の配線の余裕も増加させることができる。 Thus, as noted in (Example 1-3), as well as the bit line contact margin is increased, a margin of the wiring of the bit line itself can be increased. 例えば、図26 For example, FIG. 26
の実施例では3本のメモリセルのピッチに2本のビット線が配設されるので、ビット線の本数は従来のメモリセルの2/3になり、ビット線の配線が容易になる。 Since two bit lines to the pitch of the embodiment three of the memory cells are arranged, the number of bit lines becomes 2/3 of the conventional memory cell, thereby facilitating the wiring of the bit line. 【0162】(実施例5)上記実施例では、メモリセルが直列接続された1NANDセル列につき選択MOSトランジスタは2個であるが、例えば図27のように1N [0162] (Embodiment 5) In the above embodiment, although the selected memory cell per series connected 1NAND cell column MOS transistors is two, for example 1N as shown in FIG. 27
ANDセル列につき、3個の選択MOSトランジスタを設けて、1メモリセルユニットを構成してもよい。 AND cell columns per, provided three selection MOS transistors may constitute one memory cell unit. 以下では、図27のメモリセルMC11が含まれるメモリセルユニット(1) とメモリセルMC21が含まれるメモリセルユニット(2) とを例にとり説明を行う。 Hereinafter, it performs described taking as an example a memory cell unit (2) including the memory cell unit (1) and the memory cell MC21 including the memory cell MC11 of FIG. 27. 【0163】NANDセル列の一端側は2つの選択MO [0163] One end of the NAND cell column two select MO
Sトランジスタ(例えばST13,ST14)を介してビット線(例えばビット線BL2A )に接続され、他端側は1つの選択MOSトランジスタ(例えばST11)を介してビット線(例えばビット線BL1A )に接続される。 Via the S transistor (eg ST13, ST14) is connected to the bit line (eg, bit line BL2A), the other end is connected to a bit line (eg, bit lines BL1A) via one of the selection MOS transistor (e.g., ST11) that.
直列接続される2つの選択MOSトランジスタはEタイプ(しきい値電圧Vth1 >0),Dタイプ(しきい値電圧Vth2 <0)の2種類である。 Two select MOS transistors are connected in series E type (threshold voltage Vth1> 0), there are two types of D-type (threshold voltage Vth2 <0). 選択ゲートSG2をゲート電極とするメモリセルユニット(1) の選択MOSトランジスタ(例えばST13)はDタイプ、メモリセルユニット(2) の選択MOSトランジスタ(例えばST23) Selection MOS transistor (e.g., ST13) are D-type memory cell unit that the selection gate SG2 and gate electrode (1), the selection MOS transistor of the memory cell unit (2) (e.g., ST23)
はEタイプである。 Is an E-type. 選択ゲートSG3をゲート電極とするメモリセルユニット(2) の選択MOSトランジスタ(例えばST24)はDタイプ、メモリセルユニット(1) Selection MOS transistor of the memory cell units of the select gate SG3 with the gate electrode (2) (e.g., ST24) are D-type, the memory cell unit (1)
の選択MOSトランジスタ(例えばST14)はEタイプである。 Of the selection MOS transistor (for example ST14) is an E-type. 【0164】また、NANDセルの他端側の選択MOS [0164] In addition, the other end of the NAND cell selection MOS
トランジスタ(例えばST11、ST21)はE' タイプ(しきい値電圧Vth3 )である。 Transistor (eg ST11, ST21) is E 'type (threshold voltage Vth3). Vth3 はVth1 やVth Vth3 is Vth1 and Vth
2 のいずれかと等しくてもよいし、Vth1 ,Vth2 と異なった値でもよい。 It may be equal to either 2 or may be a different value and Vth1, Vth2. 例えばVth3 は0.7Vにすればよい。 For example Vth3 may be a 0.7 V. 【0165】以下では、本実施例の読み出し動作と書き込み動作の説明を行う。 [0165] In the following, an explanation of read and write operations of the present embodiment. 【0166】<読み出し動作>メモリセルユニット(1) [0166] <Read Operation> memory cell unit (1)
内のメモリセルMC11,MC31,MC51…のデータをビット線BL2A ,BL4A ,BL6A …に読み出す場合には、まずビット線BL2A ,BL4A ,BL6A …をビット線読み出し電位VA (例えば1.8V)にプリチャージし、BL1A ,BL3A ,BL5A …を0Vに接地する。 Memory cells of the inner MC11, MC31, MC51 ... data bit line BL2A ​​of, BL4A, when reading the BL6A ..., first bit line BL2A, BL4A, pre BL6A ... a bit line read potential VA (eg 1.8V) the charge, the ground BL1A, BL3A, BL5A ... to 0V. プリチャージした後、ビット線BL2A ,BL After precharging, the bit line BL2A, BL
4A ,BL6A …はフローティングにする。 4A, BL6A ... is in floating. 【0167】次に、制御ゲートCG1は0V、CG2〜 [0167] Next, the control gate CG1 is 0V, CG2~
CG8はVcc(例えば3V)にする。 CG8 are to Vcc (for example, 3V). そして、選択ゲートSG1,SG3はVcc、選択ゲートSG2はVssにする。 Then, the select gates SG1, SG3 Vcc, select gate SG2 is to Vss. その他の選択ゲート,制御ゲートは0Vにする。 Other selection gate, the control gate is at 0V. この場合、選択ゲートSG1,SG3をゲート電極とする選択MOSトランジスタ(ST01,ST11,ST21…, In this case, the selection MOS transistor to the selection gate SG1, SG3 and gate electrodes (ST01, ST11, ST21 ...,
ST04,ST14,ST24…)は全てオンする。 ST04, ST14, ST24 ...) it is turned on all. 選択ゲートSG2をゲート電極とするDタイプ選択MOSトランジスタ(ST13,ST33,ST53…)はオンするが、E D type selection MOS transistor to the selection gate SG2 and gate electrodes (ST13, ST33, ST53 ...) is turned on, E
タイプ選択MOSトランジスタ(ST03,ST23,ST Type selection MOS transistor (ST03, ST23, ST
43…)はオフする。 43 ...) is turned off. 【0168】従って、メモリセルMC11,MC31,MC [0168] Thus, the memory cell MC11, MC31, MC
51…に書き込まれたデータが“1”ならば、プリチャージしたビット線BL2A ,BL4A ,BL6A …は接地したビット線BL1A ,BL3A ,BL5A …へ放電しプリチャージ電位から低下し、メモリセルユニット(1) 51 ... If the written data is "1", reduced pre-charge the bit line BL2A, BL4A, BL6A ... bit lines BL1A grounded, BL3A, discharged from the precharge potential to BL5A ..., the memory cell unit ( 1)
内のメモリセルMC11,MC31,MC51…のデータがビット線BL2A ,BL4A ,BL6A …に読み出される。 Memory cells of the inner MC11, MC31, MC51 ... data bit line BL2A, BL4A, read in BL6A .... 一方、メモリセルに書き込まれたデータが“0”ならば、ビット線BL2A ,BL4A ,BL6A …は放電を行わず、プリチャージ電位を保つ。 On the other hand, if the data written in the memory cell is "0", the bit line BL2A, BL4A, BL6A ... does not perform discharge, keeps a precharge potential. 【0169】上記実施例では、ビット線BL2A ,BL [0169] In the above embodiment, the bit line BL2A, BL
4A ,BL6A …をプリチャージし、ビット線BL1A 4A, BL6A ... the pre-charge the bit line BL1A
,BL3A ,BL5A …を接地したが、逆にビット線BL2A ,BL4A ,BL6A …を接地し、ビット線B , BL3A, BL5A ... was grounded, grounded reverse to the bit line BL2A, BL4A, the BL6A ..., bit line B
L1A ,BL3A ,BL5A …をプリチャージして、メモリセルのデータをビット線BL1A ,BL3A ,BL L1A, BL3A, BL5A ... precharged to the bit line data of the memory cell BL1A, BL3A, BL
5A …に読み出してもよい。 5A ... it may be read to. 【0170】一方、メモリセルユニット(2) 内のメモリセルMC01,MC21,MC41…に対してはSG2をゲート電極とするEタイプ選択MOSトランジスタST03, [0170] On the other hand, E type selection MOS transistor ST03 memory cells in the memory cell unit (2) MC01, MC21, MC41 ... against which the gate electrode SG2,
ST23,ST43…はオフするので、メモリセルMC01, ST23, ST43 ... so turned off, the memory cell MC01,
MC21,MC41…のデータはビット線に読み出されない。 MC21, MC41 ... data is not read out to the bit line. 【0171】メモリセルユニット(2) 内のメモリセルM [0171] memory cells in the memory cell unit (2) M
C01,MC21,MC41…のデータをビット線BL0A , C01, MC21, MC41 ... bit line data of BL0A,
BL2A ,BL4A ,BL6A …に読み出す場合には、 BL2A, when reading BL4A, to BL6A ... is,
選択ゲートSG1,SG2はVcc、選択ゲートSG3はVssにする。 Select gate SG1, SG2 is Vcc, the select gate SG3 is to Vss. 制御ゲートCG1は0V、CG2〜CG8 Control gate CG1 is 0V, CG2~CG8
はVccにする。 It is to Vcc. この場合、選択ゲートSG1,SG2をゲート電極とする選択MOSトランジスタ(ST01,S In this case, the selection MOS transistor to the selection gate SG1, SG2 and the gate electrode (ST01, S
T11,ST21,…,ST03,ST13,ST23…)は全てオンする。 T11, ST21, ..., ST03, ST13, ST23 ...) it is turned on all. 選択ゲートSG3をゲート電極とするDタイプ選択MOSトランジスタ(ST04,ST24,ST44 D type selection MOS transistor to the selection gate SG3 with the gate electrode (ST04, ST24, ST44
…)はオンするが、Eタイプ選択MOSトランジスタ(ST14,ST34,ST54…)はオフする。 ...) it is turned on but, E type selection MOS transistor (ST14, ST34, ST54 ...) is turned off. 【0172】従って、メモリセルユニット(2) 内のメモリセルとビット線を接続する選択MOSトランジスタは全てオンするので、メモリセルユニット(2) 内のメモリセルMC01、MC21、MC41…のデータがビット線に読み出される。 [0172] Therefore, since all selection MOS transistors are turned on to connect the memory cell and the bit line in the memory cell unit (2), the memory cells in the memory cell unit (2) MC01, MC21, MC41 ... data bits It is read out to the line. メモリセルユニット(1) 内では選択ゲートSG3をゲート電極とする選択MOSトランジスタがオフするので、ビット線にデータは読み出されない。 Since in the memory cell unit (1) off the selection MOS transistor to the selection gate SG3 with the gate electrode, the data on the bit line is not read. 【0173】<書き込み>メモリセルユニット(1) 内のメモリセルMC11,MC31,MC51…に書き込みを行う場合の書き込み手順を以下で説明する。 [0173] <write> memory cells in the memory cell unit (1) MC11, MC31, MC51 ... to the writing procedure in the case of writing will be described below. 【0174】選択ゲートSG1は0Vにして、選択ゲートSG1をゲート電極とする選択MOSトランジスタは全てOFFにする。 [0174] Selection gate SG1 is in the 0V, thereby all selection MOS transistors are OFF to select gates SG1 and gate electrode. SG2,SG3,CG1〜CG8をVcc、ビット線BL0A ,BL1A ,BL2A ,BL3 SG2, SG3, the CG1 to CG8 Vcc, bit line BL0A, BL1A, BL2A, BL3
A …をVccにして書き込みを行うページのブロックのメモリセルのチャネルをVcc−Vth(選択MOSトランジスタでのしきい値電圧落ちのためにビット線電位Vccよりも小さくなる。)にプリチャージする。 A ... The precharged to (becomes. Smaller than the bit line potential Vcc to the threshold voltage drop of the selection MOS transistor) the channel of the memory cell block of a page of writing in the Vcc Vcc-Vth. 【0175】その後、選択ゲートSG2をVss(0V) [0175] After that, the selection gate SG2 Vss (0V)
にすると、選択ゲートSG2をゲート電極とするDタイプ選択MOSトランジスタST13,ST33,ST53…はオンするが、Eタイプ選択MOSトランジスタST03, If you, D type selection MOS transistor ST13 of the select gate SG2 and the gate electrode, ST33, ST53 ... is turned on, E type selection MOS transistor ST03,
ST23,ST43…はオフするので、書き込まないメモリセルMC01,MC21,MC41…のチャネルはビット線から充電を行った電位Vcc−Vthでフローティングになる。 ST23, ST43 ... is turned off so that, the memory cells MC01, MC21, MC41 ... channels not write becomes a floating at a potential Vcc-Vth performing the charge from the bit line. この時、選択ゲートSG3はVccのままである。 At this time, the selection gate SG3 remains of Vcc. 【0176】メモリセルユニット(1) 内のメモリセルM [0176] memory cells in the memory cell unit (1) M
C11,MC31,MC51…に書き込むデータはビット線B C11, MC31, data to be written MC51 ... to the bit line B
L2A ,BL4A ,BL6A …から与える。 Give L2A, BL4A, from BL6A .... 例えば、メモリセルMC11に“0”書き込みを行う場合には、ビット線BL2A を0VにするとSG3はVccなので、Eタイプ選択MOSトランジスタST14がオンしてメモリセルMC11のチャネルは0Vになる。 For example, when performing a "0" is written in the memory cell MC11, when the bit line BL2A ​​to 0V SG3 is because Vcc, the channel of the memory cell MC11 will 0V E type selection MOS transistor ST14 is turned on. メモリセルMC11に“1”書き込みを行う場合にはビット線BL2A を3V The bit line BL2A ​​in the case of performing the "1" is written into the memory cell MC11 3V
にすると、Eタイプ選択MOSトランジスタST14はオフしメモリセルMC11のチャネルはVcc−Vthでフローティングになる。 If you, E type selection MOS transistor ST14 is channel off by memory cell MC11 becomes floating in Vcc-Vth. ビット線BL1A ,BL3A ,BL5 Bit line BL1A, BL3A, BL5
A …はVccにしてもよいし、0Vにしてもよく、任意の電圧に設定すればよい。 A ... The may be the Vcc, may be to 0V, and may be set to any voltage. 【0177】選択ゲートSG2をVccからVssにした後、制御ゲートCG1〜CG8をVccから中間電位VM [0177] intermediate potential VM after the Vss select gate SG2 from Vcc, a control gate CG1~CG8 from Vcc
(10V程度)にする。 To (about 10V). そうすると、書き込まないメモリセルMC01,MC21,MC41…及び“1”書き込みを行うメモリセルMC11,MC31,MC51…のチャネルはフローティング状態なので、制御ゲート−チャネル間の容量結合によって、Vcc−Vthから中間電位(10V程度)に上昇する。 Then, the memory cell is not written MC01, MC21, MC41 ... and "1" memory cell MC11 performs writing, MC31, since MC51 ... the channel of floating state, the control gate - by capacitive coupling between the channels, the intermediate potential from Vcc-Vth It rises to (about 10V). “0”書き込みを行うメモリセルMC The memory cell MC to perform a "0" is written
11,MC31,MC51…のチャネルはビット線が0Vなので0Vである。 11, MC31, MC51 ... channel bit line is 0V because 0V. 【0178】書き込み非選択及び“1”書き込みを行うメモリセルのチャネルがVcc−Vthから中間電位に昇圧した後に、制御ゲートCG1を中間電位VM から書き込み電圧Vpp(20V)に昇圧する。 [0178] channel of unselected and "1" memory cell for writing is after boost from Vcc-Vth to the intermediate potential, for boosting the control gate CG1 from the intermediate potential VM to the write voltage Vpp (20V). そうすると、書き込まないメモリセルユニット(2) 内のメモリセルMC01, Then, the memory cells of the memory cell unit (2) in which no write MC01,
MC21,MC41…及び“1”書き込みを行うメモリセルMC11,MC31,MC51…のチャネルは中間電位(10 MC21, MC41 ... and "1" memory cell MC11 performs writing, MC31, MC51 ... the channel of the intermediate potential (10
V程度)、制御ゲートCG1はVpp(20V程度)なのでこれらのメモリセルは書き込まれないが、“0”書き込みを行うメモリセルMC11,MC31,MC51…のチャネルは0V、制御ゲートはVpp(20V程度)なので、 About V), but the control gate CG1 is not written Vpp (about 20V), so these memory cells, "0" memory cell MC11 performs writing, MC31, MC51 ... channel of 0V, the control gate Vpp (20V approximately ), so,
基板から浮遊ゲートに電子が注入されて“0”書き込みが行われる。 From the substrate floating gate electrons are injected into the "0" write is performed. 【0179】メモリセルユニット(2) に書き込む場合には、メモリセルユニット(1) のチャネルをVcc−Vthにプリチャージした後、選択ゲートSG2をVcc、SG [0179] When writing to memory cell unit (2), after pre-charging a channel of a memory cell unit (1) to Vcc-Vth, the selection gate SG2 Vcc, SG
1,SG3をVssにすればよい。 1, SG3 and may be set to Vss. この場合、ビット線B In this case, the bit line B
L0A ,BL2A ,BL4A ,BL6A …からメモリセルユニット(2) への書き込みデータが転送される。 L0A, BL2A, BL4A, write data from BL6A ... to the memory cell unit (2) is transferred. また、SG1をVcc、SG2,SG3をVssにして、ビット線BL1A ,BL3A ,BL5A …から書き込みを行わないメモリセルメモリセルユニット(1) へのプリチャージを行ってもよい。 Further, the SG1 and the Vcc, SG2, SG3 to Vss, the bit line BL1A, BL3A, may be performed precharge from BL5A ... to the memory cell memory cell units not written (1). 【0180】本実施例では、読み出し,書き込み時に選択ゲートにVssを印加すると、この選択ゲートをゲート電極とする選択MOSトランジスタのうち、Eタイプ選択MOSトランジスタはオフするが、Dタイプ選択MO [0180] In this embodiment, read, applying the Vss to the selected gate when writing, of the selection MOS transistor to the selection gate and the gate electrode, E type selection MOS transistor is turned off, D type selection MO
Sトランジスタはオンすることを利用している。 S transistor is based on the fact that on. このD The D
タイプ選択MOSトランジスタはIタイプ(しきい値電圧が正)であってもよい。 Type selection MOS transistor may be an I-type (the threshold voltage is positive). この場合、選択ゲートにVss In this case, Vss to the selected gate
を印加する代わりにEタイプはオフするがIタイプ選択MOSトランジスタはオンするVsgl を印加すればよい。 Off E type instead of applying a may be applied to Vsgl to turn on the I type selection MOS transistor. 【0181】(実施例6)選択MOSトランジスタは図28のように1NANDセル列につき、4個の選択MO [0181] per 1NAND cell column as in Example 6 Selection MOS transistor 28, four selective MO
Sトランジスタを設けて、1メモリセルユニットを構成してもよい。 Provided S transistors may constitute one memory cell unit. 以下では図28のメモリセルMC11が含まれるメモリセルユニット(1) とメモリセルMC21が含まれるメモリセルユニット(2) を例にとって説明を行う。 Hereinafter will be described an example of memory cell unit (2) including the memory cell unit (1) and the memory cell MC21 including the memory cell MC11 of FIG. 28. 【0182】NANDセル列の一端側は2つの選択MO [0182] One end of the NAND cell column two select MO
Sトランジスタ(例えばST13,ST14)を介してビット線(例えばビット線BL2A )に接続され、他端側も2つの選択MOSトランジスタ(例えばST11,ST1 S transistor (eg ST13, ST14) via connected to the bit line (eg, bit line BL2A), the other end side two select MOS transistors (eg ST11, ST1
2)を介してビット線(例えばビット線BL1A )に接続される。 Connected to the bit line (eg, bit lines BL1A) through 2). 直列接続される2つの選択MOSトランジスタはEタイプ(しきい値電圧Vth1 >0)、Dタイプ(しきい値電圧Vth2 <0)の2種類である。 Two select MOS transistors are connected in series E type (threshold voltage Vth1> 0), there are two types of D-type (threshold voltage Vth2 <0). 選択ゲートSG1,3をゲート電極とするメモリセルユニット Memory cell units select gates SG1,3 the gate electrode
(1) の選択MOSトランジスタ(例えばST11,ST1 (1) of the selection MOS transistor (eg ST11, ST1
3)はDタイプ、メモリセルユニット(2) の選択MOS 3) D-type, selection MOS memory cell unit (2)
トランジスタ(例えばST21,ST23)はEタイプである。 Transistor (eg ST21, ST23) is E type. 選択ゲートSG2,4をゲート電極とするメモリセルユニット(2) の選択MOSトランジスタ(例えばST Selection MOS transistor of the memory cell units select gates SG2,4 the gate electrode (2) (e.g., ST
22,ST24)はDタイプ、メモリセルユニット(1) の選択MOSトランジスタ(例えばST12,ST14)はEタイプである。 22, ST24) is D-type, the selection MOS transistor (eg ST12 of the memory cell unit (1), ST14) is E type. 【0183】以下では、本実施例の読み出し動作と書き込み動作の説明を行う。 [0183] In the following, an explanation of read and write operations of the present embodiment. 【0184】<読み出し動作>メモリセルユニット(1) [0184] <Read Operation> memory cell unit (1)
内のメモリセルMC11,MC31,MC51…のデータをビット線BL2A ,BL4A ,BL6A …に読み出す場合には、まずビット線BL2A ,BL4A ,BL6A …をビット線読み出し電位VA (例えば1.8V)にプリチャージし、BL1A ,BL3A ,BL5A …を0Vに接地する。 Memory cells of the inner MC11, MC31, MC51 ... data bit line BL2A ​​of, BL4A, when reading the BL6A ..., first bit line BL2A, BL4A, pre BL6A ... a bit line read potential VA (eg 1.8V) the charge, the ground BL1A, BL3A, BL5A ... to 0V. プリチャージした後、ビット線BL2A ,BL After precharging, the bit line BL2A, BL
4A ,BL6A …はフローティングにする。 4A, BL6A ... is in floating. 【0185】次に、制御ゲートCG1は0V、CG2〜 [0185] Next, the control gate CG1 is 0V, CG2~
CG8はVcc(例えば3V)にする。 CG8 are to Vcc (for example, 3V). そして、選択ゲートSG2,SG4はVcc、選択ゲートSG1,SG3の一方又は両方をVssにする。 The selection gate SG2, SG4 is Vcc, to one or both of the select gates SG1, SG3 to Vss. その他の選択ゲート,制御ゲートは0Vにする。 Other selection gate, the control gate is at 0V. この場合、選択ゲートSG2,S In this case, the selection gate SG2, S
G4をゲート電極とする選択MOSトランジスタは全てオンする。 The G4 all selection MOS transistors are turned on to gate electrode. 選択ゲートSG1,3をゲート電極とするD D to the select gate SG1,3 the gate electrode
タイプ選択MOSトランジスタ(ST11,ST13,ST Type selection MOS transistor (ST11, ST13, ST
31,ST33…)はオンする。 31, ST33 ...) is turned on. 選択ゲートSG1,SG3 Select gate SG1, SG3
をゲート電極とするEタイプ選択MOSトランジスタのうち、選択ゲートがVssであるE-type 選択MOSトランジスタはオフする。 Among E type selection MOS transistor having a gate electrode, E-type select MOS transistor selection gate is Vss is turned off. 【0186】従って、メモリセルMC11,MC31,MC [0186] Thus, the memory cell MC11, MC31, MC
51…に書き込まれたデータが“1”ならば、プリチャージしたビット線BL2A ,BL4A ,BL6A …は接地したビット線BL1A ,BL3A ,BL5A へ放電しプリチャージ電位から低下し、メモリセルユニット(1) 内のメモリセルMC11,MC31,MC51…のデータがビット線BL2A ,BL4A ,BL6A …に読み出される。 51 ... the written if the data is "1", reduced pre-charge the bit line BL2A, BL4A, BL6A ... bit lines BL1A grounded, BL3A, discharged from the precharge potential to BL5A, memory cell unit (1 ) memory cell MC11 in, MC31, MC51 ... data bit line BL2A, BL4A, read in BL6A ....
一方、メモリセルに書き込まれたデータが“0”ならば、ビット線BL2A ,BL4A ,BL6A …は放電を行わず、プリチャージ電位を保つ。 On the other hand, if the data written in the memory cell is "0", the bit line BL2A, BL4A, BL6A ... does not perform discharge, keeps a precharge potential. 【0187】上記実施例では、ビット線BL2A ,BL [0187] In the above embodiment, the bit line BL2A, BL
4A ,BL6A …をプリチャージし、ビット線BL1A 4A, BL6A ... the pre-charge the bit line BL1A
,BL3A ,BL5A …を接地したが、逆にビット線BL2A ,BL4A ,BL6A …を接地し、ビット線B , BL3A, BL5A ... was grounded, grounded reverse to the bit line BL2A, BL4A, the BL6A ..., bit line B
L1A ,BL3A ,BL5A …をプリチャージして、メモリセルのデータをビット線BL1A ,BL3A ,BL L1A, BL3A, BL5A ... precharged to the bit line data of the memory cell BL1A, BL3A, BL
5A …に読み出してもよい。 5A ... it may be read to. 【0188】一方、メモリセルユニット(2) 内のメモリセルMC01,MC21,MC41…は選択ゲートSG1,S [0188] On the other hand, the memory cells in the memory cell unit (2) MC01, MC21, MC41 ... select gate SG1, S
G3をゲート電極とするEタイプ選択MOSトランジスタのどちらか(SG1,SG3の一方をVssにする場合)、又は両方(SG1,SG3を共にVssにする場合)がオフするので、、メモリセルMC01,MC21,M G3 either E type selection MOS transistor having a gate electrode (SG1, if the one of the SG3 to Vss), or both (SG1, if you want to Vss together SG3) are turned off so that ,, memory cell MC01, MC21, M
C41…のデータはビット線に読み出されない。 C41 ... data is not read out to the bit line. 【0189】<書き込み>メモリセルユニット(1) 内のメモリセルMC11,MC31,MC51…に書き込みを行う場合の書き込み手順を以下で説明する。 [0189] <write> memory cells in the memory cell unit (1) MC11, MC31, MC51 ... to the writing procedure in the case of writing will be described below. 【0190】選択ゲートSG1,SG2をVssにすると、選択ゲートSG1とSG2をゲート電極とする選択MOSトランジスタの一方、つまりEタイプ選択MOS [0190] Select the gate SG1, SG2 to Vss, one of the select MOS transistor having a gate electrode of the select gate SG1 and SG2, i.e. E type selection MOS
トランジスタがオフする。 Transistor is turned off. SG3,SG4,CG1〜C SG3, SG4, CG1~C
G8をVcc、ビット線BL0A,BL1A ,BL2A , G8 to Vcc, bit line BL0A, BL1A, BL2A,
BL3A …をVccにして書き込みを行うブロックのチャネルをVcc−Vth(選択MOSトランジスタでのしきい値電圧落ちのためにビット線電位Vccよりも小さくなる。)にプリチャージする。 BL3A ... a (smaller than the bit line potential Vcc to the threshold voltage drop of the selection MOS transistors.) The channel block for writing in the Vcc Vcc-Vth to precharge. 【0191】その後、選択ゲートSG3をVss(0V) [0191] After that, the selection gate SG3 Vss (0V)
にすると、選択ゲートSG3をゲート電極とするDタイプ選択MOSトランジスタST13,ST33,ST53…はオンするが、Eタイプ選択MOSトランジスタST03, If you, D type selection MOS transistor ST13 of the select gate SG3 with the gate electrode, ST33, ST53 ... is turned on, E type selection MOS transistor ST03,
ST23,ST43…はオフするので、書き込まないメモリセルMC01,MC21,MC41…のチャネルはビット線から充電を行った電位Vcc−Vthでフローティングになる。 ST23, ST43 ... is turned off so that, the memory cells MC01, MC21, MC41 ... channels not write becomes a floating at a potential Vcc-Vth performing the charge from the bit line. この時、選択ゲートSG4はVccのままである。 At this time, the selection gate SG4 remains of Vcc. 【0192】メモリセルユニット(1) 内のメモリセルM [0192] memory cells in the memory cell unit (1) M
C11,MC31,MC51…に書き込むデータはビット線B C11, MC31, data to be written MC51 ... to the bit line B
L2A ,BL4A ,BL6A …から与える。 Give L2A, BL4A, from BL6A .... 例えば、メモリセルMC11に“0”書き込みを行う場合には、ビット線BL2A を0VにするとSG4はVccなので、Eタイプ選択MOSトランジスタST14がオンしてメモリセルMC11のチャネルは0Vになる。 For example, when performing a "0" is written in the memory cell MC11, when the bit line BL2A ​​to 0V SG4 is because Vcc, the channel of the memory cell MC11 will 0V E type selection MOS transistor ST14 is turned on. メモリセルMC11に“1”書き込みを行う場合には、ビット線BL1A を3 When performing "1" is written into the memory cell MC11, the bit lines BL1A 3
Vにすると、Eタイプ選択MOSトランジスタST14はオフしメモリセルMC11のチャネルはVcc−Vthでフローティングになる。 If the V, E type selection MOS transistor ST14 is channel off by memory cell MC11 becomes floating in Vcc-Vth. ビット線BL1A ,BL3A ,BL Bit line BL1A, BL3A, BL
5A …はVccにしてもよいし、0Vにしてもよく、任意の電圧に設定すればよい。 5A ... it is may be the Vcc, may be to 0V, and may be set to any voltage. 【0193】選択ゲートSG3をVccからVssにした後、制御ゲートCG1〜CG8をVccから中間電位VM [0193] intermediate potential VM after the Vss select gate SG3 from Vcc, a control gate CG1~CG8 from Vcc
(10V程度)にする。 To (about 10V). そうすると、書き込まないメモリセルMC01,MC21,MC41…及び“1”書き込みを行うメモリセルMC11,MC31,MC51…のチャネルはフローティング状態なので、制御ゲート−チャネル間の容量結合によって、Vcc−Vthから中間電位(10V程度)に上昇する。 Then, the memory cell is not written MC01, MC21, MC41 ... and "1" memory cell MC11 performs writing, MC31, since MC51 ... the channel of floating state, the control gate - by capacitive coupling between the channels, the intermediate potential from Vcc-Vth It rises to (about 10V). “0”書き込みを行うメモリセルMC The memory cell MC to perform a "0" is written
11,MC31,MC51…のチャネルは、ビット線が0Vなので0Vである。 11, MC31, MC51 ... channel, the bit line is 0V because 0V. 【0194】書き込み非選択及び“1”書き込みを行うメモリセルのチャネルがVcc−Vthから中間電位に昇圧した後に、制御ゲートCG1を中間電位VM から書き込み電圧Vpp(20V)に昇圧する。 [0194] channel of unselected and "1" memory cell for writing is after boost from Vcc-Vth to the intermediate potential, for boosting the control gate CG1 from the intermediate potential VM to the write voltage Vpp (20V). そうすると、書き込まないメモリセルユニット(2) 内のメモリセルMC01, Then, the memory cells of the memory cell unit (2) in which no write MC01,
MC,、MC41…及び“1”書き込みを行うメモリセルMC11,MC31,MC51…のチャネルは中間電位(10 MC ,, MC41 ... and "1" memory cell MC11 performs writing, MC31, MC51 ... the channel of the intermediate potential (10
V程度)、制御ゲートCG1はVpp(20V程度)なので、これらのメモリセルは書き込まれないが、“0”書き込みを行うメモリセルMC11,MC31,MC51…のチャネルは0V、制御ゲートはVpp(20V程度)なので、基板から浮遊ゲートに電子が注入されて“0”書き込みが行われる。 About V), the control gate CG1 so the Vpp (about 20V), although these memory cells being written, the memory cell MC11 performs "0" is written, MC31, MC51 ... channel of 0V, the control gate Vpp (20V the extent), so the injected electrons within the floating gate from the substrate "0" write is performed. 【0195】更には、SG1,SG4をVcc、SG2, [0195] Furthermore, SG1, SG4 the Vcc, SG2,
SG3をVssにして、ビット線BL1A ,BL3A ,B SG3 and in the Vss, the bit line BL1A, BL3A, B
L5A …をVccにしてもよい。 L5A ... the may be to Vcc. この場合、ビット線BL In this case, the bit line BL
1A,BL3A ,BL5A …からメモリセルユニット(2) 1A, BL3A, memory cell units from BL5A ... (2)
に書き込み非選択電位(Vcc) 、ビット線BL2A , The unselected potential (Vcc), the bit line BL2A,
BL4A ,BL5A …からメモリセルユニット(1) に書き込み電位(“1”書き込みならばVcc、“0”書き込みならばVss)を略同時に転送することができる。 BL4A, can be transferred from BL5A ... write voltage to the memory cell unit (1) (if "1" is written Vcc, "0" if the write Vss) substantially simultaneously. 【0196】メモリセルユニット(2) に書き込む場合には、メモリセルユニット(1) のチャネルをVcc−Vthにプリチャージした後、選択ゲートSG3をVcc、SG [0196] When writing to memory cell unit (2), after pre-charging a channel of a memory cell unit (1) to Vcc-Vth, the selection gate SG3 Vcc, SG
1,SG2,SG4をVssにすればよい。 1, SG2, SG4 and may be set to Vss. この場合、ビット線BL0A ,BL2A ,BL4A ,BL6A …からメモリセルユニット(2) への書き込みデータが転送される。 In this case, the bit lines BL 0 A, BL2A, BL4A, write data from BL6A ... to the memory cell unit (2) is transferred. また、SG1をVcc、SG2,SG3,SG4をV In addition, the SG1 Vcc, SG2, SG3, SG4 the V
ssにして、ビット線BL1A ,BL3A ,BL5A …からメモリセルユニット(2) への書き込みデータを転送してもよい。 In the ss, the bit lines BL1A, BL3A, may transfer the write data from BL5A ... to the memory cell unit (2). 【0197】また、メモリセルユニット(1) を書き込む際に、メモリセルユニット(2) にもほぼ同時に書き込みを行ってもよい。 [0197] Further, when writing the memory cell unit (1), it may be carried out writing almost simultaneously in the memory cell unit (2). この時、SG1,SG4をVcc、SG In this case, SG1, SG4 the Vcc, SG
2,SG3をVssにすると、メモリセルユニット(1) に書き込むデータはビット線BL2A ,BL4A ,BL6 2, the SG3 a to Vss, data to be written into the memory cell unit (1) is bit line BL2A, BL4A, BL6
A …から転送され、メモリセルユニット(2) に書き込むデータはビット線BL1A ,BL3A ,BL5A …から転送される。 Transferred from A ..., data to be written into the memory cell unit (2) is bit line BL1A, BL3A, is transferred from BL5A .... 【0198】選択ゲートの電圧を次のようにしても、メモリセルユニット(1)(2)にほぼ同時に書き込みを行うことができる。 [0198] even if the voltage of the select gate in the following manner, it is possible to perform substantially simultaneously written to the memory cell unit (1) (2). SG1,SG4をVss、SG2,SG3をVccにすると、メモリセルユニット(2) に書き込むデータはビット線BL0A ,BL2A ,BL4A ,BL6A SG1, the SG4 to be Vss, SG2, SG3 to Vcc, the data to be written to the memory cell unit (2) is bit line BL0A, BL2A, BL4A, BL6A
…から転送され、メモリセルユニット(1) に書き込むデータはビット線BL1A ,BL3A ,BL5A …から転送される。 ... transferred from the data to be written to the memory cell unit (1) bit lines BL1A, BL3A, is transferred from BL5A .... 【0199】本実施例では、読み出し,書き込み時に選択ゲートにVssを印加すると、この選択ゲートをゲート電極とする選択MOSトランジスタのうち、Eタイプ選択MOSトランジスタはオフするが、Dタイプ選択MO [0199] In this embodiment, read, applying the Vss to the selected gate when writing, of the selection MOS transistor to the selection gate and the gate electrode, E type selection MOS transistor is turned off, D type selection MO
Sトランジスタはオンすることを利用している。 S transistor is based on the fact that on. このD The D
タイプ選択MOSトランジスタはIタイプ(しきい値電圧が正)であってもよい。 Type selection MOS transistor may be an I-type (the threshold voltage is positive). この場合、選択ゲートにVss In this case, Vss to the selected gate
を印加する代わりにEタイプはオフするがIタイプはオンするVsgl を印加すればよい。 The E type may be applied to Vsgl to but that I type is turned off, instead of applying. 【0200】本実施例の別の書き込み方式について以下説明する。 [0200] For another writing method of the present embodiment will be described below. 【0201】メモリセルユニット(1) 内のメモリセルM [0201] memory cells in the memory cell unit (1) M
C11,MC31,MC51…を書き込む場合には、選択ゲートSG1,SG4を中間電位VM 、選択ゲートSG2, C11, MC31, MC51 ... in the case of writing, the selection gate SG1, SG4 an intermediate potential VM, select gate SG2,
SG3を0V、制御ゲートCG1はVpp、CG2〜CG SG3 a 0V, control gate CG1 is Vpp, CG2~CG
8はVM にする。 8 to VM. 選択ゲートSG2,SG3をゲート電極とするEタイプ選択MOSトランジスタST12,ST E type selection MOS transistor ST12 of the select gate SG2, SG3 and gate electrode, ST
32,ST52…,ST03,ST23,ST43…はオフになる。 32, ST52 ..., become ST03, ST23, ST43 ... it is off. 従って、メモリセルユニット(1) はビット線BL2 Accordingly, the memory cell unit (1) the bit line BL2
A ,BL4A ,BL6A …と導通、ビット線BL1A , A, conduction BL4A, BL6A ... and, bit line BL1A,
BL3A ,BL5A …と非導通になる。 BL3A, become BL5A ... and non-conductive. 一方、メモリセルユニット(2) はビット線BL0A ,BL2A ,BL4 On the other hand, the memory cell unit (2) is bit line BL 0 A, BL2A, BL4
A ,BL6A …と非導通、ビット線BL1A ,BL3A A, BL6A ... non-conductive, the bit line BL1A, BL3A
,BL5A …と導通になる。 , It becomes conductive and BL5A .... 【0202】従って、メモリセルMC11,MC31,MC [0202] Thus, the memory cell MC11, MC31, MC
51…の書き込みデータはビット線BL2A ,BL4A , 51 ... of the write data bit line BL2A, BL4A,
BL6A …から与えればよい。 BL6A ... it may be given from. 即ち、“0”書き込みの場合にはビット線を0V、“1”書き込みの場合にはビット線を中間電位VM にする。 That is, the bit line in the case of "0" write 0V, "1" in the case of writing to the bit line to an intermediate potential VM. Dタイプ選択MOSトランジスタのしきい値電圧が例えば−15Vであれば、 If the threshold voltage of the D type selection MOS transistor, for example -15V,
“1”書き込みの場合のビット線の電位VM をメモリセルのチャネルに転送することができる。 "1" to the potential VM of the bit line when writing can be transferred to the channel of the memory cell. 【0203】一方、メモリセルユニット(1) のメモリセルMC11,MC31,MC51…に書き込む際に、メモリセルユニット(2) のメモリセルMC01,MC21,MC41… [0203] On the other hand, the memory cells of the memory cell unit (1) MC11, MC31, when writing MC51 ..., the memory cells of the memory cell unit (2) MC01, MC21, MC41 ...
に書き込み行っても、書き込みを行わなくてもよい。 Even if writing to, it may not be performed writing. メモリセルユニット(2) のメモリセルMC01,MC21,M Memory cells of the memory cell unit (2) MC01, MC21, M
C41…に書き込みを行わない場合には、ビット線BL1 If the C41 ... to not write, the bit line BL1
A ,BL3A ,BL5A …をVM にすればよいし、書き込みを行う場合には、書き込みデータに応じて0V A, BL3A, it may be BL5A ... to VM, the case of writing, in response to the write data 0V
(“0”書き込みの場合)、又はVM (“1”書き込みの場合)を印加すればよい。 ( "0" for a write) or VM ( "1" for a write) may be applied to. 【0204】(実施例1)でも記したように本発明では1本の選択ゲートを共有する選択MOSトランジスタの中で、導通状態のものと非導通状態のものを生じさせることができることを利用している。 [0204] Using that can be in the selection MOS transistors sharing a single select gate in the present invention as noted (Example 1) also causes the ones of the non-conductive state as in the conductive state ing. 従って、(実施例1)でも記したように、選択MOSトランジスタのしきい値電圧や、選択ゲートに印加する電圧は任意性を有する。 Thus, as noted (Example 1) also, and the threshold voltage of the select MOS transistor, the voltage applied to the select gate has arbitrariness. 【0205】例えば、選択ゲートSG1をゲート電極とする選択MOSトランジスタのしきい値電圧を0.7V [0205] For example, 0.7 V threshold voltage of the select MOS transistor to the selection gate SG1 and the gate electrode
と−0.3V、SG2をゲート電極とする選択MOSトランジスタのしきい値電圧を−0.5Vと−1.5V、 And -0.3 V, and -0.5V threshold voltage of the select MOS transistor having a gate electrode SG2 -1.5V,
SG3をゲート電極とする選択MOSトランジスタのしきい値電圧を1.5Vと3.3V、SG4をゲート電極とする選択MOSトランジスタのしきい値電圧を3.1 The threshold voltage of 1.5V and 3.3V for selection MOS transistor having a gate electrode SG3, the threshold voltage of the select MOS transistor having a gate electrode SG4 3.1
Vと3.6Vとしてもよい。 It may be used as the V and 3.6V. この場合、読み出し,書き込み時に選択ゲートをゲート電極とする選択MOSトランジスタの半数をオン、残りの半数をオフさせる電圧として、例えばSG1には0V、SG2には−1V、SG In this case, reading, on the half of the selection MOS transistor having a gate electrode of the select gate during writing, as a voltage for turning off the other half, the 0V, SG2 in example SG1 -1 V, SG
3には2V、SG4には3.3Vであればよい。 It may be a 3.3V to 2V, SG4 on the third. 選択ゲートをゲート電極とする選択MOSトランジスタを全てオンする電圧として、例えばSG1に2.8V、SG2 2.8V select gate as a voltage that turns on all the selection MOS transistor having a gate electrode, for example SG1, SG2
に−0.2V、SG3に3.6V、SG4に4Vであればよい。 To -0.2V, 3.6V to SG3, may be a 4V to SG4. 【0206】以上(実施例1)から(実施例6)で記したように本発明はメモリセル部と選択MOSトランジスタから構成されるメモリセルユニット(1) とメモリセルユニット(2) がメモリセルユニットの一端側を図29のように共有してサブアレイを構成する。 [0206] above (Example 1) (Example 6) noted the way the present invention is a selection MOS transistor and a memory cell section memory cell units (1) and the memory cell unit (2) is a memory cell one end of the unit constituting the sub-array sharing as shown in Figure 29. メモリセルユニット(1)(2)の一端側は例えば図30のように、コンタクトを共有してビット線に接続する。 One end side of the memory cell unit (1) (2) is as shown in FIG. 30 for example, connected to the bit line share the contacts. また、メモリセルユニット(1) と(2) の両端を図31のように共有してサブアレイを構成してもよい。 Further, the memory cell unit (1) and both ends of (2) may be configured subarrays share as shown in Figure 31. この場合、例えば図32のようにメモリセルユニットの両端はコンタクトを共有してビット線に接続する。 In this case, for example, both ends of the memory cell unit as in FIG. 32 is connected to the bit line share the contacts. 【0207】読み出し,書き込み時などにメモリセルユニット(1) とメモリセルユニット(2) のどちらかを選択する手段として、例えば図33に示したようにメモリセル部の両端に選択MOSトランジスタを設け、ゲート電極を共有する選択MOSトランジスタのしきい値電圧をメモリセルユニット(1) と(2) で変えることにより、一方を導通、他方を非導通にすることを利用すればよい。 [0207] reading, as a means for selecting either the memory cell unit (1) memory cell unit (2), a selection MOS transistor to the both ends of the memory cell portion as illustrated in FIG. 33 for example is provided, such as during the writing , by changing the threshold voltage of the select MOS transistors sharing a gate electrode in the memory cell unit (1) (2), it may be utilized to a conductive one, non-conductive the other.
更に上記実施例で記したように選択MOSトランジスタをメモリセルユニット内に3個或いは4個設けたり、選択MOSトランジスタのしきい値電圧を3種類以上にしてもよいし、一端側に選択MOSトランジスタがなくてもよい。 Furthermore the selection MOS transistor may be provided three or four in the memory cell unit as noted above embodiment, it may be a threshold voltage of the select MOS transistor to three or more, the selection MOS transistor at one end there may be no. メモリセルユニットの一例を図34〜図36に示した。 An example of a memory cell unit shown in FIGS. 34 to 36. 【0208】また、実施例ではメモリセル部がソース, [0208] In addition, the memory cell portion is source in the embodiment,
ドレインを隣接するメモリセルで共有するいわゆるNA So-called NA shared by memory cells adjacent the drain
NDセル(図37(c))について説明したが、NAN It has been described ND cell (FIG. 37 (c)) but, NAN
D型セルに限らず本発明ではメモリセル部は不揮発性メモリセルであれば有効である。 Memory cell unit in the present invention is not limited to the D-type cell is effective as long as the non-volatile memory cell. メモリセル部が例えば図37(a)に示したようなNOR型EEPROMであっても有効であるし、図37(b)に示したようなAND It memory cell portion is valid even NOR type EEPROM shown in FIG. 37 (a) eg, AND, as shown in FIG. 37 (b)
セル型EEPROM(H.Kume el al.;IEDM Tech.Dig.,D Cell type EEPROM (H.Kume el al;.. IEDM Tech.Dig, D
ec.1992,pp.991-993)でも本発明は有効であるし、いわゆるマスクROMでも有効である。 ec.1992, pp.991-993) also present invention to be effective, it is effective even so-called mask ROM. 【0209】(実施例7)次に、実施例について説明する。 [0209] Then (Example 7), a description will be given of an embodiment. 【0210】本実施例では、メモリセル又は、メモリセル及び選択トランジスタから構成されるメモリセルユニットが図46のように配設され、サブアレイを構成する。 [0210] In this embodiment, a memory cell or a memory cell unit and a memory cell and the select transistor are arranged as shown in FIG. 46, constituting the sub-array. 即ち、メモリセルユニットの一端側は、3個のメモリセルユニットでコンタクトを共有して共通信号線に接続される。 That is, one end side of the memory cell unit is connected to a common signal line shared contact in three memory cell units. メモリセルユニットの他端側も図46のように3個のメモリセルユニットでコンタクトを共有して共通信号線に接続される。 The other end of the memory cell unit is also connected to a common signal line shared contact in three memory cell unit as shown in Figure 46. そして、サブアレイが連続して配設され、図47のようにメモリセルアレイが構成される。 The sub-arrays are arranged in succession, the memory cell array is configured as shown in FIG 47. 【0211】メモリセルユニットは図48、49のように、メモリセルから構成されるメモリセル部及び選択トランジスタから構成される。 [0211] As in the memory cell unit Figure 48 and 49, and a memory cell section and a selection transistor and a memory cell. 図48、図49のメモリセルユニットA,B,Cはそれぞれ、図46、図47のメモリセルユニット(1,2,,3)のいずれかに相当し、その対応の仕方は任意なので、6通りある(例えばA;1,B;2,C;3でもよいし、A;2,B;3, Figure 48, each memory cell units A, B, C are of 49, 46, the memory cell unit (1, 2, 3) of FIG. 47 corresponds to one of the, because the corresponding way is optional, 6 as there (eg A; 1, B; may be the 3, A;; 2, C 2, B; 3,
C;1でもよい)。 It may be 1); C. 図48でEタイプ選択ゲートのしきい値Vt1がIタイプ選択ゲートのしきい値Vt2よりも大きければよく、例えばVt1=2V,Vt2=0.5Vとすればよい。 May be E type selection gate threshold Vt1 in Fig. 48 is greater than the threshold value Vt2 of the I type selection gates, for example if Vt1 = 2V, Vt2 = 0.5V. 図49でDタイプ選択ゲートのしきい値は例えば−0.8Vであればよい。 D type selection gate threshold in FIG. 49 may be any -0.8V for example. 【0212】図48のメモリセルを選択する際には、選択ブロック内の選択ゲートSG1,2,3に印加する電圧は2種類で、EタイプもIタイプもオンする電圧Vsg [0212] When selecting a memory cell of FIG. 48 is a voltage two to be applied to the selection gate SG1,2,3 in the selected block, the voltage is also turned on E type also I-type Vsg
h (例えばVcc、3V)、及びIタイプはオンするがE h (for example Vcc, 3V), and I-type is turned on but E
タイプはオフする電圧Vsgl(例えば1.5V)である。 Type is the voltage off Vsgl (e.g. 1.5V). 3つのメモリセルユニットのうち、例えばメモリセルユニットAを選択する際にはSG1,SG2はVsgh Of the three memory cell unit, for example, in selecting a memory cell unit A SG1, SG2 are Vsgh
、SG3はVsgl 、メモリセルユニットBを選択する際には、SG1はVsgl 、SG2,3はVsgh にすればよい。 , SG3 is Vsgl, when selecting the memory cell unit B, SG1 is Vsgl, SG2,3 may be in Vsgh. 同様にメモリセルユニットCを選択する際には、 Similarly, when selecting the memory cell unit C,
SG1,SG3をVsgh 、SG2をVsgl とすればよい。 SG1, SG3 and may be the Vsgh, SG2 and Vsgl. 【0213】非選択ブロック内の選択ゲートには0Vを印加すると、非選択ブロック内の全ての選択トランジスタがオフするので、ビット線が非選択ブロックを通じてリークすることはない。 [0213] When the selection gate in the unselected block applies a 0V, all the selection transistors in the unselected block is turned off so that the bit line will not be leaked through the unselected blocks. 【0214】メモリセルユニットが図49である場合には、メモリセルユニットの選択方法は上記図48の場合とほぼ同様であるが、選択ブロック内で印加するVsgl [0214] When the memory cell unit is shown in FIG. 49, but the selection method of the memory cell unit is substantially the same as that of FIG. 48, is applied in a selected block Vsgl
は0Vでよい。 It may be a 0V. これによりEタイプ選択ゲートはオフし、Dタイプ選択ゲートはオンする。 Thus E type selection gate is turned off, D type selection gate is turned on. また、非選択ブロック内では、ビット線リークを防ぐために選択ゲートをオフにした方が望ましいので、Dタイプ選択ゲートをオフするために、非選択ブロック内の選択ゲートに負電圧(例えば−1V)を印加してもよい。 Further, in the unselected block, since it is desirable to turn off the selection gate in order to prevent the bit line leakage, in order to turn off the D type selection gate, a negative voltage to the select gate of the unselected blocks (e.g., -1 V) it may be applied. 【0215】メモリセル部の構成は様々なバリエーションがあり、前記図36や図37に示した例を採用することができる。 [0215] The configuration of the memory cell portion has many variations can be employed an example shown in FIG. 36 and FIG. 37. さらに、本発明はEEPROMに限らず、 Furthermore, the present invention is not limited to EEPROM,
いわゆるEPROMやマスクROMでも有効である。 It is effective even in the so-called EPROM or a mask ROM. 【0216】以下では、NANDセル型EEPROMを例にとって、本実施例を詳細に説明する。 [0216] In the following, an example NAND cell type EEPROM, for illustrating the present embodiment in detail. 【0217】本実施例に係わるNANDセル型EEPR [0217] NAND cell type EEPR according to this example
OMの構成は前記図1と同様であるので省略する。 Omitted configuration of OM is the same as FIG 1. 【0218】図50はメモリセルアレイ1A、図51はメモリセルアレイ1Bである。 [0218] Figure 50 is a memory cell array 1A, 1 51 is a memory cell array 1B. 本実施例におけるメモリセルアレイ(図50、51)は、従来のメモリセルアレイ(図40)のようにソース側の選択ゲート(第2の選択ゲート)がn型拡散層のソース線に接続されておらず、ビット線にコンタクトされている。 The memory cell array (FIG. 50, 51) in this embodiment, he has the source side select gates as in the conventional memory cell array (FIG. 40) (second selection gate) is connected to the source line of the n-type diffusion layer not being contact to the bit line. 即ち、読み出しの際に、低抵抗のビット線がソース線の役割を果たすので、読み出しが高速になる。 That is, when the read bit lines of low resistance plays the role of a source line, reading becomes faster. また、3つのメモリセル列(3カラム)につき、2つのビット線を共有しているので、ビット線のピッチは従来の1.5倍になり、ビット線の加工が容易になる。 Further, per three memory cell columns (3 columns), since they share two bit lines, the pitch of the bit lines become conventional 1.5-fold, facilitates the processing of the bit line. 【0219】本実施例のメモリセルアレイでは1つのN [0219] In the memory cell array of this embodiment is one N
ANDセル列とビット線を接続する2つの選択MOSトランジスタのしきい値電圧をVth1 ,Vth2 (Vth1 > The threshold voltages of the two selection MOS transistor for connecting the AND cell column and a bit line Vth1, Vth2 (Vth1>
Vth2 )の2種類設けている。 Are provided two types of Vth2). 高いしきい値電圧Vth1 High threshold voltage Vth1
(例えば2V)を持つ選択MOSトランジスタをE-typ A selection MOS transistor having a (for example, 2V) E-typ
e 、低いしきい値電圧Vth2 (例えば0.5V)を持つ選択MOSトランジスタをI-type と記す。 e, a selection MOS transistor having a low threshold voltage Vth2 (for example 0.5V) referred to as I-type. 選択ゲートに印加する電圧はI-type トランジスタもE-type トランジスタも両方オンする電圧Vsgh (例えば3V)(V Voltage applied to the select gate I-type transistor is also E-type voltage transistor is also both turned Vsgh (e.g. 3V) (V
sgh >Vt1,Vt2)、及びI-type トランジスタはオンするが、E-type トランジスタはオフする電圧Vsgl sgh> Vt1, Vt2), and I-type transistor is turned on but, E-type transistor voltage off Vsgl
(例えば1.5V)(Vt1>Vsgl >Vt2)である。 It is (for example, 1.5V) (Vt1> Vsgl> Vt2). 【0220】このように選択MOSトランジスタのしきい値電圧を2種類設け、選択ゲートに印加する電圧を2 [0220] Thus it provided two threshold voltages of the select MOS transistor, a voltage applied to the select gate 2
種類にすることによって書き込みや読み出しに際して、 Upon writing and reading by the type,
コンタクトを共有する3つのNANDセルユニットのうち1つのNANDセルユニットの両端を2つのビット線と導通、他のメモリセルユニットは非導通にすることができる。 One ends of the conduction and the two bit lines of the NAND cell unit, the other memory cell units of the three NAND cell units sharing the contact can be non-conductive. 【0221】以下では具体的に読み出し、書き込み方式を説明する。 [0221] The following specifically read, illustrating the writing method. 【0222】<読み出し>図50のメモリセルユニット [0222] <Read> Figure 50 of the memory cell unit
(1) 内のメモリセルMC11,MC41,MC71…のデータをビット線BL1A ,BL3A ,BL5A …に読み出す場合には、まずビット線BL1A ,BL3A ,BL5A (1) memory cells in the MC11, MC41, MC71 ... bit line data of BL1A, BL3A, when reading the BL5A ..., first bit lines BL1A, BL3A, BL5A
…をビット線読み出し電位VA (例えば1.8V)にプリチャージし、BL0A 、BL2A ,BL4A ,BL6 ... The precharged in the bit line read potential VA (e.g. 1.8V), BL0A, BL2A, BL4A, BL6
A …を0Vに接地する。 To ground A ... to 0V. プリチャージ後、ビット線BL After the pre-charge the bit lines BL
1A ,BL3A ,BL5A …はフローティングにする。 1A, BL3A, BL5A ... is in floating. 【0223】次に、制御ゲートCG1は0V、CG2〜 [0223] Next, the control gate CG1 is 0V, CG2~
CG8はVcc(例えば3V)にする。 CG8 are to Vcc (for example, 3V). そして、選択ゲートSG1はVsgl 、選択ゲートSG2,3はVsgh にする。 The selection gate SG1 is Vsgl, selection gate SG2,3 is to Vsgh. その他の選択ゲート,制御ゲートは0Vにする。 Other selection gate, the control gate is at 0V. この場合、ビット線BL0A ,BL2A ,BL4A …に接続する選択MOSトランジスタ(ST12,ST13,ST In this case, the bit lines BL 0 A, BL2A, select MOS transistors connected to BL4A ... (ST12, ST13, ST
22,ST23,ST32,ST33,ST42,ST43,ST5 22, ST23, ST32, ST33, ST42, ST43, ST5
2,ST53…)はオンする。 2, ST53 ...) it is turned on. 一方、ビット線BL1A , On the other hand, the bit line BL1A,
BL3A ,BL5A …に接続するI-type 選択MOSトランジスタST11,ST41,ST71…はオンするが、E BL3A, I-type select MOS transistor ST11 to be connected to BL5A ..., ST41, ST71 ... is turned on, E
-type 選択MOSトランジスタST21,ST31,ST5 -type selection MOS transistor ST21, ST31, ST5
1,ST61,ST81…はオフする。 1, ST61, ST81 ... is turned off. 【0224】従って、メモリセルMC11,MC41,MC [0224] Thus, the memory cell MC11, MC41, MC
71…に書き込まれたデータが“1”ならばプリチャージしたビット線BL1A ,BL3A ,BL5A …は接地したビット線BL0A ,BL2A ,BL4A …へ放電しプリチャージ電位から低下することにより、メモリセルユニット(1) 内のメモリセルMC11,MC41,MC71…のデータがビット線BL1A ,BL3A ,BL5A …に読み出される。 71 ... with the written data is "1" if the pre-charged bit lines BL1A, BL3A, BL5A ... bit lines BL0A grounded, BL2A, and discharged to BL4A ... by reducing the precharge potential, a memory cell unit (1) memory cell MC11 in, MC41, MC71 ... data bit lines BL1A, BL3A, read in BL5A .... 一方、メモリセルに書き込まれたデータが“0”ならばビット線BL1A ,BL3A ,BL5A … On the other hand, the data written in the memory cell is "0", the bit lines BL1A, BL3A, BL5A ...
は放電を行わず、プリチャージ電位を保つ。 Does not perform discharge, keeps a precharge potential. 【0225】一方、メモリセルユニット(2)(3)内のメモリセルMC21,MC31,MC51,MC61…に対しては、 [0225] On the other hand, the memory cells in the memory cell unit (2) (3) MC21, MC31, MC51, MC61 ... against,
ビット線BL1A ,BL3A ,BL5A …に接続するE E to connect the bit line BL1A, BL3A, to BL5A ...
-type 選択MOSトランジスタST21,ST31,ST5 -type selection MOS transistor ST21, ST31, ST5
1,ST61…がオフするので、メモリセルMC21,MC3 1, since the ST61 ... is turned off, the memory cell MC21, MC3
1,MC51,MC61…のデータはビット線BL1A ,B 1, MC51, MC61 ... of the data bit lines BL1A, B
L3A ,BL5A …に読み出されない。 L3A, not read in BL5A .... 【0226】メモリセルユニット(2) 内のメモリセルM [0226] memory cells in the memory cell unit (2) M
C21,MC51,MC81…のデータをビット線BL2A , C21, MC51, MC81 ... bit line data of BL2A,
BL4A ,BL6A …に読み出す場合には、選択ゲートSG1,3をVsgh 、SG2をVsgl にすればよい。 BL4A, in the case of reading to BL6A ... may be the selection gate SG1,3 the Vsgh, SG2 to Vsgl. メモリセルユニット(3) 内のメモリセルMC31,MC61, Memory cells in the memory cell unit (3) MC31, MC61,
MC91…のデータをビット線BL2A ,BL4A ,BL MC91 ... bit line data of BL2A, BL4A, BL
6A …に読み出す場合には、選択ゲートSG1,2をV 6A in the case of reading is to ..., the selection gate SG1,2 V
sgh 、SG3をVsglにすればよい。 sgh, SG3 and may be set to Vsgl. 【0227】このように本実施例では、従来のメモリセルアレイのソース線(n型拡散層)をなくし、読み出しの際にビット線の半数が接地して従来のソース線と同様の役割を果たし、残りの半数のビット線にメモリセルのデータを読み出す。 [0227] In the present embodiment thus eliminates the source line of a conventional memory cell array (n-type diffusion layer), it plays a similar role as the conventional source line half of the bit line is grounded during the read, reading data of the memory cell in the other half of the bit line. 低抵抗のポリSi,Alなどで形成するビット線を、従来の高抵抗のn型拡散層で形成するソース線の代わりに用いることにより、(課題1)で記したソース線の浮きの問題を解決できる。 Low-resistance poly Si, the bit lines forming such at Al, by using instead of the source lines formed in a conventional n-type diffusion layer of high resistance, the lifting problem of source lines marked with (challenge 1) Solvable. 【0228】ここで、タイミング図を用いて読み出し動作をより詳細に説明する。 [0228] Here, explaining a read operation in greater detail with reference to a timing diagram. 【0229】図52は、図50のメモリセルユニット [0229] Figure 52 is a memory cell unit of FIG. 50
(1) 内のメモリセルMC11,MC41,MC71…に書き込まれたデータを読み出す場合のタイミングチャートである。 (1) Memory cell MC11 in, MC41, a timing chart in the case of reading data written MC71 ... to. 【0230】ビット線BL0A ,BL2A ,BL4A , [0230] The bit line BL0A, BL2A, BL4A,
BL6A …は前記図6のセンスアンプSA1に接続し、 BL6A ... is connected to the sense amplifier SA1 of FIG. 6,
ビット線BL1A ,BL3A ,BL5A …は前記図7のセンスアンプSA2に接続する。 Bit lines BL1A, BL3A, BL5A ... are connected to the sense amplifier SA2 of FIG 7. センスアンプは制御信号φP ,φN で制御されるCMOSフリップフロップで形成されている。 The sense amplifier is formed by a CMOS flip-flop which is controlled the control signal .phi.P, in .phi.N. 【0231】まず、プリチャージ信号PRA1,PRA2, [0231] First, the pre-charge signal PRA1, PRA2,
PRB2がVssからVccになり(時刻t0 )、ビット線B PRB2 becomes Vcc from Vss (time t0), the bit line B
L1A ,BL3A ,BL5A …がVA2(例えば1.7 L1A, BL3A, BL5A ... is VA2 (for example 1.7
V)に、(ダミー)ビット線BL1B ,BL3B ,BL To V), (dummy) bit line BL1B, BL3B, BL
5B …がVB2(例えば1.5V)にプリチャージされる(時刻t1 )。 5B ... are precharged to VB2 (e.g. 1.5V) (time t1). VA1は0Vでありビット線BL0A ,B VA1 is 0V bitline BL 0 A, B
L2A ,BL4A ,BL6A …は接地される。 L2A, BL4A, BL6A ... is grounded. 【0232】プリチャージが終わるとPRA2,PRB2がVssとなり、ビット線BL1A ,BL3A ,BL5A … [0232] When the precharge is completed PRA2, PRB2 becomes Vss, bit line BL1A, BL3A, BL5A ...
はフローティング状態になる。 It becomes a floating state. この後、ロウデコーダ3 After this, the row decoder 3
から選択ゲート,制御ゲートに所望の電圧が印加される(時刻t2 )。 Selection gate from the desired voltage is applied to the control gate (time t2). 制御ゲートCG1が0V、CG2〜CG Control gate CG1 is 0V, CG2~CG
8はVcc(例えば3V)、SG2,3は3V(Vsg 8 Vcc (for example, 3V), SG2,3 is 3V (Vsg
h)、SG1は1.5V(Vsgl )となる。 h), SG1 will be 1.5V (Vsgl). 【0233】メモリセルユニット(1) 内のメモリセルM [0233] memory cells in the memory cell unit (1) M
C11,MC41,MC71…に書き込まれたデータが“0” C11, MC41, MC71 ... with the written data is "0"
の場合はメモリセルのしきい値電圧が正なのでセル電流は流れず、ビット線BL1A ,BL3A ,BL5A …の電位は1.7Vのままである。 For since the threshold voltage of the memory cell is positive no cell current flows, the bit lines BL1A, BL3A, BL5A ... potential remains 1.7V. データが“1”の場合は、セル電流が流れてビット線BL1A ,BL3A ,B If the data is "1", the bit lines BL1A and cell current flows, BL3A, B
L5A …の電位は下がり、1.5V以下になる。 L5A ... the edge of the potential, equal to or less than 1.5V. また、 Also,
選択ゲートSG1が1.5Vなので、SG1をゲート電極とするE-type 選択MOSトタンジスタはオフになり、メモリセルユニット(2)(3)内のメモリセルのデータはビット線に転送されない。 Since the select gate SG1 is 1.5V, E-type selection MOS Totanjisuta for the SG1 to the gate electrode is turned off, the data in the memory cells in the memory cell unit (2) (3) is not transferred to the bit line. この間(ダミー)ビット線BL1B ,BL3B ,BL5B …はプリチャージ電位1.5Vに保たれる。 During this period (dummy) bit line BL1B, BL3B, BL5B ... is maintained at the precharge potential 1.5V. 【0234】その後、時刻t3 にφP が3V、φN が0 [0234] After that, φP to time t3 is 3V, φN 0
Vとなり、CMOSフリップフロップFFが不活性化され、時刻t4 にφE が3VになることによりSA2のC V, and the are CMOS flip-flop FF is inactivated, C that by SA2 to φE time t4 becomes 3V
MOSフリップフロップFFがイコライズされてノードN1、N2がVcc/2(例えば1.5V)になる。 MOS flip-flop FF is equalized nodes N1, N2 is Vcc / 2 (e.g. 1.5V). 時刻t5 にSS2 ,SA ,SB が3Vになり、ビット線とセンスアンプが接続された後、φN が0Vから3V、φP Time t5 to SS2, SA, SB becomes 3V, after the bit line and the sense amplifier is connected, 3V .phi.N from 0V, .phi.P
が3Vから0Vになりビット線BL1A ,BL3A ,B There bit line BL1A to 0V from 3V, BL3A, B
L5A …、とビット線BL1B ,BL3B ,BL5B … L5A ..., the bit line BL1B, BL3B, BL5B ...
の電位差が増幅される(時刻t6 )。 The potential difference is amplified (time t6). 【0235】つまり、メモリセルMC11,MC41,MC [0235] In other words, the memory cell MC11, MC41, MC
71…に“0”が書き込まれていれば、SA2のノードN 71 ... to "0" if it is written, SA2 node N of
1が3V,ノードN2が0Vになり、メモリセルMC1 1 is 3V, the node N2 becomes 0V, the memory cell MC1
1,MC31,MC51…に“1”が書き込まれていれば、 1, MC31, MC51 ... to long as the "1" is written,
ノードN1が0V、ノードN2が3Vになる。 Node N1 is 0V, the node N2 is 3V. その後、 after that,
カラム選択信号CSLが0Vから3Vとなると、CMO When the column selection signal CSL is 3V from 0V, CMO
SフリップフロップにラッチされていたデータがIO、 S data which has been latched in the flip-flop is IO,
/IOに出力される(時刻t7 )。 / Is output to the IO (time t7). 【0236】読み出し動作を通じてビット線BL0A , [0236] The bit line BL0A through the read operation,
BL2A ,BL4A ,BL6A …は0Vに接地する。 BL2A, BL4A, BL6A ... is grounded to 0V. つまり、ビット線は1本おきに接地されることになる。 That is, the bit line will be grounded to every other. 従って読み出しビット線同士の距離はビット線を接地しない場合の2倍になり、ビット線間容量結合に起因するノイズは著しく低下する(特願平4−276393号公報)。 Read bit-line distance between the thus doubled in the case of not grounding the bit lines, noise due to the bit line capacitance coupling is reduced significantly (Japanese Patent Application No. 4-276393). また、読み出し動作を通じてPRB1をVcc、VB1 Further, the PRB1 through reading operation Vcc, VB1
を0Vにすることによってビット線BL0B ,BL2B Bit lines by to 0V BL0B, BL2B
,BL4B ,BL6B …を接地しても良い。 , BL4B, BL6B ... it may be grounded. これによってビット線電位増幅時のビット線間容量結合雑音を低減できる。 This can reduce the bit line capacitance coupling noise during the bit line potential amplified. 【0237】図53は、図50のメモリセルユニット [0237] Figure 53 is a memory cell unit of FIG. 50
(2) 内のメモリセルMC21,MC51,MC81…に書き込まれたデータを読み出す場合のタイミングチャートである。 (2) Memory cell MC21 in, MC51, a timing chart in the case of reading data written MC81 ... to. 【0238】まず、プリチャージ信号PRA1,PRA2, [0238] First, the pre-charge signal PRA1, PRA2,
PRB1がVssからVccになり(時刻t0 )、ビット線B PRB1 becomes Vcc from Vss (time t0), the bit line B
L2A ,BL4A …がVA1(例えば1.7V)に、(ダミー)ビット線BL2B ,BL4B …がVB1(例えば1.5V)にプリチャージされる(時刻t1 )。 L2A, BL4A ... within VA1 (e.g. 1.7V), are precharged to (dummy) bit line BL2B, BL4B ... is VB1 (e.g. 1.5V) (time t1). VA2は0Vでありビット線BL1A ,BL3A ,BL5A …は接地される。 VA2 is 0V bit line BL1A, BL3A, BL5A ... is grounded. 【0239】プリチャージが終わるとPRA1,PRB1がVssとなり、ビット線BL2A ,BL4A …はフローティング状態になる。 [0239] When the precharge is completed PRA1, PRB1 becomes Vss, bit line BL2A, BL4A ... is in a floating state. この後、ロウデコーダ3から選択ゲート,制御ゲートに所望の電圧が印加される(時刻t2 Thereafter, selected from the row decoder 3 gate, a desired voltage is applied to the control gate (time t2
)。 ). 制御ゲートCG1が0V、CG2〜CG8はVcc The control gate CG1 is 0V, CG2~CG8 the Vcc
(例えば3V)、SG1,3は3V(Vsgh )、SG2 (For example 3V), SG1,3 is 3V (Vsgh), SG2
は1.5V(Vsgl )となる。 It becomes 1.5V (Vsgl). 【0240】メモリセルMC21,MC51,MC81…に書き込まれたデータが“0”の場合はメモリセルのしきい値電圧が正なのでセル電流は流れず、ビット線BL2A [0240] Memory cells MC21, MC51, MC81 ... in case the written data is "0" cell current since the threshold voltage is positive memory cell does not flow, the bit line BL2A
,BL4A …の電位は1.7Vのままである。 , BL4A ... of potential remains of 1.7V. データが“1”の場合は、セル電流が流れてビット線BL2A If data "1", the bit line BL2A ​​in cell current flows
,BL4A …の電位は下がり、1.5V以下になる。 , BL4A ... the edge of the potential, equal to or less than 1.5V.
また、選択ゲートSG2が1.5Vなので、SG2をゲート電極とするE-type 選択MOSトタンジスタはオフになり、メモリセルユニット(1)(3)内のメモリセルのデータはビット線に転送されない。 Further, since the select gate SG2 is 1.5V, E-type selection MOS Totanjisuta to gate electrode SG2 is turned off, the memory cell unit (1) (3) Data of memory cells in is not transferred to the bit line. この間(ダミー)ビット線BL2B ,BL4B …はプリチャージ電位1.5V During this time (dummy) bit line BL2B, BL4B ... the pre-charge voltage 1.5V
に保たれる。 It is kept. 【0241】その後、時刻t3 にφP が3V、φN が0 [0241] After that, φP to time t3 is 3V, φN 0
Vとなり、CMOSフリップフロップFFが不活性化され、時刻t4 にφE が3VになることによりSA1のC V, and the are CMOS flip-flop FF is inactivated, C that by SA1 to φE time t4 becomes 3V
MOSフリップフロップFFがイコライズされてノードN1、N2がVcc/2(例えば1.5V)になる。 MOS flip-flop FF is equalized nodes N1, N2 is Vcc / 2 (e.g. 1.5V). 時刻t5 にSS1 ,SA ,SB が3Vになり、ビット線とセンスアンプが接続された後、φN が0Vから3V、φP Time t5 to SS1, SA, SB becomes 3V, after the bit line and the sense amplifier is connected, 3V .phi.N from 0V, .phi.P
が3Vから0Vになりビット線BL2A ,BL4A …、 There bit line BL2A ​​to 0V from 3V, BL4A ...,
とビット線BL2B ,BL4B …の電位差が増幅される(時刻t6 )。 Bit line BL2B, BL4B ... potential difference is amplified (time t6). 【0242】つまり、メモリセルMC21,MC51,MC [0242] In other words, the memory cell MC21, MC51, MC
81…に“0”が書き込まれていれば、SA1のノードN 81 ... to "0" if it is written, SA1 node N of
1が3V、ノードN2が0Vになり、“1”が書き込まれていれば、ノードN1が0V、ノードN2が3Vになる。 1 is 3V, the node N2 becomes to 0V, and if "1" is written, the node N1 is 0V, the node N2 becomes 3V. その後、カラム選択信号CSLが0Vから3Vとなると、CMOSフリップフロップにラッチされていたデータがIO,/IOに出力される(時刻t7 )。 Thereafter, the column selection signal CSL becomes a 3V from 0V, data latched in the CMOS flip-flop IO, is output to the / IO (time t7). 【0243】読み出し動作を通じてBL1A ,BL3A [0243] BL1A through the read operation, BL3A
,BL5A …は0Vに接地するので、ビット線間容量結合に起因する雑音は低減される。 , BL5A ... so grounded to 0V, and noise due to the bit line capacitance coupling is reduced. 【0244】同様に、メモリセルユニット(3) 内のメモリセルMC31,MC61,MC91…のデータをビット線B [0244] Similarly, the memory cells in the memory cell unit (3) MC31, MC61, MC91 ... bit lines B data
L2A ,BL4A ,BL6A …に読み出す場合のタイミングを、図54に示す。 L2A, BL4A, the timing of reading the BL6A ..., shown in FIG. 54. SG3をVsgl 、SG1,2はVsgh にすればメモリセルユニット(3) を選択、メモリセルユニット(1)(2)を非選択にすることができる。 The SG3 Vsgl, SG1,2 the select memory cell unit (3) if the Vsgh, can be non-selected memory cell unit (1) (2). 【0245】読み出し動作のタイミングは任意性を有する。 [0245] The timing of the read operation have any property. 例えば図55のように時刻t5にビット線とセンスアンプを接続するトランスファゲートをオンにしてビット線、ダミービット線の電位をセンスアンプのノードN For example the bit lines to turn on the transfer gate for connecting the bit lines and the sense amplifier at time t5 as shown in FIG. 55, the node of the sense amplifier the potential of the dummy bit line N
1,N2に転送した後、トランスファゲートをオフにしてもよい。 After transferring to 1, N2, may be turned off transfer gate. この場合ビット線、ダミービット線がセンスアンプから切り離されるので、センスアンプの負荷容量が減少し、センス及びデータラッチ時にノードN1,N In this case the bit line, the dummy bit line is disconnected from the sense amplifier, the load capacitance of the sense amplifier is reduced, the node at the sense and the data latch N1, N
2の電位は急速に決定されることになる。 2 in the potential will be determined rapidly. 【0246】上記実施例では例えばメモリセルMC11, [0246] The above in Example e.g. memory cell MC11,
MC41,MC71…を読み出す際にはビット線BL1A , MC41, MC71 ... bit lines when reading BL1A,
BL3A ,BL5A …をプリチャージ、ビット線BL0 BL3A, BL5A ... the pre-charge the bit line BL0
A ,BL2A ,BL4A …を接地し、メモリセルのデータをビット線BL1A ,BL3A ,BL5A …に読み出している。 A, BL2A, grounded BL4A ..., and reads the data of the memory cell bit lines BL1A, BL3A, the BL5A .... メモリセルユニットの両端に接続するビット線のどちらにデータを読み出すかは任意性を有する。 Either or reading the data of the bit line connected to both ends of the memory cell units have any property. 例えばメモリセルMC11,MC41,MC71…を読み出す際にビット線BL0A ,BL2A ,BL4A …をプリチャージ、ビット線BL1A ,BL3A ,BL5A …を接地して、メモリセルのデータをビット線BL0A ,BL2 For example the memory cells MC11, MC41, MC71 ... bit lines BL0A when reading, BL2A, BL4A ... precharge, the bit lines BL1A, BL3A, BL5A ... by grounding the bit line data of the memory cell BL0A, BL2
A ,BL4A …に読み出してもよい。 A, it may be read to BL4A .... 【0247】<書き込み>本実施例の書き込み動作を以下で説明する。 [0247] <write> illustrating the write operation of the present embodiment below. 【0248】図50のメモリセルユニット(1) 内のメモリセルMC11,MC41,MC71…に書き込みを行う場合の書き込み手順を以下で説明する。 [0248] Figure 50 of the memory cells in the memory cell unit (1) MC11, MC41, MC71 ... to the writing procedure in the case of writing will be described below. 【0249】選択ゲートSG2,3は0Vにして、選択ゲートSG2をゲート電極とする選択MOSトランジスタは全てOFFにする。 [0249] Selection gate SG2,3 is in the 0V, thereby all selection MOS transistors are OFF to the select gate SG2 and the gate electrode. SG1,CG1〜CG8をVc SG1, the CG1~CG8 Vc
c、ビット線BL1A ,BL3A ,BL5A …をVccにして書き込みを行うページのチャネルをVcc−Vth(選択MOSトランジスタでのしきい値電圧落ちのためにビット線電位Vccよりも小さくなる。)にプリチャージする。 c, the bit lines BL1A, BL3A, (smaller than the bit line potential Vcc to the threshold voltage drop of the selection MOS transistors.) The channel page BL5A ... a in the Vcc performs writing Vcc-Vth to the pre to charge. ビット線BL0A ,BL2A ,BL4A …はVccにしてもよいし、0Vにしてもよく、任意の電圧に設定すればよい。 Bit line BL0A, BL2A, BL4A ... is may be the Vcc, it may be to 0V, and may be set to any voltage. 【0250】その後、選択ゲートSG1をVsgl (例えば1.5V)にすると、I-type 選択MOSトランジスタST11,ST41,ST71…はオンするが、E-type 選択MOSトランジスタはオフするので、書き込まないメモリセルMC21,MC31,MC51,MC61…のチャネルはビット線から充電を行った電位Vcc−Vthでフローティングになる。 [0250] Then, when the select gate SG1 to Vsgl (e.g. 1.5V), I-type select MOS transistors ST11, ST41, ST71 ... are turned on, since the E-type select MOS transistor is turned off, the memory is not written cells MC21, MC31, MC51, MC61 ... the channel becomes a floating at a potential Vcc-Vth performing the charge from the bit line. 【0251】メモリセルユニット(1) 内のメモリセルM [0251] memory cells in the memory cell unit (1) M
C11,MC41,MC71…に書き込むデータは、ビット線BL1A ,BL3A ,BL5A …から与える。 C11, MC41, MC71 written ... in the data, give the bit line BL1A, BL3A, from BL5A .... 例えば、 For example,
メモリセルMC11に“0”書き込みを行う場合には、ビット線BL1A を0Vにすると、I-type 選択MOSトランジスタST11がオンしてメモリセルMC11のチャネルは0Vになる。 When performing "0" is written in the memory cell MC11, when the bit lines BL1A to 0V, and the channel of the memory cell MC11 will 0V I-type select MOS transistor ST11 is turned on. メモリセルMC11に“1”書き込みを行う場合にはビット線BL1A を3Vにすると、I-typ When the bit line BL1A to 3V in the case of performing the "1" is written into the memory cell MC11, I-typ
e 選択MOSトランジスタST11はオフしメモリセルM e selection MOS transistor ST11 is off to the memory cell M
C11のチャネルはVcc−Vthでフローティングになる。 C11 of the channel becomes a floating at Vcc-Vth.
ビット線BL0A ,BL2A ,BL4A …はVccにしてもよいし、0Vにしてもよく、任意の電圧に設定すればよい。 Bit line BL0A, BL2A, BL4A ... is may be the Vcc, it may be to 0V, and may be set to any voltage. 【0252】選択ゲートSG1をVccからVsgl (I-t [0252] The selection gate SG1 from Vcc Vsgl (I-t
ype 選択MOSトランジスタのしきい値電圧よりも大きいが、E-type 選択MOSトランジスタよりも小さい電圧。 Greater than the threshold voltage of the ype selection MOS transistors but, E-type select MOS transistor voltages below. 例えば1.5V)にした後、制御ゲートCG1〜C For example, after the 1.5V), the control gate CG1~C
G8をVccから中間電位VM(10V程度)にする。 The G8 from Vcc to the intermediate potential VM (about 10V). そうすると、書き込まないメモリセルMC21,MC31,M Then, the memory cells that are not written MC21, MC31, M
C51,MC61…、及び“1”書き込みを行うメモリセルMC11,MC41,MC71…のチャネルはフローティング状態なので、制御ゲート−チャネル間の容量結合によって、Vcc−Vthから中間電位(8V程度)に上昇する。 C51, MC61 ..., and "1" memory cell MC11 performs writing, MC41, since MC71 ... the channel of floating state, the control gate - by capacitive coupling between the channels, rises from Vcc-Vth to the intermediate potential (about 8V) .
“0”書き込みを行うメモリセルMC11,MC41,MC "0" memory cell to be written MC11, MC41, MC
71…のチャネルはビット線が0Vなので0Vである。 71 ... is the channel of the bit line is 0V because 0V. 【0253】書き込み非選択及び“1”書き込みを行うメモリセルのチャネルがVcc−Vthから中間電位に昇圧した後に、制御ゲートCG1を中間電位VM から書き込み電圧Vpp(20V)に昇圧する。 [0253] channel of unselected and "1" memory cell for writing is after boost from Vcc-Vth to the intermediate potential, for boosting the control gate CG1 from the intermediate potential VM to the write voltage Vpp (20V). そうすると、書き込まないメモリセルユニット(2)(3)内のメモリセル、及び“1”書き込みを行うメモリセルユニット(1) 内のメモリセルのチャネルは中間電位(8V程度)、制御ゲートCG1はVpp(20V程度)なのでこれらのメモリセルは書き込まれないが、“0”書き込みを行うメモリセルのチャネルは0V、制御ゲートはVpp(20V程度)なので基板から浮遊ゲートに電子が注入されて“0”書き込みが行われる。 Then, (approximately 8V) memory cells in the memory cell unit not to write (2) (3), and "1" channel is the intermediate potential of the memory cells in the memory cell unit (1) for writing, the control gate CG1 is Vpp but (about 20V), so these memory cells are written, "0" channel of the memory cell for writing to 0V, the control gate Vpp (about 20V) so electrons are injected from the substrate into the floating gate "0" writing is performed. 【0254】ここで、タイミング図を用いて本実施例の書き込み動作をより詳細に説明する。 [0254] Here, explaining the write operation of this embodiment in more detail with reference to the timing chart. 図56は、メモリセルユニット(1) 内のメモリセルMC11(及びメモリセルMC41,MC71…)を書き込む場合のタイミング図である。 Figure 56 is a timing diagram for writing the memory cells in the memory cell unit (1) MC11 (and memory cells MC41, MC71 ...). 【0255】メモリセルユニット(1) 内のメモリセルM [0255] memory cells in the memory cell unit (1) M
C11,MC41,MC71…に書き込むデータはセンスアンプ回路(前記図7のSA2)にラッチされている。 C11, MC41, MC71 is written ... the data is latched in the sense amplifier circuit (SA2 of FIG. 7). つまり、“0”書き込みの場合にはノードN1は0V、N2 In other words, the node N1 in the case of "0" is written is 0V, N2
は3V、“1”書き込みの場合にはノードN1は3V、 3V is the node N1 in the case of 3V, "1" write,
N2は0Vになる。 N2 is at 0V. 【0256】書き込み動作に入ると、まず時刻t1 にS [0256] Once in the writing operation, first to the time t1 S
G1をVss、SG2,SG3,CG1〜CG8をVccにする。 The G1 Vss, SG2, SG3, the CG1~CG8 to Vcc. 本実施例ではメモリセルユニット(1) 内のメモリセルMC11,MC41,MC71…に書き込みを行う際には、メモリセルユニット(2)(3)内のメモリセルには書き込みを行わない。 When writing the memory cells in the memory cell unit (1) MC11, MC41, MC71 ... in the present embodiment, the memory cells in the memory cell unit (2) (3) not written. この例では、メモリセルMC21,MC In this example, the memory cell MC21, MC
31,MC51,MC61…のチャネルをビット線BL0A , 31, MC51, MC61 ... bit line the channel of BL0A,
BL2A ,BL4A …から充電する。 BL2A, to charge from BL4A .... 【0257】本実施例では、ビット線BL0A ,BL2 [0257] In the present embodiment, the bit lines BL 0 A, BL2
A ,BL4A …を前記図6のセンスアンプSA1のVA1 A, VA1 of the sense amplifier SA1 of FIG. 6 BL4A ...
からVccに充電する。 To charge the Vcc from. その結果、非選択メモリセルのチャネルはVcc−Vthに充電される。 As a result, the channel of the unselected memory cell is charged to Vcc-Vth. この時、書き込みを行うメモリセルのチャネルもVcc−Vthに充電される。 At this time, the channel of the memory cell for writing is charged to Vcc-Vth.
このようにメモリセルユニット(2)(3)のメモリセルのチャネルをVcc(−Vth)に充電する方法としては、BL As a method of charging in this manner the channel of the memory cells of the memory cell unit (2) (3) to Vcc (-Vth), BL
0A ,BL2A ,BL4A …から充電してもよいし、B 0A, BL2A, may be charged from BL4A ..., B
L1A ,BL3A ,BL5A から充電してもよい。 L1A, BL3A, may also be charged from the BL5A. 【0258】一方、ビット線BL1A ,BL3A ,BL [0258] On the other hand, the bit line BL1A, BL3A, BL
5A …に対してはセンスアンプ回路SA2にラッチされたデータに応じて、VccかVss(0V)の電位を与えられる。 5A ... according to the data latched in the sense amplifier circuit SA2 for, given a potential of Vcc or Vss (0V). これによって、例えばメモリセルMC11に“0” This allows, for example, in the memory cell MC11 "0"
書き込みを行う場合には、ビット線BL1A を0VにしてメモリセルMC11のチャネルを0Vにすることになる。 To write would be 0V channel of the memory cell MC11 and the bit lines BL1A to 0V. メモリセルMC11に“1”書き込みを行う場合には、ビット線BL1A をVcc(例えば3V)にしてメモリセルMC11のチャネルをVcc−Vthに充電することになる。 When performing "1" is written into the memory cell MC11 will be charging the channel of the memory cell MC11 to Vcc-Vth to the bit lines BL1A to Vcc (for example, 3V). 【0259】ビット線充電後、選択ゲートSG1をVsg [0259] After the bit line charge, the selection gate SG1 Vsg
l (例えば1.5V)、SG2,3をVss(例えば0 l (for example, 1.5V), the SG2,3 Vss (for example, 0
V)にする。 To V). 選択ゲートSG2,3をゲート電極とする選択MOSトランジスタは全てオフになる。 All selection MOS transistor to the selection gate SG2,3 the gate electrode is turned off. 書き込みを行わないメモリセルユニット(2)(3)内のSG1をゲート電極とする選択MOSトランジスタはE-type なのでオフし、メモリセルユニット(2)(3)内のメモリセルのチャネルはVcc−Vthでフローティングになる。 Select MOS transistor and SG1 in the memory cell unit not written (2) (3) and the gate electrode is turned off because E-type, the channel of the memory cells in the memory cell unit (2) (3) Vcc- become floating in the Vth. 【0260】“1”書き込みを行うメモリセルMC11, [0260] "1" memory cell MC11 to be written,
MC41,MC71…の選択MOSトランジスタST11,S MC41, MC71 ... of the selection MOS transistor ST11, S
T41,ST71…のメモリセル側のドレインはVcc−Vth T41, ST71 ... the drain of the memory cell side of Vcc-Vth
(例えばI-type トランジスタのしきい値電圧を0.5 (E.g. 0.5 the threshold voltage of the I-type transistor
Vとすると、3−0.5=2.5V)、ビット線コンタクト側のソースはVcc(例えば3V)、選択ゲートSG When V, 3-0.5 = 2.5V), the source of the bit line contact side Vcc (for example, 3V), the select gate SG
1はVsgl (例えば1.5V)なので、選択MOSトランジスタST11,ST41,ST71…はオフする。 1 Since Vsgl (for example 1.5V), the selection MOS transistor ST11, ST41, ST71 ... is turned off. その結果、書き込み非選択セルと同様に、メモリセルMC11, As a result, similarly to the unselected cells, the memory cells MC11,
MC41,MC71…のチャネルはフローティングになる。 MC41, MC71 ... of the channel will be floating. 【0261】メモリセルMC11,MC41,MC71…に“0”書き込みを行う場合には、選択MOSトランジスタST11,ST41,ST71…の選択ゲートSG1はVsg [0261] in the case of the "0" write memory cell MC11, MC41, MC71 ..., the selection MOS transistor ST11, ST41, ST71 ... of the selection gate SG1 is Vsg
l (例えば1.5V)、ソース,ドレインは0Vなので、選択MOSトランジスタST11,ST41,ST71… l (for example 1.5V), source, drain is so 0V, the selection MOS transistor ST11, ST41, ST71 ...
はオンして、メモリセルのチャネルは0Vが保たれる。 Is turned on, the channel of the memory cell is kept is 0V. 【0262】選択ゲートSG1をVsgl (例えば1.5 [0262] The selection gate SG1 Vsgl (for example, 1.5
V)にした後、時刻t2 に制御ゲートCG1〜CG8をVccから中間電位VM (10V程度)にする。 After the V), the control gate CG1~CG8 the time t2 from Vcc to the intermediate potential VM (about 10V). そうすると、書き込み非選択のメモリセル、及び“1”書き込みを行うメモリセルMC11,MC41,MC71…のチャネルはフローティング状態なので、制御ゲート−チャネル間の容量結合によって、Vcc−Vthから中間電位(8V程度)に上昇する。 Then, the memory cell MC11 performs memory cells of unselected, and "1" is written, MC41, since MC71 ... channel floating state, the control gate - by capacitive coupling between the channels, the intermediate potential (8V order of Vcc-Vth ) to rise. “0”書き込みを行うメモリセルMC The memory cell MC to perform a "0" is written
11,MC41,MC71…のチャネルはビット線が0Vなので0Vである。 11, MC41, MC71 ... channel bit line is 0V because 0V. 【0263】書き込み非選択及び“1”書き込みを行うメモリセルのチャネルがVcc−Vthから中間電位に昇圧した後に、時刻t3 に制御ゲートCG1を中間電位VM [0263] After the channel of unselected and "1" memory cell for writing is boosted from Vcc-Vth to the intermediate potential, the intermediate potential VM to the control gate CG1 time t3
から書き込み電圧Vpp(20V)に昇圧する。 To boost the write voltage Vpp (20V) from. そうすると、書き込まないメモリセルユニット(2)(3)内のメモリセル、及び“1”書き込みを行うメモリセルMC11,M Then, the memory cells MC11 to perform memory cells in the memory cell unit not to write (2) (3), and "1" to write, M
C41,MC71…のチャネルは中間電位(10V程度)、 C41, MC71 ... of the channel is an intermediate potential (about 10V),
制御ゲートCG1はVpp(20V程度)なのでこれらのメモリセルは書き込まれないが、“0”書き込みを行うメモリセルMC11,MC41,MC71…のチャネルは0 The control gates CG1 is not written Vpp (20V approximately) so these memory cells, "0" memory cell MC11 performs writing, MC41, MC71 ... channel 0
V、制御ゲートはVpp(20V程度)なので基板から浮遊ゲートに電子が注入されて“0”書き込みが行われる。 V, the control gate Vpp (about 20V) so that electrons are injected "0" is written to the floating gate from the substrate is performed. 【0264】書き込み終了後、制御ゲート,選択ゲート,ビット線が順次放電されて書き込み動作は終了する。 [0264] After writing, the control gate, select gate, the bit line is sequentially discharged write operation ends. 【0265】メモリセルユニット(2) 内のメモリセルM [0265] memory cells in the memory cell unit (2) M
C21,MC51,MC81…を書き込む場合には、同様にメモリセルユニット(1)(3)のメモリセルのチャネルをVcc C21, MC51, MC81 ... when writing likewise the channel of the memory cell of the memory cell unit (1) (3) Vcc
(又はVcc−Vth)に充電後、選択ゲートSG1をVs (Or Vcc-Vth) after charging, the selection gate SG1 Vs
s、SG2をVsgl 、SG3をVsgh にし、ビット線B The s, SG2 and the Vsgl, SG3 to Vsgh, bit line B
L2A ,BL4A ,BL6A …をVcc又はVssにすることにより、メモリセルMC21,MC51,MC81…にデータを転送すればよい。 L2A, BL4A, by BL6A ... to Vcc or Vss, memory cells MC21, MC51, MC81 ... may be transferred to data. 【0266】メモリセルユニット(3) 内のメモリセルM [0266] memory cells in the memory cell unit (3) M
C31,MC61,MC91…を書き込む場合には、同様にメモリセルユニット(1)(2)のメモリセルのチャネルをVcc C31, MC61, MC91 ... when writing likewise the channel of the memory cell of the memory cell unit (1) (2) Vcc
(又はVcc−Vth)に充電後、選択ゲートSG1をVs (Or Vcc-Vth) after charging, the selection gate SG1 Vs
s、SG3をVsgl 、SG2をVsgh にし、ビット線B s, the SG3 the Vsgl, SG2 to Vsgh, bit line B
L2A ,BL4A ,BL6A …をVcc又はVssにすることにより、メモリセルMC31,MC61,MC91…にデータを転送すればよい。 L2A, BL4A, by BL6A ... to Vcc or Vss, memory cells MC31, MC61, MC91 ... may be transferred to data. 【0267】書き込み終了後は、書き込みが十分に行われたかを調べる書き込みベリファイ動作が行われる(図57)。 [0267] After the completion of writing, the write verify operation is performed to check has been written sufficiently (Fig. 57). メモリセルユニット(1) のベリファイ読み出しでは読み出し時と同様に、メモリセルユニット(1) のみを選択するために選択ゲートSG1がVsgl 、SG2, Similar to the time of reading the verify read of the memory cell unit (1), the select gate SG1 to select only memory cell unit (1) is Vsgl, SG2,
3がVsgh となる。 3 is Vsgh. ベリファイ読み出しではプリチャージ電位からビット線を放電後、書き込みデータによってビット線の再充電が行われ、その後ビット線電位をセンスすることによって再書き込みデータがセンスアンプにラッチされる。 After discharging the bit lines from the precharge potential by verify read, recharging of the bit lines is performed by the write data, rewrite data is latched in the sense amplifier by subsequently sensing the bit line potential. ベリファイ動作時のセンスアンプの動作、ビット線の再充電の詳細は、例えば文献(T.Tanak Operation of the sense amplifier during the verify operation, the details of the re-charging of the bit lines, for example, the literature (T.Tanak
a,et al., IEEE J.Solid-State Circuit,vol29,pp.1366 a, et al., IEEE J.Solid-State Circuit, vol29, pp.1366
-1373,1994 )に記されている。 It is written in -1373,1994). 【0268】上記実施例ではカラム方向のメモリセル数の1/3個のメモリセルに同時に書き込みを行う。 [0268] Simultaneously writing to 1/3 of the memory cells in the number of memory cells in the column direction in the above embodiment. つまり、3つのメモリセルユニットのうちで、同時に書き込みを行うメモリセルユニットは1つのみである。 In other words, among the three memory cell unit, a memory cell unit for writing simultaneously is only one. 【0269】本実施例によれば、3つのメモリセルユニットのうち2つのメモリセルユニットにほぼ同時に書き込みを行うことができる。 [0269] According to this embodiment, it can be written almost simultaneously in two memory cell units of the three memory cell units. 例えば、選択ゲートSG1, For example, the selection gate SG1,
SG2を共にVsgl (例えば1.5V)、SG3をVsg SG2 together Vsgl (for example 1.5V), Vsg the SG3
h にすればよい。 It may be set to h. そうすると選択ゲートSG1,SG2 Then select gate SG1, SG2
をゲート電極とするE-type 選択MOSトランジスタはオフになり、I-type 選択MOSトランジスタはオンになる。 The E-type selection MOS transistor having a gate electrode is turned off, I-type select MOS transistor is turned on. メモリセルユニット(1) のメモリセルMC11,M Memory cells of the memory cell unit (1) MC11, M
C41,MC71…の書き込みデータはビット線BL1A , C41, MC71 ... of the write data bit line BL1A,
BL3A ,BL5A …から転送される。 BL3A, is transferred from the BL5A .... 【0270】つまり、“0”書き込みの場合にはビット線と書き込むメモリセルのチャネルが0Vになり、 [0270] That is, "0" channel of the memory cell to be written to the bit line when writing is to 0V, and
“1”書き込みの場合にはビット線がVccになり、チャネルはVcc−Vthでフローティングになる。 "1" bit line when writing becomes Vcc, the channel becomes a floating at Vcc-Vth. 同様に、メモリセルユニット(2) のメモリセルMC21,MC51,M Similarly, the memory cells of the memory cell unit (2) MC21, MC51, M
C81…の書き込みデータは、ビット線BL2A ,BL4 C81 ... of the write data, the bit line BL2A, BL4
A,BL6A …から転送される。 A, is transferred from the BL6A .... 【0271】同様に、SG1,3をVsgl 、SG2をV [0271] Similarly, the SG1,3 Vsgl, SG2 the V
sgh にすれば、メモリセルユニット(1)(3)にほぼ同時に書き込みを行うことができる。 If the sgh, the memory cell unit (1) can be written almost simultaneously (3). この場合、メモリセルユニット(1) のメモリセルにはビット線BL1A ,BL3 In this case, the memory cells of the memory cell unit (1) bit lines BL1A, BL3
A ,BL5A …から、メモリセルユニット(3) のメモリセルにはビット線BL2A ,BL4A ,BL6A …からデータが転送される。 A, from BL5A ..., the memory cells of the memory cell unit (3) bit line BL2A, BL4A, data from BL6A ... is transferred. 【0272】書き込み動作後には、書き込みが十分に行われたかを調べるベリファイリードが行われる。 [0272] After the write operation, verify read is performed to determine whether writing has been sufficiently performed. 上記実施例のベリファイリード動作では、2本のビット線を用いて1つのメモリセルのデータを読み出す。 In the verify read operation of the above embodiment, read data of one memory cell by using the two bit lines. つまり、3 In other words, 3
つのメモリセルユニットのうち1つのメモリセルユニットのデータをほぼ同時に読み出す。 One of the data of one memory cell unit of the memory cell units substantially simultaneously read. 従って、2つのメモリセルユニットをほぼ同時に書き込む場合では、1回の書き込み動作につきベリファイリード動作は2回に分けて行うことになる。 Thus, in the case of writing two memory cell units substantially simultaneously, the verify read operation at a time of the write operation will be performed in two. 【0273】2つのメモリセルユニットをほぼ同時に書き込む方法では、ベリファイリードを1メモリセルユニットずつ行うので、2つのメモリセルユニットを書き込むトータル時間はおよそTpr+2Tvfy (Tpr:書き込みパルス幅、Tvfy :1回のベリファイリード時間)である。 [0273] In two ways to write the memory cell unit at approximately the same time, since the verify read one memory cell unit, a total write two memory cell unit time is about Tpr + 2Tvfy (Tpr: write pulse width, Tvfy: 1 ​​single verify a lead time). 一方、1メモリセルユニットをほぼ同時に書き込む方法では2メモリセルユニット分のデータを書き込むトータルの時間はおよそ2(Tpr+Tvfy )なので、2 Meanwhile, 1 time the total writing data of second memory cell units fraction is a memory cell unit at approximately the method of writing the same time since approximately 2 (Tpr + Tvfy), 2
メモリセルユニットのデータを同時に書き込む方法の方が、書き込み動作が高速である。 Towards a method of writing data in the memory cell units simultaneously, a write operation is faster. 【0274】上記実施例では毎ビット線毎にセンスアンプが接続するが、2本のビット線に1個のセンスアンプが接続するいわゆる共有センスアンプ方式(前記図1 [0274] Sense amplifiers are connected to each each bit line in the above embodiment, a so-called shared sense amplifier system in which one sense amplifier to two bit lines are connected (FIG. 1
5)にしてもよい。 It may be 5). この場合の書き込み、読み出しのタイミング図は上記実施例とほぼ同じである。 Writing this case, timing of the read figure is substantially the same as the above embodiment. また、メモリセルアレイ内でのメモリセルユニットの配置も、例えば図58のように配置してもよい。 The arrangement of the memory cell unit in the memory cell array may for example be arranged as shown in FIG. 58. 【0275】本発明では、1本の選択ゲートを共有する選択MOSトランジスタの中で、導通状態のものと、非導通状態のものを生じさせることができ、またそのような選択ゲートを3本用意することにより、同一選択ゲートを有するメモリセル内で選択状態のメモリセルと非選択状態のメモリセルを容易に実現できることを利用している。 [0275] In the present invention, in the selection MOS transistors sharing a single select gate, as in the conductive state, can give rise to those of a non-conducting state, also three prepare such a selection gate by utilizes to be able to easily realize a memory cell and a memory cell of the non-selected state of the selected state in the memory cell having the same selection gate. 【0276】従って、選択MOSトランジスタのしきい値電圧や、選択ゲートに印加する電圧は任意性を有する。 [0276] Therefore, and threshold voltage of the select MOS transistor, the voltage applied to the select gate has arbitrariness. メモリセルの一端側に接続する選択MOSトランジスタがVtd1 ,Vtd2 (Vtd1 >Vtd2 )の2種類のしきい値電圧を持ち、この選択ゲートに印加する電圧がV Selection MOS transistor connected to one end of the memory cell has Vtd1, 2 kinds of threshold voltages of Vtd2 (Vtd1> Vtd2), the voltage applied to the select gate V
sghd(Vsghd>Vtd1 )、Vsgld(Vtd1 >Vsgld>V sghd (Vsghd> Vtd1), Vsgld (Vtd1> Vsgld> V
td2 )の2種類であり、メモリセルの他端側に直列接続する選択MOSトランジスタのうちの一方はVts1 ,V td2) a two, one of the selection MOS transistor to be connected in series to the other end of the memory cell VTS 1, V
ts2 (Vts1 >Vts2 )の2種類のしきい値電圧を持ち、この選択ゲートに印加する電圧はVsghs(Vsghs> Has two kinds of threshold voltages of ts2 (Vts1> Vts2), the voltage applied to the select gate Vsghs (Vsghs>
Vts1 ),Vsgls(Vts1 >Vsgls>Vts2 )の2種類であり、直列接続する他方の選択MOSトランジスタはVtp1 ,Vtp2 (Vtp1 >Vtp2 )の2種類のしきい値電圧を持ち、この選択ゲートに印加する電圧はVsghp VTS 1), a two Vsgls (Vts1> Vsgls> Vts2), the other select MOS transistors connected in series has two kinds of threshold voltages of Vtp1, Vtp2 (Vtp1> Vtp2), applied to the selection gate voltage is Vsghp
(Vsghp>Vtp1 ),Vsglp(Vtp1 >Vsglp>Vtp2 (Vsghp> Vtp1), Vsglp (Vtp1> Vsglp> Vtp2
)の2種類であればよい。 It may be any two types of). 【0277】上記実施例のようにVtd1 =Vts1 =Vtp [0277] As described above in Example Vtd1 = Vts1 = Vtp
1 ,Vtd2 =Vts2 =Vtp2 ,Vsghd=Vsghs=Vsgh 1, Vtd2 = Vts2 = Vtp2, Vsghd = Vsghs = Vsgh
p,Vsgld=Vsgls=Vsglpでなくてもよく、しきい値電圧及び選択ゲート印加電圧の設定の仕方には大いに任意性を有する。 p, Vsgld = Vsgls = may not be Vsglp, having great arbitrariness in way of setting the threshold voltage and the selection voltage applied to the gate. 例えば、メモリセルの一端側の選択MO For example, the selection of one end side of the memory cell MO
Sトランジスタのしきい値電圧を2Vと0.5Vの2種類とし、メモリセルの他端側の直列接続する一方の選択MOSトランジスタのしきい値電圧を2.5Vと1Vの2種類、他方のしきい値を0.8Vと3.5Vの2種類として、メモリセルの一端側の選択ゲートに印加する電圧をVsgh=3V,Vsgl =1.5V、メモリセルの他端側の直列接続する選択ゲートの一方に印加する電圧をV The threshold voltage of the S transistor is two 2V and 0.5V, 2.5V and two 1V threshold voltage of one of the select MOS transistor to be connected in series to the other end side of the memory cell, the other two kinds of 0.8V and 3.5V threshold, voltage Vsgh = 3V applied to one end side of the select gate of the memory cell, Vsgl = 1.5V, selection of a series connection of the other end side of the memory cell the voltage applied to one of the gate V
sgh =3V,Vsgl =1.2V、他方に印加する電圧をVsgh =4V,Vsgl =3Vとしてもよい。 sgh = 3V, Vsgl = 1.2V, voltage Vsgh = 4V to be applied to the other may be Vsgl = 3V. 【0278】また、1つのNAND列に接続する3つの選択MOSトランジスタのしきい値電圧はほぼ同じでもよい。 [0278] The threshold voltage of the three selection MOS transistor connected to one of the NAND string may be substantially the same. 例えば、あるNAND列に接続する3つの選択M For example, three selected M to be connected to a certain NAND string
OSトランジスタのしきい値電圧を0.8V、このNA 0.8V threshold voltage of the OS transistor, this NA
ND列と選択MOSトランジスタのゲート電極を共有して隣接するNANDセルの一端側の選択MOSトランジスタのしきい値電圧を0.2V、メモリセルの他端側の直列接続する2つの選択MOSトランジスタのしきい値電圧を1.4V及び0.8V、NANDセルの一端側の選択ゲートに印加する電圧をVsgh=3V,Vsgl =0. 0.2V threshold voltage of one end of the selection MOS transistors of NAND cells adjacent share a gate electrode of the ND column and selection MOS transistors, two select MOS transistors connected in series on the other end side of the memory cell 1.4V and 0.8V and the threshold voltage, the voltage applied to one end of the select gates of the NAND cell Vsgh = 3V, Vsgl = 0.
5V、NANDセルの他端側の直列接続する2つの選択ゲートに印加する電圧をVsgh =3V,Vsgl =1.2 5V, the voltage applied to the two select gates to be connected in series to the other end of the NAND cell Vsgh = 3V, Vsgl = 1.2
Vとしてもよい。 It may be used as the V. もちろん選択ゲートのしきい値が負の値であってもよく、また選択ゲート印加電圧が負電圧であってもよい。 Of course better threshold voltage of the selected gate be a negative value, or may select gate applied voltage is negative voltage. 【0279】Vsgh をVccよりも大きくすれば、選択M [0279] If greater than Vcc the Vsgh, select M
OSトランジスタのコンダクタンスの増加(つまり抵抗の減少)につながり、読み出しの際にNANDセル列を流れるセル電流が増加するので、ビット線放電時間が短くなり、その結果読み出し、書き込みのベリファイ読み出しが高速化される。 Leads to an increase in the conductance of the OS transistor (i.e. decrease in resistance), the cell current flowing through the NAND cell string is increased during a read, the bit line discharge time is shortened, the read result, faster write verify read It is. Vsgh は例えばチップ内の昇圧回路でVccから昇圧すればよい。 Vsgh may be boosted from Vcc by the booster circuit in the example, a chip. 【0280】選択MOSトランジスタのしきい値電圧のうち大きい方の値も電源電圧Vcc以上の電圧(例えば3.5V)に設定してもよい。 [0280] may be set to larger values ​​even when the power supply voltage Vcc or voltage among the threshold voltage of the select MOS transistor (e.g., 3.5 V). この場合、読み出しやベリファイ読み出し時にのしきい値電圧を持つ選択MOS In this case, the selection MOS with a threshold voltage of at the time of the read and verify read
トランジスタをオンするためには、例えばチップ内部の昇圧回路を用いて選択ゲートに例えば4Vを印加すればよい。 To turn on the transistor, for example it may be applied to the selection gate such as 4V with a booster circuit in the chip. 【0281】しきい値電圧を変える方法としては、第1 [0281] As a method of changing the threshold voltage, the first
の実施例で説明した各種の方法を理容することができる。 It is possible to hairdressing various methods described in the examples. 【0282】上記実施例ではメモリセルユニット(2) 或いはメモリセルユニット(3) を書き込む際には、SG1 [0282] When in the above embodiment to write the memory cell unit (2) or a memory cell unit (3), SG1
には0Vを与えているが、この選択ゲートをゲート電極とする選択MOSトランジスタがI-type でしきい値電圧Vt2が0.1V程度の場合(或いは負のしきい値電圧の場合)、この選択MOSトランジスタは完全にはカットオフせず、セル電流が流れる。 Although giving 0V to, when the selection MOS transistor to the selection gate and the gate electrode is about 0.1V threshold voltage Vt2 at I-type (or in the case of a negative threshold voltage), this selection MOS transistor is not completely cut off, a cell current flows. その結果、書き込み非選択のメモリセルのチャネルがVcc−Vthから中間電位VM に昇圧されない、或いは昇圧されてもセル電流が流れることによってVM から電位が低下する。 As a result, the channel of the unselected memory cell is not boosted from Vcc-Vth to the intermediate potential VM, or cell current be boosted potential from the VM by the flow decreases. いずれにせよ書き込み非選択のメモリセルのチャネルがVM から下がることになるので、“0”に誤書き込みされる。 Since the channel of the event unselected memory cell will be lowered from the VM to any, is erroneous writing to "0". 【0283】I-type トランジスタのカットオフ特性を向上させるためには、書き込み時に書き込みデータを与えないビット線(図50のメモリセルユニット(2) 或いは(3) に書き込みを行う場合にはBL1A ,BL3A , [0283] I-type in order to improve the cut-off characteristics of the transistor, and a write is performed to the bit line does not have write data when writing (the memory cell unit of FIG. 50 (2) or (3) is BL1A, BL3A,
BL5A …)に例えば0.5V程度の電圧を加えればよい。 BL5A ...) to may be added, for example, about 0.5V of voltage. 選択MOSトランジスタのソースに0.5V印加すれば、ソース−基板間の電位差が−0.5Vになり、基板バイアス効果でI-type トランジスタのしきい値電圧が増加するのでI-type トランジスタのゲートに0V印加した時のカットオフ特性が向上する。 If 0.5V is applied to the source of the selection MOS transistor, the source - the potential difference between the substrates becomes -0.5 V, the gate of the I-type transistor the threshold voltage of the I-type transistor in the substrate bias effect is increased improved cutoff characteristics at the time of 0V applied. 【0284】選択MOSトランジスタのしきい値電圧のうち、小さい方(I-type )のしきい値電圧を例えば0.5Vと設定するために基板濃度を薄くする方法が考えられる。 [0284] Selection of the threshold voltage of the MOS transistor can be considered a method of thinning the substrate concentration in order to set the threshold voltage, for example, 0.5V and the smaller (I-type). 基板濃度が薄いI-type トランジスタではゲート電圧を印加しなくてもドレイン電圧を印加するとドレイン−基板間の空乏層が広がり、その結果ドレイン− When the substrate concentration is thin I-type transistor for applying a drain voltage without applying a gate voltage drain - depletion layer spreads between the substrates, as a result the drain -
基板間の空乏層とソース−基板間の空乏層がつながりやくすなる(パンチスルー)という問題点がある。 The depletion layer and the source between the substrates - a depletion layer between the substrate there is a problem that leads and Kusunaru (punch-through). I-typ I-typ
e の選択MOSトランジスタのパンチスルー耐圧を上げるために、I-type の選択MOSトランジスタのチャネル長Lを長くしてもよい。 To increase the punch-through breakdown voltage of the selection MOS transistors of e, it may be the channel length L of the selection MOS transistors of I-type. 【0285】(実施例8)選択MOSトランジスタのしきい値は図59のようにしてもよい。 [0285] thresholds (Example 8) select MOS transistor may be as shown in FIG. 59. E-type のしきい値は例えば2V、I-type のしきい値は例えば0.5 E-type threshold for example 2V, threshold value of the I-type, for example 0.5
V、D-type のしきい値は−2Vにすればよい。 V, the threshold of the D-type may be the -2 V. 読み出し,書き込みの方法は、第7の実施例とほぼ同様であるが、D-type 選択MOSトランジスタを導通させるがE Reading, the method of writing, is substantially the same as the seventh embodiment, to conduct the D-type select MOS transistors E
-type はオフさせる電圧Vsgl は0Vであればよい。 -type voltage Vsgl to off may be a 0V. 即ち、読み出しでメモリセルユニット(1) を選択する場合にはSG1は1.5V、SG2,SG3は3V,メモリセルユニット(2) を選択する場合にはSG1,SG3は3V、SG2は0V,メモリセルユニット(3) を選択する場合にはSG1,SG2を3V、SG3を0Vにすればよい。 That is, SG1 in the case of selecting the memory cell unit (1) by reading 1.5V, SG2, SG3 is 3V, SG1 when selecting the memory cell unit (2) is, SG3 is 3V, SG2 to 0V, in the case of selecting the memory cell unit (3) may be the SG1, SG2 to 3V, SG3 to 0V. 【0286】書き込みの際も第1の実施例とほぼ同様に、メモリセルユニット(1) を書き込む場合にはSG1 [0286] substantially the same manner as the first embodiment even when writing, when writing a memory cell unit (1) is SG1
は1.5V、SG2,SG3は0V、メモリセルユニット(2)を書き込む場合にはSG1,SG2は0V、SG Is 1.5V, SG2, SG3 is 0V, SG1, SG2 in a case of writing the memory cell unit (2) is 0V, SG
3は3V、メモリセルユニット(3) を書き込む場合にはSG1,SG3は0V、SG2は3Vにすればよい。 3 3V, in the case of writing the memory cell unit (3) SG1, SG3 is 0V, SG2 may be to 3V. また、選択MOSトランジスタのしきい値を−8V程度にしておけば、メモリセルユニット(2)(3)を書き込む場合に、従来のNAND型EEPROMのような(書き込み非選択のメモリセルのチャネルをフローティングにしない)書き込み方法を行うことができる。 Further, if the threshold value of the selection MOS transistor to about -8 V, when writing a memory cell unit (2) (3), a channel like (writing unselected memory cell of a conventional NAND type EEPROM not to floating) write method can be carried out. 【0287】例えば、メモリセルMC51を書き込む場合にはSG1,SG2を0V,SG3をVM10 (10V [0287] For example, in the case of writing the memory cell MC51 SG1, SG2 a 0V, SG3 the VM10 (10V
程度)、CG1をVpp、CG2〜CG8をVM10 、 Degree), the CG1 Vpp, the CG2~CG8 VM10,
“1”書き込みの場合、BL4A をVM8(8V程度)、 In the case of "1" writing, the BL4A VM8 (about 8V),
“0”書き込みの場合0Vにすればよい。 "0" In the case of writing may be set to 0V. そうすると、 Then,
“1”書き込みのメモリセルのチャネルはビット線から中間電位(8V程度)に充電されることになる。 "1" the channel of the writing of the memory cell is to be charged from the bit line to an intermediate potential (about 8V). 一方、 on the other hand
この際に書き込みを行わないメモリセルユニット(1)(3) Memory cell unit not written in the (1) (3)
については、第7の実施例で記したようにメモリセルのチャネルをVccフローティングにし、制御ゲートとの間のカップリングでメモリセルのチャネルを書き込み非選択電位(VM8)にしてもよい。 For, the channel of the memory cell to Vcc floating As noted in the seventh embodiment, a coupling may be non-selection potential write channel of the memory cell (VM8) between the control gate. 【0288】その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。 [0288] Other, without departing from the scope of the present invention can be modified in various ways. 【0289】 【発明の効果】以上説明したように本発明によれば、メモリセルユニットの一端側及び他端側の双方がそれぞれ他のメモリセルユニットとコンタクトを共有して第1, [0289] According to the present invention described above, according to the present invention, first both the one end and the other end side of the memory cell units each share contacts and other memory cell units,
第2の共通信号線に接続されているので、低抵抗のAl Because it is connected to the second common signal line, the low-resistance Al
などで形成するビット線を、従来の高抵抗のn型拡散層で形成するソース線の代わりに用いることにより、ソース線の浮きの問題を解決することができる。 A bit line formed in the like, by using instead of the source lines formed in a conventional n-type diffusion layer of high resistance, it is possible to solve the floating problems of the source line. 従って、ソース線を低抵抗化してソース線の浮きを低減し、その結果ランダムアクセスを高速化し得る不揮発性半導体記憶装置を実現することが可能となる。 Therefore, to reduce the floating of the source lines to reduce the resistance of the source line, it is possible to realize the result nonvolatile semiconductor memory device capable of high-speed random access. 【0290】また、メモリセルユニットの一端側及び他端側を共通信号線に接続するための選択MOSトランジスタとしてEタイプ,Iタイプを適宜選択することにより、チップ面積を増加させることなく、高速なランダムアクセスが可能な前記メモリセルアレイを実現できる。 [0290] In addition, E type as a selection MOS transistor for connecting one end and the other end side of the memory cell unit to a common signal line, by appropriately selecting the I type, without increasing the chip area, high speed It can be realized the memory cell array capable of random access.
さらに、隣接するNAND列でビット線コンタクトの位置をずらすことによって、カラム方向のメモリセルのピッチを縮小することができる。 Furthermore, by shifting the position of the bit line contact in the adjacent NAND string, it is possible to reduce the pitch in the column direction of the memory cell. 即ち、隣接するNAND In other words, the adjacent NAND
列でビット線コンタクトの位置をずらすことにより、カラム方向のメモリセルのピッチを縮小することができ、 By shifting the position of the bit line contact in the column, it is possible to reduce the pitch in the column direction of the memory cell,
高密度なメモリセル構造を有する不揮発性半導体記憶装置を実現することが可能となる。 It is possible to realize a non-volatile semiconductor memory device having a high-density memory cell structure.

【図面の簡単な説明】 【図1】第1の実施例に係わるNANDセル型EEPR BRIEF DESCRIPTION OF THE DRAWINGS [Figure 1] NAND cell type according to the first embodiment EEPR
OMの構成を示すブロック図【図2】第1の実施例のメモリセルアレイの構成を示す図【図3】第1の実施例のメモリセルアレイの構成を示す図【図4】第1の実施例のメモリセルアレイのn型拡散層とメモリセルのソース・ゲート・ドレイン領域及び、n Block diagram showing the configuration of OM FIG. 2 is a diagram showing a configuration of a first diagram showing a configuration of a memory cell array of the embodiment of FIG. 3 the memory cell array of the first embodiment [FIG. 4] first embodiment source-gate-drain region and the n-type diffusion layer and the memory cells of the memory cell array, n
型拡散層とビット線を接続するコンタクトを示す図【図5】第1の実施例のデータ読み出し動作を説明するためのタイミング図【図6】第1の実施例のセンスアンプ回路の回路図【図7】第1の実施例のセンスアンプ回路の回路図【図8】第1の実施例のデータ読み出し動作を説明するためのタイミング図【図9】第1の実施例のデータ読み出し動作を説明するためのタイミング図【図10】第1の実施例のデータ書き込み動作を説明するためのタイミング図【図11】第1の実施例のデータ書き込み動作を説明するためのタイミング図【図12】第1の実施例のデータ書き込み動作を説明するためのタイミング図【図13】第1の実施例のメモリセルアレイの構成を示す図【図14】第1の実施例のメモリセルアレイの構成を示す図【図1 Circuit diagram of a timing diagram FIG. 6 sense amplifier circuit of the first embodiment for explaining Figure 5 shows a data read operation of the first embodiment showing the contact for connecting the diffusion layers and the bit lines [ 7] describes a circuit diagram and FIG. 8 is a timing diagram for explaining a data read operation of the first embodiment [9] data reading operation of the first embodiment of the sense amplifier circuit of the first embodiment the timing diagram FIG. 10 is a timing diagram for explaining a data write operation of the first embodiment timing chart for explaining the data write operation of FIG. 11 a first embodiment for FIG. 12 No. It shows the FIG. 14 is a memory cell array of the first embodiment the configuration shown a timing diagram 13 of a memory cell array of the first embodiment structure for explaining data write operation of the first embodiment [ figure 1 】第1の実施例のセンスアンプ回路の回路図【図16】第2の実施例のメモリセルアレイの構成を示す図【図17】第2の実施例のメモリセルアレイの構成を示す図【図18】第1の実施例のメモリセルアレイのn型拡散層とメモリセルのソース・ゲート・ドレイン領域及び、 Figure Figure 18 shows a circuit diagram and FIG. 16] FIG 17 is a showing a configuration of a memory cell array of the second embodiment of the second embodiment of the memory cell array configuration of the sense amplifier circuit of the first embodiment the source-gate-drain region and the n-type diffusion layer and the memory cells of the memory cell array of the first embodiment,
n型拡散層とビット線を接続するコンタクトを示す図【図19】第2の実施例のデータ読み出し動作を説明するためのタイミング図【図20】第2の実施例のデータ読み出し動作を説明するためのタイミング図【図21】第2の実施例のデータ書き込み動作を説明するためのタイミング図【図22】第2の実施例のデータ書き込み動作を説明するためのタイミング図【図23】第2の実施例のメモリセルアレイの構成を示す図【図24】第2の実施例のメモリセルアレイの構成を示す図【図25】第3の実施例のメモリセルアレイの構成を示す図【図26】第4の実施例のメモリセルアレイの構成を示す図【図27】第5の実施例のメモリセルアレイの構成を示す図【図28】第6の実施例のメモリセルアレイの構成を示す図【図29】本発 Indicates a contact for connecting the n-type diffusion layer and the bit line Figure 19 is a timing diagram for explaining a data read operation of the second embodiment [FIG. 20] describing a data read operation of the second embodiment the timing diagram FIG. 21 is a timing diagram for explaining a data write operation of the second embodiment timing chart for explaining the data write operation of FIG. 22 a second embodiment for FIG. 23 second diagram showing a configuration of a memory cell array of embodiment FIG. FIG. 26 to FIG. 24 shows the configuration of the second embodiment of FIG. FIG. 25 showing the configuration of a memory cell array of the memory cell array of the third example the shows the Figure [27] in FIG. 5 and FIG. 28 showing the configuration of a memory cell array of the embodiment of a memory cell array of the sixth configuration example showing a configuration of a memory cell array of the fourth embodiment [FIG. 29] the onset の請求項2を説明するためのメモリセルアレイの図【図30】本発明の請求項2を説明するためのメモリセルアレイの図【図31】本発明の請求項3を説明するためのメモリセルアレイの図【図32】本発明の請求項3を説明するためのメモリセルアレイの図【図33】本発明の請求項7を説明するためのメモリセルアレイの図【図34】本発明のメモリセルユニット及びメモリセル部の一実施例を示す図【図35】本発明のメモリセルユニット及びメモリセル部の一実施例を示す図【図36】本発明のメモリセルユニット及びメモリセル部の一実施例を示す図【図37】本発明のメモリセルユニット及びメモリセル部の一実施例を示す図【図38】従来のNAND型EEPROMのセル構成を示す平面図と等価回路図【図39】図34( Claims of the memory cell array to explain the term 2 Figure 30 shows the memory cell array to explain the second aspect of the present invention FIG. FIG. 31 of the memory cell array for explaining the third aspect of the present invention Figure 32 shows a memory cell unit of claim 3 Figure 34 shows the memory cell array to explain the claims 7 of Figure 33 shows the invention of the memory cell array to explain the present invention of the present invention and an embodiment of a memory cell unit and a memory cell portion of FIG. 36 shows the present invention showing one embodiment of a memory cell unit and a memory cell portion of FIG. 35 shows the present invention showing one embodiment of a memory cell portion Figure 38 shows a plan view and an equivalent circuit diagram showing a cell structure of a conventional NAND type EEPROM [39] Figure 34 illustrates an embodiment of a memory cell unit and a memory cell portion of FIG. 37 shows the present invention shown ( )のA−A'及びB−B'断面図【図40】従来のNAND型EEPROMのメモリセルアレイの等価回路図【図41】従来のNAND型EEPROMのメモリセルアレイのn型拡散層とメモリセルのソース・ゲート・ドレイン領域及び、n型拡散層とビット線を接続するコンタクトを示す図【図42】従来の問題点を説明するためのもので、メモリセルのしきい値とビット線放電時間との関係を示す図【図43】従来の問題点を説明するためのもので、メモリセルアレイ構成を示す図【図44】従来の問題点を説明するためのもので、メモリセルアレイ構成を示す図【図45】従来の問題点を説明するためのもので、メモリセルのしきい値とビット線放電時間との関係を示す図【図46】第7の実施例に係わるサブアレイの構成を示す図【図 A-A 'and B-B' sectional view of) [Figure 40] of the n-type diffusion layer and the memory cell of the conventional equivalent circuit diagram of the NAND type EEPROM memory cell array 41 shows a conventional NAND type EEPROM memory cell array source-gate-drain region and, for the purpose of describing Figure 42 shows the conventional problems as a contact for connecting the n-type diffusion layer and the bit line, the memory cell threshold and the bit line discharge time and those of FIG. FIG. 43 showing the relationship for explaining a conventional problem, for the purpose of describing Figure 44 shows a conventional problem showing a memory cell array configuration, shows a memory cell array configuration [ Figure 45] intended to explain the conventional problem, illustrates a configuration of a sub-array according to FIG. FIG. 46 a seventh embodiment showing a relationship between the threshold and the bit line discharge time of the memory cell [ drawing 7】第7の実施例に係わるメモリセルアレイの構成を示す図【図48】第7の実施例のメモリセルユニットの構成を示す図【図49】第7の実施例のメモリセルユニットの構成を示す図【図50】第7の実施例のメモリセル部の構成を示す図【図51】第7の実施例のメモリセル部の構成を示す図【図52】第7の実施例のデータ読み出し動作を説明するためのタイミング図【図53】第7の実施例のデータ読み出し動作を説明するためのタイミング図【図54】第7の実施例のデータ読み出し動作を説明するためのタイミング図【図55】第7の実施例のデータ読み出し動作を説明するためのタイミング図【図56】第7の実施例のデータ書き込み動作を説明するためのタイミング図【図57】第7の実施例の書き込みベリファイリード 7] The structure of the memory cell unit of a seventh diagram showing a configuration of a memory cell array according to the embodiment FIG. 48 FIG. Figure 49 shows the structure of a memory cell unit of the seventh embodiment] The seventh embodiment Figure Figure 50 Figure 52 shows showing a configuration of a memory cell portion of FIG. 7 FIG. 51 showing the configuration of a memory cell portion of the embodiment of the seventh embodiment the data reading of the seventh embodiment shown the timing diagram [diagram for explaining the timing diagram FIG. 54 the data read operation of the seventh embodiment for explaining the timing diagram FIG. 53 the data read operation of the seventh embodiment for explaining the operation 55] write verify seventh timing diagram illustrating a data read operation of the embodiment FIG. 56 is a timing diagram FIG. 57 for explaining data write operation of the seventh embodiment the seventh embodiment lead 作を説明するためのタイミング図【図58】第7の実施例に係わるメモリセルアレイの別の構成例を示す図【図59】第8の実施例に係わるメモリセルアレイの構成を示す図【符号の説明】 1…メモリセルアレイ2…センスアンプ回路3…ロウデコーダ4…カラムデコーダ5…アドレスバッファ6…I/ Oセンスアンプ7…データ入出力バッファ8…基板電位制御回路 Timing diagram for explaining the work [58] FIG. FIG. 59 FIG. [Code showing the structure of a memory cell array according to the eighth embodiment showing another configuration example of the memory cell array according to a seventh embodiment description] 1 ... memory cell array 2 ... sense amplifier circuit 3 ... row decoder 4 ... column decoder 5 ... address buffer 6 ... I / O sense amplifier 7 ... data output buffer 8 ... substrate potential control circuit

───────────────────────────────────────────────────── フロントページの続き (72)発明者 作井 康司 神奈川県川崎市幸区小向東芝町1番地 株式会社東芝研究開発センター内 (56)参考文献 特開 平2−74069(JP,A) 特開 平2−177199(JP,A) 特開 平2−83971(JP,A) 特開 昭58−18959(JP,A) (58)調査した分野(Int.Cl. 7 ,DB名) H01L 29/788 - 29/792 H01L 27/112 - 27/115 H01L 21/8247 G11C 16/00 - 16/34 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor fragile Koji Kawasaki-shi, Kanagawa-ku, Saiwai Komukaitoshiba-cho, address 1 Corporate research and development in the Center (56) reference Patent flat 2-74069 (JP, a) Patent flat 2-177199 (JP, a) JP flat 2-83971 (JP, a) JP Akira 58-18959 (JP, a) (58 ) investigated the field (Int.Cl. 7, DB name) H01L 29/788 - 29/792 H01L 27/112 - 27/115 H01L 21/8247 G11C 16/00 - 16/34

Claims (1)

  1. (57)【特許請求の範囲】 【請求項1】 第1及び第2共通信号線と、複数のワード線と、複数のメモリセルユニットがマトリクス状に配置されたメモリセルアレイと、前記各メモリセルユニットは、少なくとも1つの不揮発性メモリセルを有するメモリセル部を備え、 前記メモリセルユニットの一端側は、前記ワード線を共有する複数のメモリセルユニットが前記第1共通信号線に接続され、前記メモリセルユニットの他端側は、前記ワード線を共有する複数のメモリセルユニットが前記第2共通信号線に接続されることを特徴とする不揮発性半導体記憶装置。 (57) and [Claims 1. A first and second common signal lines, a plurality of word lines, a memory cell array having a plurality of memory cell units are arranged in matrix, each memory cell unit comprises a memory cell portion having at least one nonvolatile memory cell, one end of the memory cell unit, a plurality of memory cell units which share the word line is connected to the first common signal line, the the other end of the memory cell unit, a nonvolatile semiconductor memory device, wherein a plurality of memory cell units which share the word line is connected to the second common signal line. 【請求項2】1個又は複数個の不揮発性メモリセルから構成されるメモリセル部と、このメモリセル部を共通信号線と導通させる1個又は複数個の選択MOSトランジスタと、から構成されるメモリセルユニットがマトリクス状に配置されたメモリセルアレイを有する不揮発性半導体記憶装置において、 前記メモリセルユニットの一端側は、ワード線を共有する複数のメモリセルユニットが第1の共通信号線に接続され、該メモリセルユニットの他端側は、ワード線を共有し、かつ該メモリセルユニットの一端側と接続されていない1個又は複数個のメモリセルユニットが第2の共通信号線に接続されることを特徴とする不揮発性半導体記憶装置。 2. A one or a plurality of non-volatile and a memory cell memory cell portion, and a one or a plurality of the selection MOS transistor to the memory cell unit is electrically connected to the common signal line, from in the nonvolatile semiconductor memory device having a memory cell array in which memory cell units are arranged in a matrix, one end of the memory cell unit, a plurality of memory cell units sharing a word line is connected to the first common signal line the other end of the memory cell unit, one or more memory cell units share a word line, and not connected to one end side of the memory cell unit is connected to the second common signal line the nonvolatile semiconductor memory device, characterized in that. 【請求項3】1個又は複数個の不揮発性メモリセルから構成されるメモリセル部と、このメモリセル部を共通信号線と導通させる1個又は複数個の選択MOSトランジスタと、から構成されるメモリセルユニットがマトリクス状に配置されたメモリセルアレイを有する不揮発性半導体記憶装置において、 前記メモリセルユニットの一端側は、ワード線を共有する複数のメモリセルユニットがして第1の共通信号線に接続され、該メモリセルユニットの他端側は、ワード線を共有し、かつ該メモリセルユニットの一端側に接続された1個又は複数個のメモリセルユニットが第2の共通信号線に接続されることを特徴とする不揮発性半導体記憶装置。 3. A one or a plurality of non-volatile and a memory cell memory cell portion, and a one or a plurality of the selection MOS transistor to the memory cell unit is electrically connected to the common signal line, from in the nonvolatile semiconductor memory device having a memory cell array in which memory cell units are arranged in a matrix, one end of the memory cell unit, the first common signal line and a plurality of memory cell units sharing a word line connected, the other end of said memory cell units share a word line, and one or a plurality of memory cell units is connected to one end of the memory cell unit is connected to the second common signal line the nonvolatile semiconductor memory device according to claim Rukoto. 【請求項4】1個又は複数個の不揮発性メモリセルから構成されるメモリセル部と、このメモリセル部を共通信号線と導通させる1個又は複数個の選択MOSトランジスタと、から構成されるメモリセルユニットがマトリクス状に配置されたメモリセルアレイを有する不揮発性半導体記憶装置において、 前記メモリセルユニットの一端側は、ワード線を共有する複数のメモリセルユニットが第1の共通信号線に接続され、 前記メモリセルユニットの他端側は、ワード線を共有し、かつ該メモリセルユニットの一端側と接続されていない1個又は複数個のメモリセルユニット、及び該メモリセルユニットの一端側と接続された一個又は複数個のメモリセルユニットが第2の共通信号線に接続されることを特徴とする不揮発性半導体記憶装置。 4. A one or a plurality of non-volatile and a memory cell memory cell portion, and a one or a plurality of the selection MOS transistor to the memory cell unit is electrically connected to the common signal line, from in the nonvolatile semiconductor memory device having a memory cell array in which memory cell units are arranged in a matrix, one end of the memory cell unit, a plurality of memory cell units sharing a word line is connected to the first common signal line , the other end of said memory cell units share a word line, and one or a plurality of memory cell units not connected to one end side of the memory cell units, and connected to one end side of the memory cell unit nonvolatile semiconductor memory device in which one or more of the memory cell unit has been characterized in that it is connected to the second common signal line. 【請求項5】1個又は複数個の不揮発性メモリセルから構成されるメモリセル部を含むメモリセルユニットがマトリクス状に配置されたメモリセルアレイを有する不揮発性半導体記憶装置において、 前記メモリセルユニットの一端側は、ワード線を共有する複数のメモリセルユニットが第1の共通信号線に接続され、該メモリセルユニットの他端側は、ワード線を共有する複数のメモリセルユニットが第2の共通信号線に接続されることを特徴とする不揮発性半導体記憶装置。 5. A nonvolatile semiconductor memory device having a memory cell array in which memory cell units are arranged in a matrix comprising one or memory cell section composed of a plurality of nonvolatile memory cells, the memory cell unit one end, a plurality of memory cell units sharing a word line is connected to the first common signal line, the other end of the memory cell unit, a plurality of memory cell units sharing the word lines second co the nonvolatile semiconductor memory device, characterized in that connected to the communication No. line. 【請求項6】前記メモリセルユニット内のメモリセル部を読み出す際に、メモリセルユニットの一端側が接続する第1の共通信号線を読み出し電位にし、該メモリセルユニットの他端側が接続する第2の共通信号線を読み出し非選択電位に保つことを特徴とする請求項1〜請求項5のいずれかに記載の不揮発性半導体記憶装置。 When 6. reading a memory cell portion in the memory cell unit, second to the first reading of the common signal line potential at one end of the memory cell unit is connected, the other end of the memory cell units are connected the nonvolatile semiconductor memory device according to any one of claims 1 to 5, characterized in that to keep the non-selection potential reading common signal line. 【請求項7】前記メモリセルユニット内のメモリセル部を書き込む際に、メモリセルユニットの一端側が接続する第1の共通信号線を書き込みデータに応じて"1"書き込み電位、或いは"0"書き込み電位にし、該メモリセルユニットの他端側が接続する第2の共通信号線を書き込み非選択電位に保つことを特徴とする請求項1〜請求項5のいずれかに記載の不揮発性半導体記憶装置。 7. when writing a memory cell portion in the memory cell unit, a first common signal line depending on the write data "1" write potential to one end of the memory cell units are connected, or "0" is written the potential, the non-volatile semiconductor memory device according to any one of claims 1 to 5 in which the other end of the memory cell unit is characterized to keep the non-selection potential writing a second common signal line to be connected. 【請求項8】前記メモリセルユニット内のメモリセル部に対して読み出し或いは書き込み動作を行う際に、読み出し或いは書き込みを行わない非選択ブロックのメモリセルユニット内の選択MOSトランジスタがオフするように、該非選択ブロックの選択ゲートに非選択ゲート電圧を印加することを特徴とする請求項2〜請求項5のいずれかに記載の不揮発性半導体記憶装置。 When performing a read or write operation to 8. memory cell portion in the memory cell unit, as the selection MOS transistor in the memory cell unit of the non-selected blocks not read or write is turned off, the nonvolatile semiconductor memory device according to any one of claims 2 to 5, characterized in applying a non-selective gate voltage to a select gate of the non-selected block. 【請求項9】前記メモリセルユニットが、1個又は複数個の不揮発性メモリセルから構成されるメモリセル部と、前記メモリセル部を第1の共通信号線と導通させる第1の選択MOSトランジスタと、前記メモリセル部と第2の共通信号線を導通させ、かつ第1の選択MOSトランジスタとしきい値電圧が異なる第2の選択MOSトランジスタとから構成されることを特徴とする請求項1 Wherein said memory cell unit, one or more memory cell section composed of a nonvolatile memory cell, a first selection MOS transistor connecting the memory cell portion and a first common signal line When, according to claim 1, wherein the memory cell portion and to conduct the second common signal line, and the first selecting MOS transistor and the threshold voltage is composed of a different second selection MOS transistors
    〜請求項5のいずれかに記載の不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to any one of 1 to claims 5. 【請求項10】前記メモリセルユニットが1個又は複数個の不揮発性メモリセルから構成されるメモリセル部と、前記メモリセル部を第1の共通信号線と導通させる第1の選択MOSトランジスタと、前記メモリセル部と第2の共通信号線を導通させる第2の選択MOSトランジスタから構成され、 第1の選択MOSトランジスタが第1のしきい値電圧V And wherein said memory cell unit is one or more consisting of the non-volatile memory cell memory cell portion, a first selection MOS transistor connecting the memory cell portion and a first common signal line the consists memory cell portion and the second selecting MOS transistor connecting the second common signal line, the first selecting MOS transistor is a first threshold voltage V
    th1 を持ち、第2の選択MOSトランジスタが第2のしきい値電圧Vth2 を持つ第1のメモリセルユニットと、 第1の選択MOSトランジスタが第3のしきい値電圧V Have th1, a first memory cell unit in which the second selecting MOS transistor having a second threshold voltage Vth2, the first selecting MOS transistor is a third threshold voltage V
    th3 を持ち、第2選択MOSトランジスタが第4のしきい値電圧Vth4 を持つ第2のメモリセルユニットとが、 第1の選択MOSトランジスタのゲート電極及び第2の選択MOSトランジスタのゲート電極をそれぞれ第1及び第2の選択ゲートとして共有してサブアレイを構成し、 第1のしきい値電圧Vth1 前記第3のしきい値電圧Vt Has th3, respectively second selecting MOS transistor and the second memory cell unit having a fourth threshold voltage Vth4 is, the gate electrode of the gate electrode and the second selecting MOS transistor of the first selecting MOS transistor Share a first and second selection gates constitute a sub-array, the first threshold voltage Vth1 is the third threshold voltage Vt
    h3 よりも大きく、かつ 、第2のしきい値電圧Vth2 前<br>記第4のしきい値電圧Vth4 よりも小さいことを特徴とする請求項1〜3のいずれかに記載の不揮発性半導体記憶装置。 greater than h3, and non-volatile according to claim 1, the second threshold voltage Vth2 is characterized less than before <br> SL fourth threshold voltage Vth4 the semiconductor memory device. 【請求項11】第1のメモリセルユニットのメモリセル部を読み出す時には、第1のメモリセルユニットの第1 11. When reading the memory cell of the first memory cell unit is a first first memory cell unit
    及び第2の選択MOSトランジスタを導通状態とし、第2のメモリセルユニットの第1或いは第2の選択MOS And second selection MOS transistors in a conductive state, the first or the second selection MOS of the second memory cell units
    トランジスタの少なくとも一方は非導通状態とし、 第2のメモリセルユニットのメモリセル部を読み出す時には、第1のメモリセルユニットの第1或いは第2の選択MOSトランジスタの少なくとも一方は非導通状態とし、第2のメモリセルユニットの第1及び第2の選択M At least one of the transistors is non-conductive, when reading the memory cell of the second memory cell unit, at least one of the first or the second selection MOS transistor of the first memory cell unit is non-conductive, the first and second selection M of the second memory cell units
    OSトランジスタを導通状態とするように、 選択された前記サブアレイ内の第1及び第2の選択MO To the OS transistor conductive, the first and second selection MO in said selected sub-array
    Sトランジスタに読み出し選択ゲート電圧を印加する手段を備えたことを特徴とする請求項10記載の不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 10, wherein further comprising means for applying a read select gate voltage S transistor. 【請求項12】第1のメモリセルユニットのメモリセル部を書き込む時には、第1のメモリセルユニットの第1 12. When writing a memory cell portion of the first memory cell unit is a first first memory cell unit
    の選択MOSトランジスタを導通状態とし、第2の選択MOSトランジスタを非導通状態とし、第2のメモリセルユニットの第1の選択MOSトランジスタは非導通状態とし、第2の選択MOSトランジスタは導通状態又は非導通状態とし、 第2のメモリセルユニットのメモリセル部を書き込む時には、第2のメモリセルユニットの第2の選択MOSトランジスタを導通状態とし、第1の選択MOSトランジスタを非導通状態とし、第1のメモリセルユニットの第2の選択MOSトランジスタは非導通状態とし、第1の選択MOSトランジスタの選択MOSトランジスタは導通又は非導通状態とするように、 選択された前記サブアレイ内の第1及び第2の選択MO And a selection MOS transistor the conduction state, the second selecting MOS transistor is non-conducting state, the first selection MOS transistor of the second memory cell unit is non-conductive, the second selecting MOS transistor is conductive state or and a non-conductive state, when writing the memory cell of the second memory cell unit, a second selecting MOS transistor of the second memory cell unit in a conductive state, and the first selecting MOS transistors non-conductive, the 1 of the second selection MOS transistor of the memory cell unit is non-conductive, so that the selection MOS transistor of the first selecting MOS transistor is rendered conductive or non-conductive state, the first and second in said selected sub-array 2 of the selected MO
    Sトランジスタに書き込み選択ゲート電圧を印加する手段を備えたことを特徴とする請求項10記載の不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 10, wherein further comprising means for applying a write select gate voltage S transistor. 【請求項13】前記メモリセルユニットが、1個又は複数個の不揮発性メモリセルから構成されるメモリセル部と、前記メモリセル部を第1の共通信号線と導通させる、直列接続された第1の共通信号線に接続する第1の The method according to claim 13, wherein the memory cell units, and one or a plurality of non-volatile and a memory cell memory cell unit, thereby turning on the memory cell portion and a first common signal line, connected in series first connected to one common signal line
    選択MOSトランジスタ及びメモリセル部に接続する第 The connected to the selected MOS transistors and the memory cell portion
    2の選択MOSトランジスタの2つの選択MOSトラン Two of the selection MOS Trang 2 of the selection MOS transistor
    ジスタと、前記メモリセル部と第2の共通信号線を導通させる第3の選択MOSトランジスタとから構成され、 第1の選択MOSトランジスタと第2の選択MOSトランジスタのしきい値電圧が異なることを特徴とする請求項1,2,3又は5に記載の不揮発性半導体記憶装置。 And register, wherein is composed of a memory cell portion and the third selection MOS transistor connecting the second common signal line, that the threshold voltage of the first selection MOS transistor and a second selection MOS transistors are different the nonvolatile semiconductor memory device according to claim 1, 2, 3 or 5, characterized. 【請求項14】前記メモリセルユニットが、1個又は複数個の不揮発性メモリセルから構成されるメモリセル部と、前記メモリセル部を第1の共通信号線と導通させる、直列接続された第1の共通信号線に接続する第1の The method according to claim 14, wherein the memory cell units, and one or a plurality of non-volatile and a memory cell memory cell unit, thereby turning on the memory cell portion and a first common signal line, connected in series first connected to one common signal line
    選択MOSトランジスタ及びメモリセル部に接続する第 The connected to the selected MOS transistors and the memory cell portion
    2の選択MOSトランジスタの2つの選択MOSトラン Two of the selection MOS Trang 2 of the selection MOS transistor
    ジスタと、前記メモリセル部と第2の共通信号線を導通させる第3の選択MOSトランジスタとから構成され、 第1の選択MOSトランジスタが第1のしきい値電圧V And register, is composed of a third selection MOS transistor connecting the memory cell portion and the second common signal line, the first selecting MOS transistor is a first threshold voltage V
    th1 を持ち、第2の選択MOSトランジスタが第2のしきい値電圧Vth2 を持つ第1のメモリセルユニットと、 Have th1, a first memory cell unit in which the second selecting MOS transistor having a second threshold voltage Vth2,
    第1の選択MOSトランジスタが第3のしきい値電圧V First selection MOS transistor is a third threshold voltage V
    th3 を持ち、第2の選択MOSトランジスタが第4のしきい値電圧Vth4 を持つ第2のメモリセルユニットとが、第1乃至第3の選択MOSトランジスタの各ゲート電極をそれぞれ第1乃至第3の選択ゲートとして共有してサブアレイを構成し、 第1のしきい値電圧Vth1 前記第3のしきい値電圧Vt Has th3, second selecting MOS transistor and the second memory cell unit having a fourth threshold voltage Vth4, the first to third selection MOS transistor the gate electrode of each of the first to third constitute sub-arrays share a select gate, a first threshold voltage Vth1 is the third threshold voltage Vt
    h3 よりも大きく 、第2のしきい値電圧Vth2 前記第4 greater than h3, the second threshold voltage Vth2 fourth
    のしきい値電圧Vth4 よりも小さいことを特徴とする請求項1,2,3又は5に記載の不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 1, 2, 3 or 5, characterized in that less than the threshold voltage Vth4 of. 【請求項15】第1のしきい値電圧Vth1 と第4のしきい値電圧Vth4 とが等しく、第2のしきい値電圧Vth2 15. equal to the first threshold voltage Vth1 and the fourth threshold voltage Vth4 is, the second threshold voltage Vth2
    と第3のしきい値電圧Vth3 とが等しいことを特徴とする請求項10又は14に記載の不揮発性半導体記憶装置。 When the non-volatile semiconductor memory device according to claim 10 or 14 and the third threshold voltage Vth3 is that wherein equal. 【請求項16】第1のメモリセルユニットのメモリセル部を読み出す時には、第1のメモリセルユニットの第1 16. When reading the memory cell of the first memory cell unit is a first first memory cell unit
    乃至第3の選択MOSトランジスタを導通状態とし、第2のメモリセルユニットの第1及び第2の選択MOSトランジスタの少なくとも一方を非導通状態とし、 第2のメモリセルユニットのメモリセル部を読み出す時には、第1のメモリセルユニットの第1及び第2の選択MOSトランジスタの少なくとも一方を非導通状態とし、第2のメモリセルユニットの第1乃至第3の選択M To the third selection MOS transistor conductive, at least one of the first and second selection MOS transistor of the second memory cell unit to a non-conductive state, when reading the memory cell of the second memory cell unit , at least one of the first and second selection MOS transistors of the first memory cell unit to a non-conductive state, the first to third selection M of the second memory cell units
    OSトランジスタを導通状態とするように、 選択された前記サブアレイ内の第1乃至第3の選択MO To the OS transistor conductive, first to third selection MO in said selected sub-array
    Sトランジスタに読み出し選択ゲート電圧を印加する手段を備えたことを特徴とする請求項14記載の不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 14, wherein further comprising means for applying a read select gate voltage S transistor. 【請求項17】第1のメモリセルユニットのメモリセル部を書き込む時には、第1のメモリセルユニットの第1 17. When writing a memory cell portion of the first memory cell unit is a first first memory cell unit
    及び第2の選択MOSトランジスタを共に導通状態とし、第3の選択MOSトランジスタを非導通状態とし、 And second selection MOS transistors are both conductive, and the third selection MOS transistors non-conductive,
    第2のメモリセルユニットの第1の選択MOSトランジスタと第2の選択MOSトランジスタの少なくとも一方を非導通状態とし、 第2のメモリセルユニットのメモリセル部を書き込む時には、第2のメモリセルユニットの第1及び第2の選択MOSトランジスタを共に導通状態とし、第3の選択M At least one of the first selecting MOS transistor and the second selecting MOS transistor of the second memory cell unit to a non-conductive state, when writing the memory cell of the second memory cell unit, the second memory cell units the first and second selection MOS transistors both conductive, the third selection M
    OSトランジスタを非導通状態とし、第1のメモリセルユニットの第1の選択MOSトランジスタと第2の選択MOSトランジスタの少なくとも一方を非導通状態とするように、 選択された前記サブアレイ内の第1乃至第3の選択MO The OS transistor is non-conducting state, so that a non-conducting state at least one of the first selecting MOS transistor and the second selecting MOS transistor of the first memory cell unit, first to within said selected sub-array third selection MO
    Sトランジスタに書き込み選択ゲート電圧を印加する手段を備えたことを特徴とする請求項14記載の不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 14, wherein further comprising means for applying a write select gate voltage S transistor. 【請求項18】前記メモリセルユニットが、1個又は複数個の不揮発性メモリセルから構成されるメモリセル部と、前記メモリセル部を第1の共通信号線と導通させる、直列接続された第1の共通信号線に接続する第1の The method according to claim 18, wherein the memory cell units, and one or a plurality of non-volatile and a memory cell memory cell unit, thereby turning on the memory cell portion and a first common signal line, connected in series first connected to one common signal line
    選択MOSトランジスタ及びメモリセル部に接続する第 The connected to the selected MOS transistors and the memory cell portion
    2の選択MOSトランジスタの2つの選択MOSトラン Two of the selection MOS Trang 2 of the selection MOS transistor
    ジスタと、前記メモリセル部を第2の共通信号線と導通させる、直列接続された第2の共通信号線に接続する第 And register, thereby turning on the memory cell portion and the second common signal line, the first connected to the second common signal lines that are connected in series
    3の選択MOSトランジスタ及びメモリセル部に接続す Connecting to third selection MOS transistors and the memory cell portion
    る第4の選択MOSトランジスタの2つの選択MOSト Two of the selection MOS door of the fourth selection MOS transistor that
    ランジスタとから構成され、 第1の選択MOSトランジスタと第2の選択MOSトランジスタのしきい値電圧が異なり、第3の選択MOSトランジスタと第4の選択MOSトランジスタのしきい値電圧が異なることを特徴とする請求項1,2,3又は5 Is composed of a transistor, unlike the first selecting MOS transistor and the threshold voltage of the second selecting MOS transistor, characterized in that the threshold voltage of the third selection MOS transistor and a fourth selection MOS transistors are different It claims 1 to 5,
    に記載の不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to. 【請求項19】前記メモリセルユニットが、1個又は複数個の不揮発性メモリセルから構成されるメモリセル部と、前記メモリセル部を第1の共通信号線と導通させる、直列接続された第1の共通信号線に接続する第1の The method according to claim 19, wherein the memory cell units, and one or a plurality of non-volatile and a memory cell memory cell unit, thereby turning on the memory cell portion and a first common signal line, connected in series first connected to one common signal line
    選択MOSトランジスタ及びメモリセル部に接続する第 The connected to the selected MOS transistors and the memory cell portion
    2の選択MOSトランジスタの2つの選択MOSトラン Two of the selection MOS Trang 2 of the selection MOS transistor
    ジスタと、前記メモリセル部を第2の共通信号線と導通させる、直列接続された第2の共通信号線に接続する第 And register, thereby turning on the memory cell portion and the second common signal line, the first connected to the second common signal lines that are connected in series
    3の選択MOSトランジスタ及びメモリセル部に接続す Connecting to third selection MOS transistors and the memory cell portion
    る第4の選択MOSトランジスタの2つの選択MOSト Two of the selection MOS door of the fourth selection MOS transistor that
    ランジスタとから構成され、 第1,第2,第3,第4の選択MOSトランジスタが順に第1,第2,第3,第4のしきい値電圧Vth1 ,Vth Is composed of a transistor, first, second, third, fourth selection MOS transistor in turn first, second, third, fourth threshold voltage Vth1, Vth
    2 ,Vth3 ,Vth4 を持つ第1のメモリセルユニットと、第1,第2,第3,第4の選択MOSトランジスタが順に第5,第6,第7,第8のしきい値電圧Vth5 , 2, Vth3, a first memory cell unit having a Vth4, first, second, third, fourth selection MOS transistor in turn fifth, sixth, seventh, eighth threshold voltage Vth5,
    Vth6 ,Vth7 ,Vth8 を持つ第2のメモリセルユニットとが、第1乃至第4の選択MOSトランジスタの各ゲート電極をそれぞれ第1乃至第4の選択ゲートとして共有してサブアレイを構成し、 第1のしきい値電圧Vth1 第5のしきい値電圧Vth5 Vth6, Vth7, a second memory cell unit with Vth8 are shared to constitute a sub-array of the first to the gate electrode of the fourth selection MOS transistor as the first to fourth select gates, first the threshold voltage Vth1 is the fifth threshold voltage Vth5 of
    り小さく、第2のしきい値電圧Vth2 第6のしきい値電圧Vth6 より大きくなっており 、かつ第3のしきい値電圧Vth3 第7のしきい値電圧Vth7 より小さく、第4 Ri small, second threshold voltage Vth2 are larger than the threshold voltage Vth6 sixth, and third threshold voltage Vth3 is smaller than the seventh threshold voltage Vth7, 4
    のしきい値電圧Vth4 第8のしきい値電圧Vth8 より大 The threshold voltage Vth4 is greater than the threshold voltage Vth8 of the eighth
    きくなっていることを特徴とする請求項1,2,3又は5に記載の不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 1, 2, 3 or 5, characterized in that it is listening. 【請求項20】第1のしきい値電圧Vth1 と第6のしきい値電圧Vth6 とが等しく、第2のしきい値電圧Vth2 20. equal to the first threshold voltage Vth1 and the sixth threshold voltage Vth6 is, the second threshold voltage Vth2
    と第5のしきい値電圧Vth5 とが等しく、第3のしきい値電圧Vth3 と第8のしきい値電圧Vth8 とが等しく、 When the fifth is equal to the threshold voltage Vth5 of equal a third threshold voltage Vth3 and eighth threshold voltage Vth8 is,
    第4のしきい値電圧電圧Vth4 と第7のしきい値電圧V The fourth threshold voltage voltage Vth4 seventh threshold voltage V
    th7 とが等しいことを特徴とする請求項19記載の不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 19, wherein the and th7 are equal. 【請求項21】第1のメモリセルユニットと第2のメモリセルユニットが、交互に配設されて前記サブアレイを構成することを特徴とする請求項10,14又は20に記載の不揮発性半導体記憶装置。 21. The first memory cell unit and the second memory cell unit, alternately arranged to be non-volatile semiconductor memory according to claim 10, 14 or 20, characterized in that configuring the sub-arrays apparatus. 【請求項22】第1のメモリセルユニットのメモリセル部を読み出す時には、第1のメモリセルユニットの第1 22. When reading the memory cell of the first memory cell unit is a first first memory cell unit
    乃至第4の選択MOSトランジスタを導通状態とし、第2のメモリセルユニットの第1乃至第4の選択MOSトランジスタの少なくとも1つを非導通状態とし、 第2のメモリセルユニットのメモリセル部を読み出す時には、第1のメモリセルユニットの第1乃至第4の選択MOSトランジスタの少なくとも1つを非導通状態とし、第2のメモリセルユニットの第1乃至第4の選択M To a conducting state and the fourth selection MOS transistors, at least one of the first to fourth selection MOS transistor of the second memory cell unit to a non-conductive state, reading the memory cells of the second memory cell units sometimes, at least one of the first to fourth selection MOS transistor of the first memory cell unit to a non-conductive state, the first to fourth selection M of the second memory cell units
    OSトランジスタが導通状態になるように、 選択された前記サブアレイ内の第1乃至第4の選択MO OS transistors as is turned on, first to fourth selection MO in said selected sub-array
    Sトランジスタに読み出し選択ゲート電圧を印加する手段を備えたことを特徴とする請求項19記載の不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 19, wherein further comprising means for applying a read select gate voltage S transistor. 【請求項23】第1のメモリセルユニットのメモリセル部を書き込む時には、第1のメモリセルユニットの第1 23. When writing a memory cell portion of the first memory cell unit is a first first memory cell unit
    及び第2の選択MOSトランジスタを共に導通状態とし、第3及び第4の選択MOSトランジスタの少なくとも一方を非導通状態とし、第2のメモリセルユニットの第1の選択MOSトランジスタと第2の選択MOSトランジスタの少なくとも一方を非導通状態とし、第3及び第4の選択MOSトランジスタを導通状態或いは非導通状態とし、 第2のメモリセルユニットのメモリセル部を書き込む時には、第2のメモリセルユニットの第1及び第2の選択MOSトランジスタを共に導通状態とし、第3及び第4 And second selection MOS transistors are both conductive, at least one of the third and fourth selection MOS transistor is non-conducting state, the first selection MOS transistor of the second memory cell unit and the second selecting MOS at least one transistor is non-conductive, the third and fourth selection MOS transistor in a conductive state or a nonconductive state, when writing the memory cell of the second memory cell unit, the second memory cell units first 1 and second selection MOS transistors both conductive, third and fourth
    の選択MOSトランジスタの少なくとも一方を非導通状態とし、第1のメモリセルユニットの第1の選択MOS At least one was a non-conductive state, the first selection MOS of the first memory cell unit of the selection MOS transistor
    トランジスタと第2の選択MOSトランジスタの少なくとも一方を非導通状態とし、第3及び第4の選択MOS Transistor and at least one of the second selecting MOS transistor is non-conducting state, the third and fourth selection MOS
    トランジスタを導通状態或いは非導通状態とするように、 選択された前記サブアレイ内の第1乃至第4の選択MO To the conduction state or non-conducting state transistor, the first to fourth selection MO in said selected sub-array
    Sトランジスタに書き込み選択ゲート電圧を印加する手段を備えたことを特徴とする請求項19記載の不揮発性半導体記憶装置。 The nonvolatile semiconductor memory device according to claim 19, wherein further comprising means for applying a write select gate voltage S transistor. 【請求項24】前記メモリセルユニットが、1個又は複数個の不揮発性メモリセルから構成されるメモリセル部と、前記メモリセル部を第1の共通信号線と導通させる、直列接続された第1の共通信号線に接続する第1の The method according to claim 24, wherein the memory cell units, and one or a plurality of non-volatile and a memory cell memory cell unit, thereby turning on the memory cell portion and a first common signal line, connected in series first connected to one common signal line
    選択MOSトランジスタ及びメモリセル部に接続する第 The connected to the selected MOS transistors and the memory cell portion
    2の選択MOSトランジスタの2つの選択MOSトラン Two of the selection MOS Trang 2 of the selection MOS transistor
    ジスタと、前記メモリセル部と第2の共通信号線を導通させる第3の選択MOSトランジスタとから構成され、 第1〜第3の選択MOSトランジスのしきい値電圧のうち、少なくとも1つが他のしきい値電圧と異なることを特徴とする請求項4記載の不揮発性半導体記憶装置。 And register, is composed of a third selection MOS transistor connecting the memory cell portion and the second common signal line, among the threshold voltages of the first to third selection MOS transistor, at least one other the nonvolatile semiconductor memory device according to claim 4, wherein a different threshold voltage. 【請求項25】前記メモリセルユニットが、1個又は複数個の不揮発性メモリセルから構成されるメモリセル部と、前記メモリセル部を第1の共通信号線と導通させる、直列接続された第1の共通信号線に接続する第1の The method according to claim 25, wherein the memory cell units, and one or a plurality of non-volatile and a memory cell memory cell unit, thereby turning on the memory cell portion and a first common signal line, connected in series first connected to one common signal line
    選択MOSトランジスタ及びメモリセル部に接続する第 The connected to the selected MOS transistors and the memory cell portion
    2の選択MOSトランジスタの2つの選択MOSトラン Two of the selection MOS Trang 2 of the selection MOS transistor
    ジスタと、前記メモリセル部と第2の共通信号線を導通させる第3の選択MOSトランジスタとから構成され、 第1の選択MOSトランジスタが第1のしきい値電圧V And register, is composed of a third selection MOS transistor connecting the memory cell portion and the second common signal line, the first selecting MOS transistor is a first threshold voltage V
    th1 を持ち、第2の選択MOSトランジスタが第2のしきい値電圧Vth2 を持ち、第3の選択MOSトランジスタが第3のしきい値電圧Vth3を持つ第1のメモリセルユニットと、第1の選択MOSトランジスタが第4のしきい値電圧Vth4 を持ち、第2の選択MOSトランジスタが第5のしきい値電圧Vth5 を持ち、第3の選択MOS Have th1, the second selecting MOS transistor having a second threshold voltage Vth2, the third selection MOS transistor and a first memory cell unit having a third threshold voltage Vth3, the first select MOS transistor has a fourth threshold voltage Vth4, the second selecting MOS transistor having a fifth threshold voltage Vth5, third selection MOS
    トランジスタが第6のしきい値電圧Vth6を持つ第2のメモリセルユニットと、第1の選択MOSトランジスタが第7のしきい値電圧Vth7 を持ち、第2の選択MOSトランジスタが第8のしきい値電圧Vth8 を持ち、第3の選択MOSトランジスタが第9のしきい値電圧Vth9を持つ第3のメモリセルユニットとが、第1の選択MOSトランジスタのゲート電極、第2の選択MOSトランジスタのゲート電極及び第3の選択MOSトランジスタのゲート電極をそれぞれ第1,第2及び第3の選択ゲートとして共有してサブアレイを構成し、 第1のしきい値電圧Vth1 ,第4のしきい値電圧Vth4 A second memory cell unit transistor has a threshold voltage Vth6 sixth, the first selecting MOS transistor having a seventh threshold voltage Vth7, second selection MOS transistor threshold eighth has a value voltage Vth8, third selection MOS transistor and a third memory cell unit with a ninth threshold voltage Vth9, the first gate electrode of the select MOS transistor, a gate of the second selecting MOS transistor first electrode and the third gate electrode of the select MOS transistors, respectively, share the second and third select gate constitutes a subarray, the first threshold voltage Vth1, the fourth threshold voltage Vth4
    ,第7のしきい値電圧Vth7 のうち少なくとも1つは他と異なり、第2のしきい値電圧Vth2 ,第5のしきい値電圧Vth5 ,第8のしきい値電圧Vth8 のうち少なくとも1つは他と異なり、第3のしきい値電圧Vth3 ,第6のしきい値電圧Vth6 ,第9のしきい値電圧Vth9 のうち少なくとも1つは他と異なることを特徴とする請求項4記載の不揮発性半導体記憶装置。 At least one of the seventh threshold voltage Vth7 Unlike other, second threshold voltage Vth2, the fifth threshold voltage Vth5, at least one of the eighth threshold voltage Vth8 Unlike other, the third threshold voltage Vth3, the sixth threshold voltage Vth6, according to claim 4, wherein at least one of the ninth threshold voltage Vth9, characterized in that the different from other nonvolatile semiconductor memory device. 【請求項26】第1のしきい値電圧Vth1 ,第5のしきい値電圧Vth5 ,及び第9のしきい値電圧Vth9 が等しく、第2のしきい値電圧Vth2 ,第3のしきい値電圧V 26. The first threshold voltage Vth1, the fifth threshold voltage Vth5, and ninth equal threshold voltages Vth9 the second threshold voltage Vth2, the third threshold value voltage V
    th3 ,第4のしきい値電圧Vth4 ,第6のしきい値電圧Vth6 ,第7のしきい値電圧Vth7 ,及び第8のしきい値電圧Vth8 が等しいことを特徴とする請求項25記載の不揮発性半導体記憶装置。 th3, fourth threshold voltage Vth4, the sixth threshold voltage Vth6, according to claim 25, wherein the seventh threshold voltage Vth7, and eighth threshold voltage Vth8 is that wherein equal nonvolatile semiconductor memory device. 【請求項27】第1のメモリセルユニット,第2のメモリセルユニット,及び第3のメモリセルユニットが、交互に配設されて前記サブアレイを構成することを特徴とする請求項25記載の不揮発性半導体記憶装置。 27. The first memory cell unit, a second memory cell units, and the third memory cell unit, a non-volatile claim 25 are alternately arranged, characterized in that configuring the sub-arrays sEMICONDUCTOR mEMORY dEVICE. 【請求項28】第1のメモリセルユニットのメモリセル部を読み出す時には、第1のメモリセルユニットの第1,第2及び第3の選択MOSトランジスタを導通状態とし、第2のメモリセルユニットの第1,第2或いは第3の選択MOSトランジスタの少なくとも一つは非導通状態とし、第3のメモリセルユニットの第1,第2或いは第3の選択MOSトランジスタの少なくとも一つは非導通状態とし、 第2のメモリセルユニットのメモリセル部を読み出す時には、第2のメモリセルユニットの第1,第2及び第3 When 28. reading the memory cell of the first memory cell unit is a first first memory cell unit, the second and third selection MOS transistor conductive, the second memory cell units first, at least one of the second or third selection MOS transistor is non-conductive, at least one of a non-conductive state of the first, second or third selection MOS transistor of the third memory cell units , when reading the memory cell of the second memory cell unit, the first, second and third second memory cell units
    の選択MOSトランジスタを導通状態とし、第1のメモリセルユニットの第1,第2或いは第3の選択MOSトランジスタの少なくとも一つは非導通状態とし、第3のメモリセルユニットの第1,第2或いは第3の選択MO The selection MOS transistor in a conductive state, the first first memory cell unit, the first at least one is non-conductive, the third memory cell units of the second or third selection MOS transistor, the second or the third selection MO
    Sトランジスタの少なくとも一つは非導通状態とし、 第3のメモリセルユニットのメモリセル部を読み出す時には、第3のメモリセルユニットの第1,第2及び第3 At least one of the S transistor is non-conductive, when reading the memory cell portion of the third memory cell unit, the first, second and third third memory cell units
    の選択MOSトランジスタを導通状態とし、第1のメモリセルユニットの第1,第2或いは第3の選択MOSトランジスタの少なくとも一つは非導通状態とし、第2のメモリセルユニットの第1,第2或いは第3の選択MO The selection MOS transistor in a conductive state, the first first memory cell unit, the first at least one is non-conductive, the second memory cell unit of the second or third selection MOS transistor, the second or the third selection MO
    Sトランジスタの少なくとも一つは非導通状態とするように、 選択された前記サブアレイ内の第1,第2及び第3の選択MOSトランジスタに読み出し選択ゲート電圧を印加する手段を備えたことを特徴とする請求項25記載の不揮発性半導体記憶装置。 So that at least one of the S transistor is non-conductive, and further comprising a means for applying a first read select gate voltage to the second and third selection MOS transistors in said selected sub-array the nonvolatile semiconductor memory device according to claim 25 wherein the. 【請求項29】第1のメモリセルユニットのメモリセル部を書き込む時には、第1のメモリセルユニットの第1 29. When writing a memory cell portion of the first memory cell unit is a first first memory cell unit
    及び第2の選択MOSトランジスタを共に導通状態とし、第3の選択MOSトランジスタを非導通状態とし、 And second selection MOS transistors are both conductive, and the third selection MOS transistors non-conductive,
    第2及び第3のメモリセルユニットの第1の選択MOS First selection MOS of the second and third memory cell units
    トランジスタと第2の選択MOSトランジスタの少なくとも一方を非導通状態とし、 第2のメモリセルユニットのメモリセル部を書き込む時には、第2のメモリセルユニットの第1及び第2の選択MOSトランジスタを共に導通状態とし、第3の選択M At least one transistor and a second select MOS transistor and a non-conductive state, when writing the memory cell of the second memory cell unit, both conducting a first and second selection MOS transistor of the second memory cell units a state, the third selection M
    OSトランジスタを非導通状態とし、第1及び第3のメモリセルユニットの第1の選択MOSトランジスタと第2の選択MOSトランジスタの少なくとも一方を非導通状態とし、 第3のメモリセルユニットのメモリセル部を書き込む時には、第3のメモリセルユニットの第3の選択MOSトランジスタを導通状態とし、第1及び第2の選択MOS The OS transistor is non-conducting state, the first selection MOS transistor and at least one of the second selecting MOS transistor is non-conductive state, the memory cell portion of the third memory cell units of the first and third memory cell units when writing, the third selection MOS transistor of the third memory cell unit in a conductive state, the first and second selection MOS
    トランジスタの少なくとも一方を非導通状態とし、第1 At least one transistor is non-conductive, first
    及び第2のメモリセルユニットの第3の選択MOSトランジスタを非導通状態とするように、 選択された前記サブアレイ内の第1,第2及び第3の選択MOSトランジスタに書き込み選択ゲート電圧を印加する手段を備えたことを特徴とする請求項25記載の不揮発性半導体記憶装置。 And as a third selection MOS transistor of the second memory cell unit to a non-conducting state, applying a first, write select gate voltage to the second and third selection MOS transistors in said selected sub-array the nonvolatile semiconductor memory device according to claim 25, wherein further comprising a means. 【請求項30】 前記各メモリセルユニットは、前記メモリセル部を前記第1及び第2共通信号線の少なくとも一方と導通させる少なくとも1つの選択MOSトランジスタを有することを特徴とする請求項1記載の不揮発性半導体記憶装置。 30. Each of memory cell unit of claim 1, wherein the at least one selection MOS transistor to conduct at least one of said memory cell portion and the first and second common signal line nonvolatile semiconductor memory device. 【請求項31】 前記メモリセルユニット内のメモリセル部に対して読み出し或いは書き込み動作を行う際に、 When performing a read or write operation with respect to 31. The memory cell portion in the memory cell unit,
    読み出し或いは書き込みを行わない非選択ブロックのメモリセルユニット内の選択MOSトランジスタがオフするように、該非選択ブロックの選択ゲートに非選択ゲート電圧を印加することを特徴とする請求項30記載の不揮発性半導体記憶装置。 As selection MOS transistors in the memory cell unit of the non-selected blocks not read or write is turned off, a nonvolatile claim 30, wherein applying a non-selective gate voltage to a select gate of the non-selected block the semiconductor memory device.
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