JP3532312B2 - Semiconductor device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置およびその
製造技術に関し、特に、パワーＭＯＳＦＥＴを有する半
導体装置に適用して有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and its manufacturing technique, and more particularly to a technique effective when applied to a semiconductor device having a power MOSFET.
【０００２】[0002]
【従来の技術】パワーＭＯＳＦＥＴを有する半導体装置
は、高耐圧横型ＭＯＳＦＥＴや抵抗素子などで構成され
た制御部と縦型パワーＭＯＳＦＥＴとで回路を構成して
いる。制御部の高耐圧横型ＭＯＳＦＥＴは、一例として
ｎ型の半導体基板の表面部のｐ型ウエル内にソース、ド
レイン領域を構成する一対のｎ+型半導体領域を設け、
このソース、ドレイン領域間のウエル表面部をチャネル
領域としている。チャネル領域の上部には、ゲート酸化
膜を介して多結晶シリコンのゲート電極が形成され、ゲ
ート電極の上層にはＰＳＧ(Phosphorous Silicate Glas
s)膜からなる層間絶縁膜が形成されている。この層間絶
縁膜上には、Ａｌ配線が形成されており、層間絶縁膜に
開孔された接続孔を通じて横型ＭＯＳＦＥＴのソース、
ドレイン領域と電気的に接続されている。2. Description of the Related Art A semiconductor device having a power MOSFET has a circuit composed of a control unit composed of a high breakdown voltage lateral MOSFET, a resistance element and the like and a vertical power MOSFET. The high breakdown voltage lateral MOSFET of the control unit is provided with a pair of n + type semiconductor regions forming source and drain regions in a p type well on the surface of an n type semiconductor substrate, as an example.
The well surface portion between the source and drain regions serves as a channel region. A polycrystalline silicon gate electrode is formed on the channel region via a gate oxide film, and a PSG ( Phosphorous Silicate Glas) layer is formed on the gate electrode.
An interlayer insulating film made of the film s) is formed. The interlayer on the insulating film, and an Al wiring is formed, the source of the lateral MOSFET through a connection hole which is opened in the interlayer insulating film,
It is electrically connected to the drain region.
【０００３】一方、縦型パワーＭＯＳＦＥＴは、ドレイ
ン領域を構成する半導体基板の表面部のｐ型チャネル領
域内にソース領域を構成するｎ+ 型半導体領域を設けて
いる。半導体基板上には、ゲート酸化膜を介して多結晶
シリコンのゲート電極が形成され、ゲート電極の上層に
はＰＳＧ膜からなる層間絶縁膜が形成されている。この
層間絶縁膜上にはＡｌのソース電極が形成されており、
層間絶縁膜に開孔された接続孔を通じて縦型ＭＯＳＦＥ
Ｔのソース領域と電気的に接続されている。縦型パワー
ＭＯＳＦＥＴは、ゲート電極にバイアス電圧を印加した
ときにチャネル領域上部にソース領域と同じ導電形の反
転層が形成され、ソース領域から半導体基板（ドレイン
領域）に沿って低抵抗な電流経路が形成されることによ
り動作する。On the other hand, in the vertical power MOSFET, an n + type semiconductor region forming a source region is provided in a p type channel region on the surface of a semiconductor substrate forming a drain region. A gate electrode of polycrystalline silicon is formed on the semiconductor substrate via a gate oxide film, and an interlayer insulating film made of a PSG film is formed on the gate electrode. An Al source electrode is formed on the interlayer insulating film,
Vertical type MOSFE through a connection hole formed in the interlayer insulating film.
It is electrically connected to the source region of T. In the vertical power MOSFET, an inversion layer having the same conductivity type as the source region is formed above the channel region when a bias voltage is applied to the gate electrode, and a low resistance current path is formed from the source region along the semiconductor substrate (drain region). Are formed to operate.
【０００４】上記制御回路と縦型パワーＭＯＳＦＥＴが
形成された半導体基板の表面は、プラズマＣＶＤ法で形
成した窒化シリコン膜からなる保護膜で覆われている。
プラズマＣＶＤ法で形成した窒化シリコン膜は、膜が緻
密で硬質であることから、回路に水分や異物が浸入する
のを有効に防止することができる。The surface of the semiconductor substrate on which the control circuit and the vertical power MOSFET are formed is covered with a protective film made of a silicon nitride film formed by a plasma CVD method.
Since the silicon nitride film formed by the plasma CVD method is dense and hard, it is possible to effectively prevent moisture and foreign matter from entering the circuit.
【０００５】[0005]
【発明が解決しようとする課題】本発明者は、前記制御
回路付きパワーＭＯＳＦＥＴを形成した半導体チップを
用いて、信頼度試験の一種である高温ゲートバイアス試
験を行った結果、制御回路を構成している横型ＭＯＳＦ
ＥＴのしきい値電圧が大きく変動することを見出した。
そして、本発明者は、このしきい値電圧の変動の原因が
層間絶縁膜中の水分にあることを突き止めた。The present inventor constructed a control circuit as a result of performing a high temperature gate bias test, which is a kind of reliability test, using a semiconductor chip formed with the power MOSFET with a control circuit. Horizontal MOSF
It was found that the threshold voltage of ET fluctuates greatly.
Then, the present inventor found out that the cause of the fluctuation of the threshold voltage was the moisture in the interlayer insulating film.
【０００６】前述したように、制御回路付きパワーＭＯ
ＳＦＥＴの保護膜には、耐湿性に優れたプラズマ−窒化
シリコン膜が用いられているので、チップ外部からの水
分の侵入はこの窒化シリコン膜で防止することができ
る。しかし、層間絶縁膜として用いられるＰＳＧ膜は、
製造途中の洗浄工程などで水分が吸収されるため、この
水分がＭＯＳＦＥＴのゲート酸化膜中に侵入し、温度ス
トレスおよび電気的ストレスによってしきい値電圧を変
動させる。As described above, the power MO with the control circuit
Since the plasma-silicon nitride film having excellent moisture resistance is used as the protective film of the SFET, intrusion of water from the outside of the chip can be prevented by this silicon nitride film. However, the PSG film used as the interlayer insulating film is
Moisture is absorbed in a cleaning process during manufacturing, so that this moisture penetrates into the gate oxide film of the MOSFET, and the threshold voltage is changed by temperature stress and electric stress.
【０００７】一方、パワーＭＯＳＦＥＴにおいても、層
間絶縁膜中の水分がゲート酸化膜中に侵入すると、しき
い値電圧、オン抵抗などの特性が変動する。On the other hand, also in the power MOSFET, when moisture in the interlayer insulating film enters the gate oxide film, characteristics such as threshold voltage and ON resistance change.
【０００８】本発明の目的は、制御回路付きパワーＭＯ
ＳＦＥＴを有する半導体装置の信頼性を向上させること
のできる技術を提供することにある。An object of the present invention is to provide a power MO with a control circuit.
An object of the present invention is to provide a technique capable of improving the reliability of a semiconductor device having an SFET.
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。The above and other objects and novel features of the present invention will be apparent from the description of the specification and the accompanying drawings.
【００１０】[0010]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。Among the inventions disclosed in the present application, a brief description will be given to the outline of typical ones.
It is as follows.
【００１１】本発明の半導体装置は、第１導電型の半導
体基板の表面部の第２導電型のウエル内に設けられた第
１導電型のソース領域およびドレイン領域と、前記ウエ
ル上にゲート酸化膜を介して設けられたゲート電極とを
有する横型ＭＯＳＦＥＴを備え、前記横型ＭＯＳＦＥＴ
のゲート電極を窒化シリコン膜で直接覆ったものであ
る。According to the semiconductor device of the present invention, the first conductivity type source and drain regions are provided in the second conductivity type well on the surface of the first conductivity type semiconductor substrate, and the gate oxide is formed on the well. A lateral MOSFET having a gate electrode provided through a film, and the lateral MOSFET
The gate electrode is directly covered with a silicon nitride film.
【００１２】本発明の半導体装置は、第１導電型の半導
体基板の表面部に設けられた第２導電型のチャネル領域
と、前記チャネル領域内に設けられたソース領域と、前
記半導体基板上にゲート酸化膜を介して設けられたゲー
ト電極とを有する縦型パワーＭＯＳＦＥＴを備え、前記
縦型パワーＭＯＳＦＥＴのゲート電極を窒化シリコン膜
で直接覆ったものである。In the semiconductor device of the present invention, a channel region of the second conductivity type provided on the surface of the semiconductor substrate of the first conductivity type, a source region provided in the channel region, and a semiconductor substrate on the semiconductor substrate. A vertical power MOSFET having a gate electrode provided via a gate oxide film is provided, and the gate electrode of the vertical power MOSFET is directly covered with a silicon nitride film.
【００１３】[0013]
【作用】上記した手段によれば、ＭＯＳＦＥＴのゲート
電極を窒化シリコン膜で直接覆うことにより、ゲート電
極の上層の層間絶縁膜中に含まれる水分がＭＯＳＦＥＴ
のゲート酸化膜に浸入するのを防止できるので、温度ス
トレスや電気ストレスなどによるＭＯＳＦＥＴのしきい
値電圧の変動を防止することが可能となる。According to the above-mentioned means, by directly covering the gate electrode of the MOSFET with the silicon nitride film, the moisture contained in the interlayer insulating film above the gate electrode is absorbed by the MOSFET.
Since it can be prevented from penetrating into the gate oxide film of the MOSFET, it is possible to prevent the threshold voltage of the MOSFET from fluctuating due to temperature stress or electric stress.
【００１４】[0014]
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。Embodiments of the present invention will now be described in detail with reference to the drawings.
【００１５】（実施例１）図１は、本発明の一実施例で
ある制御回路付きパワーＭＯＳＦＥＴを有する半導体装
置の制御回路を示している。(Embodiment 1) FIG. 1 shows a control circuit of a semiconductor device having a power MOSFET with a control circuit according to an embodiment of the present invention.
【００１６】図示のように、この制御回路は、フリップ
フロップを用いたラッチ回路、温度感知回路およびゲー
ト遮断用ＭＯＳＦＥＴ（Ｍ７）で構成されている。ラッ
チ回路を構成するＭＯＳＦＥＴ（Ｍ２〜Ｍ４）は、ｎチ
ャネル型の高耐圧横型ＭＯＳＦＥＴで構成され、パワー
ＭＯＳＦＥＴは、ｎチャネル型の縦型ＭＯＳＦＥＴで構
成されている。As shown in the figure, this control circuit is composed of a latch circuit using a flip-flop, a temperature sensing circuit, and a gate cutoff MOSFET (M7). The MOSFETs (M2 to M4) forming the latch circuit are composed of n-channel type high voltage lateral MOSFETs, and the power MOSFETs are composed of n- channel vertical MOSFETs.
【００１７】上記制御回路を構成する横型ＭＯＳＦＥＴ
のゲート酸化膜中に水分が侵入すると、温度ストレスお
よび電気的ストレスによってしきい値電圧が変動し、そ
の結果、制御部のラッチ回路においてラッチが反転し、
室温で遮断状態となるために動作不良を引き起こす。ま
た、パワーＭＯＳＦＥＴを構成する縦型ＭＯＳＦＥＴの
ゲート酸化膜中に水分が侵入すると、しきい値電圧、オ
ン抵抗などの特性が変動する。そこで本実施例では、横
型ＭＯＳＦＥＴ、縦型ＭＯＳＦＥＴをそれぞれ次のよう
に構成する。Lateral MOSFET constituting the above control circuit
When moisture penetrates into the gate oxide film of, the threshold voltage fluctuates due to temperature stress and electrical stress, and as a result, the latch is inverted in the latch circuit of the control unit,
Since it is in the cutoff state at room temperature, it causes malfunction. Further, when water enters the gate oxide film of the vertical MOSFET that constitutes the power MOSFET, characteristics such as threshold voltage and ON resistance change. Therefore, in this embodiment, the lateral MOSFET and the vertical MOSFET are configured as follows, respectively.
【００１８】図２は、上記制御回路のラッチ回路を構成
している横型ＭＯＳＦＥＴの構成を示す半導体基板の断
面図である。FIG. 2 is a sectional view of the semiconductor substrate showing the structure of the lateral MOSFET which constitutes the latch circuit of the control circuit.
【００１９】半導体基板１は、ｎ+ 型の単結晶シリコン
からなり、その上部にはｎ- 型の単結晶シリコンからな
るエピタキシャル層２が形成されている。横型ＭＯＳＦ
ＥＴ（Ｑｎ）は、このエピタキシャル層２内に形成され
たｐ型ウエル３の主面に形成されている。A semiconductor substrate 1 is made of n + type single crystal silicon, and an epitaxial layer 2 made of n − type single crystal silicon is formed on the semiconductor substrate 1. Horizontal MOSF
ET (Qn) is formed on the main surface of the p-type well 3 formed in the epitaxial layer 2.
【００２０】ｐ型ウエル３の表面部には、横型ＭＯＳＦ
ＥＴ（Ｑｎ）のソース領域を構成するｎ+ 型半導体領域
４と、ドレイン領域を構成するｎ+ 型半導体領域５とが
設けられており、このソース、ドレイン領域間のウエル
表面部がチャネル領域を構成している。ｎ+ 型半導体領
域４、５は、ｐ型ウエル３の表面部にリン（Ｐ）または
ヒ素（Ａｓ）などのｎ型不純物をイオン注入して形成す
る。A lateral MOSF is formed on the surface of the p-type well 3.
An n + type semiconductor region 4 forming a source region of ET (Qn) and an n + type semiconductor region 5 forming a drain region are provided, and the well surface portion between the source and drain regions forms a channel region. I am configuring. The n + type semiconductor regions 4 and 5 are formed by ion-implanting an n type impurity such as phosphorus (P) or arsenic (As) into the surface of the p type well 3.
【００２１】チャネル領域の上部には、酸化シリコン膜
からなるゲート酸化膜６を介して多結晶シリコン膜から
なるゲート電極７が形成されている。このゲート電極７
の上部には、ＣＶＤ法で堆積した窒化シリコン膜８とＰ
ＳＧ膜９とからなる層間絶縁膜が形成されている。この
窒化シリコン膜８は、ＰＳＧ膜９中の水分がゲート酸化
膜６に達するのを防止するためのシールド層を構成する
ものであり、ゲート電極７の上面および側面を直接覆っ
ている。窒化シリコン膜８の膜厚は、５００〜１５００
Å程度あればよい。 A gate electrode 7 made of a polycrystalline silicon film is formed on the channel region via a gate oxide film 6 made of a silicon oxide film. This gate electrode 7
On top of the silicon nitride film 8 and P deposited by the CVD method.
An interlayer insulating film including the SG film 9 is formed. The silicon nitride film 8 constitutes a shield layer for preventing moisture in the PSG film 9 from reaching the gate oxide film 6, and directly covers the upper surface and the side surface of the gate electrode 7. Thickness of the silicon nitride film 8, 500-1500
Not good if there about Å.
【００２２】上記層間絶縁膜上にはＡｌ配線１０、１１
が形成されている。Ａｌ配線１０は、層間絶縁膜に開孔
された接続孔１２を通じて横型ＭＯＳＦＥＴ（Ｑｎ）の
ソース領域（ｎ+ 型半導体領域４）に接続され、Ａｌ配
線１１は、同じく層間絶縁膜に開孔された接続孔１３を
通じて横型ＭＯＳＦＥＴ（Ｑｎ）のドレイン領域（ｎ+
型半導体領域５）に接続されている。Al wirings 10 and 11 are formed on the interlayer insulating film.
Are formed. The Al wiring 10 is connected to the source region (n + type semiconductor region 4) of the lateral MOSFET (Qn) through a connection hole 12 formed in the interlayer insulating film, and the Al wiring 11 is also formed in the interlayer insulating film. The drain region (n + of the lateral MOSFET (Qn) is
To the semiconductor region 5).
【００２３】Ａｌ配線１０、１１の上部には、半導体基
板１の表面を覆う保護膜１４が形成されている。この保
護膜１４は、ＣＶＤ法で堆積した窒化シリコン膜で構成
されている。プラズマ−窒化シリコン膜は耐湿性に優れ
ているので、チップ外部からの水分の侵入を有効に防止
することができる。A protective film 14 covering the surface of the semiconductor substrate 1 is formed on the Al wirings 10 and 11. The protective film 14 is composed of a silicon nitride film deposited by the CVD method. Since the plasma-silicon nitride film has excellent moisture resistance, it is possible to effectively prevent moisture from entering from the outside of the chip.
【００２４】一方、図３は、縦型ＭＯＳＦＥＴ（Ｑｐ）
の構成を示す半導体基板の断面図である。On the other hand, FIG. 3 shows a vertical MOSFET (Qp).
3 is a cross-sectional view of the semiconductor substrate showing the configuration of FIG.
【００２５】この縦型ＭＯＳＦＥＴ（Ｑｐ）は、ｎ型ゲ
ートを使ったＤＳＡ(Diffusion Self Alignment)構造の
ｎチャネル型パワーＭＯＳＦＥＴであり、半導体基板１
上に形成されたエピタキシャル層２の主面に形成されて
いる。半導体基板１は、この縦型ＭＯＳＦＥＴ（Ｑｐ）
のドレイン領域として機能する。This vertical MOSFET (Qp) has a DSA (Diffusion Self Alignment) structure using an n- type gate.
An n- channel type power MOSFET, which is a semiconductor substrate 1
It is formed on the main surface of the epitaxial layer 2 formed above. The semiconductor substrate 1 is the vertical MOSFET (Qp)
Function as a drain region of.
【００２６】エピタキシャル層２の表面部には、縦型Ｍ
ＯＳＦＥＴ（Ｑｐ）のチャネル領域を構成するｐ型半導
体領域１５が形成されている。ｐ型半導体領域１５の端
部は、縦型ＭＯＳＦＥＴ（Ｑｐ）のゲート電極１６の端
部下方まで入り込んでおり、このゲート電極１６の下方
におけるｐ型半導体領域１５の端部に動作チャネルが形
成されるようになっている。ｐ型半導体領域１５は、エ
ピタキシャル層２の表面部にｐ型不純物（ホウ素）をイ
オン注入して形成する。On the surface of the epitaxial layer 2, a vertical type M
A p-type semiconductor region 15 forming a channel region of the OSFET (Qp) is formed. The end of the p-type semiconductor region 15 extends below the end of the gate electrode 16 of the vertical MOSFET (Qp), and an operation channel is formed at the end of the p-type semiconductor region 15 below the gate electrode 16. It has become so. The p-type semiconductor region 15 is formed by ion-implanting p-type impurities (boron) into the surface portion of the epitaxial layer 2.
【００２７】ｐ型半導体領域１５の上部には、ソース領
域を構成するｎ + 型半導体領域１７が形成されている。
ｎ + 型半導体領域１７の一端もゲート電極１６の下方に
入り込んでいるが、その長さは上記したｐ型半導体領域
１５の端部よりも短い。ｎ + 型半導体領域１７は、エピ
タキシャル層２の表面部にｎ型不純物（ヒ素）をイオン
注入して形成する。An n + type semiconductor region 17 forming a source region is formed on the p type semiconductor region 15.
One end of the n + type semiconductor region 17 also enters below the gate electrode 16, but its length is shorter than the end portion of the p type semiconductor region 15 described above. The n + type semiconductor region 17 is formed by ion-implanting an n type impurity ( arsenic ) into the surface portion of the epitaxial layer 2.
【００２８】ソース領域、チャネル領域の上部には、酸
化シリコン膜からなるゲート酸化膜６を介して多結晶シ
リコン膜からなるゲート電極１６が形成されている。こ
の多結晶シリコン膜には、ｎ型不純物（リン）がドープ
されている。A gate electrode 16 made of a polycrystalline silicon film is formed above the source region and the channel region via a gate oxide film 6 made of a silicon oxide film. This polycrystalline silicon film is doped with an n- type impurity ( phosphorus ).
【００２９】ゲート電極１６の上部には、ＣＶＤ法で堆
積した窒化シリコン膜８とＰＳＧ膜９とからなる層間絶
縁膜が形成されている。この窒化シリコン膜８は、ＰＳ
Ｇ膜９中の水分がゲート酸化膜６に達するのを防止する
ためのシールド層を構成するものであり、ゲート電極１
６の上面および側面を直接覆っている。An interlayer insulating film made of a silicon nitride film 8 and a PSG film 9 deposited by the CVD method is formed on the gate electrode 16. This silicon nitride film 8 is PS
The gate electrode 1 constitutes a shield layer for preventing moisture in the G film 9 from reaching the gate oxide film 6.
6 directly covers the top and side surfaces.
【００３０】上記層間絶縁膜上にはＡｌのソース電極１
８が形成されている。ソース電極１８は、層間絶縁膜に
開孔された接続孔１９を通じて縦型ＭＯＳＦＥＴ（Ｑ
ｐ）のソース領域（ｎ + 型半導体領域１７）に接続され
ている。ソース電極１８の上部には、半導体基板１の表
面を覆う保護膜１４が形成されている。この保護膜１４
は、ＣＶＤ法で堆積した窒化シリコン膜で構成されてい
る。プラズマ−窒化シリコン膜は耐湿性に優れているの
で、チップ外部からの水分の侵入を有効に防止すること
ができる。An Al source electrode 1 is formed on the interlayer insulating film.
8 is formed. The source electrode 18 is connected to the vertical MOSFET (Q
p) source region ( n + type semiconductor region 17 ). A protective film 14 that covers the surface of the semiconductor substrate 1 is formed on the source electrode 18. This protective film 14
Is composed of a silicon nitride film deposited by the CVD method. Since the plasma-silicon nitride film has excellent moisture resistance, it is possible to effectively prevent moisture from entering from the outside of the chip.
【００３１】このように、本実施例では、横型ＭＯＳＦ
ＥＴ（Ｑｎ）のゲート電極７、縦型ＭＯＳＦＥＴ（Ｑ
ｐ）のゲート電極１６のそれぞれの上面および側面を耐
湿性に優れた窒化シリコン膜８で直接覆うことにより、
ＰＳＧ膜９中の水分がゲート酸化膜６に浸入するのを防
止している。As described above, in this embodiment, the lateral MOSF is used.
ET (Qn) gate electrode 7, vertical MOSFET (Q
By directly covering the upper surface and the side surface of each of the gate electrodes 16 of p) with the silicon nitride film 8 having excellent moisture resistance,
Water in the PSG film 9 is prevented from entering the gate oxide film 6.
【００３２】これにより、温度ストレスや電気ストレス
などによる横型ＭＯＳＦＥＴ（Ｑｎ）のしきい値電圧の
変動を防止することができ、また、縦型ＭＯＳＦＥＴ
（Ｑｐ）のしきい値電圧やオン抵抗の変動を防止するこ
とができるので、制御回路付きパワーＭＯＳＦＥＴを有
する半導体装置の信頼性を向上させることができる。As a result, it is possible to prevent the threshold voltage of the lateral MOSFET (Qn) from varying due to temperature stress, electric stress, etc., and to improve the vertical MOSFET.
Since it is possible to prevent the threshold voltage of (Qp) and the on-resistance from varying, it is possible to improve the reliability of the semiconductor device having the power MOSFET with the control circuit.
【００３３】図４は、高温ゲートバイアス試験を行った
ときの横型ＭＯＳＦＥＴのしきい値電圧の変動量を測定
した結果を示すグラフである。図示のように、ゲート電
極を覆う層間絶縁膜を窒化シリコン膜（下層）とＰＳＧ
膜（上層）の二層で構成した本発明によれば、層間絶縁
膜をＰＳＧ膜のみで構成した従来技術に比べて、しきい
値電圧の変動量を大幅に抑制することができた。FIG. 4 is a graph showing the results of measuring the amount of variation in the threshold voltage of the lateral MOSFET when the high temperature gate bias test was conducted. As shown in the figure, an interlayer insulating film covering the gate electrode is formed of a silicon nitride film (lower layer) and PSG.
According to the present invention in which the film (upper layer) is composed of two layers, the fluctuation amount of the threshold voltage can be significantly suppressed as compared with the conventional technique in which the interlayer insulating film is composed of only the PSG film.
【００３４】（実施例２）本実施例は、パワーＭＯＳＦ
ＥＴをトレンチ構造の縦型ＭＯＳＦＥＴで構成した例で
ある。(Embodiment 2) This embodiment is a power MOSF.
It is an example in which ET is configured by a vertical MOSFET having a trench structure.
【００３５】図５に示すように、この縦型ＭＯＳＦＥＴ
（Ｑｐ）は、半導体基板１に形成した溝（トレンチ）２
０の内壁および底部に酸化シリコンのゲート酸化膜２１
を形成し、その内側に多結晶シリコン膜からなるゲート
電極２２が形成されている。この多結晶シリコン膜には
ｐ型不純物（ホウ素）がドープされている。As shown in FIG. 5, this vertical MOSFET
(Qp) is a groove (trench) 2 formed in the semiconductor substrate 1.
Gate oxide film 21 of silicon oxide on the inner wall and bottom of
And a gate electrode 22 made of a polycrystalline silicon film is formed inside thereof. This polycrystalline silicon film is doped with p-type impurities (boron).
【００３６】ゲート電極２２とＡｌのソース電極２３と
を絶縁する層間絶縁膜は、窒化シリコン膜２４とＰＳＧ
膜２５の二層で構成されている。この窒化シリコン膜２
４は、ＰＳＧ膜２５中の水分がゲート酸化膜２１に達す
るのを防止するためのシールド層を構成するものであ
り、ゲート電極２２の上面を直接覆っている。The interlayer insulating film that insulates the gate electrode 22 from the Al source electrode 23 is a silicon nitride film 24 and PSG.
It is composed of two layers of membrane 25. This silicon nitride film 2
4 constitutes a shield layer for preventing moisture in the PSG film 25 from reaching the gate oxide film 21, and directly covers the upper surface of the gate electrode 22.
【００３７】本実施例によれば、温度ストレスや電気ス
トレスなどによる縦型ＭＯＳＦＥＴ（Ｑｐ）のしきい値
電圧やオン抵抗の変動を防止することができるので、前
記実施例１と同様に、制御回路付きパワーＭＯＳＦＥＴ
を有する半導体装置の信頼性を向上させることができ
る。According to this embodiment, it is possible to prevent variations in the threshold voltage and on-resistance of the vertical MOSFET (Qp) due to temperature stress, electric stress, etc., so that control is performed as in the first embodiment. Power MOSFET with circuit
It is possible to improve the reliability of the semiconductor device having.
【００３８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the embodiments and various modifications can be made without departing from the scope of the invention. Needless to say.
【００３９】前記実施例では、ゲート電極の上面を窒化
シリコン膜で直接覆ったが、窒化シリコン膜に代えてオ
キシナイトライド膜で直接覆ってもよい。Although the upper surface of the gate electrode is directly covered with the silicon nitride film in the above embodiment, it may be directly covered with the oxynitride film instead of the silicon nitride film.
【００４０】前記実施例では、制御回路付きパワーＭＯ
ＳＦＥＴをｎチャネル型の縦型ＭＯＳＦＥＴで構成した
場合について説明したが、これに限定されるものではな
く、制御回路付きパワーＭＯＳＦＥＴをｐチャネル型の
縦型ＭＯＳＦＥＴで構成した半導体装置や、制御回路付
きＩＧＢＴを有する半導体装置などに広く適用可能であ
る。In the above embodiment, the power MO with the control circuit is used.
Although the case has been described where the SFET is composed of an n- channel vertical MOSFET, the present invention is not limited to this. A semiconductor device in which a power MOSFET with a control circuit is composed of a p- channel vertical MOSFET, or a control circuit is provided. It is widely applicable to semiconductor devices having an IGBT.
【００４１】[0041]
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows.
It is as follows.
【００４２】本発明によれば、層間絶縁膜中の水分がＭ
ＯＳＦＥＴのゲート酸化膜に浸入するのを防止できるの
で、温度ストレスや電気ストレスなどによるＭＯＳＦＥ
Ｔのしきい値電圧やオン抵抗の変動を防止することがで
き、制御回路付きパワーＭＯＳＦＥＴを有する半導体装
置の信頼性を向上させることができる。According to the present invention, the water content in the interlayer insulating film is M
Since it is possible to prevent the gate oxide film of the OSFET from entering, MOSFE due to temperature stress, electric stress, etc.
It is possible to prevent variations in the threshold voltage of T and the on-resistance, and it is possible to improve the reliability of the semiconductor device having the power MOSFET with a control circuit.
【図１】本発明の一実施例である制御回路付きパワーＭ
ＯＳＦＥＴを有する半導体装置の要部を示す回路図であ
る。FIG. 1 is a power M with a control circuit according to an embodiment of the present invention.
It is a circuit diagram showing an important section of a semiconductor device which has OSFET.
【図２】本発明の一実施例である制御回路付きパワーＭ
ＯＳＦＥＴを有する半導体装置の横型ＭＯＳＦＥＴを示
す半導体基板の断面図である。FIG. 2 is a power M with a control circuit according to an embodiment of the present invention.
It is sectional drawing of the semiconductor substrate which shows the lateral MOSFET of the semiconductor device which has OSFET.
【図３】本発明の一実施例である制御回路付きパワーＭ
ＯＳＦＥＴを有する半導体装置の縦型ＭＯＳＦＥＴを示
す半導体基板の断面図である。FIG. 3 is a power M with a control circuit according to an embodiment of the present invention.
It is sectional drawing of the semiconductor substrate which shows the vertical MOSFET of the semiconductor device which has OSFET.
【図４】高温ゲートバイアス試験による横型ＭＯＳＦＥ
Ｔのしきい値電圧の変動量を示すグラフである。FIG. 4 Horizontal MOSFE by high temperature gate bias test
7 is a graph showing the amount of change in the threshold voltage of T.
【図５】本発明の他の実施例である制御回路付きパワー
ＭＯＳＦＥＴを有する半導体装置の縦型ＭＯＳＦＥＴを
示す半導体基板の断面図である。FIG. 5 is a cross-sectional view of a semiconductor substrate showing a vertical MOSFET of a semiconductor device having a power MOSFET with a control circuit according to another embodiment of the present invention.
１ 半導体基板 ２ エピタキシャル層 ３ ｐ型ウエル ４ ｎ+型半導体領域（ソース、ドレイン領域） ５ ｎ+型半導体領域（ソース、ドレイン領域） ６ ゲート酸化膜 ７ ゲート電極 ８ 窒化シリコン膜 ９ ＰＳＧ膜 １０ Ａｌ配線 １１ Ａｌ配線 １２ 接続孔 １３ 接続孔 １４ 保護膜 １５ ｐ型半導体領域 １６ ゲート電極 １７ ｎ + 型半導体領域 １８ ソース電極 １９ 接続孔 ２０ 溝（トレンチ） ２１ ゲート酸化膜 ２２ ゲート電極 ２３ ソース電極 ２４ 窒化シリコン膜 ２５ ＰＳＧ膜1 semiconductor substrate 2 epitaxial layer 3 p-type well 4 n + type semiconductor region (source, drain region) 5 n + type semiconductor region (source, drain region) 6 gate oxide film 7 gate electrode 8 silicon nitride film 9 PSG film 10 Al Wiring 11 Al wiring 12 connection hole 13 connection hole 14 protective film 15 p-type semiconductor region 16 gate electrode 17 n + type semiconductor region 18 source electrode 19 connection hole 20 groove (trench) 21 gate oxide film 22 gate electrode 23 source electrode 24 nitriding Silicon film 25 PSG film
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−280356（ＪＰ，Ａ) 特開 昭51−91676（ＪＰ，Ａ) 特開 昭61−226930（ＪＰ，Ａ) 特開 昭48−5369（ＪＰ，Ａ) 特開 平６−188239（ＪＰ，Ａ) 特開 平６−291322（ＪＰ，Ａ) 特開 平７−99307（ＪＰ，Ａ) 特開 平４−102357（ＪＰ，Ａ) 特開 平４−57330（ＪＰ，Ａ) 特開 平１−110737（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 ─────────────────────────────────────────────────── ─── Continuation of front page (56) Reference JP-A-2-280356 (JP, A) JP-A-51-91676 (JP, A) JP-A-61-226930 (JP, A) JP-A-48- 5369 (JP, A) JP-A-6-188239 (JP, A) JP-A-6-291322 (JP, A) JP-A-7-99307 (JP, A) JP-A-4-102357 (JP, A) JP-A-4-57330 (JP, A) JP-A-1-110737 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 29/78 H01L 21/336
Claims (5)
導電型のウエル内に設けられた第１導電型のソース領域
およびオフセット層を持つドレイン領域と、前記ウエル
上にゲート酸化膜を介して設けられたゲート電極とを有
する横型ＭＯＳＦＥＴを備えた半導体装置であって、前
記横型ＭＯＳＦＥＴのゲート電極が窒化シリコン膜で直
接覆われ、前記窒化シリコン膜の上部にＰＳＧ膜が形成
されていることを特徴とする半導体装置。1. A second surface portion of a semiconductor substrate of the first conductivity type.
A semiconductor device including a lateral MOSFET having a source region of a first conductivity type and a drain region having an offset layer provided in a well of a conductivity type, and a gate electrode provided on the well via a gate oxide film. a is, the gate electrode of the lateral MOSFET We covered directly with the silicon nitride film, PSG film over the silicon nitride film is formed
A semiconductor device characterized by being provided .
られた第２導電型のチャネル領域と、前記チャネル領域
内に設けられたソース領域と、前記半導体基板上にゲー
ト酸化膜を介して設けられたゲート電極とを有する縦型
パワーＭＯＳＦＥＴを備えた半導体装置であって、前記
縦型パワーＭＯＳＦＥＴのゲート電極が窒化シリコン膜
で直接覆われ、前記窒化シリコン膜の上部にＰＳＧ膜が
形成されていることを特徴とする半導体装置。2. A second conductivity type channel region provided on a surface of a first conductivity type semiconductor substrate, a source region provided in the channel region, and a gate oxide film on the semiconductor substrate. a semiconductor device comprising a vertical power MOSFET having a gate electrode provided Te, the gate electrode of the vertical power MOSFET We covered directly with the silicon nitride film, PSG film over the silicon nitride film
A semiconductor device characterized by being formed .
って、前記窒化シリコン膜の膜厚は、５００〜１５００
Åであることを特徴とする半導体装置。3. The semiconductor device according to claim 1, wherein the silicon nitride film has a film thickness of 500 to 1500.
A semiconductor device characterized by being Å.
って、前記ゲート電極は、前記窒化シリコン膜に代え
て、オキシナイトライド膜で直接覆われていることを特
徴とする半導体装置。4. The semiconductor device according to claim 1, wherein the gate electrode is replaced with the silicon nitride film.
And a semiconductor device directly covered with an oxynitride film .
導体装置であって、前記半導体基板の最上層にプラズマ
ＣＶＤ法で堆積した窒化シリコン膜からなる保護膜が形
成されていることを特徴とする半導体装置。5. The semiconductor device according to claim 1, wherein the uppermost layer of the semiconductor substrate is plasma.
A semiconductor device having a protective film formed of a silicon nitride film deposited by a CVD method .
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