JP3528150B2 - コンピュータ・システム - Google Patents
コンピュータ・システムInfo
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- JP3528150B2 JP3528150B2 JP11056999A JP11056999A JP3528150B2 JP 3528150 B2 JP3528150 B2 JP 3528150B2 JP 11056999 A JP11056999 A JP 11056999A JP 11056999 A JP11056999 A JP 11056999A JP 3528150 B2 JP3528150 B2 JP 3528150B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores
- G06F9/524—Deadlock detection or avoidance
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はコンピュータ及びコ
ンピュータ・システムに関して、特に、マルチプロセッ
サ・システムにおいて、同一の資源へのアクセスを競合
する複数の要求タイプ間のデッドロックを阻止する機構
に関する。
ンピュータ・システムに関して、特に、マルチプロセッ
サ・システムにおいて、同一の資源へのアクセスを競合
する複数の要求タイプ間のデッドロックを阻止する機構
に関する。
【０００２】
【従来の技術】共通の記憶制御装置（ＳＣ）に接続され
る複数の中央プロセッサ（ＣＰ）を有するマルチプロセ
ッサ・システムでは、複数のリクエスタが所与のサイク
ルにおいて、ＳＣにより制御される資源をアクセスしよ
うとし得る。ＳＣはストア・イン・レベル２（Ｌ２）キ
ャッシュの形式の、共通記憶装置へのアクセスを制御す
る。ＳＣはまた、主メモリへのアクセスを制御する。Ｌ
２キャッシュ及び主メモリは、インタリーブとして知ら
れる独立のセクションに分割され、複数の要求による同
時アクセスを可能にする。
る複数の中央プロセッサ（ＣＰ）を有するマルチプロセ
ッサ・システムでは、複数のリクエスタが所与のサイク
ルにおいて、ＳＣにより制御される資源をアクセスしよ
うとし得る。ＳＣはストア・イン・レベル２（Ｌ２）キ
ャッシュの形式の、共通記憶装置へのアクセスを制御す
る。ＳＣはまた、主メモリへのアクセスを制御する。Ｌ
２キャッシュ及び主メモリは、インタリーブとして知ら
れる独立のセクションに分割され、複数の要求による同
時アクセスを可能にする。
【０００３】開発中のＩＢＭマルチプロセッサ・システ
ムでは、要求がＳＣの外部のソース、すなわちＣＰ、Ｉ
／Ｏアダプタから発信し、複数のＣＰ／ＳＣユニットを
含むシステムの場合、別のＳＣから発生し得る。要求は
また、ＳＣ内部の論理ステーション、特にＳＣから主メ
モリへのフェッチ要求を処理する論理、及びＳＣから主
メモリへのストア要求を処理する論理からも発生し得
る。
ムでは、要求がＳＣの外部のソース、すなわちＣＰ、Ｉ
／Ｏアダプタから発信し、複数のＣＰ／ＳＣユニットを
含むシステムの場合、別のＳＣから発生し得る。要求は
また、ＳＣ内部の論理ステーション、特にＳＣから主メ
モリへのフェッチ要求を処理する論理、及びＳＣから主
メモリへのストア要求を処理する論理からも発生し得
る。
【０００４】ＳＣ内には２つの処理パイプラインが存在
する。要求はパイプラインの１つにゲートされて、実行
を開始する前に、優先権を与えられなければならない。
ほとんどの場合、要求はパイプラインを通じる単一パス
の後、その実行を完了する。他の場合、要求は何らかの
理由でその処理を中断され、追加のパイプライン・パス
を生成する必要がある。優先権は各パイプライン・パス
に対して与えられなければならない。
する。要求はパイプラインの１つにゲートされて、実行
を開始する前に、優先権を与えられなければならない。
ほとんどの場合、要求はパイプラインを通じる単一パス
の後、その実行を完了する。他の場合、要求は何らかの
理由でその処理を中断され、追加のパイプライン・パス
を生成する必要がある。優先権は各パイプライン・パス
に対して与えられなければならない。
【０００５】各ＳＣは６つのＣＰに接続され、これらは
フェッチ要求及びストア要求をＳＣに発生する。各ＣＰ
はストア・スルー・レベル１（Ｌ１）キャッシュを含
み、これはＣＰからＳＣのストア・インＬ２キャッシュ
に送信される大量のストア・トラフィックを生じる。Ｃ
Ｐストア要求は、ＳＣ内の特定のパイプラインをターゲ
ットとするが、フェッチ要求はいずれのパイプラインも
ターゲットとし得る。ＳＣは各ＣＰのための１つの専用
のフェッチ要求レジスタと、ストア要求のための１ＣＰ
につき２つのスタックとを含み、１パイプラインにつき
１スタックが対応し、各々が最大８つのストア要求を保
持できる。所与のＣＰに対する最も古いストアが、常に
最初に処理されなければならず、従って、１パイプライ
ンにつき１ＣＰ当たり１つのストアだけが、優先権のた
めに有効となり得る。従って、所与のサイクルにおい
て、ＳＣ内の１つのパイプラインへのアクセスを競合す
る最大１２のＣＰ要求（６フェッチ、６ストア）が存在
し得る。
フェッチ要求及びストア要求をＳＣに発生する。各ＣＰ
はストア・スルー・レベル１（Ｌ１）キャッシュを含
み、これはＣＰからＳＣのストア・インＬ２キャッシュ
に送信される大量のストア・トラフィックを生じる。Ｃ
Ｐストア要求は、ＳＣ内の特定のパイプラインをターゲ
ットとするが、フェッチ要求はいずれのパイプラインも
ターゲットとし得る。ＳＣは各ＣＰのための１つの専用
のフェッチ要求レジスタと、ストア要求のための１ＣＰ
につき２つのスタックとを含み、１パイプラインにつき
１スタックが対応し、各々が最大８つのストア要求を保
持できる。所与のＣＰに対する最も古いストアが、常に
最初に処理されなければならず、従って、１パイプライ
ンにつき１ＣＰ当たり１つのストアだけが、優先権のた
めに有効となり得る。従って、所与のサイクルにおい
て、ＳＣ内の１つのパイプラインへのアクセスを競合す
る最大１２のＣＰ要求（６フェッチ、６ストア）が存在
し得る。
【０００６】各ＳＣに接続される２つのＩ／Ｏアダプタ
が存在し、これらはフェッチ要求及びストア要求の両方
を送信し得る。各パイプラインに対して、４つの専用の
Ｉ／Ｏ要求レジスタがＳＣ内に存在し、１つのＩ／Ｏア
ダプタに対して２つが対応し、これらはいずれのタイプ
の要求にも使用され得る。その結果、４つのＩ／Ｏ要求
が同一サイクルにおいて、所与のパイプラインの優先権
を競合し得る。
が存在し、これらはフェッチ要求及びストア要求の両方
を送信し得る。各パイプラインに対して、４つの専用の
Ｉ／Ｏ要求レジスタがＳＣ内に存在し、１つのＩ／Ｏア
ダプタに対して２つが対応し、これらはいずれのタイプ
の要求にも使用され得る。その結果、４つのＩ／Ｏ要求
が同一サイクルにおいて、所与のパイプラインの優先権
を競合し得る。
【０００７】リモートＳＣからの要求は、フェッチ・コ
マンドまたはストア・コマンドであり得る。各パイプラ
インに対して、４つのリモート要求レジスタがＳＣ内に
存在し、２つがフェッチに、他の２つがストアに割当て
られる。従って、同一サイクルに１つのパイプラインの
アクセスを競合する４つのリモート要求が存在し得る。
マンドまたはストア・コマンドであり得る。各パイプラ
インに対して、４つのリモート要求レジスタがＳＣ内に
存在し、２つがフェッチに、他の２つがストアに割当て
られる。従って、同一サイクルに１つのパイプラインの
アクセスを競合する４つのリモート要求が存在し得る。
【０００８】ＳＣから主メモリへのフェッチ要求は、ラ
イン・フェッチ・アドレス・レジスタ（ＬＦＡＲ）とし
て知られるハードウェア機構により処理される。１パイ
プラインにつき４つのＬＦＡＲが存在し、それらの全て
が同時に要求を生成し得る。同様に、Ｌ２キャッシュの
ストア・イン設計により必要とされる、ＳＣから主メモ
リへのストア要求を処理するハードウェア機構も存在
し、これはライン・ストア・アドレス・レジスタ（ＬＳ
ＡＲ）として知られる。１パイプラインにつき４つのＬ
ＳＡＲが存在し、それらは全て所与のサイクルにおい
て、優先権を競合し得る。
イン・フェッチ・アドレス・レジスタ（ＬＦＡＲ）とし
て知られるハードウェア機構により処理される。１パイ
プラインにつき４つのＬＦＡＲが存在し、それらの全て
が同時に要求を生成し得る。同様に、Ｌ２キャッシュの
ストア・イン設計により必要とされる、ＳＣから主メモ
リへのストア要求を処理するハードウェア機構も存在
し、これはライン・ストア・アドレス・レジスタ（ＬＳ
ＡＲ）として知られる。１パイプラインにつき４つのＬ
ＳＡＲが存在し、それらは全て所与のサイクルにおい
て、優先権を競合し得る。
【０００９】所与のサイクルにおいて、１つのパイプラ
インの優先権を競合する最大２８個の有効要求がＳＣ内
に存在し得ることがわかる。それらは、６個のＣＰフェ
ッチ、６個のＣＰストア、４個のＩ／Ｏアダプタ要求、
４個のリモートＳＣ要求、４個のＬＦＡＲ要求、及び４
個のＬＳＡＲ要求である。全体として、最大５０個の有
効な要求が存在し得る（いずれのパイプに対しても、６
個のフェッチ要求が存在し得る）。同一のタイプの要求
は、互いに最初に"事前優先"ステーションにおいて優先
権を競合し合う。所与のタイプの１要求、例えば１ＣＰ
フェッチ要求が事前優先論理により選択され、総合優先
権調停論理に送信され、そこで他のタイプの要求と優先
権を競合する。事前優先ステーションは、ラウンド・ロ
ビンまたは擬似ＬＲＵ（最も最近オペレーションを完了
した要求が、最も低い優先権を有する）などの標準の優
先アルゴリズムを使用する。異なる事前優先ステーショ
ンは、処理される特定の要求に対して性能を最適化す
る、異なるアルゴリズムを使用する。
インの優先権を競合する最大２８個の有効要求がＳＣ内
に存在し得ることがわかる。それらは、６個のＣＰフェ
ッチ、６個のＣＰストア、４個のＩ／Ｏアダプタ要求、
４個のリモートＳＣ要求、４個のＬＦＡＲ要求、及び４
個のＬＳＡＲ要求である。全体として、最大５０個の有
効な要求が存在し得る（いずれのパイプに対しても、６
個のフェッチ要求が存在し得る）。同一のタイプの要求
は、互いに最初に"事前優先"ステーションにおいて優先
権を競合し合う。所与のタイプの１要求、例えば１ＣＰ
フェッチ要求が事前優先論理により選択され、総合優先
権調停論理に送信され、そこで他のタイプの要求と優先
権を競合する。事前優先ステーションは、ラウンド・ロ
ビンまたは擬似ＬＲＵ（最も最近オペレーションを完了
した要求が、最も低い優先権を有する）などの標準の優
先アルゴリズムを使用する。異なる事前優先ステーショ
ンは、処理される特定の要求に対して性能を最適化す
る、異なるアルゴリズムを使用する。
【００１０】総合優先権調停論理は、格付け優先順位機
構を使用する。すなわち、要求の各カテゴリが、他の要
求タイプに対して、固定の優先順位を有する。優先順位
は、オペレーションの相対頻度の観点から割当てられ
る。これは頻度の低いオペレーションが、頻度の高いオ
ペレーションによりロック・アウトされることを阻止す
るために実行される。リモートＳＣからの要求、すなわ
ち最低頻度のオペレーションが、最も高い優先順位を有
する。次に高い優先順位は、ＬＦＡＲ及びＬＳＡＲから
の要求であり、続いてＩ／Ｏアダプタ要求、ＣＰフェッ
チ、及びＣＰストアの順である。ＣＰストアは最も頻繁
なオペレーションであるので、最も低い優先順位を有す
る。
構を使用する。すなわち、要求の各カテゴリが、他の要
求タイプに対して、固定の優先順位を有する。優先順位
は、オペレーションの相対頻度の観点から割当てられ
る。これは頻度の低いオペレーションが、頻度の高いオ
ペレーションによりロック・アウトされることを阻止す
るために実行される。リモートＳＣからの要求、すなわ
ち最低頻度のオペレーションが、最も高い優先順位を有
する。次に高い優先順位は、ＬＦＡＲ及びＬＳＡＲから
の要求であり、続いてＩ／Ｏアダプタ要求、ＣＰフェッ
チ、及びＣＰストアの順である。ＣＰストアは最も頻繁
なオペレーションであるので、最も低い優先順位を有す
る。
【００１１】総合優先権調停論理は、１サイクルにつ
き、１パイプライン当たり１つの、従って最大２つの要
求を選択する。一旦要求が選択されると、その関連アド
レス及び制御情報が、ＳＣ内の２つの内部処理パイプラ
インの１つにゲートされ、そのパイプラインが実行を開
始する。前述のように、要求は通常、単一パイプライン
・パスの間にその処理を完了する。要求の実行が何らか
の理由により中断される場合、要求は各追加のパイプラ
イン・パスに対して、事前優先ステーション及び総合優
先権調停論理を再度通過しなければならない。
き、１パイプライン当たり１つの、従って最大２つの要
求を選択する。一旦要求が選択されると、その関連アド
レス及び制御情報が、ＳＣ内の２つの内部処理パイプラ
インの１つにゲートされ、そのパイプラインが実行を開
始する。前述のように、要求は通常、単一パイプライン
・パスの間にその処理を完了する。要求の実行が何らか
の理由により中断される場合、要求は各追加のパイプラ
イン・パスに対して、事前優先ステーション及び総合優
先権調停論理を再度通過しなければならない。
【００１２】要求が実行すると、それはキャッシュ・イ
ンタリーブなどのＳＣ内の資源か、または主ストアから
ＳＣにデータをフェッチするために使用されるハードウ
ェア機構を使用する。これらの資源は、１サイクル以上
の他の要求にとっては使用不能である。資源可用性の特
定のチェックが事前優先権調停の間に実行され、特定の
チェックがオペレーションの実行中に実行されるので、
他のリクエスタが優先権を獲得したり、それらの処理を
完了することが阻止される。
ンタリーブなどのＳＣ内の資源か、または主ストアから
ＳＣにデータをフェッチするために使用されるハードウ
ェア機構を使用する。これらの資源は、１サイクル以上
の他の要求にとっては使用不能である。資源可用性の特
定のチェックが事前優先権調停の間に実行され、特定の
チェックがオペレーションの実行中に実行されるので、
他のリクエスタが優先権を獲得したり、それらの処理を
完了することが阻止される。
【００１３】ＳＣリクエスタ間で、２つの状況において
デッドロックが発生し得る。すなわち、１）高優先順位
のリクエスタが、優先グラント・サイクルを使い尽く
し、低優先順位のリクエスタがグラントを受信するのを
阻止する状況、及び２）他のオペレーションが優先権を
要求できないほど、或いはたとえそれらが優先権を獲得
していても、それらの実行を完了できないほど、要求の
シーケンスがＳＣ内の資源を多忙にする状況である。状
況２）は、高優先順位の要求が低優先順位の要求を阻止
する状況、或いは期待度は低いが、等しい優先順位の要
求（例えばＣＰフェッチ）が互いに注意し合う状況、ま
たは低優先順位の要求が高優先順位の要求をロック・ア
ウトする状況さえ生じ得る。観測された状況１）の例
は、大きなバースト内で発生するＩ／Ｏ要求であり、そ
の結果、ＣＰフェッチをロック・アウトする。
デッドロックが発生し得る。すなわち、１）高優先順位
のリクエスタが、優先グラント・サイクルを使い尽く
し、低優先順位のリクエスタがグラントを受信するのを
阻止する状況、及び２）他のオペレーションが優先権を
要求できないほど、或いはたとえそれらが優先権を獲得
していても、それらの実行を完了できないほど、要求の
シーケンスがＳＣ内の資源を多忙にする状況である。状
況２）は、高優先順位の要求が低優先順位の要求を阻止
する状況、或いは期待度は低いが、等しい優先順位の要
求（例えばＣＰフェッチ）が互いに注意し合う状況、ま
たは低優先順位の要求が高優先順位の要求をロック・ア
ウトする状況さえ生じ得る。観測された状況１）の例
は、大きなバースト内で発生するＩ／Ｏ要求であり、そ
の結果、ＣＰフェッチをロック・アウトする。
【００１４】極端な場合では、ロックアウト状況が過酷
な回復アクション、及びシステム機能停止さえ生じ得
る。経験上、デッドロックの潜在性を有さない設計を、
細心の注意を払い心がけたとしても、１つ以上のリクエ
スタがロック・アウトされる特定の要求シーケンスが発
生し得る。
な回復アクション、及びシステム機能停止さえ生じ得
る。経験上、デッドロックの潜在性を有さない設計を、
細心の注意を払い心がけたとしても、１つ以上のリクエ
スタがロック・アウトされる特定の要求シーケンスが発
生し得る。
【００１５】要求間のデッドロックを検出し、阻止する
従来のアプローチが、Nguyenらによる１９９１年５月１
４日付けの米国特許第５０１６１６７号で述べられてい
る。彼らのデッドロック検出方法は、各ＣＰリクエスタ
に、その要求が資源（主メモリ・インタリーブ）の使用
不能性により拒絶された回数をカウントさせる。リクエ
スタが特定の拒絶回数を超える場合、リクエスタは他の
ＣＰ要求が優先権を獲得することを阻止する"抑止"信号
を生成する。
従来のアプローチが、Nguyenらによる１９９１年５月１
４日付けの米国特許第５０１６１６７号で述べられてい
る。彼らのデッドロック検出方法は、各ＣＰリクエスタ
に、その要求が資源（主メモリ・インタリーブ）の使用
不能性により拒絶された回数をカウントさせる。リクエ
スタが特定の拒絶回数を超える場合、リクエスタは他の
ＣＰ要求が優先権を獲得することを阻止する"抑止"信号
を生成する。
【００１６】本発明では、デッドロック検出が記憶制御
装置、すなわち集中化論理部分に配置される。これは全
てのタイプのリクエスタ間の、潜在的なデッドロック状
況の検出を可能にする。これはまた、同一の相対優先順
位のリクエスタ間の、または異なる優先順位のリクエス
タ間のロックアウト状況を解決する。更に、他のリクエ
スタの阻止が、ＳＣ内において、要求レジスタ・レベル
において達成される。このことは、ＳＣの外部のリクエ
スタからオペレーションを再試行することに関わる、複
雑性及び遅延を回避する。主な違いは、本発明は、優先
権を与えられておらず、パイプライン・パスを生成して
いないリクエスタの、潜在的なロックアウトを検出する
ことである。なぜなら、本発明は、要求が実行を開始し
た回数にもとづくのではなく、要求がＳＣ内で完了する
ことなく有効であった時間量にもとづくからである。
装置、すなわち集中化論理部分に配置される。これは全
てのタイプのリクエスタ間の、潜在的なデッドロック状
況の検出を可能にする。これはまた、同一の相対優先順
位のリクエスタ間の、または異なる優先順位のリクエス
タ間のロックアウト状況を解決する。更に、他のリクエ
スタの阻止が、ＳＣ内において、要求レジスタ・レベル
において達成される。このことは、ＳＣの外部のリクエ
スタからオペレーションを再試行することに関わる、複
雑性及び遅延を回避する。主な違いは、本発明は、優先
権を与えられておらず、パイプライン・パスを生成して
いないリクエスタの、潜在的なロックアウトを検出する
ことである。なぜなら、本発明は、要求が実行を開始し
た回数にもとづくのではなく、要求がＳＣ内で完了する
ことなく有効であった時間量にもとづくからである。
【００１７】本発明では、リクエスタが既に実行を開始
したか否かにもとづき、条件付きで阻止される。開始し
た場合、リクエスタはデッドロック検出論理により影響
を受けない。このことは、ロックアウト・オペレーショ
ンの完了以前に、完了しなければならないオペレーショ
ンを阻止する可能性を回避する。
したか否かにもとづき、条件付きで阻止される。開始し
た場合、リクエスタはデッドロック検出論理により影響
を受けない。このことは、ロックアウト・オペレーショ
ンの完了以前に、完了しなければならないオペレーショ
ンを阻止する可能性を回避する。
【００１８】本発明はまた、カウンタの代わりに、正し
いインタバルで発生するように設計された内部パルスを
利用し、記憶制御装置のハングが検出される以前に、潜
在的なデッドロックを解決する。パルスが特殊な論理ス
テーションにより受信され、これがデッドロック検出の
ために使用されるインタバルをプログラマブルにし、特
定のカテゴリの要求に対して、デッドロック解決機能を
不能にする機能を提供する。
いインタバルで発生するように設計された内部パルスを
利用し、記憶制御装置のハングが検出される以前に、潜
在的なデッドロックを解決する。パルスが特殊な論理ス
テーションにより受信され、これがデッドロック検出の
ために使用されるインタバルをプログラマブルにし、特
定のカテゴリの要求に対して、デッドロック解決機能を
不能にする機能を提供する。
【００１９】
【発明が解決しようとする課題】本発明は、マルチプロ
セッサ・システムにおいて、リクエスタ間のデッドロッ
クを処理するための、集中型デッドロック解決システム
を提供する。
セッサ・システムにおいて、リクエスタ間のデッドロッ
クを処理するための、集中型デッドロック解決システム
を提供する。
【００２０】
【課題を解決するための手段】本発明は前記目的を、記
憶制御装置（ＳＣ）内の集中型ハードウェア機構を用い
て達成する。異なる優先レベルを割当てられ、ＳＣ内の
資源を競合する異なるタイプの要求間で、潜在的なロッ
クアウトが解決される。これらの潜在的なハング状況
が、実際のハングが記憶制御装置により検出されるより
ずっと以前に、また回復が呼び出されるより以前に解決
される。
憶制御装置（ＳＣ）内の集中型ハードウェア機構を用い
て達成する。異なる優先レベルを割当てられ、ＳＣ内の
資源を競合する異なるタイプの要求間で、潜在的なロッ
クアウトが解決される。これらの潜在的なハング状況
が、実際のハングが記憶制御装置により検出されるより
ずっと以前に、また回復が呼び出されるより以前に解決
される。
【００２１】これらの改善が、ＳＣ内の要求レジスタの
有効ビットをモニタする手段を提供することにより達成
される。要求がＳＣにより受信されるとき、これらのレ
ジスタの有効ビットがセットされ、要求の実行が完了し
たときリセットされる。更に、"内部ハング検出パルス"
と呼ばれるパルスが提供され、固定時間インタバルに
て、１サイクルの間、活動状態となる。この時間インタ
バルは、記憶制御装置内のハングを検出するために使用
される、"グローバル（大域）・ハング・パルス"と呼ば
れるパルスの時間インタバルのサブセットである。
有効ビットをモニタする手段を提供することにより達成
される。要求がＳＣにより受信されるとき、これらのレ
ジスタの有効ビットがセットされ、要求の実行が完了し
たときリセットされる。更に、"内部ハング検出パルス"
と呼ばれるパルスが提供され、固定時間インタバルに
て、１サイクルの間、活動状態となる。この時間インタ
バルは、記憶制御装置内のハングを検出するために使用
される、"グローバル（大域）・ハング・パルス"と呼ば
れるパルスの時間インタバルのサブセットである。
【００２２】要求レジスタ有効ビットをモニタする論理
はまた、内部（インターナル）ハング検出パルスをモニ
タする。要求レジスタが、２つの内部ハング検出パルス
が発生するインタバルを通じて、連続的に有効な場合、
潜在的なデッドロック状態が存在することを示す"内部
ハング検出"ラッチがセットされる。その結果、内部ハ
ング検出出力信号がセットされる。
はまた、内部（インターナル）ハング検出パルスをモニ
タする。要求レジスタが、２つの内部ハング検出パルス
が発生するインタバルを通じて、連続的に有効な場合、
潜在的なデッドロック状態が存在することを示す"内部
ハング検出"ラッチがセットされる。その結果、内部ハ
ング検出出力信号がセットされる。
【００２３】更に、各要求タイプに対して、内部ハング
検出出力信号をモニタし、信号が活動状態の時に、適切
なアクションを取るための制御論理の手段が提供され
る。このアクションは、各特定の要求が既に優先権を与
えられ、少なくとも１度パイプライン・パスを生成した
か否かを決定するステップを含む。肯定の場合、その要
求に対して、内部ハング検出出力信号が無視される。否
定の場合、要求の処理が中断され、非活動状態に保持さ
れる。結局、進行中の全ての要求が完了し、全ての新た
な要求が保留状態になる。それにより内部ハングを検出
した要求が完了し、その有効ビットがリセットされ、こ
のことが内部ハング検出ラッチ及び内部ハング検出出力
信号をリセットする。一旦内部ハング検出出力信号がリ
セットされると、全ての有効要求が解除され、優先権を
競合する資格を有する。
検出出力信号をモニタし、信号が活動状態の時に、適切
なアクションを取るための制御論理の手段が提供され
る。このアクションは、各特定の要求が既に優先権を与
えられ、少なくとも１度パイプライン・パスを生成した
か否かを決定するステップを含む。肯定の場合、その要
求に対して、内部ハング検出出力信号が無視される。否
定の場合、要求の処理が中断され、非活動状態に保持さ
れる。結局、進行中の全ての要求が完了し、全ての新た
な要求が保留状態になる。それにより内部ハングを検出
した要求が完了し、その有効ビットがリセットされ、こ
のことが内部ハング検出ラッチ及び内部ハング検出出力
信号をリセットする。一旦内部ハング検出出力信号がリ
セットされると、全ての有効要求が解除され、優先権を
競合する資格を有する。
【００２４】内部ハング検出ラッチは複数の要求に対し
て、独立にセットされ得る。この場合、任意の内部ハン
グ検出ラッチがセットされる限り、制御論理ステーショ
ンに送信される内部ハング検出出力信号が、活動状態に
維持される。内部ハング検出ラッチをセットする複数の
要求は、互いに干渉し合わない。一旦進行中の全ての要
求が完了し、新たな要求が保留状態の場合、内部ハング
を検出した全ての要求が完了する。内部ハング検出出力
信号がリセットされ、全ての有効要求が保留状態から解
除され、優先権を競合する。
て、独立にセットされ得る。この場合、任意の内部ハン
グ検出ラッチがセットされる限り、制御論理ステーショ
ンに送信される内部ハング検出出力信号が、活動状態に
維持される。内部ハング検出ラッチをセットする複数の
要求は、互いに干渉し合わない。一旦進行中の全ての要
求が完了し、新たな要求が保留状態の場合、内部ハング
を検出した全ての要求が完了する。内部ハング検出出力
信号がリセットされ、全ての有効要求が保留状態から解
除され、優先権を競合する。
【００２５】内部ハング検出出力信号は、内部ハング検
出パルス間で１インタバルの間だけ、活動状態に維持さ
れる。この信号は、内部ハング検出パルスが受信される
度に、状態を変化する。例えば、信号がオン状態であ
り、内部ハング検出パルスが受信される場合、信号はオ
フ状態となる。任意の要求が内部ハング検出ラッチをセ
ットするか、オン状態の内部ハング検出ラッチを有する
場合、内部ハング検出出力信号が次の内部ハング検出パ
ルスの後、再度活動状態になる。これは内部ハング検出
機構の使用により、予期せぬ問題、例えばデッドロック
を生じる効果を有する場合などを処理するために実行さ
れる。内部ハング検出ハードウェアは、これにより影響
を受けない。要求レジスタ有効ビットは依然モニタさ
れ、追加の内部ハング検出ラッチがセットされ得る。制
御論理への内部ハング検出出力信号の同報だけが阻止さ
れる。
出パルス間で１インタバルの間だけ、活動状態に維持さ
れる。この信号は、内部ハング検出パルスが受信される
度に、状態を変化する。例えば、信号がオン状態であ
り、内部ハング検出パルスが受信される場合、信号はオ
フ状態となる。任意の要求が内部ハング検出ラッチをセ
ットするか、オン状態の内部ハング検出ラッチを有する
場合、内部ハング検出出力信号が次の内部ハング検出パ
ルスの後、再度活動状態になる。これは内部ハング検出
機構の使用により、予期せぬ問題、例えばデッドロック
を生じる効果を有する場合などを処理するために実行さ
れる。内部ハング検出ハードウェアは、これにより影響
を受けない。要求レジスタ有効ビットは依然モニタさ
れ、追加の内部ハング検出ラッチがセットされ得る。制
御論理への内部ハング検出出力信号の同報だけが阻止さ
れる。
【００２６】特定のカテゴリの要求（例えば全てのＣＰ
フェッチ要求）に対して、内部ハング検出パルスを無視
する、ディセーブル・ラッチが提供される。ディセーブ
ル・ラッチがセットされると、関連する要求のグループ
に対して、内部ハング検出ラッチは決してセットされな
い。
フェッチ要求）に対して、内部ハング検出パルスを無視
する、ディセーブル・ラッチが提供される。ディセーブ
ル・ラッチがセットされると、関連する要求のグループ
に対して、内部ハング検出ラッチは決してセットされな
い。
【００２７】内部ハング検出パルスのインタバルに対し
て、大きな度合いの柔軟性及びプログラマブル性が提供
される。内部ハング検出パルスが導出されるグローバル
・ハング・パルスは、例えば毎１６０００サイクル乃至
毎５１２０００サイクル、その長さを変化し得る。"短
いハング検出パルス"が、グローバル・ハング・パルス
にもとづき生成される。設定に従い、８個、１６個、３
２個、６４個または１２８個の短いハング検出パルス
が、１グローバル・ハング・パルス・インタバル内で発
生し得る。更に追加の柔軟性を提供するために、短いハ
ング検出パルスを受信する論理が、カウントが固定値レ
ジスタに一致するまで、パルスをカウントする。その
時、内部ハング検出パルスが生成される。これにより、
短いハング検出パルスの１乃至７のカウントの後、内部
ハング検出パルスが生成される。固定値レジスタを全て
０にセットすると、内部ハング検出パルスの生成が禁止
され、従って、デッドロック解決論理を不能にする。こ
れらの及び他の改善が、以下の詳細な説明の中で述べら
れる。本発明の利点及び特徴をより理解するために、以
下の説明及び図面を参照されたい。
て、大きな度合いの柔軟性及びプログラマブル性が提供
される。内部ハング検出パルスが導出されるグローバル
・ハング・パルスは、例えば毎１６０００サイクル乃至
毎５１２０００サイクル、その長さを変化し得る。"短
いハング検出パルス"が、グローバル・ハング・パルス
にもとづき生成される。設定に従い、８個、１６個、３
２個、６４個または１２８個の短いハング検出パルス
が、１グローバル・ハング・パルス・インタバル内で発
生し得る。更に追加の柔軟性を提供するために、短いハ
ング検出パルスを受信する論理が、カウントが固定値レ
ジスタに一致するまで、パルスをカウントする。その
時、内部ハング検出パルスが生成される。これにより、
短いハング検出パルスの１乃至７のカウントの後、内部
ハング検出パルスが生成される。固定値レジスタを全て
０にセットすると、内部ハング検出パルスの生成が禁止
され、従って、デッドロック解決論理を不能にする。こ
れらの及び他の改善が、以下の詳細な説明の中で述べら
れる。本発明の利点及び特徴をより理解するために、以
下の説明及び図面を参照されたい。
【００２８】
【発明の実施の形態】全体システム構造：図１は、本発
明の好適な実施例のマルチプロセッサ・システムの概略
図である。完全に構成されたシステムでは、最大１２個
のＣＰ１２、１３、１４、１５、１６、１７、１８、１
９、２０、２１、２２、２３、４つのＩ／Ｏアダプタ２
４、２５、２６、２７、及び４つのメモリ・カード４
４、４５、４６、４７が、２つの記憶制御装置１０、１
１に接続され得る。１つのＳＣだけを含む１ノード・シ
ステムを有することも可能である。こうしたシステム
は、最大６個のＣＰと、２つのＩ／Ｏアダプタと、２つ
のメモリ・カードをサポートする。各ＣＰはストア・ス
ルー・レベル１（Ｌ１）キャッシュを含み、各ＳＣはス
トア・イン・レベル２（Ｌ２）キャッシュを含む。
明の好適な実施例のマルチプロセッサ・システムの概略
図である。完全に構成されたシステムでは、最大１２個
のＣＰ１２、１３、１４、１５、１６、１７、１８、１
９、２０、２１、２２、２３、４つのＩ／Ｏアダプタ２
４、２５、２６、２７、及び４つのメモリ・カード４
４、４５、４６、４７が、２つの記憶制御装置１０、１
１に接続され得る。１つのＳＣだけを含む１ノード・シ
ステムを有することも可能である。こうしたシステム
は、最大６個のＣＰと、２つのＩ／Ｏアダプタと、２つ
のメモリ・カードをサポートする。各ＣＰはストア・ス
ルー・レベル１（Ｌ１）キャッシュを含み、各ＳＣはス
トア・イン・レベル２（Ｌ２）キャッシュを含む。
【００２９】ＣＰまたはＩ／Ｏアダプタは、１つのＳＣ
だけに直接接続される。所与のＳＣは、２つのメモリ・
カードに対する直接アクセスを有する。ＳＣ０ １０
は、バス４８を介してメモリ・カード０ ４４をアクセ
スし、別のバス４９を介して、メモリ・カード２ ４５
をアクセスする。同様に、ＳＣ１ １１は、バス５０を
介してメモリ・カード１ ４６をアクセスし、別のバス
５１を介して、メモリ・カード３ ４７をアクセスす
る。しかしながら、全てのＣＰ及びＩ／Ｏアダプタは、
主メモリの任意の部分へのアクセスを有する。他の２つ
のメモリ・カードへの記憶アクセスは、ＣＰまたはＩ／
Ｏアダプタにとって透過的なＳＣ−ＳＣ間オペレーショ
ン５２により処理される。各ＣＰまたはＩ／Ｏアダプタ
は、データ・バスＡ及びデータ・バスＢと呼ばれる、接
続ＳＣへの２つのデータ・バスを有する。メモリ・カー
ド０及び１ ４４、４６からの記憶データは、バスＡを
介して返却され、メモリ・カード２及び３ ４５、４７
からのデータは、バスＢを介して返却される。
だけに直接接続される。所与のＳＣは、２つのメモリ・
カードに対する直接アクセスを有する。ＳＣ０ １０
は、バス４８を介してメモリ・カード０ ４４をアクセ
スし、別のバス４９を介して、メモリ・カード２ ４５
をアクセスする。同様に、ＳＣ１ １１は、バス５０を
介してメモリ・カード１ ４６をアクセスし、別のバス
５１を介して、メモリ・カード３ ４７をアクセスす
る。しかしながら、全てのＣＰ及びＩ／Ｏアダプタは、
主メモリの任意の部分へのアクセスを有する。他の２つ
のメモリ・カードへの記憶アクセスは、ＣＰまたはＩ／
Ｏアダプタにとって透過的なＳＣ−ＳＣ間オペレーショ
ン５２により処理される。各ＣＰまたはＩ／Ｏアダプタ
は、データ・バスＡ及びデータ・バスＢと呼ばれる、接
続ＳＣへの２つのデータ・バスを有する。メモリ・カー
ド０及び１ ４４、４６からの記憶データは、バスＡを
介して返却され、メモリ・カード２及び３ ４５、４７
からのデータは、バスＢを介して返却される。
【００３０】ＳＣへの全ての要求は、ＣＰ、Ｉ／Ｏアダ
プタまたは他の（リモート）ＳＣからＳＣに、アドレス
及びコマンドを送信することにより開始される。ＳＣが
要求を完了するとき、応答及び、ことによるとデータが
要求の発信者に返送される。
プタまたは他の（リモート）ＳＣからＳＣに、アドレス
及びコマンドを送信することにより開始される。ＳＣが
要求を完了するとき、応答及び、ことによるとデータが
要求の発信者に返送される。
【００３１】ＣＰからその接続ＳＣへのフェッチ要求及
びストア要求は、単方向バス及び双方向バス２８、２
９、３０、３１、３２、３３、３４、３５、３６、３
７、３８、３９のグループを用いて、コマンド、アドレ
ス、データ及び応答を伝送する。ＣＰフェッチ要求及び
ストア要求は、単方向バスを介して、その要求のアドレ
ス部分及びコマンド部分が送信され、データ部分は２つ
の双方向バスにより送信される。要求のデータ部分は、
ＣＰからＳＣに送信されるストア・データ、またはＳＣ
からＣＰに送信されるフェッチ・データである。これら
の双方向バスは、前述したデータ・バスＡ及びデータ・
バスＢであり、それらはそれぞれ４倍長ワード幅であ
る。更に、ＳＣから各ＣＰへ、応答を送信するために使
用される単方向バスが存在する。こうした応答は、フェ
ッチ要求またはストア要求が完了した時点、及び要求の
ステータスが何であったか、例えば正常完了または無効
アドレスなどを示す。
びストア要求は、単方向バス及び双方向バス２８、２
９、３０、３１、３２、３３、３４、３５、３６、３
７、３８、３９のグループを用いて、コマンド、アドレ
ス、データ及び応答を伝送する。ＣＰフェッチ要求及び
ストア要求は、単方向バスを介して、その要求のアドレ
ス部分及びコマンド部分が送信され、データ部分は２つ
の双方向バスにより送信される。要求のデータ部分は、
ＣＰからＳＣに送信されるストア・データ、またはＳＣ
からＣＰに送信されるフェッチ・データである。これら
の双方向バスは、前述したデータ・バスＡ及びデータ・
バスＢであり、それらはそれぞれ４倍長ワード幅であ
る。更に、ＳＣから各ＣＰへ、応答を送信するために使
用される単方向バスが存在する。こうした応答は、フェ
ッチ要求またはストア要求が完了した時点、及び要求の
ステータスが何であったか、例えば正常完了または無効
アドレスなどを示す。
【００３２】Ｉ／Ｏアダプタ・インタフェースもまた、
双方向バス及び単方向バス４０、４１、４２、４３から
形成される。この場合、コマンド、アドレス及び応答
が、ＳＣとＩ／Ｏアダプタとの間で、双方向バスを介し
て送信される。フェッチ・データ及びストア・データ
が、ダブルワード幅の２つの双方向バス、すなわちデー
タ・バスＡ及びデータ・バスＢを介して送信される。単
方向バスは他の制御信号のために使用される。
双方向バス及び単方向バス４０、４１、４２、４３から
形成される。この場合、コマンド、アドレス及び応答
が、ＳＣとＩ／Ｏアダプタとの間で、双方向バスを介し
て送信される。フェッチ・データ及びストア・データ
が、ダブルワード幅の２つの双方向バス、すなわちデー
タ・バスＡ及びデータ・バスＢを介して送信される。単
方向バスは他の制御信号のために使用される。
【００３３】リモートＳＣインタフェースは、コマン
ド、アドレス、応答及びデータのために、単方向バス５
２を使用する。従って、完全に構成されたシステム内に
は、これらのバスの２つのセットが存在し、１つはＳＣ
０からＳＣ１へのバスであり、他はＳＣ１からＳＣ０へ
のバスである。データは４つの４倍長ワード幅の単方向
バスを介して、すなわち、ＳＣ０からＳＣ１にバスＡ及
びバスＢを介して、及びＳＣ１からＳＣ０にバスＡ及び
バスＢを介して伝送される。前述の１ノード・システム
の場合、リモートＳＣは存在せず、従ってリモートＳＣ
から発信される要求は存在しない。
ド、アドレス、応答及びデータのために、単方向バス５
２を使用する。従って、完全に構成されたシステム内に
は、これらのバスの２つのセットが存在し、１つはＳＣ
０からＳＣ１へのバスであり、他はＳＣ１からＳＣ０へ
のバスである。データは４つの４倍長ワード幅の単方向
バスを介して、すなわち、ＳＣ０からＳＣ１にバスＡ及
びバスＢを介して、及びＳＣ１からＳＣ０にバスＡ及び
バスＢを介して伝送される。前述の１ノード・システム
の場合、リモートＳＣは存在せず、従ってリモートＳＣ
から発信される要求は存在しない。
【００３４】ハイ・レベル・アドレス・フロー：図２
は、図１に示される記憶制御装置（ＳＣ０）の１つのハ
イ・レベル・アドレス・フローを示す。パイプラインＡ
１１９及びパイプラインＢ１２０と呼ばれる２つの別々
のパイプラインが存在し、それぞれがそれ自身のディレ
クトリ１２１、１２２を有し、それぞれがメモリ制御装
置論理１３１、１３２を介して、１つのメモリ・カード
とのインタフェース１３３、１３４を有する。ＳＣ内の
２つの処理パイプラインは、前述の２つのデータ・バス
に対応する。パイプラインＡは、バスＡ上の記憶装置
（メモリ・カード０）に対する要求を処理し、パイプラ
インＢは、バスＢ上の記憶装置（メモリ・カード２）に
対する要求を処理する。パイプライン情報はデータフロ
ー論理１３６、１３７に転送され、そこでＬ２キャッシ
ュをアクセスするために使用される。１つのＳＣにつ
き、１つのパイプラインだけを有するシステムを有する
ことも可能である。この場合、ＳＣは１つのメモリ・カ
ードに対してのみアクセスを有する。
は、図１に示される記憶制御装置（ＳＣ０）の１つのハ
イ・レベル・アドレス・フローを示す。パイプラインＡ
１１９及びパイプラインＢ１２０と呼ばれる２つの別々
のパイプラインが存在し、それぞれがそれ自身のディレ
クトリ１２１、１２２を有し、それぞれがメモリ制御装
置論理１３１、１３２を介して、１つのメモリ・カード
とのインタフェース１３３、１３４を有する。ＳＣ内の
２つの処理パイプラインは、前述の２つのデータ・バス
に対応する。パイプラインＡは、バスＡ上の記憶装置
（メモリ・カード０）に対する要求を処理し、パイプラ
インＢは、バスＢ上の記憶装置（メモリ・カード２）に
対する要求を処理する。パイプライン情報はデータフロ
ー論理１３６、１３７に転送され、そこでＬ２キャッシ
ュをアクセスするために使用される。１つのＳＣにつ
き、１つのパイプラインだけを有するシステムを有する
ことも可能である。この場合、ＳＣは１つのメモリ・カ
ードに対してのみアクセスを有する。
【００３５】所与のパイプラインに関連付けられるディ
レクトリは、オペレーションのパイプライン・パスの第
１サイクルでアクセスされる。ディレクトリ・ヒットが
発生する場合、データがＬ２キャッシュから返却され
る。ディレクトリ・ミスが発生する場合、要求は更にラ
イン・フェッチ・アドレス・レジスタ（ＬＦＡＲ）論理
１２３、１２４により処理される。要求に対するアドレ
ス及び制御情報が、各パイプラインにとって使用可能な
４つのＬＦＡＲレジスタの１つにゲートされる。要求は
リモートＳＣインタフェース・レジスタ１３５を介し
て、リモートＳＣに送信される。リモートＳＣ内のキャ
ッシュが問い合わされ、データがリモートＳＣから接続
（ローカル）ＳＣに送信され、そこから要求元ＣＰまた
はＩ／Ｏアダプタに送信される。リモートＳＣキャッシ
ュ内でミスが発生する場合、要求はターゲット・アドレ
スに従い、ローカルＳＣに接続されるメモリ・カードの
１つか、またはリモートＳＣに接続されるメモリ・カー
ドの１つに送信される。
レクトリは、オペレーションのパイプライン・パスの第
１サイクルでアクセスされる。ディレクトリ・ヒットが
発生する場合、データがＬ２キャッシュから返却され
る。ディレクトリ・ミスが発生する場合、要求は更にラ
イン・フェッチ・アドレス・レジスタ（ＬＦＡＲ）論理
１２３、１２４により処理される。要求に対するアドレ
ス及び制御情報が、各パイプラインにとって使用可能な
４つのＬＦＡＲレジスタの１つにゲートされる。要求は
リモートＳＣインタフェース・レジスタ１３５を介し
て、リモートＳＣに送信される。リモートＳＣ内のキャ
ッシュが問い合わされ、データがリモートＳＣから接続
（ローカル）ＳＣに送信され、そこから要求元ＣＰまた
はＩ／Ｏアダプタに送信される。リモートＳＣキャッシ
ュ内でミスが発生する場合、要求はターゲット・アドレ
スに従い、ローカルＳＣに接続されるメモリ・カードの
１つか、またはリモートＳＣに接続されるメモリ・カー
ドの１つに送信される。
【００３６】Ｌ２キャッシュ内に新たなエントリのため
の空間を生成するために、キャッシュ・エントリが追放
されなければならない場合、それがライン・ストア・ア
ドレス・レジスタ（ＬＳＡＲ）論理１２５、１２６によ
り処理される。ＬＲＵアルゴリズムを用いて置換される
ターゲットのアドレスが、各パイプラインにとって使用
可能な４つのＬＳＡＲレジスタの１つにゲートされる。
ＬＳＡＲ論理は、主メモリへのデータの記憶と、キャッ
シュ内のエントリの無効化を制御する。
の空間を生成するために、キャッシュ・エントリが追放
されなければならない場合、それがライン・ストア・ア
ドレス・レジスタ（ＬＳＡＲ）論理１２５、１２６によ
り処理される。ＬＲＵアルゴリズムを用いて置換される
ターゲットのアドレスが、各パイプラインにとって使用
可能な４つのＬＳＡＲレジスタの１つにゲートされる。
ＬＳＡＲ論理は、主メモリへのデータの記憶と、キャッ
シュ内のエントリの無効化を制御する。
【００３７】ＳＣの外部で発生する要求（フェッチまた
はストアを含み得る）は、リモートＳＣインタフェース
５２、６つのＣＰインタフェース２８、２９、３０、３
１、３２、３３、及び２つのＩ／Ｏアダプタ・インタフ
ェース４０、４１を介して受信される。各々の場合にお
いて、要求に対する情報を１サイクルの間ラッチするた
めに、インタフェース・レジスタ１０３、１０４、１０
５が使用される。その後、要求は関連付けられる制御装
置に送信される。
はストアを含み得る）は、リモートＳＣインタフェース
５２、６つのＣＰインタフェース２８、２９、３０、３
１、３２、３３、及び２つのＩ／Ｏアダプタ・インタフ
ェース４０、４１を介して受信される。各々の場合にお
いて、要求に対する情報を１サイクルの間ラッチするた
めに、インタフェース・レジスタ１０３、１０４、１０
５が使用される。その後、要求は関連付けられる制御装
置に送信される。
【００３８】ＳＣ内の各機能領域は、インタフェースか
らの入力、優先要求、及び要求がパイプラインを通過す
るときの制御を処理する、別々の制御装置を有する。２
つのＩ／Ｏアダプタ制御装置１０９、６つのＣＰフェッ
チ制御装置１０７、６つのＣＰストア制御装置１０８、
及び１つのリモートＳＣ制御装置１０６が存在する。各
制御装置内には、所与の要求に関連する情報を追跡する
保持レジスタが存在する。これらのレジスタは、要求が
ＳＣにより完了されるまで有効に維持される。ほとんど
の場合、要求を正しい保持レジスタに転送するために、
特定の復号が実行されなければならない。
らの入力、優先要求、及び要求がパイプラインを通過す
るときの制御を処理する、別々の制御装置を有する。２
つのＩ／Ｏアダプタ制御装置１０９、６つのＣＰフェッ
チ制御装置１０７、６つのＣＰストア制御装置１０８、
及び１つのリモートＳＣ制御装置１０６が存在する。各
制御装置内には、所与の要求に関連する情報を追跡する
保持レジスタが存在する。これらのレジスタは、要求が
ＳＣにより完了されるまで有効に維持される。ほとんど
の場合、要求を正しい保持レジスタに転送するために、
特定の復号が実行されなければならない。
【００３９】リモートＳＣ制御装置１０６内では、リモ
ートＳＣからのフェッチ要求及びストア要求のために別
々のレジスタが使用され、フェッチを保持するために１
パイプラインにつき２つのレジスタが、またストアを保
持するために２つのレジスタが割当てられる。インタフ
ェース情報は、４つのレジスタの所与のグループを選択
するパイプライン選択を含み、コマンドが復号されて、
それがフェッチかストアかが判断され、フェッチ・レジ
スタまたはストア・レジスタ対が選択される。
ートＳＣからのフェッチ要求及びストア要求のために別
々のレジスタが使用され、フェッチを保持するために１
パイプラインにつき２つのレジスタが、またストアを保
持するために２つのレジスタが割当てられる。インタフ
ェース情報は、４つのレジスタの所与のグループを選択
するパイプライン選択を含み、コマンドが復号されて、
それがフェッチかストアかが判断され、フェッチ・レジ
スタまたはストア・レジスタ対が選択される。
【００４０】１つのインタフェース・レジスタが、各Ｃ
Ｐ１０４のＣＰフェッチ要求及びストア要求のために使
用される。入来コマンドが復号化され、それがフェッチ
かストアかを決定しなければならない。要求がインタフ
ェース・レジスタから関連ＣＰフェッチ制御装置１０７
に、またはＣＰストア制御装置１０８にステージされ
る。前者は、１つのフェッチ要求レジスタを含み、後者
は各パイプラインに対して１つずつ、ストア要求のアド
レス及び制御ビットを含む、合計２つの８エントリ・ス
タックを含む。
Ｐ１０４のＣＰフェッチ要求及びストア要求のために使
用される。入来コマンドが復号化され、それがフェッチ
かストアかを決定しなければならない。要求がインタフ
ェース・レジスタから関連ＣＰフェッチ制御装置１０７
に、またはＣＰストア制御装置１０８にステージされ
る。前者は、１つのフェッチ要求レジスタを含み、後者
は各パイプラインに対して１つずつ、ストア要求のアド
レス及び制御ビットを含む、合計２つの８エントリ・ス
タックを含む。
【００４１】Ｉ／Ｏアダプタから送信されるコマンド
も、フェッチまたはストアであり得る。Ｉ／Ｏ制御装置
１０９は、１パイプラインにつき、１つのＩ／Ｏプロセ
ッサにつき２つの要求レジスタを有し、合計１パイプラ
インにつき４つのレジスタが存在し、各々がフェッチま
たはストアを保持する。Ｉ／Ｏアダプタは、Ｉ／Ｏ制御
装置内で使用可能なレジスタを追跡し、コマンドが送信
されるときに宛先レジスタを示す。
も、フェッチまたはストアであり得る。Ｉ／Ｏ制御装置
１０９は、１パイプラインにつき、１つのＩ／Ｏプロセ
ッサにつき２つの要求レジスタを有し、合計１パイプラ
インにつき４つのレジスタが存在し、各々がフェッチま
たはストアを保持する。Ｉ／Ｏアダプタは、Ｉ／Ｏ制御
装置内で使用可能なレジスタを追跡し、コマンドが送信
されるときに宛先レジスタを示す。
【００４２】各制御装置内において、有効な要求を示す
信号が、他の制御情報と共にその要求が所与のサイクル
において、優先権を獲得する資格があるか否かを決定す
るために使用される。所与のカテゴリ内の全ての資格の
ある要求が、関連する事前優先論理ステーションに送信
される。
信号が、他の制御情報と共にその要求が所与のサイクル
において、優先権を獲得する資格があるか否かを決定す
るために使用される。所与のカテゴリ内の全ての資格の
ある要求が、関連する事前優先論理ステーションに送信
される。
【００４３】リモートＳＣ要求に対して、１つの事前優
先ステーション１１０が両方のパイプラインに対して存
在する。１つの要求が、パイプラインＡまたはパイプラ
インＢのいずれかの事前優先のために選択される。イン
タフェース・レジスタ内の要求は、即時優先権を獲得で
き、最も高い優先順位を有する。インタフェース・レジ
スタ内に要求が存在しない場合、事前優先論理が擬似Ｌ
ＲＵアルゴリズム（最も最近完了した要求が、最も低い
優先順位を有する）を用いて、各パイプラインの４つの
レジスタ間を調停する。優先権は２つのパイプライン間
で交互される。
先ステーション１１０が両方のパイプラインに対して存
在する。１つの要求が、パイプラインＡまたはパイプラ
インＢのいずれかの事前優先のために選択される。イン
タフェース・レジスタ内の要求は、即時優先権を獲得で
き、最も高い優先順位を有する。インタフェース・レジ
スタ内に要求が存在しない場合、事前優先論理が擬似Ｌ
ＲＵアルゴリズム（最も最近完了した要求が、最も低い
優先順位を有する）を用いて、各パイプラインの４つの
レジスタ間を調停する。優先権は２つのパイプライン間
で交互される。
【００４４】両方のパイプラインのＣＰフェッチに対し
ても、１つの事前優先ステーション１１２が存在する。
擬似ＬＲＵアルゴリズムを用いて、最大６つの資格のあ
る要求から１つを選択する。この調停はＣＰフェッチ要
求の宛先パイプラインに関係無しに実行される。
ても、１つの事前優先ステーション１１２が存在する。
擬似ＬＲＵアルゴリズムを用いて、最大６つの資格のあ
る要求から１つを選択する。この調停はＣＰフェッチ要
求の宛先パイプラインに関係無しに実行される。
【００４５】ＣＰストアは、それらが受信される順序に
従い、処理されなければならない。ストア要求をバッフ
ァリングするために使用されるスタックは、ＦＩＦＯ順
序に従い管理される。所与のＣＰからの各パイプライン
に対する最も古いストアだけが、優先権を獲得する資格
がある。ＣＰストアに対して、２つの別々の事前優先ス
テーション１１３、１１４が存在し、各パイプラインに
１つが対応する。従って、１サイクルに２つの異なるス
トアが事前優先を与えられることが可能である。ＣＰス
トアの事前優先ステーションは、各パイプラインに対し
て変更ラウンド・ロビン・アルゴリズムを用いて、最大
６つの資格のある要求から１つのストアを選択する。
従い、処理されなければならない。ストア要求をバッフ
ァリングするために使用されるスタックは、ＦＩＦＯ順
序に従い管理される。所与のＣＰからの各パイプライン
に対する最も古いストアだけが、優先権を獲得する資格
がある。ＣＰストアに対して、２つの別々の事前優先ス
テーション１１３、１１４が存在し、各パイプラインに
１つが対応する。従って、１サイクルに２つの異なるス
トアが事前優先を与えられることが可能である。ＣＰス
トアの事前優先ステーションは、各パイプラインに対し
て変更ラウンド・ロビン・アルゴリズムを用いて、最大
６つの資格のある要求から１つのストアを選択する。
【００４６】Ｉ／Ｏ制御装置もまた、パイプラインＡ及
びＢに対して、別々の事前優先ステーション１１５、１
１６を有する。各パイプラインに対する４つの可能な要
求間の事前優先が、それらがフェッチ・オペレーション
かストア・オペレーションかに関係無しに、擬似ＬＲＵ
アルゴリズムにより決定される。
びＢに対して、別々の事前優先ステーション１１５、１
１６を有する。各パイプラインに対する４つの可能な要
求間の事前優先が、それらがフェッチ・オペレーション
かストア・オペレーションかに関係無しに、擬似ＬＲＵ
アルゴリズムにより決定される。
【００４７】ＬＦＡＲ及びＬＳＡＲに対する共用の事前
優先機構１２７、１３０が存在する。複数のＬＦＡＲ要
求が存在する場合、それらは順序通りに、すなわちＬＦ
ＡＲ０が最初で、続いてＬＦＡＲ１、２及び３の順に選
択される。同様に、複数のＬＳＡＲ要求が存在する場
合、それらはＬＳＡＲ０から開始し、続いてＬＳＡＲ
１、２及び３の順に、順序通り選択される。トグル・ラ
ッチがＬＦＡＲとＬＳＡＲとの間の優先権を交互する。
優先機構１２７、１３０が存在する。複数のＬＦＡＲ要
求が存在する場合、それらは順序通りに、すなわちＬＦ
ＡＲ０が最初で、続いてＬＦＡＲ１、２及び３の順に選
択される。同様に、複数のＬＳＡＲ要求が存在する場
合、それらはＬＳＡＲ０から開始し、続いてＬＳＡＲ
１、２及び３の順に、順序通り選択される。トグル・ラ
ッチがＬＦＡＲとＬＳＡＲとの間の優先権を交互する。
【００４８】パイプラインのための総合優先権調停論理
１１７、１１８が、格付け優先順位を用いて１つの要求
を選択する。優先順位は要求の頻度にもとづき決定さ
れ、最も少ない頻度の要求が最も高い優先順位を有し、
最も頻度の高い要求が、最も低い優先順位を有する。優
先順位は降順に、リモートＳＣ要求、ＬＦＡＲ／ＬＳＡ
Ｒ要求、Ｉ／Ｏアダプタ要求、ＣＰフェッチ要求、及び
ＣＰストア要求である。選択された要求のアドレス及び
制御情報が、パイプラインの第１ステージに送信され
る。
１１７、１１８が、格付け優先順位を用いて１つの要求
を選択する。優先順位は要求の頻度にもとづき決定さ
れ、最も少ない頻度の要求が最も高い優先順位を有し、
最も頻度の高い要求が、最も低い優先順位を有する。優
先順位は降順に、リモートＳＣ要求、ＬＦＡＲ／ＬＳＡ
Ｒ要求、Ｉ／Ｏアダプタ要求、ＣＰフェッチ要求、及び
ＣＰストア要求である。選択された要求のアドレス及び
制御情報が、パイプラインの第１ステージに送信され
る。
【００４９】各制御装置は両方のパイプライン１２８、
１２９から入力を受信し、パイプラインを通じて、その
要求の進行を追跡し、特定のパイプライン・サイクルに
おいて、有効な入力信号をモニタする。これらの信号の
あるものは、要求が現在パイプラインの特定のステージ
に存在するか否かを決定するために使用される。他のパ
イプライン入力の例には、ディレクトリ・ヒット結果
や、他のアドレス・レジスタとの比較などが含まれる。
これらの入力は、要求に対して必要とされる全ての資源
が使用可能か否か、或いは、その処理が特定の条件が満
足されるのを待機するために中断されなければならない
かを決定するために使用され得る。要求の処理が中断さ
れる場合、信号がパイプライン論理に送信される。制御
がリセットされ、この要求は後のパイプライン・ステー
ジにおいて、もはや有効なエントリとして現れない。信
号は制御装置内の様々な論理ステーションにも送信され
る。制御装置内で実行されるアクションには、要求が現
在実行中であることを示す制御ビットのリセットが含ま
れる。
１２９から入力を受信し、パイプラインを通じて、その
要求の進行を追跡し、特定のパイプライン・サイクルに
おいて、有効な入力信号をモニタする。これらの信号の
あるものは、要求が現在パイプラインの特定のステージ
に存在するか否かを決定するために使用される。他のパ
イプライン入力の例には、ディレクトリ・ヒット結果
や、他のアドレス・レジスタとの比較などが含まれる。
これらの入力は、要求に対して必要とされる全ての資源
が使用可能か否か、或いは、その処理が特定の条件が満
足されるのを待機するために中断されなければならない
かを決定するために使用され得る。要求の処理が中断さ
れる場合、信号がパイプライン論理に送信される。制御
がリセットされ、この要求は後のパイプライン・ステー
ジにおいて、もはや有効なエントリとして現れない。信
号は制御装置内の様々な論理ステーションにも送信され
る。制御装置内で実行されるアクションには、要求が現
在実行中であることを示す制御ビットのリセットが含ま
れる。
【００５０】本発明の主題である内部ハング検出論理１
４０は、リモートＳＣ、ＣＰフェッチ、ＣＰストア、及
びＩ／Ｏアダプタの制御論理から、有効要求標識１４４
を受信する。これはまた、グローバル・ハング・パルス
論理１４１から、グローバル・ハング検出パルスのサブ
セット１４２を受信する。これらがモニタされて、前述
のように内部ハング状態が検出される。内部ハングが検
出されるとき、信号１４３が内部ハング検出論理からＣ
Ｐフェッチ、ＣＰストア、及びＩ／Ｏ制御装置に同報さ
れる。
４０は、リモートＳＣ、ＣＰフェッチ、ＣＰストア、及
びＩ／Ｏアダプタの制御論理から、有効要求標識１４４
を受信する。これはまた、グローバル・ハング・パルス
論理１４１から、グローバル・ハング検出パルスのサブ
セット１４２を受信する。これらがモニタされて、前述
のように内部ハング状態が検出される。内部ハングが検
出されるとき、信号１４３が内部ハング検出論理からＣ
Ｐフェッチ、ＣＰストア、及びＩ／Ｏ制御装置に同報さ
れる。
【００５１】内部ハング検出パルスの生成：図３は、内
部ハング検出パルスを生成する方法を示す。グローバル
・ハング・パルス論理１４１が、ＳＣ内のハングを検出
するために使用されるグローバル・ハング・パルス２０
３を発生するパルス発生器２０１を含む。連続パルスの
間の時間はプログラマブルであり、１６０００サイクル
乃至５１２０００サイクルでセットされ得る。分周器２
０２により、短いハング検出パルス１４２がグローバル
・ハング・パルスから生成される。これらの短いハング
検出パルスの幾つかが、２つのグローバル・ハング・パ
ルス間の周期内で発生する。その数は、８個、１６個、
３２個、６４個または１２８個にセットされ、２つのグ
ローバル・ハング・パルス間の周期内に８個乃至１２８
個の短いハング検出パルスが発生する。
部ハング検出パルスを生成する方法を示す。グローバル
・ハング・パルス論理１４１が、ＳＣ内のハングを検出
するために使用されるグローバル・ハング・パルス２０
３を発生するパルス発生器２０１を含む。連続パルスの
間の時間はプログラマブルであり、１６０００サイクル
乃至５１２０００サイクルでセットされ得る。分周器２
０２により、短いハング検出パルス１４２がグローバル
・ハング・パルスから生成される。これらの短いハング
検出パルスの幾つかが、２つのグローバル・ハング・パ
ルス間の周期内で発生する。その数は、８個、１６個、
３２個、６４個または１２８個にセットされ、２つのグ
ローバル・ハング・パルス間の周期内に８個乃至１２８
個の短いハング検出パルスが発生する。
【００５２】短いハング検出パルス１４２は、内部ハン
グ検出論理１４０に送信される。そこでそれは３ビット
・カウンタ２０４に供給され、カウンタは短いハング検
出パルスが受信される度に、１増分される。この論理は
また、３ビット・リミッタ／ディセーブル・レジスタ２
０９を含み、その値が比較器２０５により毎サイクルご
とに、カウンタの出力と比較される。リミッタ／ディセ
ーブル・レジスタの３ビットが論理和（２０８）され、
結果が比較器の出力と論理積（２０６）される。これに
より、リミッタ／ディセーブル・レジスタを値'０００'
Ｂにセットすることにより、内部ハング検出パルス２０
７の生成を禁止することができる。カウンタ値がリミッ
タ／ディセーブル・レジスタ内の値に一致し、リミッタ
／ディセーブル・レジスタが非０の値を有するとき、内
部ハング検出パルスが生成され、カウンタがリセットさ
れる。
グ検出論理１４０に送信される。そこでそれは３ビット
・カウンタ２０４に供給され、カウンタは短いハング検
出パルスが受信される度に、１増分される。この論理は
また、３ビット・リミッタ／ディセーブル・レジスタ２
０９を含み、その値が比較器２０５により毎サイクルご
とに、カウンタの出力と比較される。リミッタ／ディセ
ーブル・レジスタの３ビットが論理和（２０８）され、
結果が比較器の出力と論理積（２０６）される。これに
より、リミッタ／ディセーブル・レジスタを値'０００'
Ｂにセットすることにより、内部ハング検出パルス２０
７の生成を禁止することができる。カウンタ値がリミッ
タ／ディセーブル・レジスタ内の値に一致し、リミッタ
／ディセーブル・レジスタが非０の値を有するとき、内
部ハング検出パルスが生成され、カウンタがリセットさ
れる。
【００５３】個々の要求ハング検出：内部ハング検出パ
ルス２０７は、内部ハング検出論理１４０内の幾つかの
論理ステーションに送信される。各ステーションは、内
部ハング検出出力信号及び有効ビット、またはそれらに
等価なものをモニタすることにより、特定の要求に対す
る内部ハング検出をチェックする。（リモートＳＣから
の要求は内部ハング検出ラッチをセットするが、この論
理は内部ハング検出出力信号をチェックしない。従っ
て、リモートＳＣからの要求は、もしそれが内部ハング
検出をトリガする場合、他の要求を保留にするが、他の
要求タイプの間で、または他のリモートＳＣ要求の間で
検出される内部ハングにより保留にされない。リモート
ＳＣ要求が保留にされると、より多くのデッドロックを
生じがちである。）
ルス２０７は、内部ハング検出論理１４０内の幾つかの
論理ステーションに送信される。各ステーションは、内
部ハング検出出力信号及び有効ビット、またはそれらに
等価なものをモニタすることにより、特定の要求に対す
る内部ハング検出をチェックする。（リモートＳＣから
の要求は内部ハング検出ラッチをセットするが、この論
理は内部ハング検出出力信号をチェックしない。従っ
て、リモートＳＣからの要求は、もしそれが内部ハング
検出をトリガする場合、他の要求を保留にするが、他の
要求タイプの間で、または他のリモートＳＣ要求の間で
検出される内部ハングにより保留にされない。リモート
ＳＣ要求が保留にされると、より多くのデッドロックを
生じがちである。）
【００５４】図４は、ＣＰフェッチ、Ｉ／Ｏアダプタ・
フェッチ若しくはストア、またはリモートＳＣフェッチ
若しくはストアのいずれか特定の要求に対する、内部ハ
ング検出論理１４５、及び内部ハング検出出力信号１４
３を生成する共用出力信号論理１４６を示す。各要求に
対する内部ハング検出論理は、アーム・ラッチ３０５及
び内部ハング検出ラッチ３０７を含む。更に、各要求タ
イプに対するディセーブル・ラッチ３０１が存在し、こ
れが'１'Ｂにセットされると、その特定のカテゴリの要
求に対する内部ハング検出のチェックを禁止する。例え
ば、内部ハング検出のチェックが、リモートＳＣからの
全ての要求に対して禁止される。このディセーブル・ラ
ッチは、ハードウェア初期化データによりセットされ
る。
フェッチ若しくはストア、またはリモートＳＣフェッチ
若しくはストアのいずれか特定の要求に対する、内部ハ
ング検出論理１４５、及び内部ハング検出出力信号１４
３を生成する共用出力信号論理１４６を示す。各要求に
対する内部ハング検出論理は、アーム・ラッチ３０５及
び内部ハング検出ラッチ３０７を含む。更に、各要求タ
イプに対するディセーブル・ラッチ３０１が存在し、こ
れが'１'Ｂにセットされると、その特定のカテゴリの要
求に対する内部ハング検出のチェックを禁止する。例え
ば、内部ハング検出のチェックが、リモートＳＣからの
全ての要求に対して禁止される。このディセーブル・ラ
ッチは、ハードウェア初期化データによりセットされ
る。
【００５５】内部ハング検出パルス２０７、要求レジス
タ有効ビット１４４ａ、及びディセーブル・ラッチの反
転信号３０２が論理積（３０３）され、アーム・ラッチ
３０５をセットする。次に、内部ハング検出パルス２０
７、要求レジスタ有効ビット１４４ａ、及びアーム・ラ
ッチ３０５の出力が論理積（３０６）され、要求に対す
る内部ハング検出ラッチ３０７をセットする。要求が有
効の間に発生する第１の内部ハング検出パルスが、アー
ム・ラッチをセットする。アーム・ラッチがセットされ
る間に、第２の内部ハング検出パルスが発生すると、内
部ハング検出ラッチがセットされる。アーム・ラッチ及
び内部ハング検出ラッチは、要求レジスタ有効ビットの
反転３２１によりリセットされる。要求がいつでも完了
すると、要求レジスタ有効がリセットされ、アーム・ラ
ッチ及び内部ハング検出ラッチがリセットされる。内部
ハング検出ラッチをセットするために、要求レジスタ
が、少なくとも２つの連続内部ハング検出パルスの期
間、有効に維持されなければならないことがわかる。内
部ハング検出パルスの発生の直後に、有効がセットされ
る場合、要求レジスタは内部ハング検出ラッチがセット
される以前、ほとんど３つの内部ハング検出パルスの
間、有効であり得る。
タ有効ビット１４４ａ、及びディセーブル・ラッチの反
転信号３０２が論理積（３０３）され、アーム・ラッチ
３０５をセットする。次に、内部ハング検出パルス２０
７、要求レジスタ有効ビット１４４ａ、及びアーム・ラ
ッチ３０５の出力が論理積（３０６）され、要求に対す
る内部ハング検出ラッチ３０７をセットする。要求が有
効の間に発生する第１の内部ハング検出パルスが、アー
ム・ラッチをセットする。アーム・ラッチがセットされ
る間に、第２の内部ハング検出パルスが発生すると、内
部ハング検出ラッチがセットされる。アーム・ラッチ及
び内部ハング検出ラッチは、要求レジスタ有効ビットの
反転３２１によりリセットされる。要求がいつでも完了
すると、要求レジスタ有効がリセットされ、アーム・ラ
ッチ及び内部ハング検出ラッチがリセットされる。内部
ハング検出ラッチをセットするために、要求レジスタ
が、少なくとも２つの連続内部ハング検出パルスの期
間、有効に維持されなければならないことがわかる。内
部ハング検出パルスの発生の直後に、有効がセットされ
る場合、要求レジスタは内部ハング検出ラッチがセット
される以前、ほとんど３つの内部ハング検出パルスの
間、有効であり得る。
【００５６】この要求に対する内部ハング検出ラッチ３
０７が、他の全ての要求に対する内部ハング検出ラッチ
３１２と論理和（３１１）される。この論理和３１１の
結果が、トグル・ラッチ３１４と論理積（３１３）さ
れ、内部ハング検出出力信号１４３が生成される。トグ
ル・ラッチは、別の内部ハング検出パルスが受信される
度に、内部ハング検出出力信号の状態を変化するために
使用される。内部ハングが検出されなかった場合、トグ
ル・ラッチは初期に'１'Ｂに強制される。これは内部ハ
ング検出ラッチの論理和を反転し（３１５）、それをト
グル・ラッチの入力に接続される論理和ゲート３１６に
供給することにより達成される。一旦任意のハングが検
出されると、内部ハング検出パルスが受信される度に、
トグル・ラッチの値が反転される。これは内部ハング検
出パルス２０７を、トグル・ラッチ３１９の反転出力と
論理積（３２０）し、それを論理和ゲート３１６の入力
に供給することにより達成される。トグル・ラッチの出
力はまた、内部ハング検出パルスの反転コピー３１７と
論理積（３１８）され、結果が論理和ゲート３１６の入
力に供給される。この結果により、トグル・ラッチは内
部ハング検出パルスが存在しないとき、その値を保持す
る。
０７が、他の全ての要求に対する内部ハング検出ラッチ
３１２と論理和（３１１）される。この論理和３１１の
結果が、トグル・ラッチ３１４と論理積（３１３）さ
れ、内部ハング検出出力信号１４３が生成される。トグ
ル・ラッチは、別の内部ハング検出パルスが受信される
度に、内部ハング検出出力信号の状態を変化するために
使用される。内部ハングが検出されなかった場合、トグ
ル・ラッチは初期に'１'Ｂに強制される。これは内部ハ
ング検出ラッチの論理和を反転し（３１５）、それをト
グル・ラッチの入力に接続される論理和ゲート３１６に
供給することにより達成される。一旦任意のハングが検
出されると、内部ハング検出パルスが受信される度に、
トグル・ラッチの値が反転される。これは内部ハング検
出パルス２０７を、トグル・ラッチ３１９の反転出力と
論理積（３２０）し、それを論理和ゲート３１６の入力
に供給することにより達成される。トグル・ラッチの出
力はまた、内部ハング検出パルスの反転コピー３１７と
論理積（３１８）され、結果が論理和ゲート３１６の入
力に供給される。この結果により、トグル・ラッチは内
部ハング検出パルスが存在しないとき、その値を保持す
る。
【００５７】トグル・ラッチを使用する結果、要求が内
部ハング検出ラッチをセットするとき、内部ハング検出
出力信号が活動状態となるが、次の内部ハング検出パル
スが送信されるとき、内部ハング検出ラッチが依然オン
状態であれば、内部ハング検出出力信号がオフされる。
これは内部ハング検出の使用により引き起こされる、予
期せぬデッドロックを回避するためである。トグル・ラ
ッチは出力信号をゲートするだけで、個々の要求に対し
て、アーム・ラッチ及び内部ハング検出ラッチに影響を
及ぼさない。
部ハング検出ラッチをセットするとき、内部ハング検出
出力信号が活動状態となるが、次の内部ハング検出パル
スが送信されるとき、内部ハング検出ラッチが依然オン
状態であれば、内部ハング検出出力信号がオフされる。
これは内部ハング検出の使用により引き起こされる、予
期せぬデッドロックを回避するためである。トグル・ラ
ッチは出力信号をゲートするだけで、個々の要求に対し
て、アーム・ラッチ及び内部ハング検出ラッチに影響を
及ぼさない。
【００５８】各要求レジスタに対するアーム・ラッチ及
び内部ハング検出ラッチの設定は、互いに独立であり、
従って、内部ハング検出ラッチが複数の要求に対してセ
ットされ得る。全ての内部ハング検出が論理和（３１
１）されるので、いずれかの内部ハング検出ラッチがオ
ンで、トグル・ラッチ３１４がオンである限り、内部ハ
ング検出出力信号が活動状態に維持される。内部ハング
を検出した全ての要求が完了し、それらの有効ビットが
リセットされると、全ての内部ハング検出ラッチがリセ
ットされ、内部ハング検出出力信号がリセットされる。
び内部ハング検出ラッチの設定は、互いに独立であり、
従って、内部ハング検出ラッチが複数の要求に対してセ
ットされ得る。全ての内部ハング検出が論理和（３１
１）されるので、いずれかの内部ハング検出ラッチがオ
ンで、トグル・ラッチ３１４がオンである限り、内部ハ
ング検出出力信号が活動状態に維持される。内部ハング
を検出した全ての要求が完了し、それらの有効ビットが
リセットされると、全ての内部ハング検出ラッチがリセ
ットされ、内部ハング検出出力信号がリセットされる。
【００５９】図５は、ＣＰストアに対する内部ハング検
出論理を示す以外は、図４と同様である。ＣＰストアに
対して、要求に対する個々の有効ビットは存在しない。
アーム・ラッチ３０５及び内部ハング検出ラッチ３０７
をセット及びリセットするために使用される機構は、ス
トア・スタック内に少なくとも１つのストアが存在する
ことを示すストア保留信号１４４ｂ、及びＳＣがストア
要求を完了したことを示すスタック減分信号１４４ｃで
ある。ストア保留がドロップするとき、それはストア・
スタックが空である（すなわち、全てのストアが完了し
た）ことを示す。特定の回復状況などの幾つかの場合で
は、ストアを完了することなくストア・スタックがリセ
ットされ、スタック減分に加え、ストア保留のチェック
を必要とする。
出論理を示す以外は、図４と同様である。ＣＰストアに
対して、要求に対する個々の有効ビットは存在しない。
アーム・ラッチ３０５及び内部ハング検出ラッチ３０７
をセット及びリセットするために使用される機構は、ス
トア・スタック内に少なくとも１つのストアが存在する
ことを示すストア保留信号１４４ｂ、及びＳＣがストア
要求を完了したことを示すスタック減分信号１４４ｃで
ある。ストア保留がドロップするとき、それはストア・
スタックが空である（すなわち、全てのストアが完了し
た）ことを示す。特定の回復状況などの幾つかの場合で
は、ストアを完了することなくストア・スタックがリセ
ットされ、スタック減分に加え、ストア保留のチェック
を必要とする。
【００６０】アーム・ラッチ３０５は、内部ハング検出
パルス２０７と、ディセーブル・ラッチの反転信号３０
２と、スタック減分の反転信号３２７により論理積（３
２９）されたストア保留信号１４４ｂとを論理積（３０
３）することによりセットされる。内部ハング検出ラッ
チ３０７は、内部ハング検出パルス２０７と、アーム・
ラッチ３０５の出力と、スタック減分の反転信号３２７
により論理積（３２９）されたストア保留信号１４４ｂ
とを論理積（３０６）することによりセットされる。従
って、特定のＣＰに対してストア保留がオンであり、１
個の内部ハング検出パルスが受信される場合、アーム・
ラッチがセットされる。ストア保留がオン状態で、アー
ム・ラッチがオン状態で、第２の内部ハング検出パルス
が受信されると、内部ハング検出ラッチがセットされ
る。アーム・ラッチ及び内部ハング検出ラッチは、スタ
ック減分信号１４４ｃとストア保留の反転信号３２８と
の論理和３３０を用いてリセットされる。スタック減分
がセットされるか、ストア保留がリセットされると、ア
ーム・ラッチ及び内部ハング検出ラッチがリセットされ
る。ＣＰストアの内部ハング検出ラッチは、他の要求の
内部ハング検出ラッチと論理和（３１１）され、その出
力がトグル・ラッチ３１４と論理積（３１３）され、図
４で述べたように、内部ハング検出出力信号が生成され
る。
パルス２０７と、ディセーブル・ラッチの反転信号３０
２と、スタック減分の反転信号３２７により論理積（３
２９）されたストア保留信号１４４ｂとを論理積（３０
３）することによりセットされる。内部ハング検出ラッ
チ３０７は、内部ハング検出パルス２０７と、アーム・
ラッチ３０５の出力と、スタック減分の反転信号３２７
により論理積（３２９）されたストア保留信号１４４ｂ
とを論理積（３０６）することによりセットされる。従
って、特定のＣＰに対してストア保留がオンであり、１
個の内部ハング検出パルスが受信される場合、アーム・
ラッチがセットされる。ストア保留がオン状態で、アー
ム・ラッチがオン状態で、第２の内部ハング検出パルス
が受信されると、内部ハング検出ラッチがセットされ
る。アーム・ラッチ及び内部ハング検出ラッチは、スタ
ック減分信号１４４ｃとストア保留の反転信号３２８と
の論理和３３０を用いてリセットされる。スタック減分
がセットされるか、ストア保留がリセットされると、ア
ーム・ラッチ及び内部ハング検出ラッチがリセットされ
る。ＣＰストアの内部ハング検出ラッチは、他の要求の
内部ハング検出ラッチと論理和（３１１）され、その出
力がトグル・ラッチ３１４と論理積（３１３）され、図
４で述べたように、内部ハング検出出力信号が生成され
る。
【００６１】個々の制御装置：図６は、個々の制御装置
の論理回路を示す。１例として、ＣＰ０からのフェッチ
のための制御装置が示される。制御装置は、ＳＣがその
処理を完了するまで、ある特定の要求に対する情報を保
持するレジスタを含む。１つのレジスタは、インタフェ
ース２８ａを介して受信されるアドレス４１８を保持す
る。別のレジスタは、状態マシン・ガバナ４１７であ
り、これはコマンドなど、インタフェース２８ｂを介し
て送信される制御情報の他、要求が実行されるとき（４
３１）に生成される追加の制御情報を保持する。更に、
有効ビット・レジスタ１４４ａが存在し、その出力は制
御装置内で使用され、内部ハング検出論理にも送信され
る。ＣＰ０からのフェッチ・コマンドが、インタフェー
ス・レジスタ内で検出され、非ゲート信号４１９が生成
されると、有効ビットがセットされ、アドレス・レジス
タ及び状態マシン・ガバナがロードされる。要求が完了
するとき（４２０）、これらの全てのレジスタがリセッ
トされる。
の論理回路を示す。１例として、ＣＰ０からのフェッチ
のための制御装置が示される。制御装置は、ＳＣがその
処理を完了するまで、ある特定の要求に対する情報を保
持するレジスタを含む。１つのレジスタは、インタフェ
ース２８ａを介して受信されるアドレス４１８を保持す
る。別のレジスタは、状態マシン・ガバナ４１７であ
り、これはコマンドなど、インタフェース２８ｂを介し
て送信される制御情報の他、要求が実行されるとき（４
３１）に生成される追加の制御情報を保持する。更に、
有効ビット・レジスタ１４４ａが存在し、その出力は制
御装置内で使用され、内部ハング検出論理にも送信され
る。ＣＰ０からのフェッチ・コマンドが、インタフェー
ス・レジスタ内で検出され、非ゲート信号４１９が生成
されると、有効ビットがセットされ、アドレス・レジス
タ及び状態マシン・ガバナがロードされる。要求が完了
するとき（４２０）、これらの全てのレジスタがリセッ
トされる。
【００６２】各制御装置はまた、次の処理のための論理
回路を有する。 ・要求が優先権を獲得する資格があるか否かを判断す
る。 ・要求を事前優先論理に送信する。 ・要求が事前優先を与えられる場合、その要求の情報を
パイプライン制御に送信する。 ・要求が実行パイプラインを進行するとき、それをモニ
タする。 ・必要に応じて、要求の実行を中断する。 ・実行が中断される場合、現パイプライン・パスに関す
る情報を保管する。 ・必要に応じて、要求を非活動状態に保持する。 ・要求が中断された後、その要求の実行を再開する。
回路を有する。 ・要求が優先権を獲得する資格があるか否かを判断す
る。 ・要求を事前優先論理に送信する。 ・要求が事前優先を与えられる場合、その要求の情報を
パイプライン制御に送信する。 ・要求が実行パイプラインを進行するとき、それをモニ
タする。 ・必要に応じて、要求の実行を中断する。 ・実行が中断される場合、現パイプライン・パスに関す
る情報を保管する。 ・必要に応じて、要求を非活動状態に保持する。 ・要求が中断された後、その要求の実行を再開する。
【００６３】制御装置は有効ビット１４４ａと、状態マ
シン・ガバナからの信号４２１との論理積４１３によ
り、要求が優先権を競合する資格があるか否かを決定す
る。この計算には状態保持レジスタ４１１も含まれ、こ
れは論理積される前に反転（４１２）される。このこと
は、状態保持レジスタが非０の場合、要求が優先権を獲
得する資格を阻止する。状態保持レジスタについては、
以下のセクションで詳述する。
シン・ガバナからの信号４２１との論理積４１３によ
り、要求が優先権を競合する資格があるか否かを決定す
る。この計算には状態保持レジスタ４１１も含まれ、こ
れは論理積される前に反転（４１２）される。このこと
は、状態保持レジスタが非０の場合、要求が優先権を獲
得する資格を阻止する。状態保持レジスタについては、
以下のセクションで詳述する。
【００６４】要求が優先権を獲得する資格がある場合、
制御装置は優先要求信号４１４を、その特定の要求カテ
ゴリに対する事前優先論理に、この例ではＣＰフェッチ
事前優先論理に送信する。要求が事前優先権を与えられ
ると、事前優先論理からの選択信号４２５が制御装置に
送信される。要求からのアドレス４１８、及び状態マシ
ン・ガバナからの特定の制御情報４２２が、選択信号と
共にゲート（４２６、４２８）され、パイプライン論理
４２７、４２９に送信される。要求が総合優先論理回路
により優先権を与えられると、これらのフィールドが２
つの実行パイプラインの１つにゲートされる。
制御装置は優先要求信号４１４を、その特定の要求カテ
ゴリに対する事前優先論理に、この例ではＣＰフェッチ
事前優先論理に送信する。要求が事前優先権を与えられ
ると、事前優先論理からの選択信号４２５が制御装置に
送信される。要求からのアドレス４１８、及び状態マシ
ン・ガバナからの特定の制御情報４２２が、選択信号と
共にゲート（４２６、４２８）され、パイプライン論理
４２７、４２９に送信される。要求が総合優先論理回路
により優先権を与えられると、これらのフィールドが２
つの実行パイプラインの１つにゲートされる。
【００６５】各制御装置はまた、実行パイプラインを通
じて要求の進行をモニタする論理回路を含む。両方のパ
イプラインの各ステージから、制御信号が受信される。
これらの信号は、要求がパイプラインの１つの特定のス
テージにあるか否かを判断するために使用される。他の
タイプのパイプライン制御情報も受信され、それらには
ディレクトリ・ヒット信号や、他の要求レジスタに対す
るアドレス比較を示す信号などが含まれる。
じて要求の進行をモニタする論理回路を含む。両方のパ
イプラインの各ステージから、制御信号が受信される。
これらの信号は、要求がパイプラインの１つの特定のス
テージにあるか否かを判断するために使用される。他の
タイプのパイプライン制御情報も受信され、それらには
ディレクトリ・ヒット信号や、他の要求レジスタに対す
るアドレス比較を示す信号などが含まれる。
【００６６】所与の要求はその完了以前に、パイプライ
ンを通じて、２つ以上のパスを生成する必要があり得
る。制御装置は、要求がパイプラインを通過するとき、
その要求の処理を中断し、後に処理を再開する機構を提
供する。中断は要求の拒絶として知られる。要求が何ら
かの理由により拒絶されるとき、要求がもはや活動状態
でないことを示す制御信号がパイプラインに送信され
る。制御信号は状態マシン・ガバナにも送信され、ガバ
ナは要求がもはや活動状態でないことを示すように更新
され、現パイプライン・パスの結果に関する情報を保管
する。この情報は、将来のパイプライン・パス内で実行
されるアクションを決定するために使用される。
ンを通じて、２つ以上のパスを生成する必要があり得
る。制御装置は、要求がパイプラインを通過するとき、
その要求の処理を中断し、後に処理を再開する機構を提
供する。中断は要求の拒絶として知られる。要求が何ら
かの理由により拒絶されるとき、要求がもはや活動状態
でないことを示す制御信号がパイプラインに送信され
る。制御信号は状態マシン・ガバナにも送信され、ガバ
ナは要求がもはや活動状態でないことを示すように更新
され、現パイプライン・パスの結果に関する情報を保管
する。この情報は、将来のパイプライン・パス内で実行
されるアクションを決定するために使用される。
【００６７】一旦要求が拒絶されると、要求は特定の条
件が満足されるまで、非活動状態に保持される必要があ
り得る。状態保持レジスタ４１１は、この目的のために
使用される。状態保持レジスタは、要求が特定の事象を
待機しなければならないときセットされ、その事象が発
生するとリセットされる。状態保持レジスタが非０の場
合、それは要求が優先権を獲得する資格を阻止し、従っ
て、要求がパイプライン・パスを生成することを阻止す
る。要求が幾つかの異なる状態を待機することを可能に
するために、複数の状態保持レジスタが使用され得る。
件が満足されるまで、非活動状態に保持される必要があ
り得る。状態保持レジスタ４１１は、この目的のために
使用される。状態保持レジスタは、要求が特定の事象を
待機しなければならないときセットされ、その事象が発
生するとリセットされる。状態保持レジスタが非０の場
合、それは要求が優先権を獲得する資格を阻止し、従っ
て、要求がパイプライン・パスを生成することを阻止す
る。要求が幾つかの異なる状態を待機することを可能に
するために、複数の状態保持レジスタが使用され得る。
【００６８】要求が拒絶された後、その実行を再開する
ために、制御装置は要求を事前優先論理に再送しなけれ
ばならない。これは要求を保留にする必要がない場合に
は即時に、或いは状態保持レジスタがリセットされた後
に発生する。
ために、制御装置は要求を事前優先論理に再送しなけれ
ばならない。これは要求を保留にする必要がない場合に
は即時に、或いは状態保持レジスタがリセットされた後
に発生する。
【００６９】内部ハング検出のためのこれらの機構の幾
つかの例が、図６に示される。内部ハング検出のために
チェックされる特定のパイプライン情報は、要求がパイ
プラインの１つの第２サイクル４０２にあることを示す
情報である。要求が第２パイプライン・サイクルの場
合、２つのアクションが取られる。
つかの例が、図６に示される。内部ハング検出のために
チェックされる特定のパイプライン情報は、要求がパイ
プラインの１つの第２サイクル４０２にあることを示す
情報である。要求が第２パイプライン・サイクルの場
合、２つのアクションが取られる。
【００７０】第１に、第２のパイプライン・サイクルを
示す信号４０２が、内部ハング検出出力信号１４３の反
転信号４００と論理積（４０１）される。その結果が、
内部ハング無視ラッチ４０４をセットするために使用さ
れる。それにより内部ハング無視ラッチは、内部ハング
検出出力信号がオフの時に、この要求がパイプライン・
パスを生成したことを記憶しておくために使用される。
この情報は、あらゆる将来のパイプライン・パスのため
に使用される。内部ハング無視ラッチがセットされる
と、要求は内部ハング検出出力信号の状態をチェックす
ることを阻止される。要求有効の反転信号４０３は、内
部ハング無視ラッチ４０４をリセットするために使用さ
れ、このラッチは要求が完了するときリセットされる。
示す信号４０２が、内部ハング検出出力信号１４３の反
転信号４００と論理積（４０１）される。その結果が、
内部ハング無視ラッチ４０４をセットするために使用さ
れる。それにより内部ハング無視ラッチは、内部ハング
検出出力信号がオフの時に、この要求がパイプライン・
パスを生成したことを記憶しておくために使用される。
この情報は、あらゆる将来のパイプライン・パスのため
に使用される。内部ハング無視ラッチがセットされる
と、要求は内部ハング検出出力信号の状態をチェックす
ることを阻止される。要求有効の反転信号４０３は、内
部ハング無視ラッチ４０４をリセットするために使用さ
れ、このラッチは要求が完了するときリセットされる。
【００７１】第２に、パイプラインの第２のサイクルに
おいて、要求の拒絶条件がチェックされる。図６に示さ
れるチェックは、内部ハング検出出力信号１４３のオン
に対するチェックである。内部ハング検出出力信号１４
３が、内部ハング無視ラッチの反転信号４０５、及びこ
れがパイプラインの第２ステージであることを示す信号
４０２と論理積（４０６）される。結果は要求の拒絶で
あり、これは状態保持レジスタ４１１をセットするため
に使用される。従って、内部ハング検出出力信号がオフ
であったときに、要求が前のパイプライン・パスを生成
しなかった場合だけ、要求が内部ハング検出により拒絶
される。それにより、内部ハング検出出力信号がオンに
なる前に、既に実行を開始したあらゆる要求が完了する
ことが可能になる。さもないと、進行中の要求が制御信
号（例えば、要求の比較が有効であることを示すビッ
ト）をセット・アップしてしまい、このことが内部ハン
グを検出した要求の実行を阻止し得る。
おいて、要求の拒絶条件がチェックされる。図６に示さ
れるチェックは、内部ハング検出出力信号１４３のオン
に対するチェックである。内部ハング検出出力信号１４
３が、内部ハング無視ラッチの反転信号４０５、及びこ
れがパイプラインの第２ステージであることを示す信号
４０２と論理積（４０６）される。結果は要求の拒絶で
あり、これは状態保持レジスタ４１１をセットするため
に使用される。従って、内部ハング検出出力信号がオフ
であったときに、要求が前のパイプライン・パスを生成
しなかった場合だけ、要求が内部ハング検出により拒絶
される。それにより、内部ハング検出出力信号がオンに
なる前に、既に実行を開始したあらゆる要求が完了する
ことが可能になる。さもないと、進行中の要求が制御信
号（例えば、要求の比較が有効であることを示すビッ
ト）をセット・アップしてしまい、このことが内部ハン
グを検出した要求の実行を阻止し得る。
【００７２】他の可能な拒絶条件は、様々なパイプライ
ン・サイクルにおいてチェックされ、例えば、他の要求
レジスタとのアドレス比較が、第１パイプライン・サイ
クルでチェックされる。内部ハング拒絶情報は、要求の
他の全ての可能な拒絶と論理和（４０７）される。任意
の拒絶が発生すると、信号４１０がパイプライン制御及
び状態マシン・ガバナに送信される。この信号はインタ
フェースからの非ゲートと論理和（４３０）され、制御
装置内で生成される信号４３１により、状態マシン・ガ
バナ・レジスタをロードする。
ン・サイクルにおいてチェックされ、例えば、他の要求
レジスタとのアドレス比較が、第１パイプライン・サイ
クルでチェックされる。内部ハング拒絶情報は、要求の
他の全ての可能な拒絶と論理和（４０７）される。任意
の拒絶が発生すると、信号４１０がパイプライン制御及
び状態マシン・ガバナに送信される。この信号はインタ
フェースからの非ゲートと論理和（４３０）され、制御
装置内で生成される信号４３１により、状態マシン・ガ
バナ・レジスタをロードする。
【００７３】状態保持レジスタ４１１は事前優先要求を
阻止する。なぜなら、その反転信号４１２が、事前優先
信号４１４を生成するために使用される他の信号と論理
積（４１３）されるからである。状態保持レジスタは、
内部ハング検出出力信号１４３の反転信号４００により
リセットされ、従って、内部ハング検出出力信号がリセ
ットされるとき、リセットされる。その時点で、要求が
再度、事前優先論理に送信され、更に追加のパイプライ
ン・パスを生成する。
阻止する。なぜなら、その反転信号４１２が、事前優先
信号４１４を生成するために使用される他の信号と論理
積（４１３）されるからである。状態保持レジスタは、
内部ハング検出出力信号１４３の反転信号４００により
リセットされ、従って、内部ハング検出出力信号がリセ
ットされるとき、リセットされる。その時点で、要求が
再度、事前優先論理に送信され、更に追加のパイプライ
ン・パスを生成する。
【００７４】内部ハング検出機能に参加する制御装置
は、ＣＰフェッチ、ＣＰストア、及びＩ／Ｏアダプタ要
求に対する制御装置である。前述の拒絶チェックは、こ
れらの全ての制御装置により実行される。内部ハング検
出出力信号が活動状態になると、結局、内部ハング無視
ラッチがセットされた全ての要求が完了し、ラッチがセ
ットされていない全ての要求が保留状態になり、内部ハ
ング検出出力信号がリセットされるのを待機する。この
ことは、自身の内部ハング検出ラッチをセットした要求
だけを、優先権を競合するオペレーションとして残すこ
とを可能にし、最終的にそれらが完了する。自身の内部
ハング検出ラッチをセットした全ての要求が完了したと
き、内部ハング検出出力信号がリセットされる。その時
点で、全ての要求に対する状態保持レジスタがリセット
され、全ての有効要求が優先権を獲得する資格を有する
ことになる。
は、ＣＰフェッチ、ＣＰストア、及びＩ／Ｏアダプタ要
求に対する制御装置である。前述の拒絶チェックは、こ
れらの全ての制御装置により実行される。内部ハング検
出出力信号が活動状態になると、結局、内部ハング無視
ラッチがセットされた全ての要求が完了し、ラッチがセ
ットされていない全ての要求が保留状態になり、内部ハ
ング検出出力信号がリセットされるのを待機する。この
ことは、自身の内部ハング検出ラッチをセットした要求
だけを、優先権を競合するオペレーションとして残すこ
とを可能にし、最終的にそれらが完了する。自身の内部
ハング検出ラッチをセットした全ての要求が完了したと
き、内部ハング検出出力信号がリセットされる。その時
点で、全ての要求に対する状態保持レジスタがリセット
され、全ての有効要求が優先権を獲得する資格を有する
ことになる。
【００７５】リモートＳＣ要求レジスタの有効ビット
が、内部ハング検出ラッチ及び結果の内部ハング検出出
力信号をセットするために使用されるが、リモートＳＣ
からの要求のための制御装置は、内部ハング検出出力信
号を受信しない。従って、ハングがリモート要求により
検出される場合、ＣＰ及びＩ／Ｏアダプタ要求は保留に
されるが、リモート要求は任意の他の要素により検出さ
れるハングにより保留にされない。
が、内部ハング検出ラッチ及び結果の内部ハング検出出
力信号をセットするために使用されるが、リモートＳＣ
からの要求のための制御装置は、内部ハング検出出力信
号を受信しない。従って、ハングがリモート要求により
検出される場合、ＣＰ及びＩ／Ｏアダプタ要求は保留に
されるが、リモート要求は任意の他の要素により検出さ
れるハングにより保留にされない。
【００７６】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００７７】（１）記憶制御装置を有するコンピュータ
・システムであって、パイプライン・パスにより処理さ
れ、バスを介して接続されるメモリ及び他のリクエスタ
に対するフェッチ要求及びストア要求、及び他の要求を
発行する処理要素を含む、複数のリクエスタと、記憶制
御装置機構（ＳＣ）と、競合するリクエスタ間の潜在デ
ッドロック状況を検出するために使用されるデッドロッ
ク解決論理であって、プロセッサ・フェッチ要求及びス
トア要求及び他の要求を処理する要求論理と、要求処理
を中断し、特定の条件が満足されるまで、前記要求を保
留状態に保持し、その後前記要求を再開する機構と、前
記記憶制御装置機構内のハングを検出し、短いハング・
パルスを生成するグローバル・ハング・パルス論理と、
多数の短いハング・パルスが検出され、潜在的なデッド
ロック状態が存在することを示すとき、内部ハング検出
パルスを生成することにより、内部ハング検出出力信号
をセットする内部ハング検出論理と、検出されたハング
をパイプライン・パス内において無視するために使用さ
れる制御論理とを含む、デッドロック解決論理とを含
む、コンピュータ・システム。 （２）前記デッドロック解決論理が、前記記憶制御装置
機構内で、リクエスタ間の潜在的なデッドロックを解決
し、前記記憶制御装置機構内の資源を競合する、異なる
優先レベルを割当てられた異なるタイプの要求間の潜在
的ロックアウトを、前記記憶制御装置機構により実際の
ハングが検出され、回復が呼び出されるよりもずっと以
前に、潜在的ハング状況を解決することにより解決す
る、前記（１）記載の対称マルチプロセッサ・システ
ム。 （３）前記記憶制御装置機構が、該装置に接続される中
央プロセッサ（ＣＰ）、Ｉ／Ｏアダプタ機構、及びリモ
ート記憶制御装置を含む、各処理要素からの要求の情報
を保持するレジスタを使用し、前記レジスタが、前記要
求が前記記憶制御装置機構により受信されるときセット
され、前記記憶制御装置機構が前記要求の実行を完了す
るときリセットされ、前記デッドロック回避機構のモニ
タ論理が、前記記憶制御装置内の要求レジスタの有効ビ
ットをモニタし、前記レジスタの前記有効ビットが、前
記要求が前記記憶制御装置機構により受信されるときセ
ットされ、前記要求の実行が完了するときリセットされ
る、前記（２）記載の対称マルチプロセッサ・システ
ム。 （４）前記内部ハング検出パルスを生成する前記内部ハ
ング検出論理が、固定時間インタバルにて、１サイクル
の間活動状態になり、該活動期間が前記記憶制御装置内
のグローバル・ハング・パルスを検出するために使用さ
れる、グローバル・ハング検出論理パルスの時間インタ
バルのサブセットである、前記（３）記載の対称マルチ
プロセッサ・システム。 （５）前記要求レジスタの有効ビットをモニタする前記
モニタ論理が、前記内部ハング検出パルスをモニタし、
前記要求レジスタ・ビットが、２つの前記内部ハング検
出パルスが発生するインタバルを通じて、連続して有効
なとき、潜在デッドロック状態が存在することを示す内
部ハング検出ラッチ機構をセットし、その結果、内部ハ
ング検出出力信号をセットする、前記（４）記載の対称
マルチプロセッサ・システム。 （６）前記デッドロック解決論理が、各要求タイプに対
して、前記内部ハング検出出力信号をモニタし、前記信
号が活動状態の時、適切なアクションを取り、各特定の
要求が既に優先権を与えられ、パイプライン・パスを少
なくとも１度生成したか否かを決定する制御論理を含
み、肯定の場合、前記内部ハング検出出力信号が前記制
御論理により前記要求に対して無視され、否定の場合、
前記要求の処理が中断され、進行中の全ての要求が完了
するまで、非活動状態に保持され、全ての新たな要求が
保留状態となり、前記内部ハングの検出を引き起こした
前記要求が完了するのを可能にし、その有効ビットをリ
セットし、その結果、前記内部ハング検出ラッチ及び前
記内部ハング検出出力信号をリセットする、前記（５）
記載の対称マルチプロセッサ・システム。 （７）一旦前記内部ハング検出出力信号がリセットされ
ると、全ての有効な要求が解除され、優先権を競合する
資格を有する、前記（６）記載の対称マルチプロセッサ
・システム。 （８）前記内部ハング検出ラッチが複数の要求に対して
独立にセットされ、任意の前記内部ハング検出ラッチが
セットされる限り、前記制御論理に送信される前記内部
ハング検出出力信号が活動状態に維持され、一旦進行中
の全ての要求が完了し、新たな要求が保留状態である
と、前記内部ハングを検出した全ての要求が完了し、前
記内部ハング検出出力信号がリセットされ、全ての有効
な要求が保留状態から解除され、優先権を競合する、前
記（６）記載の対称マルチプロセッサ・システム。 （９）前記内部ハング検出出力信号が、前記内部ハング
検出パルス間の１インタバルだけ活動状態に維持され、
前記内部ハング検出パルスが受信される度に、前記信号
が状態を変化する、前記（８）記載の対称マルチプロセ
ッサ・システム。 （１０）前記制御論理が、特定のカテゴリの要求に対し
て、前記内部ハング検出パルスが無視されることを可能
にするディセーブル・ラッチを含み、前記ディセーブル
・ラッチがセットされる場合、前記内部ハング検出ラッ
チ機構が、関連付けられる要求グループに対してセット
されない、前記（４）記載の対称マルチプロセッサ・シ
ステム。 （１１）前記内部ハング検出パルス期間がプログラマブ
ルである、前記（１）記載の対称マルチプロセッサ・シ
ステム。 （１２）前記内部ハング検出パルスが導出される前記グ
ローバル・ハング・パルスが、可変長であり、"短いハ
ング検出パルス"が前記グローバル・ハング・パルスに
もとづき生成され、長さ設定に従い、特定数の短いハン
グ検出パルスが１グローバル・ハング・パルス・インタ
バル内に発生する、前記（１）記載の対称マルチプロセ
ッサ・システム。 （１３）カウントが固定値レジスタに一致するまで、前
記短いハング検出パルスがカウントされ、一致時点で、
前記内部ハング検出パルスが生成される、前記（１）記
載の対称マルチプロセッサ・システム。 （１４）前記固定値レジスタをオール０にセットするこ
とにより、前記内部ハング検出パルスの生成を禁止し、
前記デッドロック解決論理を使用不能にする、前記
（１）記載の対称マルチプロセッサ・システム。 （１５）内部ハング検出ラッチが複数の要求に対してセ
ットされ、任意の前記内部ハング検出ラッチがオンの
時、前記内部ハング検出出力信号が生成される、前記
（１）記載の対称マルチプロセッサ・システム。 （１６）任意の特定のカテゴリの要求に対して、内部ハ
ング検出ラッチのセットを阻止するディセーブル・ラッ
チが提供され、前記カテゴリがＣＰフェッチ、ＣＰスト
ア、Ｉ／Ｏアダプタ要求、及びリモートＳＣ要求であ
る、前記（１）記載の対称マルチプロセッサ・システ
ム。 （１７）前記内部ハング・パルスが受信される度に、前
記内部ハング検出出力信号の状態を変化するために使用
されるトグル・ラッチを含む、前記（１）記載の対称マ
ルチプロセッサ・システム。 （１８）前記記憶制御装置機構のための、複数の記憶制
御装置（ＳＣ）が存在する、前記（１）記載の対称マル
チプロセッサ・システム。 （１９）接続されるＣＰ、Ｉ／Ｏアダプタ、及びリモー
トＳＣの各々からの要求の情報を保持するレジスタを含
み、前記レジスタが、前記要求が前記ＳＣにより受信さ
れるときセットされ、前記ＳＣが前記要求の実行を完了
するときリセットされる、前記（１）記載の対称マルチ
プロセッサ・システム。 （２０）前記ＳＣから主記憶へのフェッチ要求を処理す
るＬＦＡＲ論理、及び前記ＳＣから前記主記憶へのスト
ア要求を処理するＬＳＡＲ論理を含む、前記（１）記載
の対称マルチプロセッサ・システム。 （２１）所与のカテゴリ内の全ての可能な有効な要求か
ら１つを選択する事前優先論理を含み、前記カテゴリが
ＣＰフェッチ、ＣＰストア、Ｉ／Ｏアダプタ要求、リモ
ートＳＣ要求、及びＬＦＡＲ／ＬＳＡＲ要求である、前
記（１）記載の対称マルチプロセッサ・システム。 （２２）所与のサイクルにおいて、前記事前優先論理ス
テーションから、１パイプライン当たり１つの、高々２
つの要求を選択する総合優先論理と、ＣＰフェッチ、Ｃ
Ｐストア、Ｉ／Ｏアダプタ要求、リモートＳＣ要求、Ｌ
ＦＡＲ要求及びＬＳＡＲ要求の処理を制御する要求処理
論理と、要求の処理を中断し、特定の条件が満足される
まで、前記要求を保留状態に保持し、次に前記要求の処
理の再開を可能にする機構とを含む、前記（１）記載の
対称マルチプロセッサ・システム。 （２３）グローバル・ハング・パルスが設定可能なイン
タバルで生成され、前記記憶制御装置内のハングを検出
するために使用される、前記（１）記載の対称マルチプ
ロセッサ・システム。 （２４）１グローバル・ハング・パルス期間内に、グロ
ーバル・ハング・パルスから短いハング検出パルスを設
定可能な回数発生させる分周器を含む、前記（１）記載
の対称マルチプロセッサ・システム。 （２５）短いハング検出パルスをカウントし、前記カウ
ントを設定可能な限度値と比較し、前記短いハング検出
パルスの数が前記限度値に一致するとき、前記内部ハン
グ検出パルスを生成するカウンタ機構を含む、前記
（１）記載の対称マルチプロセッサ・システム。 （２６）モニタ論理が各要求に対する有効標識の他に、
前記内部ハング検出パルスをモニタし、２つの前記内部
ハング検出パルスのインタバルの間、連続的に有効であ
る任意の要求に対して、内部ハング検出ラッチをセット
し、前記要求が完了するとき、該要求に対して前記内部
ハング検出ラッチをリセットする、前記（１）記載の対
称マルチプロセッサ・システム。 （２７）内部ハング検出ラッチが任意の要求に対してセ
ットされるとき、前記内部ハング検出出力信号を同報す
る伝達機構を含む、前記（１）記載の対称マルチプロセ
ッサ・システム。 （２８）前記内部ハング・ラッチを無視する信号が、特
定の要求に対する前記制御論理が、パイプライン・パス
が生成され、前記内部ハング検出出力信号がオフであっ
たことを記憶しておき、該情報を用いて、将来のパイプ
ライン・パスにおいて、前記内部ハング検出出力信号を
無視することを可能にする、前記（１）記載の対称マル
チプロセッサ・システム。
・システムであって、パイプライン・パスにより処理さ
れ、バスを介して接続されるメモリ及び他のリクエスタ
に対するフェッチ要求及びストア要求、及び他の要求を
発行する処理要素を含む、複数のリクエスタと、記憶制
御装置機構（ＳＣ）と、競合するリクエスタ間の潜在デ
ッドロック状況を検出するために使用されるデッドロッ
ク解決論理であって、プロセッサ・フェッチ要求及びス
トア要求及び他の要求を処理する要求論理と、要求処理
を中断し、特定の条件が満足されるまで、前記要求を保
留状態に保持し、その後前記要求を再開する機構と、前
記記憶制御装置機構内のハングを検出し、短いハング・
パルスを生成するグローバル・ハング・パルス論理と、
多数の短いハング・パルスが検出され、潜在的なデッド
ロック状態が存在することを示すとき、内部ハング検出
パルスを生成することにより、内部ハング検出出力信号
をセットする内部ハング検出論理と、検出されたハング
をパイプライン・パス内において無視するために使用さ
れる制御論理とを含む、デッドロック解決論理とを含
む、コンピュータ・システム。 （２）前記デッドロック解決論理が、前記記憶制御装置
機構内で、リクエスタ間の潜在的なデッドロックを解決
し、前記記憶制御装置機構内の資源を競合する、異なる
優先レベルを割当てられた異なるタイプの要求間の潜在
的ロックアウトを、前記記憶制御装置機構により実際の
ハングが検出され、回復が呼び出されるよりもずっと以
前に、潜在的ハング状況を解決することにより解決す
る、前記（１）記載の対称マルチプロセッサ・システ
ム。 （３）前記記憶制御装置機構が、該装置に接続される中
央プロセッサ（ＣＰ）、Ｉ／Ｏアダプタ機構、及びリモ
ート記憶制御装置を含む、各処理要素からの要求の情報
を保持するレジスタを使用し、前記レジスタが、前記要
求が前記記憶制御装置機構により受信されるときセット
され、前記記憶制御装置機構が前記要求の実行を完了す
るときリセットされ、前記デッドロック回避機構のモニ
タ論理が、前記記憶制御装置内の要求レジスタの有効ビ
ットをモニタし、前記レジスタの前記有効ビットが、前
記要求が前記記憶制御装置機構により受信されるときセ
ットされ、前記要求の実行が完了するときリセットされ
る、前記（２）記載の対称マルチプロセッサ・システ
ム。 （４）前記内部ハング検出パルスを生成する前記内部ハ
ング検出論理が、固定時間インタバルにて、１サイクル
の間活動状態になり、該活動期間が前記記憶制御装置内
のグローバル・ハング・パルスを検出するために使用さ
れる、グローバル・ハング検出論理パルスの時間インタ
バルのサブセットである、前記（３）記載の対称マルチ
プロセッサ・システム。 （５）前記要求レジスタの有効ビットをモニタする前記
モニタ論理が、前記内部ハング検出パルスをモニタし、
前記要求レジスタ・ビットが、２つの前記内部ハング検
出パルスが発生するインタバルを通じて、連続して有効
なとき、潜在デッドロック状態が存在することを示す内
部ハング検出ラッチ機構をセットし、その結果、内部ハ
ング検出出力信号をセットする、前記（４）記載の対称
マルチプロセッサ・システム。 （６）前記デッドロック解決論理が、各要求タイプに対
して、前記内部ハング検出出力信号をモニタし、前記信
号が活動状態の時、適切なアクションを取り、各特定の
要求が既に優先権を与えられ、パイプライン・パスを少
なくとも１度生成したか否かを決定する制御論理を含
み、肯定の場合、前記内部ハング検出出力信号が前記制
御論理により前記要求に対して無視され、否定の場合、
前記要求の処理が中断され、進行中の全ての要求が完了
するまで、非活動状態に保持され、全ての新たな要求が
保留状態となり、前記内部ハングの検出を引き起こした
前記要求が完了するのを可能にし、その有効ビットをリ
セットし、その結果、前記内部ハング検出ラッチ及び前
記内部ハング検出出力信号をリセットする、前記（５）
記載の対称マルチプロセッサ・システム。 （７）一旦前記内部ハング検出出力信号がリセットされ
ると、全ての有効な要求が解除され、優先権を競合する
資格を有する、前記（６）記載の対称マルチプロセッサ
・システム。 （８）前記内部ハング検出ラッチが複数の要求に対して
独立にセットされ、任意の前記内部ハング検出ラッチが
セットされる限り、前記制御論理に送信される前記内部
ハング検出出力信号が活動状態に維持され、一旦進行中
の全ての要求が完了し、新たな要求が保留状態である
と、前記内部ハングを検出した全ての要求が完了し、前
記内部ハング検出出力信号がリセットされ、全ての有効
な要求が保留状態から解除され、優先権を競合する、前
記（６）記載の対称マルチプロセッサ・システム。 （９）前記内部ハング検出出力信号が、前記内部ハング
検出パルス間の１インタバルだけ活動状態に維持され、
前記内部ハング検出パルスが受信される度に、前記信号
が状態を変化する、前記（８）記載の対称マルチプロセ
ッサ・システム。 （１０）前記制御論理が、特定のカテゴリの要求に対し
て、前記内部ハング検出パルスが無視されることを可能
にするディセーブル・ラッチを含み、前記ディセーブル
・ラッチがセットされる場合、前記内部ハング検出ラッ
チ機構が、関連付けられる要求グループに対してセット
されない、前記（４）記載の対称マルチプロセッサ・シ
ステム。 （１１）前記内部ハング検出パルス期間がプログラマブ
ルである、前記（１）記載の対称マルチプロセッサ・シ
ステム。 （１２）前記内部ハング検出パルスが導出される前記グ
ローバル・ハング・パルスが、可変長であり、"短いハ
ング検出パルス"が前記グローバル・ハング・パルスに
もとづき生成され、長さ設定に従い、特定数の短いハン
グ検出パルスが１グローバル・ハング・パルス・インタ
バル内に発生する、前記（１）記載の対称マルチプロセ
ッサ・システム。 （１３）カウントが固定値レジスタに一致するまで、前
記短いハング検出パルスがカウントされ、一致時点で、
前記内部ハング検出パルスが生成される、前記（１）記
載の対称マルチプロセッサ・システム。 （１４）前記固定値レジスタをオール０にセットするこ
とにより、前記内部ハング検出パルスの生成を禁止し、
前記デッドロック解決論理を使用不能にする、前記
（１）記載の対称マルチプロセッサ・システム。 （１５）内部ハング検出ラッチが複数の要求に対してセ
ットされ、任意の前記内部ハング検出ラッチがオンの
時、前記内部ハング検出出力信号が生成される、前記
（１）記載の対称マルチプロセッサ・システム。 （１６）任意の特定のカテゴリの要求に対して、内部ハ
ング検出ラッチのセットを阻止するディセーブル・ラッ
チが提供され、前記カテゴリがＣＰフェッチ、ＣＰスト
ア、Ｉ／Ｏアダプタ要求、及びリモートＳＣ要求であ
る、前記（１）記載の対称マルチプロセッサ・システ
ム。 （１７）前記内部ハング・パルスが受信される度に、前
記内部ハング検出出力信号の状態を変化するために使用
されるトグル・ラッチを含む、前記（１）記載の対称マ
ルチプロセッサ・システム。 （１８）前記記憶制御装置機構のための、複数の記憶制
御装置（ＳＣ）が存在する、前記（１）記載の対称マル
チプロセッサ・システム。 （１９）接続されるＣＰ、Ｉ／Ｏアダプタ、及びリモー
トＳＣの各々からの要求の情報を保持するレジスタを含
み、前記レジスタが、前記要求が前記ＳＣにより受信さ
れるときセットされ、前記ＳＣが前記要求の実行を完了
するときリセットされる、前記（１）記載の対称マルチ
プロセッサ・システム。 （２０）前記ＳＣから主記憶へのフェッチ要求を処理す
るＬＦＡＲ論理、及び前記ＳＣから前記主記憶へのスト
ア要求を処理するＬＳＡＲ論理を含む、前記（１）記載
の対称マルチプロセッサ・システム。 （２１）所与のカテゴリ内の全ての可能な有効な要求か
ら１つを選択する事前優先論理を含み、前記カテゴリが
ＣＰフェッチ、ＣＰストア、Ｉ／Ｏアダプタ要求、リモ
ートＳＣ要求、及びＬＦＡＲ／ＬＳＡＲ要求である、前
記（１）記載の対称マルチプロセッサ・システム。 （２２）所与のサイクルにおいて、前記事前優先論理ス
テーションから、１パイプライン当たり１つの、高々２
つの要求を選択する総合優先論理と、ＣＰフェッチ、Ｃ
Ｐストア、Ｉ／Ｏアダプタ要求、リモートＳＣ要求、Ｌ
ＦＡＲ要求及びＬＳＡＲ要求の処理を制御する要求処理
論理と、要求の処理を中断し、特定の条件が満足される
まで、前記要求を保留状態に保持し、次に前記要求の処
理の再開を可能にする機構とを含む、前記（１）記載の
対称マルチプロセッサ・システム。 （２３）グローバル・ハング・パルスが設定可能なイン
タバルで生成され、前記記憶制御装置内のハングを検出
するために使用される、前記（１）記載の対称マルチプ
ロセッサ・システム。 （２４）１グローバル・ハング・パルス期間内に、グロ
ーバル・ハング・パルスから短いハング検出パルスを設
定可能な回数発生させる分周器を含む、前記（１）記載
の対称マルチプロセッサ・システム。 （２５）短いハング検出パルスをカウントし、前記カウ
ントを設定可能な限度値と比較し、前記短いハング検出
パルスの数が前記限度値に一致するとき、前記内部ハン
グ検出パルスを生成するカウンタ機構を含む、前記
（１）記載の対称マルチプロセッサ・システム。 （２６）モニタ論理が各要求に対する有効標識の他に、
前記内部ハング検出パルスをモニタし、２つの前記内部
ハング検出パルスのインタバルの間、連続的に有効であ
る任意の要求に対して、内部ハング検出ラッチをセット
し、前記要求が完了するとき、該要求に対して前記内部
ハング検出ラッチをリセットする、前記（１）記載の対
称マルチプロセッサ・システム。 （２７）内部ハング検出ラッチが任意の要求に対してセ
ットされるとき、前記内部ハング検出出力信号を同報す
る伝達機構を含む、前記（１）記載の対称マルチプロセ
ッサ・システム。 （２８）前記内部ハング・ラッチを無視する信号が、特
定の要求に対する前記制御論理が、パイプライン・パス
が生成され、前記内部ハング検出出力信号がオフであっ
たことを記憶しておき、該情報を用いて、将来のパイプ
ライン・パスにおいて、前記内部ハング検出出力信号を
無視することを可能にする、前記（１）記載の対称マル
チプロセッサ・システム。
【図１】本発明の好適な実施例のマルチプロセッサ・シ
ステムのシステム概要を示す図である。
ステムのシステム概要を示す図である。
【図２】図１のマルチプロセッサ・システム内の１つの
記憶制御装置のアドレス・フロー図である。
記憶制御装置のアドレス・フロー図である。
【図３】内部ハング検出パルスの生成を示す図である。
【図４】ＣＰフェッチ、Ｉ／Ｏアダプタ・フェッチ若し
くはストア、またはリモートＳＣフェッチ若しくはスト
アのいずれか１つの特定の要求に対する、内部ハング検
出論理、及び内部ハング検出出力信号を生成する論理を
示す図である。
くはストア、またはリモートＳＣフェッチ若しくはスト
アのいずれか１つの特定の要求に対する、内部ハング検
出論理、及び内部ハング検出出力信号を生成する論理を
示す図である。
【図５】ＣＰストアの内部ハング検出論理、及び内部ハ
ング検出出力信号を生成する論理を示す図である。
ング検出出力信号を生成する論理を示す図である。
【図６】要求に対する個々の機能制御装置の１つの例、
及びそれが内部ハング検出出力信号に応答する様子を示
す図である。
及びそれが内部ハング検出出力信号に応答する様子を示
す図である。
１０、１１ 記憶制御装置
２４、２５、２６、２７ Ｉ／Ｏアダプタ
４４、４５、４６、４７ メモリ・カード
４８、４９、５０、５１ バス
１０６ リモートＳＣ制御装置
１０７ ＣＰフェッチ制御装置
１０８ ＣＰストア制御装置
１０９ Ｉ／Ｏアダプタ制御装置
１１０、１１２、１１３、１１４、１１５、１１６ 事
前優先ステーション １１７、１１８ 総合優先権調停論理 １２１、１２２ ディレクトリ １２３、１２４ ライン・フェッチ・アドレス・レジス
タ（ＬＦＡＲ）論理 １２５、１２６ ライン・ストア・アドレス・レジスタ
（ＬＳＡＲ）論理 １２７、１３０ 事前優先機構 １３１、１３２ メモリ制御装置論理 １３５ リモートＳＣインタフェース・レジスタ １３６、１３７ データフロー論理 １４１ グローバル・ハング・パルス論理 １４４ 有効要求標識 １４４ａ 要求レジスタ有効ビット １４４ｂ ストア保留信号 １４４ｃ スタック減分信号 １４６ 共用出力信号論理 ２０１ パルス発生器 ２０２ 分周器 ２０３ グローバル・ハング・パルス ２０４ ３ビット・カウンタ ２０５ 比較器 ２０７ 内部ハング検出パルス ２０９ リミッタ／ディセーブル・レジスタ ３０１ ディセーブル・ラッチ ３０５ アーム・ラッチ ４０４ 内部ハング無視ラッチ ４１１ 状態保持レジスタ ４１４ 優先要求信号 ４１７ 状態マシン・ガバナ ４１８ アドレス ４１９ 非ゲート信号 ４２５ 選択信号
前優先ステーション １１７、１１８ 総合優先権調停論理 １２１、１２２ ディレクトリ １２３、１２４ ライン・フェッチ・アドレス・レジス
タ（ＬＦＡＲ）論理 １２５、１２６ ライン・ストア・アドレス・レジスタ
（ＬＳＡＲ）論理 １２７、１３０ 事前優先機構 １３１、１３２ メモリ制御装置論理 １３５ リモートＳＣインタフェース・レジスタ １３６、１３７ データフロー論理 １４１ グローバル・ハング・パルス論理 １４４ 有効要求標識 １４４ａ 要求レジスタ有効ビット １４４ｂ ストア保留信号 １４４ｃ スタック減分信号 １４６ 共用出力信号論理 ２０１ パルス発生器 ２０２ 分周器 ２０３ グローバル・ハング・パルス ２０４ ３ビット・カウンタ ２０５ 比較器 ２０７ 内部ハング検出パルス ２０９ リミッタ／ディセーブル・レジスタ ３０１ ディセーブル・ラッチ ３０５ アーム・ラッチ ４０４ 内部ハング無視ラッチ ４１１ 状態保持レジスタ ４１４ 優先要求信号 ４１７ 状態マシン・ガバナ ４１８ アドレス ４１９ 非ゲート信号 ４２５ 選択信号
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 パク−キン−マク
アメリカ合衆国12603、ニューヨーク州
ポキプシ、トロッター・レーン ７
(72)発明者 マイケル・エイ・ブレイク
アメリカ合衆国12590、ニューヨーク州
ワッピンガーズ・フォールズ、セントラ
ル・アベニュー ３
(72)発明者 マイケル・フィー
アメリカ合衆国10516、ニューヨーク州
コールド・スプリングス、ジョアンヌ・
プレイス 135
(72)発明者 ゲーリー・イー・ストレイト
アメリカ合衆国12603、ニューヨーク州
ポキプシ、ホースシュー・ドライブ 17
(56)参考文献 特開 昭60−136850（ＪＰ，Ａ)
特開 昭53−84656（ＪＰ，Ａ)
特開 平２−58149（ＪＰ，Ａ)
特開 平５−241949（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 15/16 - 15/177
G06F 13/20 - 13/378
G06F 12/00 - 12/06
G06F 9/46
Claims (28)
- 【請求項１】パイプライン・パスで処理されるフェッチ
とストアの要求を発行する処理要素を含む複数のリクエ
スタ、及び他のリクエスタとバスとを介して接続される
メモリに対するその他のリクエスタと、記憶制御装置
と、競合する前記複数のリクエスタ間の潜在的なデッド
ロック状態を検出するために使用されるデッドロック解
決論理回路と、 を含んで構成されるコンピュータ・システムにおいて、 前記デッドロック解決論理回路は、要求論理回路とグロ
ーバル・ハング・パルス論理回路と内部ハング検出論理
回路と制御論理回路と所定の機構とを含み、 前記要求論理回路が前記要求の処理を実行し、 前記所定の機構が、前記要求論理回路による前記要求の
処理を中断し、特定の条件を満足するまで該要求を保留
状態に保持し、 前記グローバル・ハング・パルス論理回路は、前記記憶
制御装置内のハングを検出し、検出した場合には、短い
ハング・パルスを生成し、 前記内部ハング検出論理回路は、複数の前記短いハング
・パルスを検出した場合に、前記潜在的なデッドロック
状態であると判断し、内部ハング検出パルスを生成する
ことにより内部ハング検出出力信号をセットし、 前記制御論理回路は、前記内部ハング検出出力信号を受
信したときに、前記パイプライン・パスで未だ処理され
ていない要求の処理を中断させ、前記パイプライン・パ
スで１回以上処理された要求の処理は、前記内部ハング
検出出力信号を無視して処理を行い、 前記パイプライン・パスで１回以上処理された要求の処
理が完了後に、前記パイプライン・パスで処理されてい
ない要求の処理を再開するコンピュータ・システム。 - 【請求項２】前記記憶制御装置内に備えられた前記デッ
ドロック解決論理回路を備えるコンピュータ・システム
において、 前記リクエスタにより相違し、各々に異なる優先レベル
が割り当てられている前記要求により発生する前記潜在
的なデッドロック状態を解決する前記デッドロック解決
論理回路を含む、請求項１記載のコンピュータ・システ
ム。 - 【請求項３】前記記憶制御装置が、該記憶制御装置に接
続される中央処理装置とＩ／Ｏアダプタ機構と遠隔の前
記記憶制御装置とを含む前記処理要素からの前記要求の
情報を保持するレジスタを使用したコンピュータ・シス
テムにおいて、 前記レジスタは、前記要求が前記記憶制御装置により受
信されるときに有効ビットがセットされ、該記憶制御装
置が該要求の実行を完了するときに該有効ビットがリセ
ットされ、 前記記憶制御装置内の前記レジスタの前記有効ビットを
監視する、デッドロック解決モニタ論理回路を含む、請
求項２記載のコンピュータ・システム。 - 【請求項４】前記内部ハング検出パルスを生成する前記
内部ハング検出論理回路が、固定された時間間隔に含ま
れる１周期のあいだ活動状態に変化し、 前記固定された時間間隔は、前記記憶制御装置内のグロ
ーバル・ハング・パルスを検出するために使用されるグ
ローバル・ハング検出論理パルスのパルス間隔を含んだ
時間間隔である請求項３記載のコンピュータ・システ
ム。 - 【請求項５】前記デッドロック解決モニタ論理回路が前
記内部ハング検出パルスを監視し、 前記内部ハング検出パルスの２つのパルスの間隔内で、
前記レジスタの前記有効ビットが連続するとき、前記潜
在的なデッドロック状態が存在することを示す内部ハン
グ検出ラッチをセットすることによって前記内部ハング
検出出力信号をセットする請求項４記載のコンピュータ
・システム。 - 【請求項６】前記デッドロック解決論理回路が、それぞ
れの前記要求に対して、前記内部ハング検出出力信号を
監視し、前記内部ハング検出出力信号がセットされたと
きに、前記要求が既に優先権を与えられ、前記パイプラ
イン・パスで１回以上処理されたか否かの判定を行う制
御論理回路を含み、 前記判定が肯定の場合には、前記制御論理回路により、
前記要求は、前記内部ハング検出出力信号を無視し、 前記判定が否定の場合には、前記要求の処理が中断さ
れ、進行中の全要求が完了するまで該要求は非活動状態
に保持し保留状態とすることで、前記内部ハングの検出
を引き起こした要求を優先して処理し、 前記内部ハングを引き起こした要求の有効ビットをリセ
ットすることで、前記内部ハング検出ラッチと前記内部
ハング検出出力信号とをリセットする請求項５記載のコ
ンピュータ・システム。 - 【請求項７】全ての有効な前記要求が、前記内部ハング
検出出力信号がリセットされたときに、処理が再開さ
れ、優先権を競合する請求項６記載のコンピュータ・シ
ステム。 - 【請求項８】前記内部ハング検出ラッチが複数の前記要
求に対して独立にセットされ、 任意の前記内部ハング検出ラッチがセットされていると
きに、前記内部ハング検出出力信号を前記判定制御論理
回路へ送信し、 内部ハング検出出力信号により中断していない全要求が
完了し、前記内部ハング検出を引き起こした全ての要求
が完了したときに、前記内部ハング検出出力信号がリセ
ットされ、全ての該新たな要求が保留状態を解除され、
全ての該新たな要求が優先権を競合する請求項６記載の
コンピュータ・システム。 - 【請求項９】前記内部ハング検出論理回路が、前記内部
ハング検出出力信号を、前記内部ハング検出パルスの間
隔に依存して変化させることで、 前記内部ハング検出パルスが受信される度に、前記内部
ハング検出出力信号が変化する請求項８記載のコンピュ
ータ・システム。 - 【請求項１０】前記判定制御論理回路が、特定のカテゴ
リの前記要求に対して、前記内部ハング検出パルスを無
視するディセーブル・ラッチを含み、 前記ディセーブル・ラッチがセットされる場合、該要求
と関連する全ての要求に対しても、前記内部ハング検出
ラッチがセットされない請求項４記載のコンピュータ・
システム。 - 【請求項１１】前記内部ハング検出パルスの周期がプロ
グラム制御可能である請求項１記載のコンピュータ・シ
ステム。 - 【請求項１２】前記内部ハング検出パルスが生成される
基礎となるグローバル・ハング・パルスが可変長であ
り、 前記短いハング・パルスは前記グローバル・ハング・パ
ルスに基づいて生成され、 前記短いハング・パルスの間隔は、前記グローバル・ハ
ング・パルスの間隔に依存して生成され、 特定の数の前記短いハング・パルスの間隔は、前記グロ
ーバル・ハング・パルスの間隔の範囲内で生成する請求
項１記載のコンピュータ・システム。 - 【請求項１３】前記短いハング・パルスの計数を行い、 前記計数による計数値が固定値レジスタの数値に一致す
るときに前記内部ハング検出パルスが生成される請求項
１記載のコンピュータ・システム。 - 【請求項１４】前記固定値レジスタの数値に全て０をセ
ットすることにより、前記内部ハング検出パルスの生成
を禁止し、前記デッドロック解決論理回路を使用不能に
する請求項１記載のコンピュータ・システム。 - 【請求項１５】前記潜在的なデッドロック状態が存在す
ることを示す内部ハング検出ラッチが複数の前記要求に
対してセットされ、 任意の前記内部ハング検出ラッチがオンの時、前記内部
ハング検出出力信号が生成される請求項１記載のコンピ
ュータ・システム。 - 【請求項１６】任意に特定されるカテゴリの前記要求に
対して、内部ハング検出ラッチのセットを阻止するディ
セーブル・ラッチを含み、 前記カテゴリが中央処理装置からのフェッチ要求とスト
ア要求と、Ｉ／Ｏアダプタ要求と、遠隔の前記記憶制御
装置の要求と、のいずれかである請求項１記載のコンピ
ュータ・システム。 - 【請求項１７】前記内部ハング検出パルスが受信される
度に、前記内部ハング検出出力信号の状態を変化するた
めに使用されるトグル・ラッチを含む請求項１記載のコ
ンピュータ・システム。 - 【請求項１８】複数の記憶制御装置を含む請求項１記載
のコンピュータ・システム。 - 【請求項１９】中央処理装置とＩ／Ｏアダプタと遠隔の
前記記憶制御装置の各々からの要求の情報を保持するレ
ジスタを含み、 前記記憶制御装置が該要求を受信したときに前記レジス
タがセットされ、該記憶制御装置が該要求の実行を完了
するときに前記レジスタがリセットされる請求項１記載
のコンピュータ・システム。 - 【請求項２０】前記記憶制御装置から主記憶へのフェッ
チ要求を処理するＬＦＡＲ論理回路と遠隔の前記記憶制
御装置から該主記憶へのストア要求を処理するＬＳＡＲ
論理回路を含む請求項１記載のコンピュータ・システ
ム。 - 【請求項２１】所与のカテゴリの前記要求に含まれる全
ての実行可能で有効な要求の中から１つを選択する事前
優先論理回路を含み、 前記カテゴリが、中央処理装置からのフェッチ要求とス
トア要求と、Ｉ／Ｏアダプタ要求と、遠隔の前記記憶制
御装置の要求と、ＬＦＡＲ／ＬＳＡＲ要求と、のいずれ
かである請求項１記載のコンピュータ・システム。 - 【請求項２２】所与の周期で前記事前優先論理回路か
ら、前記パイプライン・パス毎に１つで、高々２つの有
効な要求を選択する総合優先論理回路と、 前記中央処理装置からのフェッチ要求とストア要求と、
Ｉ／Ｏアダプタ要求と、遠隔の前記記憶制御装置の要求
と、ＬＦＡＲ要求／ＬＳＡＲ要求と、の要求の処理を制
御する要求処理論理回路と、 前記要求の処理を中断し、特定の条件が満足されるまで
該要求を保留状態に保持し、その後、該要求の処理の再
開を可能にする機構とを含む請求項２１記載のコンピュ
ータ・システム。 - 【請求項２３】所定のパルス間隔で生成されたグローバ
ル・ハング・パルスが前記記憶制御装置内のハングを検
出するために使用され、 前記所定のパルス間隔は設定可能である請求項１記載の
コンピュータ・システム。 - 【請求項２４】グローバル・ハング・パルスに基づいて
前記短いハング検出パルスを発生する分周器を 含み、 前記分周器によって、前記グローバル・ハング・パルス
の１周期内に前記短いハング検出パルスが所定数発生
し、 前記所定数は設定可能である請求項１記載のコンピュー
タ・システム。 - 【請求項２５】前記短いハング検出パルスの計数を行う
計数機構を含み、 前記計数機構は、前記計数による計数値を限度値と比較
し、該計数値が前記限度値に一致するときに前記内部ハ
ング検出パルスを生成し、 前記限度値は設定可能である請求項１記載のコンピュー
タ・システム。 - 【請求項２６】前記内部ハング検出パルスと前記要求を
監視し、前記内部ハング検出パルスの２つのパルス間の
時間間隔で連続的に有効な要求を検出した場合には、内
部ハング検出ラッチをセットし、該要求が完了したとき
に残った任意の要求に対して該内部ハング検出ラッチを
リセットするモニタ論理回路を含む請求項１記載のコン
ピュータ・システム。 - 【請求項２７】前記内部ハング検出ラッチが任意の前記
要求に対してセットされるときに前記内部ハング検出出
力信号を所定の回路に伝達する信号伝達機構を含む請求
項１記載のコンピュータ・システム。 - 【請求項２８】内部ハング検出ラッチを無視する信号に
よって、特定の要求に対する前記制御論理回路は、前記
パイプライン・パスで１回以上処理され前記内部ハング
検出出力信号がオフであった情報を記憶し、今後処理さ
れる前記パイプライン・パスにおいて、該情報を利用し
て該内部ハング検出出力信号を無視することを可能にす
る請求項１記載のコンピュータ・システム。
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| US09/070432 | 1998-04-30 | ||
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| US7130947B2 (en) * | 2004-04-29 | 2006-10-31 | International Business Machines Corporation | Method of arbitration which allows requestors from multiple frequency domains |
| US7716305B2 (en) * | 2004-09-01 | 2010-05-11 | International Business Machines Corporation | Apparatus, system, and method for preserving cluster level serialization during file server serialization reinitialization |
| US7711721B2 (en) * | 2004-09-01 | 2010-05-04 | International Business Machines Corporation | Apparatus, system, and method for suspending a request during file server serialization reinitialization |
| US20060184770A1 (en) * | 2005-02-12 | 2006-08-17 | International Business Machines Corporation | Method of implementing precise, localized hardware-error workarounds under centralized control |
| US7809874B2 (en) * | 2006-06-21 | 2010-10-05 | International Business Machines Corporation | Method for resource sharing in a multiple pipeline environment |
| US7500035B2 (en) * | 2006-09-19 | 2009-03-03 | International Business Machines Corporation | Livelock resolution method |
| US8171448B2 (en) * | 2006-09-19 | 2012-05-01 | International Business Machines Corporation | Structure for a livelock resolution circuit |
| US7571270B1 (en) * | 2006-11-29 | 2009-08-04 | Consentry Networks, Inc. | Monitoring of shared-resource locks in a multi-processor system with locked-resource bits packed into registers to detect starved threads |
| CN105980979B (zh) * | 2014-12-13 | 2018-11-20 | 上海兆芯集成电路有限公司 | 用于检测暂停的逻辑分析器 |
| JP6750489B2 (ja) * | 2016-12-06 | 2020-09-02 | 株式会社リコー | 電子機器、画像形成装置、制御方法、およびプログラム |
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