JP3527146B2 - システム合成装置、システム合成方法およびシステム合成プログラムを記録した記録媒体 - Google Patents
システム合成装置、システム合成方法およびシステム合成プログラムを記録した記録媒体Info
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- JP3527146B2 JP3527146B2 JP25951899A JP25951899A JP3527146B2 JP 3527146 B2 JP3527146 B2 JP 3527146B2 JP 25951899 A JP25951899 A JP 25951899A JP 25951899 A JP25951899 A JP 25951899A JP 3527146 B2 JP3527146 B2 JP 3527146B2
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- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
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- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、所定の言語形式で
記述された動作記述から、記述された動作を行う回路を
合成し、その回路を所定のハードウェア記述言語の形式
で出力するシステム合成装置（動作合成ツール）に関す
る。
記述された動作記述から、記述された動作を行う回路を
合成し、その回路を所定のハードウェア記述言語の形式
で出力するシステム合成装置（動作合成ツール）に関す
る。
【０００２】
【従来の技術】最近のＩＣは、回路規模が大きく、その
構造も複雑になってきている。そのため、ＩＣの開発に
は、各種のツールを用いて回路を自動合成する方法が用
いられる。ここで、各種のツールを用いたＩＣ開発の一
般的な手順を図１８を参照して説明する。まず、開発者
によって回路仕様が作成される（Ｓ１０１）。次に、作
成された回路仕様をもとに、所定の言語で動作を記述し
たデータが作成される（Ｓ１０２）。この動作記述が、
動作合成ツールによって、ＲＴ(Register Transfer)レ
ベルのＨＤＬ（Hardware Description Language；ハー
ドウェア記述言語）に変換される（Ｓ１０３）。このＨ
ＤＬが、論理合成ツールによって、ゲートレベルのネッ
トリストに変換される（Ｓ１０４）。このネットリスト
が、レイアウトツールに入力され、マスクパターンが作
成される（Ｓ１０５）。そして、作成されたマスクパタ
ーンを用いて、ＩＣの露光が行われる。
構造も複雑になってきている。そのため、ＩＣの開発に
は、各種のツールを用いて回路を自動合成する方法が用
いられる。ここで、各種のツールを用いたＩＣ開発の一
般的な手順を図１８を参照して説明する。まず、開発者
によって回路仕様が作成される（Ｓ１０１）。次に、作
成された回路仕様をもとに、所定の言語で動作を記述し
たデータが作成される（Ｓ１０２）。この動作記述が、
動作合成ツールによって、ＲＴ(Register Transfer)レ
ベルのＨＤＬ（Hardware Description Language；ハー
ドウェア記述言語）に変換される（Ｓ１０３）。このＨ
ＤＬが、論理合成ツールによって、ゲートレベルのネッ
トリストに変換される（Ｓ１０４）。このネットリスト
が、レイアウトツールに入力され、マスクパターンが作
成される（Ｓ１０５）。そして、作成されたマスクパタ
ーンを用いて、ＩＣの露光が行われる。
【０００３】ところで、最近では、マスターとなるＣＰ
Ｕと、スレーブとなるハードウェア回路と、マスター・
スレーブ間のインターフェース回路とを１チップの中に
作り込んだＩＣも製造されるようになってきた。
Ｕと、スレーブとなるハードウェア回路と、マスター・
スレーブ間のインターフェース回路とを１チップの中に
作り込んだＩＣも製造されるようになってきた。
【０００４】このようなＩＣにおいては、インターフェ
ース回路が、マスターとなるＣＰＵからの命令をスレー
ブとなるハードウェア回路に伝達する場合に、ＣＰＵか
らの命令をリアルタイムでハードウェア回路に伝達する
場合もあるが、インターフェース回路内に、バッファと
なるメモリあるいはレジスタといった記憶素子を備えて
いて、この記憶素子にＣＰＵからの命令を一時保管し、
命令伝達のタイミングを調整する場合もある。
ース回路が、マスターとなるＣＰＵからの命令をスレー
ブとなるハードウェア回路に伝達する場合に、ＣＰＵか
らの命令をリアルタイムでハードウェア回路に伝達する
場合もあるが、インターフェース回路内に、バッファと
なるメモリあるいはレジスタといった記憶素子を備えて
いて、この記憶素子にＣＰＵからの命令を一時保管し、
命令伝達のタイミングを調整する場合もある。
【０００５】すなわち、マスターとなるＣＰＵからの命
令が、一時、記憶素子に書き込まれ、その後、記憶素子
への書き込みとは異なるタイミングでスレーブとなるハ
ードウェア回路側から読み出される場合がある。また、
その逆に、スレーブとなるハードウェア回路からの情報
が、記憶素子に書き込まれた後に、マスターとなるＣＰ
Ｕが読み出す場合もある。
令が、一時、記憶素子に書き込まれ、その後、記憶素子
への書き込みとは異なるタイミングでスレーブとなるハ
ードウェア回路側から読み出される場合がある。また、
その逆に、スレーブとなるハードウェア回路からの情報
が、記憶素子に書き込まれた後に、マスターとなるＣＰ
Ｕが読み出す場合もある。
【０００６】このように、マスターとなるＣＰＵと、ス
レーブとなるハードウェア回路との間のインターフェー
ス回路に記憶素子を設けることによって、スレーブとな
るハードウェア回路が、マスターとなるＣＰＵからの命
令をリアルタイムで受信しなくてもよくなり、必要に応
じて、マスターとなるＣＰＵからの命令発行と、スレー
ブとなるハードウェア回路での命令の受信との間にタイ
ムラグを設けることが可能となる。
レーブとなるハードウェア回路との間のインターフェー
ス回路に記憶素子を設けることによって、スレーブとな
るハードウェア回路が、マスターとなるＣＰＵからの命
令をリアルタイムで受信しなくてもよくなり、必要に応
じて、マスターとなるＣＰＵからの命令発行と、スレー
ブとなるハードウェア回路での命令の受信との間にタイ
ムラグを設けることが可能となる。
【０００７】
【発明が解決しようとする課題】ところで、上述した手
順の、ステップＳ１０２からＳ１０３の動作記述、動作
合成、合成結果出力の工程において、汎用のプログラミ
ング言語、例えばＣ言語等で記述されたＩＣの動作記述
からＩＣの回路を自動合成し、所定のハードウェア記述
言語にて出力する動作合成ツールが用いられる。
順の、ステップＳ１０２からＳ１０３の動作記述、動作
合成、合成結果出力の工程において、汎用のプログラミ
ング言語、例えばＣ言語等で記述されたＩＣの動作記述
からＩＣの回路を自動合成し、所定のハードウェア記述
言語にて出力する動作合成ツールが用いられる。
【０００８】この動作合成ツールは、与えられた順序動
作記述の全体を１つのハードウェア回路で実現すること
を前提としており、ＣＰＵ制御すなわちソフトウェア制
御とハードウェア回路とに処理を分割して割り当てるこ
とは想定していないため、ＣＰＵすなわちソフトウェア
とハードウェア回路との間でメモリやレジスタを介して
データのやりとりをする回路を合成することはできな
い。従って、マスターとなるＣＰＵとスレーブとなるハ
ードウェア回路とを内蔵するＩＣあるいはマスターとな
るＣＰＵとスレーブとなるハードウェア回路とが別々の
ＩＣとして構成されているボードレベルのシステムのよ
うに、ＣＰＵすなわちソフトウェアとハードウェアとが
協調して動作するシステムを開発するには、マスターと
なるＣＰＵと、スレーブとなるハードウェア回路との間
のインターフェース回路の部分を、ＲＴレベルのＨＤＬ
で、手作業で記述する必要があり、この部分に関しては
動作合成ツールによる自動合成ができず、手間がかかっ
ていた。
作記述の全体を１つのハードウェア回路で実現すること
を前提としており、ＣＰＵ制御すなわちソフトウェア制
御とハードウェア回路とに処理を分割して割り当てるこ
とは想定していないため、ＣＰＵすなわちソフトウェア
とハードウェア回路との間でメモリやレジスタを介して
データのやりとりをする回路を合成することはできな
い。従って、マスターとなるＣＰＵとスレーブとなるハ
ードウェア回路とを内蔵するＩＣあるいはマスターとな
るＣＰＵとスレーブとなるハードウェア回路とが別々の
ＩＣとして構成されているボードレベルのシステムのよ
うに、ＣＰＵすなわちソフトウェアとハードウェアとが
協調して動作するシステムを開発するには、マスターと
なるＣＰＵと、スレーブとなるハードウェア回路との間
のインターフェース回路の部分を、ＲＴレベルのＨＤＬ
で、手作業で記述する必要があり、この部分に関しては
動作合成ツールによる自動合成ができず、手間がかかっ
ていた。
【０００９】そのため、例えば、開発するＩＣにおけ
る、スレーブとなるハードウェア回路と、マスターとな
るＣＰＵに内蔵されるソフトウェアとの、役割分担の境
界を種々変更して処理時間を比較検討するためのハード
ウェア・ソフトウェア分割見積もり作業の段階で、十分
な分割候補数を試すことができないという問題があっ
た。また、上位のシステムレベルでの仕様変更があった
場合にも、迅速に対応できないという問題があった。こ
のため、ＩＣの開発期間の長期化を招く恐れがあった。
る、スレーブとなるハードウェア回路と、マスターとな
るＣＰＵに内蔵されるソフトウェアとの、役割分担の境
界を種々変更して処理時間を比較検討するためのハード
ウェア・ソフトウェア分割見積もり作業の段階で、十分
な分割候補数を試すことができないという問題があっ
た。また、上位のシステムレベルでの仕様変更があった
場合にも、迅速に対応できないという問題があった。こ
のため、ＩＣの開発期間の長期化を招く恐れがあった。
【００１０】本発明は、上記の問題を解決するためにな
されたもので、マスターとなるＣＰＵと、スレーブとな
るハードウェア回路と、マスター・スレーブ間のインタ
ーフェース回路とを含むＩＣやボードレベルのシステム
の開発において、ＲＴレベルでインターフェース回路を
記述することなく、インターフェース回路を含む動作合
成結果を得ることができるシステム合成装置、システム
合成方法およびシステム合成プログラムを記録した記録
媒体を提供するものである。
されたもので、マスターとなるＣＰＵと、スレーブとな
るハードウェア回路と、マスター・スレーブ間のインタ
ーフェース回路とを含むＩＣやボードレベルのシステム
の開発において、ＲＴレベルでインターフェース回路を
記述することなく、インターフェース回路を含む動作合
成結果を得ることができるシステム合成装置、システム
合成方法およびシステム合成プログラムを記録した記録
媒体を提供するものである。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１の回路に接続されて第２の回路とは
異なるクロックで動作するバスを介して、前記第１の回
路から書き込みされる記憶素子を設け、特定のクロック
ステージに依らずにいつ起こるか分からない前記第１の
回路からの書き込みを待つインターフェース回路の動作
記述である永久接続文と、他のクロックの進行に従って
順序動作し、前記記憶素子へのアクセスを前記他のクロ
ックの特定のクロックステージにおいてのみ行う前記第
２の回路の動作記述である順序動作文とを含むシステム
記述を解釈して前記インターフェース回路と前記第１の
回路と前記第２の回路とを含むシステムを合成してハー
ドウェア記述言語の形式で出力するシステム合成装置で
あって、前記永久接続文と前記順序動作文とを分別する
分別手段と、システム記述中の各変数が前記インターフ
ェース回路内の記憶素子を示すインターフェース変数で
あるか否かを判別する判別手段と、前記分別手段によっ
て分別された前記永久接続文から前記インターフェース
回路を合成するインターフェース回路合成手段と、前記
分別手段によって分別された前記順序動作文から順序動
作回路を合成する順序動作回路合成手段と、各々合成さ
れた前記インターフェース回路と前記順序動作回路と
を、前記インターフェース変数で示される記憶素子を介
して合併したシステムを生成する合併手段と、前記合併
手段によって生成されたシステムをハードウェア記述言
語の形式で出力する合併結果出力手段とを有し、前記合
併手段は、前記永久接続文または前記順序動作文のいず
れかにおける前記記憶素子への代入条件の有無を調査
し、該当する代入条件に対応する書き込み回路を生成
し、前記システムを合併するものであることを特徴とす
るシステム合成装置を提供する。
に、本発明は、第１の回路に接続されて第２の回路とは
異なるクロックで動作するバスを介して、前記第１の回
路から書き込みされる記憶素子を設け、特定のクロック
ステージに依らずにいつ起こるか分からない前記第１の
回路からの書き込みを待つインターフェース回路の動作
記述である永久接続文と、他のクロックの進行に従って
順序動作し、前記記憶素子へのアクセスを前記他のクロ
ックの特定のクロックステージにおいてのみ行う前記第
２の回路の動作記述である順序動作文とを含むシステム
記述を解釈して前記インターフェース回路と前記第１の
回路と前記第２の回路とを含むシステムを合成してハー
ドウェア記述言語の形式で出力するシステム合成装置で
あって、前記永久接続文と前記順序動作文とを分別する
分別手段と、システム記述中の各変数が前記インターフ
ェース回路内の記憶素子を示すインターフェース変数で
あるか否かを判別する判別手段と、前記分別手段によっ
て分別された前記永久接続文から前記インターフェース
回路を合成するインターフェース回路合成手段と、前記
分別手段によって分別された前記順序動作文から順序動
作回路を合成する順序動作回路合成手段と、各々合成さ
れた前記インターフェース回路と前記順序動作回路と
を、前記インターフェース変数で示される記憶素子を介
して合併したシステムを生成する合併手段と、前記合併
手段によって生成されたシステムをハードウェア記述言
語の形式で出力する合併結果出力手段とを有し、前記合
併手段は、前記永久接続文または前記順序動作文のいず
れかにおける前記記憶素子への代入条件の有無を調査
し、該当する代入条件に対応する書き込み回路を生成
し、前記システムを合併するものであることを特徴とす
るシステム合成装置を提供する。
【００１２】また、本発明は、前記分別手段が、前記永
久接続文と前記順序動作文とを、動作記述文中に特定の
記号が存在するか否かに基づいて分別するシステム合成
装置を提供する。また、本発明は、前記永久接続文と前
記順序動作文とに共通の変数を、前記インターフェース
回路内の前記記憶素子を示すインターフェース変数であ
ると判別する判別手段を設けたシステム合成装置を提供
する。また、本発明は、前記順序動作回路合成手段が、
前記判別手段によってインターフェース変数と判別され
た変数に、１個の前記記憶素子を占有させることを特徴
とするシステム合成装置を提供する。
久接続文と前記順序動作文とを、動作記述文中に特定の
記号が存在するか否かに基づいて分別するシステム合成
装置を提供する。また、本発明は、前記永久接続文と前
記順序動作文とに共通の変数を、前記インターフェース
回路内の前記記憶素子を示すインターフェース変数であ
ると判別する判別手段を設けたシステム合成装置を提供
する。また、本発明は、前記順序動作回路合成手段が、
前記判別手段によってインターフェース変数と判別され
た変数に、１個の前記記憶素子を占有させることを特徴
とするシステム合成装置を提供する。
【００１３】また、本発明は、前記第１の回路および前
記第２の回路が、前記記憶素子への書き込みを同時に行
った場合の優先順位情報が記憶されたインターフェース
制約優先順位情報記憶手段を有し、前記合併手段は、前
記記憶素子への書き込みが前記優先順位情報に従うよう
前記インターフェース回路と前記順序動作回路との合併
を行うことを特徴とするシステム合成装置を提供する。
記第２の回路が、前記記憶素子への書き込みを同時に行
った場合の優先順位情報が記憶されたインターフェース
制約優先順位情報記憶手段を有し、前記合併手段は、前
記記憶素子への書き込みが前記優先順位情報に従うよう
前記インターフェース回路と前記順序動作回路との合併
を行うことを特徴とするシステム合成装置を提供する。
【００１４】また、本発明は、前記システム合成装置
は、前記第１の回路と前記第２の回路の動作クロックに
関する情報に基づいて、前記記憶素子に供給するクロッ
クを特定することを特徴とするシステム合成装置を提供
する。また、本発明は、前記永久接続文によって、前記
システムに内蔵されたＣＰＵの前記バスと、前記インタ
ーフェース回路とのアクセスを記述することを特徴とす
るシステム合成装置を提供する。
は、前記第１の回路と前記第２の回路の動作クロックに
関する情報に基づいて、前記記憶素子に供給するクロッ
クを特定することを特徴とするシステム合成装置を提供
する。また、本発明は、前記永久接続文によって、前記
システムに内蔵されたＣＰＵの前記バスと、前記インタ
ーフェース回路とのアクセスを記述することを特徴とす
るシステム合成装置を提供する。
【００１５】
【００１６】また、本発明は、第１の回路に接続されて
第２の回路とは異なるクロックで動作するバスを介し
て、前記第１の回路から書き込みされる記憶素子を設
け、インターフェース回路の動作記述である永久接続文
と、他のクロックの進行に従って順序動作し、前記記憶
素子へのアクセスを前記他のクロックの特定のクロック
ステージにおいてのみ行う前記第２の回路の動作記述で
ある順序動作文とを含むシステム記述を、該システム記
述が予め記憶された記憶手段から読み出して解釈し、前
記インターフェース回路と前記第１の回路と前記第２の
回路とを含むシステムを合成してハードウェア記述言語
の形式で出力するプログラムを記述したコンピュータ読
み取り可能な記憶媒体において、前記永久接続文と前記
順序動作文とを分別し、システム記述中の各変数が、前
記インターフェース回路内の記憶素子を示すインターフ
ェース変数であるか否かを判別し、分別された前記記憶
手段から読み出した前記永久接続文から前記インターフ
ェース回路を合成する第１の手順と、前記記憶手段から
読み出した前記順序動作文から順序動作回路を合成する
第２の手順と、前記記憶手段から読み出した前記永久接
続文または前記順序動作文のいずれかにおける前記記憶
素子への代入条件の有無を調査し、該当する代入条件に
対応する書き込み回路を生成する第３の手順と、前記記
憶素子の動作クロックを前記記憶素子へ接続する第４の
手順と、合成された前記インターフェース回路と前記順
序動作回路とを合併したシステムを生成する第５の手順
と、生成された前記システムをハードウェア記述言語の
形式で出力する第６の手順とをコンピュータに実行させ
るためのプログラムを記憶したコンピュータ読み取り可
能な記憶媒体を提供する。
第２の回路とは異なるクロックで動作するバスを介し
て、前記第１の回路から書き込みされる記憶素子を設
け、インターフェース回路の動作記述である永久接続文
と、他のクロックの進行に従って順序動作し、前記記憶
素子へのアクセスを前記他のクロックの特定のクロック
ステージにおいてのみ行う前記第２の回路の動作記述で
ある順序動作文とを含むシステム記述を、該システム記
述が予め記憶された記憶手段から読み出して解釈し、前
記インターフェース回路と前記第１の回路と前記第２の
回路とを含むシステムを合成してハードウェア記述言語
の形式で出力するプログラムを記述したコンピュータ読
み取り可能な記憶媒体において、前記永久接続文と前記
順序動作文とを分別し、システム記述中の各変数が、前
記インターフェース回路内の記憶素子を示すインターフ
ェース変数であるか否かを判別し、分別された前記記憶
手段から読み出した前記永久接続文から前記インターフ
ェース回路を合成する第１の手順と、前記記憶手段から
読み出した前記順序動作文から順序動作回路を合成する
第２の手順と、前記記憶手段から読み出した前記永久接
続文または前記順序動作文のいずれかにおける前記記憶
素子への代入条件の有無を調査し、該当する代入条件に
対応する書き込み回路を生成する第３の手順と、前記記
憶素子の動作クロックを前記記憶素子へ接続する第４の
手順と、合成された前記インターフェース回路と前記順
序動作回路とを合併したシステムを生成する第５の手順
と、生成された前記システムをハードウェア記述言語の
形式で出力する第６の手順とをコンピュータに実行させ
るためのプログラムを記憶したコンピュータ読み取り可
能な記憶媒体を提供する。
【００１７】
【発明の実施の形態】本発明のシステム合成装置によっ
て合成することができる、マスターとなるＣＰＵと、ス
レーブとなるハードウェア回路と、マスター・スレーブ
間のインターフェース回路とを含むシステムの一例の全
体構成を図１に示す。このシステムでは、マスターとな
るＣＰＵ１が、バス２を介してスレーブとなる回路と接
続されている。スレーブとなるハードウェア回路３〜６
は、バス２と、インターフェース回路７〜１０を介して
接続されている。
て合成することができる、マスターとなるＣＰＵと、ス
レーブとなるハードウェア回路と、マスター・スレーブ
間のインターフェース回路とを含むシステムの一例の全
体構成を図１に示す。このシステムでは、マスターとな
るＣＰＵ１が、バス２を介してスレーブとなる回路と接
続されている。スレーブとなるハードウェア回路３〜６
は、バス２と、インターフェース回路７〜１０を介して
接続されている。
【００１８】インターフェース回路７〜１０には、記憶
素子すなわちレジスタまたは小規模なローカルメモリが
設けられている。このレジスタまたは小規模なローカル
メモリは、スレーブとなるハードウェア回路側から見る
と、ローカルなレジスタや小規模なローカルメモリとし
て見え、マスターとなるＣＰＵ側から見ると、グローバ
ルなアドレス空間の中の特定のアドレスに割当てられた
メモリとして見える。
素子すなわちレジスタまたは小規模なローカルメモリが
設けられている。このレジスタまたは小規模なローカル
メモリは、スレーブとなるハードウェア回路側から見る
と、ローカルなレジスタや小規模なローカルメモリとし
て見え、マスターとなるＣＰＵ側から見ると、グローバ
ルなアドレス空間の中の特定のアドレスに割当てられた
メモリとして見える。
【００１９】インターフェース回路７〜１０は、ＣＰＵ
１からの書き込みを所定のタイミングで確認する。これ
は、マスターとなるＣＰＵ１に接続されたバス２が、一
般に、スレーブとなるハードウエア回路とは異なるクロ
ックで動作するからである。
１からの書き込みを所定のタイミングで確認する。これ
は、マスターとなるＣＰＵ１に接続されたバス２が、一
般に、スレーブとなるハードウエア回路とは異なるクロ
ックで動作するからである。
【００２０】まず、本発明のシステム合成装置に入力さ
れる、システムの動作が記述されたデータ（以下、シス
テム記述と呼ぶ）の構成を図７および図８を参照して説
明する。システム記述は、図７に示すクロック宣言と、
図８に示す永久接続文と順序動作文とで構成されてい
る。なお、クロック宣言は、図８に示すシステム記述内
に含まれるものであってもよく、また、システム合成装
置が別途記憶するものであってもよい。
れる、システムの動作が記述されたデータ（以下、シス
テム記述と呼ぶ）の構成を図７および図８を参照して説
明する。システム記述は、図７に示すクロック宣言と、
図８に示す永久接続文と順序動作文とで構成されてい
る。なお、クロック宣言は、図８に示すシステム記述内
に含まれるものであってもよく、また、システム合成装
置が別途記憶するものであってもよい。
【００２１】図７に示すクロック宣言では、システム内
で用いられるクロックの周波数が宣言される。
で用いられるクロックの周波数が宣言される。
【００２２】図８に示す順序動作文は、クロックの進行
に従って順序動作する回路、すなわちＦＳＭ（Finite S
tate Machine；状態遷移マシン）として動作する回路の
動作を記述したものである。例えば、順序動作文では、
状態遷移を示すことから、レジスタへのアクセスは、あ
る特定のクロックにおいてのみ行われ、それ以外のクロ
ックでは他の動作が行われる。すなわち、順序動作文に
おける記述では、書き込みがレジスタ等の記憶素子に対
して起こるのは、限られたクロックステージにおいての
みとなる。
に従って順序動作する回路、すなわちＦＳＭ（Finite S
tate Machine；状態遷移マシン）として動作する回路の
動作を記述したものである。例えば、順序動作文では、
状態遷移を示すことから、レジスタへのアクセスは、あ
る特定のクロックにおいてのみ行われ、それ以外のクロ
ックでは他の動作が行われる。すなわち、順序動作文に
おける記述では、書き込みがレジスタ等の記憶素子に対
して起こるのは、限られたクロックステージにおいての
みとなる。
【００２３】また、図８に示す永久接続文は、ＣＰＵか
らの書き込みを常に待っているインターフェース回路の
動作を記述したものである。このインターフェース回路
への書き込み動作は、いつ起こるかわからないので、こ
のような動作は、順序動作文のように特定のクロックス
テージに当てはめることはできない。
らの書き込みを常に待っているインターフェース回路の
動作を記述したものである。このインターフェース回路
への書き込み動作は、いつ起こるかわからないので、こ
のような動作は、順序動作文のように特定のクロックス
テージに当てはめることはできない。
【００２４】本発明によるシステム合成装置は、上記の
システム記述内の順序動作文からＦＳＭを合成し、永久
接続文からＦＳＭの管轄外であるインターフェース回路
を合成する。このインターフェース回路は、いつＣＰＵ
から書き込みがあっても、この書き込みを取り込むこと
ができるように構成される。
システム記述内の順序動作文からＦＳＭを合成し、永久
接続文からＦＳＭの管轄外であるインターフェース回路
を合成する。このインターフェース回路は、いつＣＰＵ
から書き込みがあっても、この書き込みを取り込むこと
ができるように構成される。
【００２５】次に、本発明によるシステム合成装置の構
成を図２を参照して説明する。システム合成装置は、処
理部１１、演算器ライブラリ１２、制約ファイル１３、
インターフェース制約優先順位情報記憶部１４を備え
る。
成を図２を参照して説明する。システム合成装置は、処
理部１１、演算器ライブラリ１２、制約ファイル１３、
インターフェース制約優先順位情報記憶部１４を備え
る。
【００２６】処理部１１には、システム記述が入力さ
れ、この処理部１１からは、入力されたシステム記述に
基づいたＲＴレベルの回路記述が出力される。また、処
理部１１は、演算器ライブラリ１２、制約ファイル１
３、インターフェース制約優先順位情報記憶部１４と接
続されていて、これらの演算器ライブラリ１２、制約フ
ァイル１３、インターフェース制約優先順位情報記憶部
１４からの情報を入力する。
れ、この処理部１１からは、入力されたシステム記述に
基づいたＲＴレベルの回路記述が出力される。また、処
理部１１は、演算器ライブラリ１２、制約ファイル１
３、インターフェース制約優先順位情報記憶部１４と接
続されていて、これらの演算器ライブラリ１２、制約フ
ァイル１３、インターフェース制約優先順位情報記憶部
１４からの情報を入力する。
【００２７】演算器ライブラリ１２には、システム合成
装置で合成する回路に使用できる演算器の種類に関する
情報が記憶されている。例えば、何ビット幅の加算器が
使えるのか、また、演算器の面積や遅延がどれだけか、
といった情報が記憶されている。
装置で合成する回路に使用できる演算器の種類に関する
情報が記憶されている。例えば、何ビット幅の加算器が
使えるのか、また、演算器の面積や遅延がどれだけか、
といった情報が記憶されている。
【００２８】制約ファイル１３には、上記の種類の演算
器が何個使えるかが記憶されている。ここに記憶された
演算器の数が多ければ、スケジューリング時に使える演
算器の数が多くなる。
器が何個使えるかが記憶されている。ここに記憶された
演算器の数が多ければ、スケジューリング時に使える演
算器の数が多くなる。
【００２９】インターフェース制約優先順位情報記憶部
１４には、合成される回路中のインターフェース回路へ
のアクセスの優先順位が記憶されている。例えば、合成
される回路中のＣＰＵバスからのアクセスと、スレーブ
側のハードウェア回路からのアクセスとが、インターフ
ェース回路に同時に成された場合、すなわちアクセスが
衝突した場合に、どちらを優先するか、といった情報が
記憶されている。
１４には、合成される回路中のインターフェース回路へ
のアクセスの優先順位が記憶されている。例えば、合成
される回路中のＣＰＵバスからのアクセスと、スレーブ
側のハードウェア回路からのアクセスとが、インターフ
ェース回路に同時に成された場合、すなわちアクセスが
衝突した場合に、どちらを優先するか、といった情報が
記憶されている。
【００３０】なお、演算器ライブラリ１２、制約ファイ
ル１３、インターフェース制約優先順位情報記憶部１４
は、ハードディスク装置や光磁気ディスク装置、フラッ
シュメモリ等の不揮発性のメモリや、ＣＲ−ＲＯＭ等の
読み出しのみが可能な記録媒体、ＲＡＭ（Random Acces
s Memory）のような揮発性のメモリ、あるいはこれらの
組み合わせにより構成されるもとのする。
ル１３、インターフェース制約優先順位情報記憶部１４
は、ハードディスク装置や光磁気ディスク装置、フラッ
シュメモリ等の不揮発性のメモリや、ＣＲ−ＲＯＭ等の
読み出しのみが可能な記録媒体、ＲＡＭ（Random Acces
s Memory）のような揮発性のメモリ、あるいはこれらの
組み合わせにより構成されるもとのする。
【００３１】処理部１１は、入力部１５、記憶部１６、
分別部３０、判別部３１、順序動作回路合成部１７、イ
ンターフェース回路合成部１８、合併部１９、合併結果
出力部２０を内蔵している。
分別部３０、判別部３１、順序動作回路合成部１７、イ
ンターフェース回路合成部１８、合併部１９、合併結果
出力部２０を内蔵している。
【００３２】入力部１５は、前記システム記述や、演算
器ライブラリ１２、制約ファイル１３、インタフェース
制約優先順位情報記憶部１４から出力された情報を入力
する。記憶部１６は、入力部１５に入力されたシステム
記述や上記各種の情報、および処理部１１内での処理結
果等を記憶する。
器ライブラリ１２、制約ファイル１３、インタフェース
制約優先順位情報記憶部１４から出力された情報を入力
する。記憶部１６は、入力部１５に入力されたシステム
記述や上記各種の情報、および処理部１１内での処理結
果等を記憶する。
【００３３】分別部３０は、前記システム記述内の各文
を、永久接続文と順序動作文とに分別する。判別部３１
は、前記システム記述中の各変数が、インターフェース
回路内の記憶素子を示すインターフェース変数であるか
否かを判別する。
を、永久接続文と順序動作文とに分別する。判別部３１
は、前記システム記述中の各変数が、インターフェース
回路内の記憶素子を示すインターフェース変数であるか
否かを判別する。
【００３４】順序動作回路合成部１７は、前記分別部３
０で分別された順序動作文から順序動作回路を合成す
る。インターフェース回路合成部１８は、前記分別部３
０で分別された永久接続文からインターフェース回路を
合成する。
０で分別された順序動作文から順序動作回路を合成す
る。インターフェース回路合成部１８は、前記分別部３
０で分別された永久接続文からインターフェース回路を
合成する。
【００３５】合併部１９は、前記順序動作回路合成部１
７で合成された順序動作回路と、前記インターフェース
回路合成部１８で合成されたインターフェース回路とを
合併する。合併結果出力部２０は、前記合併部１９での
合併結果を出力する。出力内容は、スレーブとなるハー
ドウェア回路と、マスターとなる、ソフトウェアを内蔵
するＣＰＵと、これらのマスター・スレーブ間のインタ
ーフェース回路を含んだＲＴレベルの回路記述となる。
７で合成された順序動作回路と、前記インターフェース
回路合成部１８で合成されたインターフェース回路とを
合併する。合併結果出力部２０は、前記合併部１９での
合併結果を出力する。出力内容は、スレーブとなるハー
ドウェア回路と、マスターとなる、ソフトウェアを内蔵
するＣＰＵと、これらのマスター・スレーブ間のインタ
ーフェース回路を含んだＲＴレベルの回路記述となる。
【００３６】なお、処理部１１は、専用のハードウェア
により実現されるものであってもよく、または、メモリ
およびＣＰＵ（中央演算装置）により構成され、処理部
１１の機能を実現するためのプログラムをメモリにロー
ドして実行することによりその機能を実現させるもので
あってもよい。このとき、処理部１１に内蔵された分別
部３０、判別部３１、順序動作回路合成部１７、インタ
ーフェース回路合成部１８、合併部１９は、前記プログ
ラムによって実現される。
により実現されるものであってもよく、または、メモリ
およびＣＰＵ（中央演算装置）により構成され、処理部
１１の機能を実現するためのプログラムをメモリにロー
ドして実行することによりその機能を実現させるもので
あってもよい。このとき、処理部１１に内蔵された分別
部３０、判別部３１、順序動作回路合成部１７、インタ
ーフェース回路合成部１８、合併部１９は、前記プログ
ラムによって実現される。
【００３７】また、この処理部１１には、周辺機器とし
て入力装置、表示装置が接続される（いずれも図示せ
ず）。ここで、入力装置とは、キーボード、マウス等の
入力デバイスのことをいう。表示装置とは、ＣＲＴ（Ca
thode Ray Tube）や液晶表示装置等のことをいう。
て入力装置、表示装置が接続される（いずれも図示せ
ず）。ここで、入力装置とは、キーボード、マウス等の
入力デバイスのことをいう。表示装置とは、ＣＲＴ（Ca
thode Ray Tube）や液晶表示装置等のことをいう。
【００３８】次に、図３を参照し、上記処理部１１の動
作の概要を説明する。まず、ユーザが、クロック宣言
と、順序動作文と、永久接続文とを含むシステム記述を
エディタ等を用いて手作業で作成し、処理部１１に入力
する。すると、図中のステップ１で、処理部１１に内蔵
された入力部１５が、入力されたシステム記述を読み込
み、記憶部１６に保持する。
作の概要を説明する。まず、ユーザが、クロック宣言
と、順序動作文と、永久接続文とを含むシステム記述を
エディタ等を用いて手作業で作成し、処理部１１に入力
する。すると、図中のステップ１で、処理部１１に内蔵
された入力部１５が、入力されたシステム記述を読み込
み、記憶部１６に保持する。
【００３９】ステップ２で、入力部１５が、演算器ライ
ブラリ１２からの情報を読み込んで、記憶部１６に保持
する。ステップ３で、入力部１５が、制約ファイル１３
からの情報を読み込んで、記憶部１６に保持する。
ブラリ１２からの情報を読み込んで、記憶部１６に保持
する。ステップ３で、入力部１５が、制約ファイル１３
からの情報を読み込んで、記憶部１６に保持する。
【００４０】ステップ４で、まず、分別部３０が、記憶
部１６に保持されたシステム記述中の各文を、順序動作
文と永久接続文とに分別し、分別結果を再度記憶部１６
に保持する。次に、判別部３１が、記憶部１６に保持さ
れた順序動作文と永久接続文中の各変数が、インターフ
ェース回路内の記憶素子を示すインターフェース変数で
あるか否かを判別し、判別結果を再度記憶部１６に保持
する。
部１６に保持されたシステム記述中の各文を、順序動作
文と永久接続文とに分別し、分別結果を再度記憶部１６
に保持する。次に、判別部３１が、記憶部１６に保持さ
れた順序動作文と永久接続文中の各変数が、インターフ
ェース回路内の記憶素子を示すインターフェース変数で
あるか否かを判別し、判別結果を再度記憶部１６に保持
する。
【００４１】次に、順序動作回路合成部１７が、記憶部
１６に保持された順序動作文から順序動作回路を合成す
る。ここで、順序動作回路とは、スレーブとなるハード
ウェア回路のことである。なお、この合成時に、順序動
作回路合成部１７は、記憶部１６に保持された、演算器
ライブラリ１２からの情報と、制約ファイル１３からの
情報とによる制約を参照する。
１６に保持された順序動作文から順序動作回路を合成す
る。ここで、順序動作回路とは、スレーブとなるハード
ウェア回路のことである。なお、この合成時に、順序動
作回路合成部１７は、記憶部１６に保持された、演算器
ライブラリ１２からの情報と、制約ファイル１３からの
情報とによる制約を参照する。
【００４２】ステップ５で、入力部１５が、インターフ
ェース制約優先順位情報記憶手段１４からインターフェ
ース制約優先順位情報を読み込み、記憶部１６に保持す
る。
ェース制約優先順位情報記憶手段１４からインターフェ
ース制約優先順位情報を読み込み、記憶部１６に保持す
る。
【００４３】ステップ６で、永久接続回路合成部１８
が、記憶部１６に保持された永久接続文から、アドレス
デコーダ等を含んだインターフェース回路を合成する。
次に、合併部１９が、合成されたインターフェース回路
と、上記順序動作回路とを合併（マージ）し、合併結果
を記憶部１６に保持する。
が、記憶部１６に保持された永久接続文から、アドレス
デコーダ等を含んだインターフェース回路を合成する。
次に、合併部１９が、合成されたインターフェース回路
と、上記順序動作回路とを合併（マージ）し、合併結果
を記憶部１６に保持する。
【００４４】例えば、インターフェース回路に記憶素子
が必要な場合には、この記憶素子への書き込みデータ線
をマージするため、マルチプレクサ（ＭＵＸ）で書き込
みデータ線に優先順位をつけ、異なったクロック種類が
存在する場合にクロック線をマージするため、クロック
切換回路を追加する場合もある。ただし、永久接続文側
と、順序動作文側との、どちらか一方からしか前記記憶
素子への書き込み動作がない場合には、書き込み動作を
マージする必要はない。
が必要な場合には、この記憶素子への書き込みデータ線
をマージするため、マルチプレクサ（ＭＵＸ）で書き込
みデータ線に優先順位をつけ、異なったクロック種類が
存在する場合にクロック線をマージするため、クロック
切換回路を追加する場合もある。ただし、永久接続文側
と、順序動作文側との、どちらか一方からしか前記記憶
素子への書き込み動作がない場合には、書き込み動作を
マージする必要はない。
【００４５】ステップ７で、合併結果出力部２０が、上
記合併結果、すなわちスレーブとなるハードウェア回路
と、マスターとなる、ソフトウェアを内蔵するＣＰＵ
と、これらのマスター・スレーブ間のインターフェース
回路とを含んだ、ＲＴレベルの回路記述を、ＶＨＤＬや
ｖｅｒｉｌｏｇＨＤＬなどのＨＤＬの形で出力する。
記合併結果、すなわちスレーブとなるハードウェア回路
と、マスターとなる、ソフトウェアを内蔵するＣＰＵ
と、これらのマスター・スレーブ間のインターフェース
回路とを含んだ、ＲＴレベルの回路記述を、ＶＨＤＬや
ｖｅｒｉｌｏｇＨＤＬなどのＨＤＬの形で出力する。
【００４６】次に、図４および図５のフローチャートを
参照し、上記ステップ４および６における合成・合併の
詳細な動作を説明する。図４と図５は連続したフローチ
ャートであり、図４のは、図５のに続いている。な
お、以下の文中におけるＳ１等の符号は、これらのフロ
ーチャート中のステップを表している。
参照し、上記ステップ４および６における合成・合併の
詳細な動作を説明する。図４と図５は連続したフローチ
ャートであり、図４のは、図５のに続いている。な
お、以下の文中におけるＳ１等の符号は、これらのフロ
ーチャート中のステップを表している。
【００４７】まず、分別部３０が、記憶部１６から、ク
ロック宣言と、永久接続文と、順序動作文とを含むシス
テム記述中の１文を取り出す（Ｓ１）。
ロック宣言と、永久接続文と、順序動作文とを含むシス
テム記述中の１文を取り出す（Ｓ１）。
【００４８】次に、分別部３０は、取り出されたシステ
ム記述中の１文を、永久接続文あるいは順序動作文に分
別する（Ｓ２）。この分別は、文中に、永久接続文であ
ることを示す代入記号::=があるか否かによって行う。
分別部３０は、代入記号::=がある文を永久接続文であ
ると判断し、代入記号::=が無い文を順序動作文と判断
する。なお、この代入記号::=は、インターフェース回
路に内蔵されるレジスタやメモリ等の記憶素子への、マ
スターとなるＣＰＵのバスからのデータの代入や、記憶
素子からＣＰＵバスへの読み出しを意味している。
ム記述中の１文を、永久接続文あるいは順序動作文に分
別する（Ｓ２）。この分別は、文中に、永久接続文であ
ることを示す代入記号::=があるか否かによって行う。
分別部３０は、代入記号::=がある文を永久接続文であ
ると判断し、代入記号::=が無い文を順序動作文と判断
する。なお、この代入記号::=は、インターフェース回
路に内蔵されるレジスタやメモリ等の記憶素子への、マ
スターとなるＣＰＵのバスからのデータの代入や、記憶
素子からＣＰＵバスへの読み出しを意味している。
【００４９】記憶部１６は、分別された永久接続文を、
永久接続内部データとして自身の中に記憶し（Ｓ３
ａ）、分別された順序動作文を、順序動作内部データと
して自身の中に記憶する（Ｓ３ｂ）。ただし、記憶部１
６は、レジスタやメモリの宣言は、永久接続内部データ
と順序動作内部データとの両方に重複して記憶する。
永久接続内部データとして自身の中に記憶し（Ｓ３
ａ）、分別された順序動作文を、順序動作内部データと
して自身の中に記憶する（Ｓ３ｂ）。ただし、記憶部１
６は、レジスタやメモリの宣言は、永久接続内部データ
と順序動作内部データとの両方に重複して記憶する。
【００５０】次に、分別部３０は、システム記述中の全
文の分別が終了したか否かを調べる（Ｓ４）。終了して
いなければ、Ｓ２の分別のステップに戻り、分別部３０
は、次の文の分別を実行する。終了していれば、次のス
テップＳ５へ進む。すなわち、分別部３０および記憶部
１６は、Ｓ２、Ｓ３ａ、Ｓ３ｂの一連のステップを、シ
ステム記述中の全ての文について実行し、全ての文の分
別が終了したら、次のステップＳ５へ進む。
文の分別が終了したか否かを調べる（Ｓ４）。終了して
いなければ、Ｓ２の分別のステップに戻り、分別部３０
は、次の文の分別を実行する。終了していれば、次のス
テップＳ５へ進む。すなわち、分別部３０および記憶部
１６は、Ｓ２、Ｓ３ａ、Ｓ３ｂの一連のステップを、シ
ステム記述中の全ての文について実行し、全ての文の分
別が終了したら、次のステップＳ５へ進む。
【００５１】Ｓ５で、判別部３１は、システム記述中の
各文の、代入の左辺がインターフェース変数であるか否
かを判別する。判別部３１は、同じ変数が永久接続文と
順序動作文との両方にあれば、インターフェース変数と
判別する。
各文の、代入の左辺がインターフェース変数であるか否
かを判別する。判別部３１は、同じ変数が永久接続文と
順序動作文との両方にあれば、インターフェース変数と
判別する。
【００５２】次に、永久接続回路合成部１８が、インタ
ーフェース回路を合成する（Ｓ６ａ）。また、順序動作
回路合成部１７が、順序動作回路（スレーブ側の回路）
を合成する（Ｓ６ｂ）。このとき、Ｓ５でインターフェ
ース変数と判別された変数は、他の変数とシェアリング
せずに、１個のインターフェース変数に１個の記憶素子
（レジスタやメモリ等）を占有させる。
ーフェース回路を合成する（Ｓ６ａ）。また、順序動作
回路合成部１７が、順序動作回路（スレーブ側の回路）
を合成する（Ｓ６ｂ）。このとき、Ｓ５でインターフェ
ース変数と判別された変数は、他の変数とシェアリング
せずに、１個のインターフェース変数に１個の記憶素子
（レジスタやメモリ等）を占有させる。
【００５３】一般に、順序動作回路合成部１７における
合成では、変数のライフサイクルを考慮し、例えば、あ
るレジスタを始めはａという変数の保存場所として使用
していても、この変数が使われなくなれば、途中からｂ
という変数の保存場所として使用することがある。イン
ターフェース関数の場合には、このような使い回しをせ
ず、１個のインターフェース変数で１個のレジスタを占
有するような回路を合成する。
合成では、変数のライフサイクルを考慮し、例えば、あ
るレジスタを始めはａという変数の保存場所として使用
していても、この変数が使われなくなれば、途中からｂ
という変数の保存場所として使用することがある。イン
ターフェース関数の場合には、このような使い回しをせ
ず、１個のインターフェース変数で１個のレジスタを占
有するような回路を合成する。
【００５４】図５の説明に移り、合併部１９は、マージ
処理を開始する（Ｓ７）。次に、合併部１９は、記憶素
子（レジスタやメモリ等）の、永久接続文および順次動
作文における代入条件を調査する（Ｓ８）。代入条件の
調査とは、永久接続文と順次動作文とに共通の部分であ
るインターフェース回路をいつ使うのかをチェックする
ことである。
処理を開始する（Ｓ７）。次に、合併部１９は、記憶素
子（レジスタやメモリ等）の、永久接続文および順次動
作文における代入条件を調査する（Ｓ８）。代入条件の
調査とは、永久接続文と順次動作文とに共通の部分であ
るインターフェース回路をいつ使うのかをチェックする
ことである。
【００５５】調査の結果、合併部１９は、以下のような
動作を行う（Ｓ９）。すなわち、永久接続文および順次
動作文のどちらからも代入のない条件では、合併部１９
は、インターフェース回路内に、記憶素子の値を保持す
るためのフィードバックループを生成する。永久接続文
でのみ代入のある条件では、合併部１９は、インターフ
ェース回路内に、永久接続文からの値のみを書き込む回
路を生成する。順序動作文でのみ代入のある条件では、
合併部１９は、インターフェース回路内に、順序動作文
からの値のみを書き込む回路を生成する。永久接続文お
よび順次動作文の両方で重複代入のある条件では、合併
部１９は、前記インターフェース制約優先順位情報の指
定に従い、インターフェース回路内に、優先順位をつけ
て記憶素子へ書き込む回路を生成する。
動作を行う（Ｓ９）。すなわち、永久接続文および順次
動作文のどちらからも代入のない条件では、合併部１９
は、インターフェース回路内に、記憶素子の値を保持す
るためのフィードバックループを生成する。永久接続文
でのみ代入のある条件では、合併部１９は、インターフ
ェース回路内に、永久接続文からの値のみを書き込む回
路を生成する。順序動作文でのみ代入のある条件では、
合併部１９は、インターフェース回路内に、順序動作文
からの値のみを書き込む回路を生成する。永久接続文お
よび順次動作文の両方で重複代入のある条件では、合併
部１９は、前記インターフェース制約優先順位情報の指
定に従い、インターフェース回路内に、優先順位をつけ
て記憶素子へ書き込む回路を生成する。
【００５６】次に、合併部１９は、記憶部１６に保持さ
れたシステム記述の先頭に記載されたクロック宣言を読
み込む（Ｓ１０）。このクロック宣言は、合成される回
路内で使用されるクロックの周波数を宣言したものであ
る。合併部１９は、読み込まれたクロック宣言に従い、
以下のような動作を行う（Ｓ１１）。ＣＰＵバスクロッ
クとスレーブクロックの周波数の大小関係が一定でなけ
れば、クロック切換回路を生成し、このクロック切換回
路をインターフェース回路内の記憶素子（レジスタやメ
モリ等）に接続する。また、このクロック切換回路に、
切り換えを制御するための制御線を接続する。ＣＰＵバ
スクロックの周波数が、スレーブクロックの周波数より
大きければ、ＣＰＵバスクロックをインターフェース回
路内の記憶素子（レジスタ等）に接続する。ＣＰＵバス
クロックの周波数が、スレーブクロックの周波数より小
さければ、スレーブクロックをインターフェース回路内
の記憶素子（レジスタ等）に接続する。最後に、合併結
果出力部２０は、マージ処理による合併結果をＲＴレベ
ルのＨＤＬの形で出力する（Ｓ１２）。
れたシステム記述の先頭に記載されたクロック宣言を読
み込む（Ｓ１０）。このクロック宣言は、合成される回
路内で使用されるクロックの周波数を宣言したものであ
る。合併部１９は、読み込まれたクロック宣言に従い、
以下のような動作を行う（Ｓ１１）。ＣＰＵバスクロッ
クとスレーブクロックの周波数の大小関係が一定でなけ
れば、クロック切換回路を生成し、このクロック切換回
路をインターフェース回路内の記憶素子（レジスタやメ
モリ等）に接続する。また、このクロック切換回路に、
切り換えを制御するための制御線を接続する。ＣＰＵバ
スクロックの周波数が、スレーブクロックの周波数より
大きければ、ＣＰＵバスクロックをインターフェース回
路内の記憶素子（レジスタ等）に接続する。ＣＰＵバス
クロックの周波数が、スレーブクロックの周波数より小
さければ、スレーブクロックをインターフェース回路内
の記憶素子（レジスタ等）に接続する。最後に、合併結
果出力部２０は、マージ処理による合併結果をＲＴレベ
ルのＨＤＬの形で出力する（Ｓ１２）。
【００５７】ここで、図６を参照し、上記Ｓ９におけ
る、優先順位をつけて書き込む回路の一例を説明する。
図６（ａ）は、「永久接続でのみ代入のある条件」およ
び「どちらからも代入のない条件」で合成される回路の
例で、condition Aのみの条件で、data Aがレジスタ２
１に書き込まれる回路である。すなわち、condition A
が真であれば、マルチプレクサ２２によってdata Aが選
択され、選択されたdataAがレジスタ２１に書き込まれ
る。condition Aが偽であれば、マルチプレクサ２２に
よってレジスタ２１の出力が選択され、選択されたレジ
スタ２１の出力が同じレジスタ２１の入力に戻される。
従って、このとき、レジスタ２１は、以前からの値を保
持し続ける。
る、優先順位をつけて書き込む回路の一例を説明する。
図６（ａ）は、「永久接続でのみ代入のある条件」およ
び「どちらからも代入のない条件」で合成される回路の
例で、condition Aのみの条件で、data Aがレジスタ２
１に書き込まれる回路である。すなわち、condition A
が真であれば、マルチプレクサ２２によってdata Aが選
択され、選択されたdataAがレジスタ２１に書き込まれ
る。condition Aが偽であれば、マルチプレクサ２２に
よってレジスタ２１の出力が選択され、選択されたレジ
スタ２１の出力が同じレジスタ２１の入力に戻される。
従って、このとき、レジスタ２１は、以前からの値を保
持し続ける。
【００５８】図６（ｂ）は、「順序動作でのみ代入のあ
る条件」および「どちらからも代入のない条件」で合成
される回路の例で、condition Bのみの条件で、data B
がレジスタ２１に書き込まれる回路である。すなわち、
condition Bが真であれば、マルチプレクサ２３によっ
てdata Bが選択され、選択されたdata Bがレジスタ２１
に書き込まれる。condition Bが偽であれば、マルチプ
レクサ２３によってレジスタ２１の出力が選択され、選
択されたレジスタ２１の出力が同じレジスタ２１の入力
に戻される。従って、このとき、レジスタ２１は、以前
からの値を保持し続ける。
る条件」および「どちらからも代入のない条件」で合成
される回路の例で、condition Bのみの条件で、data B
がレジスタ２１に書き込まれる回路である。すなわち、
condition Bが真であれば、マルチプレクサ２３によっ
てdata Bが選択され、選択されたdata Bがレジスタ２１
に書き込まれる。condition Bが偽であれば、マルチプ
レクサ２３によってレジスタ２１の出力が選択され、選
択されたレジスタ２１の出力が同じレジスタ２１の入力
に戻される。従って、このとき、レジスタ２１は、以前
からの値を保持し続ける。
【００５９】condition Aがcondition bより優先される
という条件で、図６（ａ）の回路と図６（ｂ）の回路と
をマージすると、図６（ｃ）の回路になる。この回路
は、前記Ｓ９における「両方で重複代入のある条件」お
よび「どちらからも代入のない条件」で合成される回路
の例である。condition Aが真であれば、マルチプレク
サ２５によってdata Aが選択され、選択されたdata Aが
優先的にレジスタ２１に書き込まれる。condition Aが
偽のとき、はじめてcondition Bが考慮され、condition
Bが真であれば、マルチプレクサ２４によってdata Bが
選択され、選択されたdata Bがレジスタ２１に書き込ま
れる。condition Aとcondition Bの両方が偽であれば、
レジスタ２１は、以前からの値を保持し続ける。
という条件で、図６（ａ）の回路と図６（ｂ）の回路と
をマージすると、図６（ｃ）の回路になる。この回路
は、前記Ｓ９における「両方で重複代入のある条件」お
よび「どちらからも代入のない条件」で合成される回路
の例である。condition Aが真であれば、マルチプレク
サ２５によってdata Aが選択され、選択されたdata Aが
優先的にレジスタ２１に書き込まれる。condition Aが
偽のとき、はじめてcondition Bが考慮され、condition
Bが真であれば、マルチプレクサ２４によってdata Bが
選択され、選択されたdata Bがレジスタ２１に書き込ま
れる。condition Aとcondition Bの両方が偽であれば、
レジスタ２１は、以前からの値を保持し続ける。
【００６０】次に、図７を参照し、システム記述中のク
ロック宣言の例を説明する。このクロック宣言は、シス
テム記述の先頭で行われる。図７（ａ）は、スレーブク
ロックおよびＣＰＵバスクロックの周波数が固定の場合
の宣言の例である。この例では、スレーブクロック（cl
ock）周波数が１００ＭＨｚ、ＣＰＵバスクロック（ext
_clock）周波数が６６ＭＨｚである。このような場合に
は、スレーブクロックの方が速いので、インターフェー
ス回路中の記憶素子のクロックとして、スレーブクロッ
クが利用される。また、システム記述を永久接続文と順
序動作文とに分別する際には、永久接続文の方に、ＣＰ
Ｕバスクロックの宣言をより分け、順序動作文の方に、
スレーブクロックの宣言をより分ける。
ロック宣言の例を説明する。このクロック宣言は、シス
テム記述の先頭で行われる。図７（ａ）は、スレーブク
ロックおよびＣＰＵバスクロックの周波数が固定の場合
の宣言の例である。この例では、スレーブクロック（cl
ock）周波数が１００ＭＨｚ、ＣＰＵバスクロック（ext
_clock）周波数が６６ＭＨｚである。このような場合に
は、スレーブクロックの方が速いので、インターフェー
ス回路中の記憶素子のクロックとして、スレーブクロッ
クが利用される。また、システム記述を永久接続文と順
序動作文とに分別する際には、永久接続文の方に、ＣＰ
Ｕバスクロックの宣言をより分け、順序動作文の方に、
スレーブクロックの宣言をより分ける。
【００６１】図７（ｂ）は、スレーブクロックおよびＣ
ＰＵバスクロックの周波数が固定ではない場合の宣言の
例である。この例では、スレーブクロック（clock）周
波数は１０ｋＨｚまたは１００ＭＨｚ、ＣＰＵバスクロ
ック（ext_clock）周波数は３３ＭＨｚまたは６６ＭＨ
ｚである。このような場合には、周波数の変化に応じ
て、どちらのクロックを、インターフェース回路中の記
憶素子のクロックとして用いるかを切り換えるので、ク
ロック切換回路が生成される。
ＰＵバスクロックの周波数が固定ではない場合の宣言の
例である。この例では、スレーブクロック（clock）周
波数は１０ｋＨｚまたは１００ＭＨｚ、ＣＰＵバスクロ
ック（ext_clock）周波数は３３ＭＨｚまたは６６ＭＨ
ｚである。このような場合には、周波数の変化に応じ
て、どちらのクロックを、インターフェース回路中の記
憶素子のクロックとして用いるかを切り換えるので、ク
ロック切換回路が生成される。
【００６２】次に、図７および図８に示すシステム記述
から、本発明のシステム合成装置により回路を合成する
過程の例を説明する。この例では、インターフェース回
路中の記憶素子としてレジスタが用いられている。図７
は、クロック宣言であり、ここで、システム中で使用さ
れるクロックの周波数が宣言される。図８のシステム記
述は、永久接続文部３２と順序動作文部３３とから構成
されている。また、ＣＰＵから見たアドレスは変数addr
essの値により示される。
から、本発明のシステム合成装置により回路を合成する
過程の例を説明する。この例では、インターフェース回
路中の記憶素子としてレジスタが用いられている。図７
は、クロック宣言であり、ここで、システム中で使用さ
れるクロックの周波数が宣言される。図８のシステム記
述は、永久接続文部３２と順序動作文部３３とから構成
されている。また、ＣＰＵから見たアドレスは変数addr
essの値により示される。
【００６３】永久接続文部３２には、writeモードのと
き、addressが0xFC00であれば、write_data_from_busを
レジスタa_regに書き込み（図中の３２ａ）、readモー
ドのとき、addressが0xFC00であれば、レジスタa_regの
内容をread_data_to_busへ読み出すことが記載されてい
る。これらの書き込みおよび読み出しは、代入記号::=
によって表現されている。また、これらの書き込みおよ
び読み出しは、スレーブクロックの進行に同期して行わ
れる動作ではなく、ＣＰＵバスクロックに同期して行わ
れる動作であり、addressの条件が満足されれば行われ
る動作である。
き、addressが0xFC00であれば、write_data_from_busを
レジスタa_regに書き込み（図中の３２ａ）、readモー
ドのとき、addressが0xFC00であれば、レジスタa_regの
内容をread_data_to_busへ読み出すことが記載されてい
る。これらの書き込みおよび読み出しは、代入記号::=
によって表現されている。また、これらの書き込みおよ
び読み出しは、スレーブクロックの進行に同期して行わ
れる動作ではなく、ＣＰＵバスクロックに同期して行わ
れる動作であり、addressの条件が満足されれば行われ
る動作である。
【００６４】これに対し、順序動作文部３３には、以下
のような、スレーブクロックの進行に応じた順序動作が
記載されている。まず、３クロック待ち（図中の３３
ａ）、３クロック目に、condition 1が真であれば、イ
ンターフェース回路内のレジスタa_regに、スレーブ側
からの値write_data_from_slaveを書き込む（図中の３
３ｂ）。その後、４クロック待つ（図中の３３ｃ）。こ
の待ちの間に、例えば、ＣＰＵとインターフェース回路
とのやりとりがあり、ＣＰＵからレジスタa_regに新し
い値が書き込まれると、レジスタa_regの値が変化す
る。次のステップで、レジスタa_regの値が５であれ
ば、さらに３クロック待つ（図中の３３ｄ）。そして、
さらに２クロック待ち（図中の３３ｅ）、先頭に戻る。
のような、スレーブクロックの進行に応じた順序動作が
記載されている。まず、３クロック待ち（図中の３３
ａ）、３クロック目に、condition 1が真であれば、イ
ンターフェース回路内のレジスタa_regに、スレーブ側
からの値write_data_from_slaveを書き込む（図中の３
３ｂ）。その後、４クロック待つ（図中の３３ｃ）。こ
の待ちの間に、例えば、ＣＰＵとインターフェース回路
とのやりとりがあり、ＣＰＵからレジスタa_regに新し
い値が書き込まれると、レジスタa_regの値が変化す
る。次のステップで、レジスタa_regの値が５であれ
ば、さらに３クロック待つ（図中の３３ｄ）。そして、
さらに２クロック待ち（図中の３３ｅ）、先頭に戻る。
【００６５】図９は、図８のシステム記述中の順序動作
文部３３のみから、順序動作回路合成部１７が合成した
回路である。この回路中のレジスタ（REG）は、スレー
ブクロック（CLK_of_slave）のみによって動作し、レジ
スタ（REG）への入力条件として、condition 1が使用さ
れ、このcondition 1によってマルチプレクサ（MUX）が
切り換えられ、レジスタ（REG）へは、スレーブ側から
の値（data_from_slave）あるいはレジスタ（REG）自身
の出力が書き込まれる。
文部３３のみから、順序動作回路合成部１７が合成した
回路である。この回路中のレジスタ（REG）は、スレー
ブクロック（CLK_of_slave）のみによって動作し、レジ
スタ（REG）への入力条件として、condition 1が使用さ
れ、このcondition 1によってマルチプレクサ（MUX）が
切り換えられ、レジスタ（REG）へは、スレーブ側から
の値（data_from_slave）あるいはレジスタ（REG）自身
の出力が書き込まれる。
【００６６】図１０は、図８のシステム記述中の永久接
続文部３２のみから、インターフェース回路合成部１８
が合成した回路である。この回路は、ＣＰＵバスからの
アクセスのみが考慮された回路となっている。すなわ
ち、レジスタ（REG）はＣＰＵバスクロックによって動
作する。また、レジスタ（REG）への入力を切り換える
マルチプレクサ（MUX）は、ＣＰＵバスからのアドレス
（address_from_bus）によって切り換えられる。マルチ
プレクサ（MUX）の切り換えによって、レジスタ（REG）
には、ＣＰＵバスからのデータ（write_data_from_bu
s）あるいはレジスタ（REG）自身の出力が入力される。
続文部３２のみから、インターフェース回路合成部１８
が合成した回路である。この回路は、ＣＰＵバスからの
アクセスのみが考慮された回路となっている。すなわ
ち、レジスタ（REG）はＣＰＵバスクロックによって動
作する。また、レジスタ（REG）への入力を切り換える
マルチプレクサ（MUX）は、ＣＰＵバスからのアドレス
（address_from_bus）によって切り換えられる。マルチ
プレクサ（MUX）の切り換えによって、レジスタ（REG）
には、ＣＰＵバスからのデータ（write_data_from_bu
s）あるいはレジスタ（REG）自身の出力が入力される。
【００６７】図１１、１２、１３は、クロック切り換え
条件に応じて、上記の図９と図１０との回路を合併部１
９がマージした回路である。図１１は、合併部１９が、
クロックを切り換えるためのＣＬＫ切換回路２６を含む
回路を合成した例である。ＣＬＫ切換回路２６は、ＣＰ
Ｕバス側のクロック（CLK_of_bus）とスレーブ側のクロ
ック（CLK_of_slave）とのうち、どちらかを選択する。
合併部１９は、ＣＬＫ切換回路２６を、スレーブ側のク
ロック周波数と、ＣＰＵバス側のクロック周波数とが可
変で、大小関係が一定ではないときに、自動的に生成す
る。
条件に応じて、上記の図９と図１０との回路を合併部１
９がマージした回路である。図１１は、合併部１９が、
クロックを切り換えるためのＣＬＫ切換回路２６を含む
回路を合成した例である。ＣＬＫ切換回路２６は、ＣＰ
Ｕバス側のクロック（CLK_of_bus）とスレーブ側のクロ
ック（CLK_of_slave）とのうち、どちらかを選択する。
合併部１９は、ＣＬＫ切換回路２６を、スレーブ側のク
ロック周波数と、ＣＰＵバス側のクロック周波数とが可
変で、大小関係が一定ではないときに、自動的に生成す
る。
【００６８】この回路中のレジスタ（REG）は、フリッ
プフロップを用いているので、クロックが入力されるタ
イミングで値を更新する。レジスタ（REG）の入力側の
素子が、レジスタ（REG）に次のクロックが来ないうち
に、レジスタ（REG）に書き込もうとしている入力デー
タを取り下げてしまったりすると、レジスタ（REG）の
値が更新されないままになってしまう。従って、レジス
タ（REG）に供給するクロックは、このレジスタ（REG）
にデータを書き込もうとしている側のクロックに切り換
える必要がある。
プフロップを用いているので、クロックが入力されるタ
イミングで値を更新する。レジスタ（REG）の入力側の
素子が、レジスタ（REG）に次のクロックが来ないうち
に、レジスタ（REG）に書き込もうとしている入力デー
タを取り下げてしまったりすると、レジスタ（REG）の
値が更新されないままになってしまう。従って、レジス
タ（REG）に供給するクロックは、このレジスタ（REG）
にデータを書き込もうとしている側のクロックに切り換
える必要がある。
【００６９】例えば、ＣＰＵ側からレジスタ（REG）に
データを書き込もうとしているときには、レジスタ（RE
G）に供給するクロックをＣＰＵ側のクロックに切り換
え、スレーブ側からデータを書き込もうとしているとき
には、スレーブ側のクロックに切り換える。この切り換
えは、図１１中のcndition 1およびwriteに基づいて、
ＣＬＫ切換回路２６で行われる。
データを書き込もうとしているときには、レジスタ（RE
G）に供給するクロックをＣＰＵ側のクロックに切り換
え、スレーブ側からデータを書き込もうとしているとき
には、スレーブ側のクロックに切り換える。この切り換
えは、図１１中のcndition 1およびwriteに基づいて、
ＣＬＫ切換回路２６で行われる。
【００７０】ＣＰＵ側とスレーブ側の両方から書き込み
があった場合の優先順位は、システム記述とは別に、イ
ンターフェース制約優先順位情報記憶手段１４が出力す
るインターフェース制約優先順位情報として、制御部１
１に伝達される。この情報に基づいて、どちらのデータ
書き込みを優先するかが決定される。
があった場合の優先順位は、システム記述とは別に、イ
ンターフェース制約優先順位情報記憶手段１４が出力す
るインターフェース制約優先順位情報として、制御部１
１に伝達される。この情報に基づいて、どちらのデータ
書き込みを優先するかが決定される。
【００７１】図１１の場合、レジスタ（REG）への入力
の優先順位は、ＣＰＵ側の書き込みデータ（write_data
_from_bus）が、スレーブ側の書き込みデータ（data_fr
om_slave）より優先されている。これは、マルチプレク
サ（MUX）２７、２８の配置によって実現されている。
すなわち、インターフェース回路の記憶素子への書き込
みデータ線をマージするため、マルチプレクサ（MUX）
で書き込みデータ線に優先順位をつけ、クロック線をマ
ージするため、ＣＬＫ切換回路２６が追加されている。
の優先順位は、ＣＰＵ側の書き込みデータ（write_data
_from_bus）が、スレーブ側の書き込みデータ（data_fr
om_slave）より優先されている。これは、マルチプレク
サ（MUX）２７、２８の配置によって実現されている。
すなわち、インターフェース回路の記憶素子への書き込
みデータ線をマージするため、マルチプレクサ（MUX）
で書き込みデータ線に優先順位をつけ、クロック線をマ
ージするため、ＣＬＫ切換回路２６が追加されている。
【００７２】なお、上記の書き込みの優先順位は、動作
合成ツールに対して、実行オプションとして、ボタン入
力等によって入力してもよい。
合成ツールに対して、実行オプションとして、ボタン入
力等によって入力してもよい。
【００７３】図１２は、合併部１９が、ＣＰＵバスクロ
ック（CLK_of_bus）に同期したレジスタ（REG）を使っ
た回路を合成した例である。ＣＰＵバスクロックと、ス
レーブクロックとの周波数の大小関係が、常に一定であ
れば、速い方のクロックで、常にレジスタ（REG）を叩
き続ければ、取りこぼしなく、レジスタ（REG）へのデ
ータ書き込みができる。図１２の場合には、ＣＰＵバス
クロックの方が常に速いので、ＣＰＵバスクロックのみ
を使っている。
ック（CLK_of_bus）に同期したレジスタ（REG）を使っ
た回路を合成した例である。ＣＰＵバスクロックと、ス
レーブクロックとの周波数の大小関係が、常に一定であ
れば、速い方のクロックで、常にレジスタ（REG）を叩
き続ければ、取りこぼしなく、レジスタ（REG）へのデ
ータ書き込みができる。図１２の場合には、ＣＰＵバス
クロックの方が常に速いので、ＣＰＵバスクロックのみ
を使っている。
【００７４】図１３は、合併部１９が、スレーブクロッ
ク（CLK_of_slave）に同期したレジスタ（REG）を使っ
た回路を合成した例である。この例は、スレーブクロッ
ク（CLK_of_slave）が、ＣＰＵバスクロック（CLK_of_b
us）より常に速い場合の例である。
ク（CLK_of_slave）に同期したレジスタ（REG）を使っ
た回路を合成した例である。この例は、スレーブクロッ
ク（CLK_of_slave）が、ＣＰＵバスクロック（CLK_of_b
us）より常に速い場合の例である。
【００７５】ＣＬＫ切換回路２６は、クロックそのもの
を切り換えるので、本質的に非同期回路となり、タイミ
ング制御が難しく、このような回路は、不要であれば、
設けない方が好ましい。図１２、１３の回路では、ＣＬ
Ｋ切換回路２６は不要なので、設けられていない。
を切り換えるので、本質的に非同期回路となり、タイミ
ング制御が難しく、このような回路は、不要であれば、
設けない方が好ましい。図１２、１３の回路では、ＣＬ
Ｋ切換回路２６は不要なので、設けられていない。
【００７６】次に、図１４〜１７を用いて、インターフ
ェース回路中の記憶素子としてメモリが用いられる回路
が合成される過程の例を説明する。
ェース回路中の記憶素子としてメモリが用いられる回路
が合成される過程の例を説明する。
【００７７】図１４のシステム記述は、永久接続文部３
４と順序動作文部３５とから構成されている。ここで、
ＣＰＵから見たグローバルなアドレスは変数addressの
値で示され、記憶素子におけるローカルアドレスは変数
local_addressの値で示され、local_addressの値は定数
offsetで示されるオフセット分を考慮した値、すなわち
address-offsetによって示される。
４と順序動作文部３５とから構成されている。ここで、
ＣＰＵから見たグローバルなアドレスは変数addressの
値で示され、記憶素子におけるローカルアドレスは変数
local_addressの値で示され、local_addressの値は定数
offsetで示されるオフセット分を考慮した値、すなわち
address-offsetによって示される。
【００７８】永久接続文部３４には、writeモードのと
き、addressが0xFC01〜0xFC11であれば、write_data_fr
om_busをメモリb_memに書き込み（図中の３４ａ）、rea
dモードのとき、addressが0xFC01〜0xFC11であれば、メ
モリb_memの内容を変数read_data_to_busの値として読
み出す（図中の３４ｂ）ことが記載されている。
き、addressが0xFC01〜0xFC11であれば、write_data_fr
om_busをメモリb_memに書き込み（図中の３４ａ）、rea
dモードのとき、addressが0xFC01〜0xFC11であれば、メ
モリb_memの内容を変数read_data_to_busの値として読
み出す（図中の３４ｂ）ことが記載されている。
【００７９】順序動作文部３５には、以下のような、ク
ロックの進行に応じた順序動作が記載されている。ま
ず、３クロック待ち（図中の３５ａ）、３クロック目
に、condition 1が真であれば、インターフェース回路
内のメモリb_memに、スレーブ側からの値write_data_fr
om_slaveを書き込む（図中の３５ｂ）。その後、２クロ
ック待つ（図中の３５ｃ）。次のステップで、メモリb_
memの値が５であれば、さらに１クロック待つ（図中の
３５ｄ）。そして、さらに２クロック待ち（図中の３５
ｅ）、先頭に戻る。
ロックの進行に応じた順序動作が記載されている。ま
ず、３クロック待ち（図中の３５ａ）、３クロック目
に、condition 1が真であれば、インターフェース回路
内のメモリb_memに、スレーブ側からの値write_data_fr
om_slaveを書き込む（図中の３５ｂ）。その後、２クロ
ック待つ（図中の３５ｃ）。次のステップで、メモリb_
memの値が５であれば、さらに１クロック待つ（図中の
３５ｄ）。そして、さらに２クロック待ち（図中の３５
ｅ）、先頭に戻る。
【００８０】図１５は、図１４のシステム記述中の順序
動作文部３５のみから、順序動作回路合成部１７が合成
した回路である。この回路中のメモリ（RAM）は、スレ
ーブクロック（CLK_of_slave）のみによって動作し、メ
モリ（RAM）への入力条件として、write_enable(condit
ion 1)が使用される。メモリ（RAM）へは、スレーブ側
からの値（write_data_from_slave）が書き込まれる。
動作文部３５のみから、順序動作回路合成部１７が合成
した回路である。この回路中のメモリ（RAM）は、スレ
ーブクロック（CLK_of_slave）のみによって動作し、メ
モリ（RAM）への入力条件として、write_enable(condit
ion 1)が使用される。メモリ（RAM）へは、スレーブ側
からの値（write_data_from_slave）が書き込まれる。
【００８１】図１６は、図１４のシステム記述中の永久
接続文部のみから、インターフェース回路合成部１８が
合成した回路である。この回路は、ＣＰＵバスからのア
クセスのみが考慮された回路となる。すなわち、メモリ
（RAM）はＣＰＵバスクロック（CLK_of_bus）によって
動作する。また、アドレスデコーダ（address decorde
r）２９は、ＣＰＵバスからの、グローバルなアドレス
を、メモリ（RAM）のローカルアドレス（local_addres
s）に変換する。
接続文部のみから、インターフェース回路合成部１８が
合成した回路である。この回路は、ＣＰＵバスからのア
クセスのみが考慮された回路となる。すなわち、メモリ
（RAM）はＣＰＵバスクロック（CLK_of_bus）によって
動作する。また、アドレスデコーダ（address decorde
r）２９は、ＣＰＵバスからの、グローバルなアドレス
を、メモリ（RAM）のローカルアドレス（local_addres
s）に変換する。
【００８２】図１７は、上記の図１５と図１６との回路
を合併部１９がマージした回路である。図１７は、合併
部１９が、クロックを切り換えるためのＣＬＫ切換回路
２６を含む回路を合成した例である。ＣＬＫ切換回路２
６は、ＣＰＵバス側のクロック（CLK_of_bus）とスレー
ブ側のクロック（CLK_of_slave）とのうち、どちらかを
選択する。この選択は、図１７中のwrite_enable(cndit
ion 1)およびwriteに基づいて行われる。
を合併部１９がマージした回路である。図１７は、合併
部１９が、クロックを切り換えるためのＣＬＫ切換回路
２６を含む回路を合成した例である。ＣＬＫ切換回路２
６は、ＣＰＵバス側のクロック（CLK_of_bus）とスレー
ブ側のクロック（CLK_of_slave）とのうち、どちらかを
選択する。この選択は、図１７中のwrite_enable(cndit
ion 1)およびwriteに基づいて行われる。
【００８３】なお、本発明における、永久接続文から合
成されるインターフェース回路は、ＣＰＵバスに接続さ
れる回路に限定されない。例えば、マスターのＣＰＵが
無くて、スレーブ同士が通信するハードウェア間通信
で、クロックが異なるものにも、本発明は適用可能であ
る。ハードウェア間通信では、ハンドシェイク信号等
で、記憶素子（レジスタやメモリ等）への書き込みの優
先順位を決定する。一般に、ある回路の外部からの信号
を受ける部分（インターフェース）の動作を永久接続文
で書き、外部から入力された信号を処理する部分の動作
を順序動作文で書けばよい。
成されるインターフェース回路は、ＣＰＵバスに接続さ
れる回路に限定されない。例えば、マスターのＣＰＵが
無くて、スレーブ同士が通信するハードウェア間通信
で、クロックが異なるものにも、本発明は適用可能であ
る。ハードウェア間通信では、ハンドシェイク信号等
で、記憶素子（レジスタやメモリ等）への書き込みの優
先順位を決定する。一般に、ある回路の外部からの信号
を受ける部分（インターフェース）の動作を永久接続文
で書き、外部から入力された信号を処理する部分の動作
を順序動作文で書けばよい。
【００８４】また、上記処理部１１の機能を実現するた
めのプログラムをコンピュータ読み取り可能な記録媒体
に記録して、この記録媒体に記録されたプログラムをコ
ンピュータシステムに読み込ませ、実行することによ
り、上記処理部１１の動作を実現してもよい。なお、こ
こでいう「コンピュータシステム」とは、ＯＳや周辺機
器等のハードウェアを含むものとする。また、「コンピ
ュータシステム」は、ＷＷＷシステムを利用している場
合であれば、ホームページ提供環境（あるいは表示環
境）も含むものとする。
めのプログラムをコンピュータ読み取り可能な記録媒体
に記録して、この記録媒体に記録されたプログラムをコ
ンピュータシステムに読み込ませ、実行することによ
り、上記処理部１１の動作を実現してもよい。なお、こ
こでいう「コンピュータシステム」とは、ＯＳや周辺機
器等のハードウェアを含むものとする。また、「コンピ
ュータシステム」は、ＷＷＷシステムを利用している場
合であれば、ホームページ提供環境（あるいは表示環
境）も含むものとする。
【００８５】また、「コンピュータ読み取り可能な記録
媒体」とは、フレキシブルディスク、光磁気ディスク、
ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシス
テムに内蔵されるハードディスク等の記憶装置のことを
いう。
媒体」とは、フレキシブルディスク、光磁気ディスク、
ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシス
テムに内蔵されるハードディスク等の記憶装置のことを
いう。
【００８６】また上記プログラムは、前述した機能の一
部を実現するためのものであっても良い。さらに、前述
した機能をコンピュータシステムにすでに記録されてい
るプログラムとの組み合わせで実現できるもの、いわゆ
る差分ファイル（差分プログラム）であっても良い。
部を実現するためのものであっても良い。さらに、前述
した機能をコンピュータシステムにすでに記録されてい
るプログラムとの組み合わせで実現できるもの、いわゆ
る差分ファイル（差分プログラム）であっても良い。
【００８７】以上、この発明の実施形態を図面を参照し
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、この発明の要旨を逸脱しない範囲の
設計等も含まれる。
て詳述してきたが、具体的な構成はこの実施形態に限ら
れるものではなく、この発明の要旨を逸脱しない範囲の
設計等も含まれる。
【００８８】
【発明の効果】本発明によれば、システム合成装置にか
けるシステム記述中に、マスター・スレーブ間のインタ
ーフェース回路の記述を埋め込むことができるので、Ｒ
Ｔレベルでインターフェース回路を記述することなく、
マスターとなるＣＰＵとスレーブとなるハードウェア回
路とマスター・スレーブ間のインターフェース回路とを
含むシステムの合成結果を容易に得ることができる。こ
れにより、ハードウェア・ソフトウェア分割見積もりに
おいて、より多くの分割候補を試行することができ、ま
た、上位のシステム仕様変更にも、迅速に対応できる。
けるシステム記述中に、マスター・スレーブ間のインタ
ーフェース回路の記述を埋め込むことができるので、Ｒ
Ｔレベルでインターフェース回路を記述することなく、
マスターとなるＣＰＵとスレーブとなるハードウェア回
路とマスター・スレーブ間のインターフェース回路とを
含むシステムの合成結果を容易に得ることができる。こ
れにより、ハードウェア・ソフトウェア分割見積もりに
おいて、より多くの分割候補を試行することができ、ま
た、上位のシステム仕様変更にも、迅速に対応できる。
【００８９】また、インターフェース制約優先順位情報
記憶手段が出力するインターフェース制約優先順位情報
を用いれば、入力の優先順位が考慮されたインターフェ
ース回路を合成できる。さらに、クロック切換制約情報
記憶手段が出力するクロック切換制約情報を用いれば、
インターフェース回路で用いるクロックを適切なものに
設定する回路を合成できる。また、永久接続文によっ
て、ＣＰＵバスとインターフェース回路とのアクセスを
記述すれば、ＲＴレベルでＣＰＵバスとインターフェー
ス回路とのアクセスを記述することなく、ＣＰＵとＣＰ
Ｕバスとインターフェース回路とを含む回路を、システ
ム記述のみから一元的に合成できる。
記憶手段が出力するインターフェース制約優先順位情報
を用いれば、入力の優先順位が考慮されたインターフェ
ース回路を合成できる。さらに、クロック切換制約情報
記憶手段が出力するクロック切換制約情報を用いれば、
インターフェース回路で用いるクロックを適切なものに
設定する回路を合成できる。また、永久接続文によっ
て、ＣＰＵバスとインターフェース回路とのアクセスを
記述すれば、ＲＴレベルでＣＰＵバスとインターフェー
ス回路とのアクセスを記述することなく、ＣＰＵとＣＰ
Ｕバスとインターフェース回路とを含む回路を、システ
ム記述のみから一元的に合成できる。
【図１】 本発明のシステム合成装置の設計対象となる
システムのブロック図。
システムのブロック図。
【図２】 本発明の一実施形態であるシステム合成装置
のブロック図。
のブロック図。
【図３】 システム合成装置の概略の動作を示すフロー
チャート。
チャート。
【図４】 システム合成装置の分別・合併の詳細な動作
を示すフローチャート。
を示すフローチャート。
【図５】 システム合成装置の分別・合併の詳細な動作
を示すフローチャート。
を示すフローチャート。
【図６】 優先順位をつけてレジスタへの書き込みを行
う回路の一例を示すブロック図。
う回路の一例を示すブロック図。
【図７】 システム記述におけるクロック宣言を示す
図。
図。
【図８】 レジスタを含むシステム記述を示す図。
【図９】 レジスタを含む順序動作文から合成される回
路を示すブロック図。
路を示すブロック図。
【図１０】 レジスタを含む永久接続文から合成される
回路を示すブロック図。
回路を示すブロック図。
【図１１】 レジスタを含む、順序動作文から合成され
る回路と永久接続文から合成される回路とをマージし
た、クロック切換回路を含む回路を示すブロック図。
る回路と永久接続文から合成される回路とをマージし
た、クロック切換回路を含む回路を示すブロック図。
【図１２】 順序動作文から合成される回路と永久接続
文から合成される回路とをマージした、ＣＰＵバスクロ
ックに同期したレジスタを含む回路を示すブロック図。
文から合成される回路とをマージした、ＣＰＵバスクロ
ックに同期したレジスタを含む回路を示すブロック図。
【図１３】 順序動作文から合成される回路と永久接続
文から合成される回路とをマージした、スレーブクロッ
クに同期したレジスタを含む回路を示すブロック図。
文から合成される回路とをマージした、スレーブクロッ
クに同期したレジスタを含む回路を示すブロック図。
【図１４】 メモリを含むシステム記述を示す図。
【図１５】 メモリを含む順序動作文から合成される回
路を示すブロック図。
路を示すブロック図。
【図１６】 メモリを含む永久接続文から合成される回
路を示すブロック図。
路を示すブロック図。
【図１７】 メモリを含む、順序動作文から合成される
回路と永久接続文から合成される回路とをマージした回
路を示すブロック図。
回路と永久接続文から合成される回路とをマージした回
路を示すブロック図。
【図１８】 システム合成装置（動作合成ツール）を含
む各種のツールを用いたＩＣ開発の一般的な手順を示す
図。
む各種のツールを用いたＩＣ開発の一般的な手順を示す
図。
１ ＣＰＵ ２ バス
３〜６ ハードウェア ７〜１０ 記憶素子
１１ 処理部 １２ 演算器ライブラ
リ １３ 制約ファイル １４ インターフェース制約優先順位情報記憶部 １５ 入力部 １６ 記憶部 １７ 順序動作回路合成部（順序動作回路合成手段） １８ インターフェース回路合成部（インターフェース
回路合成手段） １９ 合併部（合併手段） ２０ 合併結果出力部（合併結果出力手段） ２１ レジスタ ２２〜２５ マルチプ
レクサ ２６ ＣＬＫ切換回路 ２７、２８ マルチプ
レクサ ２９ アドレスデコーダ ３０ 分別部（分別手
段） ３１ 判別部（判別手段） ３２ 永久接続文部 ３３ 順序動作文部 ３４ 永久接続文部 ３５ 順序動作文部
リ １３ 制約ファイル １４ インターフェース制約優先順位情報記憶部 １５ 入力部 １６ 記憶部 １７ 順序動作回路合成部（順序動作回路合成手段） １８ インターフェース回路合成部（インターフェース
回路合成手段） １９ 合併部（合併手段） ２０ 合併結果出力部（合併結果出力手段） ２１ レジスタ ２２〜２５ マルチプ
レクサ ２６ ＣＬＫ切換回路 ２７、２８ マルチプ
レクサ ２９ アドレスデコーダ ３０ 分別部（分別手
段） ３１ 判別部（判別手段） ３２ 永久接続文部 ３３ 順序動作文部 ３４ 永久接続文部 ３５ 順序動作文部
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フロントページの続き
(72)発明者 丸山 勇一
神奈川県川崎市中原区小杉町一丁目403
番53 日本電気アイシーマイコンシステ
ム株式会社内
(56)参考文献 特開 平11−282888（ＪＰ，Ａ)
特開 平７−334564（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 17/50 654
Claims (8)
- 【請求項１】 第１の回路に接続されて第２の回路とは
異なるクロックで動作するバスを介して、前記第１の回
路から書き込みされる記憶素子を設け、特定のクロック
ステージに依らずにいつ起こるか分からない前記第１の
回路からの書き込みを待つインターフェース回路の動作
記述である永久接続文と、他のクロックの進行に従って
順序動作し、前記記憶素子へのアクセスを前記他のクロ
ックの特定のクロックステージにおいてのみ行う前記第
２の回路の動作記述である順序動作文とを含むシステム
記述を解釈して前記インターフェース回路と前記第１の
回路と前記第２の回路とを含むシステムを合成してハー
ドウェア記述言語の形式で出力するシステム合成装置で
あって、前記永久接続文と前記順序動作文とを分別する分別手段
と、 システム記述中の各変数が前記インターフェース回路内
の記憶素子を示すインターフェース変数であるか否かを
判別する判別手段と、 前記分別手段によって分別された 前記永久接続文から前
記インターフェース回路を合成するインターフェース回
路合成手段と、前記分別手段によって分別された 前記順序動作文から順
序動作回路を合成する順序動作回路合成手段と、 各々合成された前記インターフェース回路と前記順序動
作回路とを、前記インターフェース変数で示される記憶
素子を介して合併したシステムを生成する合併手段と、前記合併手段によって生成されたシステムをハードウェ
ア記述言語の形式で出力する合併結果出力手段と、 を有し、前記合併手段は、前記永久接続文または前記順
序動作文のいずれかにおける前記記憶素子への代入条件
の有無を調査し、該当する代入条件に対応する書き込み
回路を生成し、前記システムを合併するものであること
を特徴とするシステム合成装置。 - 【請求項２】 前記分別手段は、前記永久接続文と前記
順序動作文とを、動作記述文中に特定の記号が存在する
か否かに基づいて分別するものであることを特徴とする
請求項１に記載のシステム合成装置。 - 【請求項３】 前記永久接続文と前記順序動作文とに共
通の変数を、前記インターフェース回路内の前記記憶素
子を示すインターフェース変数であると判別する判別手
段を設けたことを特徴とする請求項１または２に記載の
システム合成装置。 - 【請求項４】 前記順序動作回路合成手段は、前記判別
手段によってインターフェース変数と判別された変数
に、１個の前記記憶素子を占有させることを特徴とする
請求項３に記載のシステム合成装置。 - 【請求項５】 前記第１の回路および前記第２の回路
が、前記記憶素子への書き込みを同時に行った場合の優
先順位情報が記憶されたインターフェース制約優先順位
情報記憶手段を有し、前記合併手段は、前記記憶素子へ
の書き込みが前記優先順位情報に従うよう前記インター
フェース回路と前記順序動作回路との合併を行うことを
特徴とする請求項１ないし４のいずれかに記載のシステ
ム合成装置。 - 【請求項６】 前記システム合成装置は、前記第１の回
路と前記第２の回路の動作クロックに関する情報に基づ
いて、前記記憶素子に供給するクロックを特定すること
を特徴とする請求項１ないし５のいずれかに記載のシス
テム合成装置。 - 【請求項７】 前記永久接続文によって、前記システム
に内蔵されたＣＰＵの前記バスと、前記インターフェー
ス回路とのアクセスを記述することを特徴とする請求項
１ないし６のいずれかに記載のシステム合成装置。 - 【請求項８】 第１の回路に接続されて第２の回路とは
異なるクロックで動作するバスを介して、前記第１の回
路から書き込みされる記憶素子を設け、インターフェー
ス回路の動作記述である永久接続文と、他のクロックの
進行に従って順序動作し、前記記憶素子へのアクセスを
前記他のクロックの特定のクロックステージにおいての
み行う前記第２の回路の動作記述である順序動作文とを
含むシステム記述を、該システム記述が予め記憶された
記憶手段から読み出して解釈し、前記インターフェース
回路と前記第１の回路と前記第２の回路とを含むシステ
ムを合成してハードウェア記述言語の形式で出力するプ
ログラムを記述したコンピュータ読み取り可能な記憶媒
体において、前記永久接続文と前記順序動作文とを分別し、システム
記述中の各変数が、前記インターフェース回路内の記憶
素子を示すインターフェース変数であるか否かを判別
し、分別された 前記記憶手段から読み出した前記永久接
続文から前記インターフェース回路を合成する第１の手
順と、 前記記憶手段から読み出した前記順序動作文から順序動
作回路を合成する第２の手順と、 前記記憶手段から読み出した前記永久接続文または前記
順序動作文のいずれかにおける前記記憶素子への代入条
件の有無を調査し、該当する代入条件に対応する書き込
み回路を生成する第３の手順と、 前記記憶素子の動作クロックを前記記憶素子へ接続する
第４の手順と、 合成された前記インターフェース回路と前記順序動作回
路とを合併したシステムを生成する第５の手順と、生成された前記システムをハードウェア記述言語の形式
で出力する第６の手順と、 をコンピュータに実行させるためのプログラムを記憶し
たコンピュータ読み取り可能な記憶媒体。
Priority Applications (2)
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|---|---|---|---|
| JP25951899A JP3527146B2 (ja) | 1999-09-13 | 1999-09-13 | システム合成装置、システム合成方法およびシステム合成プログラムを記録した記録媒体 |
| US09/660,470 US6539537B1 (en) | 1999-09-13 | 2000-09-12 | System synthesizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25951899A JP3527146B2 (ja) | 1999-09-13 | 1999-09-13 | システム合成装置、システム合成方法およびシステム合成プログラムを記録した記録媒体 |
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|---|---|
| JP2001084284A JP2001084284A (ja) | 2001-03-30 |
| JP3527146B2 true JP3527146B2 (ja) | 2004-05-17 |
Family
ID=17335220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25951899A Expired - Fee Related JP3527146B2 (ja) | 1999-09-13 | 1999-09-13 | システム合成装置、システム合成方法およびシステム合成プログラムを記録した記録媒体 |
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| JP (1) | JP3527146B2 (ja) |
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| JP4082653B2 (ja) * | 2001-11-15 | 2008-04-30 | 松下電器産業株式会社 | 高位合成方法および高位合成装置 |
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|---|---|---|---|---|
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1999
- 1999-09-13 JP JP25951899A patent/JP3527146B2/ja not_active Expired - Fee Related
-
2000
- 2000-09-12 US US09/660,470 patent/US6539537B1/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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