JP3523008B2 - 測角演算回路 - Google Patents
測角演算回路Info
- Publication number
- JP3523008B2 JP3523008B2 JP08278297A JP8278297A JP3523008B2 JP 3523008 B2 JP3523008 B2 JP 3523008B2 JP 08278297 A JP08278297 A JP 08278297A JP 8278297 A JP8278297 A JP 8278297A JP 3523008 B2 JP3523008 B2 JP 3523008B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- data
- signal
- sum
- calculation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Radar Systems Or Details Thereof (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、例えばレーダ探
知装置等レーダに係り、特に、その二種類（一般に、和
信号Σ：ΣI ＋ｊΣQ ，差信号Δ：ΔI ＋ｊΔQ と称す
る）のモノパルス信号（二次元のベクトル信号）を演算
処理して角度を検出するのに用いる測角演算回路に関す
る。
知装置等レーダに係り、特に、その二種類（一般に、和
信号Σ：ΣI ＋ｊΣQ ，差信号Δ：ΔI ＋ｊΔQ と称す
る）のモノパルス信号（二次元のベクトル信号）を演算
処理して角度を検出するのに用いる測角演算回路に関す
る。
【０００２】
【従来の技術】一般に、この測角演算回路は、図６に示
すようにモノパルス信号（ΣI ，ΣＱ，ΔＩ ，ΔQ ）
を基準クロックに同期して複素積和演算部１で複素積和
処理して、この処理結果Ｒe （Σ・Δ* ）を正規化演算
部２に出力する。この正規化演算部２には、仮数演算部
３が接続される。この仮数演算部３は、そのモノパルス
信号の和信号の大きさを示す｜Σ｜に基づいて１／｜Σ
｜2 仮数部データ（１／Ｒe （Σ・Σ* ））を算出し
て、正規化演算部２に出力する。すると、正規化演算部
２は、入力した処理結果Ｒe （Σ・Δ* ）と１／Ｒe
（Σ・Σ* ）を乗じてＲe （Σ・Δ* ）／Ｒe （Σ・Σ
* ）を算出する。
すようにモノパルス信号（ΣI ，ΣＱ，ΔＩ ，ΔQ ）
を基準クロックに同期して複素積和演算部１で複素積和
処理して、この処理結果Ｒe （Σ・Δ* ）を正規化演算
部２に出力する。この正規化演算部２には、仮数演算部
３が接続される。この仮数演算部３は、そのモノパルス
信号の和信号の大きさを示す｜Σ｜に基づいて１／｜Σ
｜2 仮数部データ（１／Ｒe （Σ・Σ* ））を算出し
て、正規化演算部２に出力する。すると、正規化演算部
２は、入力した処理結果Ｒe （Σ・Δ* ）と１／Ｒe
（Σ・Σ* ）を乗じてＲe （Σ・Δ* ）／Ｒe （Σ・Σ
* ）を算出する。
【０００３】このような測角演算回路は、入力したモノ
パルス信号（ΣI ，ΣQ ，ΔI ，ΔQ ）を数１に示すよ
うに固定小数点による演算を基本としたモノパルス信号
の積和演算及び除算処理を実行して、角度を算出する。
パルス信号（ΣI ，ΣQ ，ΔI ，ΔQ ）を数１に示すよ
うに固定小数点による演算を基本としたモノパルス信号
の積和演算及び除算処理を実行して、角度を算出する。
【０００４】
【数１】
【０００５】ところが、上記測角演算回路では、そのデ
ータ処理の関係上、入力モノパルス信号のデータを切り
捨てる基準点を設定する固定小数点処理を行っているこ
とにより、回路上で与えられた有効ビットのそれぞれに
固定した重みが設定されているために、ＬＳＢ未満の有
効データ（有効ビット）が演算により得られたとして
も、それを消失してしまうという問題を有する。
ータ処理の関係上、入力モノパルス信号のデータを切り
捨てる基準点を設定する固定小数点処理を行っているこ
とにより、回路上で与えられた有効ビットのそれぞれに
固定した重みが設定されているために、ＬＳＢ未満の有
効データ（有効ビット）が演算により得られたとして
も、それを消失してしまうという問題を有する。
【０００６】具体的には、例えば、入力１６ビット２信
号／出力１６ビット１信号の場合には、図７に示すよう
に入力１６ビットデータＡ、入力１６ビットデータＢを
複素積和演算部１で複素積和処理されてデータＣが生成
され、このデータＣが正規化演算部で正規化されてデー
タＤが算出される。
号／出力１６ビット１信号の場合には、図７に示すよう
に入力１６ビットデータＡ、入力１６ビットデータＢを
複素積和演算部１で複素積和処理されてデータＣが生成
され、このデータＣが正規化演算部で正規化されてデー
タＤが算出される。
【０００７】ところが、入力１６ビットデータＡ及びＢ
が、ともに２-8以下の重みであった場合は、その有効ビ
ットが２-16 以下となり、演算結果のデータＣが「ゼ
ロ」となり、以降の演算過程において、この値にいかな
る数値を乗（除）算しても結果が「ゼロ」となってしま
うものである。
が、ともに２-8以下の重みであった場合は、その有効ビ
ットが２-16 以下となり、演算結果のデータＣが「ゼ
ロ」となり、以降の演算過程において、この値にいかな
る数値を乗（除）算しても結果が「ゼロ」となってしま
うものである。
【０００８】
【発明が解決しようとする課題】以上述べたように、従
来の測角演算回路では、ＬＳＢ未満の有効データ（有効
ビット）が消失してしまうという問題を有する。この発
明は上記の事情に鑑みてなされたもので、有効ビットに
満たないデータの消失防止を図り得るようにして、信頼
性の高い高精度な信号処理を実現した測角演算回路を提
供することを目的とする。
来の測角演算回路では、ＬＳＢ未満の有効データ（有効
ビット）が消失してしまうという問題を有する。この発
明は上記の事情に鑑みてなされたもので、有効ビットに
満たないデータの消失防止を図り得るようにして、信頼
性の高い高精度な信号処理を実現した測角演算回路を提
供することを目的とする。
【０００９】
【課題を解決するための手段】この発明は、入力した第
１及び第２のモノパルス信号の内積を演算処理する複素
積和演算手段と、前記第１及び第２のモノパルス信号の
一方の浮動小数点データの仮数部と指数部を算出する演
算手段と、この演算手段で抽出した浮動小数点の指数部
に基づいて前記複素積和演算手段で内積演算処理した処
理結果の実数部から有効ビット部分を抽出するビットシ
フト手段と、前記演算手段で算出した浮動小数点データ
の仮数部を前記複素積和演算手段で内積演算処理した処
理結果の実数部に乗算して正規化処理を実行するデータ
正規化手段と、このデータ正規化手段で正規化した信号
のビット重みを前記演算手段で抽出した浮動小数点の指
数部に基づいて修復するビット修復手段とを備えて測角
演算回路を構成したものである。
１及び第２のモノパルス信号の内積を演算処理する複素
積和演算手段と、前記第１及び第２のモノパルス信号の
一方の浮動小数点データの仮数部と指数部を算出する演
算手段と、この演算手段で抽出した浮動小数点の指数部
に基づいて前記複素積和演算手段で内積演算処理した処
理結果の実数部から有効ビット部分を抽出するビットシ
フト手段と、前記演算手段で算出した浮動小数点データ
の仮数部を前記複素積和演算手段で内積演算処理した処
理結果の実数部に乗算して正規化処理を実行するデータ
正規化手段と、このデータ正規化手段で正規化した信号
のビット重みを前記演算手段で抽出した浮動小数点の指
数部に基づいて修復するビット修復手段とを備えて測角
演算回路を構成したものである。
【００１０】上記構成によれば、複素積和演算手段で演
算処理した演算結果データを第１及び第２のモノパルス
信号の一方の浮動小数点データの指数部に基づいてビッ
トシフトした後、第１及び第２のモノパルス信号の一方
の浮動小数点データの仮数部を乗算して正規化処理を実
行し、この正規化処理後のデータをシフト前に修復する
ことにより、第１及び第２のモノパルス信号の一方の浮
動小数点データの仮数部を含むビットの重みに設定して
いる。これにより、入力したモノパルス信号における有
効ビットに満たないデータの消失を防止することが可能
となり、高精度で信頼性の高い測角が可能となる。
算処理した演算結果データを第１及び第２のモノパルス
信号の一方の浮動小数点データの指数部に基づいてビッ
トシフトした後、第１及び第２のモノパルス信号の一方
の浮動小数点データの仮数部を乗算して正規化処理を実
行し、この正規化処理後のデータをシフト前に修復する
ことにより、第１及び第２のモノパルス信号の一方の浮
動小数点データの仮数部を含むビットの重みに設定して
いる。これにより、入力したモノパルス信号における有
効ビットに満たないデータの消失を防止することが可能
となり、高精度で信頼性の高い測角が可能となる。
【００１１】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照して詳細に説明する。図１は、この発
明の一実施の形態に係る測角演算回路を示すもので、複
素積和演算部１０には、例えば図示しない受信部で受信
したモノパルス信号（ΣI ，ΣQ ，ΔI ，ΔQ ）が入力
される。複素積和演算部１０には、ビットシフト部１１
の入力端が接続され、入力したモノパルス信号（ΣI ，
ΣQ ，ΔI ，ΔQ ）を基準クロックに同期して先ずモノ
パルス信号ΣI とΔI に基づいてΣI ×ΔI の演算を実
行すると共に、モノパルス信号ΣQ とΔQ に基づいてΣ
Q ×ΔQ の演算を実行した後、それら演算結果ΣI ×Δ
I とΣQ ×ΔQ を加算して演算結果（ΣI×ΔI ＋ΣQ
×ΔQ ）をビットシフト部１１に出力する。
いて、図面を参照して詳細に説明する。図１は、この発
明の一実施の形態に係る測角演算回路を示すもので、複
素積和演算部１０には、例えば図示しない受信部で受信
したモノパルス信号（ΣI ，ΣQ ，ΔI ，ΔQ ）が入力
される。複素積和演算部１０には、ビットシフト部１１
の入力端が接続され、入力したモノパルス信号（ΣI ，
ΣQ ，ΔI ，ΔQ ）を基準クロックに同期して先ずモノ
パルス信号ΣI とΔI に基づいてΣI ×ΔI の演算を実
行すると共に、モノパルス信号ΣQ とΔQ に基づいてΣ
Q ×ΔQ の演算を実行した後、それら演算結果ΣI ×Δ
I とΣQ ×ΔQ を加算して演算結果（ΣI×ΔI ＋ΣQ
×ΔQ ）をビットシフト部１１に出力する。
【００１２】ビットシフト部には、その信号入力端に指
数演算部１２が接続され、その出力端に正規化演算部１
３の一方の入力端が接続される。指数演算部１２は、和
信号であるモノパルス信号Σの大きさを示す｜Σ｜に基
づいて１／｜Σ｜2 指数部データを算出して上記ビット
シフト部１１に出力する。ビットシフト部１１は、上記
演算結果（ΣI ×ΔI ＋ΣQ ×ΔQ ）を入力した１／｜
Σ｜2 指数部データに基づいてビットシフトし、正規化
演算部１３に出力する。
数演算部１２が接続され、その出力端に正規化演算部１
３の一方の入力端が接続される。指数演算部１２は、和
信号であるモノパルス信号Σの大きさを示す｜Σ｜に基
づいて１／｜Σ｜2 指数部データを算出して上記ビット
シフト部１１に出力する。ビットシフト部１１は、上記
演算結果（ΣI ×ΔI ＋ΣQ ×ΔQ ）を入力した１／｜
Σ｜2 指数部データに基づいてビットシフトし、正規化
演算部１３に出力する。
【００１３】正規化演算部１３には、その他方の入力端
に仮数演算部１４が接続され、その出力端には、ビット
修復部１５が接続される。仮数演算部１４は、和信号で
あるモノパルス信号Σの大きさを示す｜Σ｜に基づいて
１／｜Σ｜2 仮数部データ（１／Ｒe （Σ・Σ* ））を
算出して、該１／Ｒe （Σ・Σ* ）を上記正規化演算部
１３に出力する。正規化演算部１３は、入力したビット
シフト後の演算結果（ΣI ×ΔI ＋ΣQ ×ΔQ ）に対し
て１／Ｒe （Σ・Σ* ）を乗じて（Σ・Δ*）／｜Σ｜2
を算出してビット修復部１５に出力する。
に仮数演算部１４が接続され、その出力端には、ビット
修復部１５が接続される。仮数演算部１４は、和信号で
あるモノパルス信号Σの大きさを示す｜Σ｜に基づいて
１／｜Σ｜2 仮数部データ（１／Ｒe （Σ・Σ* ））を
算出して、該１／Ｒe （Σ・Σ* ）を上記正規化演算部
１３に出力する。正規化演算部１３は、入力したビット
シフト後の演算結果（ΣI ×ΔI ＋ΣQ ×ΔQ ）に対し
て１／Ｒe （Σ・Σ* ）を乗じて（Σ・Δ*）／｜Σ｜2
を算出してビット修復部１５に出力する。
【００１４】ビット修復部１５には、その信号入力端に
上記指数演算部１２が接続され、指数演算部１２からの
１／｜Σ｜2 指数部データに基づいて（Σ・Δ* ）／｜
Σ｜2 をビットシフトして修復し、出力する。
上記指数演算部１２が接続され、指数演算部１２からの
１／｜Σ｜2 指数部データに基づいて（Σ・Δ* ）／｜
Σ｜2 をビットシフトして修復し、出力する。
【００１５】上記構成において、例えばモノパルス信号
（ΣI ，ΣQ ，ΔI ，ΔQ ）が入力１６ビット２信号／
出力１６ビット１信号の場合、複素積和演算部１０は、
図２に示すように、先ずモノパルス信号ΣI とΔI に基
づいてΣI ×ΔI の演算を実行すると共に、モノパルス
信号ΣQ とΔQ に基づいてΣQ ×ΔQ の演算を実行した
後、それら演算結果ΣI ×ΔI とΣQ ×ΔQ を加算して
演算結果演算結果（ΣI ×ΔI ＋ΣQ ×ΔQ ）をビット
シフト部１１に出力する。
（ΣI ，ΣQ ，ΔI ，ΔQ ）が入力１６ビット２信号／
出力１６ビット１信号の場合、複素積和演算部１０は、
図２に示すように、先ずモノパルス信号ΣI とΔI に基
づいてΣI ×ΔI の演算を実行すると共に、モノパルス
信号ΣQ とΔQ に基づいてΣQ ×ΔQ の演算を実行した
後、それら演算結果ΣI ×ΔI とΣQ ×ΔQ を加算して
演算結果演算結果（ΣI ×ΔI ＋ΣQ ×ΔQ ）をビット
シフト部１１に出力する。
【００１６】同時に、指数演算部１２は、図３に示すよ
うにモノパルス信号Σの大きさを示す｜Σ｜に基づいて
１／｜Σ｜2 指数データを算出してビットシフト部１１
及びビット修復部１５にそれぞれ出力する。ビットシフ
ト部１１は、入力した１／｜Σ｜2 指数部データに基づ
いて演算結果（ΣI ×ΔI ＋ΣQ ×ΔQ ）を３０−ｍビ
ットシフトして正規化演算部１３に出力する。
うにモノパルス信号Σの大きさを示す｜Σ｜に基づいて
１／｜Σ｜2 指数データを算出してビットシフト部１１
及びビット修復部１５にそれぞれ出力する。ビットシフ
ト部１１は、入力した１／｜Σ｜2 指数部データに基づ
いて演算結果（ΣI ×ΔI ＋ΣQ ×ΔQ ）を３０−ｍビ
ットシフトして正規化演算部１３に出力する。
【００１７】正規化演算部１３には、仮数演算部１４を
介して図４に示す１／｜Σ｜2 仮数部データが入力さ
れ、該１／｜Σ｜2 仮数部データとビットシフト部１１
からの（Σ・Δ* ）仮数部データとを乗じて（Σ・Δ
* ）／｜Σ｜2 を算出してビット修復部１５に出力す
る。ビット修復部１５は、図５に示すように指数演算部
１２からの１／｜Σ｜2 指数部データに基づいて（Σ・
Δ* ）／｜Σ｜2 の仮数部積をｍ＋ｎ−３０ビットシフ
トして修復し、ビット重みを補正して上位１６ビットを
出力する。
介して図４に示す１／｜Σ｜2 仮数部データが入力さ
れ、該１／｜Σ｜2 仮数部データとビットシフト部１１
からの（Σ・Δ* ）仮数部データとを乗じて（Σ・Δ
* ）／｜Σ｜2 を算出してビット修復部１５に出力す
る。ビット修復部１５は、図５に示すように指数演算部
１２からの１／｜Σ｜2 指数部データに基づいて（Σ・
Δ* ）／｜Σ｜2 の仮数部積をｍ＋ｎ−３０ビットシフ
トして修復し、ビット重みを補正して上位１６ビットを
出力する。
【００１８】このように、上記測角演算回路は、複素積
和演算部１０で演算処理した演算結果データをモノパル
ス信号の和信号の浮動小数点データの指数部データに基
づいてビットシフトした後、和信号の浮動小数点データ
の仮数部を乗算して正規化処理を実行し、この正規化処
理後のデータをシフト前に修復して和信号の浮動小数点
データの仮数部を含むビットを取得するように構成し
た。
和演算部１０で演算処理した演算結果データをモノパル
ス信号の和信号の浮動小数点データの指数部データに基
づいてビットシフトした後、和信号の浮動小数点データ
の仮数部を乗算して正規化処理を実行し、この正規化処
理後のデータをシフト前に修復して和信号の浮動小数点
データの仮数部を含むビットを取得するように構成し
た。
【００１９】これによれば、入力したモノパルス信号に
おける有効ビットに満たないデータの消失を確実に防止
することが可能となり、高精度で信頼性の高い測角が実
現される。
おける有効ビットに満たないデータの消失を確実に防止
することが可能となり、高精度で信頼性の高い測角が実
現される。
【００２０】なお、上記実施の形態では、１６ビットの
モノパルス信号を用いて構成した場合で説明したが、こ
のデータに限ることなく、適用可能であり、略同様の効
果が期待される。よって、この発明は、上記実施の形態
に限ることなく、その他、この発明の要旨を逸脱しない
範囲で種々の変形を実施し得ることは勿論のことであ
る。
モノパルス信号を用いて構成した場合で説明したが、こ
のデータに限ることなく、適用可能であり、略同様の効
果が期待される。よって、この発明は、上記実施の形態
に限ることなく、その他、この発明の要旨を逸脱しない
範囲で種々の変形を実施し得ることは勿論のことであ
る。
【００２１】
【発明の効果】以上詳述したように、この発明によれ
ば、有効ビットに満たないデータの消失防止を図り得る
ようにして、信頼性の高い高精度な信号処理を実現した
測角演算回路を提供することができる。
ば、有効ビットに満たないデータの消失防止を図り得る
ようにして、信頼性の高い高精度な信号処理を実現した
測角演算回路を提供することができる。
【図１】この発明の一実施の形態に係る測角演算回路を
示した図。
示した図。
【図２】図１の複素積和演算部のデータ処理の過程を示
した図。
した図。
【図３】図１の和信号の大きさに基づいて生成する指数
部及び仮数部を説明するために示した図。
部及び仮数部を説明するために示した図。
【図４】図１の正規化演算部のデータ処理の過程を示し
た図。
た図。
【図５】図１のシフト修復部のデータ処理の過程を示し
た図。
た図。
【図６】従来の測角演算回路を示した図。
【図７】図６のデータ処理の過程を示した図。
１０…複素積和演算部。
１１…ビットシフト部。
１２…指数演算部。
１３…正規化演算部。
１４…仮数演算部。
１５…ビット修復部。
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01S 3/00 - 3/74
G01S 7/00 - 7/42
G01S 13/00 - 13/95
Claims (3)
- 【請求項１】 入力した第１及び第２のモノパルス信号
の内積を演算処理する複素積和演算手段と、 前記第１及び第２のモノパルス信号の一方の浮動小数点
データの仮数部と指数部を算出する演算手段と、 この演算手段で抽出した浮動小数点の指数部に基づいて
前記複素積和演算手段で内積演算処理した処理結果の実
数部から有効ビット部分を抽出するビットシフト手段
と、 前記演算手段で算出した浮動小数点データの仮数部を前
記複素積和演算手段で内積演算処理した処理結果の実数
部に乗算して正規化処理を実行するデータ正規化手段
と、 このデータ正規化手段で正規化した信号のビット重みを
前記演算手段で抽出した浮動小数点の指数部に基づいて
修復するビット修復手段とを具備した測角演算回路。 - 【請求項２】 前記第１及び第２のモノパルス信号は、
和信号及び差信号であることを特徴とする請求項１記載
の測角演算回路。 - 【請求項３】 前記演算手段は、和信号の浮動小数点デ
ータの仮数部と指数部を算出してなることを特徴とする
請求項２記載の測角演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08278297A JP3523008B2 (ja) | 1997-04-01 | 1997-04-01 | 測角演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08278297A JP3523008B2 (ja) | 1997-04-01 | 1997-04-01 | 測角演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10282201A JPH10282201A (ja) | 1998-10-23 |
| JP3523008B2 true JP3523008B2 (ja) | 2004-04-26 |
Family
ID=13783996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08278297A Expired - Fee Related JP3523008B2 (ja) | 1997-04-01 | 1997-04-01 | 測角演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3523008B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012111053A1 (ja) | 2011-02-15 | 2012-08-23 | 日本電気株式会社 | 複素演算処理用コプロセッサ及びプロセッサシステム |
-
1997
- 1997-04-01 JP JP08278297A patent/JP3523008B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10282201A (ja) | 1998-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5880984A (en) | Method and apparatus for performing high-precision multiply-add calculations using independent multiply and add instruments | |
| KR100284799B1 (ko) | 시프트 수단을 이용한 지수 회로 및 사용 방법 | |
| US6317764B1 (en) | Apparatus for computing transcendental functions quickly | |
| CA1311848C (en) | Apparatus and method for floating point normalization prediction | |
| JP3178746B2 (ja) | 浮動小数点数のためのフォーマット変換装置 | |
| US11163533B2 (en) | Floating point unit for exponential function implementation | |
| KR19980041731A (ko) | 조정 및 정규화 클래스를 구비한 부동 소수점 승산 및 누산장치 | |
| US6728739B1 (en) | Data calculating device and method for processing data in data block form | |
| CN112463113A (zh) | 浮点加法单元 | |
| JP3345894B2 (ja) | 浮動小数点乗算器 | |
| WO2010138432A1 (en) | Integer multiply and multiply-add operations with saturation | |
| WO1989002119A1 (en) | Apparatus and method for using a single carry chain for leading one detection and for ''sticky'' bit calculation | |
| US20050228844A1 (en) | Fast operand formatting for a high performance multiply-add floating point-unit | |
| JP3523008B2 (ja) | 測角演算回路 | |
| US20090240753A1 (en) | Method, hardware product, and computer program product for using a decimal floating point unit to execute fixed point instructions | |
| CN112667197B (zh) | 一种基于posit浮点数格式的参数化加减法运算电路 | |
| US6581087B1 (en) | Floating point adder capable of rapid clip-code generation | |
| JPS6359170B2 (ja) | ||
| EP2884403A1 (en) | Apparatus and method for calculating exponentiation operations and root extraction | |
| CN117873427A (zh) | 一种算术逻辑单元、运算处理方法、芯片及电子设备 | |
| JPH10333886A (ja) | 浮動小数点の乗算回路 | |
| EP1220086A2 (en) | Shift circuits and partial sticky bit detection for floating point calculation | |
| US20020124034A1 (en) | System and method to efficiently approximate the term 2x | |
| SU687448A1 (ru) | Вычислительное устройство | |
| SU635488A1 (ru) | Устройство дл вычислени оптимальной структуры пороговых элементов |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040203 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040205 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080220 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090220 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100220 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100220 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110220 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130220 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140220 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |