JP3511168B2 - 容量性負荷駆動回路 - Google Patents
容量性負荷駆動回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、容量性負荷駆動回
路に係り、特に、表示素子、例えば、プラズマディスプ
レイやＥＬ表示素子、液晶表示素子などの容量性負荷の
特性を有する表示素子の電極を駆動するのに好適な容量
性負荷駆動回路に関する。
路に係り、特に、表示素子、例えば、プラズマディスプ
レイやＥＬ表示素子、液晶表示素子などの容量性負荷の
特性を有する表示素子の電極を駆動するのに好適な容量
性負荷駆動回路に関する。
【０００２】
【従来の技術】従来、ＥＬ表示素子など、容量性負荷の
特性を有する表示素子の電極を駆動するに際して、イン
ダクタンスのエネルギーを利用して直流電圧を高電圧に
変換して容量性負荷に交流電圧を印加するようにした容
量性負荷駆動回路が用いられている。
特性を有する表示素子の電極を駆動するに際して、イン
ダクタンスのエネルギーを利用して直流電圧を高電圧に
変換して容量性負荷に交流電圧を印加するようにした容
量性負荷駆動回路が用いられている。
【０００３】従来の容量性負荷駆動回路においては、直
流回路に挿入されたインダクタンスの両端にスイッチを
挿入し、各スイッチを閉じてインダクタンスに電流を流
した後一方のスイッチを複数回オンオフし、インダクタ
ンスから発生するエネルギーに従って容量性負荷に対し
て一方向に電流を流して容量性負荷を充電し、この充電
によって容量性負荷に高い電圧を発生させるとともに、
計数器により充電回数を計数し、この計数値が所定の回
数になった時点で、前記一方のスイッチを閉じて他方の
スイッチを複数回オンオフし、インダクタンスから発生
するエネルギーに従って、容量性負荷に逆方向に電流を
流して逆方向に充電し、この充電によって容量性負荷に
逆方向の高い電圧を発生させる構成が採用されており、
直流電圧を高電圧に変換して容量性負荷に交流電圧を印
加することができる。
流回路に挿入されたインダクタンスの両端にスイッチを
挿入し、各スイッチを閉じてインダクタンスに電流を流
した後一方のスイッチを複数回オンオフし、インダクタ
ンスから発生するエネルギーに従って容量性負荷に対し
て一方向に電流を流して容量性負荷を充電し、この充電
によって容量性負荷に高い電圧を発生させるとともに、
計数器により充電回数を計数し、この計数値が所定の回
数になった時点で、前記一方のスイッチを閉じて他方の
スイッチを複数回オンオフし、インダクタンスから発生
するエネルギーに従って、容量性負荷に逆方向に電流を
流して逆方向に充電し、この充電によって容量性負荷に
逆方向の高い電圧を発生させる構成が採用されており、
直流電圧を高電圧に変換して容量性負荷に交流電圧を印
加することができる。
【０００４】ところが、容量性負荷の充電電圧の極性
が、正方向から負方向或いは負方向から正方向に変わる
ときに、高いｄｖ／ｄｔに従ってノイズが発生すること
がある。
が、正方向から負方向或いは負方向から正方向に変わる
ときに、高いｄｖ／ｄｔに従ってノイズが発生すること
がある。
【０００５】そこで、容量性負荷の電圧の極性が変わる
ときに、一定の電流で容量性負荷のエネルギーを放電す
る放電回路を設け、ｄｖ／ｄｔ特性を和らげるようにし
たものが提案されている。なお、この種の技術に関連す
るものとして、たとえば、特開平８−３３２０２号公
報、特開平１０−１０５１１３号公報が挙げられる。
ときに、一定の電流で容量性負荷のエネルギーを放電す
る放電回路を設け、ｄｖ／ｄｔ特性を和らげるようにし
たものが提案されている。なお、この種の技術に関連す
るものとして、たとえば、特開平８−３３２０２号公
報、特開平１０−１０５１１３号公報が挙げられる。
【０００６】
【発明が解決しようとする課題】従来技術においては、
容量性負荷のエネルギーを一定の電流で放電するように
しているので、容量性負荷の容量が小さいときにはｄｖ
／ｄｔ特性を和らげることはできるが、容量性負荷の容
量が大きい場合には、容量性負荷のエネルギーを一定の
電流で放電しても、充電電圧の極性転換時に高いｄｖ／
ｄｔに伴ってノイズが発生する。
容量性負荷のエネルギーを一定の電流で放電するように
しているので、容量性負荷の容量が小さいときにはｄｖ
／ｄｔ特性を和らげることはできるが、容量性負荷の容
量が大きい場合には、容量性負荷のエネルギーを一定の
電流で放電しても、充電電圧の極性転換時に高いｄｖ／
ｄｔに伴ってノイズが発生する。
【０００７】また、放電回路が無い容量性負荷駆動回路
においては、容量性負荷と駆動回路との間に抵抗性負荷
を挿入し、充電電圧の極性転換時の高いｄｖ／ｄｔを抑
制する技術も提案されているが、この方式では、充電電
圧の極性転換時のみならず充電時にも抵抗性負荷によっ
て充電電圧が低下する。
においては、容量性負荷と駆動回路との間に抵抗性負荷
を挿入し、充電電圧の極性転換時の高いｄｖ／ｄｔを抑
制する技術も提案されているが、この方式では、充電電
圧の極性転換時のみならず充電時にも抵抗性負荷によっ
て充電電圧が低下する。
【０００８】本発明の目的は、充電電圧値を低下させる
ことなく、充電電圧の極性転換時における容量性負荷の
電圧を滑らかに変化させることができる容量性負荷駆動
回路を提供することにある。
ことなく、充電電圧の極性転換時における容量性負荷の
電圧を滑らかに変化させることができる容量性負荷駆動
回路を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、容量性負荷に正電荷と負電荷を交互に充
電する容量性負荷充電回路と、前記容量性負荷に対する
充電電圧の極性転換時に前記容量性負荷に蓄積された電
荷を放電する容量性負荷放電回路とを備え、前記容量性
負荷放電回路は、前記容量性負荷の充電電圧の絶対値の
低下に応じて放電電流を減少させてなる容量性負荷駆動
回路を構成したものである。
に、本発明は、容量性負荷に正電荷と負電荷を交互に充
電する容量性負荷充電回路と、前記容量性負荷に対する
充電電圧の極性転換時に前記容量性負荷に蓄積された電
荷を放電する容量性負荷放電回路とを備え、前記容量性
負荷放電回路は、前記容量性負荷の充電電圧の絶対値の
低下に応じて放電電流を減少させてなる容量性負荷駆動
回路を構成したものである。
【００１０】前記容量性負荷駆動回路を構成するに際し
ては、容量性負荷放電回路として、容量性負荷の充電電
圧の絶対値の低下に応じて電荷の引き抜き量を減少させ
る機能を有するもので構成することができる。
ては、容量性負荷放電回路として、容量性負荷の充電電
圧の絶対値の低下に応じて電荷の引き抜き量を減少させ
る機能を有するもので構成することができる。
【００１１】前記各容量性負荷駆動回路を構成するに際
しては、容量性放電回路として、以下の要素を有するも
ので構成することができる。 （１）容量性負荷の充電電圧と電圧の相異なる複数の基
準電圧とを比較する比較手段と、この比較手段の比較結
果に応じて前記容量性負荷の放電電流を調整する放電電
流調整手段とを有し、前記放電電流調整手段は、前記容
量性負荷の充電電圧の絶対値の低下に応じて放電電流を
減少させてなる。 （２）容量性負荷の充電電圧と電圧の相異なる複数の基
準電圧とを比較する比較手段と、この比較手段の比較結
果に応じて前記容量性負荷の放電電流を段階的に減少さ
せる放電電流調整手段とを有してなる。
しては、容量性放電回路として、以下の要素を有するも
ので構成することができる。 （１）容量性負荷の充電電圧と電圧の相異なる複数の基
準電圧とを比較する比較手段と、この比較手段の比較結
果に応じて前記容量性負荷の放電電流を調整する放電電
流調整手段とを有し、前記放電電流調整手段は、前記容
量性負荷の充電電圧の絶対値の低下に応じて放電電流を
減少させてなる。 （２）容量性負荷の充電電圧と電圧の相異なる複数の基
準電圧とを比較する比較手段と、この比較手段の比較結
果に応じて前記容量性負荷の放電電流を段階的に減少さ
せる放電電流調整手段とを有してなる。
【００１２】前記した手段によれば、容量性負荷充電回
路と容量性負荷放電回路とが独立に設けられており、充
電電圧の極性転換時に、容量性負荷放電回路により、容
量性負荷の充電電圧の絶対値の低下に応じて放電電流が
低減されるため、充電電圧の極性転換時に容量性負荷の
電圧を滑らかに変化させることができる。
路と容量性負荷放電回路とが独立に設けられており、充
電電圧の極性転換時に、容量性負荷放電回路により、容
量性負荷の充電電圧の絶対値の低下に応じて放電電流が
低減されるため、充電電圧の極性転換時に容量性負荷の
電圧を滑らかに変化させることができる。
【００１３】すなわち、最適なｄｖ／ｄｔ特性に従って
容量性負荷の充電電圧を変化させることができ、充電電
圧の極性転換時にノイズが発生するのを抑制することが
できる。
容量性負荷の充電電圧を変化させることができ、充電電
圧の極性転換時にノイズが発生するのを抑制することが
できる。
【００１４】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図１は本発明の一実施形態を示す
容量性負荷駆動回路の全体構成図である。図１におい
て、容量性負荷駆動回路は、容量性負荷Ｃに正電荷と負
電荷を交互に充電する容量性負荷充電回路１０と、容量
性負荷Ｃに対する充電電圧の極性転換時に、容量性負荷
Ｃに蓄積された電荷を放電する容量性負荷放電回路１２
を備えて構成されている。
に基づいて説明する。図１は本発明の一実施形態を示す
容量性負荷駆動回路の全体構成図である。図１におい
て、容量性負荷駆動回路は、容量性負荷Ｃに正電荷と負
電荷を交互に充電する容量性負荷充電回路１０と、容量
性負荷Ｃに対する充電電圧の極性転換時に、容量性負荷
Ｃに蓄積された電荷を放電する容量性負荷放電回路１２
を備えて構成されている。
【００１５】容量性負荷充電回路１０は、スイッチＳ
１、Ｓ２、Ｓ３、Ｓ４、インダクタ（コイル）Ｌ、ダイ
オードＤ１、Ｄ２を備えて構成されており、スイッチＳ
１、ダイオードＤ１、スイッチＳ３が容量性負荷Ｃに対
して直列に接続され、スイッチＳ１の一端が直流電源の
プラス側に接続されている。一方、スイッチＳ２、ダイ
オードＤ２、スイッチＳ４が容量性負荷Ｃに対して直列
に接続され、スイッチＳ２の一端が接地されている。そ
してダイオードＤ１のカソード側とダイオードＤ２のア
ノード側にインダクタＬが接続されている。
１、Ｓ２、Ｓ３、Ｓ４、インダクタ（コイル）Ｌ、ダイ
オードＤ１、Ｄ２を備えて構成されており、スイッチＳ
１、ダイオードＤ１、スイッチＳ３が容量性負荷Ｃに対
して直列に接続され、スイッチＳ１の一端が直流電源の
プラス側に接続されている。一方、スイッチＳ２、ダイ
オードＤ２、スイッチＳ４が容量性負荷Ｃに対して直列
に接続され、スイッチＳ２の一端が接地されている。そ
してダイオードＤ１のカソード側とダイオードＤ２のア
ノード側にインダクタＬが接続されている。
【００１６】上記構成による容量性負荷充電回路１０に
置いて、スイッチＳ３、Ｓ４をオフの状態にし、スイッ
チＳ１、Ｓ２を共にオンにすると、インダクタＬに電流
が流れ、インダクタＬにエネルギーが蓄積される。次
に、スイッチＳ４をオンにした後スイッチＳ２を一定時
間オンオフすると、インダクタＬに蓄積されたエネルギ
ーがダイオードＤ２、スイッチＳ４を介して容量性負荷
Ｃに供給され、容量性負荷Ｃが正電荷によって順次充電
され、容量性負荷Ｃにプラスの高電圧が発生する。
置いて、スイッチＳ３、Ｓ４をオフの状態にし、スイッ
チＳ１、Ｓ２を共にオンにすると、インダクタＬに電流
が流れ、インダクタＬにエネルギーが蓄積される。次
に、スイッチＳ４をオンにした後スイッチＳ２を一定時
間オンオフすると、インダクタＬに蓄積されたエネルギ
ーがダイオードＤ２、スイッチＳ４を介して容量性負荷
Ｃに供給され、容量性負荷Ｃが正電荷によって順次充電
され、容量性負荷Ｃにプラスの高電圧が発生する。
【００１７】容量性負荷Ｃから高電圧が発生した後、容
量性負荷Ｃに蓄積された正電荷を、容量性負荷放電回路
１２を用いて一定時間放電した後、スイッチＳ１〜Ｓ４
をオフにし、その後スイッチＳ１、Ｓ２をオンにすると
インダクタＬに電流が流れ、インダクタＬにエネルギー
が蓄積される。この後スイッチＳ３をオンにし、スイッ
チＳ１を一定時間オンオフすると、インダクタＬに蓄積
されたエネルギーがダイオードＤ１、スイッチＳ３、ス
イッチＳ２、容量性負荷Ｃを含むループを介して容量性
負荷Ｃに供給され、容量性負荷Ｃに負電荷が充電され、
容量性負荷Ｃから負の高電圧が発生する。この後、容量
性負荷Ｃに蓄積された負の電荷を、容量性負荷放電回路
１２を用いて放電することで一サイクルが終了する。こ
のサイクルを繰り返すことで、容量性負荷Ｃ、例えば、
プラズマディスプレイやＥＬ表示素子、液晶表示素子な
どの容量性負荷の特性を有する表示素子の電極を交流の
高電圧に従って駆動することができる。
量性負荷Ｃに蓄積された正電荷を、容量性負荷放電回路
１２を用いて一定時間放電した後、スイッチＳ１〜Ｓ４
をオフにし、その後スイッチＳ１、Ｓ２をオンにすると
インダクタＬに電流が流れ、インダクタＬにエネルギー
が蓄積される。この後スイッチＳ３をオンにし、スイッ
チＳ１を一定時間オンオフすると、インダクタＬに蓄積
されたエネルギーがダイオードＤ１、スイッチＳ３、ス
イッチＳ２、容量性負荷Ｃを含むループを介して容量性
負荷Ｃに供給され、容量性負荷Ｃに負電荷が充電され、
容量性負荷Ｃから負の高電圧が発生する。この後、容量
性負荷Ｃに蓄積された負の電荷を、容量性負荷放電回路
１２を用いて放電することで一サイクルが終了する。こ
のサイクルを繰り返すことで、容量性負荷Ｃ、例えば、
プラズマディスプレイやＥＬ表示素子、液晶表示素子な
どの容量性負荷の特性を有する表示素子の電極を交流の
高電圧に従って駆動することができる。
【００１８】一方、容量性負荷放電回路１２は、容量性
負荷Ｃに蓄積された負の電荷を放電する負側の放電回路
として、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、コンパレータＣ
ＭＰ１、ＣＭＰ２、バイポーラートランジスタＱ１、Ｎ
ＭＯＳトランジスタ（ＮチャンネルＭＯＳトランジス
タ）ＭＮ１、ＭＮ２を備え、容量性負荷Ｃに蓄積された
正の電荷を放電する放電回路として、抵抗Ｒ５、Ｒ６、
Ｒ７、Ｒ８、コンパレータＣＭＰ３、ＣＭＰ４、バイポ
ーラートランジスタＱ２、ＰＭＯＳトランジスタ（Ｐチ
ャンネルＭＯＳトランジスタ）ＭＰ１、ＭＰ２を備えて
構成されており、コンパレータＣＭＰ１〜ＣＭＰ４のマ
イナス入力端子がスイッチＳ５を介して容量性負荷Ｃに
接続されている。
負荷Ｃに蓄積された負の電荷を放電する負側の放電回路
として、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、コンパレータＣ
ＭＰ１、ＣＭＰ２、バイポーラートランジスタＱ１、Ｎ
ＭＯＳトランジスタ（ＮチャンネルＭＯＳトランジス
タ）ＭＮ１、ＭＮ２を備え、容量性負荷Ｃに蓄積された
正の電荷を放電する放電回路として、抵抗Ｒ５、Ｒ６、
Ｒ７、Ｒ８、コンパレータＣＭＰ３、ＣＭＰ４、バイポ
ーラートランジスタＱ２、ＰＭＯＳトランジスタ（Ｐチ
ャンネルＭＯＳトランジスタ）ＭＰ１、ＭＰ２を備えて
構成されており、コンパレータＣＭＰ１〜ＣＭＰ４のマ
イナス入力端子がスイッチＳ５を介して容量性負荷Ｃに
接続されている。
【００１９】抵抗Ｒ１、Ｒ２、抵抗Ｒ３、Ｒ４は、電圧
の相異なるマイナスの基準電圧を生成するために、それ
ぞれ直列接続されてマイナスの電源回路中に挿入されて
いる。そして抵抗Ｒ４の両端から基準電圧−Ｖ１を発生
し、抵抗Ｒ２の両端から基準電圧−Ｖ２を発生するよう
になっており、これら基準電圧は、−Ｖ１＜−Ｖ２の関
係に設定されている。コンパレータＣＭＰ１は容量性負
荷Ｃの電圧と基準電圧−Ｖ２とを比較し、この比較結果
に応じてＬまたはＨレベルの信号をトランジスタＭＮ２
に出力するようになっている。コンパレータＣＭＰ２は
容量性負荷Ｃの電圧と基準電圧−Ｖ１とを比較し、この
比較結果に応じてＬまたはＨレベルの信号をトランジス
タＭＮ１に出力するようになっている。すなわち、コン
パレータＣＭＰ１、ＣＭＰ２は容量性負荷Ｃの充電電圧
と基準電圧とを比較する比較手段として構成されてい
る。
の相異なるマイナスの基準電圧を生成するために、それ
ぞれ直列接続されてマイナスの電源回路中に挿入されて
いる。そして抵抗Ｒ４の両端から基準電圧−Ｖ１を発生
し、抵抗Ｒ２の両端から基準電圧−Ｖ２を発生するよう
になっており、これら基準電圧は、−Ｖ１＜−Ｖ２の関
係に設定されている。コンパレータＣＭＰ１は容量性負
荷Ｃの電圧と基準電圧−Ｖ２とを比較し、この比較結果
に応じてＬまたはＨレベルの信号をトランジスタＭＮ２
に出力するようになっている。コンパレータＣＭＰ２は
容量性負荷Ｃの電圧と基準電圧−Ｖ１とを比較し、この
比較結果に応じてＬまたはＨレベルの信号をトランジス
タＭＮ１に出力するようになっている。すなわち、コン
パレータＣＭＰ１、ＣＭＰ２は容量性負荷Ｃの充電電圧
と基準電圧とを比較する比較手段として構成されてい
る。
【００２０】一方、抵抗Ｒ５、Ｒ６、抵抗Ｒ７、Ｒ８
は、正の基準電圧を生成するために、それぞれ直列接続
されてプラスの電源回路中に挿入されている。そして抵
抗Ｒ６の両端から基準電圧＋Ｖ１を発生し、抵抗Ｒ８の
両端から基準電圧＋Ｖ２を発生するようになっている。
コンパレータＣＭＰ３は容量性負荷Ｃの電圧と基準電圧
＋Ｖ１とを比較し、この比較結果に応じてＬまたはＨレ
ベルの信号をトランジスタＭＰ１に出力するようになっ
ている。コンパレータＣＭＰ４は、容量性負荷Ｃの電圧
と基準電圧＋Ｖ２とを比較し、この比較結果に応じてＬ
またはＨレベルの信号をトランジスタＭＰ２に出力する
ようになっている。すなわち、コンパレータＣＭＰ３、
ＣＭＰ４は容量性負荷Ｃの充電電圧と基準電圧とを比較
する比較手段として構成されている。
は、正の基準電圧を生成するために、それぞれ直列接続
されてプラスの電源回路中に挿入されている。そして抵
抗Ｒ６の両端から基準電圧＋Ｖ１を発生し、抵抗Ｒ８の
両端から基準電圧＋Ｖ２を発生するようになっている。
コンパレータＣＭＰ３は容量性負荷Ｃの電圧と基準電圧
＋Ｖ１とを比較し、この比較結果に応じてＬまたはＨレ
ベルの信号をトランジスタＭＰ１に出力するようになっ
ている。コンパレータＣＭＰ４は、容量性負荷Ｃの電圧
と基準電圧＋Ｖ２とを比較し、この比較結果に応じてＬ
またはＨレベルの信号をトランジスタＭＰ２に出力する
ようになっている。すなわち、コンパレータＣＭＰ３、
ＣＭＰ４は容量性負荷Ｃの充電電圧と基準電圧とを比較
する比較手段として構成されている。
【００２１】トランジスタＭＮ１、ＭＮ２は互いに並列
に接続され、ソース端子が接地され、ドレイン端子がト
ランジスタＱ１のベースに接続されている。トランジス
タＭＰ１、ＭＰ２は互いに並列に接続され、ソース端子
がプラス電源に接続され、ドレイン端子がトランジスタ
Ｑ２のベースに接続されている。トランジスタＱ１、Ｑ
２はトーテムポール接続されて、各トランジスタＱ１、
Ｑ２のコレクタがスイッチＳ５を介して容量性負荷Ｃに
接続されている。トランジスタＱ１、Ｑ２、トランジス
タＭＮ１、ＭＮ２、ＭＰ１、ＭＰ２は、トランジスタＭ
Ｎ１、ＭＮ２のオンオフ状態に応じてトランジスタＱ１
のベース電流を調整し、トランジスタＭＰ１、ＭＰ２の
オンオフ状態に応じてトランジスタＱ２のベース電流を
調整し、コンパレータＣＭＰ１、ＣＭＰ２の比較結果あ
るいはコンパレータＣＭＰ３、ＣＭＰ４の比較結果に応
じて容量性負荷Ｃの放電電量を段階的に減少させる放電
電流調整手段として構成されている。
に接続され、ソース端子が接地され、ドレイン端子がト
ランジスタＱ１のベースに接続されている。トランジス
タＭＰ１、ＭＰ２は互いに並列に接続され、ソース端子
がプラス電源に接続され、ドレイン端子がトランジスタ
Ｑ２のベースに接続されている。トランジスタＱ１、Ｑ
２はトーテムポール接続されて、各トランジスタＱ１、
Ｑ２のコレクタがスイッチＳ５を介して容量性負荷Ｃに
接続されている。トランジスタＱ１、Ｑ２、トランジス
タＭＮ１、ＭＮ２、ＭＰ１、ＭＰ２は、トランジスタＭ
Ｎ１、ＭＮ２のオンオフ状態に応じてトランジスタＱ１
のベース電流を調整し、トランジスタＭＰ１、ＭＰ２の
オンオフ状態に応じてトランジスタＱ２のベース電流を
調整し、コンパレータＣＭＰ１、ＣＭＰ２の比較結果あ
るいはコンパレータＣＭＰ３、ＣＭＰ４の比較結果に応
じて容量性負荷Ｃの放電電量を段階的に減少させる放電
電流調整手段として構成されている。
【００２２】次に、容量性負荷Ｃに正の電荷が蓄積され
た後、正側の放電回路を用いて容量性負荷Ｃの電荷を放
電するときの作用について説明する。
た後、正側の放電回路を用いて容量性負荷Ｃの電荷を放
電するときの作用について説明する。
【００２３】容量性負荷Ｃの電圧が高くなった後、容量
性負荷Ｃの充電電圧の極性を負側に転換するに際して、
スイッチＳ５がオンになって閉じると、容量性負荷Ｃの
電圧は基準電圧＋Ｖ１、＋Ｖ２よりも高いため、コンパ
レータＣＭＰ３、ＣＭＰ４の出力がＬレベルとなって各
トランジスタＭＰ１、ＭＰ２が共にオンとなり、トラン
ジスタＭＰ１、ＭＰ２のドレイン電流がトランジスター
Ｑ２のベース電流となって、トランジスタＱ２には大き
いコレクタ電流が流れる。このとき容量性負荷Ｃに蓄積
された電荷はトランジスタＱ２のベース電流の大きさに
応じて引き抜かれる。
性負荷Ｃの充電電圧の極性を負側に転換するに際して、
スイッチＳ５がオンになって閉じると、容量性負荷Ｃの
電圧は基準電圧＋Ｖ１、＋Ｖ２よりも高いため、コンパ
レータＣＭＰ３、ＣＭＰ４の出力がＬレベルとなって各
トランジスタＭＰ１、ＭＰ２が共にオンとなり、トラン
ジスタＭＰ１、ＭＰ２のドレイン電流がトランジスター
Ｑ２のベース電流となって、トランジスタＱ２には大き
いコレクタ電流が流れる。このとき容量性負荷Ｃに蓄積
された電荷はトランジスタＱ２のベース電流の大きさに
応じて引き抜かれる。
【００２４】即ち、トランジスタＱ２のベース電流の大
きさに従って放電電流が流れ、容量性負荷Ｃに蓄積され
た電荷が放電することになる。
きさに従って放電電流が流れ、容量性負荷Ｃに蓄積され
た電荷が放電することになる。
【００２５】そして容量性負荷Ｃの電荷が放電し、容量
性負荷Ｃの電圧が下がり、容量性負荷Ｃの電圧が基準電
圧＋Ｖ１よりも下がると、コンパレータＣＭＰ３の出力
がＬレベルからＨレベルに反転し、トランジスタＭＰ１
がオン状態からオフ状態に変化する。これにより、トラ
ンジスタＱ２のベースにはトランジスタＭＰ２のドレイ
ン電流のみが供給されるため、トランジスタＱ２のベー
ス電流が低下し、放電電流が減少する。
性負荷Ｃの電圧が下がり、容量性負荷Ｃの電圧が基準電
圧＋Ｖ１よりも下がると、コンパレータＣＭＰ３の出力
がＬレベルからＨレベルに反転し、トランジスタＭＰ１
がオン状態からオフ状態に変化する。これにより、トラ
ンジスタＱ２のベースにはトランジスタＭＰ２のドレイ
ン電流のみが供給されるため、トランジスタＱ２のベー
ス電流が低下し、放電電流が減少する。
【００２６】即ち、ベース電流の低下に伴って電荷の引
き抜き量も低下し、ベース電流の低下に伴って容量性負
荷Ｃの電圧が徐々に低下することになる。
き抜き量も低下し、ベース電流の低下に伴って容量性負
荷Ｃの電圧が徐々に低下することになる。
【００２７】このように、容量性負荷Ｃに蓄積された正
の電荷を放電するに際して、一定の放電時間内に、レベ
ルの異なる二つのベース電流で容量性負荷Ｃの電荷を引
き抜くため、単一レベルのベース電流に従って容量性負
荷Ｃの電荷を引き抜くときに比べて、容量性負荷Ｃの容
量が仕様などによって変わったときでも、一定の放電期
間内のｄｖ／ｄｔを緩和させることができ、ノイズの発
生を抑制できる。
の電荷を放電するに際して、一定の放電時間内に、レベ
ルの異なる二つのベース電流で容量性負荷Ｃの電荷を引
き抜くため、単一レベルのベース電流に従って容量性負
荷Ｃの電荷を引き抜くときに比べて、容量性負荷Ｃの容
量が仕様などによって変わったときでも、一定の放電期
間内のｄｖ／ｄｔを緩和させることができ、ノイズの発
生を抑制できる。
【００２８】つまり、容量性負荷Ｃの容量が大きくなっ
た場合（容量性負荷Ｃの電圧が高くなった場合）大電流
で電荷を引き抜く時間が長くなり、また逆に容量性負荷
Ｃの容量が小さくなった場合（容量性負荷の電圧が低く
なった場合）、小電流で電荷を引き抜く時間が長くな
る。
た場合（容量性負荷Ｃの電圧が高くなった場合）大電流
で電荷を引き抜く時間が長くなり、また逆に容量性負荷
Ｃの容量が小さくなった場合（容量性負荷の電圧が低く
なった場合）、小電流で電荷を引き抜く時間が長くな
る。
【００２９】次に、容量性負荷Ｃに負の電荷が蓄積され
た後、この電荷を負側の放電回路によって放電するとき
の作用を説明する。
た後、この電荷を負側の放電回路によって放電するとき
の作用を説明する。
【００３０】容量性負荷Ｃに負の電荷が蓄積されて容量
性負荷Ｃから負の高電圧が発生した後、容量性負荷Ｃの
電圧を正側に切り換える極性の転換時にスイッチＳ５が
オンになって閉じると、容量性負荷Ｃの電圧は基準電圧
−Ｖ１、−Ｖ２よりも低いため、コンパレータＣＭＰ
１、ＣＭＰ２の出力はＨレベルとなって各トランジスタ
ＭＮ１、ＭＮ２が共にオンとなり、トランジスタＭＮ
１、ＭＮ２のドレイン電流がトランジスタＱ１のベース
電流となってトランジスタＱ１に大きなコレクタ電流が
流れる。この結果、大きなベース電流に従って容量性負
荷Ｃの電荷が放電し、容量性負荷Ｃの電圧が順次低下す
る。
性負荷Ｃから負の高電圧が発生した後、容量性負荷Ｃの
電圧を正側に切り換える極性の転換時にスイッチＳ５が
オンになって閉じると、容量性負荷Ｃの電圧は基準電圧
−Ｖ１、−Ｖ２よりも低いため、コンパレータＣＭＰ
１、ＣＭＰ２の出力はＨレベルとなって各トランジスタ
ＭＮ１、ＭＮ２が共にオンとなり、トランジスタＭＮ
１、ＭＮ２のドレイン電流がトランジスタＱ１のベース
電流となってトランジスタＱ１に大きなコレクタ電流が
流れる。この結果、大きなベース電流に従って容量性負
荷Ｃの電荷が放電し、容量性負荷Ｃの電圧が順次低下す
る。
【００３１】容量性負荷Ｃの電圧が０Ｖ側に移行する過
程で、容量性負荷Ｃの電圧が基準電圧−Ｖ１よりも０Ｖ
側に変化すると、コンパレータＣＭＰ２の出力がＨレベ
ルからＬレベルに反転し、トランジスタＭＮ１がオン状
態からオフ状態になり、トランジスタＱ１のベース電流
が低下する。
程で、容量性負荷Ｃの電圧が基準電圧−Ｖ１よりも０Ｖ
側に変化すると、コンパレータＣＭＰ２の出力がＨレベ
ルからＬレベルに反転し、トランジスタＭＮ１がオン状
態からオフ状態になり、トランジスタＱ１のベース電流
が低下する。
【００３２】このように、容量性負荷Ｃに蓄積された負
の電荷を一定の放電時間内で放電するに際して、容量性
負荷Ｃに蓄積された電荷をレベルの異なる二つのベース
電流に従って引き抜くようにしたため、単一レベルのベ
ース電流に従って容量性負荷Ｃの電荷を引き抜くときに
比べて、容量性負荷Ｃの容量が仕様などによって変わっ
たときでも、一定の放電期間内のｄｖ／ｄｔを緩和させ
ることができ、ノイズの発生を抑制できる。
の電荷を一定の放電時間内で放電するに際して、容量性
負荷Ｃに蓄積された電荷をレベルの異なる二つのベース
電流に従って引き抜くようにしたため、単一レベルのベ
ース電流に従って容量性負荷Ｃの電荷を引き抜くときに
比べて、容量性負荷Ｃの容量が仕様などによって変わっ
たときでも、一定の放電期間内のｄｖ／ｄｔを緩和させ
ることができ、ノイズの発生を抑制できる。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
充電電圧の極性転換時に、容量性負荷放電回路により、
容量性負荷の充電電圧の絶対値の低下に応じて放電電流
が低減されるため、充電電圧の極性転換時に容量性負荷
の電圧を滑らかに変化させることができ、充電電圧の極
性転換時にノイズが発生するのを抑制することができ
る。
充電電圧の極性転換時に、容量性負荷放電回路により、
容量性負荷の充電電圧の絶対値の低下に応じて放電電流
が低減されるため、充電電圧の極性転換時に容量性負荷
の電圧を滑らかに変化させることができ、充電電圧の極
性転換時にノイズが発生するのを抑制することができ
る。
【図１】本発明の一実施形態を示す容量性負荷駆動回路
の全体構成図である。
の全体構成図である。
１０ 容量性負荷充電回路
１２ 容量性負荷放電回路
Ｓ１〜Ｓ５ スイッチ
Ｌ インダクタ
Ｄ１、Ｄ２ ダイオード
Ｃ 容量性負荷
Ｒ１〜Ｒ８ 抵抗
ＣＭＰ１〜ＣＭＰ４ コンパレータ
Ｑ１、Ｑ２ バイポーラートランジスタ
ＭＮ１、ＭＮ２ ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２ ＰＭＯＳトランジスタ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｇ０９Ｇ 3/36 Ｇ０９Ｇ 3/28 Ｊ
(72)発明者 田中 荘
茨城県日立市幸町三丁目１番１号 株式
会社 日立製作所 日立事業所内
(56)参考文献 特開 平４−260089（ＪＰ，Ａ)
特開 平６−104654（ＪＰ，Ａ)
特開 平11−259035（ＪＰ，Ａ)
特開 平11−231829（ＪＰ，Ａ)
特開2000−293131（ＪＰ，Ａ)
国際公開99／293131（ＷＯ，Ａ１)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G09G 3/20 611
G09G 3/20 621
G02F 1/133 505
G09G 3/28
G09G 3/30
G09G 3/36
Claims (4)
- 【請求項１】 容量性負荷に正電荷と負電荷を交互に充
電する容量性負荷充電回路と、前記容量性負荷に対する
充電電圧の極性転換時に前記容量性負荷に蓄積された電
荷を放電する容量性負荷放電回路とを備え、前記容量性
負荷放電回路は、前記容量性負荷の充電電圧の絶対値の
低下に応じて放電電流を減少させてなる容量性負荷駆動
回路。 - 【請求項２】 容量性負荷に正電荷と負電荷を交互に充
電する容量性負荷充電回路と、前記容量性負荷に対する
充電電圧の極性転換時に前記容量性負荷に蓄積された電
荷を放電する容量性負荷放電回路とを備え、前記容量性
負荷放電回路は、前記容量性負荷の充電電圧の絶対値の
低下に応じて電荷の引き抜き量を減少させてなる容量性
負荷駆動回路。 - 【請求項３】 容量性負荷に正電荷と負電荷を交互に充
電する容量性負荷充電回路と、前記容量性負荷に対する
充電電圧の極性転換時に前記容量性負荷に蓄積された電
荷を放電する容量性負荷放電回路とを備え、前記容量性
負荷放電回路は、前記容量性負荷の充電電圧と電圧の相
異なる複数の基準電圧とを比較する比較手段と、この比
較手段の比較結果に応じて前記容量性負荷の放電電流を
調整する放電電流調整手段とを有し、前記放電電流調整
手段は、前記容量性負荷の充電電圧の絶対値の低下に応
じて放電電流を減少させてなる容量性負荷駆動回路。 - 【請求項４】 容量性負荷に正電荷と負電荷を交互に充
電する容量性負荷充電回路と、前記容量性負荷に対する
充電電圧の極性転換時に前記容量性負荷に蓄積された電
荷を放電する容量性負荷放電回路とを備え、前記容量性
負荷放電回路は、前記容量性負荷の充電電圧と電圧の相
異なる複数の基準電圧とを比較する比較手段と、この比
較手段の比較結果に応じて前記容量性負荷の放電電流を
段階的に減少させる放電電流調整手段とを有してなる容
量性負荷駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000048542A JP3511168B2 (ja) | 2000-02-25 | 2000-02-25 | 容量性負荷駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000048542A JP3511168B2 (ja) | 2000-02-25 | 2000-02-25 | 容量性負荷駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001236032A JP2001236032A (ja) | 2001-08-31 |
| JP3511168B2 true JP3511168B2 (ja) | 2004-03-29 |
Family
ID=18570618
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000048542A Expired - Fee Related JP3511168B2 (ja) | 2000-02-25 | 2000-02-25 | 容量性負荷駆動回路 |
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| JP (1) | JP3511168B2 (ja) |
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|---|---|---|---|---|
| AU2003219397A1 (en) * | 2002-05-16 | 2003-12-02 | Koninklijke Philips Electronics N.V. | Led capacitance discharge with limited current |
| CN100373439C (zh) * | 2003-09-18 | 2008-03-05 | 统宝光电股份有限公司 | 液晶显示器的驱动方法及驱动电路 |
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2000
- 2000-02-25 JP JP2000048542A patent/JP3511168B2/ja not_active Expired - Fee Related
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| JP2001236032A (ja) | 2001-08-31 |
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