JP3508122B2 - バス・アナライザ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速シリアルバス
のバス・アナライザに関し、特に小さな記憶容量でパケ
ット等の蓄積が可能であり、また、高速シリアルバス上
にパケットデータを容易に発生させることが可能なバス
・アナライザに関する。

【０００２】

【従来の技術】動画像、静止画像、音声及び文字等のマ
ルチメディア情報をコンピュータ、周辺機器及びデジタ
ルビデオカメラ等の一般向けのＡＶ機器との間で高速に
通信するための新しい通信プロトコルがＩＥＥＥ（Inst
itute of Electrical and Electronics Engineers）で
国際標準化されつつある。

【０００３】前記通信プロトコルはＩＥＥＥ１３９４シ
リアルバス（以下、単に高速シリアルバスと呼ぶ。）に
より通信が行われ、通信されるパケットデータは一定の
時間間隔で送受信されるのが大きな特徴である。

【０００４】このような高速シリアルバスのインターフ
ェースを備えた機器の開発では、そのデバッグ過程にお
いて高速シリアルバス上の波形を観測する必要性が生じ
る。また、逆に、高速シリアルバス上に適宜パケットデ
ータを発生させ前記機器の動作を検討するなどの必要性
も生じる。

【０００５】従来では、単体の高速シリアルバス上のパ
ケットデータ取り込みそのパケットデータ等を記憶する
バス・アナライザや、高速シリアルバス上にパケットデ
ータを発生させる発生装置を組み合わせて前記機器のデ
バッグ等が行われていた。

【０００６】また、単体機器の組み合わせでは使い勝手
が悪いので、パケットデータ発生機能を装備したバス・
アナライザも考えられていた。例えば、高速シリアルバ
ス上に伝播する特定のパケットデータや特定のイベント
によりトリガを発生させて当該パケットデータ等を取り
込んで格納する一方、予め格納されているデータに基づ
きパケットデータを発生させて高速シリアルバス上に出
力するようなバス・アナライザがあった。

【０００７】図８はこのような従来のバス・アナライザ
の一例を示す構成ブロック図である。図８において１は
物理層ＩＣ、２はリンク層ＩＣ、３は制御回路、４はト
リガ発生回路、５はパケットデータ等を格納する第１の
記憶回路、６は発生させるパケットデータに関するデー
タが格納された第２の記憶回路、１００は高速シリアル
バスである。

【０００８】高速シリアルバス１００は物理層ＩＣ１に
接続され、物理層ＩＣ１の入出力はリンク層ＩＣ２にそ
れぞれ接続される。また、リンク層ＩＣ２の入出力は制
御回路３に接続されると共にリンク層ＩＣ２の出力はト
リガ発生回路４に接続される。

【０００９】トリガ発生回路４の出力であるトリガ信号
は制御回路３のトリガ入力端子に接続され、記憶回路５
及び６は制御回路３によりその動作が制御されると共に
記憶回路５及び６の入出力は制御回路３にそれぞれ接続
される。

【００１０】ここで、図８に示す従来例の動作を説明す
る。高速シリアルバス１００を伝播したパケットデータ
は物理層ＩＣ１で受信され、物理層ＩＣ１で受信された
パケットデータはリンク層ＩＣ２においてデータとして
抽出される。

【００１１】トリガ発生回路４はリンク層ＩＣ２で抽出
されたデータに同期して、若しくは、バスリセット、ア
ービトレーションリセットギャップやＣＲＣエラー等の
イベント発生に同期してトリガ信号を発生させる。制御
回路３はトリガ発生回路４からのトリガ信号に基づきリ
ンク層ＩＣ２から出力されるデータや発生したイベント
を取り込み記憶回路５に順次格納する。

【００１２】例えば、特定のパケットデータを取り込む
場合は制御回路３はトリガ発生回路４に前記特定のパケ
ットデータのパターンデータを設定し、また、記憶回路
５に格納・蓄積するデータ数も予め指定しておく。

【００１３】そして、高速シリアルバス１００から前記
特定のパケットデータが物理層ＩＣ１に入力されると、
リンク層ＩＣ２は前記パケットデータからデータを抽出
して制御回路３及びトリガ発生回路４に出力する。

【００１４】トリガ発生回路４はリンク層ＩＣ２が抽出
したデータと予め設定されたパターンデータが一致、言
い換えれば、トリガ条件が成立すればトリガ信号を制御
回路３に出力し、制御回路３はリンク層ＩＣ２が抽出し
たデータを予め指定されたデータ数、若しくは、記憶容
量一杯まで記憶回路５に順次格納・蓄積する。

【００１５】一方、高速シリアルバス１００にパケット
データを発生させる場合には、予め記憶回路６に発生さ
せるパケットデータに関するデータを格納させておく。

【００１６】そして、パケットデータ発生時において制
御回路３は記憶回路６から前記データを順次読み出すと
共にリンク層ＩＣ２に出力する。リンク層ＩＣ２は入力
されたデータからパケットデータを生成して物理層ＩＣ
１に出力し、物理層ＩＣ１は高速シリアルバス１００上
に前記パケットデータを送信する。

【００１７】この結果、図８に示す従来例では、高速シ
リアルバス上に伝播する特定のパケットデータや特定の
イベントによりトリガを発生させて当該パケットデータ
等を取り込んで格納すると共に、予め格納されているデ
ータに基づきパケットデータを発生させて高速シリアル
バス上に出力することが可能になる。

【００１８】

【発明が解決しようとする課題】しかし、従来例ではト
リガ発生回路４でのトリガ条件成立以降に予め指定され
たデータ数、若しくは、記憶容量一杯まで記憶回路５に
格納・蓄積されるので時間的に散在する事象を順次取り
込むためには大きな記憶容量が必要になると言った問題
点があった。また、トリガ条件成立以前のパケットデー
タを取り込むことはできないと言った問題点があった。

【００１９】また、高速シリアルバス１００上にパケッ
トデータを発生させることは可能であるもののパケット
データ発生用の個々のデータはユーザが作成しなければ
ならず、前記データの編集が煩雑であると言った問題点
があった。

【００２０】さらに、記憶回路６に格納されたデータを
順次読み出してパケットデータを発生させるため、パケ
ットデータ発生のシーケンス順に前記データを記憶回路
６に格納しなければならず、前記シーケンスが長い場合
には大きな記憶容量が必要であると言った問題点があっ
た。従って本発明が解決しようとする課題は、小さな記
憶容量でパケット等の蓄積が可能で、高速シリアルバス
上にパケットデータを容易に発生させることが可能なバ
ス・アナライザを実現することにある。

【００２１】

【課題を解決するための手段】このような課題を達成す
るために、本発明のうち請求項１記載の発明は、高速シ
リアルバスのバス・アナライザにおいて、前記高速シリ
アルバス上のパケットデータを送受信する物理層ＩＣ
と、この物理層ＩＣで受信されたパケットデータからデ
ータを抽出するリンク層ＩＣと、このリンク層ＩＣの出
力に基づきトリガ信号を発生させるトリガ発生回路と、
取り込んだデータ若しくはイベントが格納される記憶回
路と、この記憶回路をリングメモリとして動作させると
共に前記トリガ信号発生後に格納したデータ数がトリガ
信号発生後の格納すべきパケット数に一致した時点で前
記記憶回路の格納動作を停止させる制御回路とを備えた
ことにより、小さな記憶容量でパケット等の蓄積が可能
になる。また、従来例ではできなかったトリガ条件成立
以前のパケットデータ等を取り込むことが可能になる。

【００２２】請求項２記載の発明は、請求項１記載の発
明であるバス・アナライザにおいて、前記トリガ信号発
生後に格納したデータ数がトリガ信号発生後の格納すべ
きパケット数に一致する前に現在のアドレスカウンタの
カウント値がトリガ信号発生前のデータ若しくはイベン
トが格納されていると予測されるカウント値に一致した
時点で前記記憶回路の格納動作を停止することにより、
トリガ信号発生前のデータ等の消去を防止することが可
能になる。

【００２３】請求項３記載の発明は、請求項１記載の発
明であるバス・アナライザにおいて、前記記憶回路の記
憶領域を２分割して一方の記憶領域をリングメモリ動作
させると共に他方の記憶領域に一方の記憶領域に格納さ
れたデータ若しくはイベントを移動させることにより、
記憶回路の使用効率を向上させて記憶回路の記憶容量を
小さくすることが可能になる。

【００２４】請求項４記載の発明は、請求項３記載の発
明であるバス・アナライザにおいて、アドレスカウンタ
を単純増加させることにより前記一方の記憶領域をリン
グメモリ動作させることにより、制御回路におけるアド
レス制御が容易になる。

【００２５】請求項５記載の発明は、請求項１記載の発
明であるバス・アナライザにおいて、前記記憶回路をリ
ングメモリ動作させると共に第２の記憶回路を設けてこ
の第２の記憶回路に前記記憶回路に格納されたデータ若
しくはイベントを移動させることにより、前記第２の記
憶回路の使用効率を向上させて記憶回路の記憶容量を小
さくすることが可能になる。

【００２６】請求項６記載の発明は、請求項５記載の発
明であるバス・アナライザにおいて、アドレスカウンタ
を単純増加させることにより前記記憶回路をリングメモ
リ動作させることにより、制御回路におけるアドレス制
御が容易になる。

【００２７】

【００２８】

【００２９】

【００３０】

【００３１】

【００３２】

【００３３】

【００３４】

【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係るバス・アナライザの一実
施例を示す構成ブロック図である。

【００３５】図１において１，２，４及び１００は図８
と同一符号を付してあり、３ａは制御回路、７はフィル
タ回路、８はデータ編集回路、９は取り込んだパケット
データ若しくはイベント及びパケットデータ発生用のデ
ータが格納される第１の記憶回路、１０はパケットデー
タ発生のシーケンスが格納される第２の記憶回路であ
る。

【００３６】高速シリアルバス１００は物理層ＩＣ１に
接続され、物理層ＩＣ１の入出力はリンク層ＩＣ２にそ
れぞれ接続される。また、リンク層ＩＣ２の出力はトリ
ガ発生回路４及びフィルタ回路７に接続される。

【００３７】トリガ発生回路４の出力であるトリガ信号
は制御回路３ａのトリガ入力端子に接続され、フィルタ
回路７の出力は制御回路３ａの入力端子に接続される。
また、制御回路３ａの入出力はデータ編集回路８に接続
され、データ編集回路８の出力はリンク層ＩＣ２の入力
端子に接続される。

【００３８】さらに、記憶回路９及び１０は制御回路３
ａによりその動作が制御されると共に記憶回路９及び１
０の入出力は制御回路３ａにそれぞれ接続される。

【００３９】ここで、図１に示す実施例の動作を図２、
図３及び図４を用いて説明する。図２、図３及び図４は
記憶回路９の格納動作を説明する説明図である。制御回
路３ａにはトリガ信号発生前の格納すべきパケット数”
Ｐｂ”とトリガ信号発生後の格納すべきパケット数”Ｐ
ａ”が予め設定されている。従来例と同様に高速シリア
ルバス１００を伝播したパケットデータは物理層ＩＣ１
で受信され、物理層ＩＣ１で受信されたパケットデータ
はリンク層ＩＣ２においてデータとして抽出される。

【００４０】また、データ等を格納・蓄積する記憶回路
９はリングメモリとして動作する。すなわち、制御回路
３ａはトリガ発生回路４からのトリガ信号の有無に関わ
りなく先頭アドレスから順次データ等を記憶回路９に格
納し、記憶回路９の記憶容量が一杯になった場合には、
再び先頭アドレスからデータ等を記憶回路９に上書きす
る。

【００４１】例えば、図２に示すように制御回路３ａは
アドレスカウンタを”アドレスＡ”に設定すると共にア
ドレスカウンタをインクリメントして記憶回路９の”ア
ドレスＡ”から順次データ等を格納し、”アドレスＺ”
までデータ等を格納した場合、制御回路３ａは再びアド
レスカウンタを”アドレスＡ”に戻してデータ等を格納
する。すなわち、記憶回路９には記憶容量分の最新のデ
ータ等が常時格納され、古いデータ等は順次上書き削除
される。

【００４２】ここで、トリガ発生回路４がリンク層ＩＣ
２で抽出されたデータに同期して、若しくは、バスリセ
ット、アービトレーションリセットギャップやＣＲＣエ
ラー等のイベント発生に同期してトリガ信号を発生する
と、制御回路３ａは前記トリガ信号が発生した時点のア
ドレスカウンタのカウント値”Ａ０”を記憶する。

【００４３】この時点で制御回路３ａはトリガ信号発生
前のデータ等が格納されていると予測されるカウント
値”Ａｂ”を、前記トリガ信号が発生した時点のアドレ
スカウンタのカウント値”Ａ０”及び最大パケット長”
Ｌｍａｘ”を用いて、 Ａｂ＝Ａ０−Ｐｂ×Ｌｍａｘ （１） と求める。

【００４４】また、同時に、制御回路３ａはトリガ信号
発生後に格納したデータ数をカウントするカウンタのカ
ウント値”Ｃａ”を初期化すると共に、前記カウント
値”Ｃａ”がトリガ信号発生後の格納すべきパケット
数”Ｐａ”に一致した時点で記憶回路９の格納動作を停
止させる。

【００４５】すなわち、図３に示すように記憶回路９の
カウント値”Ａｂ”から現在のアドレスカウンタのカウ
ント値”Ａａ”までには、トリガ信号発生時点のカウン
ト値”Ａ０”を挟んでトリガ信号発生前”Ｐｂ”個のデ
ータ等及びトリガ信号発生後”Ｐａ”個のデータ等が格
納されたことになる。

【００４６】この結果、記憶回路９をリングメモリとし
て動作させると共にトリガ信号発生後に格納したデータ
数がトリガ信号発生後の格納すべきパケット数に一致し
た時点で記憶回路９の格納動作を停止させることによ
り、小さな記憶容量でパケット等の蓄積が可能になる。
また、従来例ではできなかったトリガ条件成立以前のパ
ケットデータ等を取り込むことが可能になる。

【００４７】また、図３中”イ”に示すように前記カウ
ント値”Ｃａ”が”Ｐａ”に一致する前に現在のアドレ
スカウンタのカウント値”Ａａ”がインクリメントされ
続けトリガ信号発生前のデータ等が格納されていると予
測されるカウント値”Ａｂ”に一致した場合、記憶回路
９の格納動作を停止しないとトリガ信号発生前のデータ
等が格納されているアドレスに最新のデータ等が上書き
されてしまう。

【００４８】すなわち、制御回路３ａは前記カウント
値”Ｃａ”が”Ｐａ”に一致する前に現在のアドレスカ
ウンタのカウント値”Ａａ”がトリガ信号発生前のデー
タ等が格納されていると予測されるカウント値”Ａｂ”
に一致した時点で記憶回路９の格納動作を停止すること
により、トリガ信号発生前のデータ等の消去を防止する
ことが可能になる。

【００４９】但し、このようなリングメモリ動作では記
憶回路９の記憶容量が無駄になりやすい。例えば、図３
中”ロ”の時点で再びトリガ信号が発生した場合、図３
中”ハ”に示すトリガ信号発生前のデータ等が格納され
ていると予測されるカウント値”Ａｂ’”以前に格納し
た図３中”ニ”に示す部分のデータ等は無駄になってし
まう。

【００５０】特に、時間的に散在する事象を順次取り込
む場合にはその事象間に存在する無駄なデータ等まで記
憶回路９に格納されてしまう。また、制御回路３ａにと
ってはアドレス制御が複雑になりやすくなる。

【００５１】この場合、図４に示すように制御回路３ａ
は記憶回路９の記憶領域を２分割して図４中”イ”に示
す記憶領域を前述と同様にリングメモリ動作させると共
に前述と同様の処理を行う。そして、制御回路３ａは図
４中”イ”に示す記憶領域に格納されたトリガ信号発生
前後のデータ等を図４中”ロ”に示す記憶領域に移動さ
せる。

【００５２】例えば、制御回路３ａは図４中”イ”に示
す記憶領域に格納されている図４中”ハ”に示すトリガ
信号発生前のデータ等及び図４中”ニ”に示すトリガ信
号発生後のデータ等を図４中”ロ”に記憶領域内に図４
中”ホ”及び”ヘ”に示すように移動させる。

【００５３】同様に、例えば、制御回路３ａは前記トリ
ガ信号発生後に再び発生したトリガ信号により図４中”
イ”に示す記憶領域に格納された図４中”ト”及び”
チ”に示すトリガ信号発生前及び発生後のデータ等を図
４中”ロ”に記憶領域内に図４中”リ”及び”ヌ”に示
すように移動させる。

【００５４】図４中”ロ”の記憶領域に格納されている
図４中”ヘ”に示すデータ等と図４中”リ”に示すデー
タ等との間には無駄なデータ等は存在しない。言い換え
れば、図４中”ロ”に示す記憶領域には図４中”イ”に
格納されたデータ等が隙間なく格納されるため記憶回路
９の使用効率が向上する。

【００５５】この結果、記憶回路９の記憶領域を２分割
して一方の記憶領域をリングメモリ動作させると共に他
方の記憶領域に一方の記憶領域に格納されたデータ等を
移動させることにより、記憶回路９の使用効率を向上さ
せて記憶回路９の記憶容量を小さくすることが可能にな
る。

【００５６】また、高速シリアルバス１００上にパケッ
トデータを発生させる場合、制御回路３ａは予めフィル
タ回路７を制御してリンク層ＩＣ２から順次出力される
データの中で自らが発生させたい特定のデータを選択し
て記憶回路９に格納しておく。

【００５７】そして、高速シリアルバス１００上にパケ
ットデータを発生させる時点で、制御回路３ａは先に記
憶回路９に格納しておいてデータを読み出して、リンク
層ＩＣ２及び物理層ＩＣ１を介して高速シリアルバス１
００上に送信する。

【００５８】この結果、高速シリアルバス１００を伝播
するパケットデータの中からで自らが発生させたい特定
のパケットデータを選択してそのデータを記憶回路９に
格納しておくことにより、パケットデータ発生用の個々
のデータをユーザが作成する必要がなくなる。

【００５９】但し、予め記憶回路９に格納したデータを
そのままではなく、”Source ID”、”Destination I
D”及び”Channel”等の一部変更してパケットデータを
発生させたい場合には、制御回路３ａはデータ編集回路
８を制御して記憶回路９に格納されているデータ編集を
行う。

【００６０】アイソクロナスパケットデータのフォーマ
ットは、 data_length(16bit)，tag(2bit)，channel(6bit)，tcod
e(4bit)，sy(4bit) header CRC(32bit) data field(32bit*N) data CRC(32bit) となっている。（”Ｎ”はデータ数）

【００６１】従って、例えば、制御回路３ａはデータ編
集回路８を制御して”channel”を変更、”data_file
d”の一部変更等を行ったり、”data_filed”に対して
追加若しくは削除を行うと共に”data_length”も追加
若しくは削除に伴って生じるデータ長に合わせて変更し
たりする等、ヘッダ若しくはデータフィールドの一部を
変更することが可能になる。

【００６２】この結果、データ編集回路８を用いること
により、記憶回路９に格納されているパケットデータ発
生用の個々のデータの編集が可能になる。

【００６３】また、高速シリアルバス１００上にパケッ
トデータを発生させる場合、ただ単に、記憶回路９に格
納されたデータを順次読み出してパケットデータを発生
させては従来例と同様に記憶回路９の記憶容量が大きく
なってしまう。

【００６４】従って、記憶回路９にはパケットデータ発
生のシーケンス順にパケットデータ発生用のデータを並
べるのではなく、前記シーケンスで発生するパケットデ
ータの種類分のパケットデータ発生用のデータのみを格
納しておく。一方、記憶回路１０にはパケットデータ発
生のシーケンスを格納しておく。

【００６５】制御回路３ａは記憶回路１０に格納された
シーケンスに基づき記憶回路９から該当するパケットデ
ータ発生用のデータを読み出して、リンク層ＩＣ２及び
物理層ＩＣ１を介して高速シリアルバス１００上に送信
する。

【００６６】例えば、１種類のパケットデータ”Ａ”を
１００回発生させるシーケンスの場合には、記憶回路１
０にはパケットデータ発生用データの格納アドレスとパ
ケットデータ”Ａ”を１００回発生させるシーケンスが
格納される。一方、記憶回路９には１種類のパケットデ
ータ発生用のデータが格納される。

【００６７】具体的には、記憶回路１０にはパケットデ
ータ発生用データの格納アドレスを１００個格納してお
くことになるが、従来例のようにパケットデータ発生用
のデータを１００個格納する場合と比較して記憶容量は
格段に小さくなる。また、記憶回路９には１個のパケッ
トデータ発生用のデータが格納されているだけになり、
記憶回路９の記憶容量を節約することが可能になる。

【００６８】この結果、パケットデータ発生のシーケン
スとこのシーケンスで発生するパケットデータの種類分
のパケットデータ発生用のデータを別々に格納しておく
ことにより、記憶回路９の記憶容量を小さくすることが
可能になる。

【００６９】また、アイソクロナスパケットデータを発
生させる時に、１サイクルピリオド間に０〜複数個のパ
ケットデータを発生させる場合がある。この場合には、
記憶回路１０においてパケットデータ発生用データの格
納アドレスの他に１サイクルピリオド内のカウント値を
格納しておく。

【００７０】ここで、１サイクルピリオド間に０〜複数
個のパケットデータを発生させる場合を図５、図６及び
図７を用いて具体的に説明する。図５は記憶回路１０に
格納されたシーケンスの具体例を示す説明図、図６は記
憶回路９に格納されたパケットデータ発生用のデータの
具体例を示す説明図、図７は高速シリアルバス１００上
に送信されるパケットデータを説明するための説明図で
ある。

【００７１】図５中”イ”は記憶回路１０のアドレスで
あり、図５中”ロ”、”ハ”及び”ニ”は記憶回路１０
に格納されたデータであって、それぞれパケットデータ
発生用のデータが格納された”スタートアドレス”、”
エンドアドレス”及び”１サイクルピリオド内のカウン
ト値”である。

【００７２】また、１サイクルピリオド内のカウント値
は１サイクルピリオドの区切りを示し、１サイクルピリ
オド内に３つのパケットデータを発生させる場合には、
最初の発生パケットデータのカウント値は”３”、２番
目の発生パケットデータのカウント値は”２”、そし
て、３番目の発生パケットデータのカウント値は”１”
となる。また、そのサイクルピリオド内でパケットデー
タを発生させない場合はカウント値は”０”になる。

【００７３】一方、図６中”イ”は記憶回路９のアドレ
スであり、図６中”ロ”は記憶回路９に格納されたデー
タである。特に、図６中”ハ”は”パケットデータ
（Ａ）”発生用のヘッダデータ及びデータ、図６中”
ニ”は”パケットデータ（Ｂ）”発生用のヘッダデータ
及びデータ、図６中”ホ”は”パケットデータ（Ｃ）”
発生用のヘッダデータ及びデータ、図６中”ヘ”は”パ
ケットデータ（Ｄ）”発生用のヘッダデータ及びデータ
である。

【００７４】制御回路３ａは記憶回路１０に格納された
前述のデータを読み出す。すなわち、図５中”ホ”に示
すアドレス”００００”にはスタートアドレス”１００
０”、エンドアドレス”１００２”及びカウント値”
１”が格納されているので、制御回路３ａは記憶回路９
内の図６中”ハ”に示すアドレス”１０００”〜”１０
０２”のデータである”パケットデータ（Ａ）”の発生
用のデータを読み出して”パケットデータ（Ａ）”を高
速シリアルバス１００上に送信する。

【００７５】この時、カウント値は”１”であるので図
７”イ”に示すようにこのサイクルピリオド内には”パ
ケットデータ（Ａ）”のみが送信される。但し、図７
中”（ＣＳ）”はサイクルスタートパケットデータを示
し、１サイクルピリオドの先頭に送信されるものであ
る。

【００７６】また、図５中”ヘ”に示すアドレス”００
０１”にはスタートアドレス”１００３”、エンドアド
レス”１００７”及びカウント値”２”が格納されてい
るので、制御回路３ａは記憶回路９内の図６中”ニ”に
示すアドレス”１００３”〜”１００７”のデータであ
る”パケットデータ（Ｂ）”の発生用のデータを読み出
して”パケットデータ（Ｂ）”を高速シリアルバス１０
０上に送信する。

【００７７】この時、カウント値は”２”であるので図
７”ロ”に示すようにこのサイクルピリオド内には”パ
ケットデータ（Ａ）”のみならず図５中”ト”に示すア
ドレス”０００２”に指定されたパケットデータも合わ
せて２個のパケットデータを送信する。

【００７８】すなわち、図５中”ト”に示すアドレス”
０００２”にはスタートアドレス”１０００”、エンド
アドレス”１００２”及びカウント値”１”が格納され
ているので、制御回路３ａは記憶回路９内の図６中”
ハ”に示すアドレス”１０００”〜”１００２”のデー
タである”パケットデータ（Ａ）”の発生用のデータを
読み出して”パケットデータ（Ａ）”を高速シリアルバ
ス１００上に送信する。

【００７９】従って、図７”ロ”に示すようにこの１つ
のサイクルピリオド内には”パケットデータ（Ｂ）”及
び”パケットデータ（Ａ）”が送信されることになる。

【００８０】同様にして制御回路３ａは記憶回路１０内
のシーケンスを順次読み出してパケットデータを発生さ
せて行く。

【００８１】一方、図５中”チ”に示すアドレス”００
０４”にはスタートアドレス”１０００”、エンドアド
レス”１０００”及びカウント値”０”が格納されてい
るが、カウント値が”０”であるのでこのサイクルピリ
オド内ではパケットデータは発生させない。

【００８２】従って、図７”ハ”に示すようにこの１つ
のサイクルピリオド内にはパケットデータが送信されな
いことになる。

【００８３】この結果、記憶回路１０においてパケット
データ発生用データの格納アドレスの他に１サイクルピ
リオド内のカウント値を格納して、このカウント値に基
づき制御回路３ａが１サイクルピリオド間に発生させる
パケットデータの個数を制御することにより、１サイク
ルピリオド間に０〜複数個のパケットデータを発生させ
ることが可能になる。

【００８４】なお、図４の説明において図４中”イ”に
示す記憶領域ではリングメモリ動作させると共にトリガ
信号発生後に格納したデータ数がトリガ信号発生後の格
納すべきパケット数に一致した時点で記憶回路９の格納
動作を停止させるアドレスの制御を行っていたが、リン
グメモリ動作においてアドレスカウンタを単純増加させ
ることも可能である。これにより、制御回路３ａにおけ
るアドレス制御が容易になる。

【００８５】また、図１におけるデータ編集回路９の位
置に関しては、制御回路３ａとフィルタ回路７との間、
若しくは、制御回路３ａと記憶回路９との間に設けても
構わない。

【００８６】また、説明の簡単のために記憶回路９及び
記憶回路１０を分離して説明したが、１つの記憶回路の
記憶領域を分割して２つの機能を実現しても構わない。
また逆に、図４の説明に際しては記憶回路９の記憶領域
を２つに分割して説明したが個々に独立した２つの記憶
回路を用いても勿論構わない。

【００８７】また、パケットデータ発生において予め高
速シリアルバス１００からパケットデータを取り込む場
合には、フィルタ回路７を用いて所望のパケットデータ
発生用のデータを選択するのでトリガ発生回路４は必須
要件ではない。

【００８８】

【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項１の発明
によれば、記憶回路をリングメモリとして動作させると
共にトリガ信号発生後に格納したデータ数がトリガ信号
発生後の格納すべきパケット数に一致した時点で記憶回
路の格納動作を停止させることにより、小さな記憶容量
でパケット等の蓄積が可能なバス・アナライザが実現で
きる。また、トリガ条件成立以前のパケットデータ等を
取り込むことが可能になる。

【００８９】また、請求項２の発明によれば、トリガ信
号発生後に格納したデータ数がトリガ信号発生後の格納
すべきパケット数に一致する前に現在のアドレスカウン
タのカウント値がトリガ信号発生前のデータ若しくはイ
ベントが格納されていると予測されるカウント値に一致
した時点で記憶回路の格納動作を停止することにより、
トリガ信号発生前のデータ等の消去を防止することが可
能になる

【００９０】また、請求項３の発明によれば、記憶回路
の記憶領域を２分割して一方の記憶領域をリングメモリ
動作させると共に他方の記憶領域に一方の記憶領域に格
納されたデータ若しくはイベントを移動させることによ
り、記憶回路の使用効率を向上させて記憶回路の記憶容
量を小さくすることが可能になる。

【００９１】また、請求項４及び請求項６の発明によれ
ば、アドレスカウンタを単純増加させることにより前記
一方の記憶領域若しくは記憶回路をリングメモリ動作さ
せることにより、制御回路におけるアドレス制御が容易
になる。

【００９２】また、請求項５の発明によれば、記憶回路
をリングメモリ動作させると共に第２の記憶回路を設け
てこの第２の記憶回路に記憶回路に格納されたデータ若
しくはイベントを移動させることにより、第２のの記憶
回路の使用効率を向上させて記憶回路の記憶容量を小さ
くすることが可能になる。

【００９３】

【００９４】

【００９５】

【００９６】

【図面の簡単な説明】

【図１】本発明に係るバス・アナライザの一実施例を示
す構成ブロック図である。

【図２】記憶回路の格納動作を説明する説明図である。

【図３】記憶回路の格納動作を説明する説明図である。

【図４】記憶回路の格納動作を説明する説明図である。

【図５】記憶回路に格納されたシーケンスの具体例を示
す説明図である。

【図６】記憶回路に格納されたパケットデータ発生用の
データの具体例を示す説明図である。

【図７】高速シリアルバス上に送信されるパケットデー
タを説明するための説明図である。

【図８】従来のバス・アナライザの一例を示す構成ブロ
ック図である。

【符号の説明】

１ 物理層ＩＣ ２ リンク層ＩＣ ３，３ａ 制御回路 ４ トリガ発生回路 ５，６，９，１０ 記憶回路 ７ フィルタ回路 ８ データ編集回路 １００ 高速シリアルバス

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−116334（ＪＰ，Ａ) 特開 平６−326752（ＪＰ，Ａ) 特開 平10−307738（ＪＰ，Ａ) 特開 平11−41325（ＪＰ，Ａ) 特開 平11−161520（ＪＰ，Ａ) 特開 平11−120093（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 29/14 G06F 13/00 301 G06F 13/38 310

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】高速シリアルバスのバス・アナライザにお
   いて、 前記高速シリアルバス上のパケットデータを送受信する
   物理層ＩＣと、 この物理層ＩＣで受信されたパケットデータからデータ
   を抽出するリンク層ＩＣと、 このリンク層ＩＣの出力に基づきトリガ信号を発生させ
   るトリガ発生回路と、取り込んだデータ若しくはイベン
   トが格納される記憶回路と、 この記憶回路をリングメモリとして動作させると共に前
   記トリガ信号発生後に格納したデータ数がトリガ信号発
   生後の格納すべきパケット数に一致した時点で前記記憶
   回路の格納動作を停止させる制御回路とを備えたことを
   特徴とするバス・アナライザ。
2. 【請求項２】前記トリガ信号発生後に格納したデータ数
   がトリガ信号発生後の格納すべきパケット数に一致する
   前に現在のアドレスカウンタのカウント値がトリガ信号
   発生前のデータ若しくはイベントが格納されていると予
   測されるカウント値に一致した時点で前記記憶回路の格
   納動作を停止することを特徴とする請求項１記載のバス
   ・アナライザ。
3. 【請求項３】前記記憶回路の記憶領域を２分割して一方
   の記憶領域をリングメモリ動作させると共に他方の記憶
   領域に一方の記憶領域に格納されたデータ若しくはイベ
   ントを移動させることを特徴とする請求項１記載のバス
   ・アナライザ。
4. 【請求項４】アドレスカウンタを単純増加させることに
   より前記一方の記憶領域をリングメモリ動作させること
   を特徴とする請求項３記載のバス・アナライザ。
5. 【請求項５】前記記憶回路をリングメモリ動作させると
   共に第２の記憶回路を設けてこの第２の記憶回路に前記
   記憶回路に格納されたデータ若しくはイベントを移動さ
   せることを特徴とする請求項１記載のバス・アナライ
   ザ。
6. 【請求項６】アドレスカウンタを単純増加させることに
   より前記記憶回路をリングメモリ動作させることを特徴
   とする請求項５記載のバス・アナライザ。