JP3493781B2 - 信号出力回路及びこれを用いた固体撮像装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、信号出力回路及びこれ
を用いた固体撮像装置に関し、特に所定の入力信号に基
づく信号とそのピーク値の信号とを出力する信号出力回
路及びこれを用いた固体撮像装置に関する。

【０００２】

【従来の技術】固体撮像装置、例えばリニアセンサやエ
リアセンサとして用いられるＣＣＤ固体撮像装置におい
て、適正な信号出力レベルを得るオートゲインコントロ
ールのような制御を可能とするために、信号出力のピー
ク値をホールドし、これを出力することが行われる。す
なわち、ある時点で読み出した信号出力のピーク値をホ
ールドし、これを基にして次の撮像時には電子シャッタ
ー等によって蓄積時間を制御することで、適正な信号出
力レベルを得ることができるのである。

【０００３】図２０に、ピークホールド回路を備えた例
えばＣＣＤリニアセンサの構成の一例を示す。同図にお
いて、ＣＣＤリニアセンサ１００は、入射光をその光量
に応じた電荷量の信号電荷に変換して蓄積する受光部１
０１が一列に多数（例えば、２０００画素分）配列され
てなるセンサ列１０２と、このセンサ列１０２の各受光
部１０１から読出しゲート１０３を介して読み出された
信号電荷を一方向に転送するＣＣＤ(Charge Coupled De
vice) からなる電荷転送レジスタ１０４とを有する構成
となっている。読出しゲート１０３による信号電荷の読
出しは、ゲートパルスφＲＯＧが印加されることによっ
て行われる。また、電荷転送レジスタ１０４は、転送ク
ロックφＨ１，φＨ２によって２相駆動される。

【０００４】電荷転送レジスタ１０４の最終段には、電
荷転送レジスタ１０４にて転送された信号電荷を検出し
て電圧に変換する例えばフローティング・ディフュージ
ョンからなる電荷電圧変換部１０５が形成されている。
電荷電圧変換部１０５の後段には、この電荷電圧変換部
１０５の出力を電流増幅する例えばソースフォロワ回路
からなるバッファ１０６が設けられている。このバッフ
ァ１０６は、センサ列１０２、読出しゲート１０３及び
電荷転送レジスタ１０４と同一基板（チップ）上に作製
されている（オンチップ）。バッファ１０６の出力は、
出力端子１０７を介してＣＣＤ出力（撮像信号）ＣＣＤ
ｏｕｔとして外部に導出される。

【０００５】このＣＣＤ出力ＣＣＤｏｕｔは、外部回路
であるバッファ１１１を通して信号出力Ｖｏｕｔとなる
とともに、ダイオード１１２及びコンデンサ１１３から
なるピーク検出部１１４にてピーク値がホールドされ、
バッファ１１５を通してピークホールド出力ＰＨｏｕｔ
となる。この例では、ピーク検出部１１４がＬｏレベル
を検出する回路構成となっており、その出力波形を図２
１に示す。同図において、実線で示す信号出力Ｖｏｕｔ
に対してピークホールド出力ＰＨｏｕｔは破線で示すよ
うになる。なお、図２１中のＶｏｕｔレベルとＰＨｏｕ
ｔレベルとのレベル差Ｖｄは、ダイオード１１２の順方
向オン電圧（約０．６Ｖ）によるものである。

【０００６】図２２〜図２４に、ＭＯＳトランジスタを
用いて構成されたピーク検出部を含む信号出力回路の従
来例を示す。これら従来例の信号出力回路は、ＣＣＤチ
ップにオンチップ可能である。先ず、図２２に示す従来
回路の場合は、入力段を構成するＮｃｈＭＯＳトランジ
スタＱ５１，Ｑ５２からなるソースフォロワ回路５１の
後段に、ＰｃｈＭＯＳトランジスタＱ５３及びコンデン
サＣからなるピーク検出部５２が配置され、その後段に
バッファとしてＮｃｈＭＯＳトランジスタＱ５４，Ｑ５
５からなるソースフォロワ回路５３を設けられた構成と
なっている。そして、前段のソースフォロワ回路５１の
出力が信号出力Ｖｏｕｔとなり、後段のソースフォロワ
回路５３の出力がピークホールド出力ＰＨｏｕｔとな
る。

【０００７】次に、図２３に示す従来回路の場合は、ソ
ースフォロワ回路５１の出力を直接信号出力Ｖｏｕｔと
して導出している上記従来回路に対し、ソースフォロワ
回路５３と同じように、ＮｃｈＭＯＳトランジスタＱ５
６，Ｑ５７からなるソースフォロワ回路５４を設け、こ
のソースフォロワ回路５４を通してソースフォロワ回路
５１の出力を信号出力Ｖｏｕｔとして導出する構成とな
っている。こうすることにより、信号出力Ｖｏｕｔとピ
ークホールド出力ＰＨｏｕｔとのレベル差を少なくする
ことができる。

【０００８】最後に、図２４に示す従来回路の場合は、
入力段としてソースフォロワ回路５１に代えてＰｃｈＭ
ＯＳトランジスタＱ５８及びＮｃｈＭＯＳトランジスタ
Ｑ５９からなるアナログインバータ５５を用いた構成と
なっている。このように、入力段にアナログインバータ
５５を設けるのは、信号を増幅させることによって感度
を上げるためである。なお、実際のＣＣＤリニアセンサ
の信号出力回路として用いる場合には、このアナログイ
ンバータ５５の前段にもう一段インバータを配して正相
になるようにするのが一般的である。

【０００９】

【発明が解決しようとする課題】上述したように、ＣＣ
Ｄリニアセンサ等の信号出力とともに、そのピーク値を
検出して出力する信号出力回路として、図２２〜図２４
に示す従来回路を用いた場合には、ピーク検出部５２の
後段にバッファとして例えばソースフォロワ回路５３を
配する必要があるため、信号出力Ｖｏｕｔとピークホー
ルド出力ＰＨｏｕｔとの間に直流的なレベル差が生じて
しまう。このレベル差があると、後段の信号処理におい
て、そのレベル差を考慮した処理を行う必要があるため
好ましくない。さらに、このレベル差を考慮に入れて
も、レベル差自体の個体間のバラツキが大きいと、後段
での信号処理が困難になったり、センサチップの歩留り
を落とす要因となる。

【００１０】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、信号出力とピークホ
ールド出力とのレベル差が少なく、しかも個体間のレベ
ル差のバラツキが少ない信号出力回路及びこれを用いた
固体撮像装置を提供することにある。

【００１１】

【課題を解決するための手段】請求項１記載の信号出力
回路は、所定の入力信号のピーク値をホールドするピー
クホールド回路と、直流差動アンプとバッファからな
り、前記ピークホールド回路によるホールド出力を入力
とするボルテージフォロワ回路とを備え、入力信号に基
づく出力信号とボルテージフォロワ回路の出力信号とを
それぞれ出力する回路構成となっている。

【００１２】請求項３記載の信号出力回路は、所定の入
力信号のピーク値をホールドするピークホールド回路
と、このピークホールド回路でのレベルシフト分を補正
する補正回路とを備え、入力信号に基づく出力信号と補
正回路による補正出力信号とをそれぞれ出力する回路構
成となっている。

【００１３】請求項５記載の信号出力回路は、所定の入
力信号のピーク値をホールドするピークホールド回路
と、直流差動アンプとバッファからなり、前記ピークホ
ールド回路によるホールド出力を入力とするボルテージ
フォロワ回路と、入力信号に基づく出力信号とボルテー
ジフォロワ回路の出力信号とを択一的に出力する切換え
スイッチとを備えた回路構成となっている。

【００１４】

【作用】請求項１記載の信号出力回路において、所定の
入力信号は、ピークホールド回路にてそのピーク値がホ
ールドされた後、直流差動アンプとバッファからなるボ
ルテージフォロワ回路を介してピークホールド出力とし
て入力信号に基づく信号出力とともに出力される。ここ
で、ボルテージフォロワ回路は、入力と出力の直流レベ
ルがほぼ同じで利得もほぼ１であるため、ピークホール
ド回路の出力とボルテージフォロワ回路の出力とがほぼ
等しくなる。したがって、信号出力とピークホールド出
力とのレベル差が少ない。さらに、ボルテージフォロワ
回路は、フィードバックをかけた回路であるため、製造
上の閾値電圧ＶｔｈやＭＯＳトランジスタの諸特性のバ
ラツキや、使用上の電源電圧や温度のバラツキに対して
も、安定した特性を示す。したがって、個体間のレベル
差のバラツキも少ない。

【００１５】請求項３記載の信号出力回路において、所
定の入力信号は、ピークホールド回路にてそのピーク値
がホールドされた後、ピークホールド出力として入力信
号に基づく信号出力とともに出力される。このとき、補
正回路では、ピークホールド出力に対してピークホール
ド回路でのレベルシフト分の補正が行われる。この補正
処理により、信号出力とピークホールド出力とのレベル
差が少なくなる。

【００１６】請求項５記載の信号出力回路において、所
定の入力信号は、ピークホールド回路にてそのピーク値
がホールドされた後、直流差動アンプとバッファからな
るボルテージフォロワ回路を介してピークホールド出力
となる。このピークホールド出力は、ボルテージフォロ
ワ回路を経たことで、信号出力とのレベル差が抑えられ
る。この信号出力とピークホールド出力は切換えスイッ
チの２入力となる。切換えスイッチは、信号出力とピー
クホールド出力とを択一的に出力する。これにより、出
力系は１系統となる。

【００１７】

【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。図１は、本発明の第１の実施例を
示す回路図である。図１において、入力端子１１には、
ドレイン及びゲートが共通接続されてダイオード動作を
なすＰｃｈＭＯＳトランジスタＱ１１のドレイン・ゲー
ト共通接続点が接続されている。このＰｃｈＭＯＳトラ
ンジスタＱ１１は、そのソースと接地間に接続されたコ
ンデンサＣと共にピーク検出部（ピークホールド回路）
１２を構成している。このピーク検出部１２は、所定の
入力信号Ｖｉｎ（Ｖａ）のピーク値を検出し、これをホ
ールドする。また、入力端子１１は信号出力端子１３に
直接接続されている。

【００１８】ピーク検出部１２の検出出力Ｖｂは、ボル
テージフォロワ回路１４に供給される。このボルテージ
フォロワ回路１４は、図２のブロック図に示すように、
前段の直流差動アンプ１５と後段のバッファ１６とから
構成されている。具体的な回路構成については、図１か
ら明らかなように、前段の直流差動アンプ１５は、ソー
スが共通接続されて差動動作をなすＮｃｈＭＯＳトラン
ジスタＱ１２，Ｑ１３と、そのソース共通接続点と接地
間に接続されたＮｃｈＭＯＳトランジスタＱ１４と、Ｎ
ｃｈＭＯＳトランジスタＱ１２，Ｑ１３の各ドレインと
電源Ｖｄｄ間に接続されたＰｃｈＭＯＳトランジスタＱ
１５，Ｑ１６とから構成されている。

【００１９】この直流差動アンプ１５において、Ｎｃｈ
ＭＯＳトランジスタＱ１４のゲートには、バイアス電圧
Ｖｇｇが印加されている。また、ＰｃｈＭＯＳトランジ
スタＱ１５はそのゲートがドレインに接続され、さらに
ＰｃｈＭＯＳトランジスタＱ１６と共にゲートが共通接
続されて電流ミラー回路を構成している。バッファ１６
は、ゲートがＭＯＳトランジスタＱ１３のドレインに、
ドレインが電源Ｖｄｄにそれぞれ接続され、ソースがＭ
ＯＳトランジスタＱ１３のゲート及びピークホールド出
力端子１７にそれぞれ接続されたＮｃｈＭＯＳトランジ
スタＱ１７と、このＭＯＳトランジスタＱ１７のソース
と接地間に接続されかつゲートにバイアス電圧Ｖｇｇが
印加されたＮｃｈＭＯＳトランジスタＱ１８とからなる
ソースフォロワ構成となっている。

【００２０】ここで、図１の回路図と図２のブロック図
との対応関係を見ると、ＮｃｈＭＯＳトランジスタＱ１
２のゲートが直流差動アンプ１５の非反転（＋）入力
端、ＮｃｈＭＯＳトランジスタＱ１３のゲートが直流差
動アンプ１５の反転（−）入力端となり、ＮｃｈＭＯＳ
トランジスタＱ１３のドレインが直流差動アンプ１５の
出力端となっている。また、ＮｃｈＭＯＳトランジスタ
Ｑ１７のゲートがバッファ１６の入力端、ソースがバッ
ファ１６の出力端となっている。そして、バッファ１６
の出力端が直流差動アンプ１５の反転（−）入力端にフ
ィードバック接続されている。

【００２１】次に、上記構成の第１の実施例に係る信号
出力回路の回路動作について説明する。なお、本回路に
は、所定の入力信号Ｖｉｎとして例えばＣＣＤリニアセ
ンサの出力信号（撮像信号）が入力されるものとする。
この入力信号Ｖｉｎ（Ｖａ）は、信号出力Ｖｏｕｔとし
て直接信号出力端子１３から出力されるとともに、ピー
ク検出部１２に供給されてそのピーク値がホールドされ
る。このピーク検出部１２の検出出力Ｖｂは、次段のボ
ルテージフォロワ回路１４を介してピークホールド出力
ＰＨｏｕｔとしてピークホールド出力端子１７から出力
される。

【００２２】ここで、ボルテージフォロワ回路１４は、
図２のブロック図から明らかなように、バッファ１６の
出力が直流差動アンプ１５の反転（−）入力にフィード
バックがかけられていることから、入力と出力の直流レ
ベルがほぼ同じで、しかも利得がほぼ１であるため、こ
のボルテージフォロワ回路１４でのレベルシフトはほと
んどなく、ピークホールド出力ＰＨｏｕｔはピーク検出
部１２の検出出力Ｖｂとほぼ等しくなる。これにより、
信号出力Ｖｏｕｔとピークホールド出力ＰＨｏｕｔとの
レベル差が少なく、このレベル差をピーク検出部１２に
用いているＰｃｈＭＯＳトランジスタＱ１１の閾値電圧
Ｖｔｈに起因するレベル差のバラツキのみに抑えること
ができる。

【００２３】また、このボルテージフォロワ回路１４
は、フィールドバックをかけた回路構成であるため、製
造上の閾値電圧ＶｔｈやＭＯＳ諸特性のバラツキや、使
用上の電源電圧Ｖｄｄや温度のバラツキに対しても、個
体間の特性差がほとんどなく、安定した特性を示す。し
たがって、信号出力Ｖｏｕｔとピークホールド出力ＰＨ
ｏｕｔとのレベル差の個体間のバラツキも少なくなる。
ここで、信号出力Ｖｏｕｔ及びピークホールド出力ＰＨ
ｏｕｔの出力波形について、本実施例に係る波形を図３
に、従来例（図２２）に係る波形を図４にそれぞれ示
す。

【００２４】これら波形図の対比において、本実施例の
場合及び従来例の場合共に、信号入力Ｖａ（＝信号出力
Ｖｏｕｔ）に対し、ピーク検出部１２の検出出力Ｖｂは
同じであるが、その後のバッファ段の構成の違いによ
り、ピークホールド出力ＰＨｏｕｔにレベル差が生ず
る。具体的には、本実施例の場合は、信号入力Ｖａに対
するピークホールド出力ＰＨｏｕｔのレベル差は、ピー
ク検出部１２のＰｃｈＭＯＳトランジスタＱ１１のＶｔ
ｈ起因によるゲート電圧とそのゲート下のポテンシャル
とのレベル差Ｖｘだけであるのに対し、従来例の場合
は、バッファとして用いられているソースフォロワ回路
５３でのレベルシフトに起因するレベル差Ｖｙが、レベ
ル差Ｖｘに加えられたものとなる。

【００２５】図２２に示す従来回路において、ＮｃｈＭ
ＯＳトランジスタＱ５４を用いたソースフォロワ回路５
３の場合、その入出力間のレベル差は、ＭＯＳトランジ
スタのチャネル幅、チャネル長、閾値電圧Ｖｔｈ、定電
流源ＭＯＳトランジスタＱ５５のゲート電圧Ｖｇｇ、温
度等により変わる。これにより、従来回路の場合、レベ
ル差Ｖｘ，Ｖｙ共に独立にばらつくことがあるため、信
号入力Ｖａとピークホールド出力ＰＨｏｕｔとのレベル
差の個体間のバラツキが大きい。これに対し、本実施例
の場合には、バッファとしてボルテージフォロワ回路１
４を用いたことで、信号入力Ｖａ（信号出力Ｖｏｕｔ）
とピークホールド出力ＰＨｏｕｔとのレベル差をＶｔｈ
起因によるレベル差Ｖｘだけに抑えることができ、しか
も個体間のレベル差のバラツキを少なくできる。

【００２６】なお、従来回路においては、ピーク検出部
５２の前段にソースフォロワ回路５１（図２２及び図２
３）又はアナログインバータ５５（図２４）が配されて
いることにより、信号入力Ｖｉｎとピーク検出部５２の
信号入力Ｖａとの間にも、入力段の回路でのレベルシフ
トに起因してレベル差が生ずることになる。したがっ
て、図５に示すように、入力段としてソースフォロワ回
路５１又はアナログインバータ５５に代えてボルテージ
フォロワ回路１８を設けることにより、当該回路ではレ
ベルシフトがないため、信号入力Ｖｉｎとピーク検出部
５２の信号入力Ｖａとの間のレベル差をなくすこともで
きる。

【００２７】このボルテージフォロワ回路１８は、ボル
テージフォロワ回路１４と同様に、前段の直流差動アン
プ１６及び後段のバッファ１７から構成されている。前
段の直流差動アンプ１６は、ソースが共通接続されて差
動動作をなすＮｃｈＭＯＳトランジスタＱ１９，Ｑ２０
と、そのソース共通接続点と接地間に接続されたＮｃｈ
ＭＯＳトランジスタＱ２１と、ＮｃｈＭＯＳトランジス
タＱ１９，Ｑ２０の各ドレインと電源Ｖｄｄ間に接続さ
れて電流ミラー回路を構成するＰｃｈＭＯＳトランジス
タＱ２２，Ｑ２３とからなり、ＮｃｈＭＯＳトランジス
タＱ２１のゲートにはバイアス電圧Ｖｇｇが印加されて
いる。

【００２８】バッファ２０は、ゲートがＭＯＳトランジ
スタＱ２０のドレインに、ドレインが電源Ｖｄｄにそれ
ぞれ接続され、ソースがＭＯＳトランジスタＱ２０のゲ
ート及びピーク検出部１２の入力端にそれぞれ接続され
たＮｃｈＭＯＳトランジスタＱ２４と、このＭＯＳトラ
ンジスタＱ２４のソースと接地間に接続されかつゲート
にバイアス電圧Ｖｇｇが印加されたＮｃｈＭＯＳトラン
ジスタＱ２５とからなるソースフォロワ構成となってい
る。

【００２９】図６は、本発明の第２の実施例を示す回路
図であり、図中、図１と同等部分には同一符号を付して
示してある。この第２の実施例では、ある電位Ｖｒを発
生する回路（あるいは、電源）とピーク検出部１２の出
力端との間に、リセット回路２１を設けた構成となって
おり、それ以外は図１の構成と同じである。リセット回
路２１は、互いに並列に接続されたＮｃｈＭＯＳトラン
ジスタＱ２６及びＰｃｈＭＯＳトランジスタＱ２７から
なるＭＯＳスイッチ構成となっており、ＭＯＳトランジ
スタＱ２６，Ｑ２７の各ゲートにはリセット時に互いに
逆相のリセットパルスφｒｎ，φｒｐが印加されるよう
になっている。

【００３０】ところで、ピーク検出部（ピークホールド
回路）１２を含む信号出力回路において、ピーク検出部
１２の検出出力Ｖｂが何らかの外乱等により低いレベル
（あるいは、接地レベル近辺）にあると、ダイオード動
作のＰｃｈＭＯＳトランジスタＱ１１が常に逆バイアス
状態になり、ピーク値の検出動作ができないことにな
る。外乱等がなくとも、ＣＣＤリニアセンサの１センサ
列（１ライン）の読出しが終わり、次の読出しを行うと
きに、前回読み出した１ラインの信号のピーク値よりも
今回の信号レベルが低い場合は、前回のピーク値がその
ままホールドされてしまうため、今回の１ラインの信号
のピーク値を検出できないことになる。

【００３１】そこで、本実施例のように、リセット回路
２１を設け、ＣＣＤリニアセンサの信号出力回路に適用
した場合にあっては、例えばセンサ列の各受光部に蓄積
された信号電荷を読み出す直前のタイミングで、リセッ
ト回路２１のＭＯＳトランジスタＱ２６，Ｑ２７の各ゲ
ートにリセットパルスφｒｎ，φｒｐを印加し、ピーク
検出部１２の検出出力Ｖｂをある電位Ｖｒにリセットす
るようにする。これによれば、各ライン毎に確実にピー
ク値を検出できるとともに、外乱等にも強いものとな
る。

【００３２】図７に、信号入力Ｖｉｎ、リセットパルス
φｒｎ，φｒｐ及びピークホールド出力ＰＨｏｕｔのタ
イミングチャートを示す。同図から明らかなように、リ
セットパルスφｒｎ，φｒｐに基づいてリセットを行う
ことで、リセット後の信号入力Ｖｉｎのレベルがリセッ
ト前の信号入力Ｖｉｎのピーク値よりも低くても、次の
リセットまでの間の信号入力Ｖｉｎにおけるピーク値を
確実に検出し、ホールドできることになる。

【００３３】図８は、本発明の第３の実施例を示す回路
図であり、図中、図１と同等部分には同一符号を付して
示してある。この第３の実施例では、第１の実施例の回
路構成に対し、ボルテージフォロワ回路１４のフィード
バック系に、ピーク検出部１２のＰｃｈＭＯＳトランジ
スタＱ１１のＶｔｈ起因のレベル差を補正するＶｔｈ補
正回路２２を追加挿入した構成となっている。このＶｔ
ｈ補正回路２２は、電源Ｖｄｄと接地間に直列に接続さ
れたＰｃｈＭＯＳトランジスタＱ２８，Ｑ２９からな
り、ＭＯＳトランジスタＱ２８のゲートにはバイアス電
圧Ｖｇｇ２が印加され、ＭＯＳトランジスタＱ２９のゲ
ートにはピークホールド出力ＰＨｏｕｔが印加され、Ｍ
ＯＳトランジスタＱ２９のソース（ＭＯＳトランジスタ
Ｑ２８のドレイン）がボルテージフォロワ回路１４のＭ
ＯＳトランジスタＱ１３のゲートに接続された構成とな
っている。

【００３４】上記構成のＶｔｈ補正回路２２は、ポテン
シャルを電圧に変換するポテンシャル‐電圧変換回路で
ある。このポテンシャル‐電圧変換回路を図９に、その
断面図及びポテンシャル図を図１０にそれぞれ示し、以
下にその動作原理について説明する。このポテンシャル
‐電圧変換回路において、負荷側のＭＯＳトランジスタ
Ｑ２８のゲートにバイアス電圧Ｖｇｇ２が印加され、ド
ライブ側のＭＯＳトランジスタＱ２９のゲートに入力信
号Ｖｉｎが印加され、ＭＯＳトランジスタＱ２９のソー
スから出力信号Ｖｏｕｔが導出されるものとする。

【００３５】このとき、入力信号Ｖｉｎが印加されたＭ
ＯＳトランジスタＱ２９のゲート下のポテンシャルＶｐ
は、図１０のポテンシャル図から明らかなように、入力
信号Ｖｉｎに比べてＶｔｈの絶対値分の電圧だけ高い方
へシフトしている。例えば、Ｖｔｈ＝−１ＶのＰｃｈＭ
ＯＳトランジスタのゲートに３Ｖ印加したときのゲート
下のポテンシャルは、バックゲート効果を無視した場合
約４Ｖである。更に、このポテンシャル図から明らかな
ように、Ｖｏｕｔ≒Ｖｐであるため、このポテンシャル
‐電圧変換回路の出力Ｖｏｕｔは入力Ｖｉｎに比べてＶ
ｔｈの絶対値分だけ高くなっている。式で表わすと、概
略次式のようになる。

【数１】Ｖｏｕｔ＝Ｖｉｎ−Ｖｔｈ

【００３６】上述したような動作は、図９の回路図にお
いて、負荷側のＭＯＳトランジスタＱ２８のチャネル幅
Ｗ１やチャネル長Ｌ１あるいはバイアス電圧Ｖｇｇ２を
適当な値にしてこの負荷に流れる電流を小さく設定（即
ち、負荷側のＭＯＳトランジスタＱ２８の相互コンダク
タンスｇ_m を小さく設定）し、更に相対的なドライブ側
のＭＯＳトランジスタＱ２９の相互コンダクタンスｇ_m
を大きく設定することにより実現できる。このような動
作原理に基づいて、図８に示す回路において、Ｖｔｈ補
正回路２２によってピーク検出部１２のＶｔｈ起因のレ
ベルシフト分を補正することにより、図１１の出力波形
図から明らかなように、信号出力Ｖｏｕｔ（Ｖａ）とピ
ークホールド出力ＰＨｏｕｔとの間のレベル差をほとん
ど無くすことができる。図１２に、図８の等価回路を示
す。

【００３７】なお、本実施例においては、Ｖｔｈ補正回
路２２として用いるポテンシャル‐電圧変換回路を、負
荷としてＭＯＳトランジスタを用いた場合について説明
したが、これに限定されるものではなく、図１３（ａ）
に示すように抵抗Ｒを用いても良く、又図１３（ｂ）に
示すように定電流源Ｉを用いても良い。

【００３８】また、図８の実施例では、ピーク検出部１
２の後段のバッファとしてボルテージフォロワ回路１４
を用いた構成の信号出力回路において、このボルテージ
フォロワ回路１４のフィードバック系にＶｔｈ補正回路
２２を追加挿入し、ボルテージフォロワ回路１４の出力
信号に対して補正処理を施す構成としたが、図１４に示
すように、バッファとしてソースフォロワ回路５３を用
いた構成の信号出力回路（図２２に示す従来回路に相
当）において、例えばピーク検出部５２とソースフォロ
ワ回路５３との間にＶｔｈ補正回路２２を挿入してピー
ク検出部５２でのＶｔｈ起因のレベルシフト分を補正す
る構成とすることも可能である。この変形例の構成によ
れば、第３の実施例の場合のようにソースフォロワ回路
５３でのレベルシフト分を補償することはできないもの
の、ピーク検出部５２のＶｔｈ起因のレベルシフト分に
ついては補償できるので、従来回路の課題の１つは解消
できることになる。

【００３９】更に、図８に示す第３の実施例及び図１４
に示すその変形例に対し、図６に示す第２の実施例の場
合と同様に、ピーク検出部１２，５２の検出出力Ｖｂを
ある電位Ｖｒにリセットするリセット回路２１を設ける
ようにしても良い。これにより、特に第３の実施例に適
用した場合には、ピーク検出部１２でのレベルシフト分
及びその後段のバッファでのレベルシフト分を補正し、
信号出力Ｖｏｕｔに対してほとんどレベル差の無いピー
クホールド出力ＰＨｏｕｔを導出できるとともに、正確
なピーク値を把握できることになる。

【００４０】なお、上記各実施例においては、信号入力
Ｖｉｎ（Ｖａ）のピーク値を検出するピーク検出部１２
として、図１５（ａ）に示すように、ＰｃｈＭＯＳトラ
ンジスタを用いたＬｏレベル検出型の回路構成のものを
用いたが、これに限定されるものではなく、図１５
（ｂ）に示すように、ＮｃｈＭＯＳトランジスタを用い
たＨｉレベル検出型の回路構成のものを用いることも可
能である。また、ＭＯＳトランジスタに限らず、ダイオ
ード動作をする他の素子を用いてピーク検出部１２を構
成することも可能である。

【００４１】図１６は、本発明の第４の実施例を示すブ
ロック図である。この第４の実施例では、信号出力Ｖｏ
ｕｔとピークホールド出力ＰＨｏｕｔとを別々に出力す
る構成の上記各実施例に対し、信号出力Ｖｏｕｔとピー
クホールド出力ＰＨｏｕｔとを択一的に出力する構成と
なっている。すなわち、信号出力Ｖｏｕｔとピークホー
ルド出力ＰＨｏｕｔとを２入力とし、これらを択一的に
出力する切換えスイッチ２４と、この切換えスイッチ２
４を制御するスイッチ制御回路２５と、切換えスイッチ
２４の選択出力を出力端子２３に与えるバッファ２６と
を備えた構成となっている。

【００４２】スイッチ制御回路２５は、ＣＣＤリニアセ
ンサの駆動系から与えられるタイミング信号に基づいて
センサ列の有効画素期間では切換えスイッチ２４を信号
出力Ｖｏｕｔ側に切り換え、有効画素期間の終了後は切
り換えスイッチ２４をピークホールド出力ＰＨｏｕｔ側
に切り換える。その結果、有効画素期間では信号出力Ｖ
ｏｕｔが選択されてバッファ２６を経て出力端子２３か
ら出力され、有効画素期間以外ではピークホールド出力
ＰＨｏｕｔが選択されてバッファ２６を経て出力端子２
３から出力される。

【００４３】このように、信号出力Ｖｏｕｔとピークホ
ールド出力ＰＨｏｕｔとを択一的に出力する切り換えス
イッチ２４を設けたことにより、出力端子２３が１個で
済むため、ＩＣチップのピン数を削減できる。また、第
１又は第３の実施例において説明したように、ピーク検
出部２の後段のバッファとしてボルテージフォロワ回路
１４又はボルテージフォロワ回路１４及びＶｔｈ補正回
路２２を用いたことにより、信号出力Ｖｏｕｔに対する
ピークホールド出力ＰＨｏｕｔのレベル差を小さく、又
はほとんど無くすことができることから、ピークホール
ド出力ＰＨｏｕｔが外部回路であるＡ／Ｄ変換器２７を
両信号Ｖｏｕｔ，ＰＨｏｕｔに対して共用してもその入
力ダイナミックレンジをオーバーするようなことがない
ため、Ａ／Ｄ変換器２７を含む信号処理系も１系統で済
むという効果もある。

【００４４】なお、図１７に示すように、ピーク検出部
２の後段のバッファとしてソースフォロワ回路５３を用
いた信号出力回路（図２２〜図２４の従来回路に相当）
に第４の実施例を適用した場合には、信号出力Ｖｏｕｔ
に対するピークホールド出力ＰＨｏｕｔのレベル差を小
さくするという本発明の趣旨から外れるものの、信号出
力Ｖｏｕｔとピークホールド出力ＰＨｏｕｔとを択一的
に出力する切り換えスイッチ２４を設けたことに伴い、
出力端子２３が１個で済み、ＩＣチップのピン数を削減
できるという効果を得ることはできる。

【００４５】図１８は、上述した第１〜第３の実施例に
係る信号出力回路２８を出力部として用いた例えばＣＣ
Ｄリニアセンサの構成図であり、図中、図２０と同等部
分には同一符号を付して示してある。この信号出力回路
２８は、ＣＣＤリニアセンサ１００と同一の基板上に作
製される（オンチップ）。このように、ＣＣＤリニアセ
ンサ１００の出力部として、第１〜第４の実施例に係る
信号出力回路２８を用いることにより、各実施例におい
て説明した如く信号出力Ｖｏｕｔに対してほとんどレベ
ル差のないピークホールド出力ＰＨｏｕｔを導出できる
ので、信号出力Ｖｏｕｔの正確なピーク値を把握できる
ことになる。

【００４６】これにより、ある時点で読み出した信号出
力のピーク値をホールドし、これを基にして次の撮像時
には電子シャッター等によって蓄積時間を制御すること
で、適正な信号出力レベルを得るオートゲインコントロ
ールのような制御が可能となる。また、信号出力回路２
８をＣＣＤチップにオンチップ化したことで、外部回路
を簡略化でき、外付け部品を簡素化できる。さらに、図
１９に示すように、第４の実施例に係る信号出力回路２
９を用いた場合には、信号出力Ｖｏｕｔとピークホール
ド出力ＰＨｏｕｔとを択一的に出力することで出力系を
１系統にできるので、信号出力のための出力端子（端子
ピン）が１個で済むという効果が得られる。

【００４７】なお、上記各実施例では、ＣＣＤリニアセ
ンサに適用した場合について説明したが、エリアセンサ
を含む全てのＣＣＤ固体撮像素子、さらにはＣＣＤで限
らず他のセンサにも適用可能である。また、本発明によ
る信号出力回路は、固体撮像素子の出力部への適用に限
られるものではなく、所定の入力信号に基づく信号とそ
のピーク値の信号とを出力する信号出力回路全般に適用
し得るものである。

【００４８】

【発明の効果】以上説明したように、請求項１記載の発
明によれば、所定の入力信号のピーク値をホールドする
ピークホールド回路と、直流差動アンプとバッファから
なり、前記ピークホールド回路によるホールド出力を入
力とするボルテージフォロワ回路とを備え、入力信号に
基づく出力信号とボルテージフォロワ回路の出力信号と
をそれぞれ出力する構成としたことにより、バッファと
して設けられたボルテージフォロワ回路でのレベルシフ
トがないので、信号出力とピークホールド出力とのレベ
ル差を少なくすることができることになる。

【００４９】請求項３記載の発明によれば、所定の入力
信号のピーク値をホールドするピークホールド回路と、
このピークホールド回路でのレベルシフト分を補正する
補正回路とを備え、入力信号に基づく出力信号と補正回
路による補正出力信号とをそれぞれ出力する構成とした
ことにより、ピークホールド回路でのレベルシフト分を
補償できるので、その補償分だけ信号出力とピークホー
ルド出力とのレベル差を少なくすることができることに
なる。

【００５０】請求項５記載の発明によれば、所定の入力
信号のピーク値をホールドするピークホールド回路と、
直流差動アンプとバッファからなり、前記ピークホール
ド回路によるホールド出力を入力とするボルテージフォ
ロワ回路と、入力信号に基づく出力信号とボルテージフ
ォロワ回路の出力信号とを択一的に出力する切換えスイ
ッチとを備えた構成としたことにより、信号出力とピー
クホールド出力とのレベル差を少なくでき、しかもその
出力系を１系統にできるので、出力端子が１個で済むと
ともに、後段の信号処理系も１系統で済むことになる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す回路図である。

【図２】ボルテージフォロワ回路のブロック図である。

【図３】第１の実施例に係る出力波形図である。

【図４】従来例に係る出力波形図である。

【図５】第１の実施例の変形例を示す回路図である。

【図６】本発明の第２の実施例を示す回路図である。

【図７】第２の実施例の動作説明のためのタイミングチ
ャートである。

【図８】本発明の第３の実施例を示す回路図である。

【図９】ポテンシャル‐電圧変換回路の一例を示す回路
図である。

【図１０】ポテンシャル‐電圧変換回路の断面図及びポ
テンシャル図である。

【図１１】第３の実施例に係る出力波形図である。

【図１２】第３の実施例の等価回路図である。

【図１３】ポテンシャル‐電圧変換回路の他の例を示す
回路図である。

【図１４】第３の実施例の変形例を示す回路図である。

【図１５】ピーク検出部の等価回路図である。

【図１６】本発明の第４の実施例を示すブロック図であ
る。

【図１７】第４の実施例の変形例を示すブロック図であ
る。

【図１８】本発明に係るＣＣＤリニアセンサの一例を示
す構成図である。

【図１９】本発明に係るＣＣＤリニアセンサの他の例を
示す構成図である。

【図２０】ＣＣＤリニアセンサの従来例を示す構成図で
ある。

【図２１】従来例に係る出力波形図である。

【図２２】信号出力回路の一従来例を示す回路図であ
る。

【図２３】信号出力回路の他の従来例を示す回路図であ
る。

【図２４】信号出力回路の更に他の従来例を示す回路図
である。

【符号の説明】

１２ ピーク検出部 １４，１８ ボル
テージフォロワ回路 １５，１９ 直流差動アンプ １６，２０ バッ
ファ ２１ リセット回路 ２２ Ｖｔｈ補正
回路 ２４ 切換えスイッチ ２５ スイッチ制
御回路 ２７ Ａ／Ｄ変換器 ２８，２９ 信号
出力回路

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−217167（ＪＰ，Ａ) 特開 平１−94268（ＪＰ，Ａ) 特開 平６−261229（ＪＰ，Ａ) 特開 平８−201443（ＪＰ，Ａ) 実開 昭61−197566（ＪＰ，Ｕ) 実開 平２−109266（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 19/04

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】 所定の入力信号のピーク値をホールドす
   るピークホールド回路と、直流差動アンプとバッファからなり、 前記ピークホール
   ド回路によるホールド出力を入力とするボルテージフォ
   ロワ回路とを備え、 前記入力信号に基づく出力信号と前記ボルテージフォロ
   ワ回路の出力信号とをそれぞれ出力することを特徴とす
   る信号出力回路。
2. 【請求項２】 前記ピークホールド回路のホールド出力
   をリセットするリセット回路を備えたことを特徴とする
   請求項１記載の信号出力回路。
3. 【請求項３】 前記バッファの出力端が前記直流差動ア
   ンプの反転入力端にフィードバック接続されている特徴
   とする請求項１記載の信号出力回路。
4. 【請求項４】 前記ピークホールド回路は、ＰｃｈＭＯ
   Ｓトランジスタとコンデンサからなることを特徴とする
   請求項１記載の信号出力回路。
5. 【請求項５】 所定の入力信号のピーク値をホールドす
   るピークホールド回路と、 前記ピークホールド回路でのレベルシフト分を補正する
   補正回路とを備え、 前記入力信号に基づく出力信号と前記補正回路による補
   正出力信号とをそれぞれ出力することを特徴とする信号
   出力回路。
6. 【請求項６】 前記ピークホールド回路によるホールド
   出力を入力とするボルテージフォロワ回路を備え、 前記補正回路は、前記ボルテージフォロワ回路の出力信
   号に対して補正処理を施すことを特徴とする請求項５記
   載の信号出力回路。
7. 【請求項７】 前記バッファの出力端が前記直流差動ア
   ンプの反転入力端にフィードバック接続されている特徴
   とする請求項５記載の信号出力回路。
8. 【請求項８】 前記ピークホールド回路は、ＰｃｈＭＯ
   Ｓトランジスタとコンデンサからなることを特徴とする
   請求項５記載の信号出力回路。
9. 【請求項９】 所定の入力信号のピーク値をホールドす
   るピークホールド回路と、直流差動アンプとバッファからなり、 前記ピークホール
   ド回路によるホールド出力を入力とするボルテージフォ
   ロワ回路と、 前記入力信号に基づく出力信号と前記ボルテージフォロ
   ワ回路の出力信号とを択一的に出力する切換えスイッチ
   とを備えたことを特徴とする信号出力回路。
10. 【請求項１０】 前記ボルテージフォロワ回路の出力信
    号に対して前記ピークホールド回路でのレベルシフト分
    を補正する処理を行う補正回路を備え、 前記切換えスイッチは、前記入力信号に基づく出力信号
    と前記補正回路による補正出力信号とを択一的に出力す
    ることを特徴とする請求項９記載の信号出力回路。
11. 【請求項１１】 前記バッファの出力端が前記直流差動
    アンプの反転入力端にフィードバック接続されている特
    徴とする請求項９記載の信号出力回路。
12. 【請求項１２】 前記ピークホールド回路は、ＰｃｈＭ
    ＯＳトランジスタとコンデンサからなることを特徴とす
    る請求項９記載の信号出力回路。
13. 【請求項１３】 請求項１〜１２のうちのいずれか１項
    に記載の信号出力回路を固体撮像素子の出力部として用
    いたことを特徴とする固体撮像装置。
14. 【請求項１４】 前記信号出力回路が前記固体撮像素子
    と同一の基板上に作製されたことを特徴とする請求項１
    ３記載の固体撮像装置。