JP3489580B2 - 冷電子放出素子の製造方法 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、平面型画像表示装
置や各種センサー、高周波発振器、超高速デバイス、電
子顕微鏡、電子ビーム露光装置など、種々の電子ビーム
を利用するものに用いられる冷電子放出素子及びその製
造方法に関するものであり、特に電界効果型トランジス
タ（ＦＥＴ）を集積することにより放出電流量を安定化
するエミッタを備えた冷電子放出素子として、高い電流
密度と均一性を有し、なおかつ電力効率のよい素子を、
低いコストで製造するものである。 【０００２】 【従来の技術】従来の冷電子放出素子の基本構成として
は、Ｃ．Ａ．Ｓｐｉｎｄｔ他、Ｊｏｕｒｎａｌ ｏｆ
Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，ｖｏｌ．４７，ｐ．
５２４８，１９７６年．に記載されたコーン型のスピン
ト構造が最も良く知られているが、放出電流の安定性に
大きな問題があった。特に特公平６−１４２６３号公報
に提案されているような平面型画像表示装置に用いる場
合には、電流の不安定性が画面の表示品質に直接関係す
るので重要な問題となっていた。 【０００３】そこで特公平７−１１８２５９号公報で
は、この電流の安定化を図るために、電子を放出するエ
ミッタに高い電気抵抗を直列でつなぎ、抵抗の負帰還効
果による電流の安定化を実現した。しかし１０〜１００
ＭΩという高い抵抗を直列につなぐことから、応答速度
が遅い上、消費電力が高いという問題があった。さらに
高抵抗の挿入に加えて、エミッタの不安定性を例えば１
０００個以上のエミッタを集積してエミッタアレイを構
成し１つの冷電子放出素子にするなど、数の効果によっ
て平均化していた。しかし数を増やせば構造が複雑とな
り製造コストが高くなるという問題があった。 【０００４】これらの問題を解決するため特開平９−２
５９７４４号公報には、エミッタにトランジスタなどの
能動素子を直接接合して、エミッタに流れる電流を制御
することが提案されている。これにより高い安定性と低
い消費電力での電流の安定化が可能になり、さらに多く
のエミッタを形成する必要もない。しかしトランジスタ
を作るために、基板としてはＩＣ用の基板と同じ単結晶
シリコンを用いるために、大面積用の平面表示素子が作
製できない問題や、コストが高いといった問題があっ
た。 【０００５】そこで最近では、特開平９−１２９１２３
号公報やＨ．Ｇａｍｏ他，Ａｐｐｌｉｅｄ Ｐｈｙｓｉ
ｃｓ Ｌｅｔｔｅｒｓ ｖｏｌ．７３，ｐ．１３０１，
１９９８年．や Ｙ．−Ｈ．Ｓｏｎｇ他，ＳＩＤ ９８
ＤＩＧＥＳＴ，ｐ．１８９，１９９８年．に記載され
たように、平面型画像表示装置への応用を目指して、基
板材料を単結晶シリコンからガラス基板に変更して、ガ
ラス基板上に非晶質シリコンや多結晶シリコンを用い
て、エミッタや電界効果型トランジスタ（ＦＥＴ）及び
その一種である薄膜トランジスタ（ＴＦＴ）を形成し
て、大面積化と安価化を可能にしたものが知られてきて
いる。 【０００６】図４は、エミッタアレイ７とＴＦＴ２３と
からなる従来の冷電子放出素子の構造を示している。図
４（ａ）は１画素に対応する冷電子放出素子全体を示す
斜視図であり、（ｂ）はエミッタアレイ７中の１個のエ
ミッタと薄膜トランジスタ（ＴＦＴ）を拡大した断面図
である。 【０００７】図４（ａ）に示すように、１つのＴＦＴ２
３で制御する１画素当たりの冷電子放出素子のエミッタ
アレイ７には、１０００個以上のエミッタ１０が形成さ
れており、これら全体から放出される電流をエミッタア
レイ７の片隅にカソード電極を通して接合された１個の
ＴＦＴ２３で制御するようになっている。 【０００８】その構造は図４（ｂ）に示すように、ガラ
ス基板１上にクロムカソード金属９と、ｎ＋非晶質シリ
コンコンタクト層及びチャネルｉ非晶質シリコン層２
０、二酸化シリコンゲート絶縁膜３、クロムゲート電極
４からなる薄膜トランジスタ（ＴＦＴ）２３と、クロム
ドレイン金属１９と非晶質シリコンエミッタ１０、二酸
化シリコン絶縁膜２４、ニオブ引出電極１１からなるエ
ミッタ部がドレイン電極１９を通して接合した構造にな
っている。 【０００９】次に作製方法を図５に示す。まずは図５
（ａ）に示すように各材料を順次積層する。そしてＴＦ
Ｔ７となる部分にフォトレジスト２１を施し、ＴＦＴ部
以外をエッチング除去して最下部のドレイン電極１９を
露出させる図５（ｂ）。そして再度エミッタ形成用の非
晶質シリコン膜２０を成膜する図５（ｃ）。その後エミ
ッタ形状を作製してから図５（ｄ）、その上部に絶縁膜
２４と引出電極１１を形成し、最後にエミッタ孔を形成
してエミッタ先端を露呈させる図５（ｅ）。 【００１０】なお、本文ではこれ以降、コーン型などの
冷電子を放出する部分をエミッタと呼び、このエミッタ
とトランジスタを接合した全体を冷電子放出素子と呼ぶ
ことにする。 【００１１】 【発明が解決しようとする課題】これら従来の冷電子放
出素子においては下記のような問題を有している。すな
わち、ガラス基板上の２００ｎｍ程度以下の薄い非晶質
または多結晶シリコン層の成長では、高い移動度を持つ
優れた結晶性を持つシリコン層が得られず、その上にＴ
ＦＴやＦＥＴのチャネル層を形成しても、均一で良好な
特性のＴＦＴやＦＥＴが得られない問題がある。 【００１２】またガラス基板上の非晶質シリコンを多結
晶化する際に、エキシマレーザーによるアニールを行っ
ているが、プロセスが複雑になり、またレーザーアニー
ルは量産性に問題があるので、製造コストが高くなる問
題がある。 【００１３】また、一度、薄膜からなるＴＦＴやＦＥＴ
用の非晶質シリコンや絶縁膜、金属膜を成膜してＴＦＴ
やＦＥＴを作製した後、エミッタ部となる部分のこれら
の膜をエッチングしてから、再度、膜厚の厚いエミッタ
形成用の非晶質シリコン層を成長しなくてはならず、プ
ロセスが複雑になってしまう。 【００１４】さらに、再度エミッタ形成用の非晶質シリ
コン層を成長する前に、成長表面を大気中に露呈しなく
てはならないので、成長界面を汚してしまい、非晶質シ
リコン層の結晶性が悪くなり易い。 【００１５】 【課題を解決するための手段】前記課題を解決するため
に、本発明の冷電子放出素子及びその製造方法は、非晶
質基板と、基板からの不純物拡散防止層と、その上に成
長した非晶質シリコンまたは多結晶シリコン等の半導体
層の成長表面に形成された電界効果型トランジスタ（Ｆ
ＥＴ）と、このＦＥＴのドレイン領域となる部分の半導
体層をエッチング加工することによって得られる先端が
先鋭化された１個または複数個からなるエミッタと、こ
のエミッタに高電界をかけるために形成されている引出
電極から構成されており、エミッタ形状を加工するとき
に、前記ＦＥＴのゲート絶縁膜の形成に用いた絶縁膜を
エッチング用マスクとして兼用することで丈夫なプロセ
ス用マスクが得られることにより、プロセスの信頼性向
上と簡素化が図れる。 【００１６】 【発明の実施の形態】本発明の請求項１に記載の発明
は、ゲート電極とゲート絶縁膜とソース領域とト゛レイ
ン領域とからなり、基板上に成長した半導体層の表面に
形成された電界効果型トランジスタ（ＦＥＴ）と、この
ＦＥＴのドレイン領域またはドレイン領域と接する部分
の前記半導体層をエッチング加工することによって得ら
れる１個または複数個からなるエミッタとから成る冷電
子放出素子において、エミッタ形状を加工する時に、前
記ＦＥＴのゲート絶縁膜の形成に用いた絶縁膜をエッチ
ング用マスクとして利用することを特徴とする冷電子放
出素子の製造方法であり、丈夫なＦＥＴの絶縁膜をプロ
セス用マスクとして兼用することにより、プロセスの信
頼性向上と簡素化が図れる。 【００１７】（実施の形態１）以下に、本発明の一実施
の形態について、図１と図２、図３を用いて説明する。
図１において、１は基板であり、２は半導体層であり、
３はＦＥＴのゲート絶縁膜、４はＦＥＴのゲート金属、
５はＦＥＴのソース領域、６はＦＥＴのドレイン領域、
７はエミッタアレイである。例えば、ガラス基板１の上
に多結晶の半導体層２を結晶成長した場合に、本来結晶
の格子定数が異なるために、成長初期の膜厚２００ｎｍ
以下の薄膜では良好な結晶性が得られないが、膜厚５０
０ｎｍ以上になると徐々に欠陥の回復が進み結晶性が良
くなってくる。そこで、その結晶表面にＦＥＴを形成す
れば、例えば既存の化学気相成長法を用いて、微結晶シ
リコンやポリシリコンを成長させた場合には、電子移動
度１０ｃｍ2／Ｖ・ｓをこえるようなＦＥＴが容易に形
成できるので、エミッタの放出電流制御に適している。
そして、ＦＥＴ形成後にエミッタアレイ７は、ＦＥＴの
ドレイン領域６の半導体層２をエッチング加工すること
によって形成すれば、１回の半導体層２の成長で、ＦＥ
Ｔとエミッタの両方を形成することができ、かつ２回成
長した場合の成長前表面が空気中に露呈することもな
く、プロセスが簡易かつ結晶性の劣化がない。 【００１８】図２は、図１の構造のエミッタ部に請求項
３と４のコーン型エミッタと引出電極を付加したものの
断面図である。１は基板、８は不純物拡散防止層、２は
半導体層、３はＦＥＴのゲート絶縁膜、４はＦＥＴのゲ
ート金属、９はＦＥＴのソース電極、５はＦＥＴのソー
ス領域、６はＦＥＴのドレイン領域、１０はエミッタア
レイ７内にある１つのコーン型のエミッタ、１１は引出
電極、１２は引出電極下絶縁膜、１３はＦＥＴパッシベ
ーション絶縁膜である。Ｃ．Ａ．Ｓｐｉｎｄｔ他、Ｊｏ
ｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，
ｖｏｌ．４７，ｐ．５２４８，１９７６年．に記載され
たコーン型のエミッタは引出電極とペアで一般的によく
使われている。それは、先端が先鋭化されたコーン型エ
ミッタが引出電極にあけられた円形の穴の中心部に位置
されるために、等方的に先端部に電界が集中して、比較
的低電圧で冷電子が等方的に放出されるからである。故
に、図１の構造にもコーン型エミッタと引出電極を採用
すれば良好な冷電子放出特性が得られる。 【００１９】基板１は、シリコンなどの各種半導体の単
結晶基板や多結晶基板が用いられるが、特に非晶質のガ
ラス基板を用いた場合に大面積化が可能となり、コスト
の削減や表示素子に応用した場合の大画面化に対応でき
る。不純物拡散防止層８は、基板とその上部に作製する
半導体層の組成が異なる場合に、基板の構成元素が半導
体層へ熱拡散して不純物として悪影響をおよぼすことを
防止するためのものであり、半導体上に構成するＦＥＴ
の特性を安定化するために必要である。特に一般的なプ
ロセスに用いられる二酸化シリコンや窒化シリコンは緻
密な膜が容易に作製でき不純物拡散を効果的に抑制でき
る。半導体層２は、いわゆる周期律表におけるシリコン
などのIＶ族半導体またはガリウムヒ素などのIII−Ｖ族
半導体が利用できる。特に、ダイヤモンドや窒化ボロ
ン、窒化ガリウムなどのバンドギャップが広い半導体
は、それだけ電子親和力が小さくなるので、低電圧で真
空中への電子放出ができ、エミッタとして有利である。
また、シリコンはこれまでの集積回路としての技術蓄積
が豊富であり、安定な酸化膜も有しているので、エミッ
タを集積回路で制御する場合に有利である。いずれにせ
よＦＥＴを作製するために半導体が必要であり、かつ上
記半導体はエミッタとしても利用できるので、ＦＥＴ付
きエミッタを作製できる。また、半導体層２は、動作速
度が速く電流が取れるｎチャネルのＦＥＴを作製するた
めにはｐ型半導体を用いれば良く、IＶ族半導体の場合
にはボロンやアルミニウムをIII−Ｖ族半導体の場合に
はマグネシウムや亜鉛をドーピングして作る。逆にｐチ
ャネルＦＥＴを作製するためには、ｎ型半導体を用いれ
ば良く、IＶ族半導体の場合にはリンやヒ素をIII−Ｖ族
半導体の場合には、シリコンやイオウをドーピングして
作る。エミッタ動作制御用の電子回路を同時に集積する
場合には、ｃ−ＭＯＳ回路で構成するのが都合良く、こ
の場合にはｎとｐチャネルの両方のＦＥＴを用意する必
要がある。さらに、半導体層２は、結晶構造としては非
晶質や多結晶、単結晶が考えられるが、単結晶の場合に
は使用できる基板材料が制限されるので、大面積のガラ
ス基板を用いる場合には非晶質や多結晶を用いる必要が
ある。この場合に欠陥となる半導体内のダングリングボ
ンドを終端して結晶性を向上させるために水素化処理が
効果的である。ＦＥＴゲート絶縁膜３は、電気絶縁性が
高く緻密な構造の二酸化シリコン或いは窒化シリコン、
歪みを緩和する場合には、それらの単層を組み合わせた
複数層を利用する。また材料ガスが高温に熱した高融点
金属に触れることによって起こる触媒効果を利用した化
学気相成長法を用いれば、半導体層から窒化シリコンま
で半導体層にダメージを与えることなく連続成長ができ
るので、優れた特性のＦＥＴを作製できる。 【００２０】 また、エミッタ形状を加工するときに、
ＦＥＴのゲート絶縁膜の形成に用いた絶縁膜をエッチン
グ用マスクとして利用したり、ＦＥＴのドレイン領域内
にイオンをドープする場合に、ＦＥＴゲート絶縁膜を残
したままその上からドープしたりする場合に、二酸化シ
リコン或いは窒化シリコンを用いれば、イオン注入やエ
ミッタ加工時のマスクとしても有効に利用できる。 【００２１】 ＦＥＴゲート金属４とＦＥＴソース電極
９、引出電極１１などの冷電子放出素子の金属配線に
は、安価で電気抵抗が低く、良質な陽極酸化膜が容易に
形成できるアルミニウム、またはより低電気抵抗と安価
な銅、ガラス基板との密着性が向上するチタン、良質な
陽極酸化膜が形成できるタンタルを用いる。また、それ
ら金属元素は、例えばアルミニウムの場合は、ヒロック
を抑えるためにネオジウムなどの他の元素を加えて、主
成分として９５重量パーセント以上を含んだ合金として
もよい。また、例えばガラス基板上への成膜に関して
は、先に１００ｎｍ以下のチタン薄膜を形成してからア
ルミニウムを形成すれば、密着性と電気伝導度が向上す
るように、それぞれの金属の特徴を生かすように、単層
またはこれらの単層を組み合わせた複数層から構成して
も良い。図３（ａ）から（ｆ）は、冷電子放出素子の作
製プロセスの１例を示す断面図であり、１は基板、８は
不純物拡散防止層、２は半導体層、３１は前記ＦＥＴの
ゲート絶縁膜の形成に用いる絶縁膜、４はＦＥＴゲート
金属、９はＦＥＴソース電極、５はＦＥＴソース領域、
６はＦＥＴドレイン領域、１０はエミッタアレイ内の１
つのコーン型エミッタ、１１は引出電極、１２は引出電
極下絶縁膜、１３はＦＥＴパッシベーション絶縁膜であ
る。 【００２２】 まず、（ａ）において、基板１上に不純
物拡散防止層８と半導体層２、ＦＥＴのゲート絶縁膜の
形成に用いる絶縁膜３１、ＦＥＴゲート金属４をプラズ
マ励起化学気相成長法などを用いて連続して成膜する。
次に、（ｂ）においてゲート金属４とＦＥＴのゲート絶
縁膜の形成に用いた絶縁膜３１をリアクティブイオンエ
ッチングなどのエッチング手法を用いてパターニングし
て、ＦＥＴとエミッタの位置と特定する。（ｃ）におい
ては、ＦＥＴのゲート絶縁膜の形成に用いた絶縁膜３１
をマスクにリアクティブイオンエッチングなどのエッチ
ング手法を用いてコーン型エミッタを形成する。（ｄ）
においては、イオン注入などの不純物ドーピング技術を
用いて、ＦＥＴソース領域５とＦＥＴドレイン領域６を
形成する。このとき、エミッタ部への不純物ドーピング
も同時に行う。（ｅ）においては、プラズマ励起化学気
相成長法などを利用して引出電極下絶縁膜１２を形成し
てから、エッチングによってソース領域５へのコンタク
トホールを形成して、スパッタ法などを用いてＦＥＴソ
ース電極９を形成する。（ｆ）においては、ＦＥＴパッ
シベーション絶縁膜１３と引出電極１１をプラズマ励起
化学気相成長法などを用いて順次形成する。最後に
（ｇ）において、エミッタ上の引出電極１１と引出電極
下絶縁膜１２をエッチングして、コーン型エミッタを露
呈させる。 【００２３】１２の引出電極下絶縁膜と１３のＦＥＴパ
ッシベーション絶縁膜は、引出電極下の絶縁膜のエッチ
ング速度よりもパッシベーション用絶縁膜のエッチング
速度が遅くなるように、例えば引出電極下の絶縁膜を二
酸化シリコン、パッシベーション絶縁膜に窒化シリコン
を用いるか、または引出電極下の絶縁膜の膜厚よりもＦ
ＥＴゲート金属上の絶縁膜の膜厚が厚くなるように、絶
縁膜を形成すると都合がよい。それは、図３に示す作製
プロセスの（ｆ）から（ｇ）にかけて、フォトレジスト
を用いたエッチバック法によって、引出電極と引出電極
下絶縁膜をエッチングしてエミッタを露呈させるとき
に、引出電極下絶縁膜とパッシベーション絶縁膜が同じ
物質かつ同じ厚さで作製されているとＦＥＴ自体がエッ
チング液に侵されてしまうことになるからである。図３
（ａ）における半導体層２またはゲート絶縁膜３は、モ
ノシランまたはジシラン、水素、窒素、アンモニア、メ
タン、エタン、プロパン、ブタン、トリメチルガリウ
ム、トリエチルガリウム、トリメチルアルミニウム、ア
ルシン、ホスフィン、ジボランの中の１種または複数種
を材料ガスに利用して、これらのガスが高温に熱したタ
ングステンまたはタンタル、モリブデンなどの高融点金
属に触れることによって起こる触媒効果を利用した化学
気相成長法（この方法は、松村、応用物理、第６６巻、
ｐ．１０９４、１９９７年．にまとめられており、触媒
化学気相成長法とかホットワイヤー法と呼ばれてい
る。）を用いて成膜すると都合がよい。それは、この成
長法が、例えばシリコンの成膜においては、一般的によ
く使われているＲＦ放電を用いたプラズマ励起化学気相
成長法と比べて、比較的低温の５００℃以下の成長温度
でも電子移動度１０ｃｍ2／Ｖ・ｓをこえる、厚さ５０
０ｎｍ以上のポリシリコン膜を０．２から０．５ｎｍ／
ｓ程度の比較的速い成長速度で成膜ができるからであ
る。その結果、エキシマレーザーアニールなどによる多
結晶化のためのポストアニールプロセスが必要なくな
る。 【００２４】 図３（ｃ）において、コーン型エミッタ
形状をエッチングで作製するときに、ＦＥＴのゲート絶
縁膜の形成に用いた絶縁膜３１の一部をパターニングし
てエッチング用マスクとして応用すればプロセスが簡素
化する。 【００２５】図３（ｄ）において、ＦＥＴソース領域５
とＦＥＴドレイン領域６、コーン型エミッタ１０、ＦＥ
Ｔドレインとエミッタの間の電気抵抗はイオン打ち込み
法を用いて同時に調整できるので、プロセスが簡素化す
る。さらに、ＦＥＴドレインとエミッタ間にＦＥＴゲー
ト絶縁膜３の一部をパターニングして残してイオン打ち
込みを行うとその部分がドープされないかあるいはドー
プ量は少なくなるので、ＦＥＴドレインとエミッタ間の
全経路での電気抵抗をさらに複雑に調整することが可能
である。 【００２６】また、残すＦＥＴゲート絶縁膜３の厚みに
よっても半導体層へのドープ量を調整できるので電気抵
抗を調整できる。各々のエミッタとドレイン間の電気抵
抗を調整できれば、各々のエミッタからの電子放出量を
均一化できて、さらに特公平７−１１８２５９号公報に
提案されているように、電気抵抗を高抵抗化すれば抵抗
の負帰還作用によりエミッタからの電子放出量の時間変
動も安定化できる。 【００２７】図３（ｇ）において、熱処理によって半導
体層２の結晶性を向上させてＦＥＴの特性と面内均一性
を向上させることができる。特に、アモルファスシリコ
ンやポリシリコンの場合には、水素を多く含んだ窒化シ
リコンパッシベーション膜を形成している場合には窒素
または不活性ガス中でも良いが、一般的には水素または
水蒸気を含む雰囲気中で熱処理すると効果的にＦＥＴ特
性が改善できる。 【００２８】 【発明の効果】以上のように本発明の冷電子放出素子に
よれば、大型のガラス基板上に、１回の半導体層成長だ
けでポストアニールなどを省略した簡易なプロセスによ
る均一で良好な特性のＦＥＴ付きエミッタアレイを作製
できる。さらに、エミッタ形状を加工するときに、ＦＥ
Ｔのゲート絶縁膜の形成に用いた絶縁膜をエッチング用
マスクとして兼用することで丈夫なプロセス用マスクが
得られることにより、プロセスの信頼性向上と簡素化が
図れる。

【図面の簡単な説明】 【図１】本発明の実施の形態１における冷電子放出素子
の断面図 【図２】本発明の実施の形態１におけるコーン型冷電子
放出素子の断面図 【図３】本発明の実施の形態１における冷電子放出素子
の作製プロセスの断面図 【図４】（ａ）従来の冷電子放出素子の斜視図 （ｂ）同素子の要部拡大断面図 【図５】従来の冷電子放出素子の作製方法を説明する断
面図 【符号の説明】 １ 基板 ２ 半導体層 ３ ＦＥＴゲート絶縁膜 ４ ＦＥＴゲート金属 ５ ＦＥＴソース領域 ６ ＦＥＴドレイン領域 ７ エミッタアレイ ８ 不純物拡散防止層 ９ ＦＥＴソース電極 １０ エミッタアレイ内の１つのコーン型エミッタ １１ 引出電極 １２ 引出電極下絶縁膜 １３ ＦＥＴパッシベーション絶縁膜 １９ ドレイン電極 ２０ 非晶質シリコン ２１ フォトレジスト ２２ 二酸化シリコンマスク ２３ ＴＦＴ ２４ 二酸化シリコン絶縁膜

フロントページの続き (56)参考文献 特開 平９−185941（ＪＰ，Ａ) 特開 平９−106756（ＪＰ，Ａ) 特開 平５−234966（ＪＰ，Ａ) 特開 昭51−80761（ＪＰ，Ａ) 特開 昭51−54358（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01J 9/02

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 ゲート電極とゲート絶縁膜とソース領域
   とドレイン領域とからなり、基板上に成長した半導体層
   の表面に形成された電界効果型トランジスタ（ＦＥＴ）
   と、このＦＥＴのドレイン領域またはドレイン領域と接
   する部分の前記半導体層をエッチング加工することによ
   って得られる１個または複数個からなるエミッタとから
   成る冷電子放出素子において、エミッタ形状を加工する
   時に、前記ＦＥＴのゲート絶縁膜の形成に用いた絶縁膜
   をエッチング用マスクとして利用することを特徴とする
   冷電子放出素子の製造方法。