JP3483913B2 - データ転送制御方式 - Google Patents
データ転送制御方式Info
- Publication number
- JP3483913B2 JP3483913B2 JP21019093A JP21019093A JP3483913B2 JP 3483913 B2 JP3483913 B2 JP 3483913B2 JP 21019093 A JP21019093 A JP 21019093A JP 21019093 A JP21019093 A JP 21019093A JP 3483913 B2 JP3483913 B2 JP 3483913B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- transmission
- control unit
- module
- reception
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bus Control (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ローカルエリアネット
ワーク（ＬＡＮ）や公衆回線と接続しデータ送受信を行
う通信制御装置において、複数のモジュール間の任意の
長さのフレームデータの転送を共通バスを有効に使用し
て行うデータ転送制御方式に関する。
ワーク（ＬＡＮ）や公衆回線と接続しデータ送受信を行
う通信制御装置において、複数のモジュール間の任意の
長さのフレームデータの転送を共通バスを有効に使用し
て行うデータ転送制御方式に関する。
【０００２】
【従来の技術】モジュールが一つの共有バスに接続しデ
ータの送受信を行う場合、共有バスの有効利用が重要で
ある。バスの使用権を所定の方法で獲得しデータを送信
しても、受信するモジュールが受信できない状態である
と、そのバス動作に費やした時間は無駄となる。この問
題をさけるため、特開昭６１−１７５７５１号公報では
バスの使用権を与えるバスアービタとモジュールにある
周期的タイミングを設定し、送信モジュールが受信モジ
ュールの受信可否を検知できる方式を示している。
ータの送受信を行う場合、共有バスの有効利用が重要で
ある。バスの使用権を所定の方法で獲得しデータを送信
しても、受信するモジュールが受信できない状態である
と、そのバス動作に費やした時間は無駄となる。この問
題をさけるため、特開昭６１−１７５７５１号公報では
バスの使用権を与えるバスアービタとモジュールにある
周期的タイミングを設定し、送信モジュールが受信モジ
ュールの受信可否を検知できる方式を示している。
【０００３】また、近年ワークステーション及びネット
ワーク装置の高速化にともない、共通バスを介して接続
するハードディスクやＬＡＮ等の周辺機器との間でバー
スト転送を行うことが必須となりつつある。
ワーク装置の高速化にともない、共通バスを介して接続
するハードディスクやＬＡＮ等の周辺機器との間でバー
スト転送を行うことが必須となりつつある。
【０００４】バースト転送が可能なバス方式にはＳＣＳ
Ｉ（Small Compute System Interface ANSI X3T9.2/86
-109)、ＶＭＥバス(THE VME bus SPECIFICATION ANSI/I
EEESTD1014-1987 IEC821 & 297)、ＦｕｔｕｒｅＢｕｓ
＋( IEEE896.1/896.2)などの標準方式があり、ＳＣＳＩ
とＶＭＥバスは広く普及している。
Ｉ（Small Compute System Interface ANSI X3T9.2/86
-109)、ＶＭＥバス(THE VME bus SPECIFICATION ANSI/I
EEESTD1014-1987 IEC821 & 297)、ＦｕｔｕｒｅＢｕｓ
＋( IEEE896.1/896.2)などの標準方式があり、ＳＣＳＩ
とＶＭＥバスは広く普及している。
【０００５】
【発明が解決しようとする課題】前記の従来技術におい
て、バースト転送使用する高性能なシステムを実現する
には以下に示す問題点がある。
て、バースト転送使用する高性能なシステムを実現する
には以下に示す問題点がある。
【０００６】共通バスを有効に使用する為に、特開昭６
１−１７５７５１号公報ではバスの使用権を与えるバス
アービタとモジュールにある周期的タイミングを設定
し、送信モジュールが受信モジュールの受信可否を検知
できる方式を示しているが、特定タイミングを発生する
周期によってバスの転送開始の頻度が左右され、バスそ
のものの最大転送能力を制限してしまう。
１−１７５７５１号公報ではバスの使用権を与えるバス
アービタとモジュールにある周期的タイミングを設定
し、送信モジュールが受信モジュールの受信可否を検知
できる方式を示しているが、特定タイミングを発生する
周期によってバスの転送開始の頻度が左右され、バスそ
のものの最大転送能力を制限してしまう。
【０００７】ＳＣＳＩは、バードディスクなどの外部記
憶の制御から発生していることから判るように比較的低
速であり、プロトコルが複雑であるためデータの転送過
程にソフトウエアの介在が必要と成り、ハードウエアだ
けでの高速処理を実現することは困難である。
憶の制御から発生していることから判るように比較的低
速であり、プロトコルが複雑であるためデータの転送過
程にソフトウエアの介在が必要と成り、ハードウエアだ
けでの高速処理を実現することは困難である。
【０００８】ＶＭＥバスのバースト転送は転送サイズが
固定である。このため、前記固定転送サイズより大きな
ＬＡＮの受信フレームなどの任意長のデータを転送する
には複数回のバースト転送が必要となる。しかし、ＶＭ
Ｅバスではこのバースト転送ごとにバスの使用権を開放
するために、送信モジュールと受信モジュールとの間に
おいて、１つのデータを各固定長の転送データに分割お
よび再構成する必要がある。また複数の送信モジュール
が１つの受信モジュールに対してデータを同時に転送す
る場合を考慮する必要があり、これらの機能を実現する
には制御論理が複雑化し、ハードウエアが高価になって
しまう。この欠点はＦｕｔｕｒｅＢｕｓ＋でも同一であ
る。
固定である。このため、前記固定転送サイズより大きな
ＬＡＮの受信フレームなどの任意長のデータを転送する
には複数回のバースト転送が必要となる。しかし、ＶＭ
Ｅバスではこのバースト転送ごとにバスの使用権を開放
するために、送信モジュールと受信モジュールとの間に
おいて、１つのデータを各固定長の転送データに分割お
よび再構成する必要がある。また複数の送信モジュール
が１つの受信モジュールに対してデータを同時に転送す
る場合を考慮する必要があり、これらの機能を実現する
には制御論理が複雑化し、ハードウエアが高価になって
しまう。この欠点はＦｕｔｕｒｅＢｕｓ＋でも同一であ
る。
【０００９】また、ＶＭＥバスのバースト転送は個々の
バス語長（４バイト）での転送に対してハンドシェイク
を行っており低速である。
バス語長（４バイト）での転送に対してハンドシェイク
を行っており低速である。
【００１０】更に、ＦｕｔｕｒｅＢｕｓ＋のバースト転
送は共通バスのデータ信号１本１本でシリアル転送をす
る方式を採用しており、通常のプロセッサによるパラレ
ルアクセスとの共存方法が複雑となる。
送は共通バスのデータ信号１本１本でシリアル転送をす
る方式を採用しており、通常のプロセッサによるパラレ
ルアクセスとの共存方法が複雑となる。
【００１１】以上の記述で明らかなように従来のデータ
転送方式には解決すべき課題が存在した。本発明の目的
は、（１）可変長のフレームの転送を実現すること、
（２）高性能なバス転送を実現すること、（３）共通バ
スの動作に追従可能な転送方式実現すること、（４）同
報が可能なこと、（５）信頼の高いデータ転送を実現す
ること、（６）プログラム処理の介入による性能の低下
を押さえること、（７）ＤＭＡとＰＭＡを共通バスで行
うこと、（８）比較的簡易な構成を採用することにより
コストの増大を押さえること、などの技術的課題を克服
したデータ転送制御方式を提供することにある。
転送方式には解決すべき課題が存在した。本発明の目的
は、（１）可変長のフレームの転送を実現すること、
（２）高性能なバス転送を実現すること、（３）共通バ
スの動作に追従可能な転送方式実現すること、（４）同
報が可能なこと、（５）信頼の高いデータ転送を実現す
ること、（６）プログラム処理の介入による性能の低下
を押さえること、（７）ＤＭＡとＰＭＡを共通バスで行
うこと、（８）比較的簡易な構成を採用することにより
コストの増大を押さえること、などの技術的課題を克服
したデータ転送制御方式を提供することにある。
【００１２】
【課題を解決するための手段】以上示した目的を達成す
るために本発明においては、以下の構成をとる。
るために本発明においては、以下の構成をとる。
【００１３】まず、可変長のフレームの転送を実現する
ため本発明は、送信モジュールが受信モジュールにデー
タ長を通知するコマンドサイクルと受信モジュールが空
き受信バッファの容量と比較し応答するレスポンスサイ
クルを実際のデータ転送サイクルに先だって行うデータ
転送制御手段を採用する。本発明のデータ転送制御手段
では、データ転送を複数のサイクルに細分化し、コマン
ドサイクルにおいてデータの転送長を表示し、レスポン
スサイクルによって受信モジュールの状態を観測し、受
信可能か受信不可能かを判定し、不可能である場合には
バースト転送を行わない。
ため本発明は、送信モジュールが受信モジュールにデー
タ長を通知するコマンドサイクルと受信モジュールが空
き受信バッファの容量と比較し応答するレスポンスサイ
クルを実際のデータ転送サイクルに先だって行うデータ
転送制御手段を採用する。本発明のデータ転送制御手段
では、データ転送を複数のサイクルに細分化し、コマン
ドサイクルにおいてデータの転送長を表示し、レスポン
スサイクルによって受信モジュールの状態を観測し、受
信可能か受信不可能かを判定し、不可能である場合には
バースト転送を行わない。
【００１４】また上記の動作を可能とする為に、データ
転送制御手段の送信と受信の機能のいずれか又は両方を
備えたモジュールを使用する。
転送制御手段の送信と受信の機能のいずれか又は両方を
備えたモジュールを使用する。
【００１５】送信モジュールは、コマンドサイクルのと
きバースト転送に係るパラメータを共通バスに表示する
手段としてバスドライバ／システムバス制御部／送信制
御部／送信ディスクリプタキュー制御部／ＲＡＭ制御部
を、バーストサイクルを起動する前に前記検知手段によ
って得る相手モジュールの状態検知情報を条件としてバ
ースト転送の制御動作を変更する手段として送信制御部
を、前記バースト転送サイクルのときデータを送信する
手段としてバスドライバ／システムバス制御部／送信制
御部／送信ディスクリプタ制御部／ＲＡＭ制御部／ＳＡ
Ｍ制御部を、モジュール内部のバスドライバとデータ転
送制御手段を構成する制御回路の中とに、機能ブロック
の単体または組合せとして構成する。
きバースト転送に係るパラメータを共通バスに表示する
手段としてバスドライバ／システムバス制御部／送信制
御部／送信ディスクリプタキュー制御部／ＲＡＭ制御部
を、バーストサイクルを起動する前に前記検知手段によ
って得る相手モジュールの状態検知情報を条件としてバ
ースト転送の制御動作を変更する手段として送信制御部
を、前記バースト転送サイクルのときデータを送信する
手段としてバスドライバ／システムバス制御部／送信制
御部／送信ディスクリプタ制御部／ＲＡＭ制御部／ＳＡ
Ｍ制御部を、モジュール内部のバスドライバとデータ転
送制御手段を構成する制御回路の中とに、機能ブロック
の単体または組合せとして構成する。
【００１６】受信モジュールは、送信モジュールが共通
バスに示すバースト転送に係るパラメータを内部に入力
し係るバースト転送に対しての自モジュールの状態を表
示する手段としてバスドライバ／システムバス制御部／
受信制御部／受信ディスクリプタキュー制御部／ＲＡＭ
制御部を、バースト転送サイクルで送信モジュールから
送信されるデータを受信する手段としてバスドライバ／
システムバス制御部／受信制御部／受信ディスクリプタ
キュー制御部／ＲＡＭ制御部／ＳＡＭ制御部を、モジュ
ール内部のバスドライバとデータ転送制御手段を構成す
る制御回路の中とに、機能ブロックの単体または組合せ
として構成する。
バスに示すバースト転送に係るパラメータを内部に入力
し係るバースト転送に対しての自モジュールの状態を表
示する手段としてバスドライバ／システムバス制御部／
受信制御部／受信ディスクリプタキュー制御部／ＲＡＭ
制御部を、バースト転送サイクルで送信モジュールから
送信されるデータを受信する手段としてバスドライバ／
システムバス制御部／受信制御部／受信ディスクリプタ
キュー制御部／ＲＡＭ制御部／ＳＡＭ制御部を、モジュ
ール内部のバスドライバとデータ転送制御手段を構成す
る制御回路の中とに、機能ブロックの単体または組合せ
として構成する。
【００１７】高性能なバス転送を実現するためにも以上
の構成は有効である。転送が不可能な場合に無駄なバス
専有をなくし、バスの動作帯域を有効に使用する。
の構成は有効である。転送が不可能な場合に無駄なバス
専有をなくし、バスの動作帯域を有効に使用する。
【００１８】共通バスの動作速度に追従可能な転送方式
を実現するため、μＰの低速な処理アクセスが可能な第
１のデータ保持部としてＶＲＡＭのＲＡＭを、共通バス
のクロックと同期してシリアルアクセス可能な第２のデ
ータ保持部としてＶＲＡＭのＳＡＭを採用した。第１の
データ保持部と第２のデータ保持部との間で、バースト
転送のクロック速度とは無関係にデータの転送を行う手
段はＶＲＡＭの機能により実現する。
を実現するため、μＰの低速な処理アクセスが可能な第
１のデータ保持部としてＶＲＡＭのＲＡＭを、共通バス
のクロックと同期してシリアルアクセス可能な第２のデ
ータ保持部としてＶＲＡＭのＳＡＭを採用した。第１の
データ保持部と第２のデータ保持部との間で、バースト
転送のクロック速度とは無関係にデータの転送を行う手
段はＶＲＡＭの機能により実現する。
【００１９】ＶＲＡＭのＲＡＭをμＰの低速な処理アク
セスが可能な第１のデータ保持部として実現するには、
制御回路の内部のＲＡＭ制御部とプロセッサバス制御部
を機能ブロックとして組み合わせた構成による。ＶＲＡ
ＭのＳＡＭを共通バスのクロックと同期してシリアルア
クセス可能な第２のデータ保持部として実現するには、
制御回路の内部のＳＡＭ制御部とシステムバス制御部を
機能ブロックとして組み合わた構成による。第１のデー
タ保持部と第２のデータ保持部との間でのデータの転送
を行う手段はＶＲＡＭに対して所定の操作を制御回路の
内部のＲＡＭ制御部がおこなうことで構成される。
セスが可能な第１のデータ保持部として実現するには、
制御回路の内部のＲＡＭ制御部とプロセッサバス制御部
を機能ブロックとして組み合わせた構成による。ＶＲＡ
ＭのＳＡＭを共通バスのクロックと同期してシリアルア
クセス可能な第２のデータ保持部として実現するには、
制御回路の内部のＳＡＭ制御部とシステムバス制御部を
機能ブロックとして組み合わた構成による。第１のデー
タ保持部と第２のデータ保持部との間でのデータの転送
を行う手段はＶＲＡＭに対して所定の操作を制御回路の
内部のＲＡＭ制御部がおこなうことで構成される。
【００２０】ここで、以上の構成を実現する別の手段と
してはＦＩＦＯ構造のメモリの使用と特別な制御回路を
用意することでも実現可能である。
してはＦＩＦＯ構造のメモリの使用と特別な制御回路を
用意することでも実現可能である。
【００２１】同報を可能とするために、複数レスポンス
を同時に観測する手段として、例えば共通バスのデータ
線が３２本ある場合、データ信号線３２本を各モジュー
ル２本ずつ１６モジュールに割当て、各モジュールが別
々の信号線をドライブし、送信モジュールはデータ線を
全部観測する構成とする。
を同時に観測する手段として、例えば共通バスのデータ
線が３２本ある場合、データ信号線３２本を各モジュー
ル２本ずつ１６モジュールに割当て、各モジュールが別
々の信号線をドライブし、送信モジュールはデータ線を
全部観測する構成とする。
【００２２】高信頼を実現するために、送信モジュール
内部にレスポンスを受信しレスポンスサイクルにおいて
レスポンスを保存するレジスタを用意し、転送が不可能
と判断された転送を記録することで、転送の再開を可能
とする。
内部にレスポンスを受信しレスポンスサイクルにおいて
レスポンスを保存するレジスタを用意し、転送が不可能
と判断された転送を記録することで、転送の再開を可能
とする。
【００２３】ＶＲＡＭのＲＯＷサイズまたはＦＩＦＯメ
モリのサイズにより、最大バースト転送長が固定され
る。最大バースト転送長を越えるフレームの転送でのハ
ンドシェイクする手段として、バス上でプルアップされ
たバッファ準備完了信号ＣＢＲＤＹを設ける。
モリのサイズにより、最大バースト転送長が固定され
る。最大バースト転送長を越えるフレームの転送でのハ
ンドシェイクする手段として、バス上でプルアップされ
たバッファ準備完了信号ＣＢＲＤＹを設ける。
【００２４】プログラム処理の介入によるシステム性能
の低下を避ける目的で以下の各手段を採用する。受信デ
ィスクリプタキュー制御部に受信バッファの空きを管理
する空きディスクリプタカウンタを用意し、受信制御部
でコマンドの送信長パラメータと比較する手段を実現す
る。受信を連続して行うために受信ディスクリプタキュ
ー制御手段を用意する。送信を連続するために送信ディ
スクリプタキュー制御手段を用意する。また、送信キュ
ーを処理する過程で障害があっても、ログを残して次の
キューを処理する手段を用意することは比較的容易であ
る。
の低下を避ける目的で以下の各手段を採用する。受信デ
ィスクリプタキュー制御部に受信バッファの空きを管理
する空きディスクリプタカウンタを用意し、受信制御部
でコマンドの送信長パラメータと比較する手段を実現す
る。受信を連続して行うために受信ディスクリプタキュ
ー制御手段を用意する。送信を連続するために送信ディ
スクリプタキュー制御手段を用意する。また、送信キュ
ーを処理する過程で障害があっても、ログを残して次の
キューを処理する手段を用意することは比較的容易であ
る。
【００２５】以上の手段により、受信及び送信のに必要
なプログラムの操作インタフェースが、共通バスの転送
動作とは独立になる。
なプログラムの操作インタフェースが、共通バスの転送
動作とは独立になる。
【００２６】ＤＭＡとＰＭＡを共存するため、共通バス
にＤＭＡとＰＭＡを区別する専用の制御信号を手段とし
て用意し、データ信号線と一部の制御信号を共用する。
本手段は実施例のタイムチャートからその実現が容易で
あることが分かる。
にＤＭＡとＰＭＡを区別する専用の制御信号を手段とし
て用意し、データ信号線と一部の制御信号を共用する。
本手段は実施例のタイムチャートからその実現が容易で
あることが分かる。
【００２７】コストミニマムとするためにアドレス信号
で固定パターンを表示し、上記のＤＭＡとＰＭＡを区別
する専用の制御信号が不要となる。
で固定パターンを表示し、上記のＤＭＡとＰＭＡを区別
する専用の制御信号が不要となる。
【００２８】
【作用】本発明では、無駄なバス占有を無くして必要な
バス要求を待たせること少なくし、バスの有効利用と待
ち時間性能の向上を実現する。またＶＲＡＭのＳＡＭは
ＳＲＡＭ構造であるのでアクセス速度が高速であり、ク
ロックに同期したバースト転送を実現することが可能で
転送性能が向上する。ＶＲＡＭのＲＡＭをデータ保持手
段ＶＲＡＭのＳＡＭを一時保持手段とすることで、ＳＡ
Ｍの高速性とシリアルアクセスの正確とＲＡＭ速度と、
ＲＡＭ−ＳＡＭ間の双方向のデータ転送機能が本発明に
おいて非常に有効に作用している。同様の作用はＦＩＦ
Ｏ構造のメモリを利用することでも得られる。
バス要求を待たせること少なくし、バスの有効利用と待
ち時間性能の向上を実現する。またＶＲＡＭのＳＡＭは
ＳＲＡＭ構造であるのでアクセス速度が高速であり、ク
ロックに同期したバースト転送を実現することが可能で
転送性能が向上する。ＶＲＡＭのＲＡＭをデータ保持手
段ＶＲＡＭのＳＡＭを一時保持手段とすることで、ＳＡ
Ｍの高速性とシリアルアクセスの正確とＲＡＭ速度と、
ＲＡＭ−ＳＡＭ間の双方向のデータ転送機能が本発明に
おいて非常に有効に作用している。同様の作用はＦＩＦ
Ｏ構造のメモリを利用することでも得られる。
【００２９】複数のモジュールの状態を観測することで
同報転送を可能となる。
同報転送を可能となる。
【００３０】レスポンスを保存することでリカバリや障
害部位の特定が可能となる。
害部位の特定が可能となる。
【００３１】バースト転送サイズの制約により、複数の
バースト転送サイクルにが必要なっても、ＶＲＡＭ準備
完了信号のハンドシェイクにより確実な同期動作を行え
る。
バースト転送サイクルにが必要なっても、ＶＲＡＭ準備
完了信号のハンドシェイクにより確実な同期動作を行え
る。
【００３２】送信及び受信のインタフェースをキュー構
造とすることでプログラム処理でのウエイトループを少
なくすることによりプログラム処理の性能が向上し、シ
ステム全体としても好条件となる。
造とすることでプログラム処理でのウエイトループを少
なくすることによりプログラム処理の性能が向上し、シ
ステム全体としても好条件となる。
【００３３】必要であれば、共通バスの信号を多重化
し、信号数を少なくすることで付随するドライバやコネ
クタなども少なくなり、コストが下がる。
し、信号数を少なくすることで付随するドライバやコネ
クタなども少なくなり、コストが下がる。
【００３４】
【実施例】以下、本発明の一実施例について図面を用い
て説明する。
て説明する。
【００３５】図１は本発明の全体構成を示している。共
通バス８にはバスアービタ９と複数のモジュール１０が
接続する。各モジュール１０ 内部では、μＰ１が内部
バス２に接続し、同様にプログラム格納手段である主記
憶（ＭＳ）３と市販ＬＳＩで構成されるＬＡＮまたＷＡ
Ｎの制御手段４と本発明のデータ転送制御方式を実現す
る制御回路５もまた内部バス２に接続する。制御回路５
とデータ保持手段であるＶＲＡＭ６のＲＡＭ部はＶＲＡ
Ｍ制御信号とＲＡＭポートデータ信号によって接続され
る。ＶＲＡＭ６のＳＡＭ部はシリアルポートデータ信号
でバスドライバ７と制御回路５と接続する。バスドライ
バ７は共通バス８の信号とモジュール内部の信号を接続
し、制御回路５からイネーブル制御される。なお、制御
回路５の内部構成については後に図３を用いて説明す
る。
通バス８にはバスアービタ９と複数のモジュール１０が
接続する。各モジュール１０ 内部では、μＰ１が内部
バス２に接続し、同様にプログラム格納手段である主記
憶（ＭＳ）３と市販ＬＳＩで構成されるＬＡＮまたＷＡ
Ｎの制御手段４と本発明のデータ転送制御方式を実現す
る制御回路５もまた内部バス２に接続する。制御回路５
とデータ保持手段であるＶＲＡＭ６のＲＡＭ部はＶＲＡ
Ｍ制御信号とＲＡＭポートデータ信号によって接続され
る。ＶＲＡＭ６のＳＡＭ部はシリアルポートデータ信号
でバスドライバ７と制御回路５と接続する。バスドライ
バ７は共通バス８の信号とモジュール内部の信号を接続
し、制御回路５からイネーブル制御される。なお、制御
回路５の内部構成については後に図３を用いて説明す
る。
【００３６】表１は共通バス８上の信号線の一覧であ
り、符号に対する信号名および信号の分類と各信号のソ
ースとシンク、そしてデータ転送（ダイレクトメモリア
クセス；ＤＭＡ）とプロセッサアクセス（プロセッサメ
モリアクセス；ＰＭＡ）のどちらに適用するかを示して
いる。本実施例では最大１６スロットまでモジュールを
共通バス８に接続し、各スロット個別にアービトレショ
ン用の信号である／ＣＢＲ（ｘ）８３，／ＣＢＧ（ｘ）
８４をバスアービタと接続する。ここで、ｘ＝０〜１５
であり、ｘはスロットの識別子である。また、本実施例
はアドレスとデータを同一の３２ビットの信号ＣＡＤ
（ｉ，ｊ）８１にマルチプレクスする。ここで、ｉ＝０
〜３、ｊ＝０〜７であり、ｉはバイト、ｊはビットの識
別をする。信号ＣＲＥＳＰ（０−１）８５はモジュール
がレスポンスサイクルで出力するレスポンス信号であ
り、表２に示す対応にてスロット毎にＣＡＤ（ｉ，ｊ）
８１の各信号とバッグボードでワイヤドオア（ＷＯＲ）
される。
り、符号に対する信号名および信号の分類と各信号のソ
ースとシンク、そしてデータ転送（ダイレクトメモリア
クセス；ＤＭＡ）とプロセッサアクセス（プロセッサメ
モリアクセス；ＰＭＡ）のどちらに適用するかを示して
いる。本実施例では最大１６スロットまでモジュールを
共通バス８に接続し、各スロット個別にアービトレショ
ン用の信号である／ＣＢＲ（ｘ）８３，／ＣＢＧ（ｘ）
８４をバスアービタと接続する。ここで、ｘ＝０〜１５
であり、ｘはスロットの識別子である。また、本実施例
はアドレスとデータを同一の３２ビットの信号ＣＡＤ
（ｉ，ｊ）８１にマルチプレクスする。ここで、ｉ＝０
〜３、ｊ＝０〜７であり、ｉはバイト、ｊはビットの識
別をする。信号ＣＲＥＳＰ（０−１）８５はモジュール
がレスポンスサイクルで出力するレスポンス信号であ
り、表２に示す対応にてスロット毎にＣＡＤ（ｉ，ｊ）
８１の各信号とバッグボードでワイヤドオア（ＷＯＲ）
される。
【００３７】信号／ＣＢＢ８２はバスビジーを示す．信
号／ＣＡＥ８６０は信号ＣＡＤ（ｉ，ｊ）８１上のデー
タの内容が、ＤＭＡにおいてのコマンドの１つ目である
こととを示し、ＰＭＡにおいてはアドレスであることを
示す。また、信号／ＣＤＥ８６１は信号ＣＡＤ（ｉ，
ｊ）８１上のデータの内容がＤＭＡにおいてはコマンド
の２つ目であることバースト転送サイクルのデータ転送
中であることを示す。ＰＭＡにおいてはデータであるこ
とを示す。信号ＣＳＩＺＥ（０−１）８６３はＰＭＡに
おいて、バイト／ワード（２Ｂ）／ロングワード（４
Ｂ）のアクセス種を示す。信号／ＣＬＯＣＫ８６４はＰ
ＭＡがリードモディファイライトであることを示す。信
号／ＣＢＵＲＳＴ８６５はＤＭＡとＰＭＡの区別を示
す。信号／ＣＢＥＮＤ８６６はＤＭＡのバースト転送サ
イクルの終了を示す。
号／ＣＡＥ８６０は信号ＣＡＤ（ｉ，ｊ）８１上のデー
タの内容が、ＤＭＡにおいてのコマンドの１つ目である
こととを示し、ＰＭＡにおいてはアドレスであることを
示す。また、信号／ＣＤＥ８６１は信号ＣＡＤ（ｉ，
ｊ）８１上のデータの内容がＤＭＡにおいてはコマンド
の２つ目であることバースト転送サイクルのデータ転送
中であることを示す。ＰＭＡにおいてはデータであるこ
とを示す。信号ＣＳＩＺＥ（０−１）８６３はＰＭＡに
おいて、バイト／ワード（２Ｂ）／ロングワード（４
Ｂ）のアクセス種を示す。信号／ＣＬＯＣＫ８６４はＰ
ＭＡがリードモディファイライトであることを示す。信
号／ＣＢＵＲＳＴ８６５はＤＭＡとＰＭＡの区別を示
す。信号／ＣＢＥＮＤ８６６はＤＭＡのバースト転送サ
イクルの終了を示す。
【００３８】信号／ＣＤＴＡＣＫ８７はＰＭＡの終結を
示す。信号ＣＢＲＤＹ８８はバースト転送の準備が完了
したことを示し、バックプレーン上でワイヤドオアされ
る。
示す。信号ＣＢＲＤＹ８８はバースト転送の準備が完了
したことを示し、バックプレーン上でワイヤドオアされ
る。
【００３９】信号ＣＳＬＯＴ（０−３）８９は実装位置
で異なるスロット番号である。信号ＣＣＬＫ８０はバス
クロックであり、全てのモジュールはこのクロックに同
期して動作する。
で異なるスロット番号である。信号ＣＣＬＫ８０はバス
クロックであり、全てのモジュールはこのクロックに同
期して動作する。
【００４０】図２は図１に示した実施例における共通バ
スのアービトレーション動作を示している。信号８１、
８２、８３ａ，８３ｂ，８４ａ，８４ｂは表１に示す共
通バス上の信号である。１１ａ，１１ｂはコマンドサイ
クルにおいて送信モジュールが信号ＣＡＤをドライブす
るを状態を示し、１１ｃはレスポンスサイクルにおいて
１つまたは複数の受信モジュールがレスポンス信号をド
ライブした結果が信号ＣＡＤに表示する状態を示す。１
１ｄはレスポンスサイクルの結果をもとに転送可能であ
ると送信モジュールが判定しバースト転送実施している
状態を示す。
スのアービトレーション動作を示している。信号８１、
８２、８３ａ，８３ｂ，８４ａ，８４ｂは表１に示す共
通バス上の信号である。１１ａ，１１ｂはコマンドサイ
クルにおいて送信モジュールが信号ＣＡＤをドライブす
るを状態を示し、１１ｃはレスポンスサイクルにおいて
１つまたは複数の受信モジュールがレスポンス信号をド
ライブした結果が信号ＣＡＤに表示する状態を示す。１
１ｄはレスポンスサイクルの結果をもとに転送可能であ
ると送信モジュールが判定しバースト転送実施している
状態を示す。
【００４１】第１のモジュールａが／ＣＢＲａ８３ａに
よってバス権をＢＡ９に要求し、ＢＡ９は／ＣＢＢ８２
が’Ｌ’レベルでないので第１のモジュールａにバスの
使用権を／ＣＢＧａ８４ａによってあたえた。第１のモ
ジュールａは／ＣＢＢを’Ｌ’ドライブしレスポンスサ
イクルまで実行したが、第１のモジュールの転送先のモ
ジュールが受信不可能であること検知したので、／ＣＢ
Ｂを’Ｈ’から’ＨｉＺ’としてバスを開放する。ＢＡ
９は第２のモジュールｂが／ＣＢＲｂでバス権を要求し
ているのを検知し、／ＣＢＢが’Ｈ’となったのを条件
に第２のモジュールｂにバス権をあたえ、以後、モジュ
ールｂはＤＭＡをバースト転送まで実行する様子を示し
ている。
よってバス権をＢＡ９に要求し、ＢＡ９は／ＣＢＢ８２
が’Ｌ’レベルでないので第１のモジュールａにバスの
使用権を／ＣＢＧａ８４ａによってあたえた。第１のモ
ジュールａは／ＣＢＢを’Ｌ’ドライブしレスポンスサ
イクルまで実行したが、第１のモジュールの転送先のモ
ジュールが受信不可能であること検知したので、／ＣＢ
Ｂを’Ｈ’から’ＨｉＺ’としてバスを開放する。ＢＡ
９は第２のモジュールｂが／ＣＢＲｂでバス権を要求し
ているのを検知し、／ＣＢＢが’Ｈ’となったのを条件
に第２のモジュールｂにバス権をあたえ、以後、モジュ
ールｂはＤＭＡをバースト転送まで実行する様子を示し
ている。
【００４２】図３は本実施例におけるモジュール１０の
より具体的一実施例の構成を示す。図１のデータ転送制
御回路５のうち、データの送信を行う場合は、送信制御
部５１と送信ディスクリプタキュー制御部５２が主に動
作し、データの受信を行う場合は受信制御部５４と受信
ディスクリプタキュー制御部５５が主に動作する。また
システムバス制御部５３は、送信データ転送時には送信
制御部５１の指示信号で従って動作し、受信データ転送
時には受信制御部５４の指示信号に従って動作し、内部
のμＰ１によるアクセス（ＰＭＡ）ではプロセッサバス
制御部５８の指示信号（図示せず）に従ってバスマスタ
として動作し、システムバスからのＰＭＡではシステム
バスの信号の指示に従ってスレーブとして動作する。Ｓ
ＡＭ制御部５６は送信制御部５１または受信制御部５４
から指示信号を入力しＶＲＡＭ６のＳＡＭポートを制御
する。
より具体的一実施例の構成を示す。図１のデータ転送制
御回路５のうち、データの送信を行う場合は、送信制御
部５１と送信ディスクリプタキュー制御部５２が主に動
作し、データの受信を行う場合は受信制御部５４と受信
ディスクリプタキュー制御部５５が主に動作する。また
システムバス制御部５３は、送信データ転送時には送信
制御部５１の指示信号で従って動作し、受信データ転送
時には受信制御部５４の指示信号に従って動作し、内部
のμＰ１によるアクセス（ＰＭＡ）ではプロセッサバス
制御部５８の指示信号（図示せず）に従ってバスマスタ
として動作し、システムバスからのＰＭＡではシステム
バスの信号の指示に従ってスレーブとして動作する。Ｓ
ＡＭ制御部５６は送信制御部５１または受信制御部５４
から指示信号を入力しＶＲＡＭ６のＳＡＭポートを制御
する。
【００４３】ＲＡＭ制御部５７は送信制御部５１または
受信制御部５４からの指示信号やプロセッサバス制御部
５８からの指示信号を入力しＶＲＡＭ６のＲＡＭポート
の制御とＶＲＡＭ６のＳＡＭとＲＡＭの間の転送制御を
行う。７１は表２の制御信号１のグループを共通バスと
システムバス制御部５３と接続する双方向ドライバであ
り、その制御はシステムバス制御部５３がおこなう。７
２は表２の制御信号２のグループを共通バスとシステム
バス制御部５３と接続する双方ドライバであり、その制
御はシステムバス制御部５３がおこなう。７３は信号Ｃ
ＢＲＤＹ８８を共通バスからシステムバス制御部５３に
入力する入力するドライバである。７４はシステムバス
制御部５３から共通バスへ出力するオープンコレクタド
ライバである。７５は信号ＣＲＥＳＰ（０−１）を受信
制御部５４から共通バス上の信号ＣＡＤ８１にＷＯＲす
るオープンコレクタのドライバである。７６は共通バス
上の信号ＣＡＤ８１とシステムバス制御部を接続する双
方向のドライバであり、その制御はシステムバス制御部
５３がおこなう。
受信制御部５４からの指示信号やプロセッサバス制御部
５８からの指示信号を入力しＶＲＡＭ６のＲＡＭポート
の制御とＶＲＡＭ６のＳＡＭとＲＡＭの間の転送制御を
行う。７１は表２の制御信号１のグループを共通バスと
システムバス制御部５３と接続する双方向ドライバであ
り、その制御はシステムバス制御部５３がおこなう。７
２は表２の制御信号２のグループを共通バスとシステム
バス制御部５３と接続する双方ドライバであり、その制
御はシステムバス制御部５３がおこなう。７３は信号Ｃ
ＢＲＤＹ８８を共通バスからシステムバス制御部５３に
入力する入力するドライバである。７４はシステムバス
制御部５３から共通バスへ出力するオープンコレクタド
ライバである。７５は信号ＣＲＥＳＰ（０−１）を受信
制御部５４から共通バス上の信号ＣＡＤ８１にＷＯＲす
るオープンコレクタのドライバである。７６は共通バス
上の信号ＣＡＤ８１とシステムバス制御部を接続する双
方向のドライバであり、その制御はシステムバス制御部
５３がおこなう。
【００４４】図４は、コマンド１・１１ａ、コマンド２
・１１ｂそしてレスポンス１１ｃのフォーマットであ
る。コマンド１・１１ａは ＤＭＡを意味する固定パタ
ーン、同報表示の１ビット、送信モジュール番号の４ビ
ット、受信モジュールを指定する１６ビットを含む。コ
マンド２・１１ｂは フレームの総データ長を示すフィ
ールドとを含む。レスポンス１１ｃは各スロットのモジ
ュールの応答するＣＲＥＳＰ（０−１）を表２の対応に
て表示する。
・１１ｂそしてレスポンス１１ｃのフォーマットであ
る。コマンド１・１１ａは ＤＭＡを意味する固定パタ
ーン、同報表示の１ビット、送信モジュール番号の４ビ
ット、受信モジュールを指定する１６ビットを含む。コ
マンド２・１１ｂは フレームの総データ長を示すフィ
ールドとを含む。レスポンス１１ｃは各スロットのモジ
ュールの応答するＣＲＥＳＰ（０−１）を表２の対応に
て表示する。
【００４５】本実施例では信号／ＣＢＵＲＳＴ８６５で
ＤＭＡを明示するが、この信号がなくても図４の１１ａ
でＤＭＡを示す固定パターンで明示すれば信号８６５が
不要なのは明白である。
ＤＭＡを明示するが、この信号がなくても図４の１１ａ
でＤＭＡを示す固定パターンで明示すれば信号８６５が
不要なのは明白である。
【００４６】本実施例ではコマンドに送信モジュール番
号を割当ているが、本発明の別の実施例おいては転送し
たデータ本体の内容から送信元を識別することとし、コ
マンドから送信モジュール番号を削除することも可能で
ある。
号を割当ているが、本発明の別の実施例おいては転送し
たデータ本体の内容から送信元を識別することとし、コ
マンドから送信モジュール番号を削除することも可能で
ある。
【００４７】また、本発明の別の実施例として、コマン
ドサイクルの送信モジュール番号を積極的に使用して、
受信制御部５５の動作の一部をコマンドサイクルの転送
データ長だけでなく送信モジュール番号も使用して受信
可否の応答を行うことも容易に可能である。その場合、
受信制御部５５の中にデータ転送を許可するモジュール
を決定する方法を備えておく。
ドサイクルの送信モジュール番号を積極的に使用して、
受信制御部５５の動作の一部をコマンドサイクルの転送
データ長だけでなく送信モジュール番号も使用して受信
可否の応答を行うことも容易に可能である。その場合、
受信制御部５５の中にデータ転送を許可するモジュール
を決定する方法を備えておく。
【００４８】表３は本実施例でのレスポンスの種類と意
味を示す。レスポンス信号が２種あるので４つの状態を
表示可能である。このレスポンス信号の本数を変えると
更に詳細な状態が表示可能なのは当然である。
味を示す。レスポンス信号が２種あるので４つの状態を
表示可能である。このレスポンス信号の本数を変えると
更に詳細な状態が表示可能なのは当然である。
【００４９】図５は第一のモジュール１０ａから第２の
モジュール１０ｂに対して１つのフレームを２つのブロ
ックに分けて転送を行う場合の共通バス８の信号の動作
と、各モジュール１０のＶＲＡＭ６の動作と、送信モジ
ュール１０ａ内部の送信ディスクリプタカウンタ６５１
と送信フレームカウンタ６５２の動作と、受信モジュー
ルｂの空きディスクリプタカウンタ６７１と受信フレー
ムカウンタ６７２の動作を示した（なお、これらのカウ
ンタ６５１，６５２，６７１，６７２については図９，
図１１で説明する）。１００１はＶＲＡＭのシリアルポ
ートのイネーブル信号である。１００２はＶＲＡＭのシ
リアルクロックである。ＲＤＤ２００１ａは送信制御５
１からの指示によりＲＡＭ制御部５７がＶＲＡＭのＲＡ
Ｍポートから送信ディスクリプタをリードする動作を示
す。ＲＤＤ２００１ｂは受信制御部５４からの指示によ
りＲＡＭ制御部５７がＶＲＡＭのＲＡＭポートから受信
ディスクリプタをリードする動作を示す。ＲＴ２０２は
送信制御５１から指示によりＲＡＭ制御部５７がＶＲＡ
ＭのＲＡＭ上のデータをＳＡＭに転送する（リードトラ
ンスファ）動作を示す。ＰＷＴ２００４ａは送信制御５
１から指示によりＲＡＭ制御部５７がＶＲＡＭのＳＡＭ
上のデータをＲＡＭに転送しないでＳＡＭポートを入力
モードに切替る（擬似ライトランスファ）動作を示す。
ＰＷＴ２００４ｂは受信制御部５４の指示によりＲＡＭ
制御部５７がＶＲＡＭのＳＡＭ上のデータをＲＡＭに転
送しないでＳＡＭポートを入力モードに切替えＶＲＡＭ
のＳＡＭポートのシリアルアクセスのスタートアドレス
の設定をする（擬似ライトランスファ）動作を示す。Ｗ
ＴＤ２００５は受信制御部５４の指示でＲＡＭ制御部５
７がＶＲＡＭのＲＡＭポートにフレーム先頭の受信ブロ
ックのディスクリプタにフレーム全体のデータ長を書き
込む動作を示す。ＷＴ２００６は受信制御部５４の指示
でＲＡＭ制御部５７がＶＲＡＭのＳＡＭからデータを転
送する（ライトトランスファ）動作を示す。
モジュール１０ｂに対して１つのフレームを２つのブロ
ックに分けて転送を行う場合の共通バス８の信号の動作
と、各モジュール１０のＶＲＡＭ６の動作と、送信モジ
ュール１０ａ内部の送信ディスクリプタカウンタ６５１
と送信フレームカウンタ６５２の動作と、受信モジュー
ルｂの空きディスクリプタカウンタ６７１と受信フレー
ムカウンタ６７２の動作を示した（なお、これらのカウ
ンタ６５１，６５２，６７１，６７２については図９，
図１１で説明する）。１００１はＶＲＡＭのシリアルポ
ートのイネーブル信号である。１００２はＶＲＡＭのシ
リアルクロックである。ＲＤＤ２００１ａは送信制御５
１からの指示によりＲＡＭ制御部５７がＶＲＡＭのＲＡ
Ｍポートから送信ディスクリプタをリードする動作を示
す。ＲＤＤ２００１ｂは受信制御部５４からの指示によ
りＲＡＭ制御部５７がＶＲＡＭのＲＡＭポートから受信
ディスクリプタをリードする動作を示す。ＲＴ２０２は
送信制御５１から指示によりＲＡＭ制御部５７がＶＲＡ
ＭのＲＡＭ上のデータをＳＡＭに転送する（リードトラ
ンスファ）動作を示す。ＰＷＴ２００４ａは送信制御５
１から指示によりＲＡＭ制御部５７がＶＲＡＭのＳＡＭ
上のデータをＲＡＭに転送しないでＳＡＭポートを入力
モードに切替る（擬似ライトランスファ）動作を示す。
ＰＷＴ２００４ｂは受信制御部５４の指示によりＲＡＭ
制御部５７がＶＲＡＭのＳＡＭ上のデータをＲＡＭに転
送しないでＳＡＭポートを入力モードに切替えＶＲＡＭ
のＳＡＭポートのシリアルアクセスのスタートアドレス
の設定をする（擬似ライトランスファ）動作を示す。Ｗ
ＴＤ２００５は受信制御部５４の指示でＲＡＭ制御部５
７がＶＲＡＭのＲＡＭポートにフレーム先頭の受信ブロ
ックのディスクリプタにフレーム全体のデータ長を書き
込む動作を示す。ＷＴ２００６は受信制御部５４の指示
でＲＡＭ制御部５７がＶＲＡＭのＳＡＭからデータを転
送する（ライトトランスファ）動作を示す。
【００５０】以上ＶＲＡＭの動作の参考に図１７にＶＲ
ＡＭの構成を示し、図１３にＷＴ（ＰＷＴ）動作のタイ
ムチャートを、図１４にＲＴ動作のタイムチャートを、
図１５にＷＴＤ動作のタイムチャートを、図１６にＲＤ
Ｄ動作のタイムチャートを示した。 ＷＴとＰＷＴのタ
イミングは同一である。図１３のＭＳＫｔが全て’Ｈ’
であるときはＷＴ動作であり、ＳＡＭからＲＡＭにデー
タが転送され、ＳＡＭポートは入力モードなり、図１３
のＳＡＭｓｔａｒｔで指定されるアドレスにＳＡＭのポ
インタが移動する。ＭＳＫｔが全て’Ｌ’であるときは
ＰＷＴ動作であり、ＳＡＭからＲＡＭにデータが転送さ
れない以外はＷＴと同じ動作をする。
ＡＭの構成を示し、図１３にＷＴ（ＰＷＴ）動作のタイ
ムチャートを、図１４にＲＴ動作のタイムチャートを、
図１５にＷＴＤ動作のタイムチャートを、図１６にＲＤ
Ｄ動作のタイムチャートを示した。 ＷＴとＰＷＴのタ
イミングは同一である。図１３のＭＳＫｔが全て’Ｈ’
であるときはＷＴ動作であり、ＳＡＭからＲＡＭにデー
タが転送され、ＳＡＭポートは入力モードなり、図１３
のＳＡＭｓｔａｒｔで指定されるアドレスにＳＡＭのポ
インタが移動する。ＭＳＫｔが全て’Ｌ’であるときは
ＰＷＴ動作であり、ＳＡＭからＲＡＭにデータが転送さ
れない以外はＷＴと同じ動作をする。
【００５１】図１５はライトパービット機能を有するＤ
ＲＡＭと同様な動作でＲＡＭにライトするタイムチャー
トを示す。図１６はＤＲＡＭのリード動作のタイムチャ
ートである。ＶＲＡＭ６のＲＡＭ部は図１５と図１６で
示されるようにＤＲＡＭと動作が類似しているので、プ
ロセッサバス制御部５８の指示を受けてＲＡＭ制御部５
７はモジュール内部のμＰ１のライト及びリードアクセ
スもサポートする。
ＲＡＭと同様な動作でＲＡＭにライトするタイムチャー
トを示す。図１６はＤＲＡＭのリード動作のタイムチャ
ートである。ＶＲＡＭ６のＲＡＭ部は図１５と図１６で
示されるようにＤＲＡＭと動作が類似しているので、プ
ロセッサバス制御部５８の指示を受けてＲＡＭ制御部５
７はモジュール内部のμＰ１のライト及びリードアクセ
スもサポートする。
【００５２】図７は１つの送信モジュールと複数の受信
モジュールとの間のＶＲＡＭのＳＡＭサイズで制限され
る特定長単位ごとの転送においてハンドシェイクを行い
同期して動作する手段である信号ＣＢＲＤＹ８８の動作
説明図である。共通バス上の信号ＣＢＲＤＹ８８はプル
アップされた信号であり、複数の受信モジュールがオー
プンコレクタドライバ７４で駆動するマルチソースの信
号である。バースト転送サイクルでのプロトコルを説明
すると、受信モジュールがＤＭＡであることを認識する
とオープンコレクタドライバ７４でＣＢＲＤＹ８８を’
Ｌ’レベル駆動する。受信モジュール側でＰＷＴを実行
終了しＶＲＡＭのＳＡＭポートがシリアル受信可能にな
た場合に’Ｌ’駆動を一時停止すると、信号ＣＢＲＤＹ
８８はプルアップにより’Ｈ’レベルに達する。
モジュールとの間のＶＲＡＭのＳＡＭサイズで制限され
る特定長単位ごとの転送においてハンドシェイクを行い
同期して動作する手段である信号ＣＢＲＤＹ８８の動作
説明図である。共通バス上の信号ＣＢＲＤＹ８８はプル
アップされた信号であり、複数の受信モジュールがオー
プンコレクタドライバ７４で駆動するマルチソースの信
号である。バースト転送サイクルでのプロトコルを説明
すると、受信モジュールがＤＭＡであることを認識する
とオープンコレクタドライバ７４でＣＢＲＤＹ８８を’
Ｌ’レベル駆動する。受信モジュール側でＰＷＴを実行
終了しＶＲＡＭのＳＡＭポートがシリアル受信可能にな
た場合に’Ｌ’駆動を一時停止すると、信号ＣＢＲＤＹ
８８はプルアップにより’Ｈ’レベルに達する。
【００５３】送信モジュールは特定長単位ごとの転送を
開始する前に信号ＣＢＲＤＹ８８が’Ｈ’レベルである
かをタイマ５３２を起動し監視する。タイマ５３２の機
能条件は図８に示すように毎回の特定単位長ごとの転送
を開始する前の／ＣＤＥ８６１が’Ｈ’レベルに変化し
た瞬間からＣＢＲＤＹが’Ｌ’レベルである間３００で
あり、規定時間以内にＣＢＲＤＹが’Ｈ’レベルならな
いとタイムアウトを通知する。ＣＢＲＤＹ送信制御５３
３は、受信モジュール側のシステムバス制御部５３の内
にあって、受信制御部５４のバースト転送準備完了を共
通バスのタイミングで出力する。ＣＢＲＤＹ受信５３１
は、送信モジュール側のシステムバス制御部５３内部に
あって、特定単位長ごとの転送を開始するまえにおいて
共通バスからのＣＢＲＤＹの到達とタイムアウトの存否
を送信制御部５１に通知する。
開始する前に信号ＣＢＲＤＹ８８が’Ｈ’レベルである
かをタイマ５３２を起動し監視する。タイマ５３２の機
能条件は図８に示すように毎回の特定単位長ごとの転送
を開始する前の／ＣＤＥ８６１が’Ｈ’レベルに変化し
た瞬間からＣＢＲＤＹが’Ｌ’レベルである間３００で
あり、規定時間以内にＣＢＲＤＹが’Ｈ’レベルならな
いとタイムアウトを通知する。ＣＢＲＤＹ送信制御５３
３は、受信モジュール側のシステムバス制御部５３の内
にあって、受信制御部５４のバースト転送準備完了を共
通バスのタイミングで出力する。ＣＢＲＤＹ受信５３１
は、送信モジュール側のシステムバス制御部５３内部に
あって、特定単位長ごとの転送を開始するまえにおいて
共通バスからのＣＢＲＤＹの到達とタイムアウトの存否
を送信制御部５１に通知する。
【００５４】図８は共通バスでのＣＢＲＤＹ８８の’
Ｌ’レベルから’Ｈ’レベルへの変化と各モジュールの
ＣＢＲＤＹ出力８８ａ，８８ｂの関係を示す。ＷＯＲに
よりすべての受信モジュールがバースト転送の準備が完
了していることが送信モジュールに通知できる。
Ｌ’レベルから’Ｈ’レベルへの変化と各モジュールの
ＣＢＲＤＹ出力８８ａ，８８ｂの関係を示す。ＷＯＲに
よりすべての受信モジュールがバースト転送の準備が完
了していることが送信モジュールに通知できる。
【００５５】表４はレスポンス及びＣＢＲＤＹハンドシ
ェイクの結果の様々なケースに対する送信制御のバリエ
ーションを示す。ケース１から３は受信モジュールが１
つの個別転送であり、ケース４から７は受信モジュール
が複数の同報転送である。
ェイクの結果の様々なケースに対する送信制御のバリエ
ーションを示す。ケース１から３は受信モジュールが１
つの個別転送であり、ケース４から７は受信モジュール
が複数の同報転送である。
【００５６】ケース１では受信モジュールが受信不可能
であるためバースト転送サイクルへは進まない。代りに
μＰ１に割込むことでプログラム処理を介入させる。ケ
ース２ではバースト転送を開始したがＣＢＲＤＹでのハ
ンドシェイク違反を検出したときであり、μＰ１に割込
むことでプログラム処理を介入させる。ケース３は個別
転送の正常ケースである。
であるためバースト転送サイクルへは進まない。代りに
μＰ１に割込むことでプログラム処理を介入させる。ケ
ース２ではバースト転送を開始したがＣＢＲＤＹでのハ
ンドシェイク違反を検出したときであり、μＰ１に割込
むことでプログラム処理を介入させる。ケース３は個別
転送の正常ケースである。
【００５７】ケース４はケース１と同様の動作をおこな
う。ケース５は同報転送において一部のモジュールが受
信できなくても、レスポンスのログを保持してレスポン
スに対するバースト転送サイクルを全て実施したあと、
送信動作を停止しμＰに割込みプログラム処理を介入さ
せる。ケース６もケース２と同様に動作するが、バース
ト転送サイクルは最後まで実行する。ケース７は同報の
正常ケースである。
う。ケース５は同報転送において一部のモジュールが受
信できなくても、レスポンスのログを保持してレスポン
スに対するバースト転送サイクルを全て実施したあと、
送信動作を停止しμＰに割込みプログラム処理を介入さ
せる。ケース６もケース２と同様に動作するが、バース
ト転送サイクルは最後まで実行する。ケース７は同報の
正常ケースである。
【００５８】図９は本実施例における送信キュー制御部
５２の概要を示す。６６０は送信キュー制御部５２の内
部にあってＶＲＡＭのＲＡＭ６１上に展開する送信ディ
スクリプタ領域の先頭アドレスを示すレジスタ（Ｓ＿Ｄ
ＳＣＡ＿ＴＯＰ）である。６６１は送信キュー制御部５
２の内部にあってＶＲＡＭのＲＡＭ上に展開する送信デ
ィスクリプタ領域の大きさを示すレジスタ（Ｓ＿ＤＳＣ
Ａ＿ＳＩＺＥ）である。６６２は送信キュー制御部５２
の内部にあって次に送信制御部５１が参照すべきディス
クリプタを指定するポインタ（Ｓ＿ＤＳＣ＿ＲＰ）であ
る。Ｓ＿ＤＳＣ＿ＲＰ６６２は送信制御部が１つ送信デ
ィスクリプタをリードした後ハード的にインクリメント
される。６６３は、μＰ１のプログラム処理にて使用さ
れるプログラム変数であって、次に送信ディスクリプタ
を書くべきディスクリプタ領域内のポインタ（Ｓ＿ＤＳ
Ｃ＿ＷＰ）である。Ｓ＿ＤＳＣ＿ＷＰ６６３はプログラ
ム処理で新しい送信ディスクリプタをＲＡＭに書き込む
度に更新される。６１はＶＲＡＭのＲＡＭ領域である。
６５１は送信ディスクリプタカウンタ（Ｓ＿ＤＳＣ＿Ｃ
ＮＴ）であり、プログラム処理で新しい送信ディスクリ
プタをＲＡＭに書き込む度にプログラム処理により＋１
される。Ｓ＿ＤＳＣ＿ＣＮＴ６５１は送信制御部が１つ
送信ディスクリプタをリードした後ハード的に−１され
る。６５２は送信フレームカウンタ（Ｓ＿ＦＲＭ＿ＣＮ
Ｔ）であり、１つのフレームの全てのディスクリプタを
プログラム処理でＲＡＭ６１上に用意したあとプログラ
ム処理により＋１される。Ｓ＿ＦＲＭ＿ＣＮＴ６５２は
１つのフレーム送信が終了したとき送信制御５１からの
指示で−１される。送信キュー制御においてＳ＿ＦＲＭ
＿ＣＮＴの値が０でない場合送信制御部５１に送信起動
がかかる。
５２の概要を示す。６６０は送信キュー制御部５２の内
部にあってＶＲＡＭのＲＡＭ６１上に展開する送信ディ
スクリプタ領域の先頭アドレスを示すレジスタ（Ｓ＿Ｄ
ＳＣＡ＿ＴＯＰ）である。６６１は送信キュー制御部５
２の内部にあってＶＲＡＭのＲＡＭ上に展開する送信デ
ィスクリプタ領域の大きさを示すレジスタ（Ｓ＿ＤＳＣ
Ａ＿ＳＩＺＥ）である。６６２は送信キュー制御部５２
の内部にあって次に送信制御部５１が参照すべきディス
クリプタを指定するポインタ（Ｓ＿ＤＳＣ＿ＲＰ）であ
る。Ｓ＿ＤＳＣ＿ＲＰ６６２は送信制御部が１つ送信デ
ィスクリプタをリードした後ハード的にインクリメント
される。６６３は、μＰ１のプログラム処理にて使用さ
れるプログラム変数であって、次に送信ディスクリプタ
を書くべきディスクリプタ領域内のポインタ（Ｓ＿ＤＳ
Ｃ＿ＷＰ）である。Ｓ＿ＤＳＣ＿ＷＰ６６３はプログラ
ム処理で新しい送信ディスクリプタをＲＡＭに書き込む
度に更新される。６１はＶＲＡＭのＲＡＭ領域である。
６５１は送信ディスクリプタカウンタ（Ｓ＿ＤＳＣ＿Ｃ
ＮＴ）であり、プログラム処理で新しい送信ディスクリ
プタをＲＡＭに書き込む度にプログラム処理により＋１
される。Ｓ＿ＤＳＣ＿ＣＮＴ６５１は送信制御部が１つ
送信ディスクリプタをリードした後ハード的に−１され
る。６５２は送信フレームカウンタ（Ｓ＿ＦＲＭ＿ＣＮ
Ｔ）であり、１つのフレームの全てのディスクリプタを
プログラム処理でＲＡＭ６１上に用意したあとプログラ
ム処理により＋１される。Ｓ＿ＦＲＭ＿ＣＮＴ６５２は
１つのフレーム送信が終了したとき送信制御５１からの
指示で−１される。送信キュー制御においてＳ＿ＦＲＭ
＿ＣＮＴの値が０でない場合送信制御部５１に送信起動
がかかる。
【００５９】図１０は本実施例における送信ディスクリ
プタの構造を示す。２つのブロックで１つのフレームを
構成する場合である。１つめの送信ディスクリプタ６１
０は、個別／同報転送の指示するＭＣ、１つめのブロッ
クの格納アドレスＳ＿ＢＵＦ＿ＡＤ、送信先をビット配
置表示するフィールドＳ＿ＤＭ＿ＢＩＴ、そしてフレー
ム全体のデータ長Ｓ＿ＦＲＭ＿ＬＮＧよりなる。送信制
御部５１は２つめの送信ディスクリプタが必要か必要で
ないか、すなわち複数のブロックに分割されるかどうか
は１つめのディスクリプタ６１０のＳ＿ＦＲＭ＿ＬＮＧ
によって判定する。プログラム処理ももちろんこのルー
ルを考慮して送信ディスクリプタをセットする。２番目
以降のディスクリプタ６１１はＳ＿ＢＵＦＦ＿ＡＤだけ
が意味を持つ。フレームの最終ブロックであることは、
送信制御部５１が１つめの送信ディスクリプタのＳ＿Ｆ
ＲＭ＿ＬＮＧをリードした段階で決定し、最終ブロック
で転送すべきデータ長はＳ＿ＦＲＭ＿ＬＮＧを単位転送
長で割算した余りとなる。
プタの構造を示す。２つのブロックで１つのフレームを
構成する場合である。１つめの送信ディスクリプタ６１
０は、個別／同報転送の指示するＭＣ、１つめのブロッ
クの格納アドレスＳ＿ＢＵＦ＿ＡＤ、送信先をビット配
置表示するフィールドＳ＿ＤＭ＿ＢＩＴ、そしてフレー
ム全体のデータ長Ｓ＿ＦＲＭ＿ＬＮＧよりなる。送信制
御部５１は２つめの送信ディスクリプタが必要か必要で
ないか、すなわち複数のブロックに分割されるかどうか
は１つめのディスクリプタ６１０のＳ＿ＦＲＭ＿ＬＮＧ
によって判定する。プログラム処理ももちろんこのルー
ルを考慮して送信ディスクリプタをセットする。２番目
以降のディスクリプタ６１１はＳ＿ＢＵＦＦ＿ＡＤだけ
が意味を持つ。フレームの最終ブロックであることは、
送信制御部５１が１つめの送信ディスクリプタのＳ＿Ｆ
ＲＭ＿ＬＮＧをリードした段階で決定し、最終ブロック
で転送すべきデータ長はＳ＿ＦＲＭ＿ＬＮＧを単位転送
長で割算した余りとなる。
【００６０】図１１は本実施例における受信キュー制御
部５５の概要を示す。６８０は受信キュー制御部５５の
内部にあってＶＲＡＭのＲＡＭ６１上に展開する受信デ
ィスクリプタ領域の先頭アドレスを示すレジスタ（Ｒ＿
ＤＳＣＡ＿ＴＯＰ）である。６８１は受信キュー制御部
５５の内部にあってＶＲＡＭのＲＡＭ上に展開する受信
ディスクリプタ領域の大きさを示すレジスタ（Ｒ＿ＤＳ
ＣＡ＿ＳＩＺＥ）である。６８２は、μＰ１のプログラ
ム処理にて使用されるプログラム変数であって、次に受
信ディスクリプタを読むべきディスクリプタ領域内のポ
インタ（Ｒ＿ＤＳＣ＿ＲＰ）である。Ｒ＿ＤＳＣ＿ＲＰ
６８２はプログラム処理で受信ディスクリプタをＲＡＭ
から読み出す度に更新される。６８３は受信キュー制御
部５５の内部にあって次に受信制御部５４が参照すべき
ディスクリプタを指定するポインタ（Ｒ＿ＤＳＣ＿Ｗ
Ｐ）である。Ｒ＿ＤＳＣ＿ＷＰ６８３は受信制御部が１
つ受信ディスクリプタをリードした後にインクリメント
される。６２はＶＲＡＭのＲＡＭ領域である。６７１は
空きディスクリプタカウンタ（Ｒ＿ＤＳＣ＿ＥＭＰＣ）
であり、受信ディスクリプタキューの未使用のディスク
リプタの数を表示する。Ｒ＿ＤＳＣ＿ＥＭＰＣ６７１は
プログラム処理により、空きディスクリプタを受信ディ
スクリプタキューに設定した後に同じくプログラム処理
により＋１され、受信制御部５４が１ブロック受信する
度に−１される。受信制御部５４はレスポンスサイクル
において送信モジュールがコマンドサイクルで示した転
送データ長とＲ＿ＤＳＣ＿ＥＭＰＣの値を比較すること
でレスポンスを出力する。６７２は受信フレームカウン
タ（Ｒ＿ＦＲＮ＿ＣＮＴ）であり、受信したフレーム数
を表示する。Ｒ＿ＦＲＮ＿ＣＮＴ６７２は受信制御部５
４がフレームを受信する度に＋１し、プログラム処理に
より−１する。Ｒ＿ＦＲＮ＿ＣＮＴ６７２が０以外であ
るとき受信制御部５４はμＰ１に割込みで通知しフレー
ム受信後のプログラム処理の介入を要求する。
部５５の概要を示す。６８０は受信キュー制御部５５の
内部にあってＶＲＡＭのＲＡＭ６１上に展開する受信デ
ィスクリプタ領域の先頭アドレスを示すレジスタ（Ｒ＿
ＤＳＣＡ＿ＴＯＰ）である。６８１は受信キュー制御部
５５の内部にあってＶＲＡＭのＲＡＭ上に展開する受信
ディスクリプタ領域の大きさを示すレジスタ（Ｒ＿ＤＳ
ＣＡ＿ＳＩＺＥ）である。６８２は、μＰ１のプログラ
ム処理にて使用されるプログラム変数であって、次に受
信ディスクリプタを読むべきディスクリプタ領域内のポ
インタ（Ｒ＿ＤＳＣ＿ＲＰ）である。Ｒ＿ＤＳＣ＿ＲＰ
６８２はプログラム処理で受信ディスクリプタをＲＡＭ
から読み出す度に更新される。６８３は受信キュー制御
部５５の内部にあって次に受信制御部５４が参照すべき
ディスクリプタを指定するポインタ（Ｒ＿ＤＳＣ＿Ｗ
Ｐ）である。Ｒ＿ＤＳＣ＿ＷＰ６８３は受信制御部が１
つ受信ディスクリプタをリードした後にインクリメント
される。６２はＶＲＡＭのＲＡＭ領域である。６７１は
空きディスクリプタカウンタ（Ｒ＿ＤＳＣ＿ＥＭＰＣ）
であり、受信ディスクリプタキューの未使用のディスク
リプタの数を表示する。Ｒ＿ＤＳＣ＿ＥＭＰＣ６７１は
プログラム処理により、空きディスクリプタを受信ディ
スクリプタキューに設定した後に同じくプログラム処理
により＋１され、受信制御部５４が１ブロック受信する
度に−１される。受信制御部５４はレスポンスサイクル
において送信モジュールがコマンドサイクルで示した転
送データ長とＲ＿ＤＳＣ＿ＥＭＰＣの値を比較すること
でレスポンスを出力する。６７２は受信フレームカウン
タ（Ｒ＿ＦＲＮ＿ＣＮＴ）であり、受信したフレーム数
を表示する。Ｒ＿ＦＲＮ＿ＣＮＴ６７２は受信制御部５
４がフレームを受信する度に＋１し、プログラム処理に
より−１する。Ｒ＿ＦＲＮ＿ＣＮＴ６７２が０以外であ
るとき受信制御部５４はμＰ１に割込みで通知しフレー
ム受信後のプログラム処理の介入を要求する。
【００６１】図１２は本実施例における受信ディスクリ
プタの構造を示す。２つのブロックで構成される１つの
フレーム受信完了し、更に３つの空きブロックがある場
合である。１つめの送信ディスクリプタ６２０は、送信
モジュールを示すフィールドＲ＿ＳＭ＿ＩＤ，１つめの
ブロックの格納アドレスＲ＿ＢＵＦ＿ＡＤ、そしてフレ
ーム全体のデータ長Ｒ＿ＦＲＭ＿ＬＮＧよりなる。受信
制御部５４は２つめの送信ディスクリプタが必要か必要
でないか、すなわち複数のブロックに分割されるかどう
かは１つめのディスクリプタ６２０のＲ＿ＦＲＭ＿ＬＮ
Ｇによって判定する。プログラム処理ももちろんこのル
ールを考慮して受信ディスクリプタを解釈する。２番目
以降のディスクリプタ６２１はＲ＿ＢＵＦＦ＿ＡＤだけ
が意味を持つ。フレームの最終ブロックであることは、
送信制御部５４が１つめの送信ディスクリプタのＲ＿Ｆ
ＲＭ＿ＬＮＧをリードした段階で決定し、最終ブロック
の受信したデータ長はＲ＿ＦＲＭ＿ＬＮＧを単位転送長
で割算した余りとなる。
プタの構造を示す。２つのブロックで構成される１つの
フレーム受信完了し、更に３つの空きブロックがある場
合である。１つめの送信ディスクリプタ６２０は、送信
モジュールを示すフィールドＲ＿ＳＭ＿ＩＤ，１つめの
ブロックの格納アドレスＲ＿ＢＵＦ＿ＡＤ、そしてフレ
ーム全体のデータ長Ｒ＿ＦＲＭ＿ＬＮＧよりなる。受信
制御部５４は２つめの送信ディスクリプタが必要か必要
でないか、すなわち複数のブロックに分割されるかどう
かは１つめのディスクリプタ６２０のＲ＿ＦＲＭ＿ＬＮ
Ｇによって判定する。プログラム処理ももちろんこのル
ールを考慮して受信ディスクリプタを解釈する。２番目
以降のディスクリプタ６２１はＲ＿ＢＵＦＦ＿ＡＤだけ
が意味を持つ。フレームの最終ブロックであることは、
送信制御部５４が１つめの送信ディスクリプタのＲ＿Ｆ
ＲＭ＿ＬＮＧをリードした段階で決定し、最終ブロック
の受信したデータ長はＲ＿ＦＲＭ＿ＬＮＧを単位転送長
で割算した余りとなる。
【００６２】６２２、６２３、６２４はいずれも空きブ
ロックをポイントする空きディスクリプタであり、フィ
ールドＲ＿ＳＭ＿ＩＤ，Ｒ＿ＦＲＭ＿ＣＮＴが０であ
る。
ロックをポイントする空きディスクリプタであり、フィ
ールドＲ＿ＳＭ＿ＩＤ，Ｒ＿ＦＲＭ＿ＣＮＴが０であ
る。
【００６３】なお、図１２に示す受信ディスクリプタの
送信元のモジュールを識別するフィールドＲ＿ＳＭ＿Ｉ
Ｄは、本実施例の転送制御においてコマンドの一部をそ
のまま格納しているが、本発明の他の実施例として転送
データの本体から送信元を特定することすれば、フィー
ルドＲ＿ＳＭ＿ＩＤは不要となる。
送信元のモジュールを識別するフィールドＲ＿ＳＭ＿Ｉ
Ｄは、本実施例の転送制御においてコマンドの一部をそ
のまま格納しているが、本発明の他の実施例として転送
データの本体から送信元を特定することすれば、フィー
ルドＲ＿ＳＭ＿ＩＤは不要となる。
【００６４】図１８は本発明の実施例の共通バスにおい
てのＰＭＡライト動作のタイムチャートであり、図１９
は同じくＰＭＡリード動作のタイムチャートである。／
ＣＢＵＲＳＴ８６５が’Ｈ’レベルで有ることでＰＭＡ
を表示しており、ＣＡＤ（ｉ，ｊ）８１を使用してアド
レスとデータをマルチプレクスしている。共通バスのマ
スタはＰＭＡの動作の終結条件は／ＣＤＴＡＣＫ８７に
よって行う。
てのＰＭＡライト動作のタイムチャートであり、図１９
は同じくＰＭＡリード動作のタイムチャートである。／
ＣＢＵＲＳＴ８６５が’Ｈ’レベルで有ることでＰＭＡ
を表示しており、ＣＡＤ（ｉ，ｊ）８１を使用してアド
レスとデータをマルチプレクスしている。共通バスのマ
スタはＰＭＡの動作の終結条件は／ＣＤＴＡＣＫ８７に
よって行う。
【００６５】つぎに、図６を使って、本実施例における
２ブロックからなるフレームの転送動作を説明する。図
６は図５に示したデータ転送の動作が行われるとき、第
１のモジュール１０ａと第２のモジュール１０ｂそれぞ
れの内部において各構成要素の動作関係をシーケンス図
にして示した。図６の縦線はモジュール１０ａとモジュ
ール１０ｂの内部の構成要素を示し、符号の数字は図３
と一致し、符号のアルファベットはモジュール１０ａと
モジュール１０ｂの添字ａ／ｂに対応している。 受信
モジュール１０ｂはデータ受信の準備として、μＰ１ｂ
のプログラム処理で、あきバッファ領域と空きディスク
リプタをＶＲＡＭのＲＡＭ６２ｂに用意し（２５８，２
６０）、受信ディスクリプタキュー制御５５ｂを操作し
Ｒ＿ＤＳＣ＿ＥＭＰＣをインクリメントする（２５９、
２６１）。このあと、受信制御部５４ｂに受信起動指示
をおこなう（２６２）。受信起動のかかった受信制御部
５４ｂは受信キューの先頭のディスクリプタをリードし
（２６３，２６４）、共通バスからの受信にそなえる。
２ブロックからなるフレームの転送動作を説明する。図
６は図５に示したデータ転送の動作が行われるとき、第
１のモジュール１０ａと第２のモジュール１０ｂそれぞ
れの内部において各構成要素の動作関係をシーケンス図
にして示した。図６の縦線はモジュール１０ａとモジュ
ール１０ｂの内部の構成要素を示し、符号の数字は図３
と一致し、符号のアルファベットはモジュール１０ａと
モジュール１０ｂの添字ａ／ｂに対応している。 受信
モジュール１０ｂはデータ受信の準備として、μＰ１ｂ
のプログラム処理で、あきバッファ領域と空きディスク
リプタをＶＲＡＭのＲＡＭ６２ｂに用意し（２５８，２
６０）、受信ディスクリプタキュー制御５５ｂを操作し
Ｒ＿ＤＳＣ＿ＥＭＰＣをインクリメントする（２５９、
２６１）。このあと、受信制御部５４ｂに受信起動指示
をおこなう（２６２）。受信起動のかかった受信制御部
５４ｂは受信キューの先頭のディスクリプタをリードし
（２６３，２６４）、共通バスからの受信にそなえる。
【００６６】送信モジュール１０ａはフレーム送信の動
作として、μＰ１ａが、ＶＲＡＭのＲＡＭ６２ａ上に、
転送するフレームデータとディスクリプタをブロックに
分割して格納し（２０１，２０３）、送信ディスクリプ
タキュー制御５２ａに対してＳ＿ＤＳＣ＿ＣＮＴのイン
クリメント指示（２０２，２０４）とＳ＿ＦＲＭ＿ＣＮ
Ｔのインクインクリメント指示を行う（２０５）。
作として、μＰ１ａが、ＶＲＡＭのＲＡＭ６２ａ上に、
転送するフレームデータとディスクリプタをブロックに
分割して格納し（２０１，２０３）、送信ディスクリプ
タキュー制御５２ａに対してＳ＿ＤＳＣ＿ＣＮＴのイン
クリメント指示（２０２，２０４）とＳ＿ＦＲＭ＿ＣＮ
Ｔのインクインクリメント指示を行う（２０５）。
【００６７】送信制御部５１ａは、Ｓ＿ＦＲＭ＿ＣＮＴ
が０でないので送信起動がかかり（２０６）、送信キュ
ーの先頭のディスクリプタをＶＲＡＭのＲＡＭ６１ａか
らリードし（２０７，２０８）、システムバス制御５３
ａに対してコマンドサイクルとレスポンスサイクルの実
行を依頼する（２０９）。システムバス制御部５３ａは
コマンドサイクルを起動し（２１０）、レスポンスを受
信（２１４）し、送信制御部５１ａに通知する（２１
５）。
が０でないので送信起動がかかり（２０６）、送信キュ
ーの先頭のディスクリプタをＶＲＡＭのＲＡＭ６１ａか
らリードし（２０７，２０８）、システムバス制御５３
ａに対してコマンドサイクルとレスポンスサイクルの実
行を依頼する（２０９）。システムバス制御部５３ａは
コマンドサイクルを起動し（２１０）、レスポンスを受
信（２１４）し、送信制御部５１ａに通知する（２１
５）。
【００６８】この間、受信モジュールのシステムバス制
御５３ｂはバースト転送のパラメータを受信制御部５４
ｂにあたえ、受信制御部５４ｂは受信キュー制御に空き
ディスクリプタ長を問いあわせ（２１２、２１３）レス
ポンスを送信する（２１４）。 送信制御部５１ａはレ
スポンスの結果を判定し、ＲＡＭ制御５７に対して１つ
めのブロックのＲＡＭ−＞ＳＡＭ方向のリードトランス
ファを実行する（２１６，２１７）。そのあと、ディス
クリプタカウンタをインクントする（２１８）。
御５３ｂはバースト転送のパラメータを受信制御部５４
ｂにあたえ、受信制御部５４ｂは受信キュー制御に空き
ディスクリプタ長を問いあわせ（２１２、２１３）レス
ポンスを送信する（２１４）。 送信制御部５１ａはレ
スポンスの結果を判定し、ＲＡＭ制御５７に対して１つ
めのブロックのＲＡＭ−＞ＳＡＭ方向のリードトランス
ファを実行する（２１６，２１７）。そのあと、ディス
クリプタカウンタをインクントする（２１８）。
【００６９】送信制御部５１ａは、送信準備完信号（２
２４）をシステムバス制御５３ａから受信すると、ＳＡ
Ｍ制御部５６ａにＳＡＭのフルサイズのバースト転送を
指示し（２２５）、そのあと次のブロックのディスクリ
プタをリードする（２２６，２２７）。ＳＡＭ制御部５
６ａは指示されたバースト転送を行い（２２８）、終了
を通知する（２３０）。
２４）をシステムバス制御５３ａから受信すると、ＳＡ
Ｍ制御部５６ａにＳＡＭのフルサイズのバースト転送を
指示し（２２５）、そのあと次のブロックのディスクリ
プタをリードする（２２６，２２７）。ＳＡＭ制御部５
６ａは指示されたバースト転送を行い（２２８）、終了
を通知する（２３０）。
【００７０】送信制御部５１ａはバースト転送の完了
（２３０）を受信すると、次のブロックのリードトラン
スファ（２３１，２３２）を行い、その後送信ディスク
リプタカウンタをデクリメントする（２２３）。この状
態で、送信制御部５１ａは受信モジュールは送信準備完
了信号（２４２）を待ち、同信号を受信後に１ブロック
めと同様に最後のブロックの転送サイズを指定して転送
を開始する（２４３，２４４，２４６）。最後のブロッ
ク転送が終了後に送信制御部５１ａはＲＡＭ制御部５７
ａにＰＷＴを依頼し、ＳＡＭポートを受信モードとする
（２４７，２４８）。送信制御の最後に送信フレームカ
ウンタをデクリメントする（２４９）。
（２３０）を受信すると、次のブロックのリードトラン
スファ（２３１，２３２）を行い、その後送信ディスク
リプタカウンタをデクリメントする（２２３）。この状
態で、送信制御部５１ａは受信モジュールは送信準備完
了信号（２４２）を待ち、同信号を受信後に１ブロック
めと同様に最後のブロックの転送サイズを指定して転送
を開始する（２４３，２４４，２４６）。最後のブロッ
ク転送が終了後に送信制御部５１ａはＲＡＭ制御部５７
ａにＰＷＴを依頼し、ＳＡＭポートを受信モードとする
（２４７，２４８）。送信制御の最後に送信フレームカ
ウンタをデクリメントする（２４９）。
【００７１】この間、受信モジュールでは、受信制御部
５４ｂはステップ２６４でリードしてあるあきディスク
リプタの空きバッファに１つめのブロックデータを受信
すべく、ＲＡＭ制御部５７ａにたいして，ＰＷＴサイク
ルを起動させ、ＳＡＭスタートアドレスをＶＲＡＭにセ
ットし、ＶＲＡＭのＳＡＭポートを入力モードにする
（２１９，２２０）。ＶＲＡＭのＰＷＴが完了するとＳ
ＡＭポートは受信可能であるので、バッファ完了信号Ｃ
ＢＲＤＹのドライブをシステムバス制御部５３ｂに依頼
する（２２１）。同時に受信制御部５４ｂはＳＡＭ制御
部５６ｂにバースト受信動作を依頼し（２２２）、送信
モジュールのバースト転送をまつ。また受信制御部５４
ｂはコマンドサイクルで得た受信パラメータをＶＲＡＭ
のＲＡＭ上の先頭受信ディスクリプタにライトし（２６
５）、続くブロックの受信の準備として次の受信ディス
クリプタをリードする（２６６．２６７）。
５４ｂはステップ２６４でリードしてあるあきディスク
リプタの空きバッファに１つめのブロックデータを受信
すべく、ＲＡＭ制御部５７ａにたいして，ＰＷＴサイク
ルを起動させ、ＳＡＭスタートアドレスをＶＲＡＭにセ
ットし、ＶＲＡＭのＳＡＭポートを入力モードにする
（２１９，２２０）。ＶＲＡＭのＰＷＴが完了するとＳ
ＡＭポートは受信可能であるので、バッファ完了信号Ｃ
ＢＲＤＹのドライブをシステムバス制御部５３ｂに依頼
する（２２１）。同時に受信制御部５４ｂはＳＡＭ制御
部５６ｂにバースト受信動作を依頼し（２２２）、送信
モジュールのバースト転送をまつ。また受信制御部５４
ｂはコマンドサイクルで得た受信パラメータをＶＲＡＭ
のＲＡＭ上の先頭受信ディスクリプタにライトし（２６
５）、続くブロックの受信の準備として次の受信ディス
クリプタをリードする（２６６．２６７）。
【００７２】１つめのブロック転送が終了したあと（２
２９）、受信制御部５４ｂはＳＡＭ−＞ＲＡＭ方向のＷ
Ｔをおこない（２３４，２３５）。空きディスクリプタ
カウンタをデクリメントする（２３６）。その後２ブロ
ックめの受信の準備をＰＷＴをおこなう（２３７，２３
８）。以下、バッファ準備完了号の発行から２ブロック
めの受信完了までは同様に動作する（２３９，２３４，
２６８，２６９，２４５，２５０，２５１，２５５）。
ステップ２５６は受信フレームカウンタをインクリメン
トする。この結果受信フレームカウンタが０でなくなる
とプロセッサに割り込む（２５７）。
２９）、受信制御部５４ｂはＳＡＭ−＞ＲＡＭ方向のＷ
Ｔをおこない（２３４，２３５）。空きディスクリプタ
カウンタをデクリメントする（２３６）。その後２ブロ
ックめの受信の準備をＰＷＴをおこなう（２３７，２３
８）。以下、バッファ準備完了号の発行から２ブロック
めの受信完了までは同様に動作する（２３９，２３４，
２６８，２６９，２４５，２５０，２５１，２５５）。
ステップ２５６は受信フレームカウンタをインクリメン
トする。この結果受信フレームカウンタが０でなくなる
とプロセッサに割り込む（２５７）。
【００７３】以上に示したように、本実施例においてす
べての課題が解決されていることがわかる。
べての課題が解決されていることがわかる。
【００７４】
【発明の効果】本発明によれば、同報転送が可能で高速
かつ高性能データ転送が低コストで可能となり、任意長
のフレームの転送も可能となる。また、プログラム処理
とのインタフェースも高速処理を行うのに適しており、
システムとして高性能化を実現する。
かつ高性能データ転送が低コストで可能となり、任意長
のフレームの転送も可能となる。また、プログラム処理
とのインタフェースも高速処理を行うのに適しており、
システムとして高性能化を実現する。
【図１】 本発明の一実施例の全体構成図。
【図２】 本実施例における共通バスのアービトレーシ
ョン動作例を示す図。
ョン動作例を示す図。
【図３】 本実施例のモジュールの内部構成図。
【図４】 本実施例の共通バスでのコマンドとレスポン
スのフォーマット。
スのフォーマット。
【図５】 本実施例のデータ転送における共通バスの動
作図。
作図。
【図６】 本実施例のデータ転送におけるモジュール各
部の動作シーケンス図。
部の動作シーケンス図。
【図７】 本実施例の複数モジュール間のバースト転送
ハンドシェイクの監視構成図。
ハンドシェイクの監視構成図。
【図８】 本実施例の複数モジュール間のバースト転送
のハンドシェイクのタイミングチャート。
のハンドシェイクのタイミングチャート。
【図９】 本実施例の送信キュー制御の動作図。
【図１０】 本実施例の送信ディスクリプタの構成図。
【図１１】 本実施例の受信キュー制御の動作図。
【図１２】 本実施例の受信ディスクリプタの構成図。
【図１３】 本実施例に用いるＶＲＡＭのライトトラン
スファ動作説明図。
スファ動作説明図。
【図１４】 本実施例に用いるＶＲＡＭのリードトラン
スファ動作説明図。
スファ動作説明図。
【図１５】 本実施例に用いるＶＲＡＭのライト動作説
明図。
明図。
【図１６】 本実施例に用いるＶＲＡＭのリード動作説
明図。
明図。
【図１７】 本実施例に用いるＶＲＡＭの構成図。
【図１８】 本実施例の共通バスにおいてのＰＭＡライ
ト動作のタイムチャート。
ト動作のタイムチャート。
【図１９】 本実施例の共通バスにおいてのＰＭＡリー
ド動作のタイムチャート。
ド動作のタイムチャート。
１−μＰ、５−本発明の転送制御手段を実現する制御回
路、６−ＶＲＡＭ、６１−ＶＲＡＭのＲＡＭ部、６２−
ＶＲＡＭのＳＡＭ部、７−バスドライバ、８−共通バ
ス、９−バスアービタ、８１−アドレス及びデータ信号
で、バックボードで終端されモジュールがドライブしな
いと’Ｈ’レベルになる、７５−信号ＣＡＤを利用して
レスポンスを表示するオープンコレクタのドライバ、８
８−プルアップされたＣＢＲＤＹ信号、７３−ＣＢＲＤ
Ｙを観測する入力ドライバ、７４−ＣＢＲＤＹを’Ｌ’
ドライブするオープンコレクタのドライバ、５１−送信
制御部、５２−送信ディスクリプタキュー制御部、５３
−システムバス制御部、５４−受信制御部、５５−受信
ディスクリプタキュー制御部、５６−ＳＡＭ制御部、５
７−ＲＡＭ制御部、５８−プロセッサバス制御部
路、６−ＶＲＡＭ、６１−ＶＲＡＭのＲＡＭ部、６２−
ＶＲＡＭのＳＡＭ部、７−バスドライバ、８−共通バ
ス、９−バスアービタ、８１−アドレス及びデータ信号
で、バックボードで終端されモジュールがドライブしな
いと’Ｈ’レベルになる、７５−信号ＣＡＤを利用して
レスポンスを表示するオープンコレクタのドライバ、８
８−プルアップされたＣＢＲＤＹ信号、７３−ＣＢＲＤ
Ｙを観測する入力ドライバ、７４−ＣＢＲＤＹを’Ｌ’
ドライブするオープンコレクタのドライバ、５１−送信
制御部、５２−送信ディスクリプタキュー制御部、５３
−システムバス制御部、５４−受信制御部、５５−受信
ディスクリプタキュー制御部、５６−ＳＡＭ制御部、５
７−ＲＡＭ制御部、５８−プロセッサバス制御部
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 榎本 博道
神奈川県海老名市下今泉810番地 株式
会社日立製作所オフィスシステム事業部
内
(72)発明者 河崎 卓也
東京都千代田区大手町二丁目６番２号
株式会社日立情報ネットワーク内
(56)参考文献 特開 昭61−175751（ＪＰ，Ａ)
特開 平４−112350（ＪＰ，Ａ)
特開 昭63−137349（ＪＰ，Ａ)
特開 平４−347762（ＪＰ，Ａ)
特開 昭64−11438（ＪＰ，Ａ)
特開 平５−103016（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/36 520
G06F 13/12 330
G06F 13/38 330
H04L 12/40
Claims (3)
- 【請求項１】バスに接続された複数のモジュールを少な
くとも有し、各モジュール間で前記バスを介して可変長
のフレームデータの転送を行う通信制御装置において、 前記各モジュールは、１以上のブロックデータに分割さ
れた送信フレームデータ及び受信フレームデータの各ブ
ロックデータを保持するデータ保持部と、前記データ保
持部に保持されているブロックデータ毎に各ブロックデ
ータを含む送信フレームデータのデータ長、格納領域及
び送信先に関する情報を保持する送信キュー制御部と、
前記送信キュー制御部に保持されている情報に従って送
信先のモジュールに対するブロックデータの送信を制御
する送信制御部と、ブロックデータが格納されていない
空き格納領域に関する情報を少なくとも保持する受信キ
ュー制御部と、前記受信キュー制御部に保持された情報
に従って任意のモジュールから送信されたブロックデー
タの受信を制御する受信制御部とを有し、前記送信制御
部は送信フレームデータの送信前に、送信先の１以上の
モジュールに対して前記送信フレームデータのデータ長
を含むコマンド信号を送信し、前記送信先の１以上のモ
ジュールのうち少なくとも１つのモジュールから受信可
能を意味するレスポンス信号を受信すると、前記データ
保持部に保持されている前記送信フレームデータの各ブ
ロックデータを前記少なくとも１つのモジュールに送信
し、前記受信制御部は、任意のモジュールから送信され
た送信フレームデータのデータ長を含むコマンド信号を
受信すると、前記受信キュー制御部に保持されている前
記空き格納領域に関する情報と前記データ長とを比較
し、受信可能または受信不可能を意味するレスポンス信
号を前記任意のモジュールに対して送信し、受信可能を
意味する前記レスポンス信号を送信した場合、前記任意
のモジュールから送信されたブロックデータを受信し、
前記データ保持部に格納することを特徴とする通信制御
装置。 - 【請求項２】請求項１記載の通信制御装置において、前
記各モジュールは処理部を更に有し、前記データ保持部
は、前記処理部による低速なアクセスが可能な第１のデ
ータ保持部と、前記バスのクロックと同期してアクセス
可能な第２のデータ保持部からなり、前記各モジュール
がブロックデータを送信する場合、前記送 信制御部は、
前記処理部により前記第１のデータ保持部に格納された
前記ブロックデータを前記第２のデータ保持部に転送
し、前記第２の保持部から前記バスに対して前記ブロッ
クデータを送信し、前記各モジュールがブロックデータ
を受信する場合、前記受信制御部は、前記バスから受信
した前記ブロックデータを前記第２のデータ保持部に格
納し、その後、前記第２のデータ保持部から前記第１の
データ保持部へ転送することを特徴とする通信制御装
置。 - 【請求項３】データ転送手段に接続された複数のモジュ
ールを有し、各モジュール間で前記データ転送手段を介
して任意の長さのフレームデータの転送を行う通信制御
装置において、 前記複数のモジュールのうちの１以上のモジュールは、
１以上のブロックデータに分割された送信フレームデー
タの各ブロックデータを保持する送信データ保持部と、
前記データ保持部に保持されているブロックデータ毎に
各ブロックデータを含む送信フレームデータのデータ
長、格納領域及び送信先に関する情報を保持する送信キ
ュー制御部と、前記送信キュー制御部に保持されている
情報に従って送信先のモジュールに対するブロックデー
タの送信を制御する送信制御部とを有し、また、前記複
数のモジュールのうちの１以上のモジュールは、１以上
のブロックデータに分割された受信フレームデータの各
ブロックデータを保持する受信データ保持部と、ブロッ
クデータが格納されていない空き格納領域に関する情報
を少なくとも保持する受信キュー制御部と、前記受信キ
ュー制御部に保持された情報に従って任意のモジュール
から送信されたブロックデータの受信を制御する受信制
御部とを有し、前記送信制御部は送信フレームデータの
送信前に、送信先の１以上のモジュールに対して前記送
信フレームデータのデータ長を含むコマンド信号を送信
し、前記送信先の１以上のモジュールのうち少なくとも
１つのモジュールから受信可能を意味するレスポンス信
号を受信すると、前記送信データ保持部に保持されてい
る前記送信フレームデータの各ブロックデータを前記少
なくとも１つのモジュールに送信し、前記受信制御部
は、任意のモジュールから送信された送信フレームデー
タのデータ長を含むコマンド信号を受信すると、前記受
信キュー制御部に保持されている前記空き格納領域に関
する情報と前記データ長とを比較し、受信可能または受
信不可能を意味するレスポンス信号を前記任意 のモジュ
ールに対して送信し、受信可能を意味する前記レスポン
ス信号を送信した場合、前記任意のモジュールから送信
されたブロックデータを受信し、前記受信データ保持部
に格納することを特徴とする通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21019093A JP3483913B2 (ja) | 1993-08-25 | 1993-08-25 | データ転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21019093A JP3483913B2 (ja) | 1993-08-25 | 1993-08-25 | データ転送制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07182275A JPH07182275A (ja) | 1995-07-21 |
| JP3483913B2 true JP3483913B2 (ja) | 2004-01-06 |
Family
ID=16585279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21019093A Expired - Fee Related JP3483913B2 (ja) | 1993-08-25 | 1993-08-25 | データ転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3483913B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9619427B2 (en) * | 2014-04-21 | 2017-04-11 | Qualcomm Incorporated | Hybrid virtual GPIO |
-
1993
- 1993-08-25 JP JP21019093A patent/JP3483913B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07182275A (ja) | 1995-07-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6223305B1 (en) | Method and apparatus for resetting, enabling and freezing a communication device in a diagnostic process | |
| US6145016A (en) | System for transferring frame data by transferring the descriptor index data to identify a specified amount of data to be transferred stored in the host computer | |
| JP2539614B2 (ja) | ポインタアドレスを発生するための装置および方法 | |
| US5175825A (en) | High speed, flexible source/destination data burst direct memory access controller | |
| KR0161101B1 (ko) | 호스트 인터럽트 및 지시운용을 가지는 네트워크 어댑터 | |
| US6581113B1 (en) | Apparatus and method for transferring frame data between a host system memory and a network interface buffer memory employing transmit descriptors without transmit status information | |
| EP0141742A2 (en) | Buffer system for input/output portion of digital data processing system | |
| US5590369A (en) | Bus supporting a plurality of data transfer sizes and protocols | |
| JPH04230557A (ja) | 直接メモリアクセス・コントローラ | |
| US6889266B1 (en) | Method for delivering packet boundary or other metadata to and from a device using direct memory controller | |
| JPH07107676B2 (ja) | 順次通信制御装置 | |
| JPH02227765A (ja) | デジタル・コンピユータのデータ転送装置 | |
| US20020184453A1 (en) | Data bus system including posted reads and writes | |
| EP0508634B1 (en) | Memory access for data transfer within an I/O device | |
| EP1305718B1 (en) | Method and apparatus for connecting single master devices to a multimaster wired-and bus environment | |
| EP0293860B1 (en) | Peripheral controller and adapter interface | |
| CN108268414A (zh) | 基于spi模式的sd卡驱动器及其控制方法 | |
| JPH0653994A (ja) | データ送信方式及び通信制御装置 | |
| JP2002543489A (ja) | グラフィックスエンジンマスターモード動作の改良 | |
| JP3483913B2 (ja) | データ転送制御方式 | |
| CA2289192C (en) | Communication dma device | |
| US7284077B2 (en) | Peripheral interface system having dedicated communication channels | |
| JP3484056B2 (ja) | データ転送装置及びデータ転送システム | |
| JP3176472B2 (ja) | データ転送方式 | |
| JP2963696B2 (ja) | データ転送制御システム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |