JP3478565B2 - パラレルインタフェース回路 - Google Patents
パラレルインタフェース回路Info
- Publication number
- JP3478565B2 JP3478565B2 JP19648693A JP19648693A JP3478565B2 JP 3478565 B2 JP3478565 B2 JP 3478565B2 JP 19648693 A JP19648693 A JP 19648693A JP 19648693 A JP19648693 A JP 19648693A JP 3478565 B2 JP3478565 B2 JP 3478565B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- counter
- busy
- interrupt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4265—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus
- G06F13/4269—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus using a handshaking protocol, e.g. Centronics connection
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Bus Control (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、プリンタ等の情報処理
装置に設けられ、該情報処理装置内部のＣＰＵと外部の
ホストコンピュータとのデータ通信を行うためのパラレ
ルインタフェース回路に関する。
装置に設けられ、該情報処理装置内部のＣＰＵと外部の
ホストコンピュータとのデータ通信を行うためのパラレ
ルインタフェース回路に関する。
【０００２】
【従来の技術】従来より、プリンタ、計算機、ＯＡ機器
等の情報処理装置に設けられ、情報処理装置内部のＣＰ
Ｕと外部のホストコンピュータとのデータ通信を行うた
めのパラレルインタフェース回路が知られている。この
パラレルインタフェース回路によって内部ＣＰＵが外部
ホストコンピュータからデータを受信する場合の作動に
ついて説明する。
等の情報処理装置に設けられ、情報処理装置内部のＣＰ
Ｕと外部のホストコンピュータとのデータ通信を行うた
めのパラレルインタフェース回路が知られている。この
パラレルインタフェース回路によって内部ＣＰＵが外部
ホストコンピュータからデータを受信する場合の作動に
ついて説明する。
【０００３】ホストコンピュータからストローブ（ＳＴ
Ｂ）信号が入力されると、受信回路は１バイトのデータ
をラッチし、内部ＣＰＵへは割込み要求信号が入力さ
れ、ホストコンピュータへはＢＵＳＹ信号を出力する。
その後内部ＣＰＵは割込み処理によってデータを受信回
路から読み取り、ＢＵＳＹ信号を解除してアクノリッジ
（ＡＣＫ）信号をホストコンピュータへ出力していた。
２バイト目以降のデータも同様の手順で受信していた。
Ｂ）信号が入力されると、受信回路は１バイトのデータ
をラッチし、内部ＣＰＵへは割込み要求信号が入力さ
れ、ホストコンピュータへはＢＵＳＹ信号を出力する。
その後内部ＣＰＵは割込み処理によってデータを受信回
路から読み取り、ＢＵＳＹ信号を解除してアクノリッジ
（ＡＣＫ）信号をホストコンピュータへ出力していた。
２バイト目以降のデータも同様の手順で受信していた。
【０００４】
【発明が解決しようとする課題】しかしながら、こうし
た従来のパラレルインタフェース回路を備える情報処理
装置では、上述したようにホストコンピュータからのデ
ータ受信を１バイト単位で、かつ内部ＣＰＵがソフト処
理にて行っているため、処理速度が遅くなり、パラレル
インタフェース回路の受信速度を高速にすることができ
なかった。
た従来のパラレルインタフェース回路を備える情報処理
装置では、上述したようにホストコンピュータからのデ
ータ受信を１バイト単位で、かつ内部ＣＰＵがソフト処
理にて行っているため、処理速度が遅くなり、パラレル
インタフェース回路の受信速度を高速にすることができ
なかった。
【０００５】また、ＣＰＵ等の高速化技術の進歩に伴
い、処理速度を向上させた情報処理装置が次々と市場に
送り出されているが、内部データバス幅が１６ビットや
３２ビットであったとしても、パラレルインターフェー
ス回路における受信単位が１バイトであるため、データ
バス幅は８ビットしか使用できず、内部データバスを有
効に利用できなかった。
い、処理速度を向上させた情報処理装置が次々と市場に
送り出されているが、内部データバス幅が１６ビットや
３２ビットであったとしても、パラレルインターフェー
ス回路における受信単位が１バイトであるため、データ
バス幅は８ビットしか使用できず、内部データバスを有
効に利用できなかった。
【０００６】そこで本発明は、上記の課題を解決するこ
とを目的とし、受信速度を高速化することのできるパラ
レルインタフェース回路を提供することを目的とする。
とを目的とし、受信速度を高速化することのできるパラ
レルインタフェース回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】かかる目的を達成するた
めになされた請求項１記載のパラレルインタフェース回
路は、情報処理装置に設けられ、該情報処理装置内部の
ＣＰＵと外部のホストコンピュータとのデータ通信を行
うためのパラレルインタフェース回路であって、上記ホ
ストコンピュータからのストローブ信号に対応してデー
タを受信したことを示すＢＵＳＹ信号及びＡＣＫ信号か
らなるハンドシェーク信号を生成するハンドシェーク信
号生成回路と、上記ホストコンピュータから受け取った
データを２バイト以上格納可能なデータ格納手段と、該
データ格納手段に格納されるデータが、その格納限界量
を満たした際、上記内部ＣＰＵへの割込み要求信号を発
生させる割込み発生回路と、を備え、上記ハンドシェー
ク信号生成回路は、起動されることで所定タイミングで
上記ＢＵＳＹ信号及びＡＣＫ信号の立ち上げ及び立ち下
げを行うためのカウンタを備え、上記データ格納手段に
格納されるデータが、その格納限界量を満たしていない
場合は、上記ＢＵＳＹ信号及びＡＣＫ信号の立ち上げ及
び立ち下げを所定タイミングで行い、格納限界量を満た
した場合は、先ず上記ＢＵＳＹ信号の立ち上げのみを行
い、上記割り込み発生回路からの割り込み要求信号に基
づく上記内部ＣＰＵからの割り込み処理によって上記デ
ータ格納手段内の格納データを上記内部ＣＰＵに読み込
む処理を行った後、上記ＢＵＳＹ信号の立ち下げ及びＡ
ＣＫ信号の立ち上げ並びに立ち下げを行うように構成さ
れたことを特徴とする。
めになされた請求項１記載のパラレルインタフェース回
路は、情報処理装置に設けられ、該情報処理装置内部の
ＣＰＵと外部のホストコンピュータとのデータ通信を行
うためのパラレルインタフェース回路であって、上記ホ
ストコンピュータからのストローブ信号に対応してデー
タを受信したことを示すＢＵＳＹ信号及びＡＣＫ信号か
らなるハンドシェーク信号を生成するハンドシェーク信
号生成回路と、上記ホストコンピュータから受け取った
データを２バイト以上格納可能なデータ格納手段と、該
データ格納手段に格納されるデータが、その格納限界量
を満たした際、上記内部ＣＰＵへの割込み要求信号を発
生させる割込み発生回路と、を備え、上記ハンドシェー
ク信号生成回路は、起動されることで所定タイミングで
上記ＢＵＳＹ信号及びＡＣＫ信号の立ち上げ及び立ち下
げを行うためのカウンタを備え、上記データ格納手段に
格納されるデータが、その格納限界量を満たしていない
場合は、上記ＢＵＳＹ信号及びＡＣＫ信号の立ち上げ及
び立ち下げを所定タイミングで行い、格納限界量を満た
した場合は、先ず上記ＢＵＳＹ信号の立ち上げのみを行
い、上記割り込み発生回路からの割り込み要求信号に基
づく上記内部ＣＰＵからの割り込み処理によって上記デ
ータ格納手段内の格納データを上記内部ＣＰＵに読み込
む処理を行った後、上記ＢＵＳＹ信号の立ち下げ及びＡ
ＣＫ信号の立ち上げ並びに立ち下げを行うように構成さ
れたことを特徴とする。
【０００８】また、請求項２記載のパラレルインタフェ
ース回路は、上記ハンドシェーク信号生成回路は、カウ
ント終了により上記ＢＵＳＹ信号を立ち上げるための第
１ＢＵＳＹカウンタと、カウント終了により上記ＢＵＳ
Ｙ信号を立ち下げるための第２ＢＵＳＹカウンタと、上
記ＡＣＫ信号の立ち上げ及び立ち下げのためにカウント
されるＡＣＫカウンタと、これらのカウンタの起動を制
御するカウンタ制御回路とを備え、上記カウンタ制御回
路は、上記データ格納手段に格納されるデータが、その
格納限界量を満たしていない場合は、上記各カウンタの
すべてを起動させ、格納限界量を満たした場合は、先ず
上記第１ＢＵＳＹカウンタのみを起動させ、上記割り込
み発生回路からの割り込み要求信号に基づく上記内部Ｃ
ＰＵからの割り込み処理によって上記データ格納手段内
の格納データを上記内部ＣＰＵに読み込む処理を行った
後、上記第２ＢＵＳＹカウンタ及びＡＣＫカウンタを起
動させるように構成されたことを特徴とする。また、請
求項３記載のパラレルインタフェース回路は、上記割込
み発生回路が、上記データ格納手段にｎバイト目のデー
タが格納されてから所定時間経ってもｎ＋１バイト目の
データが格納されない場合には、上記格納限界量を満た
していなくても上記内部ＣＰＵへの割込み要求信号を発
生させるように構成されたことを特徴とする。また、請
求項４記載のパラレルインタフェース回路は、上記格納
限界量は、上記内部ＣＰＵのバス幅と同じであることを
特徴とする。
ース回路は、上記ハンドシェーク信号生成回路は、カウ
ント終了により上記ＢＵＳＹ信号を立ち上げるための第
１ＢＵＳＹカウンタと、カウント終了により上記ＢＵＳ
Ｙ信号を立ち下げるための第２ＢＵＳＹカウンタと、上
記ＡＣＫ信号の立ち上げ及び立ち下げのためにカウント
されるＡＣＫカウンタと、これらのカウンタの起動を制
御するカウンタ制御回路とを備え、上記カウンタ制御回
路は、上記データ格納手段に格納されるデータが、その
格納限界量を満たしていない場合は、上記各カウンタの
すべてを起動させ、格納限界量を満たした場合は、先ず
上記第１ＢＵＳＹカウンタのみを起動させ、上記割り込
み発生回路からの割り込み要求信号に基づく上記内部Ｃ
ＰＵからの割り込み処理によって上記データ格納手段内
の格納データを上記内部ＣＰＵに読み込む処理を行った
後、上記第２ＢＵＳＹカウンタ及びＡＣＫカウンタを起
動させるように構成されたことを特徴とする。また、請
求項３記載のパラレルインタフェース回路は、上記割込
み発生回路が、上記データ格納手段にｎバイト目のデー
タが格納されてから所定時間経ってもｎ＋１バイト目の
データが格納されない場合には、上記格納限界量を満た
していなくても上記内部ＣＰＵへの割込み要求信号を発
生させるように構成されたことを特徴とする。また、請
求項４記載のパラレルインタフェース回路は、上記格納
限界量は、上記内部ＣＰＵのバス幅と同じであることを
特徴とする。
【０００９】
【作用】上記構成を有する請求項１記載のパラレルイン
タフェース回路によれば、情報処理装置内部のＣＰＵが
外部のホストコンピュータからデータを受信する際、ホ
ストコンピュータからパラレルインターフェース回路に
ストローブ信号が入力されると、ハンドシェーク信号生
成回路においては、そのストローブ信号に対応してデー
タを受信したことを示すＢＵＳＹ信号及びＡＣＫ信号か
らなるハンドシェーク信号が生成されてホストコンピュ
ータに出力される。また、２バイト以上格納可能なデー
タ格納手段にはホストコンピュータから受け取ったデー
タが格納され、データ格納手段に格納されるデータが、
その格納限界量を満たした際には、割込み発生回路が内
部ＣＰＵへの割込み要求信号を発生させる。そして、ハ
ンドシェーク信号生成回路は、起動されることで所定タ
イミングでＢＵＳＹ信号及びＡＣＫ信号の立ち上げ及び
立ち下げを行うためのカウンタを備えており、データ格
納手段に格納されるデータが、その格納限界量を満たし
ていない場合は、ＢＵＳＹ信号及びＡＣＫ信号の立ち上
げ及び立ち下げを所定タイミングで行い、格納限界量を
満たした場合は、先ずＢＵＳＹ信号の立ち上げのみを行
い、割り込み発生回路からの割り込み要求信号に基づく
内部ＣＰＵからの割り込み処理によって上記データ格納
手段内の格納データを内部ＣＰＵに読み込む処理を行っ
た後、ＢＵＳＹ信号の立ち下げ及びＡＣＫ信号の立ち上
げ並びに立ち下げを行う。
タフェース回路によれば、情報処理装置内部のＣＰＵが
外部のホストコンピュータからデータを受信する際、ホ
ストコンピュータからパラレルインターフェース回路に
ストローブ信号が入力されると、ハンドシェーク信号生
成回路においては、そのストローブ信号に対応してデー
タを受信したことを示すＢＵＳＹ信号及びＡＣＫ信号か
らなるハンドシェーク信号が生成されてホストコンピュ
ータに出力される。また、２バイト以上格納可能なデー
タ格納手段にはホストコンピュータから受け取ったデー
タが格納され、データ格納手段に格納されるデータが、
その格納限界量を満たした際には、割込み発生回路が内
部ＣＰＵへの割込み要求信号を発生させる。そして、ハ
ンドシェーク信号生成回路は、起動されることで所定タ
イミングでＢＵＳＹ信号及びＡＣＫ信号の立ち上げ及び
立ち下げを行うためのカウンタを備えており、データ格
納手段に格納されるデータが、その格納限界量を満たし
ていない場合は、ＢＵＳＹ信号及びＡＣＫ信号の立ち上
げ及び立ち下げを所定タイミングで行い、格納限界量を
満たした場合は、先ずＢＵＳＹ信号の立ち上げのみを行
い、割り込み発生回路からの割り込み要求信号に基づく
内部ＣＰＵからの割り込み処理によって上記データ格納
手段内の格納データを内部ＣＰＵに読み込む処理を行っ
た後、ＢＵＳＹ信号の立ち下げ及びＡＣＫ信号の立ち上
げ並びに立ち下げを行う。
【００１０】例えばデータ格納手段が４バイト格納でき
る場合を考えると、ホストコンピュータから順次データ
を受け取り、４バイト目のデータを受け取った時点で割
込み発生回路から内部ＣＰＵへの割込みがかけられる。
そのため、内部ＣＰＵはロングワードアクセスにて１度
に４バイトのデータを取り込む。
る場合を考えると、ホストコンピュータから順次データ
を受け取り、４バイト目のデータを受け取った時点で割
込み発生回路から内部ＣＰＵへの割込みがかけられる。
そのため、内部ＣＰＵはロングワードアクセスにて１度
に４バイトのデータを取り込む。
【００１１】このように、４バイトのデータを取り込む
のに割込みが１度で良いため、データを取り込む回数が
減り、データ処理速度が向上する。また、従来は１バイ
トのデータ毎に割込みがあり、そのデータを取り込んだ
後に内部ＣＰＵにおけるソフト処理でＢＵＳＹ信号やＡ
ＣＫ信号等のハンドシェーク信号を送信していたもの
が、本発明の場合（上述の４バイトの例で説明する。）
は、３バイト目まではハンドシェーク信号生成回路から
単にＳＴＢ信号に対応したハンドシェーク信号を送信す
ればよいので（＝ハード的に処理できるので）、上記デ
ータ処理速度の向上の実現に寄与する。
のに割込みが１度で良いため、データを取り込む回数が
減り、データ処理速度が向上する。また、従来は１バイ
トのデータ毎に割込みがあり、そのデータを取り込んだ
後に内部ＣＰＵにおけるソフト処理でＢＵＳＹ信号やＡ
ＣＫ信号等のハンドシェーク信号を送信していたもの
が、本発明の場合（上述の４バイトの例で説明する。）
は、３バイト目まではハンドシェーク信号生成回路から
単にＳＴＢ信号に対応したハンドシェーク信号を送信す
ればよいので（＝ハード的に処理できるので）、上記デ
ータ処理速度の向上の実現に寄与する。
【００１２】一方、請求項３のパラレルインタフェース
回路の割込み発生回路は、データ格納手段にｎバイト目
のデータが格納されてから所定時間経ってもｎ＋１バイ
ト目のデータが格納されない場合には、格納限界量を満
たしていなくても内部ＣＰＵへの割込み要求信号を発生
させる。これは、例えばデータ格納手段にデータが４バ
イト格納された時点で内部ＣＰＵにデータ転送をするも
のの場合であれば、ホストコンピュータからのデータが
１〜３バイトのときに次のデータを待ち続けてしまうこ
とで処理速度が遅くなってしまうのを防止するためであ
る。
回路の割込み発生回路は、データ格納手段にｎバイト目
のデータが格納されてから所定時間経ってもｎ＋１バイ
ト目のデータが格納されない場合には、格納限界量を満
たしていなくても内部ＣＰＵへの割込み要求信号を発生
させる。これは、例えばデータ格納手段にデータが４バ
イト格納された時点で内部ＣＰＵにデータ転送をするも
のの場合であれば、ホストコンピュータからのデータが
１〜３バイトのときに次のデータを待ち続けてしまうこ
とで処理速度が遅くなってしまうのを防止するためであ
る。
【００１３】すなわち、１，２，３バイト目のデータが
格納されてから、それぞれ次のデータである２，３，４
バイト目のデータが格納されることなく所定時間を経過
すると、その時点で内部ＣＰＵへの割込みをかけるので
ある。従って、例えば全部で１０バイトのデータであれ
ば、４バイトのデータが格納された時点で１度に内部Ｃ
ＰＵに転送されるといった動作が２回あった後、残りの
２バイトについては、その２バイトが格納された後に次
のデータがないので、所定時間経った後、その２バイト
のデータだけで内部ＣＰＵに転送されることとなる。
格納されてから、それぞれ次のデータである２，３，４
バイト目のデータが格納されることなく所定時間を経過
すると、その時点で内部ＣＰＵへの割込みをかけるので
ある。従って、例えば全部で１０バイトのデータであれ
ば、４バイトのデータが格納された時点で１度に内部Ｃ
ＰＵに転送されるといった動作が２回あった後、残りの
２バイトについては、その２バイトが格納された後に次
のデータがないので、所定時間経った後、その２バイト
のデータだけで内部ＣＰＵに転送されることとなる。
【００１４】
【実施例】以下、本発明の実施例を図面と共に説明す
る。図１は本実施例のパラレルインタフェース回路の構
成を示す回路図である。本実施例のパラレルインタフェ
ース回路１は、プリンタ等の情報処理装置に設けられる
ものであり、プリンタ等の内部ＣＰＵ（以下単にＣＰＵ
と記す）５０と外部のホストコンピュータ６０とのデー
タ通信を行うためのものである。本パラレルインタフェ
ース回路１は、バッファセレクタ１１、４バイトバッフ
ァ１３、ＢＵＳＹ信号生成回路１５、第１ＢＵＳＹカウ
ンタ１７、第２ＢＵＳＹカウンタ１９、ＡＣＫ信号生成
回路２５、第１ＡＣＫカウンタ２７、第２ＡＣＫカウン
タ２９、割込み発生回路３１、タイムアウトカウンタ３
３、カウンタコントロール回路３５、等を備えている。
る。図１は本実施例のパラレルインタフェース回路の構
成を示す回路図である。本実施例のパラレルインタフェ
ース回路１は、プリンタ等の情報処理装置に設けられる
ものであり、プリンタ等の内部ＣＰＵ（以下単にＣＰＵ
と記す）５０と外部のホストコンピュータ６０とのデー
タ通信を行うためのものである。本パラレルインタフェ
ース回路１は、バッファセレクタ１１、４バイトバッフ
ァ１３、ＢＵＳＹ信号生成回路１５、第１ＢＵＳＹカウ
ンタ１７、第２ＢＵＳＹカウンタ１９、ＡＣＫ信号生成
回路２５、第１ＡＣＫカウンタ２７、第２ＡＣＫカウン
タ２９、割込み発生回路３１、タイムアウトカウンタ３
３、カウンタコントロール回路３５、等を備えている。
【００１５】バッファセレクタ１１はホストコンピュー
タ６０とパラレルデータバス３７で接続されており、ホ
ストコンピュータ６０からのデータ入力の順番により、
後段の４バイトバッファ１３の後述する４つの内のどの
バッファに入力するかを選択する。
タ６０とパラレルデータバス３７で接続されており、ホ
ストコンピュータ６０からのデータ入力の順番により、
後段の４バイトバッファ１３の後述する４つの内のどの
バッファに入力するかを選択する。
【００１６】４バイトバッファ１３は、データを１バイ
トずつ格納する４つのバッファすなわち第１〜第４バッ
ファ４１〜４４と、何バイトのデータが現在入力されて
いるかの値を示すデータレジスタ４５を備えており、本
実施例の場合は３２ビットの内部データバス５１により
ＣＰＵ５０と接続されている。第１〜第４バッファ４１
〜４４全てへのデータ入力が完了すると、４バイトバッ
ファ１３は割込み発生回路３１へ入力完了信号を出力す
る。
トずつ格納する４つのバッファすなわち第１〜第４バッ
ファ４１〜４４と、何バイトのデータが現在入力されて
いるかの値を示すデータレジスタ４５を備えており、本
実施例の場合は３２ビットの内部データバス５１により
ＣＰＵ５０と接続されている。第１〜第４バッファ４１
〜４４全てへのデータ入力が完了すると、４バイトバッ
ファ１３は割込み発生回路３１へ入力完了信号を出力す
る。
【００１７】また、ホストコンピュータ６０からのＳＴ
Ｂ信号はバッファセレクタ１１とカウンタコントロール
回路３５とに入力する。そして、そのＳＴＢ信号に対応
してホストコンピュータ６０に出力されるハンドシェー
ク信号としてのＢＵＳＹ信号及びＡＣＫ信号は、それぞ
れＢＵＳＹ信号生成回路１５及びＡＣＫ信号生成回路２
５から出力される。
Ｂ信号はバッファセレクタ１１とカウンタコントロール
回路３５とに入力する。そして、そのＳＴＢ信号に対応
してホストコンピュータ６０に出力されるハンドシェー
ク信号としてのＢＵＳＹ信号及びＡＣＫ信号は、それぞ
れＢＵＳＹ信号生成回路１５及びＡＣＫ信号生成回路２
５から出力される。
【００１８】ＢＵＳＹ信号生成回路１５には第１ＢＵＳ
Ｙカウンタ１７と第２ＢＵＳＹカウンタ１９が接続さ
れ、ＡＣＫ信号生成回路２５には第１ＡＣＫカウンタ２
７と第２ＡＣＫカウンタ２９が接続されている。これら
のカウンタ１７，１９，２７，２９は、ＢＵＳＹ信号及
びＡＣＫ信号を「０」から「１」へ、または「１」から
「０」へ変更するタイミングを生成している。
Ｙカウンタ１７と第２ＢＵＳＹカウンタ１９が接続さ
れ、ＡＣＫ信号生成回路２５には第１ＡＣＫカウンタ２
７と第２ＡＣＫカウンタ２９が接続されている。これら
のカウンタ１７，１９，２７，２９は、ＢＵＳＹ信号及
びＡＣＫ信号を「０」から「１」へ、または「１」から
「０」へ変更するタイミングを生成している。
【００１９】また、ＣＰＵ５０への割込み要求は割込み
発生回路３１によってなされる。この割込み発生回路３
１は、４バイトバッファ１３とタイムアウトカウンタ３
３からの信号によってＣＰＵ５０へ割込み要求信号を出
力する。タイムアウトカウンタ３３は、ホストコンピュ
ータ６０からのデータが４バイトに満たなかった場合
に、４バイトバッファ１３に貯っているデータをＣＰＵ
５０に送るためのカウンタである。以上説明した５つの
カウンタ１７，１９，２７，２９，３３はカウンタコン
トロール回路３５により起動タイミングが制御され、ま
たＣＰＵ５０からカウントする設定時間を調整できるよ
うにされている。
発生回路３１によってなされる。この割込み発生回路３
１は、４バイトバッファ１３とタイムアウトカウンタ３
３からの信号によってＣＰＵ５０へ割込み要求信号を出
力する。タイムアウトカウンタ３３は、ホストコンピュ
ータ６０からのデータが４バイトに満たなかった場合
に、４バイトバッファ１３に貯っているデータをＣＰＵ
５０に送るためのカウンタである。以上説明した５つの
カウンタ１７，１９，２７，２９，３３はカウンタコン
トロール回路３５により起動タイミングが制御され、ま
たＣＰＵ５０からカウントする設定時間を調整できるよ
うにされている。
【００２０】以上のような構成を持つ本パラレルインタ
フェース回路１の作動について説明する。図２は１バイ
ト目のデータが入力されるときの作動を示すタイムチャ
ートである。時刻Ｔ１においてホストコンピュータ６０
からＳＴＢ信号が入力されると、バッファセレクタ１１
はパラレルデータバス３７のデータを４バイトバッファ
１３の第１バッファ４１へ書き込む。一方、ＳＴＢ信号
はカウンタコントロール回路３５にも入力され、カウン
タコントロール回路３５は全てのカウンタ１７，１９，
２７，２９，３３を起動する。
フェース回路１の作動について説明する。図２は１バイ
ト目のデータが入力されるときの作動を示すタイムチャ
ートである。時刻Ｔ１においてホストコンピュータ６０
からＳＴＢ信号が入力されると、バッファセレクタ１１
はパラレルデータバス３７のデータを４バイトバッファ
１３の第１バッファ４１へ書き込む。一方、ＳＴＢ信号
はカウンタコントロール回路３５にも入力され、カウン
タコントロール回路３５は全てのカウンタ１７，１９，
２７，２９，３３を起動する。
【００２１】ＢＵＳＹ生成回路１５は第１ＢＵＳＹカウ
ンタ１７のカウント終了に従ってＢＵＳＹ信号を「１」
とし（時刻Ｔ３）、第２ＢＵＳＹカウンタ１９のカウン
ト終了に従ってＢＵＳＹ信号を「０」とする（時刻Ｔ
９）。一方、ＡＣＫ生成回路１５は第１ＡＣＫカウンタ
２７のカウント終了に従ってＡＣＫ信号を「０」とし
（時刻Ｔ５）、第２ＡＣＫカウンタ２９のカウント終了
に従ってＡＣＫ信号を「１」とする（時刻Ｔ７）。
ンタ１７のカウント終了に従ってＢＵＳＹ信号を「１」
とし（時刻Ｔ３）、第２ＢＵＳＹカウンタ１９のカウン
ト終了に従ってＢＵＳＹ信号を「０」とする（時刻Ｔ
９）。一方、ＡＣＫ生成回路１５は第１ＡＣＫカウンタ
２７のカウント終了に従ってＡＣＫ信号を「０」とし
（時刻Ｔ５）、第２ＡＣＫカウンタ２９のカウント終了
に従ってＡＣＫ信号を「１」とする（時刻Ｔ７）。
【００２２】これが１バイト目のデータの入力に関わる
信号のタイミングであり、２バイト目、３バイト目のデ
ータ入力に関してもタイミングは同様である。ただし、
バッファセレクタ１１は、２バイト目のデータは４バイ
トバッファ１３の第２バッファ４２へ書き込み、３バイ
ト目のデータは４バイトバッファ１３の第３バッファ４
３へ書き込む。なお、４バイトバッファ１３内のデータ
レジスタ４５においては、１バイト目のデータが入力さ
れると「１」にセットされ、２バイト目のデータが入力
されると「２」にセットされ、という具合いに入力デー
タのバイト数がセットされる。
信号のタイミングであり、２バイト目、３バイト目のデ
ータ入力に関してもタイミングは同様である。ただし、
バッファセレクタ１１は、２バイト目のデータは４バイ
トバッファ１３の第２バッファ４２へ書き込み、３バイ
ト目のデータは４バイトバッファ１３の第３バッファ４
３へ書き込む。なお、４バイトバッファ１３内のデータ
レジスタ４５においては、１バイト目のデータが入力さ
れると「１」にセットされ、２バイト目のデータが入力
されると「２」にセットされ、という具合いに入力デー
タのバイト数がセットされる。
【００２３】次に、４バイト目のデータが入力されると
きの作動を図３のタイムチャートを参照しながら説明す
る。時刻Ｔ２１においてホストコンピュータ６０からＳ
ＴＢ信号が入力されると、バッファセレクタ１１はパラ
レルデータバス３７のデータを４バイトバッファ１３の
第４バッファ４４へ書き込む。割込み発生回路３１は、
４バイトバッファ１３からの入力完了信号に従ってＣＰ
Ｕ５０及びカウンタコントロール回路３５へ割込み要求
信号を出力する（時刻Ｔ２３）。またカウンタコントロ
ール回路３５は、割込み要求信号が入力されたときに
は、第１ＢＵＳＹカウンタ１７のみを起動する。
きの作動を図３のタイムチャートを参照しながら説明す
る。時刻Ｔ２１においてホストコンピュータ６０からＳ
ＴＢ信号が入力されると、バッファセレクタ１１はパラ
レルデータバス３７のデータを４バイトバッファ１３の
第４バッファ４４へ書き込む。割込み発生回路３１は、
４バイトバッファ１３からの入力完了信号に従ってＣＰ
Ｕ５０及びカウンタコントロール回路３５へ割込み要求
信号を出力する（時刻Ｔ２３）。またカウンタコントロ
ール回路３５は、割込み要求信号が入力されたときに
は、第１ＢＵＳＹカウンタ１７のみを起動する。
【００２４】ＢＵＳＹ生成回路１５は第１ＢＵＳＹカウ
ンタ１７のカウント終了に従ってＢＵＳＹ信号を「１」
として処理を終了する（時刻Ｔ２５）、その後、ＣＰＵ
５０は割り込み要求信号に従って割込み処理に入り、Ｒ
ＥＡＤ信号を出力して４バイトバッファ１３から４バイ
トのデータを一度に読み込む（時刻Ｔ２７）。ＣＰＵ５
０からのＲＥＡＤ信号はタイムアウトカウンタ３３及び
カウンタコントロール回路３５にも出力され、カウンタ
コントロール回路３５は、ＲＥＡＤ信号を受け取ると第
２ＢＵＳＹカウンタ１９、第１ＡＣＫカウンタ２７、第
２ＡＣＫカウンタ２９を起動する。
ンタ１７のカウント終了に従ってＢＵＳＹ信号を「１」
として処理を終了する（時刻Ｔ２５）、その後、ＣＰＵ
５０は割り込み要求信号に従って割込み処理に入り、Ｒ
ＥＡＤ信号を出力して４バイトバッファ１３から４バイ
トのデータを一度に読み込む（時刻Ｔ２７）。ＣＰＵ５
０からのＲＥＡＤ信号はタイムアウトカウンタ３３及び
カウンタコントロール回路３５にも出力され、カウンタ
コントロール回路３５は、ＲＥＡＤ信号を受け取ると第
２ＢＵＳＹカウンタ１９、第１ＡＣＫカウンタ２７、第
２ＡＣＫカウンタ２９を起動する。
【００２５】ＢＵＳＹ生成回路１５は第２ＢＵＳＹカウ
ンタ１９のカウント終了に従ってＢＵＳＹ信号を「０」
とする（時刻Ｔ３３）。一方、ＡＣＫ生成回路１５は第
１ＡＣＫカウンタ２７のカウント終了に従ってＡＣＫ信
号を「０」とし（時刻Ｔ２９）、第２ＡＣＫカウンタ２
９のカウント終了に従ってＡＣＫ信号を「１」とする
（時刻Ｔ３１）。
ンタ１９のカウント終了に従ってＢＵＳＹ信号を「０」
とする（時刻Ｔ３３）。一方、ＡＣＫ生成回路１５は第
１ＡＣＫカウンタ２７のカウント終了に従ってＡＣＫ信
号を「０」とし（時刻Ｔ２９）、第２ＡＣＫカウンタ２
９のカウント終了に従ってＡＣＫ信号を「１」とする
（時刻Ｔ３１）。
【００２６】以上が４バイトのデータを受信したときの
パラレルインタフェース回路１の作動である。しかし、
ホストコンピュータ６０から送られてくるデータのバイ
ト数は常に４の倍数であるとは限らない。そこで次に、
ホストコンピュータ６０からのデータが５バイトであっ
た場合の作動を図４を参照して説明する。
パラレルインタフェース回路１の作動である。しかし、
ホストコンピュータ６０から送られてくるデータのバイ
ト数は常に４の倍数であるとは限らない。そこで次に、
ホストコンピュータ６０からのデータが５バイトであっ
た場合の作動を図４を参照して説明する。
【００２７】１バイト目から４バイト目のデータに関す
る作動が上述のように終了する（時刻Ｔ４１）。そして
次に５バイト目のＳＴＢ信号が入力されると（時刻Ｔ４
３）、バッファセレクタ１１はパラレルデータバス３７
のデータを４バイトバッファ１３の第１バッファ４１へ
書き込む。そして１バイト目と同様に、カウンタコント
ロール回路３５は全てのカウンタ１７，１９，２７，２
９，３３を起動する。
る作動が上述のように終了する（時刻Ｔ４１）。そして
次に５バイト目のＳＴＢ信号が入力されると（時刻Ｔ４
３）、バッファセレクタ１１はパラレルデータバス３７
のデータを４バイトバッファ１３の第１バッファ４１へ
書き込む。そして１バイト目と同様に、カウンタコント
ロール回路３５は全てのカウンタ１７，１９，２７，２
９，３３を起動する。
【００２８】ＢＵＳＹ信号及びＡＣＫ信号も１バイト目
と同様に処理を終了する（時刻Ｔ４５）。この場合は６
バイト目のデータは入力してこないので、４バイトバッ
ファ１３から割込み発生回路３１への入力完了信号は出
力されない。その代わり、タイムアウトカウンタ３３が
カウントを終了すると、そのカウント終了信号が割込み
発生回路３１へ入力され、割込み発生回路３１はそのカ
ウント終了信号に従ってＣＰＵ５０及びカウンタコント
ロール回路３５へ割込み要求信号を出力する。
と同様に処理を終了する（時刻Ｔ４５）。この場合は６
バイト目のデータは入力してこないので、４バイトバッ
ファ１３から割込み発生回路３１への入力完了信号は出
力されない。その代わり、タイムアウトカウンタ３３が
カウントを終了すると、そのカウント終了信号が割込み
発生回路３１へ入力され、割込み発生回路３１はそのカ
ウント終了信号に従ってＣＰＵ５０及びカウンタコント
ロール回路３５へ割込み要求信号を出力する。
【００２９】また、カウンタコントロール回路３５は、
割込み要求信号が入力されることで第１ＢＵＳＹカウン
タ１７を起動する。ＢＵＳＹ生成回路１５は第１ＢＵＳ
Ｙカウンタ１７のカウント終了に従ってＢＵＳＹ信号を
「１」として処理を終了する（時刻Ｔ４７）、その後、
ＣＰＵ５０は割り込み要求信号に従って割込み処理に入
り、ＲＥＡＤ信号を出力して４バイトバッファ１３から
４バイトのデータを一度に読み込む（時刻Ｔ４９）。こ
の５バイト目のときには４バイトバッファ１３のデータ
レジスタ４５には「１」とセットされており、ＣＰＵ５
０は、４バイトバッファ１３の第１バッファ４１のみが
有効であると判断する。従って、時刻Ｔ４９における読
み込みでは第１バッファ４１に格納されている、（通算
で）５バイト目のデータだけが読み込まれることとな
る。
割込み要求信号が入力されることで第１ＢＵＳＹカウン
タ１７を起動する。ＢＵＳＹ生成回路１５は第１ＢＵＳ
Ｙカウンタ１７のカウント終了に従ってＢＵＳＹ信号を
「１」として処理を終了する（時刻Ｔ４７）、その後、
ＣＰＵ５０は割り込み要求信号に従って割込み処理に入
り、ＲＥＡＤ信号を出力して４バイトバッファ１３から
４バイトのデータを一度に読み込む（時刻Ｔ４９）。こ
の５バイト目のときには４バイトバッファ１３のデータ
レジスタ４５には「１」とセットされており、ＣＰＵ５
０は、４バイトバッファ１３の第１バッファ４１のみが
有効であると判断する。従って、時刻Ｔ４９における読
み込みでは第１バッファ４１に格納されている、（通算
で）５バイト目のデータだけが読み込まれることとな
る。
【００３０】そして、カウンタコントロール回路３５
は、ＣＰＵ５０からのＲＥＡＤ信号を受け、このタイム
アウトカウンタ３３による割込み処理の際には、第２Ｂ
ＵＳＹカウンタ１９のみを起動する。ＢＵＳＹ生成回路
１５は第２ＢＵＳＹカウンタ１９のカウント終了に従っ
てＢＵＳＹ信号を「０」として終了する（時刻Ｔ５
１）。なおタイムアウトカウンタ３３は、データが入力
される度に再起動（具体的には、データ入力に伴うＳＴ
Ｂ信号の入力に基づいてカウンタコントロール回路３５
により起動させられる。）し、初めからカウントし直
す。また、ＲＥＡＤ信号の入力により動作を停止する。
は、ＣＰＵ５０からのＲＥＡＤ信号を受け、このタイム
アウトカウンタ３３による割込み処理の際には、第２Ｂ
ＵＳＹカウンタ１９のみを起動する。ＢＵＳＹ生成回路
１５は第２ＢＵＳＹカウンタ１９のカウント終了に従っ
てＢＵＳＹ信号を「０」として終了する（時刻Ｔ５
１）。なおタイムアウトカウンタ３３は、データが入力
される度に再起動（具体的には、データ入力に伴うＳＴ
Ｂ信号の入力に基づいてカウンタコントロール回路３５
により起動させられる。）し、初めからカウントし直
す。また、ＲＥＡＤ信号の入力により動作を停止する。
【００３１】以上説明したように、本実施例のパラレル
インタフェース回路１によれば、データ格納手段として
の４バイトバッファ１３には４バイトまで格納すること
ができ、４バイト目のデータを受け取った時点で割込み
発生回路３１からＣＰＵ５０への割込みがかけられる。
従って、ＣＰＵ５０が４バイトのデータを取り込むのに
割込みが１度で良いため、結果としてデータを取り込む
回数が減り、データ処理速度が向上する。
インタフェース回路１によれば、データ格納手段として
の４バイトバッファ１３には４バイトまで格納すること
ができ、４バイト目のデータを受け取った時点で割込み
発生回路３１からＣＰＵ５０への割込みがかけられる。
従って、ＣＰＵ５０が４バイトのデータを取り込むのに
割込みが１度で良いため、結果としてデータを取り込む
回数が減り、データ処理速度が向上する。
【００３２】また、従来は１バイトのデータ毎に割込み
があり、そのデータを取り込んだ後に内部ＣＰＵにおけ
るソフト処理でＢＵＳＹ信号やＡＣＫ信号等のハンドシ
ェーク信号を送信していた。すなわち、従来のものは上
述した本実施例の４バイト目の処理（図３参照）が１バ
イト毎に繰り返されるのである。それに対して本実施例
の場合は、３バイト目までに関しては、ハンドシェーク
信号生成回路としてのＢＵＳＹ生成回路１５及びＡＣＫ
生成回路２５から単にＳＴＢ信号に対応するタイミング
でＢＵＳＹ信号及びＡＣＫ信号を送信すればよく、ハー
ド的に処理できるのでデータ処理速度の向上の実現に寄
与するのである。
があり、そのデータを取り込んだ後に内部ＣＰＵにおけ
るソフト処理でＢＵＳＹ信号やＡＣＫ信号等のハンドシ
ェーク信号を送信していた。すなわち、従来のものは上
述した本実施例の４バイト目の処理（図３参照）が１バ
イト毎に繰り返されるのである。それに対して本実施例
の場合は、３バイト目までに関しては、ハンドシェーク
信号生成回路としてのＢＵＳＹ生成回路１５及びＡＣＫ
生成回路２５から単にＳＴＢ信号に対応するタイミング
でＢＵＳＹ信号及びＡＣＫ信号を送信すればよく、ハー
ド的に処理できるのでデータ処理速度の向上の実現に寄
与するのである。
【００３３】さらに、本実施例のパラレルインタフェー
ス回路１では、割込み発生回路３１が、４バイトバッフ
ァ１３にｎ（＝１〜３）バイト目のデータが格納されて
から所定時間経ってもｎ＋１（＝２〜４）バイト目のデ
ータが格納されない場合には、格納限界量である４バイ
トが満たされていなくてもＣＰＵ５０への割込み要求信
号を発生させる。これによって、ホストコンピュータか
らのデータのバイト数が４の倍数でないときにでも、次
のデータを待ち続けてしまうことを防止できる。結果と
して処理速度が遅くなってしまうのを防止することがで
きる。
ス回路１では、割込み発生回路３１が、４バイトバッフ
ァ１３にｎ（＝１〜３）バイト目のデータが格納されて
から所定時間経ってもｎ＋１（＝２〜４）バイト目のデ
ータが格納されない場合には、格納限界量である４バイ
トが満たされていなくてもＣＰＵ５０への割込み要求信
号を発生させる。これによって、ホストコンピュータか
らのデータのバイト数が４の倍数でないときにでも、次
のデータを待ち続けてしまうことを防止できる。結果と
して処理速度が遅くなってしまうのを防止することがで
きる。
【００３４】以上本発明の実施例について説明したが、
本発明はこうした実施例に限定されるものではなく、本
発明の趣旨を逸脱しない範囲において種々なる態様で実
施しえることは勿論である。例えば、本実施例では、４
バイトバッファ１３にデータを４バイトまで格納するよ
うにしたが、２バイト以上格納できるものであれば、デ
ータ受信速度の向上等、上述した効果を発揮することが
できる。
本発明はこうした実施例に限定されるものではなく、本
発明の趣旨を逸脱しない範囲において種々なる態様で実
施しえることは勿論である。例えば、本実施例では、４
バイトバッファ１３にデータを４バイトまで格納するよ
うにしたが、２バイト以上格納できるものであれば、デ
ータ受信速度の向上等、上述した効果を発揮することが
できる。
【００３５】
【発明の効果】以上詳述したように請求項１記載のパラ
レルインタフェース回路によれば、データ格納手段に格
納された２バイト以上のデータを取り込むのに割込みが
１度で良いため、全体としてデータを取り込む回数が減
り、データ処理速度が向上する。また、従来は１バイト
のデータ毎に読み込んだ後に内部ＣＰＵにおけるソフト
処理でハンドシェーク信号を送信していたものが、デー
タ格納手段の格納限界量でない場合（例えば４バイトま
で格納できる場合には３バイト目まで）は、ハンドシェ
ーク信号生成回路から単にＳＴＢ信号に対応したハンド
シェーク信号を送信するというハード的処理でよいの
で、データ処理速度の向上の実現に寄与する。
レルインタフェース回路によれば、データ格納手段に格
納された２バイト以上のデータを取り込むのに割込みが
１度で良いため、全体としてデータを取り込む回数が減
り、データ処理速度が向上する。また、従来は１バイト
のデータ毎に読み込んだ後に内部ＣＰＵにおけるソフト
処理でハンドシェーク信号を送信していたものが、デー
タ格納手段の格納限界量でない場合（例えば４バイトま
で格納できる場合には３バイト目まで）は、ハンドシェ
ーク信号生成回路から単にＳＴＢ信号に対応したハンド
シェーク信号を送信するというハード的処理でよいの
で、データ処理速度の向上の実現に寄与する。
【００３６】また、請求項３記載のパラレルインタフェ
ース回路によれば、請求項１記載のものによる効果に加
え、ホストコンピュータからのデータのバイト数が、デ
ータ格納手段の格納限界量の倍数でない場合であって
も、次のデータを待ち続けてしまうことなく読み込むこ
とができ、処理速度が遅くなってしまうのを防止するこ
とができる。
ース回路によれば、請求項１記載のものによる効果に加
え、ホストコンピュータからのデータのバイト数が、デ
ータ格納手段の格納限界量の倍数でない場合であって
も、次のデータを待ち続けてしまうことなく読み込むこ
とができ、処理速度が遅くなってしまうのを防止するこ
とができる。
【図１】 本発明の一実施例であるパラレルインタフェ
ース回路の構成を示す回路図である。
ース回路の構成を示す回路図である。
【図２】 １バイト目のデータが入力されるときのパラ
レルインタフェース回路の作動を示すタイムチャートで
ある。
レルインタフェース回路の作動を示すタイムチャートで
ある。
【図３】 ４バイト目のデータが入力されるときのパラ
レルインタフェース回路の作動を示すタイムチャートで
ある。
レルインタフェース回路の作動を示すタイムチャートで
ある。
【図４】 入力データが５バイトであった場合のパラレ
ルインタフェース回路の作動を示すタイムチャートであ
る。
ルインタフェース回路の作動を示すタイムチャートであ
る。
１…パラレルインタフェース回路、 １１…バッファセ
レクタ、 １３…４バイトバッファ、 １５…ＢＵＳ
Ｙ信号生成回路、 １７…第１ＢＵＳＹカウンタ、 １９…第２Ｂ
ＵＳＹカウンタ、 ２５…ＡＣＫ信号生成回路、 ２７…第１Ａ
ＣＫカウンタ、 ２９…第２ＡＣＫカウンタ、 ３１…割込み
発生回路、 ３３…タイムアウトカウンタ、 ３５…カウン
タコントロール回路、 ３７…パラレルデータバス、 ４１〜４４…第１〜
第４バッファ、 ４５…データレジスタ、 ５０…内部ＣＰＵ、 ５１…
内部データバス、 ６０…ホストコンピュータ
レクタ、 １３…４バイトバッファ、 １５…ＢＵＳ
Ｙ信号生成回路、 １７…第１ＢＵＳＹカウンタ、 １９…第２Ｂ
ＵＳＹカウンタ、 ２５…ＡＣＫ信号生成回路、 ２７…第１Ａ
ＣＫカウンタ、 ２９…第２ＡＣＫカウンタ、 ３１…割込み
発生回路、 ３３…タイムアウトカウンタ、 ３５…カウン
タコントロール回路、 ３７…パラレルデータバス、 ４１〜４４…第１〜
第４バッファ、 ４５…データレジスタ、 ５０…内部ＣＰＵ、 ５１…
内部データバス、 ６０…ホストコンピュータ
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/38 320
G06F 3/12
G06F 13/24 310
ＷＰＩ（ＤＩＡＬＯＧ)
Claims (4)
- 【請求項１】情報処理装置に設けられ、該情報処理装置
内部のＣＰＵと外部のホストコンピュータとのデータ通
信を行うためのパラレルインタフェース回路であって、 上記ホストコンピュータからのストローブ信号に対応し
てデータを受信したことを示すＢＵＳＹ信号及びＡＣＫ
信号からなるハンドシェーク信号を生成するハンドシェ
ーク信号生成回路と、 上記ホストコンピュータから受け取ったデータを２バイ
ト以上格納可能なデータ格納手段と、 該データ格納手段に格納されるデータが、その格納限界
量を満たした際、上記内部ＣＰＵへの割込み要求信号を
発生させる割込み発生回路と、 を備え、 上記ハンドシェーク信号生成回路は、起動されることで
所定タイミングで上記ＢＵＳＹ 信号及びＡＣＫ信号の立
ち上げ及び立ち下げを行うためのカウンタを備え、上記
データ格納手段に格納されるデータが、その格納限界量
を満たしていない場合は、上記ＢＵＳＹ信号及びＡＣＫ
信号の立ち上げ及び立ち下げを所定タイミングで行い、
格納限界量を満たした場合は、先ず上記ＢＵＳＹ信号の
立ち上げのみを行い、上記割り込み発生回路からの割り
込み要求信号に基づく上記内部ＣＰＵからの割り込み処
理によって上記データ格納手段内の格納データを上記内
部ＣＰＵに読み込む処理を行った後、上記ＢＵＳＹ信号
の立ち下げ及びＡＣＫ信号の立ち上げ並びに立ち下げを
行うように構成されたことを特徴とするパラレルインタ
フェース回路。 - 【請求項２】上記ハンドシェーク信号生成回路は、カウ
ント終了により上記ＢＵＳＹ信号を立ち上げるための第
１ＢＵＳＹカウンタと、カウント終了により上記ＢＵＳ
Ｙ信号を立ち下げるための第２ＢＵＳＹカウンタと、上
記ＡＣＫ信号の立ち上げ及び立ち下げのためにカウント
されるＡＣＫカウンタと、これらのカウンタの起動を制
御するカウンタ制御回路とを備え、上記カウンタ制御回路は、上記データ格納手段に格納さ
れるデータが、その格納限界量 を満たしていない場合
は、上記各カウンタのすべてを起動させ、格納限界量を
満たした場合は、先ず上記第１ＢＵＳＹカウンタのみを
起動させ、上記割り込み発生回路からの割り込み要求信
号に基づく上記内部ＣＰＵからの割り込み処理によって
上記データ格納手段内の格納データを上記内部ＣＰＵに
読み込む処理を行った後、上記第２ＢＵＳＹカウンタ及
びＡＣＫカウンタを起動させるように構成されたことを
特徴とする請求項１記載のパラレルインタフェース回
路。 - 【請求項３】上記割込み発生回路が、 上記データ格納手段にｎバイト目のデータが格納されて
から所定時間経ってもｎ＋１バイト目のデータが格納さ
れない場合には、上記格納限界量を満たしていなくても
上記内部ＣＰＵへの割込み要求信号を発生させるように
構成されたことを特徴とする請求項１または２記載のパ
ラレルインタフェース回路。 - 【請求項４】上記格納限界量は、上記内部ＣＰＵのバス
幅と同じであることを特徴とする請求項１〜３の何れか
記載のパラレルインタフェース回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19648693A JP3478565B2 (ja) | 1993-08-06 | 1993-08-06 | パラレルインタフェース回路 |
| US08/280,539 US5701546A (en) | 1993-08-06 | 1994-07-26 | Parallel interface circuit having a n-byte buffer and tansmitting the n byte data on a byte-by-byte basis in response to interrupt request signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19648693A JP3478565B2 (ja) | 1993-08-06 | 1993-08-06 | パラレルインタフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0749833A JPH0749833A (ja) | 1995-02-21 |
| JP3478565B2 true JP3478565B2 (ja) | 2003-12-15 |
Family
ID=16358586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19648693A Expired - Lifetime JP3478565B2 (ja) | 1993-08-06 | 1993-08-06 | パラレルインタフェース回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5701546A (ja) |
| JP (1) | JP3478565B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6260098B1 (en) * | 1998-12-17 | 2001-07-10 | International Business Machines Corporation | Shared peripheral controller |
| US6578092B1 (en) * | 1999-04-21 | 2003-06-10 | Cisco Technology, Inc. | FIFO buffers receiving data from different serial links and removing unit of data from each buffer based on previous calcuations accounting for trace length differences |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4447878A (en) * | 1978-05-30 | 1984-05-08 | Intel Corporation | Apparatus and method for providing byte and word compatible information transfers |
| US4291370A (en) * | 1978-08-23 | 1981-09-22 | Westinghouse Electric Corp. | Core memory interface for coupling a processor to a memory having a differing word length |
| US4390967A (en) * | 1980-10-14 | 1983-06-28 | Interface Systems, Inc. | Interface system wherein the interface is addressed before data transfer from a selected device |
| US4509113A (en) * | 1982-02-02 | 1985-04-02 | International Business Machines Corporation | Peripheral interface adapter circuit for use in I/O controller card having multiple modes of operation |
| US4534011A (en) * | 1982-02-02 | 1985-08-06 | International Business Machines Corporation | Peripheral attachment interface for I/O controller having cycle steal and off-line modes |
| US4535404A (en) * | 1982-04-29 | 1985-08-13 | Honeywell Information Systems Inc. | Method and apparatus for addressing a peripheral interface by mapping into memory address space |
| US4918597A (en) * | 1984-12-14 | 1990-04-17 | Alcatel Usa Corp. | Adaptive interface for transferring segmented message between device and microcomputer on line division multiplexed bus |
| US5123091A (en) * | 1987-08-13 | 1992-06-16 | Digital Equipment Corporation | Data processing system and method for packetizing data from peripherals |
| US4947366A (en) * | 1987-10-02 | 1990-08-07 | Advanced Micro Devices, Inc. | Input/output controller incorporating address mapped input/output windows and read ahead/write behind capabilities |
| US4941157A (en) * | 1989-04-14 | 1990-07-10 | Ncr Corporation | Slow peripheral handshake interface circuit |
| JPH03216751A (ja) * | 1990-01-05 | 1991-09-24 | Internatl Business Mach Corp <Ibm> | フアイル転送方法 |
| US5394534A (en) * | 1992-09-11 | 1995-02-28 | International Business Machines Corporation | Data compression/decompression and storage of compressed and uncompressed data on a same removable data storage medium |
-
1993
- 1993-08-06 JP JP19648693A patent/JP3478565B2/ja not_active Expired - Lifetime
-
1994
- 1994-07-26 US US08/280,539 patent/US5701546A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0749833A (ja) | 1995-02-21 |
| US5701546A (en) | 1997-12-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6405271B1 (en) | Data flow control mechanism for a bus supporting two-and three-agent transactions | |
| TW310410B (ja) | ||
| US5001624A (en) | Processor controlled DMA controller for transferring instruction and data from memory to coprocessor | |
| US5696910A (en) | Method and apparatus for tracking transactions in a pipelined bus | |
| EP1032880B1 (en) | Method and apparatus for switching between source-synchronous and common clock data transfer modes in a multiple agent processing system | |
| US20020065967A1 (en) | Transmission of signals synchronous to a common clock and transmission of data synchronous to strobes in a multiple agent processing system | |
| KR19990067732A (ko) | 복합 유니버설 시리얼 버스 제어기에 인터페이스를 제공하기 위한 장치 및 방법 | |
| US20070162637A1 (en) | Method, apparatus and program storage device for enabling multiple asynchronous direct memory access task executions | |
| US20060168366A1 (en) | Direct memory access control method, direct memory access controller, information processing system, and program | |
| US6108735A (en) | Method and apparatus for responding to unclaimed bus transactions | |
| US6070208A (en) | Apparatus and method for implementing a versatile USB endpoint pipe | |
| US6738837B1 (en) | Digital system with split transaction memory access | |
| US20040210681A1 (en) | Streamlining ATA device initialization | |
| JP3478565B2 (ja) | パラレルインタフェース回路 | |
| US20010004749A1 (en) | Arbitration of control chipsets in bus transaction | |
| US7284077B2 (en) | Peripheral interface system having dedicated communication channels | |
| US20030217218A1 (en) | Interface for devices having different data bus widths and data transfer method using the interface | |
| JPH06214945A (ja) | コンピュータシステム及び情報の高速転送方法 | |
| US6684284B1 (en) | Control chipset, and data transaction method and signal transmission devices therefor | |
| US6141741A (en) | Computer system with a shared address bus and pipelined write operations | |
| CN115237349A (zh) | 数据读写控制方法、控制装置、计算机存储介质和电子设备 | |
| JPH08314854A (ja) | データ転送システムおよびこれに関連する装置 | |
| KR100591243B1 (ko) | 온-칩 직렬 주변장치 버스 시스템 및 그 운용방법 | |
| JP3304395B2 (ja) | データ転送装置及びデータ転送方法 | |
| CN112162939B (zh) | 进阶主机控制器及其控制方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071003 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081003 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091003 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091003 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101003 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101003 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111003 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111003 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121003 Year of fee payment: 9 |