JP3470946B2 - 可変遅延回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は可変遅延回路であっ
て、その遅れが遅延命令の関数として調整可能である可
変遅延回路に関するものである。この遅延命令は変数の
形をとることができる。

【０００２】

【従来の技術】可変遅延回路の用途は非常に多い。これ
ら遅延回路は例えば２つの論理信号間の位相の調整に用
いられる。この場合、２つの信号のうち１つは遅延回路
の入力に供給される。遅延回路の遅れの調整はこれら２
つの論理信号間の補償すべき位相のずれの測定によって
制御される。

【０００３】位相同期ループはこの場合アナログまたは
デジタル設定信号によって設定することができる。信号
の伝送による妨害および減衰の影響を受け難いため、大
抵はデジタル法が好ましい。さらに、集積回路の形態の
実施例の場合は、このデジタル法は製造上のばらつきの
影響を受け難い。

【０００４】デジタル制御された遅延回路の第１に知ら
れている作製方法は、一連の基本ゲート、例えばインバ
ータ型のものの使用することからなる。全てのゲートは
デジタル制御された相互接続システムと組み合わされて
おり、このシステムはカスケード接続する基本ゲートの
個数を変えることができる。しかし、このような回路の
用途は、遅れの設定の精度を基本ゲート固有の遅れの精
度より高くする必要がない場合に制限される。

【０００５】別の知られている方法は、抵抗／キャパシ
タ型回路の使用することからなる。この回路では、抵抗
はデジタルコマンドの関数として互いに並列接続された
複数の基本抵抗素子からなる。この場合、遅れは回路の
時定数によって固定される。全ての基本抵抗素子が同じ
値を有する場合は、得られる遅れはこの場合選択された
抵抗素子の数に反比例する。ここで、設定範囲を通して
一定の設定精度を得るために、設定した数値変数に遅れ
をリンクする関数をできる限り線形関数に近づける必要
がある。したがって、上記の方法によって得られるレス
ポンスは双曲線型であるため、線型関数からほど遠い。
レスポンスを線型に近づけるためにはこの場合基本抵抗
素子のサイズを、かなり精密に全て互いに異なる値に決
める必要がある。しかし、集積回路の場合この結果を得
るのは極めて困難である。さらに、位相を調整しなけれ
ばならない各信号ごとにこのような回路を設ける必要が
ある。

【０００６】例えば遅延回路が、"Circuit verrouille
en phase et multiplieur de frequence en resultant"
（フェーズロック回路およびそれから得られる周波数逓
倍器）と題された、1991年１月30日出願、公開第0,441,
684号の欧州特許出願に記載の型のフェーズロック回路
に用いられるように設計される場合、この回路に必要な
空間のためおよび製造上のばらつきの影響を受けやすい
ために、上記の方法では十分ではない。

【０００７】

【発明が解決しようとする課題】本発明の目的は、高精
度の設定と同時に、相当の時間間隔において、一定の設
定精度に近づけるために遅延命令の関数である遅れの線
型的なレスポンスを十分な近似で保証する遅延回路を提
供することにある。

【０００８】"Circuit a retard variable"（可変遅延
回路）と題された、フランス国特許第2,690,022号で
は、遅延命令の関数である遅れの線型的なレスポンスを
提供する可変遅延回路が示されている。しかし、ここで
提供される遅れの範囲の幅は技術的に十分なものではな
い。

【０００９】この問題に応えて、"Procede et disposit
if de reglage de retard a plusieurs gammes"（複数
の範囲を有する遅れを設定するための方法と装置）と題
された、フランス特許第2,689,339号では、多数の範囲
の概念を扱っている。しかし、実際には、遅延命令の関
数である遅れの線型性に問題が見られる。

【００１０】

【課題を解決するための手段】本発明の回路の目的は、
入力信号に対して遅れを有する出力信号を出力する遅延
回路にある。この出力信号は遅延命令の関数として調整
することができる。本発明の遅延回路は主回路と、結合
回路と、整形回路とを備えている。主回路は入力回路の
出力を受け、両者の間に固定された一定の遅延がある２
つの中間信号を出力する。結合回路は２つの入力と、命
令を表す制御変数を受ける１つの制御入力とを有する。

【００１１】これら中間信号は結合回路の２つの入力に
印加される。結合回路は出力で結合信号を出力する。こ
の結合信号はその入力に印加される中間信号を、重み付
けおよび積分して、重畳させることによって得られる。
結合信号の重み付けは結合回路の入力における各信号
を、重み係数で重み付けすることで構成されている。重
み係数の値は制御変数の関数である。

【００１２】結合回路によって出力される結合信号は整
形回路の入力に印加される。整形回路は閾値効果を有す
る。結合信号が積分効果によって特定の閾値に達すると
き、整形回路は出力信号を出力する。

【００１３】したがって、入力信号に対する出力信号の
有効な遅れは結合信号のレベルに依存する。結合信号の
最大および最小の振幅は遅延命令から独立しているのが
望ましい。そのために、２つの重み係数の合計は一定で
ある。

【００１４】実際には、結合回路への積分は積分回路ま
たは時定数回路によって生成され、積分回路または時定
数回路は結合信号の極値のレベルを規定する飽和効果を
常に有している。遷移時間は、中間信号に関係する重み
係数のうちの１つがゼロであるとき、結合信号が線型ま
たは準線型関数に従って変化する時間と定義される。

【００１５】遷移時間より短い、固定された一定の遅延
を検出するということは、入力信号に対する出力信号の
遅れが重み係数の関数として不連続性を全く持たないこ
とを保証することである。遅延命令の関数である遅延の
変化が設定範囲を通して命令値の事実上の線型関数に従
って変化できるように、一定の遅延を有する結合回路お
よび／または主回路は、この一定の遅延が遷移時間の半
分になるように設計することができる。

【００１６】上述のフランス国特許第2,690,022号に記
載の回路において、遅れの範囲の幅の拡大を妨げるの
は、固定された遅延と遷移時間とをリンクするこの制約
である。実際に、遅れの範囲は固定された遅延回路によ
って規定される。ここで、この一定の遅延を増加させる
と、遷移時間の半分に等しい一定の遅延を定義する条件
に対するレスポンスはもはや存在しない。この条件は入
力命令に対する出力信号の遅れの線型性を保証するもの
である。この問題を解決するために、上記特許第2,689,
339号は主回路を変更している。この発明では一連のカ
スケード接続された遅延回路が設定されている。これら
のカスケード接続された遅延回路の出力はマルチプレク
サに接続されている。このマルチプレクサは、両者の間
に固定された一定の遅延を（前例と同様に）有し且つ共
に入力信号に対する基本的な遅延を有する一対の信号を
中間信号として選択する際に用いられる。この場合、こ
の範囲が変化すると、技術的な要因による遅延のギャッ
プまたは不連続性が観察される。不連続性が負の場合、
サーボ制御配列では許容値に平衡する設定を見つけだす
ことができない。この発明では、この問題は結合回路を
変更することによって解決し、実際に、全範囲を探索す
ることができる。

【００１７】本発明によるならば、入力信号に対して、
遅延命令の関数として調整可能である遅れを有する出力
信号を出力する遅延回路であって、上記入力信号を受け
て、第１の中間信号と、その第１の中間信号に対して一
定の固定遅延を有する第２の中間信号とを出力する一次
回路と、上記第１の中間信号および上記第２の中間信号
を受けて、上記第１の中間信号および上記第２の中間信
号に対して、制御変数の関数である重み付けをした上で
結合して得られる結合信号を出力する二入力結合回路
と、上記結合信号を受けて、閾値に基づいて整形した出
力信号を出力する整形回路とを備え、上記一次回路が、
直列接続された１組のバッファによって形成され、各バ
ッファがその入力に供給された信号を遅延させて遅延信
号として出力し、それらバッファの出力では少なくとも
第１および第２の遅延信号が得られ、上記入力信号およ
び上記少なくとも第１および第２の遅延信号が第１マル
チプレクサおよび第２マルチプレクサの入力に印加さ
れ、これら第１マルチプレクサおよび第２マルチプレク
サから上記第１の中間信号および上記第２の中間信号が
出力され、上記結合回路が、遅延命令を表す制御変数を
受ける制御入力と、コモンラインと第１の電位との間に
接続されたキャパシタと、各々上記コモンラインを介し
て上記キャパシタを充電および放電する第１のモジュー
ルおよび第２のモジュールとを備え、上記第１のモジュ
ールは上記第１の中間信号によって制御され、上記第２
のモジュールは上記第２の中間信号によって制御され、
上記コモンラインから上記結合信号が出力され、上記第
１のモジュールおよび上記第２のモジュールの各々は、
上記第１の中間信号および上記第２の中間信号によって
制御されて上記コモンラインを介して上記キャパシタを
それぞれ充電および放電する放電回路および充電回路を
備え、上記第１のモジュールおよび上記第２のモジュー
ルの各々の上記放電回路は、並列接続された１つの可変
抵抗と１つの固定抵抗とを介して上記コモンラインを上
記第１の電位に選択的に接続するスイッチを有してお
り、上記第１のモジュールおよび上記第２のモジュール
の各々の上記充電回路は、並列接続された１つの可変抵
抗と１つの固定抵抗とを介して上記コモンラインを第２
の電位に選択的に接続するスイッチを有しており、上記
放電回路および上記充電回路のそれぞれの上記スイッチ
は、上記第１の中間信号および上記第２の中間信号によ
って制御されることを特徴とする遅延回路が提供され
る。

【００１８】本発明の対象はさらに、ＣＭＯＳ技術を使
用できるように特に設計された実施例である。この実施
例並びに本発明の他の観点および利点は添付図面を参照
した以下の説明からより良く理解できよう。下記実施例
は単に参考として挙げたものであって、本発明の範囲を
限定するものではない。

【００１９】

【実施例】本発明の遅延回路は図１の概略図で示されて
いる。本発明の遅延回路は固定された一定の遅延を有す
る一次回路Ｄ１を備えている。回路Ｄ１は入力信号ｅ０
を受けて出力において第１および第２中間信号ｍ０およ
びｍ１を出力する。

【００２０】信号ｍ０およびｍ１はそれらの間に固定さ
れた一定の遅延Ｔがある。信号ｍ０およびｍ１はそれぞ
れ結合回路Ｃの入力ＸおよびＹに印加され、この結合回
路Ｃは結合信号ｆＫを出力する。結合回路Ｃは制御入力
ＣＤを有し、制御入力ＣＤはこの回路Ｃによって実施さ
れる結合の重み係数を表すコマンドＫを受ける。このコ
マンドＫは遅延命令ＣＮの関数である。

【００２１】結合信号ＦＫは整形回路Ｆの入力に印加さ
れ、この整形回路Ｆは出力信号ＳＫを出力する。以下の
説明では分かりやすいように、関連する信号の標準化さ
れた値に基づいて推論し、信号ｍ０およびｍ１に割り当
てられた重み係数がそれぞれ値Ｋおよび値１−Ｋ（Ｋは
０から１）であると仮定することにする。したがって、
回路ＣはｇＫからＦＫを得るのに要する時間に対する積
分を用いて結合

【式１】ｇＫ＝Ｋ×ｍ０＋（１−Ｋ）×ｍ１ を得るように設計されている。

【００２２】信号ｅ０は第１バッファＴ１の入力でもあ
る回路の入力Ｅに印加される。図示した好ましい実施例
では、３個の同一のバッファＴ１、Ｔ２およびＴ３が直
列接続されている。これらは固定された一定の遅延を信
号ｅ０にシリアルに導入するために用いられる。一定の
遅延は全てＴに等しく、信号ｅ０はＴ、２Ｔ、３Ｔ等の
遅れを生じさせるのが好ましい。しかし、この遅延は互
いに相違させることができる。信号ｒ１はバッファＴ１
の出力に、信号ｒ２はバッファＴ２の出力に、信号ｒ３
はバッファＴ３の出力に発せられる。第１のバッファの
入力は第１のマルチプレクサＭＵＸ０の２つの入力のう
ちの１つに接続されている。バッファＴ２の出力はこの
マルチプレクサＭＵＸ０の他方の入力に接続されてい
る。バッファＴ１およびＴ３の出力は第２マルチプレク
サＭＵＸ１の２つの入力に接続されている。マルチプレ
クサＭＵＸ０およびＭＵＸ１の出力は結合回路Ｃの入力
に接続され、遅れの補間が行われる。結合回路の出力信
号ｆＫは整形回路Ｆに入力される。結合回路は２つのモ
ジュールＵ０およびＵ１で構成されている。補間は信号
ｅ０と信号ｒ１との間、または信号ｒ２と信号ｒ１との
間、または信号ｒ２と信号ｒ３との間で得ることができ
る。これら３つの組み合わせは、それぞれの信号間に等
しい一定の遅れＴを有する組み合わせのみである。これ
ら３つの組み合わせ信号を結合回路の入力に送信するこ
とによって、一定の範囲の遅れが得られることは確かで
ある。信号ｅ０と信号ｒ３との組み合わせは結合回路の
入力に印加されることはない。これは、この２つの信号
間の遅れがあまりに大きく、上述の線型性の条件に合わ
ないことによる。

【００２３】このようにして、複数の範囲の遅れを次々
に配することができる。これらの範囲の順番は、０から
Ｔの範囲で可変の遅れを発生させるために第１の組み合
わせｅ０ｒ１を用い、ＴからＴ２の範囲で可変の遅れを
発生させるために第２の組み合わせｒ１ｒ２を用い、２
Ｔから３Ｔの範囲で可変の遅れを発生させるために第３
の組み合わせｒ２ｒ３を用い、同様にして、使用するバ
ッファの数およびマルチプレクサの容量で決まるが、こ
れらが本発明の遅延回路の遅れの動的な範囲の合計(tot
al dynamic range)を調整している。

【００２４】図２から図９に示す曲線を用いて図１の回
路の動作を説明する。これらの曲線は、Ｔより長い時間
Ｔ’である一定の遅れを有する単純な回路Ｄ１を導入し
て遅れの範囲を直接増加させることを行わなかった理由
を説明している。これらの曲線は、まず最初に、信号ｍ
０と信号ｍ１との間の固定された一定の遅れＴと遷移時
間ｔｍとを比較して、結合信号ＦＫおよび出力信号ｓＫ
の性質を説明する。遷移時間ｔｍは、結合回路が信号Ｆ
Ｋの値をＫが０または１のときに最小値から飽和する値
にする時間である。さらに、これらの図は、一定の遅れ
Ｔは固定されていると仮定した場合の、遷移時間ｔｍの
異なる値に関して係数Ｋの関数である遅れｔＫの変化を
示す。

【００２５】Ｔがｔｍ／２からｔｍである場合を図２お
よび図３に示す。図２（ａ）に示すタイミング図は結合
回路Ｃの入力ＸおよびＹに印加された信号ｍ０およびｍ
１を示している。信号ｍ０は論理信号であるため、第１
レベルと第２レベルとの間に急勾配の遷移エッジを有
し、それより大幅に遅れて、信号ｍ０をその第１レベル
に復元する別のエッジ（図示せず）が続く。立ち下がり
エッジ（トレーリングエッジ）は遅延することが求めら
れる信号Ｒ０のパルスの終わりを表す。このパルスの期
間はＴ、２Ｔ、３Ｔ等と比較して長い。遅延信号ｍ１は
ｍ０と等しい信号として示されているが、回路Ｄ１によ
って規定された遅れＴの分だけ遅延されたものである。
実際には、信号ｍ０のエッジは、信号ｍ０が結合回路Ｃ
の閾値Ｓ１に達する瞬間に結合回路Ｃに利用されてい
る。一般に、閾値Ｓ１は信号ｍ０の最小レベルと最大レ
ベルとの平均レベルに対応する。これは信号ｍ１につい
ても同様である。閾値が平均レベルに設定される場合
は、これらの信号ｍ０およびｍ１は示された形とは異な
る形であってもよい。遅れＴは、信号ｍ０が閾値に達す
る瞬間と信号ｍ１が閾値に達する瞬間との間の時間（時
間差）と定義される。

【００２６】図２（ｂ）のタイミング図は重み係数Ｋの
各値に関する結合信号ＦＫを表している。当然、示され
た信号の形は実回路で得ること可能な信号を単純化して
表現している。しかしながら、この表現は現実からかけ
離れてはいないことは注意する必要がある。特に、飽和
の定常レベルは常に見られる。これは曲線Ｆ１（Ｋ＝
１）ではｔ＝ｔｍから、他の曲線ではｔ＝ｔｍ＋Ｔで見
られる。パルスの積分値はいかなる場合でも最終的に
は、電源電位の値に制限される。整形回路Ｆでは、信号
ＦＫは閾値Ｓ２と比較され、閾値Ｓ２は信号ＦＫの最小
レベルと最大レベルとの平均レベルにあるのが好まし
い。比較器が切り替わるとき、信号ｅ０に対して遅れる
ことが求められていた出力信号が生成される。

【００２７】信号Ｆ１はＫが１、すなわち信号ｍ１に印
加された重み係数がゼロである場合に対応する。信号Ｆ
１は台形の形を有し、立ち上がりエッジ（リーディング
エッジ）は信号ｍ０が閾値Ｓ１に達する瞬間に対応する
瞬間ゼロから始まる。信号Ｆ１は飽和レベルに達する瞬
間ｔｍまで線型に増加し、定数の積分はアフィン関数(f
onction affine)である。

【００２８】信号Ｆ０は信号ｍ０に印加された重み係数
Ｋがゼロである場合に対応する。この信号Ｆ０は信号Ｆ
１を遅れＴだけ後に再生するものである。これら２つの
極限の場合以外の重み係数に関しては、結合信号は曲線
ＦＫ１およびＦＫ２によって示される形を有する。結合
信号を表す曲線はこの場合３つの異なる部分Ｐａ１、Ｐ
ａ２、Ｐａ３を有する。部分Ｐａ１は、信号ｍ１が閾値
Ｓ１に達するまでの時間に対応する。信号Ｆｋｉはこの
場合信号ｍ０に対してのみ正比例する。Ｆｋｉを表す曲
線の部分Ｐａ３は、信号Ｆ１が飽和に達するときに始ま
る時間に対応する。信号Ｆｋｉはこの場合信号ｍ１に対
してのみ正比例する。部分Ｐａ２は、信号ｍ１が閾値に
達してから信号Ｆ１が飽和に達するまでの時間に対応す
る。信号Ｆ１およびＦ０はそれぞれ瞬間ｔ１およびｔ０
で閾値Ｓ２に達し、一方、信号ＦＫｉは瞬間Θｉでこの
閾値に達する。ｔ１とｔ０との間の差は遅れＴに等し
い。したがって、入力信号に対する結合信号のそれぞれ
の最小および最大の遅延は、それぞれｔ１からｔ０の間
に含まれる。その結果、一般に得られる遅れはｔ１から
ｔ１＋Ｔの範囲の値Θを有することになる。

【００２９】図２（ｃ）のタイミング図は、図２（ｂ）
のタイミング図に示された３つの場合のそれぞれにおけ
る整形回路Ｆの出力信号を表している。すなわち、信号
Ｓ１およびＳ０はそれぞれ瞬間ｔ１およびｔ０で１つの
エッジを有する。所定の係数Ｋに関しては、出力信号Ｓ
Ｋは信号Ｓ１に対して値ＴＫの分だけ遅延されたエッジ
を有することになり、この場合、値ＴＫは０からＴの範
囲の値で、すなわちｍ０に対してｔ１＋Ｔとなる。

【００３０】図３は０から第１の値Ｋ１の範囲のＫに関
して、ＴＫはＴからｔｍ／２の範囲で正弦曲線で変化す
ることを示している。この第１の値Ｋ１はｔｍに等しい
遅れΘと一致するｍ１の係数しての１−Ｋに対応する。
０からＫ１の範囲のＫに関して、得られた値Θは遅れの
特性であり、実際に曲線ＦＫの部分Ｐａ３と水平部分と
の間で測定される角α２の余弦につれて変化する。これ
は例えば、曲線部分Ｐａ３を含む直線の式を確立し、Ｋ
１が１−ｔｍ／２Ｔに等しいという計算をして容易に証
明することができる。

【００３１】同様に、Ｋ２から１の範囲のＫに関して、
得られた値Θは遅れの特性であり、曲線ＦＫの部分Ｐａ
１と水平部分との間で測定される角α１の余弦につれて
変化する。Ｋ１の計算と同じ方法で、Ｋ２＝ｔｍ／２Ｔ
を計算することができる。Ｋ１とＫ２との間で、曲線Ｆ
Ｋの部分Ｐａ２はＦ１およびＦ０と平行である。実際に
これは２つの平行な直線の線型結合の結果であり、この
直線はＦ０およびＦ１を表す曲線を有している。したが
って、Ｋ１からＫ２の範囲のＫに関して、遅れの値Θは
Ｋの線型関数の結果である。

【００３２】図４および図５はＴがｔｍである場合を表
している。この場合、上記の値Ｋ１およびＫ２は等し
く、Ｋの関数である遅れＴＫの直線部分はなくなってい
る。Ｋが変数であると仮定した場合、遅延関数ＴＫ’は
直線になることはない。

【００３３】図６および図７はＴがｔｍより大きい場合
を示している。この場合、信号ｆＫの部分Ｐａ２は水平
である。これは、部分Ｐａ２が、この間水平であるＦ１
とＦ０との線型結合であることによる。Ｋが１／２の場
合は、信号ｆＫのこの水平部分は遷移閾値Ｓ２のレベル
に位置している。遅れはこの場合完全には定義されな
い。遅れは図６（ｃ）のタイミング図の間隔Ｚのどこか
の部分で、図７に示された、Ｋの関数である曲線ＴＫの
そのレベルで不連続を生じる。

【００３４】図８および図９はＴがｔｍ／２より小さい
場合を表している。この場合、閾値Ｓ２には曲線ｆＫ’
の部分Ｐａ２でしか達することができず、このレスポン
スは図９に見られるように必ず直線である。

【００３５】したがって、遅れΘが重み係数Ｋの関数と
してどのように変化するかは、主に上記のように定義し
た遷移時間ｔｍおよび固定された一定の遅延Ｔに依存し
ている。遷移時間ｔｍは入力信号ｅ０に対する出力信号
ｓＫの最小の遅れｔ１を定義する。完全な直線の場合
は、すでに考察した一例のように、この最小の遅れは遷
移時間の半分である。本発明では、この遅れ時間の問題
を解決するために、複数の直列接続した遅延回路を備え
ている。信号の結合ｅ０ｒ１，ｒ１ｒ２およびｒ２ｒ３
の間に存在する遅れに関しては、ｔｍより小さい値Ｔを
有するように選択するのが好ましい。しかし、これは必
須ではない。その場合、ある程度の直線性が失われるこ
ともある。

【００３６】上記の分析によって、一次回路および結合
回路に与えるべき大きさに関するいくつかの結論を引き
出すことができる。まず、重み係数Ｋのしたがって遅延
命令の関数である遅れＴＫの全ての不連続性を防止する
ために、Ｔは好ましくはｔｍより小さくなければならな
い。第２に、Ｔがｔｍ／２以下になると、遅れＴＫの線
型レスポンスはＫの関数として得られる。したがって、
定数としてのｔｍに関しては、Ｔがｔｍ／２であるとき
に線型レスポンスが得られることになり、しかも最大の
設定範囲が得られる。

【００３７】固定された一定の遅延Ｔは遅れの設定範囲
を決定するものである。したがって、特定の範囲では、
ｔｍ＝２Ｔを選択することによって線型レスポンスを常
に得ることができる。しかし、より短い遷移時間を選択
して、遷移時間ｔｍに直接依存する最小の遅れｔ１を減
少させることが必要であろう。一般に、Ｔおよびｔｍの
選択は、最小の遅れと、遅れの設定範囲と、遅延命令に
対する遅れの線型性との間の妥協の結果である。

【００３８】図１０および図１１はＣＭＯＳ技術を利用
した、結合回路Ｃの概念的実施例に関するものである。
図１０はＣＭＯＳ実施例を容易に理解するために使用す
るその概略図である。図１０の回路はコモンラインＬの
第１の充電・放電モジュールＵ０および第２の充電・放
電モジュールＵ１を備えている。コモンラインＬはキャ
パシタＣ１に接続されている。キャパシタＣ１はさらに
グラウンド、または別の定電位に接続される。この定電
位はＶｄｄにすることができ、回路の動作はこの場合逆
転される。コモンラインの電位は結合信号の測定結果と
なる。各モジュールＵ０、Ｕ１は充電回路ＰＣと、放電
回路ＤＣとを備えている。各充電回路ＰＣは、モジュー
ルＵ０用に可変抵抗Ｒ０*を、モジュールＵ１用に可変
抵抗Ｒ１*を備え、さらにＵ０用にスイッチＰ０を、Ｕ
１用にスイッチＰ１を備えている。また、各放電回路Ｄ
Ｃは、モジュールＵ０用に可変抵抗Ｒ０を、モジュール
Ｕ１用に可変抵抗Ｒ１を備え、さらにＵ０用にスイッチ
Ｎ０を、Ｕ１用にスイッチＮ１を備えている。各スイッ
チは、ラインＬと充電回路用の電源電位Ｖｄｄおよび放
電回路用のＶｓｓとの間で、各スイッチに組み合わされ
た抵抗の接続を制御する。ユニットＵ０およびＵ１のス
イッチは信号ｍ０およびｍ１、並びにその相補信号ｍ０
*およびｍ１*によってそれぞれ制御されている。

【００３９】可変抵抗Ｒ０、Ｒ０*は重み係数Ｋに反比
例する値を取るように制御され、一方、ユニットＵ１の
可変抵抗Ｒ１、Ｒ１*は１−Ｋに反比例する値を取るよ
うに制御されている。ラインＬの電位は結合信号ｆＫの
電位となる。

【００４０】図１０の回路の動作を説明するために、ラ
インＬは初期電位Ｖｄｄで充電され、信号ｍ０およびｍ
１の初期値はゼロであると仮定することにする。スイッ
チＰ０およびＰ１はこの場合閉じており、一方、Ｎ０お
よびＮ１は開いている。信号ｅ０がアクティブになる
と、スイッチＮ０は閉じられ、スイッチＰ０は開く。回
路は、この場合、抵抗Ｒ０およびＲ１*を並列接続した
のと同じ値の抵抗とラインＬのキャパシタとによって規
定された時定数を有する。Ｒ０およびＲ１*はそれぞれ
Ｋおよび１−Ｋに反比例しているため、時定数はＫとは
独立している。ラインＬはこの場合値Ｖｄｄから値（１
−Ｋ）Ｖｄｄまで、この時定数で放電される。この放電
はこのようにして、信号ｍ１がアクティブになる時点ま
で継続する。そして、スイッチＮ１は閉じられ、スイッ
チＰ１は開く。ラインＬはこの場合上記と同じ時定数で
ゼロへ向かう放電を継続する。信号ｍ０が再度イナクテ
ィブになると、スイッチＰ０は閉じてスイッチＮ０は開
く。これはラインＬを電圧Ｋ・Ｖｄｄまで充電するため
の回路を設定する。ｍ１が再度イナクティブになると、
初期状態に戻る。

【００４１】図１１は図１０の回路に対応する詳細なＣ
ＭＯＳ実施例を示している。図１１はフランス国特許第
2,690,022号に記載の図２に従う。充電回路ＰＣおよび
放電回路ＤＣは、それぞれＰチャネルおよびＮチャネル
のＭＯＳトランジスタによって構成されている。可変抵
抗Ｒ０，．．．，Ｒ１*は信号ｋ０，．．．，ｋｉとそ
の相補信号ｋ０*，．．．，ｋｉ*とによって制御される
並列接続されたＭＯＳトランジスタによって形成されて
いる。組み合わされるスイッチはＭＯＳトランジスタの
ドレイン／ソースパスによって形成され、このトランジ
スタのゲートは関係する信号ｍ０，ｍ１を受ける。時定
数を定義する構造上のキャパシタンスはラインＬに接続
されたアクティブなＭＯＳトランジスタのドレイン／ゲ
ートキャパシタンスによる。

【００４２】回路の設計上、結果として生じるキャパシ
タンスは一定に維持され、Ｋの値とは独立している。さ
らに、各充電または放電回路の可変抵抗を構成している
ＭＯＳトランジスタは、その抵抗が制御信号ｋ
０，．．．，ｋｉ、ｋ０*，．．．，ｋｉ*の重みに応じ
て２の累乗で変化するような大きさにすることができ
る。図１１は入力にｅ０を受けるよう接続され、信号ｍ
０およびｍ１を出力する一次回路Ｄ１を再度示してい
る。この図はさらにｆＫからｓＫへ変換する整形回路Ｆ
を示している。

【００４３】ｍ０が１であるとき、導通しているのは図
の最下部のトランジスタである。したがって、キャパシ
タＣ１は放電される。ｍ０が０であるとき、導通してい
るのは図の最上部のトランジスタである。キャパシタＣ
１はこの場合充電される。

【００４４】モジュールＵ０のコマンドが有効化される
と、すなわち全てのｋｉの値が１であり、ｍ０が０であ
るとき、キャパシタンスＣ１は最小の遅れを伴って充電
される。この場合、設定時またはプログラミング時に値
ｋｉを０にすることができる。ｋｉの値は、課すべき遅
れが決定されると、変更されることはもはやなくなる。
したがって、必要に応じて徐々に、モジュールＵ１のブ
ランチは活性化される。キャパシタＣ１は充電され続け
るが、一定の遅れを伴っている。最後に、全てのコマン
ドｋｉが０であるとき、電流はモジュールＵ１にしか流
れず、この場合遅れはキャパシタＣ１の充電に対して最
大である。

【００４５】キャパシタを放電する段階は上記の充電の
原理に従うが、ｍ０は１に等しく、さらにｍ１は１に等
しい。このようにして、信号ｍ０およびｍ１の立ち上が
り（０から１への変化）およびこの立ち下がり（１から
０への変化）のための遅れを得ることができる。遅れの
線型性を保証するために、キャパシタをＶｄｄまで充電
する必要がある。したがって、まず、完全にＶｄｄに充
電するためにパルスをかなり長くする必要がある。周波
数１００ＭＨｚに対応する５ｎｓの高レベルを有するパ
ルスｅ０を用いることによって、この点は問題がない。

【００４６】キャパシタＣ１の電位は、ノードＬで読取
ることができ、信号ＳＫの電位である。この電位が整形
回路Ｆの閾値に達するときにのみ、信号ＳＫは切り替わ
る。図１１の図面から、信号ｍ０とｍ１との間の遅れに
よってのみ決定される遅れの範囲が得られる。ここで、
技術的観点から、今度はより大きい遅れの範囲が必要と
なる。そういうわけでマルチプレクサを有する図１のシ
ステムが提供されている。しかし、この方法は図１２お
よび図１３を参照して説明されるように必ずしも十分な
ものではない。この方法は本発明では図１４および図１
５で示す回路によって改良されている。

【００４７】図１２は図１１の回路の入力Ｅと出力Ｓと
の間の遅れをデジタル制御信号の関数として表した曲線
を示している。５つの特性点を曲線上に見ることができ
る。点Ａは最小の遅れ、したがって結合回路に入るのが
信号ｅ０およびｒ１であり、１００％の電流がモジュー
ルＵ０を流れる場合に対応している。点Ｂは、信号ｅ０
およびｒ１が結合回路に入り、１００％の電流がモジュ
ールＵ１を流れる最大の遅れに対応している。ＡからＢ
への区間は範囲Ｐｌ１を構成している。導入すべき遅れ
が点Ｂの遅れより大きいとき、マルチプレクサＭＵＸ０
のみが切り替わる。この場合、第２の遅れの範囲Ｐｌ２
に達することができる。この第２の範囲Ｐｌ２は点Ｃで
終わり、１００％の電流がモジュールＵ０を流れる状態
であるｒ１とｒ２との間の最大の遅れに対応する。実際
には、望ましい接続モードの利点によって、図１１およ
び図１５の回路の対称性を考え、マルチプレクサ（ＭＵ
Ｘ０）のみを切り替えることができる。次いで、マルチ
プレクサＭＵＸ１が切り替わる番になり、信号ｒ１は信
号ｒ３に代わる。このようにして遅延曲線の第３の範囲
Ｐｌ３を開始することができ、点Ｄに達する。この点Ｄ
は１００％の電流がモジュールＵ１を流れる状態である
ｒ２とｒ３との間の最大の遅れに対応している。遅延曲
線の第１の範囲に位置する点Ｈについて考察すると、こ
の点Ｈでは、約９０％の電流がモジュールＵ０を流れ、
１０％の電流がモジュールＵ１を流れているといえる。

【００４８】しかし、この曲線は理論にとどまってい
る。実際に得られるのは、図１３に示す曲線である。こ
の曲線から、マルチプレクサが切り替わるときにデジタ
ルコマンドの関数である遅延曲線の非線型性が存在する
ことがわかる。この非線型性は平坦部分ＭＨで表され、
水平または、さらにひどいと、下方へ傾いている。点Ｘ
はある範囲の最後の点を示し、点Ｘ’は次の範囲の最初
の点を示す総称とする。この２つの点ＸおよびＸ’の位
置では線型曲線を得るために用いることができない。さ
らに、点ＸとＸ’とをつなぐ平坦部分ＭＨは立ち下がり
部分であるため、線型曲線は単調にさえなることはな
い。この種の問題は電流リーク、出力から入力への電荷
の再注入またはキャパシタＣ１における電荷分布の問題
によって説明することができる。

【００４９】図１４および図１５は本発明によるこの問
題の解決策を示している。図１４は図１０の回路に対応
している。図１４は結合回路Ｃを構成している２つのモ
ジュールＵ０およびＵ１を示している。４つの可変でな
い抵抗すなわち固定抵抗Ｒ０ｆ、Ｒ０ｆ*、Ｒ１ｆ、Ｒ
１ｆ*がこれらに追加されている。これらの抵抗器はそ
れぞれＲ０、Ｒ０*、Ｒ１およびＲ１*に並列接続されて
いる。これら可変でない抵抗器はＫに依存することはな
い。これら固定抵抗は各モジュールＵ０およびＵ１がラ
インＬの充電または放電に常に寄与することを保証して
いる。このようなアセンブリの値は、この回路の詳細な
説明を提供している図１５を検討することによって特定
されよう。

【００５０】図１５は図１１の回路を再度取り上げてい
る。マルチプレクサＭＵＸ０およびＭＵＸ１、並びにバ
ッファＴ１、Ｔ２およびＴ３が遅延回路Ｄ１を構成して
いる。結合回路Ｃを構成している２つのモジュールＵ０
およびＵ１のそれぞれに対して、並列接続したアームが
追加されている。これらのアームはそれぞれ、２つの直
列接続したＰチャネルトランジスタおよび２つの直列接
続したＮチャネルトランジスタを、直列に備えている。
Ｕ０用のＰチャネルトランジスタＰ０１およびＰ０
２、Ｕ１用のＰチャネルトランジスタＰ１１およびＰ１
２は、図１１に示された回路のＵ０およびＵ１の充電回
路の既存のＰチャネルトランジスタと同様な役目をす
る。この新しいＵ０用のＮチャネルトランジスタＮ０１
およびＮ０２、Ｕ１用のＮチャネルトランジスタＮ１１
およびＮ１２は、Ｕ０およびＵ１の放電回路において同
様な役目をする。スイッチの役目をする追加されたトラ
ンジスタＰ０１、Ｎ０１、Ｐ１１およびＮ１１は依然と
して信号ｍ０およびｍ１に接続されている。しかし、可
変抵抗の役目をするトランジスタ、すなわちＰ０２、Ｎ
０２、Ｐ１２およびＮ１２は常に給電される：追加され
たＮチャネルトランジスタＮ０２およびＮ１２は電位Ｖ
ｄｄに接続され、追加されたＰチャネルトランジスタＰ
０２およびＰ１２は電位Ｖｓｓに接続されている。これ
らはコマンドＫまたはＫ'に依存していない。したがっ
て、追加のアームは依然として導通している。これはマ
ルチプレクサの切り替え時に見られるリークおよび電荷
分布の問題を補償する。その結果、水平またはわずかに
下降する平坦部分が生じる。それによってモジュールＵ
０およびＵ１における電流の配分はわずかに変更され
る。これ以後、１００％の電流が一方のモジュールに流
れ、０％の電流が他方に流れることはなくなる。

【００５１】実施例では、各モジュールは一般に、コマ
ンドＫおよびＫ*によって制御される３つのトランジス
タを備えている。電位ＶｄｄまたはＶｓｓに常に接続さ
れている追加されたトランジスタは一般に、他の３つの
トランジスタと比べて小さく、最大９０％の電流がモジ
ュールＵ０またはＵ１を通って流れることができる。こ
れは常に給電されるトランジスタは他のトランジスタの
１／３でなければならないことを意味する。

【００５２】別の一般的な応用例では、係数Ｋ０、Ｋ１
等によって制御されたトランジスタは二進法（１，２，
４等）で累進するゲート幅を有する。追加のアームに追
加されたトランジスタのゲート幅は上記のゲート幅の最
小幅の半分である。７本の同一アームが存在する別の実
施例を考えることができる。この場合は、追加されたア
ームのゲート幅は他のアームのゲート幅の半分である。

【００５３】図１６（ａ）〜（ｅ）は第１の範囲で何が
起きているかを説明するために用いられる。これらの図
の説明では、図１５の回路を頻繁に参照する。図１６
（ａ）および図１６（ｂ）は信号ｍ０および時間Ｔだけ
オフセットされた信号ｍ１のタイミング図である。時間
の開始点はｍ０が０に切り替わる時点と定義する。

【００５４】全ての係数ｋｉは１であると仮定しよう。
これはＫ＝１で最小の遅れがｔ１に等しい場合に対応す
る（図２（ｂ），図４（ｂ）、図６（ｂ），図８（ｂ）
を参照）。我々はある範囲の始点におり、電流は主に、
最小の遅れを有する信号を受けるモジュールを通って流
れる。０からＴの期間では、係数Ｋ*によって制御され
る図１５の全てのＰチャネルトランジスタは導通してお
り、キャパシタＣ１の充電に寄与している。しかし、ｍ
１が１であるため、図１５のＮチャネルトランジスタＮ
１２はＣ１の放電に寄与する。これは本発明の追加した
トランジスタが存在しない場合にのみ起こる。したがっ
て、上記の閾値Ｓ２には遅れて到達することになる。こ
れは図１６（ｃ）で説明される。曲線ＣｏおよびＣｉは
はそれぞれ、常に接続されたトランジスタの導入前後に
おけるキャパシタＣ１の充電に対応している。時間ｔ１
およびｔｉはそれぞれ、本発明の改良の前後において、
信号Ｓｋが閾値Ｓ２に達するのに要する時間に対応す
る。したがって、この範囲の始点では、ｔ１より大きい
遅れｔｉが存在する。図１６（ｃ）から、ｍ１が０に切
り替わると、キャパシタＣ１の充電が以前より速くなる
ことがわかる。これは、Ｐ１１がこの場合Ｃ１の充電に
参加しているということで説明することができる。

【００５５】ここで、全ての値ｋｉは０であると仮定し
よう。これはＫ＝０で最大の遅れがｔ０に等しい場合に
対応する（図２（ｂ），図４（ｂ）、図６（ｂ），図８
（ｂ）を参照）。我々はこの場合ある範囲の終点にい
る。電流は主に、最大の遅れを有する信号を受けるモジ
ュールを通って流れる。０からＴの期間では、モジュー
ルＵ０に関しては、トランジスタＰ０１のみがキャパシ
タＣ１の充電に寄与するが、ｍ１が１であるため、モジ
ュールＵ１の全てのＮチャネルトランジスタはキャパシ
タＣ１の放電に有利に働く。したがって、キャパシタは
充電されない。この期間を越えると、ｍ１は０であり、
モジュールＵ１の全てのＰチャネルトランジスタ、並び
にＰ０１はＣ１の充電に寄与している。キャパシタＣ１
の充電はしたがってＰ０１が回路内に存在していなかっ
たときよりも速い。したがって、この範囲の終点では、
ｔ０より小さい遅れｔｊが存在する。

【００５６】同様の推論はキャパシタの放電に関する低
レベルから高レベルへの変化に適用することができる。
いずれの場合でも、この範囲の始点では、新しい遅れは
常に接続されたアームが全く存在しないときの遅れより
も大きく、この範囲の終点では、それより小さい。

【００５７】したがって、ある範囲では、図１６（ｅ）
に示す曲線が得られる。点ａ１および点ｂ１は新しい遅
延曲線の点である。点ａ１は上述の点Ａ（図１２）より
上側で、点ｂ１は点Ｂ（図１２）より下側である。

【００５８】図１７は範囲内での変化を説明している。
図１７では、改良しない場合に生じる遅れの実際の曲線
を点線を用いて示している。これはぎざぎざの曲線ａｂ
ｂ’ｃｃ’ｄｄ’である。本発明の改良によって得られ
た遅れを表す曲線は実線で示されている。この線は全て
一直線上にある点ａ１ｂ１ｂ’１ｃ１ｃ’１ｄ１ｄ’１
を通る。点ｂ１に関係する遅れは点ｂに関係する遅れよ
りはるかに小さく、一方、点ｂ’１に関係する遅れは点
ｂ’に関係する遅れより大きい。

【００５９】マルチプレクサ（ＭＵＸ０またはＭＵＸ
１）が切り替わると、新しい範囲が開始する。図１５の
回路を用いた新しい範囲の最初の遅れは図１１の回路を
用いて得られた最初の遅れより大きい。このようなアセ
ンブリの利点は、マルチプレクサが切り替わった場合で
も、この遅れは必ず増加する点にある。追加された「低
い」範囲の差ｔｏ−ｔｊおよび高い範囲の差ｔｉ−ｔ１
は図１３の偏差ＡＢ’またはＣＣ’より共に大きい。

【００６０】したがって、デジタルコマンドは係数Ｋｉ
の値およびマルチプレクサの切り替えをより効率的に制
御することができる。実際に、このコマンドがサーボ制
御動作によって生じる場合は、サーボ制御関数が負の傾
き（ｂｂ’、ｃｃ’）を有し、特に利得曲線のｂまたは
ｃにおけるピークによってこのサーボ制御関数が点ｂに
関係する値の周辺で発振するようにする。

【００６１】図１７はさらに、得られた遅延曲線の比較
を示している。曲線Ｃｏ１は常に接続されたアームが全
く存在しないときの遅延時間を表し、曲線Ｃｏ２は常に
接続されたアームを有する回路における遅延時間の特性
を表す。曲線Ｃｏ２は、最適な線型性に近いことを示し
ている。このようにして、遅れはどんな場合でも依然と
して増加する。

【図面の簡単な説明】

【図１】 複数の遅れの範囲を有する可変遅延回路を示
す概念図である。

【図２】 図１の回路の動作を説明するタイミング図。

【図３】 図１の回路について、遅れの変化を異なる大
きさの制御変数の関数として示したグラフである。

【図４】 図１の回路の動作を説明するタイミング図。

【図５】 図１の回路について、遅れの変化を異なる大
きさの制御変数の関数として示したグラフである。

【図６】 図１の回路の動作を説明するタイミング図。

【図７】 図１の回路について、遅れの変化を異なる大
きさの制御変数の関数として示したグラフである。

【図８】 図１の回路の動作を説明するタイミング図。

【図９】 図１の回路について、遅れの変化を異なる大
きさの制御変数の関数として示したグラフである。

【図１０】 複数の遅れの範囲を有する可変遅延回路の
ＣＭＯＳ実施例を示す概略図である。

【図１１】 複数の遅れの範囲に関する可変遅延回路
の、ＣＭＯＳ技術を用いる詳細な実施例を示す概略図で
ある。

【図１２】 遅延時間をデジタル制御の関数として表し
た理論曲線を示す。

【図１３】 複数の遅れ範囲を有する可変遅延回路にお
いて実際に観察される遅延時間をデジタル制御の関数と
して表した曲線を示す。

【図１４】 デジタル制御の関数としての遅れの直線性
を向上させる、図１０に示す回路の本発明による改良を
示す。

【図１５】 デジタル制御の関数としての遅れの直線性
を向上させる、図１１に示す回路の本発明による改良を
示す。

【図１６】 図１１および図１５の回路を用いて、ある
範囲におけるデジタル制御の関数として得られる遅延時
間の比較を示す。

【図１７】 図１１の回路を用いて得られる遅延時間
と、図１５の回路を用いて得られる遅延時間との比較を
示す。

【符号の説明】

Ｃ 結合回路 Ｃ１ キャパシタ ＣＤ 制御入力 ＣＮ 遅延命令 Ｄ１ 一次回路 Ｆ 整形回路 ＦＫ 結合信号 ＭＵＸ０ 第１のマルチプレクサ ＭＵＸ１ 第２のマルチプレクサ Ｕ１、Ｕ２ モジュール Ｔ１、Ｔ２、Ｔ３ バッファ ｍ０、ｍ１ 中間信号

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 入力信号に対して、遅延命令の関数とし
   て調整可能である遅れを有する出力信号を出力する遅延
   回路であって、 上記入力信号を受けて、第１の中間信号と、その第１の
   中間信号に対して一定の固定遅延を有する第２の中間信
   号とを出力する一次回路と、 上記第１の中間信号および上記第２の中間信号を受け
   て、上記第１の中間信号および上記第２の中間信号に対
   して、制御変数の関数である重み付けをした上で結合し
   て得られる結合信号を出力する二入力結合回路と、 上記結合信号を受けて、閾値に基づいて整形した出力信
   号を出力する整形回路とを備え、上記一次回路が、直列接続された１組のバッファによっ
   て形成され、各バッファがその入力に供給された信号を
   遅延させて遅延信号として出力し、それらバッファの出
   力では少なくとも第１および第２の遅延信号が得られ、
   上記入力信号および上記少なくとも第１および第２の遅
   延信号が第１マルチプレクサおよび第２マルチプレクサ
   の入力に印加され、 これら第１マルチプレクサおよび第
   ２マルチプレクサから上記第１の中間信号および上記第
   ２の中間信号が出力され、 上記結合回路が、 遅延命令を表す制御変数を受ける制御入力と、 コモンラインと第１の電位との間に接続されたキャパシ
   タと、 各々上記コモンラインを介して上記キャパシタを充電お
   よび放電する第１のモジュールおよび第２のモジュール
   とを備え、 上記第１のモジュールは上記第１の中間信号によって制
   御され、上記第２のモジュールは上記第２の中間信号に
   よって制御され、上記コモンラインから上記結合信号が
   出力され、 上記第１のモジュールおよび上記第２のモジュールの各
   々は、上記第１の中間信号および上記第２の中間信号に
   よって制御されて上記コモンラインを介して上記キャパ
   シタをそれぞれ充電および放電する放電回路および充電
   回路を備え、上記第１のモジュールおよび上記第２のモ
   ジュールの各々の上記放電回路は、並列接続された１つ
   の可変抵抗と１つの固定抵抗とを介して上記コモンライ
   ンを上記第１の電位に選択的に接続するスイッチを有し
   ており、上記第１のモジュールおよび上記第２のモジュ
   ールの各々の上記充電回路は、並列接続された１つの可
   変抵抗と１つの固定抵抗とを介して上記コモンラインを
   第２の電位に選択的に接続するスイッチを有しており、
   上記放電回路および上記充電回路のそれぞれの上記スイ
   ッチは、上記第１の中間信号および上記第２の中間信号
   によって制御されることを特徴とする遅延回路。
2. 【請求項２】 上記一定の固定遅延は、上記結合回路が
   上記第１の中間信号および上記第２の中間信号のうち１
   つしか受けないときの上記結合信号の遷移時間よりも小
   さい請求項１に記載の遅延回路。
3. 【請求項３】 上記重み付けは、上記結合回路に入力さ
   れる上記第１の中間信号および上記第２の中間信号を第
   １の重み係数および第２の重み係数でそれぞれ重み付け
   することにより実施され、上記第１の重み係数および上
   記第２の重み係数の値が上記制御変数の関数であり、上
   記第１の重み係数および上記第２の重み係数の合計が一
   定であり、上記第１のモジュールおよび上記第２のモジ
   ュールの各々の上記放電回路および上記充電回路のそれ
   ぞれの上記可変抵抗が、上記第１の中間信号および上記
   第２の中間信号のうちの対応する１つの重み係数に反比
   例する値をとるように制御されている請求項１または２
   に記載の回路。
4. 【請求項４】 上記第１のモジュールおよび上記第２の
   モジュールの各々の上記放電回路および上記充電回路の
   それぞれの上記可変抵抗が、当該モジュールに対応する
   中間信号の重み係数の関数として選択的に並列接続する
   ことができる複数の基本抵抗素子の組によって設定され
   る請求項１から３のいずれか一項に記載の遅延回路。
5. 【請求項５】 上記可変抵抗と、上記固定抵抗と、上記
   スイッチとが、ＭＯＳトランジスタのドレイン／ソース
   パスによって形成され、ＭＯＳトランジスタのゲート
   は、関係する信号または定電位によって、重み係数の関
   数として制御される請求項１から４のいずれか一項に記
   載の遅延回路。
6. 【請求項６】 上記第１のモジュールおよび上記第２の
   モジュールの各々の上記放電回路および上記充電回路の
   各々の上記可変抵抗が、重み信号によって制御された３
   つのアームを備えており、上記固定抵抗が常に導通して
   いる１つのアームを備えている請求項１から５のいずれ
   か一項に記載の遅延回路。