JP3464802B2 - Semi-custom integrated circuits - Google Patents

Semi-custom integrated circuits

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JP3464802B2 JP23803691A JP23803691A JP3464802B2 JP 3464802 B2 JP3464802 B2 JP 3464802B2 JP 23803691 A JP23803691 A JP 23803691A JP 23803691 A JP23803691 A JP 23803691A JP 3464802 B2 JP3464802 B2 JP 3464802B2
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    • H01L2924/14—Integrated circuits

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ゲートアレイやスタン
ダードセル方式のＬＳＩ（大規模集積回路）などのよう
なセミカスタム集積回路（ＩＣ）に係り、特にそのチッ
プレイアウトに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semi-custom integrated circuit (IC) such as a gate array or a standard cell type LSI (large scale integrated circuit), and more particularly to its chip layout.

【０００２】[0002]

【従来の技術】図６は、従来のセミカスタムＩＣのチッ
プ上で周辺のパッド配置領域の内側の周辺回路領域に配
置される出力バッファ用セル６０のパターンレイアウト
の一例を示している。2. Description of the Related Art FIG. 6 shows an example of a pattern layout of an output buffer cell 60 arranged in a peripheral circuit area inside a peripheral pad arrangement area on a conventional semi-custom IC chip.

【０００３】ここで、出力セル６１…は例えば二段接続
されたインバータ回路からなる。一般に、出力セル単体
の出力電流では不足するような大電流出力が必要な場
合、２個の出力セル６１…を並列接続するという手法が
とられる。即ち、２個の出力セル６１…の各入力が配線
６２により共通に接続され、各出力が配線６３によりパ
ッド６４に共通に接続されている。この場合、一方側の
出力セル６１に対応するパッド配置領域にはパッド６４
が配置されているが、他方側の出力セル６１に対応する
パッド配置領域はパッドが配置されていないスペース
（パッド空きスペース６５）となっている。同様に、複
数の入力セルを並列接続した場合にもパッドが配置され
ていないスペース（パッド空きスペース）が生じる。Here, the output cells 61 ... Are composed of, for example, inverter circuits connected in two stages. Generally, when a large current output that is insufficient with the output current of the output cell alone is required, a method of connecting two output cells 61 ... In parallel is adopted. That is, the respective inputs of the two output cells 61 ... Are commonly connected by the wiring 62, and the respective outputs are commonly connected by the wiring 63 to the pad 64. In this case, the pad 64 is placed in the pad placement area corresponding to the output cell 61 on one side.
Are arranged, but the pad arrangement area corresponding to the output cell 61 on the other side is a space where no pads are arranged (pad empty space 65). Similarly, when a plurality of input cells are connected in parallel, a space where pads are not arranged (pad empty space) occurs.

【０００４】図７は、従来のセミカスタムＩＣのチップ
上で周辺のパッド配置領域の内側の周辺回路領域に配置
される内部回路駆動用セル７１のパターンレイアウトの
一例を示している。FIG. 7 shows an example of the pattern layout of the internal circuit driving cells 71 arranged in the peripheral circuit area inside the peripheral pad arrangement area on the chip of the conventional semi-custom IC.

【０００５】この内部回路駆動用セル７１は例えば二段
接続されたインバータ回路からなり、配線７２により内
部回路と接続されている。一般に、大きな負荷を持つク
ロックラインを駆動させるために大電流出力が必要な場
合や、バッファがスイッチングする時の電源ノイズを考
慮しなければならない場合は、内部回路駆動用セル７１
を周辺回路領域に配置するという手法がとられる。この
場合、内部回路駆動用セル７１はパッドとの接続が不要
であるので、内部回路駆動用セル７１に対応するパッド
配置領域はパッド空きスペース７３となっている。The internal circuit driving cell 71 is composed of, for example, two stages of connected inverter circuits, and is connected to the internal circuit by a wiring 72. In general, when a large current output is required to drive a clock line having a large load, or when power supply noise when the buffer switches must be considered, the internal circuit driving cell 71
Is arranged in the peripheral circuit area. In this case, since the internal circuit driving cell 71 does not need to be connected to the pad, the pad arrangement area corresponding to the internal circuit driving cell 71 is the pad empty space 73.

【０００６】ところで、近年、微細化技術の発達によ
り、ＬＳＩの集積度が向上するにつれてチップの端子数
はますます増加の傾向にある。一方、配線による寄生イ
ンダクタンスや出力セルの出力線に接続された負荷容量
からなる共振回路によって、駆動時に電源線、出力線に
大きな電圧変動が生じ、その結果、電源電圧が変動し、
同じ電源線に接続されている他の素子の誤動作やＣＭＯ
Ｓ回路のラッチアップ現象を誘発するという問題が生じ
る。これを防止するために、電源電圧を安定化する目的
でチップの電源端子数も増加の傾向にある。By the way, in recent years, with the progress of miniaturization technology, the number of terminals of a chip tends to increase more and more as the degree of integration of LSI is improved. On the other hand, due to the parasitic inductance of the wiring and the resonant circuit consisting of the load capacitance connected to the output line of the output cell, a large voltage fluctuation occurs in the power supply line and the output line during driving, and as a result, the power supply voltage fluctuates
Malfunction or CMO of other elements connected to the same power line
There is a problem that the latch-up phenomenon of the S circuit is induced. To prevent this, the number of power supply terminals of the chip is also increasing for the purpose of stabilizing the power supply voltage.

【０００７】しかし、前記したような従来のセミカスタ
ムＩＣにおいては、多数使用される入出力セルの一部や
内部回路駆動用セル７１には前記したようなパッド空き
スペース６５や７３が有るにも拘らず、その領域を有効
に利用していなかった。However, in the conventional semi-custom IC as described above, some of the many input / output cells and the internal circuit driving cell 71 have the pad empty spaces 65 and 73 as described above. Regardless, he was not using the area effectively.

【０００８】このような状態で上記セミカスタムＩＣを
使用する上で必要な所定の端子数を実現しても、電源端
子数の増加に伴ってチップ面積が必要以上に増大してし
まい、結果として、チップの製造コストが高くなるとい
う問題があった。Even if the predetermined number of terminals required for using the above semi-custom IC is realized in such a state, the chip area unnecessarily increases as the number of power supply terminals increases, and as a result, However, there is a problem that the manufacturing cost of the chip becomes high.

【０００９】[0009]

【発明が解決しようとする課題】上記したように従来の
セミカスタム集積回路は、パッド空きスペースが有るに
も拘らずその領域を有効に利用していないので、チップ
面積が必要以上に大きくなってしまい、チップの製造コ
ストが高くなるという問題があった。As described above, since the conventional semi-custom integrated circuit does not effectively use the pad pad space even though it has the empty space, the chip area becomes larger than necessary. Therefore, there is a problem that the manufacturing cost of the chip becomes high.

【００１０】本発明は上記の問題点を解決すべくなされ
たもので、電源端子数を増加させる場合にパッド空きス
ペースを有効に利用でき、電源端子数の増加に伴ってチ
ップ面積が必要以上に増大することを防止し、チップの
製造コストを抑制し得るセミカスタム集積回路を提供す
ることを目的とする。The present invention has been made to solve the above-mentioned problems, and when the number of power supply terminals is increased, the pad empty space can be effectively utilized, and the chip area becomes larger than necessary as the number of power supply terminals increases. It is an object of the present invention to provide a semi-custom integrated circuit that can prevent the increase and can suppress the manufacturing cost of chips.

【００１１】[0011]

【課題を解決するための手段】本発明は、チップ周辺の
パッド配置領域にパッドが配置され、その内側の領域に
周辺回路セルが配置され、さらに、その内側の領域に内
部回路が配置され、上記周辺回路セル上に重なるように
電源ラインが配置されるセミカスタム集積回路におい
て、上記周辺回路セルの配置領域でパッドとの接続が不
要であるセルの上に重なるように電源供給セルが配置さ
れ、この電源供給セルは、上記パッドとの接続が不要で
あるセルに対応するパッド配置領域に配置され、上記周
辺回路セルで用いられる金属配線層及び上記電源ライン
より上層の金属配線層で形成された電源パッドと、この
電源パッドを上記電源ラインに接続するための配線とを
有し、上記周辺回路セルの配置領域でパッドとの接続が
不要であるセルには一層目の金属配線が用いられ、上記
電源ラインには二層目の金属配線が用いられ、上記電源
パッドを上記電源ラインに接続するための配線には三層
目の金属配線が用いられ、上記電源パッドを上記電源ラ
インに接続するための配線が、他の素子や配線と層間絶
縁層により分離されていることを特徴とする。According to the present invention, a pad is arranged in a pad arrangement area around a chip, peripheral circuit cells are arranged in an area inside the pad, and an internal circuit is arranged in an area inside the pad. In a semi-custom integrated circuit in which a power supply line is arranged so as to overlap with the peripheral circuit cell, a power supply cell is arranged so as to overlap with a cell that does not require connection with a pad in the arrangement region of the peripheral circuit cell. , This power supply cell is arranged in a pad arrangement area corresponding to a cell that does not need to be connected to the pad, and
Metal wiring layer used in side circuit cell and the power supply line
A cell having a power supply pad formed of an upper metal wiring layer and a wiring for connecting the power supply pad to the power supply line, and which does not require connection with the pad in the peripheral circuit cell arrangement region. Is a first-layer metal wiring, the power supply line is a second-layer metal wiring, the power supply pad is connected to the power line is a third-layer metal wiring, Connect the power pad to the power
The wiring for connecting to the in is characterized by being separated from other elements and wiring by an interlayer insulating layer.

【００１２】[0012]

【作用】周辺回路セルの配置領域でパッドとの接続が不
要である特定のセルの上に重なるように電源供給セルが
配置されており、特定のセルに対応するパッド空きスペ
ースが有効に利用されている。従って、大電流入出力バ
ッファの駆動時に電源線、出力線に大きな電圧変動が生
じることを防止するために、電源電圧を安定化する目的
でチップの電源端子数を増加させた場合でも、チップ面
積が必要以上に増大することを防止し、チップの製造コ
ストを低減することが可能になる。しかも、大電流入出
力バッファ用のセルに対してその上に配置された電源供
給セルおよび電源ラインを通じて電源を供給することが
可能になり、バッファ駆動時の電源線に生じる電圧変動
を抑制し、同じ電源線に接続されている他の素子の誤動
作やＣＭＯＳ回路のラッチアップ現象の誘発を抑制する
ことができる。In the peripheral circuit cell arrangement area, the power supply cells are arranged so as to overlap the specific cells that do not need to be connected to the pads, and the pad empty space corresponding to the specific cells is effectively used. ing. Therefore, even if the number of power supply terminals of the chip is increased in order to stabilize the power supply voltage in order to prevent large voltage fluctuations in the power supply line and output line when driving the high current input / output buffer, the chip area Can be prevented from increasing more than necessary, and the chip manufacturing cost can be reduced. Moreover, it becomes possible to supply the power to the cell for the large current input / output buffer through the power supply cell and the power supply line arranged thereon, and suppress the voltage fluctuation occurring in the power supply line at the time of driving the buffer, It is possible to suppress the malfunction of other elements connected to the same power supply line and the induction of the latch-up phenomenon of the CMOS circuit.

【００１３】[0013]

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明に係るセミカスタムＩＣの
一実施例におけるチップレイアウトを示している。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 shows a chip layout in one embodiment of a semi-custom IC according to the present invention.

【００１４】図１に示すチップ１１において、チップ周
辺のパッド配置領域にパッド１２…が配置され、その内
側の周辺回路領域に入出力回路セルなどの周辺回路セル
１３…が一定ピッチで配置され、さらに、その内側の領
域に内部回路１４が配置されている。そして、上記周辺
回路セル１３…上に重なるように電源ライン１５が配置
されている。In the chip 11 shown in FIG. 1, pads 12 are arranged in a pad arrangement area around the chip, and peripheral circuit cells 13 such as input / output circuit cells are arranged in a peripheral circuit area inside thereof at a constant pitch. Further, the internal circuit 14 is arranged in the area inside thereof. The power supply line 15 is arranged so as to overlap the peripheral circuit cells 13 ...

【００１５】そして、本実施例では、上記周辺回路領域
でパッド１２との接続が不要である入出力セルおよび／
または内部回路駆動用セルの上に重なるように電源供給
セルが配置されている。In the present embodiment, the input / output cells and /
Alternatively, the power supply cells are arranged so as to overlap the internal circuit driving cells.

【００１６】図２は、図１中の周辺回路領域における出
力バッファ用セルと、その上に重なるように配置された
電源ラインおよび電源供給セルのパターンレイアウトの
一例を示している。ここで、６０は出力バッファ用セ
ル、１５１はＶDD電源ライン、１５２はＶSS電源（接地
電位）ライン、２０は電源供給セルである。FIG. 2 shows an example of the pattern layout of the output buffer cells in the peripheral circuit area in FIG. 1 and the power supply lines and power supply cells arranged so as to overlap therewith. Here, 60 is an output buffer cell, 151 is a VDD power supply line, 152 is a VSS power supply (ground potential) line, and 20 is a power supply cell.

【００１７】上記出力バッファ用セル６０は、例えば図
６を参照して前述した従来例と同様に、二段接続された
インバータ回路からなる出力セル６１が用いられてい
る。そして、出力セル単体の出力電流では不足するよう
な大電流出力が必要な場合、２個の出力セル６１を並列
接続するという手法がとられる。即ち、２個の出力セル
６１の各入力が配線６２により共通に接続され、各出力
が配線６３によりパッドに共通に接続されている。この
場合、一方側の出力セル６１に対応するパッド配置領域
にはパッド１２が配置されているが、他方側の出力セル
６１に対応するパッド配置領域はパッドが配置されてい
ないスペース（パッド空きスペース）となっている。As the output buffer cell 60, an output cell 61 composed of two-stage connected inverter circuits is used as in the conventional example described with reference to FIG. When a large current output that is insufficient with the output current of the output cell alone is required, a method of connecting two output cells 61 in parallel is adopted. That is, each input of the two output cells 61 is commonly connected by the wiring 62, and each output is commonly connected to the pad by the wiring 63. In this case, the pads 12 are arranged in the pad arrangement area corresponding to the output cells 61 on one side, but the pads are not arranged in the pad arrangement area corresponding to the output cells 61 on the other side (pad empty space). ).

【００１８】一方、前記電源供給セル２０は、電源パッ
ド１２と、この電源パッド１２を前記ＶDD電源ライン１
５１に接続するための配線２２およびコンタクトホール
２３を有する。この場合、電源パッド１２は、前記出力
セルに対応するパッド空きスペースに配置されている。
また、複数の入力セルを並列に接続した場合に生じるパ
ッド空きスペースにも電源供給セルを配置することがで
きる。図３は、図２の出力バッファ用セル６０、ＶDD電
源ライン１５１および電源供給セル２０の配線層の断面
構造の一例を示す図である。On the other hand, the power supply cell 20 includes a power supply pad 12 and the power supply pad 12 connected to the VDD power supply line 1.
The wiring 22 and the contact hole 23 for connecting to 51 are provided. In this case, the power supply pad 12 is arranged in the pad empty space corresponding to the output cell.
Further, the power supply cells can be arranged in the pad vacant space generated when a plurality of input cells are connected in parallel. FIG. 3 is a diagram showing an example of a sectional structure of the wiring layers of the output buffer cell 60, the VDD power supply line 151 and the power supply cell 20 of FIG.

【００１９】３０は半導体基板（例えばシリコン基
板）、３１は基板表層部の一部に拡散形成された出力セ
ル用ＭＯＳトランジスタのドレイン・ソース領域、３２
は基板表面に形成されたゲート絶縁膜、３３は出力セル
用ＭＯＳトランジスタのゲート電極、３４は上記ドレイ
ン・ソース領域３１に接続された一層目の金属配線、３
５は層間絶縁層、３６はＶDD電源ライン１５１用の二層
目の金属配線、１２は電源供給セル２０の電源パッド、
２３は層間絶縁層３５に開口されたコンタクトホール、
２２は上記コンタクトホール２３を通じて電源パッド１
２とＶDD電源ライン１５１用の二層目の金属配線３６と
を接続するための三層目の金属配線、３７は表面保護膜
である。ここで、電源供給セル２０を構成する電源パッ
ド１２および三層目の金属配線２２は、その他の素子や
配線層とは層間絶縁層３５により分離されており、短絡
などの不具合は生じない。Reference numeral 30 denotes a semiconductor substrate (for example, a silicon substrate), 31 denotes a drain / source region of a MOS transistor for an output cell which is diffused and formed in a part of a substrate surface layer portion, 32
Is a gate insulating film formed on the surface of the substrate, 33 is a gate electrode of the output cell MOS transistor, 34 is a first-layer metal wiring connected to the drain / source region 31, 3
Reference numeral 5 is an interlayer insulating layer, 36 is a second-layer metal wiring for the VDD power supply line 151, 12 is a power supply pad of the power supply cell 20, and
23 is a contact hole opened in the interlayer insulating layer 35,
22 is a power supply pad 1 through the contact hole 23
The third layer metal wiring 37 connects the second layer metal wiring 36 for the VDD power supply line 151, and 37 is a surface protection film. Here, the power supply pad 12 and the third-layer metal wiring 22 forming the power supply cell 20 are separated from the other elements and wiring layers by the interlayer insulating layer 35, and a defect such as a short circuit does not occur.

【００２０】図４は、図１中の周辺回路領域における内
部回路駆動用セルと、その上に重なるように配置された
電源ラインおよび電源供給セルのパターンレイアウトの
一例を示している。FIG. 4 shows an example of a pattern layout of the internal circuit driving cells in the peripheral circuit region in FIG. 1, the power supply lines and the power supply cells arranged so as to overlap therewith.

【００２１】ここで、内部回路駆動用セル７１は、例え
ば図７を参照して前述した従来例と同様に、二段接続さ
れたインバータ回路からなり、配線７２により内部回路
と接続されている。そして、大きな負荷を持つクロック
ラインを駆動させるために大電流出力が必要な場合や、
バッファがスイッチングする時の電源ノイズを考慮しな
ければならない場合は、内部回路駆動用セル７１を周辺
回路領域に配置するという手法がとられる。この場合、
内部回路駆動用セル７１は外部とのインターフェースの
ための入出力用パッドが不要であるので、内部回路駆動
用セル７１に対応するパッド配置領域はパッド空きスペ
ースとなっている。Here, the internal circuit driving cell 71 is composed of two-stage connected inverter circuits and is connected to the internal circuit by the wiring 72, as in the conventional example described above with reference to FIG. And when a large current output is required to drive a clock line with a large load,
When it is necessary to consider the power supply noise when the buffer switches, a method of arranging the internal circuit driving cell 71 in the peripheral circuit region is adopted. in this case,
Since the internal circuit driving cell 71 does not need an input / output pad for interfacing with the outside, the pad arrangement area corresponding to the internal circuit driving cell 71 is a pad empty space.

【００２２】一方、前記電源供給セル２０は、電源パッ
ド１２と、この電源パッド１２を前記ＶDD電源ライン１
５１に接続するための配線２２およびコンタクトホール
２３を有する。この場合、電源パッド１２は、前記内部
回路駆動用セル７１に対応するパッド空きスペースに配
置されている。また、上記電源パッド１２および配線２
２は、内部回路駆動用セル７１やＶDD電源ライン１５１
とは異なる配線層に形成され、その他の素子や配線層と
は層間絶縁層により分離されており、短絡などの不具合
は生じない。On the other hand, the power supply cell 20 includes a power supply pad 12 and the power supply pad 12 connected to the VDD power supply line 1.
The wiring 22 and the contact hole 23 for connecting to 51 are provided. In this case, the power supply pad 12 is arranged in the pad empty space corresponding to the internal circuit driving cell 71. In addition, the power supply pad 12 and the wiring 2
2 is a cell 71 for driving an internal circuit and a VDD power supply line 151
It is formed in a wiring layer different from that of the above, and is separated from other elements and wiring layers by an interlayer insulating layer, so that a defect such as a short circuit does not occur.

【００２３】上記したように、本実施例のセミカスタム
ＩＣによれば、周辺回路セルの配置領域でパッドとの接
続が不要である特定のセルの上に重なるように電源供給
セルが配置されており、特定のセルに対応するパッド空
きスペースが有効に利用されている。従って、大電流入
出力バッファの駆動時に電源線、出力線に大きな電圧変
動が生じることを防止するために、電源電圧を安定化す
る目的でチップの電源端子数を増加させた場合でも、チ
ップ面積が必要以上に増大することを防止し、チップの
製造コストを低減することが可能になる。しかも、大電
流入出力バッファ用セルに対してその上に配置された電
源供給セルおよび電源ラインを通じて電源を供給するこ
とが可能になり、バッファ駆動時の電源線に生じる電圧
変動を抑制し、同じ電源線に接続されている他の素子の
誤動作やＣＭＯＳ回路のラッチアップ現象の誘発を抑制
することができる。As described above, according to the semi-custom IC of the present embodiment, the power supply cells are arranged so as to overlap the specific cells which do not need to be connected to the pads in the peripheral circuit cell arrangement area. The pad empty space corresponding to a specific cell is effectively used. Therefore, even if the number of power supply terminals of the chip is increased in order to stabilize the power supply voltage in order to prevent large voltage fluctuations in the power supply line and output line when driving the high current input / output buffer, the chip area Can be prevented from increasing more than necessary, and the chip manufacturing cost can be reduced. Moreover, it becomes possible to supply power to the high-current input / output buffer cell through the power supply cell and the power supply line arranged thereabove, which suppresses the voltage fluctuation occurring in the power supply line at the time of driving the buffer. It is possible to suppress the malfunction of other elements connected to the power supply line and the induction of the latch-up phenomenon of the CMOS circuit.

【００２４】図５は、図１中の周辺回路領域における内
部回路駆動用セルと、その上に重なるように配置された
電源ラインおよび電源供給セルのパターンレイアウトの
他の例を示している。FIG. 5 shows another example of the pattern layout of the internal circuit driving cells in the peripheral circuit region in FIG. 1 and the power supply lines and the power supply cells arranged so as to overlap therewith.

【００２５】この例は、図４に示した例と比べて、電源
供給セル２０の配線２２´が前記ＶSS電源ライン１５２
と同じ配線層の配線により形成されると共に電源パッド
１２をＶSS電源ライン１５２に接続している点が異な
り、その他は同じであるので図４中と同一符号を付して
いる。この例でも、上記例と同様の効果が得られる。In this example, as compared with the example shown in FIG. 4, the wiring 22 ′ of the power supply cell 20 has the VSS power supply line 152.
4 is the same as that of FIG. 4 except that the power supply pad 12 is connected to the VSS power supply line 152 and the power supply pad 12 is connected to the VSS power supply line 152. In this example, the same effect as the above example can be obtained.

【００２６】[0026]

【発明の効果】上述したように本発明によれば、電源端
子数を増加させる場合にパッド空きスペースを有効に利
用でき、電源端子数の増加に伴ってチップ面積が必要以
上に増大することを防止し、チップの製造コストを抑制
し得るセミカスタム集積回路を実現することができる。As described above, according to the present invention, it is possible to effectively use the pad vacant space when increasing the number of power supply terminals, and to increase the chip area more than necessary as the number of power supply terminals increases. It is possible to realize a semi-custom integrated circuit which can be prevented and the manufacturing cost of the chip can be suppressed.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に係るセミカスタムＩＣの一実施例にお
けるチップレイアウトを示す図。FIG. 1 is a diagram showing a chip layout in one embodiment of a semi-custom IC according to the present invention.

【図２】図１中の周辺回路領域における出力バッファ用
セルとその上に重なるように配置された電源ラインおよ
び電源供給セルのパターンレイアウトの一例を示す図。FIG. 2 is a diagram showing an example of a pattern layout of output buffer cells in a peripheral circuit area in FIG. 1, power supply lines arranged so as to overlap therewith, and power supply cells.

【図３】図２の出力バッファ用セルおよび電源ラインお
よび電源供給セルの配線層の断面構造の一例を示す図。FIG. 3 is a diagram showing an example of a cross-sectional structure of a wiring layer of the output buffer cell, the power supply line, and the power supply cell of FIG.

【図４】図１中の周辺回路領域における内部回路駆動用
セルとその上に重なるように配置された電源ラインおよ
び電源供給セルのパターンレイアウトの一例を示す図。FIG. 4 is a diagram showing an example of a pattern layout of internal circuit driving cells in a peripheral circuit area in FIG. 1 and power supply lines and power supply cells arranged so as to overlap therewith.

【図５】図１中の周辺回路領域における内部回路駆動用
セルとその上に重なるように配置された電源ラインおよ
び電源供給セルのパターンレイアウトの他の例を示す
図。5 is a diagram showing another example of the pattern layout of the internal circuit driving cells in the peripheral circuit region in FIG. 1 and the power supply lines and the power supply cells arranged so as to overlap therewith.

【図６】従来のセミカスタムＩＣにおける出力バッファ
用セルのパターンレイアウトを示す図。FIG. 6 is a diagram showing a pattern layout of output buffer cells in a conventional semi-custom IC.

【図７】従来のセミカスタムＩＣにおける内部回路駆動
用セルのパターンレイアウトを示す図。FIG. 7 is a diagram showing a pattern layout of cells for driving an internal circuit in a conventional semi-custom IC.

【符号の説明】[Explanation of symbols]

１１…チップ、１２…パッド、１３…周辺回路セル、１
４…内部回路、１５…電源ライン、１５１…ＶDD電源ラ
イン、１５２…ＶSS電源ライン、２０…電源供給セル、
２２、２２´…配線、２３…コンタクトホール、３０…
半導体基板、３１…出力セル用ＭＯＳトランジスタのド
レイン・ソース領域、３２…ゲート絶縁膜、３３…出力
セル用ＭＯＳトランジスタのゲート電極、３４…一層目
の金属配線、３５…層間絶縁層、３６…二層目の金属配
線、３７…表面保護膜、６０…出力バッファ用セル、６
２…入力配線、６３…出力配線、６４…出力セル用パッ
ド、７１…内部回路駆動用セル、７２…内部回路接続用
配線。11 ... Chip, 12 ... Pad, 13 ... Peripheral circuit cell, 1
4 ... Internal circuit, 15 ... Power supply line, 151 ... VDD power supply line, 152 ... VSS power supply line, 20 ... Power supply cell,
22, 22 '... Wiring, 23 ... Contact hole, 30 ...
Semiconductor substrate, 31 ... Drain / source region of output cell MOS transistor, 32 ... Gate insulating film, 33 ... Gate electrode of output cell MOS transistor, 34 ... First-layer metal wiring, 35 ... Interlayer insulating layer, 36 ... Two Layer metal wiring, 37 ... Surface protective film, 60 ... Output buffer cell, 6
2 ... Input wiring, 63 ... Output wiring, 64 ... Output cell pad, 71 ... Internal circuit driving cell, 72 ... Internal circuit connecting wiring.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小川 恭輔 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 平３−64045（ＪＰ，Ａ) 特開 平３−138972（ＪＰ，Ａ) 特開 昭60−22336（ＪＰ，Ａ) 特開 平３−165543（ＪＰ，Ａ)   ─────────────────────────────────────────────────── ─── Continued front page    (72) Inventor Kyosuke Ogawa               25-1 Honmachi, Kawasaki-ku, Kawasaki-shi, Kanagawa                 Toshiba Microelectronics Stock Association               In-house                (56) Reference JP-A-3-64045 (JP, A)                 JP-A-3-138972 (JP, A)                 JP-A-60-22336 (JP, A)                 JP-A-3-165543 (JP, A)

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 チップ周辺のパッド配置領域にパッドが
配置され、その内側の領域に周辺回路セルが配置され、
さらに、その内側の領域に内部回路が配置され、上記周
辺回路セル上に重なるように電源ラインが配置されるセ
ミカスタム集積回路において、 上記周辺回路セルの配置領域でパッドとの接続が不要で
あるセルの上に重なるように電源供給セルが配置され、
この電源供給セルは、上記パッドとの接続が不要である
セルに対応するパッド配置領域に配置され、上記周辺回
路セルで用いられる金属配線層及び上記電源ラインより
上層の金属配線層で形成された電源パッドと、この電源
パッドを上記電源ラインに接続するための配線とを有
し、 上記周辺回路セルの配置領域でパッドとの接続が不要で
あるセルには一層目の金属配線が用いられ、上記電源ラ
インには二層目の金属配線が用いられ、上記電源パッド
を上記電源ラインに接続するための配線には三層目の金
属配線が用いられ、上記電源パッドを上記電源ラインに
接続するための配線が、他の素子や配線と層間絶縁層に
より分離されていることを特徴とするセミカスタム集積
回路。1. A pad is arranged in a pad arrangement region around a chip, and a peripheral circuit cell is arranged in a region inside thereof.
Further, in the semi-custom integrated circuit in which the internal circuit is arranged in the area inside thereof and the power supply line is arranged so as to overlap the peripheral circuit cell, it is not necessary to connect the pad in the arrangement area of the peripheral circuit cell. Power supply cells are arranged so as to overlap the cells,
The power supply cell is arranged in a pad arrangement area corresponding to a cell that does not need to be connected to the pad, and is connected to the peripheral circuit.
From the metal wiring layer used in the cell and the power supply line
For a cell that has a power supply pad formed of an upper metal wiring layer and a wiring for connecting this power supply pad to the power supply line, and which does not require connection with the pad in the peripheral circuit cell arrangement region, used the first-layer metal wiring, the metal wiring of a two-layer to the power supply line is used, the power supply pad metal lines of a three-layer to the wiring for connection to the power supply line is used, the Power pad to the above power line
A semi-custom integrated circuit in which the wiring for connection is separated from other elements and wiring by an interlayer insulating layer. 【請求項２】 請求項１記載のセミカスタム集積回路に
おいて、前記パッドとの接続が不要であるセルは、並列
接続された入出力セルの一部であることを特徴とするセ
ミカスタム集積回路。2. The semi-custom integrated circuit according to claim 1, wherein the cell that does not need to be connected to the pad is a part of input / output cells connected in parallel. 【請求項３】 請求項１記載のセミカスタム集積回路に
おいて、前記パッドとの接続が不要であるセルは、内部
回路駆動用セルであることを特徴とするセミカスタム集
積回路。3. The semi-custom integrated circuit according to claim 1, wherein the cell that does not need to be connected to the pad is an internal circuit driving cell.
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